KR20010081954A - 반도체 장치 및 그 제조방법 - Google Patents

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스즈키 진이치로
가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
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Abstract

웨이퍼의 스크라이브영역(SR)에 형성되는 타겟(T2)영역의 하층에 대면적(大面積) 더미패턴(DL)을 형성한다. 또한, 제품영역(PR) 및 스크라이브영역(SR)의 소자로서 기능하는 패턴(활성영역(L1, L2, L3), 게이트전극(17)등)의 패턴간 스페이스가 넓은 영역에 하층의 소(小)면적 더미패턴과 상층의 소면적 더미패턴(Ds2)을 배치한다. 이 때, 상층의 소면적 더미패턴(Ds2)은 하층의 소면적 더미패턴(Ds)에 대하여 하프피치 시프트시켜 형성한다.

Description

반도체 장치 및 그 제조방법{Semiconductor integrated circuit device and process for manufacturing the same}
본 발명은 반도체 장치 및 그 제조기술에 관한 것으로서, 특히 화학기계연마(CMP : Chemical Mechanical Polishing)법을 이용하여 표면을 평탄화하는 공정을 가지는 반도체 장치에 적용하는데 유효한 기술에 관한 것이다.
DRAM(Dynamic Random Access Memory} 등의 반도체 장치에 있어서, 근래의 미세화, 고집적화의 요구는 주지한 바와 같다. 반도체 장치의 미세화요구로부터 다층배선 등의 적층화 구조는 피할 수 없고, 다층구조를 이용하면 하지부재의 요철을 반영하여 상층의 표면에 요철이 형성된다. 표면에 요철이 존재하는 상태에서 포토리소그래피를 행하면, 노광공정에서의 초점심도의 여유가 충분히 취해지지 않아서 해상불량의 원인으로 된다. 그래서, CMP법을 이용하여 표면을 평탄화하고, 그 표면 상에 형성하는 부재의 포토리소그래피 마진을 향상하도록 하고 있다.
또한, 소자분리영역을 형성할 때에도 CMP법이 이용된다. 종래 많이 이용되고 있던 LOCOS(Local Oxidation of Silicon)법에서는, 버즈비크가 존재하기 때문에 일정 이상의 미세화를 도모하는 것이 곤란하다. 그래서, 반도체 기판의 주면에 얕은홈을 형성하고, 이 얕은 홈을 실리콘 산화막으로 매립하여 홈이외의 영역의 실리콘 산화막을 CMP법으로 제거하여, 얕은홈 소자분리를 형성한다. 얕은홈 소자분리라면, 소자분리영역의 주변부가 날카롭게 형성되므로, 주변부도 유효하게 소자부로서 활용할 수 있고, 미세화가 도모되기 쉽게 된다.
그런데, CMP법에 의한 연마에서는 표면의 요철을 완전하게는 제거할 수 없다. 피연마면에 요철이 존재하는 경우에는, 피연마면 표면의 요철의 이력이 어느 정도 남는다. 또, 피연마면에 연마되기 쉬운 부분과 연마되기 어려운 부분이 혼재하는 경우에는, 연마되기 쉬운 부분에 디싱(연마에 의한 함몰)이 발생한다. CMP법의 연마특성으로부터 이들 요철의 이력이나 디싱은 그 요철 또는 연마되기 쉬운 부분의 면적이 넓은 경우에 현저하게 발생한다. 즉, CMP법에 의한 연마에서는 미세한 요철 등에 대해서는 비교적 양호하게 평탄화할 수 있지만, 큰 패턴(통상 수㎛오더(order) 이상)의 반복 등에 대해서는 넓은 면적에 걸친 기복(undulation)(글로벌한 기복)이 잔존하여, 표면을 완전하게 평탄화하는 것이 곤란하게 된다.
그래서, 큰 패턴이나 패턴간격이 넓은 영역에 더미패턴을 배치하는 대책이 제안되고 있다. 더미패턴(dummy pattern)에 의해 패턴간격을 작게 하고, 상기한 바와 같은 넓은 영역(글로벌한)디싱 또는 기복을 억제하는 수법이다. 예컨대, 일본 특개평10-335333호 공보(US. Serial No. 09/050416 98.3.31 공개)에는 패턴간격이 넓은 영역에 더미패턴을 배치하고, 패턴을 매립하는 절연막의 표면 평탄성을 향상하는 기술이 개시되어 있다.
상기한 바와 같이 패턴간의 거리가 큰 영역에 더미패턴을 배치하여 패턴 간격을 작게 하는 것에 의해, 넓은 면적에서의 디싱(함몰) 또는 기복의 대책을 하는 은 가능하다. 디싱은 그 면적이 넓은 만큼 중심부분의 함몰 위치가 낮게 되므로, 더미패턴을 배치하여 디싱이 생기는 면적을 작게 하고, 상대적으로 함몰량을 작게하는 것이 가능하다.
그렇지만, 얼마만큼 패턴 간격을 작게 하여도 디싱을 완전히 없애는 것은 불가능하다. 문제가 되는 평탄화면이 단층인 경우에는, 대면적 부분의 디싱과 비교하여 함몰량은 대폭 개선되지만, 평탄화층이 복수층 적층되는 경우에는 패턴의 배치에 의해 디싱(함몰)이 중첩되어, 상층에서의 디싱이 크게 발생한다고 하는 문제가 있다. 이와 같은 경우, 상층에서의 포토리소그래피공정에서의 초점여유도의 저하, 에칭공정에서의 오버에치량의 증가가 발생하여, 수율저하등의 문제점이 발생한다.
또한, 통상 스크라이브영역(scribe region) 등 제품으로 되는 소자가 형성되지 않는 영역에는, 포토리소그래피에서 이용하는 노광장치(스텝퍼(stepper) 등)의 위치맞춤용 타겟이 형성되어 있다. 이와 같은 타겟의 주변에는 패턴을 인식할 필요에서 더미패턴을 배치할 수 없다. 그리고, 타겟의 면적은 통상 ㎛ 오더 이상의 사이즈를 가진다. 따라서, 이와 같은 큰 (대면적)패턴영역에 더미패턴을 배치하지 않으면, 상기한 바와 같이 디싱이 발생한다. 종래는 이와 같은 대면적패턴은 스크라이브영역에 형성되어 있고, 제품영역에 형성되어 있지 않으므로 특히 문제시 되지 않았었다. 그렇지만, 스크라이브 영역에서의 디싱의 영향이 제품영역에까지 미치고 있고, 미세화의 진전에 따라 노광공정에서의 초점심도 여유도가 엄격하게 되고 있는 상황에서, 제품영역(특히 주변부)에서의 평탄성의 저하가 문제를 발생시키게 되어 있다.
본 발명의 목적은, 복수 적층한 평탄화면에서의 디싱을 억제하는 것에 있다.
또한, 본 발명의 목적은, 타겟등 광학적으로 위치검출하기 위한 큰 면적의 패턴영역에서의 표면평탄성을 향상하는 것에 있다.
또, 본 발명의 목적은 복수 적층된 평탄화면, 또는 타겟 등의 대면적 패턴의 평탄성을 향상하고, 포토리소그래피공정, 에칭공정에서의 가공마진을 향상하는 것에 있다.
본 발명의 상기 및 그외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
도 1은 본 발명의 일실시 형태인 반도체 장치의 제조에 이용하는 실리콘 웨이퍼를 나타낸 평면도,
도 2는 실시 형태의 웨이퍼의 칩 부분을 확대하여 나타낸 평면도,
도 3은 스크라이브라인의 영역을 포함하는 칩의 단부영역을 나타낸 평면도,
도 4는 칩의 제품영역을 확대하여 나타낸 평면도,
도 5(a), 도 5(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 6(a), 도 6(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 7(a), 도 7(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 8(a), 도 8(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 9(a), 도 9(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 10(a), 도 10(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 11(a), 도 11(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 12(a), 도 12(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 13(a), 도 13(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 14(a), 도 14(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 15(a), 도 15(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 16(a), 도 16(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 17은 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 평면도,
도 18은 도 17의 확대 평면도,
도 19(a), 도 19(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 20(a), 도 20(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 21(a), 도 21(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 22(a), 도 22(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 23(a), 도 23(b)는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도,
도 24는 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 평면도,
도 25는 실시 형태의 반도체 장치의 다른 예를 나타내는 확대 평면도,
도 26은 실시 형태의 반도체 장치의 다른 예를 나타내는 확대 평면도,
도 27은 실시 형태의 반도체 장치의 또다른 예를 나타내는 확대 평면도,
도 28은 실시 형태의 반도체 장치의 또다른 예를 나타내는 확대평면도이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체 장치는, 주면에 반도체 소자가 형성된 반도체 기판과, 주면 또는 주면상의 어느 한층에 형성된 더미패턴을 포함하는 제1 패턴과, 제1 패턴의 상층에 형성되고, 광학적 패턴인식의 대상으로 되는 패턴을 포함하는 제2 패턴을 가지며, 광학적 패턴인식의 대상으로 되는 패턴은 더미패턴의 평면형상 내에 내포되도록 형성되어 있는 것이다. 이와 같은 반도체 장치에 의하면, 광학적 패턴인식의 대상으로 되는 패턴 아래에 더미패턴을 배치하는 것으로 되어, 이 패턴영역에서의 글로벌한 평탄성의 저하를 억제할 수 있다.
또한, 제1 패턴에는 더미패턴보다도 작은 면적을 가지는 다른 더미패턴이 포함되어도 좋다. 또, 더미패턴 및 다른 더미패턴은 스크라이브영역에 형성되어도 좋다. 게다가, 다른 더미패턴은 제품영역 및 스크라이브영역에 형성되어도 좋다.
또, 더미패턴은 광학적 패턴인식의 대상으로 되는 패턴주변의 패턴배치 금지영역 이상의 면적으로 형성되어 있다. 이것에 의해 상기 패턴의 광학적 패턴인식의 인식율의 저하를 방지할 수 있다.
또한, 제1 패턴에는 반도체 소자의 설계룰과 동일 오더의 가공치수를 가지고, 또 더미패턴보다도 작은 면적을 가지는 다른 더미패턴이 포함되며, 패턴배치 금지영역에는 다른 더미패턴이 배치되어 있지 않다. 이것에 의해, 광학적 패턴인식의 대상으로 되는 패턴의 근방이외에 소면적 더미패턴을 배치하고, 그들 영역의 평탄성을 향상하며, 또 이 패턴근방으로의 소면적 더미패턴의 배치를 금지하여 광학적 패턴인식의 대상으로 되는 패턴의 패턴인식율의 저하를 방지할 수 있다.
또, 더미패턴은 반도체 웨이퍼의 스크라이브영역에 형성되고, 다른 더미패턴은 반도체 웨이퍼의 제품영역 및 스크라이브 영역에 형성된다. 이것에 의해, 제품영역뿐만 아니라 스크라이브영역에서의 평탄성도 향상하여, 제품영역과 스크라이브영역의 경계근방에서의 평탄성을 향상하여, 제품수율의 향상에 기여할 수 있다.
본 발명의 반도체 장치는, 주면에 반도체 소자가 형성된 반도체 기판과, 주면 또는 주면 상의 어느 한층에 형성된 제1 패턴과, 제1 패턴의 상층에 형성된 제2 패턴을 가지는 반도체 장치로서, 제1 패턴에는 제1 더미패턴이 포함되고, 제2 패턴에는 제1 더미패턴과 동일 설계치수의 패턴피치 및 패턴폭을 가지는 제2 더미패턴이 포함되며, 제2 더미패턴은 그 평면위치에 있어서 제1 더미패턴의 스페이스 상에 형성되어 있다. 이 때, 제2 더미패턴의 어느 하나의 단변(端邊)은 그 평면위치에 있어서 제1 더미패턴에 겹쳐 형성되어 있거나, 또는 제1 더미패턴과 제2 더미패턴과는 그 평면위치에 있어서 피치의 반분의 거리만큼 어긋나 있다. 이와 같은 반도체 장치에 의하면 제1 소면적 더미패턴의 패턴간에는 디싱이 발생하지만, 그 디싱이 생긴 부분의 상층에는 제2 소면적 더미패턴이 형성되어 있어, 제2 소면적 더미패턴사이에 형성되는 디싱과의 겹침을 방지할 수 있다. 이 때문에, 상하층 사이에서의 디싱의 중첩을 억제하여, 평탄성을 향상할 수 있다.
또한, 상기 반도체 장치에 있어서 제1 패턴에는, 제1 더미패턴보다도 큰 면적을 가지는 다른 더미패턴이 더 포함되고, 제2 패턴에는 광학적 패턴인식의 대상으로 되는 패턴이 더 포함되며, 광학적 패턴인식의 대상으로 되는 패턴은 다른 더미패턴의 평면형상 내에 내포되도록 형성되어도 좋다. 또한, 다른 더미패턴은 광학적 패턴인식의 대상으로 되는 패턴주변의 패턴배치 금지영역 이상의 면적으로 형성되고, 패턴배치 금지영역에는 제1 더미패턴이 배치되어 있지 않다. 또, 다른 더미패턴은 반도체 웨이퍼의 스크라이브영역에 형성되고, 제1 및 제2 더미패턴은 반도체 웨이퍼의 제품영역 및 스크라이브 영역에 형성되어도 좋다.
또한, 상기 어느 반도체 장치에 있어서도, 제1 패턴은 주면에 형성된 활성영역 패턴이고, 제2 패턴은 반도체 소자를 구성하는 게이트전극과 동층에 형성된 패턴으로 할 수 있다.
본 발명의 반도체 장치의 제조방법은, (a)반도체 기판의 주면 상 또는 주면상의 어느 한 부재층 상에 더미패턴이 포함된 제1 패턴을 형성하는 공정과, (b)제1 패턴이 형성된 주면상 또는 제1 패턴으로 패터닝된 부재 상에 절연막을 퇴적하고, 절연막에 연마를 행하여 표면을 평탄화하는 공정과, (c)평탄화된 표면의 상층에 광학적 패턴인식의 대상으로 되는 패턴이 포함된 제2 패턴을 형성하는 공정을 가지며, 광학적 패턴인식의 대상으로 되는 패턴은 더미패턴의 평면형상 내에 내포되도록 형성한다.
상기 제조방법에 있어서, 또한 광학적 패턴인식의 대상으로 되는 패턴을 광학적으로 검출하고, 반도체 기체(基體)의 위치맞춤을 행하는 공정을 가질 수 있다.
또한, 본 발명의 반도체 장치의 제조방법은, (a)반도체 기체의 주면 상 또는 주면 상의 어느 하나의 부재층 상에 더미패턴이 포함된 제1 패턴을 형성하는 공정과, (b)제1 패턴의 상층에 광학적 패턴인식의 대상으로 되는 패턴이 포함된 제2 패턴을 형성하는 공정과, (c)광학적 패턴인식의 대상으로 되는 패턴을 광학적으로 검출하여, 반도체 기체의 위치맞춤을 행하는 공정을 가지며, 광학적 패턴인식의 대상으로 되는 패턴은 더미패턴의 평면형상 내에 내포되도록 형성한다.
또한, 어느 제조방법에 있어서도, 더미패턴은 광학적 패턴인식의 대상으로 되는 패턴주변의 패턴배치 금지영역 이상의 면적으로 형성할 수 있다.
또, 제1 패턴에는 제1 더미패턴이 더 포함되고, 제2 패턴에는 제1 더미패턴과 동일 설계치수의 패턴피치 및 패턴폭을 가지는 제2 더미패턴이 더 포함되며, 제2 더미패턴은 그 평면위치에 있어서 제1 더미패턴의 스페이스 상에 형성할 수 있다.
또한, 제2 더미패턴의 어느 한 단변(端邊)은 그 평면위치에 있어서, 제1 더미패턴에 겹치도록 형성되거나, 또는 제1 더미패턴과 제2 더미패턴과는 그 평면위치에 있어서 피치의 반분의 거리만큼 어긋나게 형성할 수 있다.
또, 더미패턴을 반도체 웨이퍼의 스크라이브영역에 형성하고, 제1 및 제2 더미패턴을 반도체 웨이퍼의 제품영역 및 스크라이브영역에 형성할 수 있다.
또한, 제1 패턴이 전사되는 부재는 반도체 기판이고, 제2 패턴이 전사되어 형성되는 부재는 게이트전극으로 할 수 있다.
이들 반도체 장치의 제조방법에 의해, 상기한 반도체 장치를 제조할 수 있다.
(바람직한 실시예의 상세한 설명)
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시의 형태를 설명하기 위한 전(全) 도면에 있어서, 동일한 기능을 가지는 부재에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
도 1은, 본 실시의 형태에 있어서 반도체 장치의 제조에 이용하는 실리콘 웨이퍼를 나타내는 평면도이다. 단결정 실리콘의 웨이퍼(1w)에는, 노치(1n)가 있고 웨이퍼(1w)의 면지수(面指數)의 표적(crystal plane index mark)으로 된다. 웨이퍼(1w)에는 칩(1c)이 형성된다. 칩(1c)은 웨이퍼(1w)내의 유효처리면적 내에 형성되고, 유효처리면적에서 일탈한 칩영역(1g)은 이용되지 않는다.
도 2는, 웨이퍼(1w)의 칩(1c)을 확대하여 나타낸 평면도이다. 칩(1c)은 후에 스크라이브라인(SL)으로 스크라이브되고, 분단(分斷)된다. 이하에 설명하는 공정에서는 웨이퍼(1w)의 상태에서 각 공정이 실시되고, 칩(1c)으로 분단되는 것은 최종공정에서이다.
본 실시의 형태에서는, 대표적인 DRAM의 칩(1c)을 예시한다. 다른 제품, 예컨대 CPU 등의 로직제품, SRAM(Static Random Access Memory), 일괄 소거형 전기적 재기록가능 메모리(소위 플래시 EEPROM: Electrical Erasable Read Only Memory) 등의 메모리소자, 로직회로와 메모리소자를 1칩 상에 혼재시킨 시스템 LSI등이라도 좋다. 칩(1c)내에는 메모리셀어레이(MA), 직접주변회로(PCd), 간접주변회로(PCi)가 형성되어 있다. 메모리셀어레이(MA)에는 DRAM의 메모리셀이 형성되어 있다. 메모리셀(MA)의 주변에는 직접주변회로(PCd)가 형성되어 있다. 칩(1c)의 중심영역에는 간접주변회로(PCi)가 형성되어 있다.
도 3은, 스크라이브라인(SL)의 영역을 포함하는 칩(1c)의 단부(端部)영역을나타낸 평면도이다. 도 3에 있어서는 반도체 기판(1)(웨이퍼(1w), 칩(1c))에 소자분리영역이 형성된 단계의 상태를 나타내고 있다. 또한, 스크라이브영역(SR)이외는 제품영역(PR)이다.
스크라이브영역(SR)에는 소자분리영역의 형성 시에 동시에 형성되는 타겟패턴(T1), 대면적 더미패턴(DL), 소면적 더미패턴(Ds)이 형성되어 있다. 스크라이브영역(SR)에는, 그외 TEG(Test Equipment Group)용의 소자등이 형성되어 있지만, 도면에서는 생략하고 있다. 타겟패턴(T1)은 소자분리영역패턴이 형성되는 공정에서 동시에 형성되는 패턴이고, 뒤에 설명하는 게이트전극 패턴을 형성할 때의 노광공정에서의 위치맞춤에 이용한다. 즉, 게이트전극패턴의 마스크맞춤을 행할 때의 위치검출용의 타겟으로서 이용한다. 노광장치에서는, 예컨대 타겟을 광학적으로 패턴인식하여 웨이퍼에 대한 마스크의 위치맞춤을 행한 후, 포토레지스트막을 노광한다.
대면적 더미패턴(DL) 및 소면적 더미패턴(Ds)도 소자분리영역패턴이 형성되는 공정에서 동시에 형성되는 패턴이다. 대면적 더미패턴(DL)상에는 게이트전극 패턴과 동시에 형성되는 타겟패턴(T2)이 형성된다. 타겟패턴(T2)은 또 상층의 패턴, 예컨대 배선패턴이나 접속구멍패턴을 형성할 때의 노광공정에서의 위치맞춤에 이용한다. 대면적 더미패턴(DL)을 배치함으로써 타겟패턴의 영역의 디싱을 방지하고, 타겟패턴의 인식율을 향상하여, 미세가공을 유리하게 행한다. 종래 타겟패턴 주변에는 더미패턴을 배치하고 있지 않으며, 이 때문에 타겟패턴 주변의 표면 평탄성이 저해되고 있었지만, 타겟패턴하부에 대면적 더미패턴(DL)을 배치하는 것에 의해 평탄성을 향상하고, 타겟패턴의 인식율을 향상할 수 있도록 한 것이다. 또한, 대면적 더미패턴(DL)은 타겟패턴을 내포할 수 있도록 타겟패턴보다도 크게 형성된다. 즉, 광학적으로 패턴인식하는 타겟패턴영역의 아래에는 대면적 더미패턴(DL)이 존재하므로, 디싱을 방지하여 타겟패턴의 인식율을 향상할 수 있다. 또 타겟패턴의 주변에는, 타겟의 패턴인식을 저해하지 않도록 모든 패턴의 배치가 금지되는 영역이 존재한다. 대면적 더미패턴(DL)은 이와 같은 패턴배치 금지영역 이상의 면적으로 형성된다. 이 때문에, 대면적 더미패턴(DL)은 노광장치에 의해서는 패턴으로서 인식되지 않고, 타겟패턴(T1, T2)의 인식율을 저하시키지 않는다.
소면적 더미패턴(Ds)은 스크라이브영역(SR) 및 제품영역(PR)에 형성되어 있다. 즉, 웨이퍼(W)의 전면(全面)에 형성되어 있다. 이와 같이, 소면적 더미패턴(Ds)은 본래 소자로서 기능하는 패턴의 간격이 넓은 영역에 배치된다. 소자로서 기능하는 패턴간의 간격이 넓고, 이와 같은 넓은 패턴사이에 소면적 더미패턴(Ds)이 배치되지 않는 경우는, 패턴 사이에서 디싱이 생긴다. 이 디싱은 패턴사이가 넓을수록 큰 함몰량으로 되기 때문에, 평탄성이 크게 저해된다. 이와 같은 넓은 패턴간 스페이스에 소면적 더미패턴(Ds)을 배치하여 평탄성을 향상한다. 소면적 더미패턴(Ds)의 패턴사이즈 및 패턴간 스페이스는 소자를 구성하는 패턴과 거의 동일한 오더의 치수로 형성되므로, 패턴간격이 좁고, 좁은 패턴간격에 따른 작은 디싱이 발생한다. 이와 같은 상황은, 더미패턴을 배치하지 않은 경우보다 함몰량을 대폭 개선할 수 있어, 평탄성을 향상할 수 있다. 또한, 소면적 더미패턴(Ds)의 패턴사이즈는 소자설계룰과 동일 오더이지만, 포토리소그라피의 용이성과, 디싱억제에 대한 효과로부터 적당한 값이 선택된다. 소자설계룰이 예컨대 0.2㎛ 정도인 경우에는, 소면적 더미패턴(Ds)의 패턴사이즈도 0.2 ㎛ 정도로 하는 것이 가능하다. 그러나, 노광광원에 KrF엑시머 레이저를 이용하는 경우에는 레벤손마스크(Levenson Mask)등을 이용한 해상도 향상수법을 이용할 필요가 발생한다. 그 때문에 마스크 작성의 용이성을 우선하여 소면적 더미패턴(Ds)의 패턴사이즈 1 ㎛ 정도, 패턴간 스페이스를 0.4 ㎛ 정도로 할 수 있다. 그 외 포토리소그라피 공정의 요청으로부터 다른 수치를 선택하는 것이 가능한 것은 말할 것도 없다. 다만, 매우 큰 패턴사이즈 및 패턴간의 스페이스라면 패턴간 스페이스에서의 디싱이 현저하게 되어 바람직하지 않다.
또한, 스크라이브영역(SR)의 폭은 약 100㎛이다.
도 3에 있어서 제품영역(PR)에는, 상기 소면적 더미패턴(Ds) 외에, 소자를 구성하는 활성영역이 형성된다. 본 실시의 형태에서는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 채널영역을 형성하는 활성영역(L1), 웰급전용의 활성영역(L2), 가아드밴드(guard band) 급전용의 활성영역(L3)을 예시하고 있다. 그 외의 활성영역이 형성되어도 좋은 것은 말할 것도 없다. 활성영역(L1, L2, L3)의 패턴사이에는 상기와 같은 소면적 더미패턴(Ds)이 형성되어 있다. 또한, 제품영역(PR)에도 상기 동일한 대면적 더미패턴(DL)이 형성되어 있어도 좋다.
도 4는, 제품영역(PR)의 활성영역(L1, L2)을 포함하는 영역을 확대하여 나타내는 평면도이다. 상기한 바와 같이 활성영역(L1, L2)의 패턴사이에 소면적 더미패턴(Ds)이 다수 배치되어 있다. 상기한 바와 같이, 소면적 더미패턴(Ds)의 패턴사이즈(d1)는 약 1 ㎛이고, 패턴간격(S1)은 약 0.4 ㎛이다.
소면적 더미패턴(Ds)은 패턴피치(본 실시의 형태의 경우 1.4 ㎛)의 격자(그리드)에 상기 사이즈의 패턴이 자동생성되어 형성된다. 이 때, 각 격자점에 있어서 이미 소자를 구성하는 활성영역(L1, L2)등이 존재하는 부분에는 소면적 더미패턴(Ds)이 생성되지 않도록 한다. 즉, 마스크설계 장치에 있어서, 활성영역(L1, L2) 등의 패턴을 확대(expand)하는 도형연산을 행한다. 이 확대된 패턴영역이 소면적 더미패턴(Ds)의 배치금지영역(R1)으로 된다. 다음으로, 상기 격자점중, 배치금지영역(R1)내에 있는 격자를 도형연산에서 제외하고, 남은 격자점에 소면적 더미패턴(Ds)을 생성시키고, 이 생성된 소면적 더미패턴(Ds)과 활성영역(L1, L2, L3)과의 가산(add)을 취하여, 마스크 작성의 데이터로 한다. 또한, 대면적 더미패턴(DL)에 대해서도 그 주변에 소면적 더미패턴(Ds)의 배치금지영역(R1)을 형성한다. 이때문에, expand의 대상으로 되는 패턴에 대면적 더미패턴(DL)도 포함된다. 이와 같이 하여 용이하게 더미패턴이 배치된 마스크패턴을 자동생성할 수 있다. 또한, 수동 또는 배치금지영역(R1)에 상당하는 층(패턴배치 레이어)을 설치하여, 자동으로 그밖의 소면적 더미패턴(Ds)을 배치하지 않는 장소를 특정하여 이것을 제외하는 것도 가능하다.
다음으로, 상기한 활성영역 및 더미영역(소자분리영역)(DR)의 형성공정을 포함하여, 본 실시의 형태의 반도체 장치의 제조방법을 설명한다.
도 5 ∼ 도 23(도 17, 도 18을 제외한다)은, 본 실시 형태의 반도체 장치의 제조방법의 일예를 공정순으로 나타낸 단면도이다. 또한, 이하의 단면도에 있어서,(a)는 도 3 및 도 4에서의 A-A선 단면을 나타내고, (b)는 B-B선 단면을 나타낸다. 또한, (a)에 있어서 더미패턴이 형성되는 더미영역(DR), 회로영역(CR), 급전용 패턴이 형성되는 급전영역(SR)을 각각 나타낸다. 회로영역(CR), 급전영역(SR)에서는 소면적 더미패턴의 형성이 금지된다. (b)에 있어서, 타겟패턴이 형성되는 타겟영역(TR), 소면적 더미패턴 금지영역(IR) 및 더미영역(DR)을 각각 나타낸다.
도 5에 나타낸 바와 같이, 반도체 기판(1)(웨이퍼(1w))을 준비하고, 얇은 실리콘산화(SiO)막(2), 실리콘질화(SiN)막(3)을 형성한다. 반도체 기판(1)은 예컨대 p형 불순물이 도입된 수 Ωcm정도의 저항율을 가지는 단결정 실리콘 웨이퍼이다. 실리콘산화막(2)은 실리콘질화막(3)과 반도체 기판(1)과의 사이의 스트레스를 완화하기 위한 희생막(犧生膜)이고, 예컨대 열산화법에 의해 형성된다. 실리콘질화막(3)은, 뒤에 설명하는 홈을 형성하기 위한 마스크에 이용한다. 실리콘 질화막(3)의 막두께는 수백nm로 하고, 예컨대 CVD(Chemical Vapor Deposition)법에 의해 형성한다.
다음으로, 도 6에 나타내는 바와 같이, 실리콘질화막(3) 상에 포토레지스트막(4)을 형성한다. 포토레지스트막(4)은 도 3 및 도 4에서 설명한 활성영역(L1, L2, L3), 대면적 더미패턴(DL), 소면적 더미패턴(Ds)이 형성되는 각 영역을 덮도록 형성한다. 상기한 바와 같이, 소면적 더미패턴(Ds)의 사이즈는 레벤손 마스크를 이용할 정도의 미세가공이 요구되지 않으므로, 소면적 더미패턴(Ds)의 형성영역에 대해서는 레벤손 방식 등의 초해상기술에 따르는 초점유도(focal point tolerance)의 저하에 의한 가공성의 악화가 발생하지 않는다. 이것에 의해 마스크설계를 간략화할 수 있다.
다음으로, 도 7에 나타내는 바와 같이, 포토레지스트막(4)의 존재하에서 드라이에칭을 행하고, 실리콘질화막(3) 및 실리콘 산화막(2)을 에칭하여 제거한다.
포토레지스트막(4)을 제거한 후, 도 8에 나타내는 바와 같이 실리콘질화막(3)의 존재하에서 드라이에칭(이방성 에칭)을 행하고, 반도체 기판(1)을 에칭하여 홈(5)을 형성한다. 홈(5)의 깊이는 수백nm로 한다. 본 공정에서 형성된 홈(5)의 패턴은, 상기 도 3 및 도 4에서 나타낸 활성영역(L1)등의 패턴의 역패턴이다.
또한, 본 공정에서는 패터닝된 실리콘 질화막(3)을 하드마스크로 이용하고 있다. 이와 같이 얇은 막두께의 실리콘질화막(3)을 하드마스크로 이용하는 것에 의해 에칭특성을 개선하고, 미세가공을 용이하게 할 수 있다. 실리콘질화막(3)을 하드마스크로 이용하는 것에 대신하여, 포토레지스트막(4)의 존재하에서 반도체 기판(1)에 에칭을 행하여 홈(5)을 형성하여도 좋다. 이 경우, 공정을 간략화할 수 있다.
다음으로, 도 9에 나타내는 바와 같이 홈(5)의 내부를 포함하는 반도체 기판(1)의 전면에 실리콘산화막(6)을 형성한다. 실리콘산화막(6)은, 예컨대 TEOS(테트라에톡시실란)가스와 오존(O3)을 원료가스로 한 CVD법에 의해 형성할 수 있다. 실리콘산화막(6)의 막두께는 홈(5)을 매립하는데 충분한 막두께로 한다.
다음으로, 도 10에 나타내는 바와 같이 CMP법을 이용하여 실리콘산화막(6)을연마한다. 연마는 실리콘질화막(3)의 표면이 노출할 때까지 행한다. 이것에 의해 홈(5)의 영역에만 실리콘산화막(6)을 잔존시켜 소자분리영역(7)을 형성한다.
이때, 더미영역(DR)에서는 소면적 더미패턴(Ds)이 형성되어 있으므로, 디싱은 소면적 더미패턴(Ds)의 패턴 사이에만 조금 발생하고, 더미패턴이 존재하지 않는 경우와 비교하여 현격히 평탄성을 향상할 수 있다. 또한, 타겟영역(TR)에도 대면적 더미패턴(DL)이 형성되므로, 글로벌한 디싱이 방지되어, 당해 영역에서의 평탄성을 향상할 수 있다. 타겟영역(TR)은 본 실시의 형태의 경우 스크라이브 영역(SR)에 형성되어 있고, 타겟영역(TR)의 평탄성의 열화는, 때로 타겟영역(TR)에 인접하는 제품영역(PR)의 평탄성을 저하시킨다. 그러나, 본 실시의 형태에서는 타겟영역(TR)에 대면적 더미패턴(DL)이 형성되므로, 이와 같은 제품영역(PR)으로의 악영향은 발생하지 않는다.
다음으로, 도 11에 나타내는 바와 같이 실리콘질화막(3) 및 실리콘산화막(2)을 제거하여 활성영역(L1, L2, L3), 대면적 더미패턴(DL), 소면적 더미패턴(Ds)의 표면을 노출시킨다. 상기 도 3 및 도 4의 상태는 본 공정이 종료한 단계를 나타내고 있다. 실리콘질화막(3)의 제거에는, 예컨대 열인산을 이용한 웨트에칭을 이용한다. 그후, 플루오르화수소(HF)를 이용하여 실리콘산화막(2)과 소자분리영역(7)의 표면을 적당하게 에칭하여, 도 11에 나타내는 바와 같은 거의 평탄한 표면이 실현된다.
다음으로, 도 12에 나타내는 바와 같이 도시하지 않는 포토레지스트막을 형성하고, p형 또는 n형의 불순물을 이온주입하여, 딥웰(deep well)(8), n형 웰(9),p형 웰(10)을 형성한다. 딥웰(deep well)(8)은 p형 웰(10)을 반도체 기판(1)으로부터 전기적으로 분리하는 기능이 있다.
다음에, 도 13에 나타내는 바와 같이 게이트 절연막으로 되는 실리콘산화막(11), 게이트전극으로 되는 다결정 실리콘막(12) 및 텅스텐 실리사이드(WSi)막(13), 갭절연막(gap insulation film)으로 되는 실리콘 질화막(14)을 퇴적한다. 실리콘산화막(11)은, 예컨대 열산화 또는 열CVD법에 의해 형성되고, 수 nm의 막두께를 가진다. 다결정 실리콘막(12)은, 예컨대 CVD법으로 형성되고, n형 또는 p형의 불순물이 도입된다. 막두께는 수백nm이다. 텅스텐 실리사이드막(13)은, CVD법, 또는 스퍼터법에 의해 형성되고, 마찬가지로 막두께는 수백nm이다. 텅스텐 실리사이드막(13)은 게이트전극(게이트배선)의 시트저항을 저감하고, 소자의 응답속도의 향상에 기여한다. 실리콘질화막(14)은, 예컨대 CVD법에 의해 형성되고, 막두께는 수백 nm이다.
또한, 여기서는 텅스텐실리사이드막(13)을 예시하고 있지만, 티탄실리사이드(TiSi)막, 코발트실리사이드(CoSi)막 등 다른 금속실리사이드막을 이용할 수 있다. 또, 텅스텐 실리사이드막(13)과 다결정 실리콘막(12)과의 적층막을 예시하고 있지만, 다결정실리콘막, 배리어(barrier)막, 텅스텐(W) 등 금속막의 적층막이라도 좋다. 이 경우 또한 게이트전극(게이트배선)의 저항율을 저감할 수 있다. 배리어막에는 질화텅스텐(WN), 질화티탄(TiN), 질화탄탈(TaN) 등 질화금속막을 이용할 수 있다. 금속막에는 텅스텐외에, 탄탈(Ta), 티탄(Ti)등을 이용할 수 있다.
다음으로, 도 14에 나타내는 바와 같이, 실리콘 질화막(14)상에 포토레지스트막(15)을 형성하고, 드라이에칭(이방성에칭)을 행하여, 도 15에 나타내는 바와 같이 실리콘 질화막(14)을 패터닝한다. 이것에 의해 갭절연막(16)을 형성한다. 이 갭절연막(16)의 패턴에 대해서는 뒤에 설명한다. 또한, 포토레지스트막(15)을 형성하기 위한 노광공정에서는 상기 타겟(T1)이 마스크맞춤의 위치검출에 이용된다.
다음에, 포토레지스트막(15)을 애싱 등으로 제거하고, 도 16에 나타내는 바와 같이 갭절연막(16)의 존재하에서 텅스텐실리사이드막(13), 다결정 실리콘막(12), 실리콘산화막(11)에 에칭(이방성 에칭)을 행하고, 게이트전극(17)을 형성한다.
이 때, 게이트전극(17)과 동시에 제2 소면적 더미패턴(Ds2)과 타겟(T2)이 형성된다.
도 17은 이 단계에서의 상태를 나타내는 평면도이며 도 3에 상당한다. 또한, 도 18은 도 4에 상당하는 확대 평면도이다.
도 17에 나타내는 바와 같이, 스크라이브영역(SR)에는 소면적 더미패턴(Ds2) 외에 타겟(T2)이 형성된다. 타겟(T2)은 뒤의 공정, 예컨대 배선형성 또는 접속구멍 형성공정의 노광시에 이용된다. 타겟(T2)은 대면적 더미패턴(DL)상에 형성되고, 그것에 내포되도록 형성된다. 또한, 타겟(T2)의 주변에는 뒤에 타겟(T2)이 이용될 때에 인식율의 저하를 방지하기 위해 패턴배치 금지영역(R2)이 설치되지만, 대면적 더미패턴(DL)은 이 패턴배치 금지영역(R2)보다도 크게 형성된다. 이것에 의해 패턴배치 금지영역(R2)내에는 타겟(T2)을 제외하고 패턴이 형성되지 않는 상태로 되어,타겟(T2)의 인식을 정확하게 행할 수 있다. 또한, 대면적 더미패턴(DL) 상에 타겟(T2)이 형성되므로, 타겟(T2)은 함몰한 하지(下地) 상에 형성되는 것이 아니라, 평탄화된 하지 상에 형성된다. 이때문에, 뒤에 타겟(T2)을 이용하는 노광공정에 있어서 타겟(T2)의 인식을 정확하게 행하여, 마스크맞춤 정밀도를 향상할 수 있다. 게다가, 타겟(T2)의 하부에 대면적 더미패턴(DL)이 형성되어 있으므로, 당해 영역의 평탄성이 향상하고, 그 주변, 특히 타겟(T2)에 근접하는 제품영역(PR)의 평탄성을 향상하여 포토리소그라피마진을 향상하여, 에칭가공을 용이하게 할 수 있다.
또한, 스크라이브영역(SR)에는 소면적 더미패턴(Ds2)도 형성된다. 이것에 의해 당해 영역의 평탄성을 향상할 수 있다. 다만, 소면적 더미패턴의 배치금지영역(R1)에는 배치되지 않는다. 소면적 더미패턴(Ds2)에 대해서는 뒤에 설명한다.
제품영역(PR)에는 게이트전극(17)이 형성된다. 또한, 게이트전극(17)의 패턴 사이에는 소면적 더미패턴(Ds2)이 다수 배치된다. 도 3의 경우와 동일하게 소면적 더미패턴의 배치금지영역(R1)에는 배치되지 않는다. 배치금지영역(R1)의 생성법에 대해서는 상기와 동일하다.
도 18에 나타내는 바와 같이, 소면적 더미패턴(Ds2)은, 하층의 소면적 더미패턴(Ds)의 패턴간 스페이스 상에 형성된다. 즉, 소면적 더미패턴(Ds2)과 하층의 소면적 더미패턴(Ds)과의 패턴은 그 피치가 반분만큼 어긋난 상태로 형성된다. 즉, 소면적 더미패턴(Ds)은 소면적 더미패턴(Ds)에 대하여 x 방향으로 Px만큼, 또 y방향으로 Py만큼 어긋나게 형성한다. Px, Py 모두 예컨대 0.7㎛이다. 이와 같이 하프피치만큼 어긋나서 소면적 더미패턴(Ds2)을 형성하는 것에 의해, 하층에서 발생한 디싱의 영향을 없게 하여 평탄성의 향상을 도모할 수 있다. 즉, 하층의 디싱은 소면적 더미패턴(Ds)의 스페이스부에 발생하고, 그 상부에는 소면적 더미패턴(DS2)이 형성되므로, 디싱이 중복되는 일이 없다. 소면적 더미패턴(Ds2)에 의한 디싱은 그 스페이스부에서 발생하지만, 이 하층에는 소면적 더미패턴(Ds)이 형성되어 있어, 처음부터 디싱은 발생하지 않는다. 즉, 본 실시의 형태와 같이 소면적 더미패턴(Ds, Ds2)을 배치하면, 하층에서 디싱이 발생하고 있는 영역의 상층에서는 디싱을 발생시키지 않고, 상층에서 디싱이 발생하는 부분은 하층에서 디싱을 발생시키지 않는 영역 상에 형성된다. 이것에 의해, 2개의 층을 총합한 디싱량을 저감하여 전체의 평탄성을 저감할 수 있다.
또한, 상층의 소면적 더미패턴(Ds2)이 패턴배치 금지영역(R1)에 형성되지 않는 것은 소면적 더미패턴(Ds)의 경우와 동일하다. 또한, 소면적 더미패턴(Ds2)의 발생방법도, 격자위치를 하프피치시프트시키는 점을 제외하고 소면적 더미패턴(Ds)의 경우와 동일하다.
또, 여기서는 소면적 더미패턴(Ds와 Ds2)을 하프피치시프트시킨 예를 설명하였지만, 시프트량은 Ds2의 단변(端邊)이 Ds1에 겹치도록 형성되는 한 임의이다. 즉, Ds2는 Ds1의 스페이스부의 상부에 형성되어 있으면 된다.
다음으로, 도 19에 나타내는 바와 같이, 불순물을 이온주입하여 불순물 반도체 영역(19)을 형성한다. 불순물 반도체 영역(19)에는 저농도의 불순물을 도입한다. 또한, 주입되는 불순물의 도전형은, 형성되는 MISFET의 채널형에 따라 선택된다. n형 웰 영역에는 p형 불순물이 주입되어 p채널 MISFET이 형성된다. p웰영역에는 n형 불순물이 도입되어 n채널 MISFET이 형성된다.
다음에, 도 20에 나타내는 바와 같이, 반도체 기판(1)의 전면에 예컨대 실리콘질화막을 형성하고, 이것에 이방성에칭을 행하여, 사이드월스페이서(20)를 형성한다. 그후, 이온주입을 행하고, 불순물 반도체 영역(21)을 형성한다. 불순물 반도체 영역(21)은 상기 마찬가지로 영역에 따라 그 도전형이 적당하게 되도록 불순물 이온을 선택한다. 불순물 반도체 영역(21)에는 고농도의 불순물이 삽입되고, 불순물 반도체 영역(19)과 함께 LDD(Lightly Doped Drain)구조의 소스·드레인을 구성한다.
다음으로, 도 21에 나타내는 바와 같이 게이트전극패턴을 매립하는 실리콘산화막(22)을 형성하고, 도 22에 나타내는 바와 같이 실리콘산화막(22)에 CMP법에 의한 연마를 행하여 그 표면을 평탄화한다. 이 평탄화 시, 게이트전극패턴과 동층에 소면적 더미패턴(Ds2)이 형성되어 있으므로, 평탄성의 향상이 도모된다. 특히 하층의 소면적 더미패턴(Ds)에 대하여 하프피치 어긋나 상층의 소면적 더미패턴(Ds2)이 형성되어 있으므로, 패턴간 스페이스에서의 디싱을 2층사이에 걸쳐 중첩시키지 않는다. 이 때문에 디싱의 겹침에 의한 평탄성의 저하를 억제할 수 있다. 또한, 타겟(T2)의 영역에는 그 하층에 대면적 더미패턴(DL)이 형성되어 있으므로, 글로벌한 디싱을 발생시키지 않고, 스크라이브영역(SR)에 있어서도 평탄성을 향상할 수 있다. 이것에 의해 제품영역(PR)에 악영향을 발생시키지 않고, 수율 등의 향상을도모할 수 있다. 또한, 스크라이브영역(SR)에도 소면적 더미패턴(Ds2)이 배치되어 있으므로 제품영역(PR)과 동일하게 평탄성을 개선할 수 있다.
여기서는, 스크라이브영역(SR)에 타겟(T2)을 형성한 예를 나타내고 있지만, 타겟(T2)은 제품영역(PR)에 형성되어도 좋다. 또한, 패턴인식이 필요한 패턴으로서 여기서는 타겟패턴을 예시하였지만, 그 외 광학적 패턴인식의 대상으로 되는 패턴이라면 본 발명을 적용할 수 있는 것은 물론이다. 예컨대 마스크맞춤의 품질관리를 위해 이용되는 검사용 패턴, 막두께를 모니터하기 위한 검사패턴, 레이저구제에 이용하기 위한 위치검출용 패턴 등이어도 좋다.
다음으로, 도 23에 나타내는 바와 같이 실리콘산화막(22)에 접속구멍(23)을 형성하고, 접속구멍(23)내에 접속플러그(24)를 형성한다. 또한, 실리콘산화막(22)상에 배선(25)을 형성한다.
접속구멍(23)의 형성은, 포토레지스트막(미도시됨)을 마스크로서 이방성 에칭에 의해 행할 수 있다. 이 포토레지스트막의 형성시, 즉 본 공정에서의 노광에는 상기한 타겟(T2)을 마스크맞춤의 위치검출에 이용할 수 있다. 접속플러그에는, 예컨대 다결정 실리콘외에, 질화티탄막, 텅스텐막의 적층막을 이용할 수 있다. 접속플러그의 형성에는 접속구멍의 개구후 이것을 매립하는 도전재료를 형성하고, CMP법을 이용하여 접속구멍 이외의 영역의 도전막을 제거하는 것에 의해 행한다.
배선(25)의 형성은 동일하게 포토레지스트막(미도시됨)을 마스크로서 이방성 에칭에 의해 행할 수 있다. 이 포토레지스트막의 형성시, 즉 본 공정에서의 노광에는 상기한 타겟(T2)을 마스크맞춤의 위치검출에 이용할 수 있다. 배선(25)에는, 예컨대 텅스텐, 질화티탄과 텅스텐과의 적층막 등 금속재료를 이용할 수 있다. 배선(25)의 형성에는, 상기 금속재료의 성막후, 이것을 패터닝하는 것에 의해 행할 수 있다.
게다가, 제2층, 제3층 등 상층의 배선을 형성하여 다층배선구조로 할 수 있지만, 상기 배선(25)의 경우와 동일하게 형성할 수 있으므로 그 설명은 생략한다.
도 24는 웨이퍼프로세스가 종료한 후에 스크라이브영역(SR)을 스크라이브한 단계의 상태를 나타내는 평면도이다. 스크라이브라인(SL)에 의해 웨이퍼(1w)가 분단되고, 칩(1c)이 형성된다. 스크라이브라인(SL)의 폭은, 블레이드폭(예컨대 35 ㎛)에 여유가 가해진 치수로 된다. 이때문에, 칩(1c)에서는 제품영역(PR) 단부에서 칩(1c)의 단부까지의 거리로서 수십 ㎛ 정도의 영역이 잔존한다. 이 잔존영역에 상기한 타겟(T1, T2), 대면적 더미패턴(DL)의 일부가 잔존하다. 또한, 도 24에서는 타겟(T3)이 표시되어 있다. 이것은 제1층의 배선(25)을 패터닝할 때에 동시에 형성된 타겟패턴이다. 타겟(T3)은 그 상층의 배선 또는 스루홀의 형성에 이용된다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시의 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시의 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능한 것은 말할 것도 없다.
예컨대, 실시의 형태에서는 소면적 더미패턴(Ds와 Ds2)과의 어긋남을 x방향과 y방향과의 쌍방에 설치한 예를 나타냈지만, 어느 한쪽의 어긋남이어도 좋다.
또한, 소면적 더미패턴(Ds, Ds2)으로서 방형(方形)형상을 예시하였지만, 장방형 등의 다른 형상이어도 좋다. 예컨대, 도 25 및 도 26에 나타내는 바와 같이,격자형상의 더미패턴이어도 좋다. 즉, 도 25에 나타내는 바와 같이 격자형상의 패턴(26)을 활성영역(L1)등과 동시에 형성하고, 도 26에 나타내는 바와 같이 격자형상의 패턴(27)을 패턴(26)에 대하여 하프피치 시프트시켜 게이트전극(17)과 동시에 형성하여도 좋다. 또, 소면적 더미패턴(Ds, Ds2)에 대신하여 도 27 및 도 28에 나타내는 바와 같이 라인형상의 더미패턴이어도 좋다. 즉, 도 27에 나타내는 바와 같이, 라인형상의 패턴(28)을 활성영역(L1) 등과 동시에 형성하고, 도 28에 나타내는 바와 같이, 라인형상의 패턴(29)을 패턴(28)에 대하여 하프피치 시프트시켜 게이트전극(17)과 동시에 형성하여도 좋다. 이들 더미의 패턴(26, 27, 28, 29)이 패턴배치 금지영역(R1)에 형성되지 않는 것은 실시 형태와 동일하다. 또, 이들 패턴(26, 27, 28, 29)의 사이즈도 실시 형태와 동일하다.
본 발명에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
(1)복수 적층한 평탄화면에서의 디싱을 억제할 수 있다.
(2)타겟등, 광학적으로 위치검출하기 위한 큰 면적의 패턴영역에서의 표면평탄성을 향상할 수 있다.
(3)복수 적층된 평탄화면, 또는 타겟등의 대면적 패턴의 평탄성을 향상하여, 포토리소그라피공정, 에칭공정에서의 가공마진을 향상할 수 있다.

Claims (28)

  1. 그 주면에 반도체 소자가 형성된 반도체 기판과, 상기 주면 또는 상기 주면상의 어느 한층에 형성된 제1 패턴과, 상기 제1 패턴의 상층에 형성된 제2 패턴을 가지는 반도체 장치로서,
    상기 제1 패턴에는 더미패턴이 포함되고, 상기 제2 패턴에는 광학적 패턴인식의 대상으로 되는 패턴이 포함되며,
    상기 광학적 패턴인식의 대상으로 되는 패턴은, 상기 더미패턴의 평면형상 내에 내포되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 패턴에는 상기 더미패턴보다도 작은 면적을 가지는 다른 더미패턴이 포함되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 더미패턴 및 다른 더미패턴은 스크라이브영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 다른 더미패턴은 제품영역 및 스크라이브영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 더미패턴은 상기 광학적 패턴인식의 대상으로 되는 패턴주변의 패턴배치 금지영역 이상의 면적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 패턴에는 상기 반도체 소자의 설계룰(design rule)과 동일 오더(order)의 가공치수를 가지고, 또한 상기 더미패턴보다도 작은 면적을 가지는 다른 더미패턴이 포함되며, 상기 패턴배치 금지영역에는 상기 다른 더미패턴이 배치되어 있지 않은 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 더미패턴은 반도체 웨이퍼의 스크라이브 영역에 형성되고, 상기 다른 더미패턴은 상기 반도체 웨이퍼의 제품영역 및 스크라이브영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 그 주면에 반도체 소자가 형성된 반도체 기판과, 상기 주면 또는 상기 주면 상의 어느 한층에 형성된 제1 패턴과, 상기 제1 패턴의 상층에 형성된 제2패턴을 가지는 반도체 장치로서,
    상기 제1 패턴에는 제1 더미패턴이 포함되고, 상기 제2 패턴에는 상기 제1 더미패턴과 동일 설계치수의 패턴피치 및 패턴폭을 가지는 제2 더미패턴이 포함되며,
    상기 제2 더미패턴은, 그 평면위치에 있어서 상기 제1 더미패턴의 스페이스 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 더미패턴의 어느 한 단변(端邊)은, 그 평면위치에 있어서 상기 제1 더미패턴에 겹쳐 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 더미패턴과 상기 제2 더미패턴과는, 그 평면위치에 있어서 피치의 반분의 거리만큼 어긋나 있는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제1 패턴에는 상기 제1 더미패턴보다도 큰 면적을 가지는 다른 더미패턴이 더 포함되고, 상기 제2 패턴에는 광학적 패턴인식의 대상으로 되는 패턴이 더 포함되며,
    상기 광학적 패턴인식의 대상으로 되는 패턴은, 상기 다른 더미패턴의 평면형상 내에 내포되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 다른 더미패턴은 상기 광학적 패턴인식의 대상으로 되는 패턴주변의 패턴배치 금지영역 이상의 면적으로 형성되고,
    상기 패턴배치 금지영역에는 상기 제1 더미패턴이 배치되어 있지 않은 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 다른 더미패턴은 반도체 웨이퍼의 스크라이브영역에 형성되고, 상기 제1 및 제2 더미패턴은 상기 반도체 웨이퍼의 제품영역 및 스크라이브영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 패턴은 상기 주면에 형성된 활성영역패턴이고, 상기 제2 패턴은 상기 반도체 소자를 구성하는 게이트전극과 동층에 형성된 패턴인 것을 특징으로 하는 반도체 장치.
  15. (a)반도체 기판의 주면 상 또는 상기 주면 상의 어느 한 부재층 상에 더미패턴이 포함된 제1 패턴을 형성하는 공정과,
    (b)상기 제1 패턴이 형성된 상기 주면 상 또는 상기 제1 패턴으로 패터닝된부재상에 절연막을 퇴적하고, 상기 절연막에 연마를 행하여 표면을 평탄화하는 공정과,
    (c)상기 평탄화된 표면의 상층에 광학적 패턴인식의 대상으로 되는 패턴이 포함된 제2 패턴을 형성하는 공정과,
    를 가지고, 상기 광학적 패턴인식의 대상으로 되는 패턴은 상기 더미패턴의 평면형상 내에 내포되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제15항에 있어서,
    상기 광학적 패턴인식의 대상으로 되는 패턴을 광학적으로 검출하고, 상기 반도체 기체(基體)의 위치맞춤을 행하는 공정을 더 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. (a)반도체 기체(基體)의 주면 상 또는 상기 주면 상의 어느 한 부재층 상에 더미패턴이 포함된 제1 패턴을 형성하는 공정과,
    (b)상기 제1 패턴의 상층에 광학적 패턴인식의 대상으로 되는 패턴이 포함된 제2 패턴을 형성하는 공정과,
    (c)상기 광학적 패턴인식의 대상으로 되는 패턴을 광학적으로 검출하고, 상기 반도체 기체의 위치맞춤을 행하는 공정과,
    를 가지고, 상기 광학적 패턴인식의 대상으로 되는 패턴은, 상기 더미패턴의 평면형상 내에 내포되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제15항에 있어서,
    상기 더미패턴은, 상기 광학적 패턴인식의 대상으로 되는 패턴주변의 패턴배치 금지영역 이상의 면적으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제15항에 있어서,
    상기 제1 패턴에는 제1 더미패턴이 더 포함되고, 상기 제2 패턴에는 상기 제1 더미패턴과 동일 설계치수의 패턴피치 및 패턴폭을 가지는 제2 더미패턴이 더포함되며,
    상기 제2 더미패턴은, 그 평면위치에 있어서 상기 제1 더미패턴의 스페이스 상에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제19항에 있어서,
    상기 제2 더미패턴의 어느 한 단변은, 그 평면위치에 있어서 상기 제1 더미패턴에 겹치도록 형성하는 제1의 구성,
    상기 제1 더미패턴과 상기 제2 더미패턴과는, 그 평면위치에 있어서 피치의 반분의 거리만큼 어긋나게 형성하는 제2의 구성,
    의 어느 한 구성을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제15항에 있어서,
    상기 더미패턴을 반도체 웨이퍼의 스크라이브영역에 형성하고, 상기 제1 및 제2 더미패턴을 상기 반도체 웨이퍼의 제품영역 및 스크라이브영역에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제15항에 있어서,
    상기 제1 패턴이 전사되는 부재는 반도체 기판이고, 상기 제2 패턴이 전사되어 형성되는 부재는 게이트전극인 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제8항에 있어서,
    상기 제1 패턴은, 상기 주면에 형성된 활성영역패턴이고, 상기 제2 패턴은 상기 반도체 소자를 구성하는 게이트전극과 동층에 형성된 패턴인 것을 특징으로 하는 반도체 장치.
  24. 제17항에 있어서,
    상기 더미패턴은 상기 광학적 패턴인식의 대상으로 되는 패턴주변의 패턴배치 금지영역 이상의 면적으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제17항에 있어서,
    상기 제1 패턴에는 제1 더미패턴이 더 포함되고, 상기 제2 패턴에는 상기 제1 더미패턴과 동일 설계치수의 패턴피치 및 패턴폭을 가지는 제2 더미패턴이 더 포함되며,
    상기 제2 더미패턴은, 그 평면위치에 있어서 상기 제1 더미패턴의 스페이스 상에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제17항에 있어서,
    상기 더미패턴을 반도체 웨이퍼의 스크라이브 영역에 형성하고, 상기 제1 및 제2 더미패턴을 상기 반도체 웨이퍼의 제품영역 및 스크라이브영역에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제17항에 있어서,
    상기 제1 패턴이 전사되는 부재는 반도체 기판이고, 상기 제2 패턴이 전사되어 형성되는 부재는 게이트전극인 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제25항에 있어서,
    상기 제2 더미패턴의 어느 한 단변은, 그 평면위치에 있어서 상기 제1 더미패턴에 겹치도록 형성하는 제1의 구성,
    상기 제1 더미패턴과 상기 제2 더미패턴과는, 그 평면위치에 있어서 피치의 반분의 거리만큼 어긋나게 형성하는 제2의 구성,
    의 어느 한 구성을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
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