KR20010066730A - 원자층 증착법을 이용한 금속층 형성방법 및 그 금속층을장벽금속층, 커패시터의 상부전극, 또는 하부전극으로구비한 반도체 소자 - Google Patents

원자층 증착법을 이용한 금속층 형성방법 및 그 금속층을장벽금속층, 커패시터의 상부전극, 또는 하부전극으로구비한 반도체 소자 Download PDF

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Abstract

본 발명은 원자층 증착법을 이용하여 내열성 및 내산화성이 우수한 금속층의 형성 방법을 제공한다. 상기 금속층은 반응성 금속(A), 질소(N), 상기 반응성 금속과 질소와의 비정질 결합용 원소(B)로 구성된다. 상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo, Nb 등이 사용되고, 상기 비정질 결합용 원소(B)는 Al, Si, B 등이 사용된다. 그리고, 상기 금속층은 이를 구성하는 원소(A, B, N)들의 각 소스가스들을 원자층 증착법에 의하여 서로 교번하면서 펄스형태로 챔버 내로 주입함으로써 각 원소층을 교번된 상태로 적층하여 형성하게 된다. 따라서, 상기 각 소스가스의 주입회수를 적절히 결정하는 것만에 의하여 금속층(A-B-N)의 조성비를 원하는 상태로 적절히 조정할 수 있게 되고, 그 조성비에 따라 전기전도도 및 저항을 적절히 결정할 수 있다. 또한, 각 원자층을 증착하여 형성하므로 조밀하고 복잡한 구성을 가지는 영역에서도 스텝 커버리지가 매우 우수하다. 또한, 원자층 증착법을 이용하여 형성된 금속층을 반도체 소자의 장벽 금속층, 하부 전극 및 상부전극에 적용할 수 있다.

Description

원자층 증착법을 이용한 금속층 형성방법 및 그 금속층을 장벽금속층, 커패시터의 상부전극, 또는 하부전극으로 구비한 반도체 소자{Method for forming a metal layer by an atomic layer deposition and a semiconductor device with the metal layer as a barrier metal layer, an upper electrode, or a lower electrode of capacitor}
본 발명은 원자층 증착법(atomic layer deposition)을 이용한 금속층 형성방법 및 그 금속층을 장벽금속층, 커패시터의 상부전극, 또는 하부전극으로 구비한 반도체 소자에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 작은 면적에서 큰 커패시턴스를 얻기 위하여 유전상수가 큰 고유전물질(high dielectric material)들이 개발되고 있다. 예컨대, 페로브스카이트(perovskite) 결정 구조를 가지는 BST(BaSrTiO3)의 경우 기존의 커패시터에 사용되었던 실리콘 질화막, 실리콘 질화산화막 또는 산화탄탈륨(Ta2O5)막과는 달리 유전상수가 벌크 상태에서 수백 ∼ 1000 정도 되는 물질이다. 이러한 BST를 사용하는 경우 막의 두께를 500Å 이상으로 하더라도 등가산화막 두께(equivalent oxide thickness)를 10Å 이하로 유전막을 박막화할 수 있다는 장점을 가진다. BST용 전극으로는 백금(Pt)과 같이 산화가 되지 않는 전극이나, 또는 루테늄(Ru), 이리듐(Ir)과 같이 산화되어 산화 루테늄(RuO2), 산화 이리듐(IrO2)을 형성하더라도 전도체의 성질을 가지는 전극을 사용한다.
BST 고유전막에서 우수한 커패시턴스와 누설전류 특성을 얻기 위해서는 BST를 증착한 후 고온에서의 열처리가 필요하다. 이때 산소의 확산에 의한 오믹층과 폴리 실리콘 플러그의 산화를 막기 위해 장벽 금속층을 형성할 필요가 있다. 장벽 금속층은 폴리실리콘 플러그와 하부전극 사이에 개재되어진다.
상기 장벽 금속층으로 TiN막이 주로 사용되고 있으나 TiN의 경우 450℃ 이상이면 산화된다. 그리고, BST막 증착후에 산소 분위기에서 고온 열처리를 진행할 경우 백금(Pt)은 산소를 쉽게 통과시키므로 TiN막 및 폴리 실리콘 플러그가 산화되는 문제가 있다. 상기 TiN막이 산화되면 부도체인 TiO2가 생성되는 문제가 있다.
또한, 상기 TiN막은 Pt와 Si 등이 내부로 확산하여 결과적으로 장벽 금속층으로서의 역할을 할 수 없다. Pt와 Si의 확산은 TiN의 칼럼형 결정구조(columnarstructure)에 기인하는 것으로 알려져 있다. 따라서 막 구조를 확산경로가 되는 결정입계를 갖지 않는 비정질(amorphous) 구조로 함으로써 산소의 확산을 억제할 필요가 있다.
이러한 필요로부터 현재 고융점 금속이 포함된 화합물(compound)에 대한 연구가 활발히 진행되고 있다. 상기한 고융점 금속이 포함된 화합물로 이루어진 장벽 금속층은 화학기상증착법에 의하여 증착하는 경우 조성의 복잡함으로 인하여 조성의 조절 및 재현성이 떨어지는 문제점이 있다. 이러한 문제점으로 인하여, 고융점 금속이 포함된 화합물의 장벽금속층 형성시에는 질소 분위기에서의 반응성 스퍼터링(reactive sputtering) 공정이 일반적으로 사용되고 있다. 그러나 이러한 스퍼터링에 의하여 형성된 장벽 금속층은 또한 스텝커버리지가 나쁜 단점이 있으므로, 반도체 소자가 고집적화됨에 따라 복잡한 구조를 가지는 커패시터 등에서의 장벽금속층, 예를 들면 트렌치형 커패시터 등에서와 같이 종횡비가 높은 트렌치의 저부에 형성되어야 하는 장벽금속층으로는 사용하기 어렵게 된다.
본 발명이 이루고자 하는 기술적 과제는 원자층 증착법을 이용하여 스텝 커버리지가 우수하며, 조성의 적절한 조절에 의하여 원하는 저항 및 전도도를 용이하게 결정할 수 있고, 산소의 확산을 방지할 수 있는 우수한 금속층 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 금속층 형성 방법에 의하여 형성된 금속층을 장벽 금속층, 커패시터의 하부 전극 및 상부 전극으로 구비한 반도체 소자를 제공하는 데 있다.
도 1a 및 도 1b는 본 발명의 제1 태양에 따른 금속층의 형성시 원자층 증착을 위한 소스가스들 및 퍼지가스의 주입방법의 일 예를 나타내는 그래프들이다.
도 2a 및 도 2b는 본 발명에 제1 태양에 따른 금속층의 형성시 원자층 증착을 위한 소스가스들 및 퍼지가스의 주입방법의 다른 예를 나타내는 그래프들이다.
도 3은 TiAlN층의 조성에서 Al의 조성비가 증가함에 따른 TiAlN층의 비저항값의 변화를 나타내는 그래프이다.
도 4는 본 발명에 따라 형성된 TiAlN막의 XRD 결과를 나타내는 그래프이다.
도 5는 종래의 TiN막 및 본 발명에 의한 TiAlN막의 표면 SEM 사진들이다.
도 6은 본 발명에 따른 TiAlN막의 내열성과 내산화성을 실험하기 위하여 산소분위기에서 열처리된 TiAlN막의 Rs 변화를 나타낸 그래프이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따라 금속층을 장벽금속층으로 채용한 반도체 소자의 제조방법을 순차적으로 도시한 단면도들이다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따라 금속층을 커패시터의 상부전극으로 채용한 반도체 소자의 제조방법을 순차적으로 도시한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따라 금속층을 커패시터의 하부전극으로 채용한 반도체 소자의 제조방법을 순차적으로 도시한 단면도들이다.
도 10은 본 발명의 제2 태양에 따른 원자층 증착법을 이용한 금속층 형성방법을 설명하기 위한 단면도이다.
도 11은 도 10의 내산화층 형성시 원자층 증착을 위한 소스가스들 및 퍼지가스의 주입방법의 예를 나타내는 그래프이다.
도 12 및 도 13은 본 발명의 제3 태양에 따른 원자층 증착법을 이용한 금속층 형성방법을 설명하기 위한 단면도이다.
도 14 및 도 15는 본 발명의 제2 및 제3 태양에 따라 원자층 증착법을 이용하여 형성된 금속층을 장벽금속층으로 채용한 반도체 소자의 제조방법을 도시한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 태양에 의한 금속층 형성 방법은 반도체 기판 상에 반응성 금속(A), 질소(N), 및 상기 반응성 금속과 질소의 결정화를 방지하기 위한 알루미늄의 각 소스가스들을 펄스 형태로 주입하여 상기 반도체 기판 상에 상기 소스가스들을 화학흡착시킴으로써 복수의 원자층들이 적층된 A-B-N 구조의 금속층을 형성하는 단계를 포함한다.
특히, 상기 각 소스가스들을 서로 교번되도록 순서를 정하여 주입함으로써 각 원자층이 서로 교대로 배열되도록 하고, 상기 각 소스가스의 주입회수를 조절하여 상기 금속층의 조성비를 결정할 수 있다.
상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo 또는 Nb를 이용한다. 상기 알루미늄의 소스 가스의 주입회수를 조절함으로써 상기 금속층의 전기전도도 및 저항을 결정할 수 있다. 상기 금속층이 TiAlN층인 경우, 상기 TiAlN층에서의 Ti에 대한 Al의 함량은 10∼35 %로 할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는반도체 기판 상에 콘택홀을 구비한 절연막; 상기 콘택홀의 저면 상에 형성된 도전성 물질막; 및 상기 콘택홀 내부의 도전성 물질막 상부에 형성된 하부전극, 상기 하부전극 상에 형성된 고유전막 및 상기 고유전막 상부에 형성된 상부전극을 포함하는 커패시터를 구비한다.
특히, 상기 콘택홀 내부의 도전성 물질막과 상기 하부전극 사이에, 반응성금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 알루미늄(B)이 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 원자층들로 구성된 A-B-N 구조의 장벽금속층을 구비하며 상기 장벽금속층의 각 원자층의 조성비는 각 원자층의 적층회수에 의하여 결정됨을 특징으로 한다.
상기 반응성금속은 Ti, Ta, W, Zr, Hf, Mo 또는 Nb로 구성할 수 있다. 상기 알루미늄에 의한 원자층의 적층회수의 비율에 따라 상기 장벽금속층의 전기전도도 및 저항을 결정할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 반도체기판 상의 물질층 상에 형성된 하부전극, 상기 하부전극 상에 형성된 고유전막 및 상기 고유전막 상부에 형성된 상부전극을 구비한 커패시터를 포함한다.
특히, 상기 하부 전극은 A-B-N 구조의 질소화합물을 구성하는 반응성 금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 원자층들로 구성되며, 상기 하부 전극의 각 원자층의 조성비는 각 원자층의 적층회수에 의하여 결정된다.
상기 상부 전극도 상기 하부 전극과 동일하게 구성할 수 있다. 상기 반응성금속은 Ti, Ta, W, Zr, Hf, Mo 또는 Nb로 구성할 수 있다. 상기 반응성 금속과 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)는 Al, Si 또는 B로 구성할 수 있다. 상기 비정질 결합용 원소에 의한 원자층의 적층회수의 비율에 따라 상기 상부 전극의 전기전도도 및 저항을 결정할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제2 태양에 의한 금속층 형성 방법은 반도체 기판 상에 A-B-N 구조의 질소화합물을 구성하는 반응성 금속(A), 질소(N) 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질결합용 원소(B)의 각 소스가스를 펄스형태로 서로 교번되도록 순서를 정하여 공급하고, 조성비를 조절하게끔 상기 각 소스가스의 주입회수를 조절하면서 공급하여 상기 반도체 기판 상에 화학흡착시킴으로써 A-B-N 구조의 금속층을 형성하는 단계를 포함한다. 더하여, 상기 금속층 상에 산소 확산 방지층을 형성하여 상기 금속층과 산소 확산 방지층이 각각 복수회 증착된 다중 금속층을 형성할 수 있다.
상기 산소 확산 방지층은 상기 금속층이 형성된 반도체 기판 상에 금속 원소 및 산소의 소스 가스를 펄스 형태로 서로 교번되도록 공급하여 형성할 수 있다. 또한, 상기 산소 확산 방지층은 상기 금속층 상에 원자층 증착법으로 산소가 포함된 물질층을 형성한 후 상기 금속층 및 물질층이 형성된 반도체 기판을 열처리하여 얻어질 수 도 있다. 상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo 또는 Nb를 이용할 수 있다. 상기 반응성 금속과 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)는 Al, Si 또는 B를 이용할 수 있다. 상기 비정질 결합용 원소의 소스 가스의 주입회수를 조절함으로써 상기 금속층의 전기전도도 및 저항을 결정한다. 상기 산소 확산 방지층은 알루미늄 산화막으로 형성할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 반도체기판 상에 콘택홀을 구비한 절연막; 상기 콘택홀의 저면 상에 형성된 도전성 물질막; 및 상기 콘택홀 내부의 도전성 물질막 상부에 형성된 하부전극, 상기 하부전극 상에 형성된 고유전막 및 상기 고유전막 상부에 형성된 상부전극을 포함하는 커패시터를 구비한다.
특히, 본 발명의 반도체 소자는 상기 콘택홀 내부의 도전성 물질막과 상기 하부전극 사이에, 반응성 금속(A), 질소(N) 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층되고 적층 회수에 의하여 조성비가 결정되는 A-B-N 구조의 금속층과, 상기 금속층 상에 산소 확산 방지층이 형성되어 상기 금속층과 산소 확산 방지층이 각각 복수회 적층된 장벽 금속층이 형성되어 있다.
상기 산소 확산 방지층 상에 산소가 포함된 물질층을 더 형성되어 있을 수 있다. 상기 반응성금속은 Ti, Ta, W, Zr, Hf, Mo 또는 Nb로 구성할 수 있다. 상기 반응성 금속과 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)는 Al, Si 또는 B로 구성할 수 있다. 상기 비정질 결합용 원소에 의한 원자층의 적층회수의 비율에 따라 상기 장벽 금속층의 전기전도도 및 저항을 결정할 수 있다. 상기 산소 확산 방지층은 알루미늄 산화막으로 구성할 수 있다.
상기한 바와 같이, 본 발명에 따른 원자층 증착법을 이용하여 형성된 금속층(다중 금속층)은 내열성 및 내산화성이 높으며, 각각의 원자층을 증착하여 형성하므로 매우 콤팩트한 영역에서도 스텝 커버리지가 우수하다. 또한, 본 발명의 금속층(다중 금속층)은 각각의 원자층을 순서대로 흡착하여 형성하므로 조성비의 조절이 용이하며 이에 따라 저항 및 전기 전도도를 매우 용이하게 조절할 수 있다. 또한, 본 발명의 원자층 증착법을 이용하여 형성되는 금속층을 반도체 소자의 장벽금속층, 하부 전극 또는 상부 전극에 채용할 수 있다.
이하, 첨부 도면을 참조로 하여 본 발명의 바람직한 실시예를 설명한다.
본 발명의 제1 태양에 따른 원자층 증착법을 이용한 금속층 형성방법
먼저, 원자층 증착법을 간단히 설명한다. 반도체 소자 제조시 원자층 증착법 (Atomic Layer Deposition)이란 반응물질을 챔버 내로 순차적으로 주입하고 제거하는 방식으로 반도체 기판 상에 복수의 원자층들을 순차적으로 증착하는 방법이다. 이러한 원자층 증착법은 화학기상증착법(CVD)처럼 화학반응을 사용하는 증착법이지만 각각의 가스를 동시에 주입하여 챔버 내에서 혼합되지 않고 한 종류의 가스씩 펄스 형태로 흘려진다는 점에서 CVD와 구별된다. 예컨대, A와 B 가스를 사용하는 경우, 먼저 A 가스를 주입하여 기판 상에 A 가스 분자를 화학흡착(Chemisorption)시켜 A 원자층을 형성한다. 챔버에 잔류한 A 가스는 아르곤이나 질소와 같은 불활성가스로 퍼지한다. 이후 B 가스를 주입하여 화학흡착시킴으로써 A 원자층 상에 B 원자층을 형성한다. 상기 A 원자층과 B 원자층사이의 반응은 화학흡착된 A 원자층의 표면에서만 일어난다. 이 때문에 어떠한 몰포로지를 가진 표면이라 해도 탁월한 스텝커버리지를 획득할 수 있다. A 및 B의 반응 후 챔버에 잔존하는 B 가스 및 반응부산물을 퍼지시킨다. 상기의 A 또는 B 가스를 유입시켜 원자층 증착을 반복함으로써 박막의 두께를 원자층 단위로 조절할 수 있게 된다.
다음에, 본 발명의 제1 태양에 따라 형성된 원자층 증착법으로 금속층을 형성하는 방법을 설명한다. 상기 금속층은 복수의 원자층들이 적층되어 있는 A-B-N 구조이다. 여기서, 상기 A는 반응성 금속이며, 상기 N은 질소, 및 상기 B는 비정질결합용 원소(B)이다. 상기 반응성 금속(A)은 전이금속(transition metal)으로써 Ti, Ta, W, Zr, Hf, Mo, Nb 등이 사용되고, 상기 비정질 결합용 원소(B)는 Al, Si, B 등이 사용된다. 상기 비정질 결합용 원소(B)는 상기 반응성 금속을 구성하는 원소를 이용할 수 도 있다. 상기 비정질 결합용 원소(B)는 상기 반응성금속과 질소의 결합을 방해하여 상기 금속층을 비정질로 형성하는 역할을 한다. 또한, 상기 비정질 결합용 원소는 후속의 열처리공정에서 A-B-N 구조의 금속층이 결정화되는 것을 막아주는 역할을 한다.
본 발명의 금속층의 대표적인 예로서 TiAlN막을 들 수 있다. 상기 TiAlN막을 형성시 Ti의 소스가스로서 TiCl4, TDMAT(Tetrakis DeMethyl Amino Titanium), TDEAT(Tetrakis DeEthyl Amino Titanium) 중에서 선택된 어느 하나를 사용한다. Al의 소스가스는 TMA(TriMethyl Aluminum), TEA(TriEthyl Aluminum), TIBA(Tri-I-Buthyl Aluminum), AlClx 중에서 선택된 어느 하나를 사용한다. 질소(N)의 소스가스로는 N2, NH3중에서 선택된 어느 하나를 사용한다.
상기 TiAlN 막을 형성하는 경우, 먼저, 반도체 기판을 원자층 증착 챔버 내에 로딩한다. 이어서, 가스 공급기로부터 가스 공급관을 통하여 원자층 증착챔버 내로 상기 금속층을 구성하는 세가지 원소, 즉, 반응성 금속(A), 질소(N), 및 알루미늄(Al)의 소스가스들을 공급한다. 각 소스가스의 공급시 각 소스가스들은 펄스형태로 서로 교번하면서 주입됨으로써 반도체 기판 상에 Ti, N, Al 원자층을 적층하여 형성한다. 상기 각 소스가스의 주입순서 및 주입회수를 적절히 결정함으로써Ti, N, Al로 구성된 금속층의 조성비를 적절히 조정한다. 특히, 상기 비정질 결합용 원소, 예컨대 Al에 의한 원자층의 적층회수의 비율에 따라 상기 금속층의 조성비를 조절할 수 있고, 이에 따라 전기전도도 및 저항을 결정할 수 있다. 이하에서 Ti, N, Al의 조성의 조절의 예를 설명한다.
도 1a 및 도 1b는 본 발명의 제1 태양에 따른 금속층의 형성시 원자층 증착을 위한 소스가스들 및 퍼지가스의 주입방법의 일 예를 나타내는 그래프들이다.
도 1a 및 1b를 참조하면, TiCl4, TMA, NH3을 TiCl4- TMA - TiCl4- NH3의 싸이클로 반복하면서 주입함으로써, Ti가 풍부한 TiAlN층을 형성한다. 증착시 기판온도는 300∼700℃가 바람직하고, 챔버 내 압력은 0.1∼10 Torr, 상기 소스가스가 주입되는 펄스 온 시간은 0.1∼10 초가 적당하다.
도 1a에서는 상기 소스가스의 주입 중에 퍼지가스를 온오프없이 연속적으로 계속 주입하여 퍼지작업을 수행하는 경우이고, 도 1b에서는 상기 소스가스의 주입 펄스 사이에 퍼지가스를 펄스로 주입하여 퍼지작업을 수행한다. 이 때 퍼지가스로는 Ar, N2, He, H2등의 가스가 사용된다.
도 2a 및 도 2b는 본 발명의 제2 태양에 따른 금속층의 형성시 원자층 증착을 위한 소스가스들 및 퍼지가스의 주입방법의 다른 예를 나타내는 그래프들이다.
도 2a 및 2b를 참조하면, TiCl4, TMA, NH3을 TiCl4- NH3- TMA - NH3의 싸이클로 반복하면서 주입함으로써 Al이 풍부한 TiAlN층을 형성한다. 상기 증착시 챔버 조건은 도 1a 및 도 1b와 동일하다. 즉, 기판온도는 300∼700℃가 바람직하고, 챔버 내 압력은 0.1∼10 Torr, 상기 소스가스가 주입되는 펄스 온 시간은 0.1∼10 초가 적당하다.
도 2a에서는 상기 소스가스의 주입 중에 퍼지가스를 온오프없이 연속적으로 계속 주입하여 퍼지작업을 수행하는 경우이고, 도 2b에서는 상기 소스가스의 주입 펄스 사이에 퍼지가스에 의한 퍼지작업을 수행한다. 이 때 퍼지가스로는 Ar, N2, He, H2 등의 가스가 사용된다.
상기한 조성의 조절방법을 이용하여 각 소스가스의 주입회수를 적절히 조절함으로써 각 원자층의 증착비를 적절히 조절할 수 있으며, 각 원자층은 그 증착비에 따라 아래의 표 1에 나타난 바와 같이 전기전도도 및 저항이 서로 다르게 나타난다.
시료 1 시료 2 시료 3
Ti 35% 24% 21%
Al 15% 26% 31%
N 30% 35% 35%
C 17% 10% 8%
Cl 3% 3% 3%
Ti:Al 1:0.43 1:1.1 1:1.48
비저항ρ(μΩ-cm) 589 3701 9161
상기의 표 1을 참조하면, TiAlN층의 조성에서 Ti에 비한 Al의 함량이 증가함에 따라 TiAlN층의 비저항이 증가함을 알 수 있다. 비저항(ρ)은 전기전도도의 역수에 비례하므로, 비저항이 증가하면 전기전도도는 감소하게 된다. 따라서 TiAlN층의 용도에 따라 적절한 전기전도도 및 저항값을 가지도록 적절히 형성할 수 있다.
도 3은 TiAlN층의 조성에서 TiN+AlN에 대한 AlN의 조성비가 증가함에 따른 TiAlN층의 비저항값의 변화를 나타내는 그래프이다.
도 3을 참조하면, TiAlN층의 조성에서 Al의 함량이 증가함에 따라 TiAlN층의 비저항이 증가함을 알 수 있다. 커패시터의 전극 또는 하부전극과 폴리실리콘층 사이의 장벽금속층으로 사용되는 경우 비저항값은 소자의 패턴 제작에 따라 달라질 수 있으나 보통 300∼10000μΩ-cm 정도가 적당하며, 이에 따라 TiAlN층에서의 Ti에 대한 Al의 함량은 10∼35% 정도가 바람직하다.
도 4는 본 발명에 따라 형성된 TiAlN막의 XRD 결과를 나타내는 그래프이고,도 5는 종래의 TiN막 및 본 발명에 의한 TiAlN막의 표면 SEM 사진들이다.
구체적으로, 도 4의 상측 그래프는 Ti가 풍부한 TiAlN막의 XRD 결과이며, 하측 그래프는 Al이 풍부한 TiAlN막의 XRD 결과이다. 도 4에 도시된 바와 같이 본 발명의 제1 태양에 의하여 형성된 TiAlN막은 미미하게 TiAlN 피크가 관찰되나 전체적으로 비정질상태 임을 알 수 있다. 그리고, 도 5에 도시된 바와 같이 본 발명의 TiAlN막은 TiN 막에 비하여 매우 평탄한 표면을 가진다.
도 6은 본 발명에 따른 TiAlN막의 내열성과 내산화성을 실험하기 위하여 산소분위기에서 열처리된 TiAlN막의 Rs변화를 나타낸 그래프이다.
도 6을 참조하면, 본 발명에 따른 TiAlN막의 내열성과 내산화성을 실험하기 위하여 산소분위기에서 열처리된 TiAlN막의 Rs변화이다. 0.1Torr의 산소분위기에서 600℃ 30분간 열처리된 250Å의 TiAlN막의 Rs는 아무 처리도 되지 않은 상태의 TiAlN막의 Rs와 비교하여 변하지 않는다. 따라서 우수한 내열성 및 내산화성을 가진다는 것을 알 수 있다. 이렇게 TiAlN막이 내열성 및 내산화성이 좋은 이유는 열처리시 TiAlN막 내의 Al이 표면으로 이동하여 TiAlN막 표면상에 산화막, 즉 Al2O3막을 형성하여 산소의 확산을 방지하기 때문이다.
상기한 바와 같이 TiAlN막은 내열성 및 내산화성이 높으며, 각각의 원자층을 증착하여 형성하므로 매우 콤팩트한 영역에서도 스텝커버리지가 우수하고, 각각의 원자층을 순서대로 흡착하여 형성하므로 CVD법에 비하여 조성비의 조절이 용이하며 조성의 재현성이 뛰어난 특성을 가진다.
이하에, 상기한 바와 같은 원자층 증착법을 이용하여 형성된 금속층을 장벽금속층으로 구비한 트렌치형 커패시터 및 그 제조방법, 상기 금속층을 상부전극으로 구비한 실린더형 커패시터 및 그 제조방법, 및 상기 금속층을 하부전극으로 구비한 트렌치형 커패시터 및 그 제조방법을 실시예 1 내지 3에서 상세히 설명한다.
실시예 1
본 실시예 1에서는 도 7a 내지 7d를 참조로 하여, 원자층 증착법을 이용하여 형성된 금속층을 장벽금속층으로 채용한 트렌치형 커패시터에 관하여 설명한다.
도 7a를 참조하면, 반도체 기판(104) 상에 실리콘 산화막(SiO2)으로 구성된 절연층(210)을 형성한다. 이어서, 상기 절연층(210)을 사진식각하여 콘택홀을 형성한다.
도 7b를 참조하면, 트렌치형 커패시터를 형성하기 위하여 상기 콘택홀의 내부는 필요에 따라, 예컨대 필요한 커패시턴스에 따라, 매립하지 않을 수도 있고 소정의 깊이까지 일부분 매립할 수도 있다. 일부분 매립시 콘택홀 내에 폴리실리콘을 매립한 다음 습식식각 또는 화학 기계적 연마와 결합된 습식식각을 수행하여 콘택홀의 하부에 소정의 높이까지만 폴리실리콘막(212)을 남긴다.
도 7c를 참조하면, 상기 폴리실리콘막(212)을 포함한 절연층(210) 상부에 내열성 및 내산화성이 향상된 장벽금속층(214)을 형성한다. 상기 장벽금속층(214)은 반응성 금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 도전층이다. 상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo, Nb 등이 사용되고, 상기 비정질 결합용 원소(B)는 Al, Si, B 등이 사용된다. 상기 비정질 결합용 원소는 상기 반응성금속과 질소의 결합을 방해하여 상기 금속층을 비정질로 형성하는 역할을 한다.
예를 들어, 상기 장벽 금속층은 반응성 금속(Ti), 질소(N), 및 비정질 결합용 원소(Al)의 각 소스가스들, TiCl4, TMA, NH3을 펄스형태로 공급하여 상기 폴리실리콘막(212) 상에 상기 소스가스들을 화학적으로 흡착시켜 복수의 원자층으로 구성된 TiAlN층을 구성한다. 이 TiAlN층은 각 소스가스들이 서로 교번되면서 공급되도록 순서가 결정되어 각 대응 원자층이 서로 교대로 배열되는 구성을 가진다. 상기 TiAlN층은 상술한 바와 같이 내열성 및 내산화성이 좋다. 그리고, 상기 각 소스가스의 주입회수를 적절히 조절하는 것에 의하여 상기 장벽금속층(214)을 구성하는 Ti, Al, 및 N의 각 조성비를 적절히 결정한다. 상기 각 조성비를 적절히 결정함에 의하여 필요한 전기전도도 및 저항을 적절히 결정할 수 있는 구성을 가진다.
조성의 조절의 예는 도 1a, 1b, 2a, 2b를 참조로 하여 상기에서 설명한 예들이 적용될 수 있고, 원자층의 증착시 증착조건도 동일하기 적용될 수 있다. 퍼지작업도, 도 1a 및 도 2a 에서 처럼 상기 소스가스의 주입 중에 퍼지가스를 온오프없이 연속적으로 계속 주입하여 퍼지작업을 수행할 수 있고, 도 1b 및 도 2b에서 처럼 상기 소스가스의 주입 펄스 사이에 퍼지가스에 의한 퍼지작업을 수행할 수 있다. 이 때 퍼지가스로는 Ar, N2, He, H2등의 가스가 사용된다.
상기 폴리실리콘막(212)을 포함한 절연층(210) 상부에 TiAlN층을 형성한 후, 상기 콘택홀 외부에 증착된 금속층 부분을 습식식각이나 화학 기계적 연마로 에치백하여 제거함으로써 콘택홀 내부에만 형성된 장벽금속층(214)을 완성한다. 본 발명의 원자층 증착법을 이용한 장벽금속층(214)은 종래와 다르게 두께를 두껍게 할 수 있으며 두께의 조절이 자유롭고, 조성의 조절이 정확하고 용이하다. 장벽금속층의 비저항값은 300∼10000 μΩ-cm 정도가 적당하며, 이에 따라 TiAlN층에서의 Ti에 대한 Al의 함량은 10∼35% 정도가 되도록 적절히 Al의 조성을 조절한다.
도 7d를 참조하면, 상기 결과물의 상부에 Cu, Al, W 등과 같은 금속으로 구성된 실린더형 하부전극(216)을 형성한다. 하부전극(216)이 Cu와 같이 확산이 쉬운 금속일 경우에는 상기한 바와 같은 장벽금속층(214)은 확산방지에 우수한 특성을 보인다.
다음, 유전율이 큰 탄탈륨산화막(Ta2O5) 또는 PZT((Pb,Zr)TiO3), BST((Ba,Sr)TiO3), STO(SrTiO3) 등과 같은 강유전체를 사용하여, 상기 트렌치형 하부전극층(216)을 덮는 유전막(218)을 형성하고, 그 상부에 상부전극(220)을 차례로 형성한다.
실시예 2
본 실시예 2에서는 도 8a 내지 도 8e를 참조로 하여, 원자층 증착법을 이용하여 형성된 금속층을 상부전극으로 채용한 실린더형 커패시터에 관하여 설명한다.
도 8a를 참조하면, 반도체기판(104) 상에 실리콘 산화막(SiO2)으로 구성된 절연층(210)을 형성한다. 이어서, 상기 절연층(210) 내에 사진식각공정을 이용하여 콘택홀을 형성한다.
도 8b를 참조하면, 상기 콘택홀(212)의 내부를 채우는 도전성 물질로 매립하여 플러그(212)를 형성한다. 예를 들면 도핑된 폴리실리콘으로 매립하여 폴리플러그를 형성할 수 있다.
도 8c를 참조하면, 상기 플러그(212)를 포함한 절연층 상부에 포토레지스트 패턴(미도시)을 이용하여 Al, W 등과 같은 금속으로 구성된 실린더형 하부전극(214)을 형성한다. 상기 실린더형 하부전극(214) 및 폴리플러그(212) 사이에는 후속하는 열처리 공정시 폴리 플러그의 산화를 방지하기 위하여 TiN, TaN 등을 이용하여 장벽금속층(216)을 형성한다. 그리고, 하부전극(214)이 Cu와 같이 확산이 쉬운 금속일 경우에는 삼원계 금속층, 예컨대 TiSiN, TaSiN, TiAlN 등으로 된 장벽금속층(114)은 확산방지에 우수한 특성을 보인다.
도 8d를 참조하면, 유전율이 큰 탄탈륨산화막(Ta2O5) 또는 PZT((Pb,Zr)TiO3), BST((Ba,Sr)TiO3), STO(SrTiO3) 등과 같은 강유전체를 사용하여, 상기 실린더형 하부전극(214)을 덮는 실린더형의 유전막(218)을 형성한다.
도 8e를 참조하면, 상기 유전막(218) 상부에 상부전극(220)을 형성한다. 상기 상부전극(220)은 반응성 금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 도전층이다. 상기 상부전극(220)의 각 원자층의 조성비는 각 원자층의 적층회수에 의하여 결정되고, 상기 각 원자층 중 비정질 결합용 원소에 의한 원자층의 적층회수의 비율에 따라 상부전극의 전기전도도 및 저항을 적절히 결정할 수 있다. 상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo, Nb를 포함한다. 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)는 Al, Si, B를 포함한다.
본 실시예에서는 상기 상부전극(220)을 TiAlN 층으로 형성한다. 상기 금속층이 TiAlN층인 경우, Ti 소스가스는 TiCl4, TDMAT(Tetrakis DeMethyl Amino Titanium), TDEAT(Tetrakis DeEthyl Amino Titanium) 중에서, Al 소스가스는 TMA(TriMethyl Aluminum), TEA(TriEthyl Aluminum), TIBA(Tri-I-Buthyl Aluminum), AlClx 중에서, 그리고 질소(N)의 소스가스로는 N2, NH3중에서 선택된 어느 하나를 사용할 수 있다.
구체적으로, 상기 상부전극(220)은 다음과 같은 방법에 의하여 형성된다.
원자층 증착챔버 내로의 상기 삼원계 질소화물의 각 소스가스의 공급시 각 소스가스들은 펄스형태로 서로 교번하면서 주입됨으로써 반도체 기판(104) 상의 고유전막(218) 상부에 각 원소층을 적층하여 형성한다.
상기 상부전극(220)으로서 TiAlN층을 구성하기 위하여 반응성 금속(Ti), 질소(N), 및 비정질 결합용 원소(Al)의 각 소스가스들, TiCl4, TMA, NH3을 펄스형태로공급하여 상기 고유전막(218) 상에 상기 소스가스들을 화학적으로 흡착시켜 복수의 원자층을 구성한다. 또한 상기 상부전극(220)은, 각 소스가스들이 서로 교번되면서 공급되도록 순서가 결정되어 각 대응 원자층이 서로 교대로 배열되는 구성을 가진다. 상기 각 소스가스의 주입회수를 적절히 조절하는 것에 의하여 상기 상부전극(220)을 구성하는 Ti, Al, 및 N의 각 조성비를 적절히 결정하고, 상기 각 조성비를 적절히 결정함에 의하여 필요한 전기전도도 및 저항을 적절히 결정할 수 있는 구성을 가진다.
조성의 조절의 예는 도 1a, 1b, 2a, 2b를 참조로 하여 상기에서 설명한 예들이 적용될 수 있고, 원자층의 증착시 증착조건도 동일하기 적용될 수 있다.
퍼지작업도, 도 1a 및 도 2a 에서 처럼 상기 소스가스의 주입 중에 퍼지가스를 온오프없이 연속적으로 계속 주입하여 퍼지작업을 수행할 수 있고, 도 1b 및 도 2b에서 처럼 상기 소스가스의 주입 펄스 사이에 퍼지가스에 의한 퍼지작업을 수행할 수 있다. 이 때 퍼지가스로는 Ar, N2, He, H2등의 가스가 사용된다.
본 실시예에서의 실린더형 커패시터의 경우에서와 같이 복잡한 구성의 상부전극을 증착할 때에도 상부전극의 스텝커버리지가 매우 우수하여 유전율이 높고 전기적 신뢰성이 우수한 커패시터를 제조할 수 있다.
상술한 바와 같이 본 실시예에서는 상부전극 형성시 각각의 원자층을 순서대로 흡착하여 형성하므로 CVD법에 비하여 조성비의 조절이 용이하며 조성의 재현성이 뛰어나다. 즉, 상부전극을 구성하는 각 소스가스들의 펄스 주입순서 및 회수를 조절하는 것만에 의하여 상부전극의 조성을 용이하게 조절할 수 있게 됨으로써, 상부전극의 전기전도도 및 저항을 필요에 따라 매우 용이하게 조절할 수 있다. 또한, 각 소스가스들의 펄스 주입순서 및 회수를 조절하는 것만에 의하여 조성을 조절할 수 있게 되므로, 조성의 재현성이 뛰어난 특성을 가진다.
실시예 3
본 실시예 3에서는 도 9a 내지 9e를 참조로 하여, 원자층 증착법을 이용하여 형성된 금속층으로 하부전극으로 채용한 트렌치형 커패시터에 관하여 설명한다.
도 9a를 참조하면, 반도체기판(104) 상에 실리콘 산화막(SiO2)으로 구성된 절연층(310)을 형성한다. 이어서, 상기 절연층(310) 내에 사진식각공정을 이용하여 콘택홀을 형성한다.
도 9b를 참조하면, 트렌치형 커패시터를 형성하기 위하여 상기 콘택홀의 내부는 필요에 따라, 예컨대 필요한 커패시턴스에 따라, 매립하지 않을 수도 있고 소정의 깊이까지 일부분 매립할 수도 있다. 일부분 매립시 콘택홀 내에 폴리실리콘을 매립한 다음 습식식각 또는 화학 기계적 연마와 결합된 습식식각을 수행하여 콘택홀의 하부에 소정의 높이까지만 폴리실리콘막(312)을 남긴다.
도 9c를 참조하면, 상기 폴리실리콘막(312)을 포함한 절연층 상부에 하부전극(314)을 형성한다. 상기 하부전극(314)은 실시예 1의 상부전극(220)과 유사한 방법으로 형성된다.
즉, 상기 하부전극(314)은, 반응성 금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 도전층이다. 상기 하부전극(312)의 각 원자층의 조성비는 각 원자층의 적층회수에 의하여 결정되고, 상기 각 원자층 중 비정질 결합용 원소에 의한 원자층의 적층회수의 비율에 따라 상부전극의 전기전도도 및 저항을 적절히 결정할 수 있다.
상기 반응성 금속(A) 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)를 구성하는 물질의 예도 실시예 2의 경우와 마찬가지이다.
본 실시예에서, 상기 하부전극(314)은 실시예 2의 상부전극(220)과 마찬가지로 TiAlN 층으로 형성하고, 소스가스도 Ti 소스가스는 TiCl4, TDMAT(Tetrakis DeMethyl Amino Titanium), TDEAT(Tetrakis DeEthyl Amino Titanium) 중에서, Al 소스가스는 TMA(TriMethyl Aluminum), TEA(TriEthyl Aluminum), TIBA(Tri-I-Buthyl Aluminum), AlClx 중에서, 그리고 질소(N)의 소스가스로는 N2, NH3중에서 선택된 어느 하나를 사용한다.
상기 하부전극(314)은 다음과 같은 방법에 의하여 형성된다. 하부전극(314)은 상기 실시예 2의 상부전극(220)의 형성방법과 유사하다.
상기 하부전극(314)으로서 TiAlN층을 구성하기 위하여 반응성 금속(Ti), 질소(N), 및 비정질 결합용 원소(Al)의 각 소스가스들, TiCl4, TMA, NH3을 펄스형태로 공급하여 상기 고유전막(218) 상에 상기 소스가스들을 화학적으로 흡착시켜 복수의 원자층을 구성한다.
또한 상기 하부전극(314)은, 각 소스가스들이 서로 교번되면서 공급되도록순서가 결정되어 각 대응 원자층이 서로 교대로 배열되는 구성을 가진다. 상기 각 소스가스의 주입회수를 적절히 조절하는 것에 의하여 상기 하부전극(314)을 구성하는 Ti, Al, 및 N의 각 조성비를 적절히 결정하고, 상기 각 조성비를 적절히 결정함에 의하여 필요한 전기전도도 및 저항을 적절히 결정할 수 있는 구성을 가진다.
조성의 조절의 예는 도 1a, 1b, 2a, 2b를 참조로 하여 상기에서 설명한 예들이 적용될 수 있고, 원자층의 증착시 증착조건도 동일하기 적용될 수 있다.
퍼지작업도, 도 1a 및 도 2a 에서 처럼 상기 소스가스의 주입 중에 퍼지가스를 온오프없이 연속적으로 계속 주입하여 퍼지작업을 수행할 수 있고, 도 1b 및 도 2b에서 처럼 상기 소스가스의 주입 펄스 사이에 퍼지가스에 의한 퍼지작업을 수행할 수 있다. 이 때 퍼지가스로는 Ar, N2, He, H2등의 가스가 사용된다.
상기한 바와 같이 소정의 회수의 원자층을 증착한 후, 포토레지스트 패턴 등과 같은 마스크를 이용하여 필요한 패턴의 하부전극(314)을 형성한다.
도 9d를 참조하면, 유전율이 큰 탄탈륨산화막(Ta2O5) 또는 PZT((Pb,Zr)TiO3), BST((Ba,Sr)TiO3), STO(SrTiO3) 등과 같은 강유전체를 사용하여, 상기 트렌치형 하부전극(314)을 덮는 트렌치형의 유전막(318)을 형성한다.
도 9e를 참조하면, 상기 고유전막(318) 상부에 상부전극(320)을 형성한다. 상기 상부전극(320)은 열처리 공정시 하부의 고유전막(318)에 의한 산화를 방지하기 위하여 TiN, TaN 등을 이용하여 장벽층의 역할을 하는 금속층(320a)을 형성하고, 그 상부에 폴리실리콘층(320b)을 형성한다.
선택적으로, 상기 상부전극(320)은, 상기 금속층(320a) 및 폴리실리콘층(320b)으로 형성하는 대신에, 반응성 금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)로 구성된 금속층, 예컨대 TiAlN층으로 형성할 수 있다. 이 때, 트렌치형의 고유전막(318)의 스텝커버리지를 우수하게 하기 위하여 상부전극(320) 형성시 상기 하부전극(314) 형성시와 마찬가지로 원자층 증착법을 이용하여 형성하는 것도 바람직하다.
상기한 바와 같이 하부전극(314)을 원자층 증착법에 의하여 형성된 TiAlN 층으로 구성하면, 상기 TiAlN층이 내열성 및 내산화성이 높으므로 장벽금속층으로서의 역할을 충분히 하므로 하부전극(314) 아래에 접하는 폴리실리콘층(312) 또는 실리콘 기판(104)과의 사이에 별도의 장벽층을 형성할 필요가 없으므로 공정이 단순화된다.
또한 하부전극(314) 형성시 각각의 원자층을 증착하여 형성하므로 매우 콤팩트한 영역에서도 스텝커버리지가 우수하다. 따라서, 본 실시예에서의 트렌치형 커패시터의 경우에서와 같이 종횡비가 높은 복잡한 구성의 하부전극을 증착할 때에도 하부전극의 스텝커버리지가 매우 우수하여 유전율이 높고 전기적 신뢰성이 우수한 커패시터를 제조할 수 있다.
또한, 하부전극 형성시 각각의 원자층을 순서대로 흡착하여 형성하므로 CVD법에 비하여 조성비의 조절이 용이하며 조성의 재현성이 뛰어나다. 즉, 상부전극을 구성하는 각 소스가스들의 펄스 주입순서 및 회수를 조절하는 것만에 의하여 상부전극의 조성을 용이하게 조절할 수 있게 됨으로써, 상부전극의 전기전도도 및 저항을 필요에 따라 매우 용이하게 조절할 수 있다. 또한, 각 소스가스들의 펄스 주입순서 및 회수를 조절하는 것만에 의하여 조성을 조절할 수 있게 되므로, 조성의 재현성이 뛰어난 특성을 가진다.
본 발명의 제2 태양에 따른 원자층 증착법을 이용한 금속층 형성방법
도 10은 본 발명의 제2 태양에 따른 원자층 증착법을 이용한 금속층 형성방법을 설명하기 위한 단면도이고, 도 11은 도 10의 내산화층 형성시 원자층 증착을 위한 소스가스들 및 퍼지가스의 주입방법의 예를 나타내는 그래프이다.
도 10을 참조하면, 본 발명의 제2 태양에 따른 원자층 증착법을 이용한 금속층은 다중 금속층(405)이다. 상기 다중 금속층(405)은 금속층(401)과 산소 확산 방지층(403)이 복수회 적층된 2층 구조로 구성된다. 상기 금속층(401)과 산소 확산 방지층(403)은 원자층 증착 장비를 이용하여 인시츄로 형성한다. 상기 산소 확산 방지층(403)은 전자의 흐름이 방해되지 않도록 얇은 두께, 예컨대 5-15Å의 두께로 형성한다.
구체적으로, 상기 금속층(401)은 제1 태양의 금속층 형성방법에서 설명한 바와 동일하게 형성된다. 다시 말하면, 상기 금속층(401)은 반응성 금속(A), 질소(N) 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 A-B-N 구조로 형성한다. 즉, 상기 금속층(401)은 반도체 기판(도시 안함) 상에 반응성 금속(A), 질소(N) 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질결합용 원소(B)의 각 소스가스를 펄스형태로 서로 교번되도록 순서를 정하여 공급하고, 조성비를 조절하게끔 상기 각 소스가스의 주입회수를 조절하면서 공급하여 상기 반도체 기판 상에 화학흡착시킴으로써 A-B-N 구조로 형성된다.
상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo, Nb 등이 사용되고, 상기 비정질 결합용 원소(B)는 Al, Si, B 등이 사용된다. 상기 금속층(401)의 형성시 공정 조건, 예컨대 증착 온도, 소스 가스 등은 제1 태양의 금속층 형성 방법과 동일하게 하게 조절한다. 본 태양에서는 상기 금속층(401)을 TiAlN층으로 형성한다.
다음에, 상기 금속층(401) 상에는 원자층 증착법을 이용하여 산소 확산 방지층(403)을 형성한다. 상기 산소 확산 방지층(403)은 외부로부터 확산하는 산소의 침투를 방지할 수 있다. 상기 산소 확산 방지층(403)은 상기 금속 원소, 예컨대 알루미늄 소스 및 산소 소스를 도 11과 같이 펄스 형태로 서로 교번되도록 공급하여 상기 금속층(401) 상에 산소 확산 방지층을 형성한다. 본 태양에서는 상기 산소 확산 방지층으로 알루미늄 산화막을 이용한다. 상기 알루미늄 산화막 형성시 알루미늄 소스 가스는 TMA(TriMethyl Aluminum), TEA(TriEthyl Aluminum), TIBA(Tri-I-Buthyl Aluminum) 또는 AlClx를 이용하며, 상기 산소 소스 가스로는 O2, N2O를 이용하고, 퍼지 가스로는 아르곤, 질소 또는 헬륨 가스를 이용한다.
이렇게 형성되는 다중 금속층(405)은 제1 태양에서 설명한 바와 같이 내열성 및 내산화성이 좋은 금속층(401) 내부(금속층과 금속층 사이)에 산소 확산 방지층(403)이 추가로 형성되어 내열성 및 내산화성을 더욱더 향상시킬 수 있다. 다시 말하면, 제1 태양에 의한 금속층은 표면에서 산화층이 형성되어 산소의 확산을 방지하나, 제2 태양에 의한 다중 금속층(405)은 표면 및 내부에 산소 확산 방지층(403)이 형성되어 산소의 확산을 확실하게 방지한다.
본 발명의 제3 태양에 따른 원자층 증착법을 이용한 금속층 형성방법
도 12 및 도 13은 본 발명의 제3 태양에 따른 원자층 증착법을 이용한 금속층 형성방법을 설명하기 위한 단면도이다.
먼저, 본 발명의 제3 태양에 따른 원자층 증착법을 이용한 금속층은 도 13에 도시된 바와 같이 다중 금속층(507)이다. 다만, 제3 태양에 따른 다중 금속층(507)은 제2 태양과 비교하여 금속층(501), 산소 확산 방지층(503) 및 물질층(505)의 3층 구조가 복수회 적층되어 있고, 산소 확산 방지층(503)을 후술하는 바와 같이 열처리에 의하여 자연적으로 형성한다.
다음에, 본 발명의 제3 태양에 따른 원자층 증착법을 이용한 금속층 형성방법을 설명한다.
도 12를 참조하면, 기판(도시 안함) 상에 금속층(501)을 형성한다. 상기 금속층(501)은 제1 태양의 금속층 형성방법에서 설명한 바와 동일하게 형성된다. 다시 말하면, 상기 금속층(501)은 반응성 금속(A), 질소(N) 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 A-B-N 구조로 형성한다. 상기 반응성 금속(A)은 제1 태양과 동일하게 Ti, Ta, W, Zr, Hf, Mo, Nb 등이 사용되고, 상기 비정질 결합용 원소(B)는 Al, Si, B 등이 사용된다. 상기 금속층(501)의 형성시 공정 조건, 예컨대 증착 온도, 소스 가스 등은 제1 태양 및 제2 태양의 금속층 형성 방법과 동일하게 하게 조절한다. 본 태양에서는 상기 금속층(501)을 TiAlN층으로 형성한다.
다음에, 상기 금속층(501) 상에 산소가 포함된 물질층(505)을 형성한다. 상기 물질층(505)은 원자층 증착법을 이용하여 형성하는데, 본 태양에서는 TiON막으로 형성한다. 즉, 원자층 증착 챔버에 타이타늄, 산소 및 질소의 각 소스가스를 펄스형태로 서로 교번되도록 순서를 정하여 공급함으로써 상기 TiON막을 형성한다.
도 13을 참조하면, 상기 금속층(501) 및 물질층(505)이 형성된 반도체 기판을 열처리하여 상기 금속층(501)과 물질층(505) 사이에 산소 확산 방지층(503)을 형성한다. 상기 산소 확산 방지층(503)은 상기 금속층(501)의 금속 물질과 물질층(505)의 산소가 반응하여 형성된다. 예컨대, 상기 금속층(501)을 TiAlN막으로 형성하고 상기 물질층(505)을 TiON막으로 형성할 경우, 상기 금속층(501)의 알루미늄이 표면으로 이동하여 상기 물질층(505)의 산소와 반응하여 알루미늄 산화막으로 산소 확산 방지층(503)이 형성된다. 결과적으로, 제3 태양에 따른 다중 금속층(507)은 금속층(501), 산소 확산 방지층(503) 및 물질층(507)의 3층 구조가 복수회 적층된다.
이렇게 형성되는 다중 금속층은 제1 태양에서 설명한 바와 같이 내열성 및 내산화성이 좋은 금속층(501) 내(금속층과 금속층 사이)에 산소 확산 방지층(503)이 추가로 형성되어 내열성 및 내산화성을 더욱더 향상시킬 수 있다.
이하에, 본 발명의 제2 및 제3 태양에 따라 원자층 증착법을 이용하여 형성된 금속층을 장벽금속층으로 구비한 반도체 소자의 제조방법을 도 14 및 도 15를 이용하여 상세히 설명한다.
도 14를 참조하면, 반도체 기판(601) 상에 실리콘 산화막(SiO2)으로 구성된절연층(603)을 형성한다. 이어서, 상기 절연층(603) 내에 사진식각공정을 이용하여 콘택홀을 형성한다. 계속하여, 상기 콘택홀의 내부의 일정 높이까지 폴리실리콘막으로 도전성 물질막인 플러그(605)를 형성한다. 상기 플러그(605)는 폴리실리콘을 매립한 다음 습식식각 또는 화학 기계적 연마와 결합된 습식식각을 수행하여 콘택홀의 하부에 소정의 높이까지만 폴리실리콘막을 남김으로써 형성할 수 있다.
도 15를 참조하면, 상기 플러그(605)가 형성된 반도체 기판(601)의 전면에 금속층을 형성한 후 에치백 또는 화학기계적연마하여 상기 콘택홀을 메우는 장벽 금속층(607)을 형성한다. 상기 장벽 금속층(607)은 본 발명의 제2 태양 및 제3 태양에 의한 금속층 형성 방법으로 형성한다. 즉, 상기 장벽 금속층(607)은 원자층 증착법을 이용하여 반응성 금속(A)-비정질 결합용 원소(B)- 질소(N) 구조의 금속층과 5∼15Å 두께의 산소 확산 방지층이 복수회, 예컨대 3-10회 적층된 2층 구조의 다중 금속층으로 형성하거나, A-B-N 구조의 금속층, 산소 확산 방지층 및 물질층의 3층 구조가 복수회, 예컨대 3-10회 적층된 다중 금속층으로 형성한다.
상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo, Nb 등이 사용되고, 상기 비정질 결합용 원소(B)는 Al, Si, B 등이 사용된다. 본 실시예에서는 상기 금속층을 TiAlN층으로 형성하여, 50∼500Å의 두께로 형성한다. 이렇게 장벽 금속층(607)을 다중 금속층으로 형성할 경우, 후속하는 열처리 공정시 플러그의 산화를 더욱 확실하게 방지할 수 있다.
다음에, 상기 장벽 금속층(607)이 형성된 반도체 기판(601) 상에 하부 전극(609)을 형성한다. 상기 하부 전극(609)은 백금(Pt), 루테늄(Ru), 이리듐(Ir)이나, 산화 루테늄(RuO2), 산화 이리듐(IrO2)을 이용하여 형성한다. 상기 하부 전극(609) 상에 유전율이 큰 탄탈륨산화막(Ta2O5) 또는 PZT((Pb,Zr)TiO3), BST((Ba,Sr)TiO3), STO(SrTiO3) 등과 같은 강유전체를 사용하여 유전막(611)을 형성한다. 계속하여, 상기 유전막(611) 상부에 상부전극(613)을 형성한다. 상기 상부 전극(613)은 상기 하부 전극(609)과 동일한 물질로 형성할 수도 있다.
상술한 바와 같이 본 발명의 원자층 증착법을 이용하여 형성되는 금속층 또는 다중 금속층은 내열성 및 내산화성이 높으며, 각각의 원자층을 증착하여 형성하므로 매우 콤팩트한 영역에서도 스텝커버리지가 우수하고, 각각의 원자층을 순서대로 흡착하여 형성하므로 CVD법에 비하여 조성비의 조절이 용이하며 조성의 재현성이 뛰어난 특성을 가진다.
또한, 본 발명의 원자층 증착법을 이용하여 형성되는 금속층 또는 다중 금속층은 소스가스의 주입회수를 적절히 결정하는 것만에 의하여 조성비를 원하는 상태로 적절히 조정할 수 있게 된다. 이에 따라, 금속층 또는 다중 금속층의 저항 및 전기 전도도를 매우 용이하게 조절할 수 있다.
또한, 본 발명의 원자층 증착법을 이용하여 형성되는 금속층 또는 다중 금속층을 반도체 소자의 장벽 금속층, 하부 전극 또는 상부 전극에 채용할 수 있다. 특히, 본 발명의 금속층 또는 다중 금속층을 장벽 금속층으로 채용할 경우 상술한 효과 외에 폴리실리콘 플러그의 산화를 방지할 수 있고, 하부 전극으로 채용할 경우는 하부 전극과 기판이 접하는 면에 별도의 장벽 금속층을 형성할 필요가 없어 제조공정이 단순해진다. 그리고, 본 발명의 금속층 또는 다중 금속층을 장벽 금속층으로 채용할 경우 상부전극의 조성을 용이하게 조절할 수 있고 이에 따라 전기전도도 및 저항을 용이하게 조절할 수 있다.

Claims (36)

  1. 반도체 기판 상에 반응성 금속(A), 질소(N), 및 상기 반응성 금속과 질소의 결정화를 방지하기 위한 알루미늄(B)의 각 소스가스들을 펄스 형태로 주입하여 상기 반도체 기판 상에 상기 소스가스들을 화학흡착시킴으로써 복수의 원자층들이 적층된 A-B-N 구조의 금속층 형성방법에 있어서,
    상기 각 소스가스들을 서로 교번되도록 순서를 정하여 주입함으로써 각 원자층이 서로 교대로 배열되도록 하고, 상기 각 소스가스의 주입회수를 조절하여 상기 금속층의 조성비를 결정함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  2. 제1항에 있어서, 상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo 및 Nb로 이루어진 일군에서 선택된 어느 하나인 것을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  3. 제1항에 있어서, 상기 알루미늄의 소스 가스의 주입회수를 조절함으로써 상기 금속층의 전기전도도 및 저항을 결정함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  4. 제1항에 있어서, 상기 금속층이 TiAlN층인 경우, 상기 TiAlN층에서의 Ti에 대한 Al의 함량은 10∼35 %로 함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  5. 제1항에 있어서, 상기 반응성 금속(A)이 Ti인 경우, Ti의 소스가스는 TiCl4, TDMAT(Tetrakis DeMethyl Amino Titanium) 및 TDEAT(Tetrakis DeEthyl Amino Titanium)으로 이루어진 일군에서 선택된 어느 하나를 사용함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  6. 제1항에 있어서, 상기 알루미늄(Al)의 소스가스는 TMA(TriMethyl Aluminum), TEA(TriEthyl Aluminum), TIBA(Tri-I-Buthyl Aluminum) 및 AlClx으로 이루어진 일군에서 선택된 어느 하나를 사용함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  7. 제1항에 있어서, 상기 질소(N)의 소스가스로는 N2또는 NH3를 사용함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  8. 제1항에 있어서, 상기 소스가스를 퍼지하기 위한 퍼지가스는 상기 금속층 형성시 처음부터 끝까지 연속적으로 주입됨을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  9. 제1항에 있어서, 상기 소스가스를 퍼지하기 위한 퍼지가스는 상기 금속층 형성시 각 소스가스가 주입되지 않는 시간에 주입되도록 펄스형으로 주입됨을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  10. 반도체기판 상에 콘택홀을 구비한 절연막; 상기 콘택홀의 저면 상에 형성된 도전성 물질막; 및 상기 콘택홀 내부의 도전성 물질막 상부에 형성된 하부전극, 상기 하부전극 상에 형성된 고유전막 및 상기 고유전막 상부에 형성된 상부전극을 포함하는 커패시터를 구비한 반도체 소자에 있어서,
    상기 콘택홀 내부의 도전성 물질막과 상기 하부전극 사이에, 반응성 금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 알루미늄(B)이 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 원자층들로 구성된 A-B-N 구조의 장벽금속층을 구비하며, 상기 장벽금속층의 각 원자층의 조성비는 각 원자층의 적층회수에 의하여 결정됨을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 상기 반응성금속은 Ti, Ta, W, Zr, Hf, Mo 및 Nb로 이루어진 일군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서, 상기 알루미늄에 의한 원자층의 적층회수의 비율에 따라 상기 장벽금속층의 전기전도도 및 저항을 결정함을 특징으로 하는 반도체 소자.
  13. 제10항에 있어서, 상기 장벽금속층이 TiAlN인 경우 알루미늄(Al)의 조성비가 커질수록 장벽금속층의 비저항이 커짐을 특징으로 하는 반도체 소자.
  14. 제10항에 있어서, 상기 장벽금속층이 TiAlN인 경우 반응성금속에 대한 Al의 함량은 10∼35 % 임을 특징으로 하는 반도체 소자.
  15. 반도체기판 상의 물질층 상에 형성된 하부전극, 상기 하부전극 상에 형성된 고유전막 및 상기 고유전막 상부에 형성된 상부전극을 구비한 커패시터를 포함하는 반도체 소자에 있어서,
    상기 하부 전극은 A-B-N 구조의 질소화합물을 구성하는 반응성 금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 원자층들로 구성되며, 상기 하부전극의 각 원자층의 조성비는 각 원자층의 적층회수에 의하여 결정됨을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서, 상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo 및 Nb로 이루어진 일군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자.
  17. 제15항에 있어서, 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)는 Si 또는 B인 것을 특징으로 하는 반도체 소자.
  18. 제15항에 있어서, 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)는 Al인 것을 특징으로 하는 반도체 소자.
  19. 제15항에 있어서, 상기 상부 전극은 A-B-N 구조의 질소화합물을 구성하는 반응성 금속(A), 질소(N), 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층된 상태로 배열된 원자층들로 구성되며, 상기 상부전극의 각 원자층의 조성비는 각 원자층의 적층회수에 의하여 결정됨을 특징으로 하는 반도체 소자.
  20. 제15항에 있어서, 상기 비정질 결합용 원소에 의한 원자층의 적층회수의 비율에 따라 상기 하부 전극의 전기전도도 및 저항을 결정함을 특징으로 하는 반도체 소자.
  21. 반도체 기판 상에 A-B-N 구조의 질소화합물을 구성하는 반응성 금속(A), 질소(N) 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질결합용 원소(B)의 각 소스가스를 펄스형태로 서로 교번되도록 순서를 정하여 공급하고, 조성비를 조절하게끔 상기 각 소스가스의 주입회수를 조절하면서 공급하여 상기 반도체 기판 상에 화학흡착시킴으로써 A-B-N 구조의 금속층을 형성하는 단계; 및
    상기 금속층 상에 산소 확산 방지층을 형성하여 상기 금속층과 산소 확산 방지층이 각각 복수회 증착된 다중 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  22. 제21항에 있어서, 상기 산소 확산 방지층은 상기 금속층이 형성된 반도체 기판 상에 금속 원소 및 산소의 소스 가스를 펄스 형태로 서로 교번되도록 공급하여 형성하는 것을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  23. 제21항에 있어서, 상기 산소 확산 방지층은 상기 금속층 상에 원자층 증착법으로 산소가 포함된 물질층을 형성하는 단계와, 상기 금속층 및 물질층이 형성된 반도체 기판을 열처리하는 단계를 포함하여 얻어지는 것을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  24. 제21항에 있어서, 상기 반응성 금속(A)은 Ti, Ta, W, Zr, Hf, Mo 및 Nb로 이루어진 일군에서 선택된 어느 하나인 것을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  25. 제21항에 있어서, 상기 반응성 금속과 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)는 Al, Si 및 B로 이루어진 일군에서 선택된 어느 하나인 것을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  26. 제21항에 있어서, 상기 비정질 결합용 원소의 소스 가스의 주입회수를 조절함으로써 상기 금속층의 전기전도도 및 저항을 결정함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  27. 제21항에 있어서, 상기 반응성 금속(A)이 Ti인 경우, Ti의 소스가스는 TiCl4, TDMAT(Tetrakis DeMethyl Amino Titanium) 및 TDEAT(Tetrakis DeEthyl Amino Titanium)으로 이루어진 일군에서 선택된 어느 하나를 사용함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  28. 제21항에 있어서, 상기 반응성 금속과 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)가 Al인 경우, 상기 Al의 소스가스는 TMA(TriMethyl Aluminum), TEA(TriEthyl Aluminum), TIBA(Tri-I-Buthyl Aluminum) 및 AlClx으로 이루어진 일군에서 선택된 어느 하나를 사용함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  29. 제21항에 있어서, 상기 질소(N)의 소스가스로는 N2또는 NH3을 사용함을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  30. 제21항에 있어서, 상기 산소 확산 방지층은 알루미늄 산화막으로 형성하는 것을 특징으로 하는 원자층 증착법을 이용한 금속층 형성방법.
  31. 반도체기판 상에 콘택홀을 구비한 절연막; 상기 콘택홀의 저면 상에 형성된 도전성 물질막; 및 상기 콘택홀 내부의 도전성 물질막 상부에 형성된 하부전극, 상기 하부전극 상에 형성된 고유전막 및 상기 고유전막 상부에 형성된 상부전극을 포함하는 커패시터를 구비한 반도체 소자에 있어서,
    상기 콘택홀 내부의 도전성 물질막과 상기 하부전극 사이에, 반응성 금속(A), 질소(N) 및 상기 반응성 금속 및 질소의 결정화를 방지하기 위한 비정질결합용 원소(B)가 원자층 증착법에 의하여 서로 교대로 적층되고 적층 회수에 의하여 조성비가 결정되는 A-B-N 구조의 금속층과, 상기 금속층 상에 산소 확산 방지층이 형성되어 상기 금속층과 산소 확산 방지층이 각각 복수회 적층된 장벽 금속층이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  32. 제31항에 있어서, 상기 산소 확산 방지층 상에 산소가 포함된 물질층이 더 형성되어 있는 것을 특징으로 하는 특징으로 하는 반도체 소자.
  33. 제31항에 있어서, 상기 반응성금속은 Ti, Ta, W, Zr, Hf, Mo 및 Nb로 이루어진 일군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자.
  34. 제31항에 있어서, 상기 반응성 금속과 질소의 결정화를 방지하기 위한 비정질 결합용 원소(B)는 Al, Si 및 B로 이루어진 일군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자.
  35. 제31항에 있어서, 상기 비정질 결합용 원소에 의한 원자층의 적층회수의 비율에 따라 상기 장벽 금속층의 전기전도도 및 저항을 결정함을 특징으로 하는 반도체 소자.
  36. 제31항에 있어서, 상기 산소 확산 방지층은 알루미늄 산화막인 것을 특징으로 하는 반도체 소자.
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