KR102066719B1 - 접합된 구조체를 형성하기 위한 적층된 다이 및 방법 - Google Patents

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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

다양한 실시예에서, 접합된 구조체를 형성하기 위한 방법이 개시된다. 방법은 제1 집적 디바이스 다이를 캐리어에 실장하는 단계를 포함할 수 있다. 실장 후에, 제1 집적 디바이스 다이가 박화될 수 있다. 방법은 제1 층을 제1 집적 디바이스 다이의 노출된 표면 상에 제공하는 단계를 포함할 수 있다. 제1 층의 적어도 일부분이 제거될 수 있다. 제2 집적 디바이스 다이가 개재하는 접착제 없이 제1 집적 디바이스 다이에 직접 접합될 수 있다.

Description

접합된 구조체를 형성하기 위한 적층된 다이 및 방법
본 분야는 보호 재료(protective material)를 가진 접합된 구조체(bonded structure) 및 보호 재료를 가진 접합된 구조체를 형성하기 위한 방법에 관한 것이다.
다양한 패키징 배열(packaging arrangement)에서, 예컨대 저-프로파일 패키지(low-profile package) 내에서의 다수의 집적 디바이스 다이(integrated device die)의 사용을 가능하게 하기 위해, 박화된(thinned) 집적 디바이스 다이를 제공하는 것이 유리할 수 있다. 예를 들어, 3차원(3D) 집적 기술은 흔히 2개 이상의 집적 디바이스 다이가 서로 겹쳐 적층되고(stacked) 전기적으로 접속되는 패키지를 이용한다. 다이 박화 및/또는 3D 집적을 위한 통상적인 방법은 제한된 제품 수율을 가질 수 있는데, 왜냐하면 조립 중에 다이에 부여되는 응력이 스택(stack) 내의 다이를 손상시킬 수 있기 때문이다. 또한, 상이한 두께를 갖는 그리고 상이한 타입의 기판(substrate) 및/또는 웨이퍼(wafer)로부터 유래할 수 있는 다이를 적층하는 것이 어려울 수 있다. 따라서, 집적 디바이스 다이를 적층하기 위한 개선된 시스템 및 방법에 대한 지속적인 필요성이 여전히 남아 있다.
이들 태양 및 다른 태양이 본 발명을 제한하는 것이 아니라 예시하도록 의도되는 첨부 도면 및 바람직한 실시예의 하기의 설명으로부터 명백할 것이다.
도 1a 내지 도 1f는 일 실시예에 따른, 보호 재료를 가진 접합된 구조체를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도.
도 2a 내지 도 2k는 다른 실시예에 따른, 전기 상호접속부(electrical interconnect)가 박화 후에 형성되는, 보호 재료를 가진 접합된 구조체를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도.
도 3a 내지 도 3o는 다른 실시예에 따른, 처리 중의 보호 재료가 얇은 보호 라이너(protective liner) 및 충전제(filler) 재료를 포함하는 접합된 구조체를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도.
도 4a 내지 도 4k는 또 다른 실시예에 따른, 보호 재료가 충전제 재료 위의 추가의 보호 층을 포함하는 접합된 구조체를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도.
도 5a 내지 도 5i는 다른 실시예에 따른, 다수의 층이 제조 중에 보호 재료로서 제공되는 접합된 구조체를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도.
도 6a 내지 도 6e는 상이한 초기 두께를 갖는 다수의 다이를 가진 접합된 구조체를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도.
도 7a는 일 실시예에 따른, 접합된 구조체를 형성하기 위한 방법을 예시한 순서도.
도 7b는 다른 실시예에 따른, 접합된 구조체를 형성하기 위한 방법을 예시한 순서도.
도 8은 다양한 실시예에 따른, 하나 이상의 접합된 구조체를 통합한 시스템의 개략도.
본 명세서에 개시된 다양한 실시예는 개별화된(singulated) 집적 디바이스 다이가 패키징 구조체(예컨대, 패키지 기판, 웨이퍼, 다른 집적 디바이스 다이 등)에 실장될 수 있게 그리고 실장 후에 박화될 수 있게 한다. 개별화된 집적 디바이스 다이의 박화는 예컨대 (규소-관통 비아(through-silicon via) 또는 TSV와 같은) 상호접속부의 노출 또는 형성을 포함하는, 패키지 조립의 다양한 양태에 도움을 줄 수 있다. 그러나, 폴리싱(polishing) 또는 연삭(grinding)에 의한 다이의 박화는 다이 내에 응력을 유도할 수 있으며, 이는 다이의 에지(edge)를 손상 또는 파손시킬 수 있다. 일부 실시예에서, 박화 중에 그리고 일부 배열에서 후속 처리 단계 중에 다이를 보호하기 위해 보호 재료(이는 하나 이상의 보호 층을 포함할 수 있음)가 집적 디바이스 다이 위에 그리고/또는 주위에 적용될 수 있다.
또한, 본 명세서에 개시된 다양한 실시예는 수율이 개선되고 다이에 부여되는 응력 및 손상이 감소되는 집적 디바이스 다이의 효율적인 적층을 용이하게 한다. 집적 디바이스 패키지 및 보다 큰 전자 시스템은 상이한 타입의 집적 디바이스 다이, 예컨대 상이한 기능성을 갖는 다이, 상이한 재료 세트로 형성되는 다이, 및/또는 상이한 두께를 갖는 다이를 통합할 수 있다. 그러한 다양한 집적 디바이스 다이를 패키지 내에 통합시키는 것, 및/또는 상이한 타입의 다이를 적층된 관계로 배열하는 것이 어려울 수 있다. 예를 들어, 상이한 재료로 형성되거나 코팅되는 2개의 다이를 접합시키는 것이 어려울 수 있다. 이러한 재료 부정합은 적층된 다이에 대한 열 및/또는 화학 결합 문제를 도입할 수 있다. 또한, 상이한 두께를 가진 다이의 적층은 전체 패키지 높이를 불필요하게 증가시킬 수 있고/있거나 정렬 문제를 수반할 수 있다. 유리하게는, 본 명세서에 개시된 실시예는 또한 임의적인 초기 두께를 갖는 집적 디바이스 다이의 적층을 가능하게 한다.
따라서, 다양한 실시예에서, 제1 집적 디바이스 다이가 기판(예컨대, 웨이퍼, 인쇄 회로 보드(printed circuit board), 편평 패널(flat panel), 유리 표면, 유전체 층(dielectric layer)을 포함하는 표면, 전도성 층 또는 섹션(section)을 포함하는 표면 등)과 같은 캐리어(carrier)에 실장될 수 있다. 제1 다이를 캐리어에 실장한 후에, 제1 집적 디바이스 다이가 박화될 수 있다. 유리하게는, 제1 집적 디바이스 다이 및 후속 다이는 캐리어 상에서 원하는 두께로 박화될 수 있다. 다양한 실시예에서, 박화된 다이(들)는 초박형(ultra-thin)으로 제조될 수 있으며, 이는 전체 패키지 높이를 감소시키고 특정 다이 스택 내에서의 다수의 다이의 사용을 가능하게 할 수 있다. 박화는 또한 규소 관통 비아(TSV)와 같은, 이전에 형성된 상호접속부의 노출, 또는 박화 후 상호접속부의 형성을 용이하게 할 수 있다. 일부 배열에서, 다수의 다이가 캐리어 상에 서로 인접하게 실장될 수 있고, 연삭 공정, 폴리싱 공정, 에칭(etching) 공정, 또는 임의의 다른 적합한 공정을 사용하여 박화될 수 있다. 일부 배열에서, 예를 들어, 다수의 인접한 다이가 연삭에 의해 박화 및/또는 평탄화될(planarized) 때, 다이의 에지는 다이의 에지가 파손, 균열, 또는 달리 손상되게 할 수 있는 응력을 받을 수 있다. 다이 에지 손실의 발생률(incidence)을 감소시키기 위해, 다이 에지로부터의 추가의 재료가 저 응력 제거 방법, 예컨대 습식 에칭 또는 건식 에칭 또는 이들의 조합에 의해 제거될 수 있다.
일부 실시예에서, 제1 집적 디바이스 다이(및 인접한 디바이스 다이)는 에칭 공정으로 박화될 수 있다. 박화는 적층된 다이를 전기적으로 접속시키는 데 유용한 상호접속부(예컨대, 규소 관통 비아, 트레이스(trace), 접촉 패드(contact pad) 등)를 노출시킬 수 있거나, 그러한 상호접속부의 형성을 용이하게 할 수 있다. 캐리어 상에 배치된 제1 다이는 연삭 또는 폴리싱 작업 중에 다이(다이 에지를 포함함)를 보호하는 역할을 하는 제1 보호 층을 포함하는, 보호 재료로 코팅될 수 있다. 일부 실시예에서, 제2 층이 제1 층 위에 제공되어 제1 층 내의 측방향 갭(gap)을 충전할 수 있다. 제2 층 및 제1 층의 적어도 일부분이 제거될 수 있다. 제2 층 및 제1 층의 부분들의 제거는 제1 집적 디바이스 다이를 통해 형성된 하나 이상의 전기 상호접속부를 노출시킬 수 있다. 제2 집적 디바이스 다이가 제1 집적 디바이스 다이 상에 적층될 수 있다. 일부 실시예에서, 제2 다이의 비-전도성 영역이 개재하는 접착제 없이 제1 다이의 대응하는 비-전도성 영역에 직접 접합된다. 일부 실시예에서, 제2 다이의 비-전도성 영역 및 전기 상호접속부 둘 모두가 개재하는 접착제 없이 제1 다이의 각각의 대응하는 비-전도성 영역 및 상호접속부에 직접 접합된다.
도 1a 내지 도 1f는 일 실시예에 따른, 접합된 구조체(1)를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도이다. 도 1a에서, 하나 이상의 제1 집적 디바이스 다이(3)(이는 제1 다이(3a, 3b)를 포함할 수 있음)가 기판(2)을 포함하는 캐리어에 실장될 수 있다. 기판(2)은 임의의 적합한 타입의 기판 또는 인터포저(interposer)를 포함할 수 있다. 예를 들어, 일부 실시예에서, 기판(2)은 규소 기판(예컨대, 웨이퍼의 일부 또는 전부), 유리 기판, 또는 절연체 상 규소(silicon on insulator, SOI) 기판을 포함할 수 있다. 기판(2)을 위한 규소, 유리, 또는 다른 반도체 재료의 사용은 유리하게는 제1 다이(3a, 3b)가 기판(2)에 직접 접합될 수 있도록 기판(2)의 상부 표면(8)이 매우 낮은 표면 조도(roughness)로 폴리싱될 수 있게 할 수 있다. 그러한 규소 기판(2)은 예를 들어 인터포저의 형태를 취할 수 있다. 그러나, 다른 실시예에서, 기판(2)은 인쇄 회로 보드(PCB), 세라믹 기판, 중합체 기판, 또는 임의의 다른 적합한 기판을 포함할 수 있고, 기판과 디바이스 다이(들) 사이에 접착제 층을 가질 수 있거나 그렇지 않을 수 있다. 도 1a 내지 도 1f에 도시된 캐리어가 기판을 포함하지만, 다른 실시예에서, 다이(3)가 실장되는 캐리어는 하나 이상의 디바이스 다이, 광학 디바이스, 또는 임의의 적합한 능동형 또는 수동형 디바이스를 포함할 수 있다.
제1 집적 디바이스 다이(들)(3)는 임의의 적합한 타입의 디바이스 다이를 포함할 수 있다. 예를 들어, 제1 다이(들)(3a, 3b) 각각은 프로세서 다이, 메모리 다이, 미세전자기계 시스템(microelectromechanical system, MEMS) 다이, 수동형 구성요소, 광학 디바이스, 또는 임의의 다른 적합한 타입의 디바이스 다이를 포함할 수 있다. 회로(예컨대, 트랜지스터(transistors)와 같은 능동형 구성요소)가 다양한 실시예에서 다이(들)(3a, 3b)의 활성 표면(active surface)(6)에 또는 그 부근에 패턴화될 수 있다. 활성 표면(6)은 다이(3a, 3b)의 각각의 후면(backside)(18) 반대편에 있는 다이(3a, 3b)의 면 상에 있을 수 있다. 후면(18)은 임의의 능동형 회로 또는 수동형 디바이스를 포함할 수 있거나 그렇지 않을 수 있다. 제1 다이(3a, 3b)는 동일한 타입의 집적 디바이스 다이 또는 상이한 타입의 디바이스 다이일 수 있다. 도 1a에 도시된 바와 같이, 다이(3a)는 다이(3b)로부터 기판(2)의 표면을 따라 갭(7)만큼 측방향으로 이격될 수 있다. 일 실시예에서, 인접한 다이들 사이의 간격(7)은 상기 다이(3a 또는 3b)의 두께와 유사하다. 다른 실시예에서, 인접한 다이들 사이의 간격(7)은 다이(3a 또는 3b)의 두께의 10배 미만, 예컨대 바람직하게는 다이(3a 또는 3b)의 두께의 5배 미만이다. 다른 실시예에서, 인접한 다이들 사이의 갭(7)은 다이의 측방향 치수 중 하나보다 작을 수 있다. 단지 2개의 다이(3a, 3b)만이 도 1a에 도시되지만, 2개보다 많거나 적은 다이(3a, 3b)가 기판(2)에 실장될 수 있는 것이 인식되어야 한다. 또한, 일부 실시예에서, 다이(3a, 3b)는 다이(3a, 3b)를 기판(2)에 실장하기 전에 적절한 전기 기능성에 대해 시험될 수 있다. 일부 실시예에서, 단지 양품 판정 다이(known good die, KGD)만이 기판(2)에 실장하기 위해 선택될 수 있다. 다른 실시예에서, 다이는 기판(2)에 실장된 후에 전기 기능성에 대해 시험될 수 있다. 도 1a의 다이(3a, 3b)는 다양한 능동형(및/또는 수동형) 구성요소를 갖는 집적 디바이스 다이를 포함한다. 다른 실시예에서, 하나 이상의 별개의 수동형 디바이스가 집적 디바이스 다이의 일부로서 형성되지 않고서 기판에 실장될 수 있다.
전도성 요소가 다른 디바이스에 대한 전기 접속 및/또는 기판(2) 내의 다른 구성요소로의 라우팅(routing)을 제공하기 위해 기판(2)의 상부 표면(8) 상의 하나 이상의 층 내에 제공될 수 있다. 일부 실시예에서, 하나 이상의 층은 도 1a에 도시된 바와 같이, 라우팅 층(34) 및 버퍼 층(buffer layer)(5)을 포함할 수 있다. 라우팅 층(34)은 재배선 층(redistribution layer, RDL) 또는 백 엔드 오브 라인(back end of line, BEOL) 층을 포함할 수 있다. 예를 들어, 다양한 실시예에서, 라우팅 층(34)은 구리, 금, 알루미늄, 인듐, 갈륨, 주석, 니켈, 그들 각각의 합금 또는 임의의 다른 적합한 전도성 재료를 포함할 수 있다. 라우팅 층(34)은 다양한 전기 회로들 사이에서, 그리고/또는 기판(2)이 접속되는 보다 큰 전자 시스템과 회로 요소 사이에서 기판(2)을 가로질러 전기 신호를 지향시키도록 패턴화될 수 있다. 예를 들어, 일부 실시예에서, 라우팅 층(34)은 매립되고 패턴화된 금속성 트레이스를 가진 BEOL 유전체 층을 포함할 수 있다. 층(34)은 다양한 실시예에서 하나의 층 또는 다수의 층을 포함할 수 있다. 버퍼 층(5)은 기판(2)과 제1 디바이스 다이(3a, 3b) 사이에서 라우팅 층(34) 위에 제공될 수 있다. 버퍼 층(5)은 중합체 층(예컨대, 폴리이미드 또는 산화물)과 같은 비-전도성 층을 포함할 수 있다. 다양한 실시예에서, 버퍼 층(5)은 단일 층 또는 다수의 층을 포함할 수 있다. 버퍼 층(5)은 기계적 및/또는 열적 부정합을 처리하기 위해 다이(3a, 3b)와 기판(2) 사이에 완충물을 제공하도록 비교적 유연성일 수 있다. 버퍼 층(5)은 1 마이크로미터 내지 10 마이크로미터 범위 내의, 또는 3 마이크로미터 내지 6 마이크로미터 범위 내의, 예컨대 4 마이크로미터 내지 5 마이크로미터 범위 내의 두께를 가질 수 있다. 2개의 층(예컨대, 버퍼 층(5) 및 라우팅 층(34))이 도 1a에 예시되지만, 일부 실시예에서, 전도성 요소(이는 절연 재료 내에 매립될 수 있음)를 포함하는 단지 하나의 층만이 사용될 수 있는 것이 인식되어야 한다.
하나 이상의 전기 상호접속부(10)가 각각의 제1 다이(3a, 3b)의 적어도 일부분을 통해 형성될 수 있다. 각각의 상호접속부(10)는 비-전도성 라이너(9) 내부에 형성될 수 있다. 다양한 실시예에서, 상호접속부(10) 및 라이너(9)는, 하나 이상의 공동(cavity)이 형성되고 라이너(9) 및 상호접속부(10)가 공동(예컨대, 트렌치(trench)) 내에 침착될 수 있는 다마신 공정(damascene process)을 사용하여 형성될 수 있다. 다양한 실시예에서, 상호접속부(10)는 기판 관통 비아(through substrate via, TSV), 트레이스, 또는 둘 모두를 포함할 수 있다. 일부 실시예에서, 상호접속부(10)는 다이(3a, 3b)의 표면에서 노출되는 트레이스 또는 접촉 패드를 포함할 수 있다. 도 1a에 도시된 바와 같이, 제1 다이(3a, 3b)는 상호접속부(10)가 활성 표면(6)으로부터 초기 두께 t i 의 제1 다이(3a, 3b)의 일부분을 통해 연장되도록 제조될 수 있다. 도 1a에서, 상호접속부(10)는 제1 다이(3a, 3b)의 후면(18)까지 완전히 연장되지 않는 것으로 예시되지만, 다른 실시예에서, 상호접속부(10)는 후면(18)까지 연장될 수 있다. 상호접속부(10)는 다이(3a, 3b)의 활성 표면(6)에 또는 그 부근에 형성되는 회로 요소에 전기적으로 접속될 수 있다. 상호접속부(10)는 기판(2)의 버퍼 층(5) 및/또는 라우팅 층(34) 내의 대응하는 패드 또는 트레이스와 전기적으로 결합될 수 있다.
유리하게는, 본 명세서에 개시된 방법은 얇은 다이, 두꺼운 다이, 중간-크기의 다이, 또는 임의의 다른 임의적인 다이 두께를 포함하는, 임의의 적합한 초기 두께 t i 를 갖는 다이(3a, 3b)와 함께 이용될 수 있다. 또한, 도 1a에 도시된 다이(3a, 3b)가 대략 동일한 초기 두께 t i 를 갖지만, 일부 실시예에서, 인접한 다이(3a, 3b)의 초기 두께 t i 는 상이할 수 있다. 예를 들어, 일부 실시예에서, 다이(3a, 3b)의 초기 두께 t i 는 3 마이크로미터 내지 2000 마이크로미터 범위 내에, 또는 보다 특정하게는 5 마이크로미터 내지 200 마이크로미터 범위 내에, 또는 보다 특정하게는 5 마이크로미터 내지 100 마이크로미터 범위 내에 있을 수 있다.
제1 다이(3a, 3b)는 임의의 적합한 방법을 사용하여 기판(2)에 부착될 수 있다. 예를 들어, 예시된 실시예에서, 제1 다이(3a, 3b)는 개재하는 접착제 없이 기판(2)에 직접 접합될 수 있다. 직접 접합 배열에서, 다이(3a, 3b)의 비-전도성 필드 영역(non-conductive field region)(20)이 기판(2)의 대응하는 비-전도성 영역과 직접 접촉하고 직접 접합될 수 있다. 전도성 상호접속부(10)에 접속된 것과 같은, 활성 표면(6)에 있는 접합 패드 또는 트레이스는, 버퍼 층(5) 내의 개구를 통해 노출될 수 있고 돌출되거나 함몰될 수 있는, 라우팅 층(34)의 대응하는 금속성 패드(또는 트레이스 또는 다른 전도 특징부)와 접촉하고 그것에 직접 접합될 수 있다.
일부 실시예에서, 전도성 상호접속부(10)에 접속된 것과 같은, 활성 표면(6)에 있는 접합 패드 또는 트레이스 중 일부 또는 전부가 라우팅 층(34)의 비-전도성 특징부에 직접 접합될 수 있다. 그러한 실시예에서, 후속 단계에서, 기판(2)이 후면으로부터 박화될 수 있고, 전도성 접점이 다이(3a 및/또는 3b)의 활성 표면 상의 전도성 접합 패드 또는 트레이스에 전기적으로 결합되도록 박화된 기판(2)으로부터 형성될 수 있다. 다른 실시예에서, 다이(3a, 3b)는 솔더(solder), 전도성 에폭시(conductive epoxy), 이방성 전도성 필름(anisotropic conductive film) 등과 같은 임의의 적합한 접착제로 기판(2)에 접착될 수 있다.
직접 접합을 달성하기 위해, 일부 실시예에서, 다이(3a, 3b) 및 기판(2)의 접합 표면이 접합을 위해 준비될 수 있다. 제1 다이(3a, 3b)가 매우 높은 평활도(degree of smoothness)(예컨대, 20 nm 미만의 표면 조도, 또는 보다 특정하게는 5 nm 미만의 표면 조도)로 폴리싱될 수 있다. 일부 실시예에서, 접합 층(11)(예컨대, 산화규소와 같은 유전체)이 다이(3a, 3b)의 활성 표면(6) 상에 침착되고 매우 높은 평활도로 폴리싱될 수 있다. 유사하게, 기판(2)의 접합 표면(예컨대, 기판(2)의 상부 표면(8) 또는 버퍼 층(5)의 상부 표면)이 매우 높은 평활도(예컨대, 20 nm 미만의 표면 조도, 또는 보다 특정하게는 5 nm 미만의 표면 조도)로 폴리싱될 수 있다. 일부 실시예에서, 접합 표면(예컨대, 버퍼 층(5), 기판(2)의 상부 표면(8), 접합 층(11), 및/또는 활성 표면(6))은 접합을 개선하기 위해 플루오르화될(fluorinated) 수 있다. 접합 표면은 또한 접합 패드와 같은 전도성 특징부를 포함할 수 있다. 일부 실시예에서, 접합될 표면은 적합한 화학종(species)으로 종단처리되고(terminated) 접합 전에 활성화될 수 있다. 예를 들어, 일부 실시예에서, 접합될 표면은 활성화를 위해 매우 약간 에칭되고 질소-함유 용액에 노출되며 질소-함유 화학종으로 종단처리될 수 있다. 일례로서, 접합될 표면은 매우 약간의 에칭 후에 암모니아 침지액(ammonia dip)에, 그리고/또는 질소-함유 플라즈마(nitrogen-containing plasma)(별개의 에칭이 있거나 없이)에 노출될 수 있다.
일단 표면이 준비되면, 다이(3a, 3b)의 비전도성 필드 영역(20)이 기판(2)의 대응하는 비전도성 영역과 접촉하게 될 수 있다. 활성화된 표면의 상호작용은 다이(3a, 3b)의 비전도성 영역(20)이 개재하는 접착제 없이, 외부 압력의 인가 없이, 전압의 인가 없이, 그리고 실온에서 기판(2)의 대응하는 비전도성 영역과 직접 접합되게 할 수 있다. 다양한 실시예에서, 비전도성 영역의 접합력은, 반 데르 발스 결합(Van der Waals bond)보다 크고 다이(3a)의 표면 상의 전도성 특징부와 기판(2)의 대응하는 접촉 패드 사이에 상당한 힘을 가하는 공유 결합(covalent bond)일 수 있다. 일부 실시예에서, 상호접속부(10) 및/또는 접촉 패드는 다이(3a, 3b) 및 기판(2)의 외부 표면과 동일 평면 상에 있다. 다른 실시예에서, 상호접속부(10) 및/또는 접촉 패드는 다이(3a, 3b) 및 기판(2)의 외부 표면 위로 연장될 수 있다. 또 다른 실시예에서, 상호접속부(10) 및/또는 접촉 패드는 다이(3a, 3b) 및 기판(2)의 외부 표면(예컨대, 산화물 필드 영역)에 대해 함몰된다. 다양한 실시예에서, 기판(2) 및 다이(3a, 3b)는 다이(3a, 3b)가 기판(2)과 접합되게 하도록 비전도성 영역들 사이의, 전도성 영역들 사이의, 그리고/또는 대향하는 전도성 및 비-전도성 영역들 사이의 접합을 강화시키기 위해 접합 후에 가열될 수 있다. 직접 접합 공정의 추가의 상세 사항은 미국 특허 제7,126,212호; 제8,153,505호; 제7,622,324호; 제7,602,070호; 제8,163,373호; 제8,389,378호; 및 제8,735,219호 전반에 걸쳐, 그리고 미국 특허 출원 제14/835,379호; 제62/278,354호; 및 제62/303,930호 전반에 걸쳐 확인될 수 있으며, 이들 각각의 내용은 이로써 전체적으로 그리고 모든 목적을 위해 본 명세서에 참고로 포함된다.
도 1a의 실시예가 기판(2)에 직접 접합되는 다이(3a, 3b)를 예시하지만, 다른 실시예에서, 다이(3a, 3b)는 다른 방식으로 기판(2)에 실장될 수 있다. 예를 들어, 다른 실시예에서, 다이(3a, 3b)는 솔더 볼(solder ball) 또는 다른 전기 접점으로 기판(2)에 접속될 수 있다. 또 다른 실시예에서, 다이(3a, 3b)는 이방성 전도성 필름 또는 비전도성 페이스트(nonconductive paste)로 기판(2)과 접속될 수 있다.
도 1b를 참조하면, 다이(3a, 3b)의 후면(18)이 초기 두께 t i 로부터 다이(3a, 3b)의 후방 표면(19)과 반대편 전방 표면 사이로 정해지는 바와 같은 최종 두께 t f 로 박화된다. 예를 들어, 도 1b에 도시된 바와 같이, 후면(18)은 적합한 에칭제(etchant)를 사용하여 상호접속부(10) 및 라이너(9)를 노출시키기에 충분한 기간 동안 에칭될 수 있다. 일부 실시예에서, 다이(3a, 3b)는 규소 반응성 이온 에칭(reactive ion etch, RIE) 기술을 사용하여 에칭된다. 다른 타입의 박화 기술이 다이(3a, 3b)를 박화시키기 위해 사용될 수 있다. 예를 들어, 당업자에게 알려져 있는 이방성 또는 등방성(isotropic) 에칭 기술(예컨대, 건식 또는 습식 에칭 공정)을 포함하는, 다른 타입의 에칭 공정이 사용될 수 있다. 다이(3a, 3b)는 다이(3a, 3b)가 원하는 최종 두께 t f 를 가질 때까지 박화될 수 있다. 일단 박화되면, 상호접속부(10) 및 라이너(9)는 위로 연장될 수 있고, 제1 다이(3a, 3b)의 노출된 후방 표면(19)을 통해 노출될 수 있다. 도 1b에 도시된 바와 같이, 선택적 규소 에칭이 채용되는 경우에, 상호접속부(10)의 노출된 말단부는 다마신 공정 중에 트렌치의 저부 내에 침착되는 라이너(9)의 부분에 해당하는 라이너(9)의 말단 라이너 부분(9a)을 포함할 수 있다.
다양한 실시예에서, 다이(3a, 3b)의 최종 두께 t f 는 40 마이크로미터 미만, 30 마이크로미터 미만, 또는 20 마이크로미터 미만일 수 있다. 다이(3a, 3b)의 최종 두께 t f 는 5 마이크로미터 내지 30 마이크로미터 범위 내에, 또는 보다 특정하게는 5 마이크로미터 내지 15 마이크로미터 범위 내에, 또는 보다 특정하게는 5 마이크로미터 내지 10 마이크로미터 범위 내에 있을 수 있다. 다이(3a, 3b)의 최종 두께 t f 는 동일할 수 있거나, 서로 상이할 수 있다. 다양한 실시예에서, 다이(3a, 3b)의 최종 두께 t f 는 300 마이크로미터 미만, 200 마이크로미터 미만, 또는 100 마이크로미터 미만일 수 있다. 다이(3a, 3b)의 최종 두께 t f 는 일부 실시예에서 40 내지 100 마이크로미터 범위 내에 있을 수 있다.
도 1c를 참조하면, 보호 재료가 제1 다이(3a, 3b) 위에 그리고 인접한 다이들(3a, 3b) 사이의 기판(2)의 부분들 위에 제공될 수 있다. 일부 실시예에서, 보호 재료는 버퍼 층(5)(또는 버퍼 층이 없는 경우 기판(2)의 상부 표면(8)) 위에 그리고 다이(3a, 3b)의 후방 표면(19) 위에 침착되어(예컨대, 보다 낮은 온도를 가능하게 하기 위해 플라즈마 침착 공정으로) 버퍼 층(5)(또는 버퍼 층이 없는 경우 기판(2)의 상부 표면(8)) 및 다이(3a, 3b)를 코팅하는 제1 층(12)을 포함할 수 있다. 다른 실시예에서, 제1 층(12)은 기판(2) 및 다이(3a, 3b) 상에 라미네이팅될(laminated) 수 있다. 다른 실시예에서, 제1 층(12)은 슬립 주조 방법(slip casting method), 스크린 인쇄(screen printing) 또는 코팅 또는 스핀 코팅(spin coating), 3D 인쇄 방법에 의해 또는 전기영동 방법(electrophoretic method) 또는 이들의 조합에 의해 침착될 수 있다. 도 1c에 도시된 바와 같이, 제1 층(12)은 다이(3a, 3b)의 최종 두께 t f 이상일 수 있는 두께 t c 를 가질 수 있다. 적용된 제1 층(12)의 두께 t c 는 0.5 마이크로미터 내지 50 마이크로미터 범위 내에, 1 마이크로미터 내지 35 마이크로미터 범위 내에, 5 마이크로미터 내지 30 마이크로미터, 또는 보다 특정하게는 2 마이크로미터 내지 25 마이크로미터 범위 내에, 또는 보다 특정하게는 5 마이크로미터 내지 15 마이크로미터 범위 내에, 또는 2 마이크로미터 내지 15 마이크로미터 범위 내에, 또는 5 마이크로미터 내지 10 마이크로미터 범위 내에 있을 수 있다. 적용된 제1 층(12)의 두께 t c 는 40 마이크로미터 미만, 30 마이크로미터 미만, 또는 20 마이크로미터 미만일 수 있다. 또한, 도 1c에 도시된 바와 같이, 제1 층(12)은 다이들(3a, 3b) 사이의 갭(7) 내에 배치되는 제1 부분(13) 및 다이(3a, 3b)의 후방 표면(19) 위에 배치되는 제2 부분(14)을 포함할 수 있다. 제2 부분(14)은 노출된 전기 상호접속부(10) 및 라이너(9) 주위에 배치될 수 있고 그것을 둘러쌀 수 있다.
유리하게는, 제1 층(12)은 후속 처리 공정 중에 다이(3a, 3b)를 보호하기 위한 보호 층으로서의 역할을 할 수 있다. 예를 들어, 도 1e와 관련하여 아래에서 설명되는 바와 같이, 부분적으로 형성된 접합된 구조체(1)의 후면이 평탄화될 수 있다. 보호 제1 층(12)은 유리하게는 폴리싱과 같은 제거 작업 중에 다이(3a, 3b)(예컨대, 다이 에지)를 보호하여, 다이(3a, 3b)의 에지 및 다른 부분이 파단되거나 달리 손상되는 것을 방지할 수 있다. 따라서, 제1 층(12)은 후속 처리 단계 중에 다이(3a, 3b)를 효과적으로 고정시키고 밀봉하여 다이(3a, 3b)의 구조적 완전성을 보호할 수 있다.
제1 층(12)은 일부 실시예에서 다이(3a, 3b)의 노출된 후방 표면(19)보다 경질일(harder) 수 있다. 제1 층(12)은 다이(3a, 3b)를 보호하기 위해 미충전(unfilled) 폴리이미드 또는 에폭시 수지 코팅에 비해 경질이고 치밀할 수 있다. 예를 들어, 제1 층(12)은 12 GPa 내지 500 GPa 범위 내의, 또는 보다 특정하게는 20 GPa 내지 200 GPa 범위 내의 비교적 높은 영 계수(Young's modulus)를 가질 수 있다. 유익하게는, 제1 층(12)은 기판(2)의 열 팽창 계수(coefficient of thermal expansion)와 실질적으로 정합되는 열 팽창 계수를 가질 수 있다. 열 팽창 계수의 정합은 유리하게는 다이(3a, 3b)에 가해지는 열-유도 응력을 감소시킬 수 있다. 일부 실시예에서, 제1 층(12)의 열 팽창 계수는 제1 다이(3a, 3b)의 열 팽창 계수로부터 25 ppm/℃ 이내에, 또는 보다 특정하게는 제1 다이(3a, 3b)의 열 팽창 계수로부터 20 ppm//℃ 이내에 있을 수 있다. 예를 들어, 제1 층(12)의 열 팽창 계수는 0.3 ppm/℃ 내지 22 ppm/℃ 범위 내에, 0.5 ppm/℃ 내지 15 ppm/℃ 범위 내에, 2 ppm/℃ 내지 15 ppm/℃ 범위 내에, 또는 보다 특정하게는 0.5 ppm/℃ 내지 12 ppm/℃ 범위 내에, 또는 보다 특정하게는 2 ppm/℃ 내지 10 ppm/℃ 범위 내에 있을 수 있다.
또한, 제1 층(12)을 그것이 충분히 높은 유리 전이 온도(glass transition temperature, GTT)를 갖도록 선택하는 것이 중요할 수 있다. 후속 처리 단계는 부분적으로 형성된 구조체(1)를 고온으로 가열하는 것을 수반할 수 있다. 예를 들어, 구조체(1)는 후속 전도성 층(예컨대, RDL 층)의 처리 중에 그리고/또는 접합 중에 150℃ 초과, 200℃ 초과, 또는 250℃ 초과의 온도로 가열될 수 있다. 일부 중합체, 에폭시, 및 다른 재료는 그러한 고온 처리 중에 현저히 연화될 수 있다. 다양한 열 처리 단계 중에 고온 처리를 견디고 그의 기하학적 프로파일을 유지할 수 있고/있거나 비가역적으로 변형되지 않는 제1 층(12)을 위한 재료를 선택하는 것이 중요할 수 있다. 따라서, 높은 GTT, 예컨대 100℃ 초과, 150℃ 초과, 200℃ 초과, 250℃ 초과, 또는 300℃ 초과의 GTT를 갖는 제1 층(12)을 선택하는 것이 유리할 수 있다. 일부 실시예에서, 가교결합된 재료의 경우, 푸아송 비(Poisson ratio)가 0.4 초과이고 바람직하게는 0.5에 근사하면, 예컨대 푸아송 비가 0.25 내지 0.8 범위 내에 있으면 그리고 이때 열 분해 온도(thermal decomposition temperature)가 250℃ 초과, 또는 300℃ 초과이면, 제1 층의 GTT는 100℃ 미만일 수 있다. 일부 실시예에서, 본 명세서에서 설명되는 바와 같이, 중합체 재료가 제1 층(12)에(그리고/또는 후술되는 제2 층(15)과 같은 추가의 보호 층에) 사용될 수 있다. 중합체 재료 또는 매트릭스는 일부 실시예에서 150℃ 초과, 200℃ 초과, 250℃ 초과, 300℃ 초과, 또는 350℃ 초과, 예컨대 280℃ 초과의 융점(melting point)을 가질 수 있다.
따라서, 높은 영 계수를 갖고서 강성 및/또는 경질인, 기판의 그것과 유사한(예컨대, 규소 또는 유리 기판의 경우에 규소 또는 유리의 그것과 유사한) 열 팽창 계수를 갖는, 그리고 접합된 구조체(1)를 형성하기 위해 사용되는 최고 처리 온도를 초과하는 유리 전이 온도 또는 GTT를 갖는 제1 층(12)을 선택하는 것이 중요할 수 있다. 예를 들어, 일부 실시예에서, 제1 층(12)은 규소, 무기 산화물, 무기 질화물, 무기 탄화물, 또는 카르보네이트, 예를 들어 산화규소, 질화규소, 탄화규소, 다이아몬드 유사 탄소(diamond like carbon, DLC) 또는 다른 타입의 반도체 재료 및 비-반도체 재료를 포함할 수 있다. 다른 실시예에서, 중합체가 사용될 수 있다. 예를 들어, 제1 층(12)은 폴리이미드 또는 폴리이미드-아미드를 포함할 수 있다. 일부 실시예에서, 제1 층(12)은 토르론(Torlon)(등록상표)을 포함할 수 있다. 일부 실시예에서, 본 명세서에서 설명되는 바와 같이, 제1 층(12)은 충전제 입자(예컨대, 산화물 또는 질화물 입자, 카르보네이트, 운모, 처리된 또는 미처리 고령토, 활석, 또는 처리된 또는 미처리 점토 재료, 예를 들어 벤토나이트 점토 등)로 충전되는 기저 재료(base material)(예컨대, 중합체)를 포함할 수 있다. 충전제 입자는 층(12)의 열 팽창 계수를 감소시키고 층(12)의 CTE를 기판(2)의 그것에 보다 근사하게 하는 데 도움을 줄 수 있다. 충전제 입자는 층(12)의 경도 또는 강성을 증가시킬 수 있다. 충전제 함량은 10%에서 90% 사이에서, 예컨대 20%와 85% 사이에서, 또는 보다 특정하게는 30%와 80% 사이에서 달라질 수 있다. 충전제 입자는 2 nm 내지 20 마이크로미터 미만, 예컨대 50 nm 내지 5 마이크로미터 범위 내로 크기설정될 수 있다. 일 실시예에서, 충전제 미립자의 평균 크기는 다이들(3a, 3b) 사이에 배치된 갭(7)의 30% 미만이다. 다른 실시예에서, 충전제 미립자의 평균 크기는 다이들(3a, 3b) 사이의 갭(7)의 10% 미만, 예컨대 다이들(3a, 3b) 사이의 갭(7)의 2% 미만이다. 일부 실시예에서, 갭(7) 내의 충전제 미립자의 평균 크기는 최종 다이 두께 t f 의 30% 미만이며, 예컨대 충전제 입자 중 적어도 일부는 다이의 최종 두께 t f 의 5% 미만이다. 일부 실시예에서, 다이(3a 또는 3b)의 수직 측벽 상의 또는 그에 인접한 미립자의 폭 또는 길이는 다이(3a 또는 3b)의 최종 두께 tf의 15% 미만이다. 예시된 실시예에서 다이(3a, 3b)가 이미 박화되었기 때문에, 이들 재료는 과도한 응력 또는 과도한 비용을 도입함이 없이 제1 층(12)과 함께 사용될 수 있다.
도 1d에서, 제2 층(15)이 제1 층(12) 상에 제공될 수 있다. 제2 층(15)은 평탄화를 용이하게 하기 위해 제1 층(12) 내의 공간 또는 갭을 충전하는 충전제 층을 포함할 수 있다. 제2 충전제 층(15)은 제1 층(12)에 대해 위에 열거된 타입의 미립자를 포함할 수 있다. 도 1d에 도시된 바와 같이, 제2 층(15)은 측방향으로 제1 층(12)의 제2 부분들(14) 사이에서 제1 부분(13) 위에 배치되는 제3 부분(16)을 포함할 수 있으며, 이는 제1 다이(3a, 3b)의 후방 표면(19) 위에 제공된다. 제2 층(15)은 또한 제1 층(12)의 제2 부분(14) 위에 배치되는 제4 부분(17)을 포함할 수 있다. 따라서, 도 1d에 도시된 바와 같이, 제2 층(15)은 제1 층(12)의 갭을 충전하는 평탄화 층으로서의 역할을 할 수 있고, 제1 층(12)에 대해 위에 언급된 경도 또는 CTE 특성을 가질 필요가 없다. 제2 층(15)은 임의의 적합한 재료, 예컨대 중합체(예컨대, 일부 실시예에서 하드 베이킹된(hard baked), 평탄화 네거티브 포토레지스트(planarizing negative photoresist), 또는 슬립 주조되거나 라미네이팅된 평탄화 층)를 포함할 수 있다.
도 1e를 참조하면, 제2 층(15)의 적어도 부분들과 제1 층(12)의 적어도 부분들이 제거되도록 부분적으로 형성된 구조체(1)의 후면이 연삭 및/또는 폴리싱될 수 있다. 예를 들어, 구조체(1)는 예컨대 화학-기계적 폴리싱(chemical-mechanical polishing, CMP) 기술, 기계적 밀링(mechanically milling) 기술, 연삭 기술을 사용하여 후방 에칭 또는 폴리싱될 수 있거나, 예컨대 습식 레이저 절제(wet laser ablation) 방법 및 이들의 조합으로 제거될 수 있다. 도 1e의 실시예에서, 예를 들어, 제2 층(15)은 대부분 또는 완전히 제거될 수 있다. 이러한 공정은 제1 층(12) 상에서 중단되도록 선택될 수 있다. 따라서, 제1 층(12)의 제1 부분(13) 중 적어도 일부가 다이들(3a, 3b) 사이의 갭(7) 내에 배치되어 유지되고 제1 층(12)의 제2 부분(14) 중 적어도 일부가 다이(3a, 3b) 위에 배치되어 유지되도록 단지 제1 층(12)의 일부만이 제거될 수 있다.
도 1e에 도시된 바와 같이, 제거 단계는 상호접속부(10)의 말단부에 있는 라이너(9)의 말단 부분(9a)을 제거함으로써 전도성 상호접속부(10)의 말단부를 노출시킬 수 있다. 도 1e에서, 상호접속부(10)의 단부는 다이(3a, 3b) 약간 위로 연장될 수 있다. 유리하게는, 도 1e의 제거 단계는 다이(3a, 3b) 위에 적어도 제1 층(12)의 제2 부분(14)의 얇은 층을 남길 수 있다. 남아 있는 제2 부분(14)은 유익하게는 평탄화 중에 상호접속부(10)가 다이(3a, 3b) 상에 스미어링(smearing)되는 것을 방지할 수 있다. 제1 층(12)의 노출된 표면(예컨대, 제1 부분(13) 및 제2 부분(14)의 노출된 표면), 라이너(9), 및 상호접속부(10)는 위에서 설명된 바와 같이 직접 접합을 위해 준비될 수 있다.
도 1f에서, 하나 이상의 제2 다이(4)(예컨대, 다이(4a, 4b))가 제1 다이(3a, 3b) 상에 적층되고 그것에 전기적으로 접속될 수 있다. 위에서 설명된 바와 같이, 제1 다이(3a, 3b)의 접합 표면 및 제2 다이(4a, 4b)의 접합 표면이 직접 접합을 위해 준비될 수 있다. 예를 들어, 접합 표면은 높은 평활도로 폴리싱되고 적합한 화학종으로 활성화될 수 있다. 제2 다이(4a, 4b)를 제1 다이(3a, 3b)에 직접 접합시키기 위해 제2 다이(4a, 4b)의 비전도성 영역이 제1 다이(3a, 3b)의 대응하는 비전도성 영역과 접촉하게 될 수 있다. 공유 결합으로 비전도성 영역들을 접합시키는 힘은 제2 다이(4a, 4b)의 표면 상의 전도 특징부와 제1 다이(3a, 3b)의 후면 상의 대응하는 전도성 특징부 사이의 내력(internal force)을 유도할 수 있으며, 이는 대응하는 전도성 특징부들이 함께 접합되게 할 수 있다. 일부 실시예에서, 예를 들어, 제2 다이(4) 상의 접촉 패드가 제1 다이(3) 상의 대응하는 접촉 패드와 직접 접합될 수 있다. 접촉 패드는 상호접속부(10)와 접속될(그리고/또는 그것의 일부를 형성할) 수 있다. 후속 어닐링(annealing) 처리가 제2 다이(4a, 4b) 및 제1 다이(3a, 3b)의 각각의 전도성 상호접속 특징부와 비전도성 영역 사이의 접합을 강화시킬 수 있다. 일부 실시예에서, 각각의 다이(3a, 3b, 4a, 4b)의 상호접속부(10)는 제1 다이(3a, 3b)의 상호접속부(10)와 제2 다이(4a, 4b)의 상호접속부(10) 사이의 전기 접속을 제공하는 트레이스에 의해 재배선 층 또는 BEOL과 전기적으로 접속될 수 있다(예컨대, 직접 접합에 의해 또는 접착 기술에 의해).
따라서, 결과적으로 생성된 접합된 구조체(1)는 개재하는 접착제 없이 하나 이상의 제1 다이(3a, 3b)에 직접 접합된 하나 이상의 제2 다이(4a, 4b)를 포함할 수 있으며, 이는 이어서 기판(2)에 직접 접합된다. 일부 실시예에서, 제1 다이(3a, 3b) 및 제2 다이(4a, 4b)의 각각의 상호접속부(10)가 또한 함께 직접 접합될 수 있다. 상호접속부(10)는 다이(3 내지 4) 내에 형성되는 규소 관통 비아(TSV) 및 다이의 활성 표면(6)에 있는 접촉 패드를 포함할 수 있다. 제1 층(12)의 제1 부분(13)이 측방향으로 제1 다이들(3a, 3b) 사이에 배치될 수 있다. 제1 층의 제1 부분(13)은 제1 다이(3a, 3b)의 측부 표면 상에 배치될 수 있다. 제1 층(12)의 제2 부분(14)이 수직으로 제1 다이(3a)와 제2 다이(4a) 사이에, 그리고 제1 다이(3b)와 제2 다이(4b) 사이에 배치될 수 있다. 제1 층(12)의 제2 부분(14)은 전기 상호접속부(10)가 층(12)을 통해 노출되도록 전기 상호접속부(10) 주위에 측방향으로 배치될 수 있다. 일부 실시예에서, 적층된 다이(3, 4)는 조립 후에 집적 디바이스 패키지로 함께 패키징될 수 있다. 다른 실시예에서, 2개의 적층된 다이(3, 4)는 개별화되고 별개의 집적 디바이스 패키지로 패키징될 수 있다.
또한, 도 1a 내지 도 1f에 도시되지 않지만, 추가의 집적 디바이스 다이가 다이(4a, 4b)의 상부에 적층될 수 있도록 도 1a 내지 도 1f에 도시된 공정이 임의의 적합한 횟수로 반복될 수 있는 것이 인식되어야 한다. 임의의 적합한 개수 및/또는 타입의 집적 디바이스 다이가 접합된 구조체(1)를 형성하도록 적층될 수 있다. 예를 들어, 집적 디바이스 다이(3a, 3b, 4a, 4b)는 능동형 및/또는 수동형 전자 구성요소를 포함할 수 있다. 일부 실시예에서, 하나 이상의 수동형 인터포저가 인터포저의 서로 반대편에 있는 면들 상에서 다이에 접속될 수 있다. 일부 실시예에서, 구조체(1)는 스페이서(spacer), 방열기(heat spreader), 또는 제한된 전기 기능성을 가진 다른 구성요소를 포함할 수 있다. 일부 실시예에서, 하나 이상의 상호접속부가 전기 차폐 목적을 위해, 예컨대 패러데이 케이지(Faraday cage) 구조체의 일부를 형성하는 것으로서 사용될 수 있다. 본 명세서에 기술된 박화된 다이는 특히 직접 접합을 채용한 실시예에서 집적 회로 패키지에 대한 보다 낮은 프로파일을 제공하고 또한 상호접속부의 전체 저항을 감소시켜, 시스템의 전체 속도와 패키지의 신뢰성을 증가시킬 수 있다.
도 2a 내지 도 2k는 다른 실시예에 따른, 전기 상호접속부(10)가 박화 후에 형성되는 접합된 구조체(1)를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도이다. 달리 언급되지 않는 한, 도 2a 내지 도 2k에 도시된 도면 부호는 도 1a 내지 도 1f의 동일-도면 부호의 구성요소와 동일하거나 유사한 구성요소를 나타낸다. 또한, 도 1a 내지 도 1f와 관련하여 개시된 공정, 재료, 기능성, 및 구조 중 임의의 것이 도 2a 내지 도 2k의 실시예에 사용될 수 있다. 도 1a 내지 도 1f의 실시예와 달리, 보호 재료는 박화 전에 형성될 수 있고, 상호접속부(10)는 박화 후에 형성될 수 있다.
도 1a 내지 도 1f와 마찬가지로, 도 2a에서, 제1 다이(3a, 3b)(이는 KGD를 포함할 수 있음)가 기판(2)에 실장될(예컨대, 직접 접합될) 수 있다. 제1 다이(3a, 3b)는 초기 두께 t i 를 가질 수 있다. 그러나, 도 2b에서, 제1 층(12)은 다이(3a, 3b)가 박화되기 전에 다이(3a, 3b)의 후면(18) 위에 그리고 다이들(3a, 3b) 사이의 갭(7) 내에 적용될 수 있다. 도 1a 내지 도 1f와 마찬가지로, 제1 층(12)의 제1 부분(13)은 다이(3a, 3b)의 측부를 따라, 그리고 다이들(3a, 3b) 사이의 갭(7) 내에서 기판(2)을 따라 배치될 수 있다. 제1 층(12)은 도 1a 내지 도 1f와 관련하여 전술된 재료 및 특성 중 임의의 것을 포함할 수 있다. 제1 층(12)은 원하는 최종 다이 두께 t i 를 초과하지 않고 전체 라미네이트 구조체(1)의 휨(warpage)을 감소시키거나 없애는 그러한 방식으로 선택되고 처리되는 두께를 가질 수 있다(도 2d 참조).
도 2c를 참조하면, 제2 층(15)은 제1 층(12) 위에 침착되거나 달리 제공될 수 있다. 도 1d의 실시예와 마찬가지로, 제2 층(15)의 제3 부분(16)은 예컨대 제1 층(12)의 제1 부분(13)의 측부 표면들 사이를 포함하는, 다이들(3a, 3b) 사이의 갭(7) 내에 배치될 수 있다. 제2 층(15)의 제4 부분(17)은 제1 층(12)의 제2 부분(14) 위에 배치될 수 있다. 위에서 설명된 바와 같이, 제2 층(15)은 접합된 구조체(1)의 후면의 평탄화를 용이하게 하기 위한 충전제 재료로서의 역할을 할 수 있다. 제2 층(15)은 일부 배열에서 제1 층(12)보다 덜 고가이고 덜 경질일 수 있다.
도 2d를 참조하면, 부분적으로 형성된 구조체(1)의 후면이 제거되어 적어도 제2 층(15)의 부분들(예컨대, 전부), 제1 층(12)의 부분들, 및 다이(3a, 3b)의 부분들을 제거하여 다이(3a, 3b)의 노출된 후방 표면(19)을 노출시킬 수 있다. 예를 들어, 부분적으로 형성된 구조체(1)는 다이(3a, 3b)를 도 1a 내지 도 1f와 관련하여 위에서 설명된 바와 동일한 범위 내에 있을 수 있는 원하는 최종 두께 t f 로 박화시키도록 연삭 및/또는 래핑될(lapped) 수 있다. 도 2d에서, 제1 층(12)의 제1 부분(13)의 적어도 일부가 예를 들어 다이(3a, 3b)의 측부를 따르는 것을 포함하여, 측방향으로 다이들(3a, 3b) 사이에 배치된다. 따라서, 보호 재료의 제1 층(12)은 다이의 에지를 다이 박화 공정 중에 치핑(chipping)으로부터 보호한다.
도 2e에서, 배선 유전체 층(22)(이는 산화규소 또는 다른 적합한 절연체 또는 반도체 재료를 포함할 수 있음)이 부분적으로 형성된 구조체(1)의 후면 위에 침착되거나 달리 형성될 수 있다. 예를 들어, 유전체 층(22)은 제1 층(12)의 제1 부분(13) 위에 그리고 다이(3a, 3b)의 노출된 후방 표면(19) 위에 제공되고, 필요할 경우, 낮은 조도(예컨대, 약 0.5 nm RMS 미만)로 폴리싱될 수 있다. 도 2f를 참조하면, 마스크(mask)(24)가 유전체 층(22) 위에 침착될 수 있고, 상호접속부를 위한 위치를 정하도록 패턴화될 수 있다. 예를 들어, 일부 실시예에서, 마스크(24)는 마스킹되고 광원에 노출될 수 있는 포토레지스트를 포함할 수 있다. 포지티브 레지스트(positive resist) 예의 경우, 마스킹되지 않은, 노출된 부분이 적합한 현상제(developing agent)를 사용하여 제거되어 마스크(24) 내에 패턴화된 공간(25)을 형성할 수 있다. 도 2g에서, 하나 이상의 비아 또는 트레이스(26)가 에칭과 같은 적합한 재료 제거 공정을 사용하여 형성될 수 있다. 예를 들어, 에칭제가 부분적으로 형성된 접합된 구조체에 공급되어 마스크(24)에 의해 덮이지 않은 위치에서 다이(3a, 3b)의 두께를 통해 비아(26)를 에칭할 수 있다. 임의의 적합한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, RIE 등)이 비아(26)를 형성하기 위해 사용될 수 있다. 접합 층(5)이 일부 실시예에서 에칭 정지부(etch stop)로서의 역할을 할 수 있다. 다른 실시예에서, 라우팅 층(34) 또는 기판(2)의 상부 표면이 에칭 정지부로서의 역할을 할 수 있다. 일부 실시예에서, 단일 또는 이중 다마신 에칭 공정이 예를 들어 재배선 층(RDL)을 형성하기 위해 유전체 층(22) 내에 비아 및 트렌치를 형성하는 데 사용될 수 있다. 일부 실시예에서, 다마신 구조체의 트렌치는 박화된 다이(3a 및/또는 3b) 내로 연장될 수 있다.
도 2h를 참조하면, 마스크(24)가 제거되고 표면이 세정되어 이전의 에칭 방법으로부터의 원하지 않는 오염물질을 제거할 수 있다. 라이너(9) 및 전도성 상호접속부(10)가 공급되어 비아(26)를 충전할 수 있다. 예를 들어, 일부 실시예에서, 장벽 층(barrier layer)이 다이(3a, 3b)의 반도체 재료 위에 침착되고, 시드 층(seed layer)이 형성된다. 비아(26)(및 임의의 측방향 트렌치)는 금속으로 충전되어 상호접속부(10)를 형성할 수 있다. 일부 배열에서, 구조체(1)는 어닐링되어 금속성 상호접속부(10)를 안정시키거나 부분적으로 안정시킬 수 있고, 상호접속부(10)(및 부분적으로 형성된 구조체(1)의 후면)는 예를 들어 CMP 공정을 사용하여 폴리싱될 수 있다. 도 2i는 일부 실시예에서, 하나 이상의 시험 패드(28)가 유전체 층(22) 내에 또는 그 상에 통합될 수 있는 것을 예시한다. 시험 패드(28)는 조립 중에 다이(3a, 3b)와 기판(2) 사이의 연속성의 전기적 시험을 용이하게 하기 위해 사용될 수 있다.
도 2j를 참조하면, 하나 이상의 제2 다이(4a, 4b)가 제1 다이(3a, 3b) 상에 적층되고 그것과 직접 접합될 수 있다. 도 2j에서, 시험 패드(28)는 또한 조립 중에 다이들(3a, 4a) 사이의, 다이들(3b, 4b) 사이의, 다이들(3a, 4b) 사이의, 그리고/또는 다이들(3b, 4a) 사이의 연속성의 전기적 시험을 용이하게 하기 위해 사용될 수 있다. 도 2k는 시험 패드(28)가 비아(29)로 기판(2)에 접속되는 것을 제외하고는, 도 2j의 접합된 구조체(1)와 유사한 대안을 예시한다. 위에서 설명된 바와 같이, 제4 다이(4a, 4b)의 표면 상의 상호접속부 또는 전도성 특징부가 제3 다이(3a, 3b)의 후방 표면의 대응하는 상호접속부 또는 전도성 특징부와 직접 접합될 수 있다. 제4 다이(4a, 4b)의 비전도성 필드 영역이 또한 제3 다이(3a, 3b)의 대응하는 비전도성 필드 영역과 직접 접합될 수 있다. 도 2j 및 도 2k의 실시예에서, 제2 다이(4a, 4b)는 박화 전에 상호접속부(10)를 포함하는 것으로 예시된다. 그러한 배열에서, 도 1a 내지 도 1f의 실시예가 다이(4a, 4b)를 박화시키고 다이(4a, 4b)를 제3 세트의 다이(도시되지 않음)와의 접합을 위해 준비시키기 위해 채용될 수 있다. 그러나, 다른 실시예에서, 제2 다이(4a, 4b)가 박화 전에 상호접속부를 포함하지 않을 수 있고, 도 2a 내지 도 2i의 실시예가 다이(4a, 4b)를 박화시키고 박화 후에 상호접속부(10)를 제공하기 위해 사용될 수 있는 것이 인식되어야 한다.
도 3a 내지 도 3o는 다른 실시예에 따른, 보호 재료가 얇은 보호 라이너를 포함하는 제1 층(12)을 포함하는 접합된 구조체(1)를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도이다. 달리 언급되지 않는 한, 도 3a 내지 도 2o에 도시된 도면 부호는 도 1a 내지 도 2k의 동일-도면 부호의 구성요소와 동일하거나 유사한 구성요소를 나타낸다. 또한, 도 1a 내지 도 2k와 관련하여 개시된 공정, 재료, 기능성, 및 구조 중 임의의 것이 도 3a 내지 도 3o의 실시예에 사용될 수 있다. 도 3a 내지 도 3o의 실시예는 제1 층(12)이 박화된 다이에 대한 목표 두께보다 얇은 얇은 라이너를 포함하고, 박화 후에 박화된 다이(들)에 인접하게 유지되는 보호 재료가 충전제 재료를 추가로 포함하는 것을 제외하고는, 도 1a 내지 도 1f와 관련하여 위에 개시된 것과 전반적으로 유사하다.
도 1a 내지 도 1f와 마찬가지로, 도 3a에서, 제1 다이(3a, 3b)가 기판(2)과 같은 캐리어에 실장(예컨대, 직접 접합)된다. 도 3b에서, 기판(2)으로부터 멀어지는 쪽을 향하는 다이(3a, 3b)의 후면(18)이 예를 들어 다이 벌크 재료(die bulk material)(예컨대, 규소) 후방을 에칭하여 박화된 다이(3a, 3b)의 노출된 후방 표면(19)을 남김으로써 박화된다. 상호접속부(10) 및 라이너(9)는 다이(3a, 3b)의 후방 표면(19)을 통해 노출될 수 있다. 또한, 도 1a 내지 도 1f와 마찬가지로, 도 3c에서, 제1 층(12)은 다이(3a, 3b)의 후방 표면(19) 위에 그리고 다이들(7) 사이의 갭(7) 내에 적용(예컨대, 침착, 라미네이팅 등)될 수 있다. 예를 들어, 제1 층(12)의 제1 부분(13)은 다이(3a, 3b)의 측부 표면을 따라 그리고 기판(2) 위에 배치될 수 있다. 제1 층(12)의 제2 부분(14)은 다이(3a, 3b)의 후방 표면(19) 위에 그리고 상호접속부(10) 주위에 배치될 수 있다.
도 3c에 도시된 제1 층(12)은 도 3c의 층(12)이 박화된 다이(3a, 3b)보다 얇은 얇은 보호 라이너 층을 포함할 수 있는 것을 제외하고는, 도 1a 내지 도 2k와 관련하여 전술된 것과 동일할 수 있다. 예를 들어, 층(12)은 300 나노미터 내지 15 마이크로미터 범위 내의, 또는 보다 특정하게는 1 마이크로미터 내지 10 마이크로미터 범위 내의, 또는 1 마이크로미터 내지 5 마이크로미터 범위 내의 두께를 가질 수 있다. 일부 실시예에서, 층(12)은 2 마이크로미터 내지 10 마이크로미터 범위 내의, 예컨대 2 마이크로미터 내지 5 마이크로미터 범위 내의 두께를 가질 수 있다. 도 1a 내지 도 2k의 실시예와 마찬가지로, 층(12)은 후속 처리 단계 중에 다이(3a, 3b)(예컨대, 다이 에지)를 보호할 수 있다. 층(12)은 처리 중에 다이(3a, 3b)를 고정시키고 밀봉하는 역할을 할 수 있다. 유리하게는, 도 3c의 보호 제1 층(12)은 산화규소를 포함할 수 있으며, 이는 그렇지 않을 경우 박화된 다이(들)만큼 두꺼운 보다 큰 두께의 산화규소로 사용하기에 너무 고가이고 시간 소모적이며 그리고/또는 힘들(stressful) 수 있다. 다른 실시예에서, 제1 층(12)은 도 1a 내지 도 1f와 관련하여 위에서 설명된 특성을 갖는 재료 중 임의의 것을 포함할 수 있다.
도 3d에서, 보호 재료의 제2 층(15)은 제1 층(12) 위에 침착될 수 있다. 제2 층(15)은 제1 층(12)보다 두꺼울 수 있다. 제2 층(15)은 충전제 입자로 충전되는 충전제 재료(예컨대, 중합체)를 포함할 수 있다. 예를 들어, 제2 층은 2 nm 내지 30 nm 범위 내의 직경을 갖는 입자로 충전되는 중합체 기저 층을 갖는 복합 재료를 포함할 수 있다. 일부 실시예에서, 충전제 입자는 산화규소 또는 질화규소 입자를 포함할 수 있다. 충전제 입자는 제2 층(15)의 경도를 향상시킬 수 있고, 제1 층(12) 및 다이(3a, 3b)와의 열 정합을 개선할 수 있다. 복합 제2 층(15)은 위에서 설명된 바와 같은, 예컨대 150℃ 초과, 200℃ 초과, 250℃ 초과, 또는 300℃ 초과의 높은 유리 전이 온도(GTT)를 가질 수 있다.
따라서, 높은 GTT, 예컨대 100℃ 초과, 150℃ 초과, 200℃ 초과, 250℃ 초과, 또는 300℃ 초과의 GTT를 갖는 제2 층(15)을 선택하는 것이 유리할 수 있다. 일부 실시예에서, 가교결합된 재료의 경우, 푸아송 비가 0.4 초과이고 바람직하게는 0.5에 근사하면, 예컨대 푸아송 비가 0.25 내지 0.8 범위 내에 있으면 그리고 이때 열 분해 온도가 250℃ 초과, 또는 300℃ 초과이면, 제1 층의 GTT는 100℃ 미만일 수 있다.
위에서 설명된 바와 같이, 높은 영 계수를 갖고서 강성 및/또는 경질인, 기판의 그것과 유사한(예컨대, 규소 또는 유리 기판의 경우에 규소 또는 유리의 그것과 유사한) 열 팽창 계수를 갖는, 그리고 접합된 구조체(1)를 형성하기 위해 사용되는 최고 처리 온도를 초과하는 유리 전이 온도 또는 GTT를 갖는 제2 층(15)을 선택하는 것이 중요할 수 있다. 예를 들어, 일부 실시예에서, 제2 층(15)은 규소, 무기 산화물, 무기 질화물, 무기 탄화물, 또는 카르보네이트, 예를 들어 산화규소, 질화규소, 탄화규소, 다이아몬드 유사 탄소(DLC) 또는 다른 타입의 반도체 재료 및 비-반도체 재료를 포함할 수 있다. 다른 실시예에서, 중합체가 사용될 수 있다. 예를 들어, 제2 층(15)은 폴리이미드 또는 폴리이미드-아미드를 포함할 수 있다. 일부 실시예에서, 제2 층(125)은 토르론(등록상표)을 포함할 수 있다. 일부 실시예에서, 본 명세서에서 설명되는 바와 같이, 제1 층(12)은 충전제 입자(예컨대, 산화물 또는 질화물 입자, 또는 카르보네이트, 또는 운모, 처리된 또는 미처리 고령토, 처리된 활석 또는 점토 재료, 예를 들어 미처리 벤토나이트)로 충전되는 기저 재료(예컨대, 중합체)를 포함할 수 있다. 충전제 입자는 층(15)의 열 팽창 계수를 감소시키고 층(15)의 CTE를 기판(2) 또는 제1 층(12)의 그것에 보다 근사하게 하는 데 도움을 줄 수 있다. 충전제는 층(12)의 경도 또는 강성을 증가시킬 수 있다. 층(12) 내의 충전제 함량은 10%에서 90% 사이에서, 예컨대 20%와 85% 사이에서, 또는 보다 특정하게는 30%와 80% 사이에서 달라질 수 있다. 충전제 입자는 2 nm 내지 20 마이크로미터 미만, 예컨대 50 nm 내지 5 마이크로미터 범위 내로 크기설정될 수 있다. 일 실시예에서, 충전제 미립자의 크기는 다이들(3a, 3b) 사이에 배치된 갭(7)의 30% 미만이다. 다른 실시예에서, 충전제 미립자의 크기는 다이들(3a, 3b) 사이의 갭(7)의 10% 미만, 예컨대 다이들(3a, 3b) 사이의 갭(7)의 2% 미만이다. 일부 실시예에서, 갭(7) 내의 충전제 미립자의 크기는 최종 다이 두께 tf의 30% 미만, 바람직하게는 다이의 최종 두께 tf의 5% 미만이다. 일부 실시예에서, 다이(3a 또는 3b)의 수직 측벽에 인접한 미립자의 폭 또는 길이는 다이(3a 또는 3b)의 최종 두께 tf의 15% 미만일 수 있다. 예시된 실시예에서 다이(3a, 3b)가 이미 박화되었기 때문에, 이들 재료는 과도한 응력 또는 과도한 비용을 도입함이 없이 제1 층(12)과 함께 사용될 수 있다.
제2 층(15)은 평탄화를 용이하게 하기 위해 제1 층(12) 내의 공간 또는 갭을 충전하는 충전제 층을 포함할 수 있다. 제2 충전제 층(15)은 제1 층(12)에 대해 위에 열거된 타입의 미립자를 포함할 수 있다. 제2 층(15)은 4 내지 120 마이크로미터 범위 내의, 보다 특정하게는 8 마이크로미터 내지 45 마이크로미터 범위 내의 두께를 가질 수 있다. 도시된 바와 같이, 제2 층(15)은 다이(3a, 3b)에 인접한, 예컨대 다수의 다이가 도시된 바와 같이 측방향으로 배열되는 경우에 다이들 사이의 갭(7) 내에 있는 제3 부분(16), 및 다이(3a, 3b) 위에 있는 제4 부분(17)을 포함한다.
도 1a 내지 도 1f의 실시예와 마찬가지로, 부분적으로 형성된 구조체(1)의 후면은 부분적으로 제거될 수 있으며, 예컨대 제2 층(15)의 일부 및 제1 층(12)의 일부가 예를 들어 평탄화 또는 폴리싱(예컨대, CMP) 공정을 사용하여 제거될 수 있다. 도 3e에 도시된 바와 같이, 제2 층(15)의 제4 부분(17)은 제거될 수 있고, 상호접속부(10)의 부분들이 제거되어 상호접속부(10)의 전도성 영역을 노출시킬 수 있다(예컨대, 말단 라이너 부분(9a)이 제거될 수 있음). 도 3e에서, 제1 층(12)의 제1 부분(13)은 예시된 실시예에서 다이들(3a, 3b) 사이의 갭(7) 내에서 다이 측벽에 인접하게 배치되어 유지될 수 있고, 제2 층(15)의 제3 부분(16)은 예시된 실시예에서 제1 부분(13)의 측부들 사이에서 갭(7) 내에 다이 측벽에 인접하게 배치될 수 있다. 제1 층(12)의 제2 부분(14)의 적어도 일부가 다이(3a, 3b) 위에 그리고 노출된 상호접속부(10) 및 라이너(9) 주위에 배치되어 유지될 수 있다. 위에서 설명된 바와 같이, 제1 층(12)의 제2 부분(14)은 평탄화 중에 상호접속부(10)가 다이(3a, 3b)를 가로질러 스미어링되는 것을 방지할 수 있다. 제1 층(12) 및 제2 층(15)의 남아 있는 부분(예컨대, 제3 부분(16))을 포함하는 보호 재료는 유익하게는 평탄화 중에 다이(3a, 3b)의 모서리를 보호할 수 있다. 일부 실시예(도시되지 않음)에서, 단지 제2 층(15)의 제4 부분(17)의 부분들만이 상호접속부(10)의 부분들과 함께 제거되어 상호접속부(10)의 전도성 영역을 노출시킨다(예컨대, 말단 라이너 부분(9a)이 제거될 수 있음). 이러한 구성에서, 제2 층(15)은 제거 또는 평탄화 공정 후에 전도성 상호접속부(10)를 측방향으로 둘러싼다.
도 3f에서, 위에서 설명된 바와 같이, 구조체(1)는 제2 다이(4a, 4b)와의 직접 접합을 위해 준비될 수 있다. 전도성 재배선 층(36)이 제1 다이(3a, 3b) 위에, 예를 들어 제1 층(12)의 제2 부분(14) 위에 그리고 제2 층(15)의 제3 부분(16) 위에 적용될 수 있다. 제2 다이(4a, 4b)는 제1 다이(3a, 3b)와 직접 접합될 수 있다. 또한, 도 3g 내지 도 3k에 도시된 바와 같이, 제2 다이(4a, 4b)는 도 3a 내지 도 3e와 관련하여 설명된 바와 같이 박화되고 후속 직접 접합을 위해 준비될 수 있다. 도 3l에서, 제3 다이(30)가 제2 다이(4a, 4b) 상에 적층되고 그것과 직접 접합될 수 있다. 임의의 적합한 개수의 집적 디바이스 다이가 적층되고 함께 접합되어 최종 접합된 구조체(1)를 형성할 수 있다. 일부 다른 응용에서, 재배선 층이 필요하지 않을 수 있고, 도 3f에서와 같이, 구조체(1)는 제2 다이(4a, 4b)와의 직접 접합을 위해 준비될 수 있다. 제2 다이(4a, 4b)의 상호접속 특징부는 제1 다이(3a, 3b)와 직접 접합될 수 있다.
도 3m은 제2 층(15) 내에 공극(void)(37)(예컨대, 공기 포켓(air pocket))이 있을 수 있는 것을 제외하고는, 도 3j에 도시된 것과 유사한 적어도 부분적으로 형성된 접합된 구조체(1)를 예시한다. 공극(37)은 접합된 구조체(1)의 기계적 성능 또는 그의 조립에 불리하게 영향을 미치지 않을 수 있고, 유리하게는 라미네이트 내의 유효 응력을 저하시켜, 구조체(1)의 구부러짐(bow)을 감소시킬 수 있다. 공극(37)의 존재는 유리하게는 조립체의 전도성 요소들 사이의 유전체의 k 값을 저하시키고 기생 커패시턴스(parasitic capacitance)를 감소시킬 수 있다. 유사하게, 도 3n에서, 제2 층(15)은 복수의 세공(pore)(38)을 가진 다공성 재료를 포함할 수 있다. 세공(38)은 정렬되거나 무작위로 배치될 수 있다. 일부 배열에서, 세공(38)은 망상 구조(networked structure)로 배향될 수 있다. 도 3o에서, 보호 재료가 단지 제1 층(12)만을 포함하는 도 1a 내지 도 2k와 유사한 실시예에서, 제1 층(12)은 다이들(3a, 3b) 사이의 전체 공간 또는 갭(7)을 충전하는 균질 재료를 포함할 수 있다. 제1 층(12) 내에 공극(37)이 있을 수 있거나 그렇지 않을 수 있다.
유리하게는, 도 3a 내지 도 3o의 실시예는 처리 중에 다이(3a, 3b)를 보호하기 위한 제1 층(12)(예컨대, 산화규소), 및 인접한 다이들(3a, 3b) 사이의 제2 층(16)의 제3 부분(16)을 포함하는 보호 재료의 사용을 가능하게 할 수 있다. 제2 충전제 층(15)은 평탄화를 용이하게 하도록 임의의 적합한 재료를 포함할 수 있다(그리고 공극 또는 세공을 포함할 수 있음). 라이너로서의 제1 층(12)의 사용은, 그렇지 않을 경우 보다 두꺼운 층으로 적용하기에 너무 고가이고 그리고/또는 너무 힘들 수 있는, 박화된 다이(3a, 3b)의 두께에 비해, 보다 얇은 산화규소 또는 다른 유사한 재료의 사용을 가능하게 할 수 있다. 이에 제한됨이 없이, 도 3a 내지 도 3o의 실시예는 박화된 다이(3a, 3b)에 대한 목표 두께가 약 2 마이크로미터 내지 240 마이크로미터, 예컨대 3 마이크로미터 내지 50 마이크로미터인 경우에 특히 유용하다.
도 4a 내지 도 4k는 또 다른 실시예에 따른, 다이들(3a, 3b) 사이의 유전체 층이 대칭(또는 대략 대칭)이고 추가의 보호 층을 포함하는 접합된 구조체(1)를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도이다. 달리 언급되지 않는 한, 도 4a 내지 도 4k에 도시된 도면 부호는 도 1a 내지 도 3o의 동일-도면 부호의 구성요소와 동일하거나 유사한 구성요소를 나타낸다. 또한, 도 1a 내지 도 3o와 관련하여 개시된 공정, 재료, 기능성, 및 구조 중 임의의 것이 도 4a 내지 도 4k의 실시예에 사용될 수 있다. 도 4a 내지 도 4k의 실시예는 보호 재료가 제2 층(15) 위에 적용되는 추가의 보호 층(40)을 포함하는 것을 제외하고는, 도 3a 내지 도 3k와 관련하여 위에 개시된 것과 전반적으로 유사하다.
예를 들어, 도 4a에서, 하나 이상의 제1 다이(3a, 3b)가 기판(2)을 포함하는 캐리어에 실장되고 직접 접합될 수 있다. 도 4b에서, 다이(3a, 3b)의 후면(18)은 예를 들어 에칭에 의해 부분적으로 제거되어 상호접속부(10) 및 라이너(9)를 노출시킬 수 있다. 도 4c에서, 보호 재료(이는 얇은 라이너를 포함함)의 제1 층(12)은 박화된 다이(3a, 3b)의 노출된 후방 표면(19) 위에 그리고 기판(2) 위에 적용될 수 있다. 도 4d에서, 제2 충전제 층(15)은 제1 층(12) 위에 적용될 수 있다. 도 4e에서, 부분적으로 형성된 구조체(1)의 후면이 부분적으로 제거될 수 있으며, 예컨대 제2 층(15)의 제4 부분(17)은 다이(3a, 3b) 상의 제1 층(12) 위로부터 제거될 수 있고, 제2 층(16)의 제3 부분(16)은 또한 다이(3a, 3b)에 인접한 또는 그들 사이의 갭(7) 내로 부분적으로 함몰될 수 있다. 일부 실시예에서, 제2 보호 층(15)은 0.4 내지 0.5의 푸아송 비를 가진 유연성 중합체 층을 포함할 수 있다. 제2 층(15)은 다양한 방식으로, 예를 들어 에칭에 의해 제거될 수 있다. 다른 실시예에서, 제2 층(15)은 지향성 또는 등방성 에칭에 의해 제거될 수 있다. 일부 실시예에서 제1 층(12)의 일부가 또한 제거될 수 있다.
그러나, 도 3a 내지 도 3o의 실시예와 달리, 보호 재료는 부분적으로 형성된 접합된 구조체(1)의 후면 위에 적용되는 추가의 또는 제3 보호 층(40)을 추가로 포함할 수 있다. 예를 들어, 도 4f에 도시된 바와 같이, 추가의 보호 층(40)은 제2 층의 제3 부분(16) 위에, 제1 층(12)의 제2 부분(14) 위에, 그리고 노출된 상호접속부(10) 및 라이너(9) 주위에 적용될(예컨대, 침착될) 수 있다. 추가의 보호 층(40)은 제1 보호 층(12)과 유사하거나 동일할 수 있다. 예를 들어, 예시된 실시예에서, 제1 층(12) 및 추가의 보호 층(40)은 규소, 또는 기저 무기 또는 유기 유전체 재료를 포함할 수 있다. 그러나, 제1 층(12)에 대해 전술된 재료 중 임의의 것이 또한 추가의 보호 층(40)에 사용될 수 있다.
유익하게는, 추가의 보호 층(40)은 다이(들)에 인접한 대칭 보호 재료를 제공할 수 있으며, 이는 다이간(inter-die) 유전체 층의 역할을 할 수 있다. 추가의 층(40)이 없는 일부 배열에서, 구조체(1)의 후면이 폴리싱될 때(예컨대, CMP에 의해), 다이들(3a, 3b) 사이의 영역 내에서의 디싱(dishing), 예컨대 제2 층(15)의 제3 부분(16) 내에서의 디싱이 있을 수 있다. 예를 들어, 제2 층(15)은 제1 또는 제3 층만큼 경질이지 않은 재료를 포함할 수 있다. 제2 층(15)의 제3 부분(16)의 폴리싱은 다이의 적층 및 접합에 불리하게 영향을 미칠 수 있고/있거나 공극 또는 오정렬을 생성할 수 있는 디싱을 유발할 수 있다. 따라서, 추가의 보호 층(40)의 제공이 제2 층(15)(이는 경질일 수 있음)의 제3 부분(16)의 함몰된 영역을 충전할 수 있고, 제2 층(15)을 디싱으로부터 보호하고 다이(3a, 3b)를 추가로 보호할 수 있다. 또한, 보호 재료의 대칭성이 기판(2) 상의 다이들(3a, 3b) 사이의 공동에 대한 균형을 이룬 열 팽창 계수(CTE)를 제공한다.
따라서, 도 4f에서, 보호 재료는 제1 층(12)(이는 다이(3a, 3b)의 측벽과 후방 표면(19) 위에 형성될 수 있음), 다이들(3a, 3b) 사이의 제2 층(15)의 제3 부분(16), 및 제3 부분(16) 및 다이(3a, 3b)의 후면 위에 제공되는 추가의 보호 층(40)을 포함할 수 있다. 예시된 실시예에서, 추가의 보호 층(40)은 다이(3a, 3b) 위의 제1 층(12)의 제2 부분(14) 위에 그리고 제2 층(15)의 제3 부분(16) 위에 둘 모두로 적용될 수 있다. 그러나, 다른 배열에서, 추가의 보호 층(40)은 단지 제2 층(15)의 제3 부분(16) 위에만 제공될 수 있고, 제1 층(12) 또는 다이(3a, 3b) 위에는 침착되지 않을 수 있다.
도 4g에서, 부분적으로 형성된 구조체(1)의 후면은 예를 들어 CMP를 사용하여 평탄화, 예컨대 폴리싱될 수 있다. 평탄화는 추가의 보호 층(40) 상에서 중단되도록 그리고 상호접속부(10) 및 라이너(9)가 추가의 보호 층(40)과 실질적으로 동일 평면 상에 있도록 상호접속부(10) 및 라이너(9)의 노출된 부분들을 제거하도록 구성될 수 있다. 도 4h에서, 위에서 설명된 바와 같이, 제2 다이(4a, 4b)는 제1 다이(3a, 3b) 상에 적층되고 그것에 직접 접합될 수 있다. 도 4i 내지 도 4k는 제2 다이(4a, 4b)가 또한 도 4a 내지 도 4g와 관련하여 기술된 것과 유사한 방식으로 박화되고 직접 접합을 위해 준비될 수 있는 것을 예시한다. 또한, 당업자는 본 명세서의 개시 내용을 고려하여 추가의(제3, 제4 등) 다이가 유사하게 적층될 수 있고, 도 4a 내지 도 4k의 대칭 보호 재료가 또한 도 3m 및 도 3n에 예시된 키이홀(keyhole) 및 세공과 유사하게 제2 재료(15) 내에 공극을 포함할 수 있는 것을 용이하게 인식할 것이다.
도 5a 내지 도 5i는 다른 실시예에 따른, 적층 전에 2개 초과의 유전체 층이 다이 위에 제공되는 접합된 구조체(1)를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도이다. 달리 언급되지 않는 한, 도 5a 내지 도 5i에 도시된 도면 부호는 도 1a 내지 도 4k의 동일-도면 부호의 구성요소와 동일하거나 유사한 구성요소를 나타낸다. 또한, 도 1a 내지 도 4k와 관련하여 개시된 공정, 재료, 기능성, 및 구조 중 임의의 것이 도 5a 내지 도 5i의 실시예에 사용될 수 있다. 도 5a 내지 도 5i의 실시예는 박화 및 적층 전에 3개의 층이 다이(3a, 3b) 위에 적용될 수 있는 것을 제외하고는, 도 3a 내지 도 4k와 관련하여 위에 개시된 것과 전반적으로 유사하다.
도 5a에 도시된 바와 같이, 제1 다이(3a, 3b)가 기판(2)을 포함하는 캐리어에 실장되고 그것과 직접 접합될 수 있다. 다이(3a, 3b)의 초기 두께 t i 는 일부 배열에서보다 두꺼울 수 있다. 예를 들어, 초기 두께 t i 는 30 마이크로미터 내지 1500 마이크로미터 범위 내에, 200 마이크로미터 내지 1000 마이크로미터 범위 내에, 또는 500 마이크로미터 내지 1000 마이크로미터 범위 내에 있을 수 있다. 위에서 설명된 바와 같이, 본 명세서에 개시된 방법은 임의의 적합한 두께인 다이와 함께 이용될 수 있다. 도 5b에서, 보호 재료는 다이(3a, 3b)가 박화되기 전에 다이(3a, 3b) 위에 침착될 수 있는 제1 보호 층(12)을 포함한다. 위와 같이, 제1 층(12)은 박화된 다이에 대한 목표 두께보다 얇을 수 있고, 다이(3a, 3b)(예컨대, 다이 에지)를 후속 처리 중에 보호할 수 있다. 도 5c에서, 보호 재료는 또한 제1 층(12) 위에 제공될 수 있는 제2 충전제 층(15)을 포함한다. 도 5c에 도시된 바와 같이, 제2 충전제 층(15)은 부분적으로 형성된 구조체(1)를 완전히 충전하거나 평탄화하지 않을 수 있다. 오히려, 도 5c에 도시된 바와 같이, 제2 층(15)의 부분들 사이에 공간(47)이 있을 수 있다. 그러나, 제2 충전제 층(15)의 두께는 박화된 다이에 대한 목표 두께보다 클 수 있다.
부분적으로 형성된 구조체를 평탄화하기 위해, 도 5d에서, 제3 충전제 층(45)이 제2 층(15) 위에 제공되어, 제2 층(15) 내에 남아 있는 공간(47)을 충전할 수 있다. 제3 층(45)의 제5 부분(48)이 공간(47) 내에 배치될 수 있다. 제3 층(45)의 제6 부분(49)이 제2 층(15) 위에, 예컨대 제2 층(15)의 제4 부분(17) 위에 배치될 수 있다. 제3 층(45)은 임의의 적합한 재료일 수 있다. 예를 들어, 제3 층(45)은 제1 층(12) 또는 제2 층(15)에 대해 전술된 임의의 적합한 재료를 포함할 수 있다. 도 5e에서, 부분적으로 형성된 구조체(1)의 후면은 예를 들어 연삭 및/또는 폴리싱(예컨대, CMP에 의한)에 의해 적어도 부분적으로 제거될 수 있다. 연삭 또는 폴리싱은 제3 층(45)의 대부분 또는 전부, 및 제2 층(15) 및 제1 층(12)의 부분들을 제거할 수 있다. 연삭 또는 폴리싱은 라이너(9)의 말단 부분(9a)에서 또는 그에 근접하여 종료될 수 있다.
도 5f를 참조하면, 다이(3a, 3b)의 후면(18)은 예컨대 후방 에칭에 의해 제거되어 박화된 다이(3a, 3b)의 후방 표면(19)을 노출시킬 수 있다. 후면(18)의 제거는 상호접속부(10) 및 라이너(9)를 노출시킬 수 있다. 도 5g에서, 추가의 보호 층(40)(예컨대, 산화규소와 같은 유전체 층)이 부분적으로 형성된 구조체 위에 제공될 수 있다. 예를 들어, 추가의 보호 층(40)은 제2 층의 제3 부분(16) 위에, 제1 층(12)의 제1 부분(13)의 에지 위에, 다이(3a, 3b)의 후방 표면(19) 위에, 그리고 라이너(9) 및 상호접속부(10) 주위에 배치될 수 있다. 도 5h에서, 추가의 보호 층(40)의 부분들 및/또는 상호접속부(10)의 부분들이 제거되어 상호접속부(10)의 전도성 재료를 노출시킬 수 있다. 예를 들어, 부분적으로 형성된 구조체(1)는 폴리싱(예컨대, CMP에 의한)되어 추가의 보호 층(40)의 상부 부분 및 라이너(9)의 말단 부분(9a)을 제거할 수 있다. 도 5i를 참조하면, 제1 다이(3a, 3b)는 위에서 설명된 바와 같이 직접 접합을 위해 준비될 수 있고, 제2 다이(4a, 4b)는 제1 다이(3a, 3b) 상에 적층되고 그것에 직접 접합될 수 있다. 도 5a 내지 도 5h의 단계가 최종 접합된 구조체(1)를 형성하기 위해 임의의 적합한 개수의 집적 디바이스 다이를 적층하고 접합시키도록 반복될 수 있다. 순서는 상이하지만, 제1 층(12)(라이너), 제2 층(15)(충전제) 및 추가의 보호 층(40)(캡(cap))에 대해 선택되는 재료 및 두께에 따라, 결과적으로 생성된 구조체는 도 4a 내지 도 4k의 실시예의 대칭 보호 재료와 유사할 수 있다.
도 6a 내지 도 6e는 상이한 초기 두께 t i 를 갖는 다수의 다이(3a 내지 3c)를 가진 접합된 구조체(1)를 형성하기 위한 방법의 다양한 단계의 개략적인 측단면도이다. 달리 언급되지 않는 한, 도 6a 내지 도 6e에 도시된 도면 부호는 도 1a 내지 도 5i의 동일-도면 부호의 구성요소와 동일하거나 유사한 구성요소를 나타낸다. 또한, 도 1a 내지 도 5i와 관련하여 개시된 공정, 재료, 기능성, 및 구조 중 임의의 것이 도 6a 내지 도 6e의 실시예에 사용될 수 있다.
도 6a에서, 다수의 제1 다이(3a 내지 3c)가 기판(2)을 포함하는 캐리어에 실장되고 그것에 직접 접합될 수 있다. 그러나, 위의 예시된 실시예와 달리, 인접한 다이(3a 내지 3c)는 상이한 초기 두께 t i a , t i b , 및 t i c 를 가질 수 있다. 초기 두께 t i a , t i b , 및 t i c 는 임의의 적합한 두께일 수 있다. 예를 들어, 초기 두께 t i a , t i b , 및 t i c 는 40 마이크로미터 내지 2000 마이크로미터 범위 내에, 100 마이크로미터 내지 1500 마이크로미터 범위 내에, 200 마이크로미터 내지 1000 마이크로미터 범위 내에, 500 마이크로미터 내지 1000 마이크로미터 범위 내에 등으로 있을 수 있다.
도 6b를 참조하면, 제1 층(12)을 포함하는 보호 재료가 다이(3a 내지 3c) 위에 그리고 기판(2) 위에 제공될 수 있다. 위에서 설명된 바와 같이, 제1 층(12)은 처리 중에 다이를 보호할 수 있다. 도 6c에서, 제2 층(15)은 제1 층 위에 제공되어 부분적으로 형성된 구조체(1)를 평탄화하는 데 도움을 줄 수 있다. 도 5a 내지 도 5i의 실시예와 마찬가지로, 제2 층(15)은 제1 층(12) 내의 갭을 완전히 평탄화하고 충전하지 않을 수 있다. 따라서, 제3 층(45)은 제2 층(15) 위에 제공되어 제2 층(15) 내의 갭을 충전하고 구조체(1)의 평탄화를 완료할 수 있다. 3개의 유전체 층(12, 15, 45)이 도 6d에 도시되지만, 추가의 유전체 층이 부분적으로 형성된 구조체를 평탄화하기 위해 제공될 수 있는 것이 인식되어야 한다. 역으로, 제1 및 제2 층은 단일 컨포멀(conformal) 또는 라이닝(lining) 보호 층에 의해 대체될 수 있다.
도 6e에서, 부분적으로 형성된 구조체(1)의 후면은 부분적으로 제거될 수 있으며, 예컨대 제3 층(45), 제2 층(15), 및 제1 층(12)의 부분들이 예를 들어 연삭, 폴리싱, 및/또는 에칭에 의해 제거될 수 있다. 예시된 실시예에서, 상호접속부 및 라이너는 도 2a 내지 도 2k에 도시된 바와 같이, 박화 후에 제공될 수 있다. 그러나, 다른 실시예에서, 상호접속부 및 라이너는 박화 전에 형성될 수 있다. 도 6e의 실시예에서, 다이(3a 내지 3c)는 초기 두께 t i a , t i b , 및 t i c 가 상당히 상이할 수 있지만, 대략 동일한 최종 두께 t f 를 가질 수 있다. 따라서, 유리하게는, 본 명세서에 개시된 실시예는 상이한 두께를 갖는 다이의 사용을 가능하게 하고, 그러한 다이를 적층되고 접합된 구조체(1) 내에 통합시킬 수 있다. 일부 실시예에서, 다수의 다이를 기판 또는 캐리어(2) 상에 적층하여 접합된 구조체를 형성한 후에, 기판(2)은 후면(도시되지 않음)으로부터 박화되고 처리되어 관통 기판 및 기판(2) 내의 전도성 상호접속부(10)를 통한 전기 결합 구조체를 형성할 수 있다. 기판은 다수의 패키지로 개별화될 수 있으며, 이때 각각의 패키지는 하나 이상의 적층된 다이(3a) 또는 적층된 다이(3a, 3b)를 포함한다. 개별화된 적층된 다이 또는 패키지는 다른 기판, 보드, 또는 다른 패키지 상에 실장될 수 있다.
도 7a는 일 실시예에 따른, 접합된 구조체를 형성하기 위한 방법(70)을 예시한 순서도이다. 방법(70)은 도 1a 내지 도 6e의 실시예와 함께 사용될 수 있다. 블록(72)에서, 제1 개별화된 집적 디바이스 다이가 캐리어에 실장될 수 있다. 본 명세서에서 설명되는 바와 같이, 제1 다이는 임의의 적합한 타입의 집적 디바이스 다이를 포함할 수 있다. 일부 실시예에서, 다이는 KGD를 포함할 수 있으며, 예컨대 다이는 실장 전에 시험될 수 있다. 본 명세서에서 설명되는 바와 같이, 다이는 일부 실시예에서 캐리어에 직접 접합될 수 있으며, 예컨대 다이 및 캐리어는 접합을 위해 적합하게 준비될 수 있다. 다이 및 캐리어의 비전도성 및 전도성 영역이 개재하는 접착제 없이 그리고 외부 압력의 인가 없이 서로 직접 접합될 수 있다.
블록(74)을 참조하면, 실장 후에, 제1 집적 디바이스 다이가 박화될 수 있다. 예를 들어, 일부 배열에서, 제1 다이의 후면(이는 활성 또는 전방 면 반대편에 있을 수 있음)은 에칭, 연삭, 또는 폴리싱되어 제1 다이의 부분들을 제거할 수 있다. 제1 다이의 박화는 저-프로파일 패키징 배열로의 다수의 디바이스 다이의 사용을 가능하게 할 수 있다. 또한, 본 명세서에서 설명되는 바와 같이, 일부 실시예에서, 박화 전에 또는 박화 후에 상호접속부(예컨대, TSV)가 제1 다이 내에 형성될 수 있다. 도 1a 내지 도 6e의 실시예에서, 보호 재료(이는 제1 층(12), 제2 층(15), 추가의 보호 층(40), 및 제3 층(45) 중 하나 이상의 다양한 부분들을 포함할 수 있음)가 제1 다이 위에 그리고 다이 사이에 배치되는 캐리어의 부분들 위에 적용될 수 있다. 보호 재료는 박화 전에 또는 박화 후에 제공될 수 있다. 다양한 실시예에서, 추가의 디바이스 다이가 제1 다이 상에 적층되고 그것에 접속될(예컨대, 그것과 직접 접합될) 수 있다.
도 7b는 다른 실시예에 따른, 접합된 구조체를 형성하기 위한 방법(76)을 예시한 순서도이다. 방법(76)은 도 1a 내지 도 6e의 실시예와 함께 사용될 수 있다. 블록(77)에서, 제1 집적 디바이스 다이(이는 개별화될 수 있음)가 캐리어에 실장될 수 있다. 본 명세서에서 설명되는 바와 같이, 제1 다이는 임의의 적합한 타입의 집적 디바이스 다이를 포함할 수 있다. 일부 실시예에서, 다이는 KGD를 포함할 수 있으며, 예컨대 다이는 실장 전에 시험될 수 있다. 본 명세서에서 설명되는 바와 같이, 다이는 일부 실시예에서 캐리어에 직접 접합될 수 있으며, 예컨대 다이 및 캐리어는 접합을 위해 적합하게 준비될 수 있다. 다이 및 캐리어의 비전도성 및 전도성 영역이 개재하는 접착제 없이 그리고 외부 압력의 인가 없이 서로 직접 접합될 수 있다.
블록(78)을 참조하면, 실장 후에, 제1 층을 포함하는 보호 재료가 제1 집적 디바이스 다이의 표면 상에 제공될 수 있다. 유익하게는, 제1 층은 평탄화 또는 다른 처리 단계 중에 제1 다이의 에지를 치핑으로부터 보호할 수 있다. 제1 층은 제1 다이의 그것에 근사한 CTE를 가진 그리고 비교적 높은 GTT를 갖는 비교적 경질 재료를 포함할 수 있다. 제1 층은 제1 다이의 노출된 후방 표면 위에 그리고 인접한 다이들 사이의 캐리어의 부분들 위에 제공될 수 있다. 본 명세서에서 설명되는 바와 같이, 일부 실시예에서, 보호 재료는 제1 다이 위에 그리고/또는 인접한 다이들 사이의 공간 내에 배치되는 추가의 층(예컨대, 제2 층(15), 제3 층(45), 및 추가의 보호 층(40)의 부분들)을 포함할 수 있다.
블록(79)에서, 제1 층의 적어도 일부분이 평탄화되어 제1 집적 디바이스 다이의 일부분을 제거할 수 있다. 예를 들어, 일부 실시예에서, 화학 기계적 폴리싱(CMP) 기술이 사용되어 제1 층의 일부를 제거할 수 있으며, 이는 일부 실시예에서 상호접속부를 노출시킬 수 있다. 보호 재료가 다수의 층을 포함하는 실시예에서, 다른 층은 평탄화 중에 부분적으로 또는 완전히 제거될 수 있다. 유리하게는, 보호 재료는 평탄화 공정 중에 다이를 보호할 수 있다. 본 명세서에서 설명되는 바와 같이, 추가의 디바이스 다이가 제1 집적 디바이스 다이 상에 적층되고 그것에 접속될(예컨대, 그것과 직접 접합될) 수 있다.
도 8은 다양한 실시예에 따른, 하나 이상의 접합된 구조체(1)를 통합한 시스템(80)의 개략도이다. 시스템(80)은 임의의 적합한 타입의 전자 디바이스, 예컨대 모바일 전자 디바이스(mobile electronic device)(예컨대, 스마트폰, 태블릿 컴퓨팅 디바이스, 랩톱 컴퓨터 등), 데스크톱 컴퓨터, 자동차 또는 그의 구성요소, 스테레오 시스템, 의료 디바이스, 카메라, 또는 임의의 다른 적합한 타입의 시스템을 포함할 수 있다. 일부 실시예에서, 전자 디바이스는 마이크로프로세서, 그래픽 프로세서, 전자 기록 디바이스, 또는 디지털 메모리를 포함할 수 있다. 시스템(80)은 예컨대 하나 이상의 머더보드(motherboard)에 의해 시스템(80)에 기계적으로 그리고 전기적으로 접속되는 하나 이상의 디바이스 패키지(82)를 포함할 수 있다. 각각의 패키지(82)는 하나 이상의 접합된 구조체(1)를 포함할 수 있다. 도 8에 도시된 접합된 구조체(1)는 도 1a 내지 도 7b와 관련하여 전술되고 도시된 접합된 구조체(1) 중 임의의 것을 포함할 수 있다. 접합된 구조체(1)는 시스템(80)을 위한 다양한 기능을 수행하는 하나 이상의 집적 디바이스 다이를 포함할 수 있다.
따라서, 본 명세서에 개시된 실시예는 유리하게는 개별화 후 다이의 박화를 패키징 레벨에서 가능하게 할 수 있다. 제1 보호 층(12)을 포함하는 보호 재료의 사용은 유익하게는 폴리싱 중에 다이, 특히 다이 에지를 보호할 수 있다. 제1 보호 층(12)은 처리 중에 다이를 고정시키고 밀봉할 수 있다. 또한, 보호 재료는 유익하게는 구조체의 평탄화를 용이하게 할 수 있는 제1 층(12)의 갭들 사이의 제2 충전제 재료를 추가로 포함할 수 있다. 일부 실시예에서, 제3 충전제 재료, 실제로는 임의의 적합한 개수의 충전제 재료가 구조체의 평탄화를 용이하게 하기 위해 사용될 수 있다. 일부 실시예에서, 제2 충전제 재료는 충전제 재료의 기계적 및 열적 특성을 개선하기 위해 매립된 충전제 입자를 포함할 수 있다. 일부 실시예에서, 추가의 보호 층(40)이 제2 층(15)(또는 다른 층) 위에 제공되어, 디싱에 저항하고 전체 수율을 개선하는 대칭 유전체 구조체를 제공할 수 있다. 개별화된 다이를 기판 상에 실장한 후의 박화가 또한 다이의 후속 적층 및 접합을 용이하게 할 수 있다.
유리하게는, 본 명세서에 개시된 방법은 임의의 적합한 초기 두께를 가진 다이를 사용할 수 있고, 인접한 다이는 상이한 두께를 가질 수 있다. 또한, 에칭의 양이 다른 공정에서보다 적을 수 있기 때문에, 다이(예컨대, 규소 다이)의 에칭 시간이 감소될 수 있다. 또한, 일부 실시예에서 상호접속부를 형성하기 전에 다이가 박화될 수 있기 때문에, 전도성 상호접속부를 폴리싱, 도금, 및 제공하기 위한 시간이 또한 감소될 수 있다.
일 실시예에서, 접합된 구조체를 형성하기 위한 방법이 개시된다. 방법은 제1 개별화된 집적 디바이스 다이를 캐리어에 실장하는 단계를 포함할 수 있다. 방법은 실장 후에 제1 집적 디바이스 다이를 박화시키는 단계를 포함할 수 있다. 방법은 제1 층을 포함하는 보호 재료를 제1 집적 디바이스 다이의 노출된 표면 상에 제공하는 단계를 포함할 수 있다.
다른 실시예에서, 접합된 구조체가 개시된다. 접합된 구조체는 캐리어 및 캐리어의 상부 표면에 실장되는 하부 표면을 갖는 제1 집적 디바이스 다이를 포함할 수 있다. 제1 집적 디바이스 다이는 하부 표면 반대편의 상부 표면 및 제1 집적 디바이스 다이의 상부 표면과 하부 표면 사이의 측부 표면을 포함할 수 있다. 접합된 구조체는 제1 집적 디바이스 다이의 측부 표면 상에 배치되는 제1 부분을 갖는 제1 층을 포함하는 보호 재료를 포함할 수 있고, 제1 층은 제1 집적 디바이스 다이의 측부 표면보다 경질이다.
다른 실시예에서, 접합된 구조체를 형성하기 위한 방법이 개시된다. 방법은 제1 집적 디바이스 다이를 캐리어에 실장하는 단계를 포함할 수 있다. 방법은 실장 후에, 제1 층을 포함하는 보호 재료를 제1 집적 디바이스 다이의 표면 상에 제공하는 단계를 포함할 수 있다. 방법은 제1 층의 적어도 일부분을 평탄화하여 제1 집적 디바이스 다이의 일부분을 제거하는 단계를 포함할 수 있다.
개시된 실시예 및 종래 기술에 대해 달성되는 이점을 요약하는 목적을 위해, 소정 목적 및 이점이 본 명세서에 기술되었다. 물론, 반드시 모든 그러한 목적 또는 이점이 임의의 특정 실시예에 따라 달성될 수 있는 것은 아니라는 것이 이해되어야 한다. 따라서, 예를 들어, 당업자는 개시된 구현예가, 반드시 본 명세서에 교시되거나 제안될 수 있는 바와 같은 다른 목적 또는 이점을 달성하지는 않고서, 본 명세서에 교시되거나 제안되는 바와 같은 하나의 이점 또는 이점들의 군을 달성하거나 최적화하는 방식으로 실시되거나 수행될 수 있는 것을 인식할 것이다.
이들 실시예 모두는 본 개시 내용의 범주 내에 있는 것으로 의도된다. 이들 및 다른 실시예는 첨부된 도면을 참조하는 실시예의 하기의 상세한 설명으로부터 당업자에게 용이하게 명백해질 것이며, 청구범위는 개시된 임의의 특정 실시예(들)로 제한되지 않는다. 이러한 소정 실시예 및 예가 본 명세서에 개시되었지만, 개시된 구현예는 구체적으로 개시된 실시예를 넘어 다른 대안적인 실시예 및/또는 그의 사용과 명백한 변경 및 등가물로 확장되는 것이 당업자에 의해 이해될 것이다. 또한, 수개의 변형이 상세히 도시되고 기술되었지만, 다른 변경이 본 개시 내용에 기초하여 당업자에게 용이하게 명백할 것이다. 또한, 실시예의 특정 특징 및 태양의 다양한 조합 또는 하위-조합이 이루어지고 여전히 범주 내에 속할 수 있는 것으로 고려된다. 개시된 실시예의 다양한 특징 및 태양이 개시된 구현예의 다양한 형태를 형성하기 위해 서로 조합되거나 대체될 수 있는 것이 이해되어야 한다. 따라서, 본 명세서에 개시된 발명 요지의 범주는 전술된 특정한 개시된 실시예로 제한되어야 하는 것이 아니라, 하기의 청구범위의 완전한 이해에 의해서만 결정되어야 하는 것으로 의도된다.

Claims (79)

  1. 접합된 구조체(bonded structure)를 형성하기 위한 방법으로서,
    제1 개별화된 집적 디바이스 다이(singulated integrated device die)를 개재하는 접착제 없이 캐리어(carrier)에 직접 접합시켜, 상기 제1 개별화된 집적 디바이스 다이 및 상기 캐리어의 각각의 접합 표면들이 직접 접촉하게 하는 단계;
    직접 접합 후에, 상기 제1 개별화된 집적 디바이스 다이를 박화(thinning)시키는 단계; 및
    제1 층을 포함하는 보호 재료(protective material)를 상기 제1 개별화된 집적 디바이스 다이의 노출된 표면 상에 제공하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 층의 적어도 일부분을 제거하는 단계를 추가로 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 층은 상기 제1 개별화된 집적 디바이스의 열 팽창 계수(coefficient of thermal expansion)로부터 15 ppm/℃ 이내에 있는 열 팽창 계수를 갖는, 방법.
  4. 제2항에 있어서, 상기 제1 층은 규소계 유전체(silicon-based dielectric) 또는 중합체를 포함하는, 방법.
  5. 제4항에 있어서, 상기 제1 층은 중합체를 포함하고, 상기 중합체는 250℃ 초과의 유리 전이 온도(glass transition temperature)를 갖는, 방법.
  6. 제4항에 있어서, 상기 제1 층은 중합체를 포함하고, 상기 중합체는 상기 중합체 내에 복수의 충전제 입자들(filler particles)을 포함하는, 방법.
  7. 제1항에 있어서, 상기 제1 개별화된 집적 디바이스 다이의 후면(backside)의 일부분을 제거하여 상기 제1 개별화된 집적 디바이스 다이의 후방 표면을 노출시키는 단계를 추가로 포함하는, 방법.
  8. 접합된 구조체를 형성하기 위한 방법으로서,
    제1 개별화된 집적 디바이스 다이를 캐리어에 실장하는 단계;
    실장 후에, 상기 제1 개별화된 집적 디바이스 다이를 박화시키는 단계;
    제1 층을 포함하는 보호 재료를 상기 제1 개별화된 집적 디바이스 다이의 노출된 표면 상에 제공하는 단계;
    상기 제1 층의 적어도 일부분을 제거하는 단계; 및
    적어도 상기 제1 개별화된 집적 디바이스 다이의 상기 노출된 표면을 통해 노출되는 전기 상호접속부(electrical interconnect)를 제공하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 제1 층을 제공하는 단계는 상기 제1 층을 상기 전기 상호접속부 주위에 침착시키는 단계를 포함하는, 방법.
  10. 접합된 구조체를 형성하기 위한 방법으로서,
    제1 개별화된 집적 디바이스 다이를 캐리어에 실장하는 단계;
    실장 후에, 상기 제1 개별화된 집적 디바이스 다이를 박화시키는 단계; 및
    제1 층을 포함하는 보호 재료를 상기 제1 개별화된 집적 디바이스 다이의 노출된 표면 상에 제공하는 단계를 포함하고,
    상기 보호 재료를 제공하는 단계는 상기 제1 층을 상기 제1 개별화된 집적 디바이스 다이의 두께 이상의 두께로 침착시키는 단계를 포함하고, 상기 제1 개별화된 집적 디바이스 다이의 상기 두께는 상기 제1 개별화된 집적 디바이스 다이의 후방 표면과 전방 표면 사이로 정해지는, 방법.
  11. 제1항에 있어서, 제2 층을 상기 제1 층 상에 제공하고 상기 제2 층의 적어도 일부분을 제거하는 단계를 추가로 포함하는, 방법.
  12. 제2항에 있어서, 상기 제1 개별화된 집적 디바이스 다이 위에 남아 있는 상기 제1 층의 잔류 부분을 평탄화(planarizing)하는 단계를 추가로 포함하는, 방법.
  13. 제1항에 있어서, 상기 방법은 상기 제1 층을 제3 집적 디바이스 다이의 노출된 표면 상에 제공하는 단계를 추가로 포함하고, 상기 제3 집적 디바이스 다이는 측방향으로 상기 제1 개별화된 집적 디바이스 다이에 인접하게 위치되는, 방법.
  14. 제8항에 있어서, 상기 전기 상호접속부를 제공하는 단계는 상기 제1 층의 상기 적어도 일부분을 제거한 후에 상기 전기 상호접속부를 형성하는 단계를 포함하는, 방법.
  15. 제11항에 있어서, 제3 층을 상기 제2 층 위에 제공하는 단계를 추가로 포함하는, 방법.
  16. 접합된 구조체로서,
    캐리어;
    개재하는 접착제 없이 상기 캐리어의 상부 표면에 직접 접합되는 하부 표면을 갖는 제1 집적 디바이스 다이 - 이로써, 상기 제1 집적 디바이스 다이의 상기 하부 표면 및 상기 캐리어의 상기 상부 표면이 직접 접촉하게 되고, 상기 제1 집적 디바이스 다이는 상기 하부 표면 반대편의 상부 표면 및 상기 제1 집적 디바이스 다이의 상기 상부 표면과 하부 표면 사이의 측부 표면을 포함함 -; 상기 제1 집적 디바이스 다이의 상기 상부 표면에 직접 접합되는 제2 집적 디바이스 다이; 및
    상기 제1 집적 디바이스 다이의 상기 측부 표면 상에 배치되는 제1 부분을 갖는 제1 층을 포함하는 보호 재료를 포함하는, 접합된 구조체.
  17. 제16항에 있어서, 상기 제1 층의 제2 부분이 상기 제1 집적 디바이스 다이와 제2 집적 디바이스 다이 사이에서 상기 제1 집적 디바이스 다이의 상기 상부 표면 상에 배치되는, 구조체.
  18. 제16항에 있어서, 상기 제1 층은 상기 제1 집적 디바이스 다이의 열 팽창 계수로부터 10 ppm/℃ 이내에 있는 열 팽창 계수를 갖는, 구조체.
  19. 제16항에 있어서, 상기 보호 재료는 상기 제1 집적 디바이스 다이의 상기 측부 표면 상에서 상기 제1 층의 상기 제1 부분 위에 배치되는 제2 충전제 층을 포함하는, 구조체.
  20. 제19항에 있어서, 상기 보호 재료는 상기 제1 층의 제2 부분 위에 배치되는 제1 부분 및 상기 제2 충전제 층 위에 배치되는 제2 부분을 갖는 제3 층을 포함하는, 구조체.
  21. 접합된 구조체를 형성하기 위한 방법으로서,
    제1 집적 디바이스 다이를 개재하는 접착제 없이 캐리어에 직접 접합시켜, 상기 제1 집적 디바이스 다이 및 상기 캐리어의 각각의 접합 표면들이 직접 접촉하게 하는 단계;
    직접 접합 후에, 제1 층을 포함하는 보호 재료를 상기 제1 집적 디바이스 다이의 표면 상에 제공하는 단계; 및
    상기 제1 층의 적어도 일부분을 평탄화하여 상기 제1 집적 디바이스 다이의 일부분을 제거하는 단계를 포함하는, 방법.
  22. 접합된 구조체를 형성하기 위한 방법으로서,
    제1 집적 디바이스 다이를 캐리어에 실장하는 단계;
    실장 후에, 제1 층을 포함하는 보호 재료를 상기 제1 집적 디바이스 다이의 표면 상에 제공하는 단계; 및
    상기 제1 층의 적어도 일부분을 평탄화하여 상기 제1 집적 디바이스 다이의 일부분을 제거하는 단계를 포함하고,
    상기 제1 층은 상기 제1 집적 디바이스 다이의 열 팽창 계수로부터 10 ppm/℃ 이내에 있는 열 팽창 계수를 갖는, 방법.
  23. 제21항에 있어서, 상기 제1 집적 디바이스 다이의 후면의 일부분을 제거하여 상기 제1 집적 디바이스 다이의 후방 표면을 노출시키는 단계를 추가로 포함하는, 방법.
  24. 제21항에 있어서, 상기 제1 층을 제공하는 단계는 상기 제1 층을 상기 제1 집적 디바이스 다이의 두께 이상의 두께로 침착시키는 단계를 포함하고, 상기 제1 집적 디바이스 다이의 상기 두께는 상기 제1 집적 디바이스 다이의 후방 표면과 전방 표면 사이로 정해지는, 방법.
  25. 제21항에 있어서, 제2 층을 상기 제1 층 상에 제공하고 상기 제2 층의 적어도 일부분을 제거하는 단계를 추가로 포함하는, 방법.
  26. 제8항에 있어서, 상기 제1 개별화된 집적 디바이스 다이를 상기 캐리어에 실장하는 단계는 상기 제1 개별화된 집적 디바이스 다이를 상기 캐리어에 직접 접합시켜 상기 제1 개별화된 집적 디바이스 다이 및 상기 캐리어의 각각의 접합 표면들이 직접 접촉하게 하는 단계를 포함하는, 방법.
  27. 제10항에 있어서, 상기 제1 개별화된 집적 디바이스 다이를 상기 캐리어에 실장하는 단계는 상기 제1 개별화된 집적 디바이스 다이를 상기 캐리어에 직접 접합시켜 상기 제1 개별화된 집적 디바이스 다이 및 상기 캐리어의 각각의 접합 표면들이 직접 접촉하게 하는 단계를 포함하는, 방법.
  28. 제16항에 있어서, 상기 제1 층의 영 계수(Young's modulus)가 20 GPa 내지 200 GPa 범위 내에 있는, 구조체.
  29. 제16항에 있어서, 상기 제1 층은 상기 제1 집적 디바이스 다이의 벌크 반도체 재료(bulk semiconductor material)보다 경질인(harder), 구조체.
  30. 제22항에 있어서, 상기 제1 집적 디바이스 다이를 상기 캐리어에 실장하는 단계는 상기 제1 집적 디바이스 다이를 상기 캐리어에 직접 접합시켜 상기 제1 집적 디바이스 다이 및 상기 캐리어의 각각의 접합 표면들이 직접 접촉하게 하는 단계를 포함하는, 방법.
  31. 제1항에 있어서, 상기 박화시키는 단계 이전에 보호 재료를 제공하는 단계를 더 포함하는, 방법.
  32. 제1항에 있어서, 상기 제1 개별화된 집적 디바이스 다이 위에 제2 집적 디바이스 다이를 제공하는 단계를 더 포함하는, 방법.
  33. 제32항에 있어서, 상기 제1 개별화된 집적 디바이스 다이 위에 제2 집적 디바이스 다이를 제공하는 단계는 상기 제2 집적 디바이스 다이를 상기 제1 개별화된 집적 디바이스 다이의 상부 표면에 직접 접합시키는 단계를 포함하는, 방법.
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