KR100553853B1 - 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의적층 방법 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의적층 방법 Download PDF

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오리까와고우헤이
우노다다시
안도후미히꼬
다까시마아끼라
오노데라히로시
요시다에이지
테시로기가즈오
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후지쯔 가부시끼가이샤
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    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

본 발명은 복수의 반도체장치를 적층하여 삼차원 구조로 하여 실장 밀도의 향상을 도모할 수 있는 반도체장치 및 반도체장치의 제조방법을 제공하는 것을 목적으로 한다. 인터포우저(1)의 편면(片面)에 반도체 칩(3)을 탑재하여, 반도체 칩(3)의 전극과 본딩패드(5)를 접속한다. 본딩패드(5)에 접속된 볼패드(8)에 솔더볼(7)을 설치한다. 볼패드(8)의 솔더볼 반대측의 인터포우저(1)에 관통홀(9)을 설치한다. 솔더볼의 높이를 반도체 칩(3)의 봉지 수지(2)의 높이보다 높게 한다.
반도체장치, 반도체소자, 패키지, 돌기전극, 적층구조, 적층방법

Description

반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 적층 방법 {SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE AND METHOD OF STACKING THE SEMICONDUCTOR DEVICES }
도 1 은 종래의 와이어본딩에 의한 팬 아웃형의 반도체장치의 단면도.
도 2 는 종래의 플립칩 실장에 의한 반도체장치의 단면도.
도 3 은 본 발명의 제 1 실시예에 의한 반도체장치의 일례의 단면도.
도 4 는 본 발명의 제 1 실시예에 의한 반도체장치의 변형예의 단면도.
도 5 는 본 발명의 제 1 실시예에 의한 반도체장치의 인터포우저의 평면도.
도 6 은 도 3 에서 나타낸 반도체장치를 적층한 구조를 나타낸 단면도.
도 7 은 도 4 에서 나타낸 반도체장치를 적층한 구조를 나타낸 단면도.
도 8 은 도 4 에서 나타낸 반도체장치의 변형예를 나타낸 단면도.
도 9 는 도 4 에서 나타낸 반도체장치의 적층구조의 일례를 나타낸 단면도.
도 10 은 도 4 에서 나타낸 반도체장치의 변형예를 나타낸 단면도.
도 11 은 볼패드의 변형예를 나타낸 단면도.
도 12 는 본 발명의 제 2 실시예에 의한 반도체장치의 일례의 단면도.
도 13 은 본 발명의 제 2 실시예에 의한 반도체장치의 변형예의 단면도.
도 14 는 도 12 에서 나타낸 반도체장치를 적층한 구조의 단면도.
도 15 는 도 13 에서 나타낸 반도체장치를 적층한 구조의 단면도.
도 16 은 본 발명의 제 3 실시예에 의한 반도체장치의 일례의 단면도.
도 17 은 본 발명의 제 3 실시예에 의한 반도체장치의 변형예의 단면도.
도 18 은 본 발명의 제 4 실시예에 의한 반도체장치의 단면도.
도 19 는 본 발명의 제 5 실시예에 의한 반도체장치의 일례의 단면도.
도 20 은 본 발명의 제 5 실시예에 의한 반도체장치의 변형예의 단면도.
도 21 은 도 19 및 도 20 에 나타낸 반도체장치의 변형예를 적층한 구조를 나타낸 모식도.
도 22 는 본 발명의 제 5 실시예에 의한 반도체장치의 칩 탑재 공정을 나타낸 모식도.
도 23 은 본 발명의 제 5 실시예에 의한 반도체장치의 와이어본딩 공정을 나타낸 모식도.
도 24 는 본 발명의 제 5 실시예에 의한 반도체장치의 와이어본딩 공정을 나타낸 모식도.
도 25 는 본 발명의 제 5 실시예에 의한 반도체장치의 수지봉지 공정을 나타낸 모식도.
도 26 은 본 발명의 제 5 실시예에 의한 반도체장치의 수지봉지 공정을 나타낸 모식도.
도 27 은 개개의 반도체장치를 자르는 공정을 나타낸 모식도.
도 28 은 본 발명의 제 5 실시예에 의한 반도체장치를 기판에 탑재한 상태를 나타낸 모식도.
도 29 는 레지스트에 의해 인터포우저를 보강하는 예를 나타낸 모식도.
도 30 은 레지스트에 의해 반도체장치의 위치 결정을 행하는 예를 나타낸 모식도.
도 31 은 본 발명 실시예에 의한 반도체장치를 조합한 적층구조를 설명하기 위한 도면.
도 32 는 본 발명 실시예에 의한 반도체장치를 조합한 적층구조를 설명하기 위한 도면.
도 33 은 본 발명 실시예에 의한 반도체장치를 조합한 적층구조를 설명하기 위한 도면.
도 34 는 본 발명 실시예에 의한 반도체장치의 적층방법에 사용하는 적층장치를 나타낸 주요부 구성도.
도 35 는 캐리어 스테이지에 장착된 반도체장치를 나타낸 도면.
도 36 은 전사 헤드에 플럭스를 도포하는 방법을 설명하기 위한 도면.
도 37 은 전사 헤드를 사용하여 솔더볼에 플럭스를 전사하는 방법을 설명하기 위한 도면.
도 38 은 전사 헤드를 상세하게 설명하기 위한 사시도.
도 39 는 각종 전사 헤드의 구조를 설명하기 위한 도면.
도 40 은 솔더볼에 플럭스가 설치된 상태를 나타낸 도면.
도 41 은 스택헤드에 의해 패키지 공급 테이블상의 반도체장치를 흡착하는 상태를 나타낸 도면.
도 42 는 카메라 유닛을 사용하여 각반도체장치의 위치 인식 처리를 행하고 있는 상태를 나타낸 도면.
도 43 은 반도체장치를 적층하고 있는 상태를 나타낸 도면.
도 44 는 적층된 반도체장치를 나타낸 도면.
도 45 는 전사 헤드에 의해 솔더볼의 정형(整形)을 행하는 방법을 설명하기 위한 도면.
도 46 은 위치 결정 지그(jig)를 사용하여 적층된 반도체장치의 위치 정확도를 향상시키는 방법을 설명하기 위한 도면.
도 47 은 위치 결정 지그를 클립부재로 고정한 상태로 리플로우 처리를 행하는 방법을 설명하기 위한 도면.
도 48 은 본 발명 실시예에 의한 반도체장치의 적층방법에 사용하는 적층장치를 나타낸 주요부 구성도.
도 49 는 캐리어 스테이지에 장착된 반도체장치를 나타낸 도면.
도 50 은 플럭스 공급부의 플럭스 장전부에 플럭스를 장전하는 방법을 설명하기 위한 도면.
도 51 은 스택헤드에 의해 패키지 공급 테이블상의 반도체장치를 흡착하는 상태를 나타낸 도면.
도 52 는 반도체장치의 솔더볼에 플럭스를 설치하는 방법을 설명하기 위한 도면.
도 53 은 카메라 유닛을 사용하여 각 반도체장치의 위치 인식 처리를 행하고 있는 상태를 나타낸 도면.
도 54 는 반도체장치를 적층하고 있는 상태를 나타낸 도면.
도 55 는 적층된 반도체장치를 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명 ※
1, 1A, 21: 인터포우저 2: 봉지 수지
3, 3A, 3-1, 3-2: 반도체 칩 4: Au 와이어
5: 본딩패드 6: DB재
7, 7A, 7B, 7C: 솔더볼 8, 8B: 볼패드
9: 관통홀 10: 솔더 레지스트
10A, 10B: 레지스트 11: 하부충전재
12: 돌기전극 21a: 개구
22: 비어홀 24: UV 테이프
13, 39: 완충재 30: 지그(jig)
31: 완충부재 32: 압압부재
33A, 33B: 몰드 금형 34: 러너(runner)
35A, 35B: 게이트 36: 휨방지 핀
37: UV 테이프 38: 기판
40: 반도체장치 41: 패키지 공급 테이블
42: 스택헤드 43A, 43B: 플럭스 공급부
44A∼44E: 전사 헤드 45: 카메라 유닛
46A, 46B: 캐리어 스테이지 50: 플럭스
54A∼54C: 플럭스 도포부 55: 위치 결정 지그
57: 클립부재 58: 플럭스 장전홈
본 발명은 반도체장치 및 반도체장치의 제조 방법에 관한 것으로, 특히 복수의 반도체장치를 적층하여 삼차원 구조로 하여 실장밀도의 향상을 도모하는데 적합한 반도체장치 및 그 반도체장치의 제조 방법에 관한 것이다.
전자기기의 소형화, 경량화, 박형화와 더불어 전자기기에 사용되는 반도체장치에도 소형화, 박형화가 요구된다. 이러한 요구에 대처하기 위하여 반도체장치의 패키지는, 단자가 4방향으로 걸윙(gull wing) 형상으로 연출(延出)된 표면 실장용 QFP로부터, 패키지의 저면에 외부 접속 단자를 에리어 어레이(area array) 형상으로 배치한 BGA(볼 그리드 어레이)형 패키지 혹은 CSP(칩 사이즈 패키지)로 이행되어 오고 있다.
이러한 반도체 패키지에 있어서 반도체 칩을 재배선기판(인터포우저)에 실장하여 인터포우저(interposer)에 의해 반도체 칩 주위에 외부 접속용 단자를 배치한 이른바 팬 아웃형(fan-out type)의 패키지가 많이 사용되고 있다.
도 1 은 종래의 팬 아웃형 반도체장치의 단면도이다. 도 1 에서 반도체 칩(3)은 폴리이미드 기판 또는 유리에폭시 기판으로 된 인터포우저(1)에 탑재되고, 봉지 수지(2)에 의해 봉지되어 있다. 반도체 칩(3)은 페이스업(face-up)의 상태로 DB재(본딩재)(6)에 의해 인터포우저(1)에 고정되어 있다. 인터포우저(1)의 상면에는 본딩패드(5) 및 볼패드(8)가 형성되어 있으며, 각각 배선 패턴에 의해 접속되어 있다.
반도체 칩(3)의 전극과 본딩패드(5)는 Au 와이어(4)에 의해 접속되어 있다. 또한 인터포우저(1)의 반도체 칩(3)이 탑재된 면은 반도체 칩(3), Au 와이어(4), 본딩패드(5) 등을 보호하기 위하여 에폭시계 수지 등으로 이루어진 봉지 수지(2)에 의해 봉지되어 있다. 인터포우저(1)의 볼패드(8) 및 본딩패드(5)에 대응하는 위치에는, 그 하면측으로부터 관통홀(비어홀: via hole)(9)이 형성되고 볼패드(8) 및 본딩패드(5)에 솔더볼(7)이 설치되어 있다. 따라서 반도체 칩(3)은 인터포우저(1)를 통하여 외부 접속단자인 솔더볼(7)에 전기적으로 접속되어 있으며, 솔더볼(7)은 인터포우저(1)의 하면측에 돌출하여 설치되어 있다.
도 2 는 종래의 풀립칩 실장형의 CSP(칩 사이즈 패키지)의 단면도이다. 도 2 에서 도 1 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이며 그 설명은 생략한다.
도 2 에 있어서 반도체 칩(3)은 페이스다운(face-down)의 상태로 인터포우저(1)에 풀립칩 실장되어 있다. 즉, 반도체 칩(3)은 접속용 범프(12)를 갖고 있으며, 접속용 범프(12)가 본딩패드(5)에 접속되어 있다. 반도체 칩(3)과 인터포우저(1) 사이에는 하부충전재(11)가 충전되어 반도체 칩(3)은 인터포우저(1) 에 고정되어 있다. 도 1 에 나타낸 반도체장치와 같이 인터포우저(1)에는 관통홀(비어홀)(9)이 설치되고, 솔더볼(7)이 인터포우저(1)의 하면측에 돌출하여 설치되어 있다.
상술한 반도체 패키지에서는 반도체 칩을 포함한 패키지의 실장면적을 축소함으로써 패키지 사이즈는 거의 반도체 칩 사이즈까지 축소되어 있다. 따라서 패키지 구조의 이차원적인 축소는 거의 한계에 달하고 있는 것으로 생각되며, 앞으로는 반도체장치의 소형화를 삼차원적으로 생각할 것이 요구된다. 즉, 반도체장치의 실장면적뿐만 아니라 실장체적을 얼마나 작게 할 수 있느냐 하는 것이 중요하게 되는 것이다.
본 발명은 상술한 과제를 감안하여 이루어진 것으로, 반도체장치 패키지를 간단한 구조로 적층하여 일체화함으로써 반도체장치를 삼차원적으로 실장 가능하게 한 반도체장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해서, 본 발명에 의한 반도체장치는,
반도체소자;
상기 반도체소자가 탑재되는 제 1 면과, 상기 제 1 면의 반대측의 제 2 면을 갖는 재배선 기판;
상기 재배선 기판의 제 1 면 상의 상기 반도체소자의 주위에 배치되고 상기 반도체소자와 전기적으로 접속된 전극 패드;
상기 전극 패드 상에 설치된 돌기전극; 및
상기 재배선 기판의 상기 제 2 면으로부터 상기 전극 패드에 이르는 관통홀을 구비하고,
상기 돌기전극의 상기 제 1 면으로부터의 높이를, 상기 반도체소자의 상기 제 2 면으로부터의 봉지 높이보다 높게 한 구성으로 한다.
또한, 본 발명에 의한 반도체장치는,
반도체소자;
상기 반도체소자가 탑재되는 제 1 면과, 상기 제 1 면의 반대측의 제 2 면을 갖는 재배선 기판;
상기 재배선 기판의 제 1 면 상의 상기 반도체소자의 주위에 배치되고 상기 반도체소자와 전기적으로 접속된 전극 패드;
상기 재배선 기판의 상기 제 2 면으로부터 상기 전극 패드에 이르는 관통홀; 및
상기 관통홀측으로부터 상기 전극 패드에 설치된 돌기전극을 구비하고,
상기 돌기전극의 상기 제 2 면으로부터의 높이를, 상기 반도체소자의 상기 전극 패드로부터의 봉지 높이보다 높게 한 구성으로 한다.
또한, 본 발명은,
제 1 항 또는 제 2 항에 있어서, 상기 반도체소자에 다른 반도체소자를 적층 고정하여 일체로 봉지한 구성으로 한다.
또한, 본 발명은,
제 1 및 제 2 반도체소자;
상기 제 1 반도체소자가 탑재된 제 1 면과, 상기 제 2 반도체소자가 탑재된 제 2 면을 갖는 재배선 기판;
상기 재배선 기판의 제 1 면 상의 상기 제 1 반도체소자의 주위에 배치되고 상기 제 1 반도체소자와 전기적으로 접속된 제 1 전극 패드;
상기 재배선 기판의 제 2 면 상의 상기 제 2 반도체소자의 주위에 배치되고 상기 제 2 반도체소자와 전기적으로 접속된 제 2 전극 패드;
상기 제 1 전극 패드와 상기 제 2 전극 패드를 전기적으로 접속하는 비어홀; 및
상기 제 1 전극 패드와 상기 제 2 전극 패드의 어느 한 쪽에 설치된 돌기전극을 구비하고,
상기 돌기전극의 높이를, 상기 제 1 반도체소자의 봉지 높이보다 높게 한 구성으로 한다.
또한, 본 발명은,
제 4 항에 있어서, 상기 돌기전극은 상기 제 1 반도체소자의 봉지 높이와 상기 제 2 반도체소자의 봉지 높이의 합보다 높게 한 구성으로 한다.
또한, 본 발명은,
제 4 항 또는 제 5 항에 있어서, 상기 제 1 반도체소자 및 상기 제 2 반도체소자의 적어도 어느 한 쪽에 제 3 반도체소자를 적층 고정하여 일체로 봉지한 구성 으로 한다.
또한, 본 발명은,
제 4 항 또는 제 5 항에 있어서, 상기 제 1 및 제 2 반도체소자는 와이어본딩에 의해 상기 제 1 및 제 2 전극 패드에 접속되고, 상기 제 1 전극 패드 상에서의 와이어 접속 위치는, 상기 제 2 전극 패드 상에서의 와이어 접속 위치로부터 어긋나 있는 구성으로 한다.
또한, 본 발명은,
제 1 항 내지 제 7 항에 기재된 반도체장치를 복수개 적층하여 접속한 적층구조를 갖는 반도체장치로서, 적층구조 중 상측 반도체장치의 전극수와 하측 반도체장치의 전극수가 상이한 구성으로 한다.
또한, 본 발명은,
재배선 기판의 제 1 면에 제 1 반도체소자가 탑재되고, 상기 제 1 면의 반대측의 제 2 면에 제 2 반도체소자가 탑재된 반도체장치의 제조방법으로서,
상기 재배선 기판의 제 1 면에 상기 제 1 반도체소자를 탑재하는 단계;
상기 재배선 기판을 뒤집어서, 상기 제 1 반도체소자가 수용되는 오목부를 가지며 또한 상기 제 1 반도체소자를 상기 오목부 내에서 지지하는 완충부재를 갖는 지그 상에 상기 재배선 기판을 탑재하여 두는 단계; 및
상기 재배선 기판의 제 2 면에 상기 제 2 반도체소자를 탑재하는 단계를 포함하는 구성으로 한다.
또한, 본 발명은,
재배선 기판, 상기 재배선 기판 중앙에 탑재됨과 동시에 패키지로 보호되는 반도체소자, 상기 재배선 기판의 상기 반도체소자의 외주 위치에 설치된 돌기전극, 및 상기 재배선 기판의 상기 돌기전극 설치면과 반대측면에 상기 돌기전극과 대향하도록 설치된 전극 패드를 갖는 복수의 반도체장치를, 상기 돌기전극과 상기 전극 패드를 접합함으로써 적층하는 반도체장치의 적층방법에 있어서,
상기 돌기전극이 적층방향에 대해 상측이 되도록 상기 반도체장치를 배치함과 동시에 상기 돌기전극의 설치 위치와 대응하는 위치에만 플럭스가 도포되는 플럭스 도포부를 갖는 전사 헤드를 이용하여, 상기 돌기전극 상에 상기 플럭스를 전사하는 플럭스 설치 공정을 갖는 구성으로 한다.
또한, 본 발명은,
재배선 기판, 상기 재배선 기판의 중앙에 탑재됨과 동시에 패키지로 보호되는 반도체소자, 상기 재배선 기판의 상기 반도체소자의 외주 위치에 설치된 돌기전극, 및 상기 재배선 기판의 상기 돌기전극 설치면과 반대측 면에 상기 돌기전극과 대향하도록 설치된 전극 패드를 갖는 복수의 반도체장치를, 상기 돌기전극과 상기 전극 패드를 접합함으로써 적층하는 반도체장치의 적층방법에 있어서,
상기 돌기전극의 설치 위치에 대응한 위치에만 플럭스가 장전된 플럭스 장전부를 갖는 플럭스 공급부재에, 상기 돌기전극이 적층방향에 대해 하측이 되는 상태로 상기 반도체장치를 반송하고, 상기 돌기전극을 상기 플럭스 장전부에 침지함으로써 상기 돌기전극 상에 상기 플럭스를 설치하는 플럭스 설치 공정을 갖는 구성으로 한다.
상기의 각 수단은 다음과 같이 작용한다.
본 발명에 의하면, 돌기전극이 설치된 전극 패드의 뒤쪽 인터포우저에 관통홀이 설치되고, 전극 패드의 뒤쪽면(돌기전극과 반대측의 면)이 관통홀 내에 노출된다. 또한 돌기전극의 높이가 반도체소자의 봉지 높이보다 높기 때문에 같은 구조의 반도체장치를 적층할 경우 상측 반도체장치의 돌기전극을 하측 반도체장치의 관통홀 내의 전극 패드에 접속할 수 있다. 이 때 상측 반도체장치의 반도체소자가 봉지된 부분은 돌기전극에 의해 상측 반도체장치의 재배선 기판과 하측 반도체장치의 재배선 기판 사이에 형성된 공간에 수용된다. 따라서 돌기전극만으로 각 반도체장치의 접속과 각 반도체장치간의 거리를 규정할 수 있으며, 간단한 구성으로 복수의 반도체장치의 적층구조를 실현할 수 있다. 또한 재배선 기판은 반도체소자의 탑재면을 갖고 있으며, 이 탑재면에 배선 패턴을 형성함으로써 재배선 기판 상에서 전극 패드를 자유롭게 배치할 수 있다.
또한, 본 발명에 의하면, 돌기전극이 설치된 전극 패드의 뒤쪽 인타포우저에 관통홀이 설치되고, 전극 패드의 뒤쪽면이 관통홀 내에 노출되고, 이 면에 돌기전극이 설치된다. 또한 돌기전극의 높이가 반도체소자의 봉지 높이보다 높기 때문에 같은 구조의 반도체장치를 적층할 경우 상측 반도체장치의 돌기전극을 하측 반도체장치의 전극 패드에 접속할 수 있다. 이 때, 하측 반도체장치의 반도체소자가 봉지된 부분은 돌기전극에 의해 상측 반도체장치의 재배선 기판과 하측 반도체장치의 재배선 기판 사이에 형성된 공간에 수용된다. 따라서 돌기전극만으로 각 반도체장치의 접속과 각 반도체장치간의 거리를 규정할 수 있으므로, 간단한 구성으로 복수의 반도체장치의 적층구조를 실현할 수 있다. 또한 재배선 기판은 반도체소자의 탑재면을 갖고 있으며, 이 탑재면에 배선 패턴을 형성함으로써 재배선 기판 상에 전극 패드를 자유롭게 배치할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치의 반도체소자에 또 다른 반도체소자를 적층 고정하여 일체로 봉지하기 때문에, 적층구조의 반도체장치를 더욱 적층할 수 있고, 같은 체적 내에 보다 많은 반도체장치를 실장할 수 있다.
또한, 본 발명에 의하면, 재배선 기판의 양면에 반도체소자가 실장되고, 또한 재배선 기판의 양면에 설치된 전극 패드의 한 쪽에만 돌기전극이 설치된다. 재배선 기판 양면의 전극 패드는 비어홀에 의해 전기적으로 접속된다. 따라서, 돌기전극이 설치되어 있지 않은 쪽의 반도체소자의 봉지 높이보다 높은 돌기전극을 갖는 반도체장치를, 돌기전극이 설치되어 있지 않는 쪽에서 적층할 수 있으며, 간단한 구성으로 반도체장치의 적층구조를 실현할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치에 있어서, 돌기전극이 재배선 기판 양측의 반도체소자의 봉지 높이의 총합보다 높기 때문에 동일한 구성의 반도체장치끼리를 적층할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치의 반도체소자에 또 다른 반도체소자를 적층 고정하여 일체로 봉지 하기 때문에, 적층구조의 반도체장치를 더욱 적층할 수 있고, 같은 체적 내에 보다 많은 반도체장치를 실장할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치에 있어서, 재배선 기판 양측의 반도체소자는 와이어본딩에 의해 전극 패드에 접속된다. 그리고 한 쪽의 전극 패드 상에서의 와이어 접속 위치는 반대쪽 전극 패드 상에서의 와이어 접속 위치로부터 어긋나 있다. 양측의 반도체소자 본딩 위치가 같은 경우에는, 한쪽 편의 반도체소자의 와이어본딩을 한 뒤 반대쪽 반도체장치의 와이어본딩을 행하는 경우, 본딩 위치 밑에는 이미 와이어가 쳐지고 있기 때문에 본딩 위치를 하측에서 지지할 수는 없다. 그러나 본 발명에 의한 반도체장치에서는 한쪽 편의 반도체소자의 와이어본딩을 한 뒤, 반대측의 반도체소자의 와이어본딩을 행하는 경우, 반대측의 본딩 위치의 어긋남을 이용하여 본딩되는 부분의 하측에서 본딩 위치를 지지할 수 있고 확실한 와이어본딩을 행할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치를 복수개 적층하여 접속한 적층구조를 갖는 반도체장치에 있어서, 적층구조 중 상측의 반도체장치의 전극수와 하측의 반도체장치의 전극수가 상이한 구성으로 하기 때문에, 사이즈가 다른 반도체소자를 갖는 반도체장치끼리라도 적층할 수 있다.
또한, 본 발명에 의하면, 재배선 기판의 양면에 반도체장치를 탑재할 때 한 쪽의 반도체소자를 탑재한 뒤에 반대 쪽의 반도체소자를 하측에서 지지하면서 탑재할 수 있기 때문에, 양측의 반도체장치를 확실하게 재배선 기판에 탑재할 수 있다.
또한, 본 발명에 의하면, 돌기전극과 전극 패드를 접합함으로써 복수의 반도체장치를 적층하는 반도체장치의 적층방법에 있어서, 반도체장치를 돌기전극이 적층방향에 대해 상측이 되도록 배치함과 동시에 돌기전극의 설치 위치와 대응하는 위치에만 플럭스가 도포되는 플럭스 도포부를 갖는 전사 헤드를 사용하여 돌기전극 상에 플럭스를 전사함으로써, 돌기전극에만 플럭스를 설치할 수 있다. 따라서, 플럭스 도포 후에 돌기전극과 전극 패드를 접합하기 위해 실시되는 리플로우 처리 시에 인접한 돌기전극 및 전극 패드가 단락되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 돌기전극과 전극 패드를 접합함으로써 복수의 반도체장치를 적층하는 반도체장치의 적층방법에 있어서, 돌기전극이 적층방향에 대해 하측이 되는 상태로 반도체장치를 반송하고, 돌기전극의 설치 위치에 대응하는 위치에만 플럭스가 장전된 플럭스 장전부에 돌기전극을 침지하여 돌기전극 상에 플럭스를 설치함으로써, 돌기전극에만 플럭스를 설치할 수 있다. 따라서, 플럭스 도포 후에 돌기전극과 전극 패드를 접합하기 위하여 실시되는 리플로우 처리 시에 인접한 돌기전극 및 전극 패드가 단락되는 것을 방지할 수 있다.
또한, 반도체장치는 통상 제조된 후에는 돌기전극이 밑에 위치하도록 보관된다. 그러므로, 상기와 같은 기재의 적층방법에서는 필요한 반도체장치를 반전시키는 처리가 필요 없게 되며, 플럭스 설치 공정의 간단화를 도모할 수 있다.
실시예
이하, 도면을 참조하여 본 발명의 실시 형태를 상세하게 설명한다.
도 3 은 본 발명의 제 1 실시예에 의한 반도체장치(40)의 단면도이다. 도 3 에 나타낸 반도체장치(40)는 와이어본딩에 의해 접속된 팬 아웃형의 반도체장치이다. 도 3 에서 도 1 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다.
도 3 에 나타낸 반도체장치(40)에 있어서, 반도체 칩(3)은 편면(片面) 배선기판으로 된 인터포우저(interposer)(1)의 배선면측에 탑재된다. 인터포우저(1)는 폴리이미드 테이프 기판, 유리에폭시 기판 또는 유기기판(폴리카보네이트) 등으로 형성된다. 반도체 칩(3)은 DB재(6)에 의해 인터포우저(1)에 고정되고, Au 와이어(4)에 의해 와이어본딩됨으로써 반도체 칩(3)과 인터포우저 상에 형성된 본딩패드(5)가 전기적으로 접속된다. 본딩패드(5)는 배선 패턴에 의해 볼패드(8)에 접속된다. 볼패드(8)의 표면은, 솔더볼(7)을 설치하는 부분을 제외하고 솔더 레지스트(10)에 의해 덮여진다. 솔더볼(7)은 반도체 칩(3)이 탑재되는 면측의 볼패드(8) 상에 설치된다.
인터포우저(1)의 반도체 칩(3) 탑재면의 반대 쪽 면에는, 볼패드(8)까지 연장하는 관통홀(비어홀)(9)이 설치된다. 즉, 관통홀(9)은 인터포우저(1)의 기판을 관통하여 설치되는 관통홀이다. 따라서, 볼패드(8)의 솔더볼(7)이 설치된 면의 반대측 면은 관통홀(9) 내에 노출되어 있다. 후술하는 바와 같이 반도체장치를 적층하여 접속 가능하게 하므로, 관통홀(9)의 크기는 솔더볼(7)을 접속하는데 충분한 면적의 볼패드(8)가 노출되는 크기로 설정된다.
반도체 칩(3) 및 본딩패드(5)는 봉지 수지(2)에 의해 봉지되지만, 솔더 레지스트(10)에 의해 솔더볼 탑재 부분만 노출된 볼패드(8)는 봉지되지 않는다. 따라 서 솔더볼(7)은, 솔더 레지스트(10)에 의해 노출된 볼패드(8) 상에 설치된다. 즉, 솔더볼(7)은 인터포우저(1)의 반도체 칩 탑재면측의 반도체 칩(3) 주위에 배열된다.
반도체 칩(3)은 박형화된 반도체 칩이며, 봉지 수지(2)에 의한 봉지 높이(봉지 수지(2)에 의해 봉지된 부분의 볼패드(8)로부터의 높이)는, 솔더볼(7)의 높이(솔더볼(7)의 볼패드(8)로부터의 높이)보다 낮게 설정된다. 즉, 솔더볼(7)의 높이는 봉지 수지(2)에 의한 봉지 높이보다 높게 되도록 설정되고, 후술하는 바와 같이 동일한 구조를 갖는 반도체장치를 용이하게 적층하여 접속할 수 있는 구조로 되어 있다. 이와 같이, 봉지 수지(2)의 높이를 낮게 하기 위하여는 와이어본딩을 사용하는 경우, 액상 수지를 사용하는 것이 유효하다. 또한 진공인쇄 장치를 병용함으로써, 보다 낮고 안정된 봉지 높이를 실현할 수 있다.
도 4 는 본 실시 형태에 의한 반도체장치이며, 반도체 칩을 플립칩(flip-chip) 실장하는 경우의 예를 나타낸 단면도이다. 도 4 에서 도 3 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다.
도 4 에 나타낸 바와 같이, 반도체 칩(3)의 접속에 플립칩 실장을 사용함으로써, 봉지 수지(2)에 의한 봉지 높이를 도 3 에서 나타낸 경우보다 한층 더 낮게 할 수 있다. 즉, Au 와이어(4) 대신에 반도체 칩(3)에 형성된 돌기전극(12)에 의해서 반도체 칩(3)과 인터포우저(1)와의 전기적 접속을 행함으로써, 봉지 높이를 낮게 하는 것이다. 돌기전극(12)으로서는 Au 범프 혹은 솔더 범프 등이 사용된다.
반도체 칩(3)과 인터포우저(1) 사이에는, 일반적으로 하부충전재(11)가 주입 되어 돌기전극(12)과 본딩패드(5)의 접속을 보강하고 있다. 이 하부충전재(11)의 주입을 솔더볼(7)을 형성한 후에 행함으로써, 솔더볼(7)과 볼패드의 접합부에도 하부충전재(11)를 공급할 수 있으며, 솔더볼(7)의 접속을 보강할 수 있다. 이에 의해 반도체장치를 기판에 실장하는 2차 실장의 신뢰성을 높일 수가 있다.
도 4 에 나타낸 반도체장치는 봉지 수지(2)에 의해 반도체 칩(3) 전체를 봉지하는 이른바 오버몰드(over-mold) 타입이지만, 플립칩 실장의 경우는 봉지 수지(2)에 의한 봉지를 생략함으로써, 봉지 높이(이 경우 봉지 높이는 반도체 칩(3)의 상면의 높이가 된다)를 보다 낮게 할 수 있다.
상술한 도 3 및 도 4 에 나타낸 반도체장치는, 편면 배선의 인터포우저(1)를 사용함으로써 저 비용으로 제조할 수 있다. 또한 관통홀(9)에는 관통홀 도금을 실시할 필요가 없으며, 미세한 배선에도 대응할 수 있다.
도 5 는 도 3 에 나타낸 와이어본딩 접속을 사용한 반도체장치의 본딩패드(5)와 볼패드(8)와의 위치 관계를 나타낸 평면도이다. 본 실시 형태에 의한 반도체장치에 사용되는 인터포우저(1)는 도 5 에서 나타낸 바와 같이, 반도체 칩(3)에 대향하는 면 상에도 배선 패턴을 형성할 수 있다. 그러므로, 본딩패드(5)와 볼패드(8)의 배치 관계를 자유롭게 설정할 수 있고, 본딩패드(5)와 볼패드(8)를 좁은 면적 내에서 효율적으로 배치할 수 있다.
또한, 상술한 본 실시 형태에 의한 반도체장치의 설명에서는, 와이어본딩 및 플립칩 실장에 의해 반도체 칩(3)과 인터포우저(1)를 접속한 예를 도시하여 설명했지만, 인터포우저(1)를 테이프 기판으로 하고, TAB(Tape Automated Bonding) 접속 에 의해 반도체 칩(3)과 인터포우저(1)를 접속해도 좋다.
다음으로, 상술한 본 발명 제 1 실시예에 의한 반도체장치를 복수개 적층하여 접속한 구조에 대하여 설명한다. 도 6 은 도 3 에 나타낸 바와 같은 와이어본딩에 의해 반도체 칩을 인터포우저에 접속한 반도체장치를 2개 적층하여 접속한 예를 나타낸 단면도이다. 도 7 은 도 4 에 나타낸 바와 같은 플립칩 실장에 의해 반도체 칩을 인터포우저에 접속한 반도체장치를 2개 적층하여 접속한 예를 나타낸 단면도이다. 도 6 및 도 7 에서, 각각 도 3 및 도 4 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다.
도 6 및 도 7 에 나타낸 바와 같이, 상측의 반도체장치에 설치된 솔더볼(7)은 하측의 반도체장치의 관통홀(9)을 통하여 하측 반도체장치의 대응하는 볼패드(8)에 접속된다. 솔더볼의 높이가 봉지 수지(2)의 봉지 높이보다 높기 때문에, 상측의 반도체장치와 하측의 반도체장치의 인터포우저(1) 사이의 간격은 솔더볼(7)에 의해 봉지 수지(2)의 봉지 높이 이상으로 유지된다. 따라서 반도체 칩(3)은 상측의 반도체장치의 인터포우저(1)와 하측의 반도체장치의 인터포우저(1) 사이에 형성된 공간에 수용된다.
이와 같은 반도체장치의 적층구조에 있어서, 반도체장치를 적층 고정하기 위하여는 단순히 반도체장치끼리를 겹친 다음 상측 반도체장치의 솔더볼(7)을 용융하여, 하측 반도체장치의 볼패드에 접속만 하면 된다. 따라서 매우 간단한 작업으로 적층구조를 형성할 수 있다. 또한 상측 반도체장치의 솔더볼(7)은 하측 반도체장치의 인터포우저(1)에 형성된 관통홀(9) 내에 배치되기 때문에, 자동적으로 반도체 장치끼리의 위치 결정이 행해진다.
도 8 은 본 실시 형태에 의한 반도체장치의 변형예인 반도체장치의 일부를 나타낸 단면도이다. 도 8 에서 도 6 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다. 도 8 에 나타낸 변형예에서는 관통홀(9)이 절구형상으로 형성되어 있다. 관통홀(9)을 이와 같은 형상으로 함으로써, 반도체장치의 위치 결정 시에 솔더볼(7)을 관통홀(9)로 안내하는 작용이 향상되며, 반도체장치끼리의 위치 결정이 보다 용이하게 된다. 관통홀(9)의 형상은 절구형상에 한정되는 것은 아니며 관통홀(9)의 단부를 모따기한 형상이어도 좋다.
또한, 적층 또는 2차 실장 시의 솔더의 리플로우에 의한 솔더볼의 탈락을 방지하기 위하여는, 실장 랜드(land) 직경 사이즈를 관통홀(9)의 개구경 사이즈의 1.5배 이하로 하는 것이 바람직하다. 보다 바람직한 것은, 실장 랜드 직경 사이즈와 관통홀(9)의 개구경 사이즈를 동등하게 한다. 이로 인하여 상하 솔더 접속부의 면적이 동일하게 되며, 용융한 솔더가 한 쪽으로 빨려 당겨지거나 실장 후 접합부의 응력 집중을 방지할 수 있다. 또한, 적층에 사용되는 반도체의 솔더볼(7)로서 고융점 솔더볼을 사용함으로써 적층구조체를 마더보드로 하여 2차 실장할 때에 적층구조 내의 솔더볼(7)이 재용융하는 것을 방지할 수 있으며, 신뢰성 높은 2차 실장을 달성할 수 있다.
이상과 같은 관통홀(9)의 형상, 사이즈 및 솔더볼(7)의 재질은, 이하에 설명하는 다른 실시예에도 적용될 수 있다.
또한, 적층구조의 최상단에 위치하는 반도체장치의 인터포우저(1)에는 상측 에서 솔더볼(7)을 접속하는 것은 없기 때문에, 도 9 에 나타낸 바와 같이 관통홀(9)을 형성할 필요는 없으므로 그 만큼 비용이 저감된다. 또한, 최상단에 위치하는 반도체장치에도 관통홀(9)을 설치한 인터포우저(1)를 사용한 경우, 이 관통홀(9)을 통하여 적층된 반도체장치와의 전기적 접촉을 행할 수 있고, 도통시험 등의 반도체장치 시험을 행할 수 있다.
도 10 은 본 실시 형태에 의한 반도체장치의 적층구조에 있어서, 상단 반도체장치의 전극수를 하단 반도체장치의 전극수보다 많게 한 경우의 구성을 나타낸 단면도이다. 도 10 에서, 도 6 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다.
도 10 에 있어서, 상측의 반도체장치는 전극수가 많기 때문에, 상측 반도체장치의 인터포우저(1A)를 하측 반도체장치의 인터포우저(1)보다 크게 하여, 볼패드(8) 외에 볼패드(8A)를 더 설치하고 있다. 그리고, 하측의 반도체장치와 전기적으로 접속하지 않는 볼패드(8A)는 외주부에 배치하고, 이 볼패드(8A)에 접속하는 솔더볼(7A)은 솔더볼(7)보다 크게 형성한다. 즉, 솔더볼(7A)의 높이는 하측 반도체장치의 솔더볼(7)까지의 높이와 동등하게 한다. 이에 의하여 상측 반도체장치의 전극은 하측 반도체장치의 전극을 경유하지 않고 마더보드 등 다른 기판에 전기적으로 접속할 수 있다. 이와 같이, 솔더볼의 크기를 다르게 함으로써, 상이한 전극수의 반도체장치를 적층할 수 있다. 이와 같은 반도체장치의 구성에 의하면, 상측의 반도체장치와 하측의 반도체장치를 상이한 사이즈로 할 수 있으며, 다양한 종류의 반도체장치를 적층하는 것이 가능하게 된다.
도 11 은 본 실시 형태에 의한 반도체장치에서의 관통홀 내의 볼패드의 변형예를 나타낸 단면도이다. 도 11 에 나타낸 볼패드(8B)는, 상측 반도체장치의 솔더볼(7)이 접속되는 면이 볼록 형상으로 형성되어 있다. 이와 같이, 볼패드를 볼록 형상으로 함으로써 솔더볼(7)과의 접촉 면적이 증대되며, 신뢰성 높은 접속을 달성할 수 있다.
또한, 상술한 실시예에 의한 반도체장치의 적층구조에 있어서, 적층되는 반도체장치의 반도체 칩은 동종의 칩이라도 좋고, 이종의 칩으로 하는 것도 가능하다. 또, 2개의 반도체장치를 적층한 구성을 설명했지만, 같은 방법에 의해 겹쳐 쌓음으로써 3개 이상의 반도체장치를 적층할 수도 있다.
또, 본 실시 형태에 있어서의 다양한 변형예는 이하에 설명하는 다른 실시예에도 적용 가능하다.
다음에, 본 발명의 제 2 실시예에 대하여 설명한다. 도 12 및 도 13 은 본 발명의 제 2 실시예에 의한 반도체장치의 단면도이다. 도 12 는 반도체 칩을 와이어본딩 접속한 것이며, 도 13 은 반도체 칩을 플립칩 실장한 것이다. 도 12 및 도 13 에 있어서, 도 3 및 도 4 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙인다. 본 발명의 제 2 실시예에 의한 반도체장치의 구성 부품은, 상술한 제 1 실시예에 의한 반도체장치의 구성 부품과 기본적으로 동일하며, 여기서는 그 상위점에 대하여만 설명한다.
상술한 제 1 실시예에 의한 반도체장치에서는 인터포우저(1)의 반도체 칩 탑재면측, 즉 배선면측에 솔더볼(7)이 설치되어 있다. 그리고 봉지 수지의 봉지 높 이는 솔더볼(7)의 높이보다 낮게 설정되어 있다. 즉, 반도체 칩(3)과 솔더볼(7)은 인터포우저(1)의 같은 면측에 탑재되며, 관통홀(9)은 인터포우저(1)의 반도체 칩 탑재면의 반대측 면에 설치되어 있다.
이에 대해, 제 2 실시예에 의한 반도체장치에서는 솔더볼(7)은 인터포우저(1)의 반도체 칩 탑재면의 반대측 면에 설치된다. 즉, 솔더볼(7)은 관통홀(9) 내에 노출된 볼패드(8)의 면에 대해 설치된다. 따라서, 솔더볼(7)은 반도체 칩(3)(봉지 수지(2))이 설치된 면의 반대측에 돌출하도록 설치된다.
이와 같은 구성에 있어서, 봉지 수지(2)의 봉지 높이(볼패드(8)의 표면으로부터의 높이)는, 솔더볼(7)의 높이(인터포우저(1)의 칩 실장면의 반대측 면으로부터의 높이)보다 낮게 설정된다. 즉, 솔더볼(7)의 높이는 봉지 높이보다 높기 때문에, 후술하는 바와 같이 본 실시 형태에 의한 반도체장치를 적층한 경우, 봉지 수지(2)에 의한 봉지 부분은 상측과 하측의 반도체장치 인터포우저 사이에 형성되는 공간에 수용된다.
또한, 상술한 본 실시 형태에 의한 반도체장치의 설명에서는 와이어본딩 및 플립칩 실장에 의해 반도체 칩(3)과 인터포우저(1)를 접속한 예를 도시하여 설명했지만, 인터포우저(1)를 테이프 기판으로 하여, TAB 접속에 의해 반도체 칩(3)과 인터포우저(1)를 접속해도 좋다.
다음으로, 상술한 본 발명의 제 2 실시예에 의한 반도체장치를 복수개 적층하여 접속한 구조에 대하여 설명한다. 도 14 는 도 12 에 나타낸 바와 같은 와이어본딩에 의해 반도체 칩을 인터포우저에 접속한 반도체장치를 2개 적층하여 접속 한 예를 나타낸 단면도이다. 도 15 는 도 13 에 나타낸 바와 같은 플립칩 실장에 의해 반도체 칩을 인터포우저에 접속한 반도체장치를 2개 적층하여 접속한 예를 나타낸 단면도이다. 도 14 및 도 l5 에 있어서, 각각 도 12 및 도 13 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다.
도 14 및 도 15 에 나타낸 바와 같이, 상측의 반도체장치에 설치된 솔더볼(7)은 하측의 반도체장치의 관통홀(9)을 통하여 하측의 반도체장치가 대응하는 볼패드(8)에 접속된다. 솔더볼(7)의 높이가 봉지 수지(2)의 봉지 높이보다 높기 때문에, 상측 반도체장치와 하측 반도체장치의 인터포우저(1) 사이의 간격은 솔더볼(7)에 의해 봉지 수지(2)의 봉지 높이 이상으로 유지된다. 따라서, 반도체 칩(3)은 상측 반도체장치의 인터포우저(1)와 하측 반도체장치의 인터포우저(1) 사이에 형성된 공간에 수용된다.
이와 같은 반도체장치의 적층구조에 있어서, 반도체장치를 적층 고정하기 위하여는 단순히 반도체장치끼리를 겹친 다음 상측 반도체장치의 솔더볼(7)을 용융하여 하측 반도체장치의 볼패드에 접속만 하면 된다. 따라서, 매우 간단한 작업으로 적층구조를 형성할 수 있다.
또한, 상술 실시예에 의한 반도체장치의 적층구조에 있어서, 적층되는 반도체장치의 반도체 칩은 동종의 칩이라도 좋고, 이종의 칩으로 하는 것도 가능하다. 또한, 2개의 반도체장치를 적층한 구성을 설명했지만, 같은 방법에 의해 차례로 겹쳐 쌓음으로써 3개 이상의 반도체장치를 적층할 수도 있다.
다음에, 본 발명의 제 3 실시예에 대하여 설명한다. 도 16 및 도 17 은 본 발명 제 3 실시예에 의한 반도체장치를 나타낸 단면도이다. 도 16 및 도 17 에서, 도 3 및 도 4 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다. 본 실시 형태에 의한 반도체장치는, 상술한 제 1 실시예에 의한 반도체장치와 기본적인 구조는 같고, 상위점은 반도체 칩(3) 위에 반도체 칩(3A)이 적층되어서 일체로 수지 봉지되어 있는 것이다.
도 16 에 있어서, 반도체 칩(3)보다 작은 반도체 칩(3A)은 완충재(13)를 통하여 반도체 칩(3)에 적층되어 있다. 반도체 칩(3 및 3A)은, 양쪽 모두 Au 와이어(4)에 의해 인터포우저(1)의 본딩패드(5)에 접속되고, 봉지 수지(2)에 의해 일체로 봉지 된다. 봉지 수지(2)의 봉지 높이는, 상술한 제 1 실시예에 의한 반도체장치와 같이 솔더볼(7B)의 높이보다 낮게 설정된다. 따라서, 본 실시 형태에 의한 반도체장치도, 상술한 제 1 실시예에 의한 반도체장치와 같이, 복수의 반도체장치를 적층하여 접속할 수 있다.
도 17 에 나타낸 반도체장치는, 도 16 에 나타낸 반도체장치에서 반도체 칩(3)을 플립칩 실장한 것이며, 기타 구성은 도 16 에 나타낸 반도체장치와 같다.
또한, 도시하지는 않았지만 반도체장치(3)를 TAB 접속할 수도 있다. 또, 도 16 및 도 17 에서는 반도체 칩을 2개 겹쳐서 수지 봉지하고 있지만, 반도체 칩의 봉지 높이를 솔더볼(7B)의 높이보다 낮게 할 수 있다면, 3개 이상의 반도체장치를 적층하여 인터포우저(1)에 탑재하고, 일체로 수지 봉지한 구성으로 해도 좋다.
다음으로, 본 발명의 제 4 실시예에 대하여 설명한다. 도 18 은 본 발명의 제 4 실시예에 의한 반도체장치를 나타낸 단면도이다. 도 18 에서, 도 12 에 나타 낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다. 본 실시 형태에 의한 반도체장치는, 상술한 제 2 실시예에 의한 반도체장치와 기본적인 구조는 같고, 상위점은 반도체 칩(3) 위에 반도체 칩(3A)이 적층되어서 일체로 수지 봉지되어 있는 것이다.
도 18 에 있어서, 반도체 칩(3)보다 작은 반도체 칩(3A)은 완충재(13)를 통하여 반도체 칩(3)에 적층되어 있다. 반도체 칩(3 및 3A)은, 양쪽 모두 Au 와이어(4)에 의해 인터포우저(1)의 본딩패드(5)에 접속되고, 봉지 수지(2)에 의해 일체로 봉지 된다. 봉지 수지(2)의 봉지 높이는, 상술한 제 2 실시예에 의한 반도체장치와 같이 솔더볼(7B)의 높이보다 낮게 설정된다. 따라서, 본 실시 형태에 의한 반도체장치도 상술한 제 1 실시예에 의한 반도체장치와 같이, 복수의 반도체장치를 적층하여 접속할 수 있다.
도 18 에 나타낸 반도체장치는 반도체 칩(3 및 3A)을 와이어본딩한 것인데, 반도체 칩(3)은 플립칩 실장에 의해 인터포우저(1)에 실장할 수도 있고, TAB접속에 의해 실장해도 좋다. 또한, 도 18 에서는 반도체 칩을 2개 겹쳐서 수지 봉지 하고 있지만, 봉지 높이를 솔더볼(7B)의 높이보다 낮게 할 수 있다면 3개 이상의 반도체장치를 적층하여 인터포우저(1)에 탑재하고 일체로 수지 봉지한 구성으로 해도 좋다.
또한, 도 18 에 나타낸 반도체장치에는, 봉지 수지(2)의 봉지 높이보다 높은 솔더볼(7B)이 설치되어 있지만, 복수의 반도체장치를 적층하여 접속하는 경우, 최하단의 반도체장치의 솔더볼은 기판에 접속하기 위한 것뿐이기 때문에, 큰 솔더볼 로 할 필요는 없다.
다음으로, 본 발명의 제 5 실시예에 대하여 설명한다. 도 19 는 본 발명의 제 5 실시예에 의한 반도체장치의 단면도이다. 도 19 에서, 도 3 에 나타낸 구성 부품과 동일한 부품에는 동일한 부호를 붙이고 그 설명은 생략한다.
본 실시 형태에서는 인터포우저(21)로서 양면 배선기판을 사용한다. 따라서, 본딩패드(5) 및 볼패드(8)는 인터포우저(21)의 양면에 설치되고, 반도체 칩(3)은 인터포우저(21)의 양면에 탑재되어 수지 봉지된다. 인터포우저(21)의 양면에 설치된 볼패드(8) 또는 본딩패드(5)는, 비어홀(22)에 의해 서로 전기적으로 접속된다. 비어홀(22)은 인터포우저(21)의 기판을 관통하는 홀(hole)이며, 내면에 도금이 피복되어 있으며 인터포우저 양면의 전극 패드를 전기적으로 접속하는 것이다. 또한, 양면의 볼 패드(8)의 어느 한 쪽에 솔더볼(7C)이 설치된다.
솔더볼(7C)의 높이는 봉지 수지(2)의 봉지 높이의 2배 이상으로 되어 있고, 복수의 반도체장치를 적층하여 접속 가능하게 되어 있다. 즉, 본 실시 형태에 의한 반도체장치를 적층하여 접속한 경우, 상측에 위치하는 반도체장치의 솔더볼(7C)은 하측 반도체장치의 볼패드(8)에 접속된다. 상측 반도체장치의 인터포우저(21)와 하측 반도체장치의 인터포우저(21) 사이에는, 상측 반도체 칩(3)의 봉지 수지(2)와 하측 반도체 칩(3)의 봉지 수지(2)가 수용된다. 따라서 솔더볼(7C)의 높이는, 봉지 수지(2)의 봉지 높이의 2배 이상으로 할 필요가 있다.
여기서, 적층된 복수의 반도체장치 중, 최하단에 위치하는 반도체장치에는 상술한 바와 같이 큰 솔더볼(7C)을 설치할 필요는 없고, 도 20 에 나타낸 바와 같 이, 하측의 반도체 칩(3)을 봉지하는 봉지 수지(2)의 높이 이상으로 된 솔더볼(7)이라면 좋다.
또한, 본 실시 형태에 의한 반도체장치도 상술한 실시예와 같이, 반도체 칩(3)을 와이어본딩이 아니라 플립칩 실장 또는 TAB 접속으로 해도 좋다.
도 21a 및 21b 는, 도 19 및 도 20 에 나타낸 반도체장치의 변형예를 적층한 상태를 나타낸 모식도이다. 이 변형예에서는 본딩 와이어(Au 와이어(4))를 봉지 하는 부분 이외는 봉지 수지(2)의 높이를 낮게 하고 있다. 그리고, 상측 반도체장치의 반도체 칩(3)의 위치와, 하측 반도체장치의 반도체 칩(2)의 위치를 상대적으로 어긋나게 함으로써, 상측과 하측 반도체장치의 본딩 와이어가 봉지된 부분이 겹치지 않도록 한다. 즉, 본딩 와이어를 봉지한 부분이 봉지 수지(2) 부분에서 가장 높아지는 부분이며, 이 부분을 서로 어긋나게 하여 배치함으로써, 상측 반도체장치의 인터포우저(21)와 하측 반도체장치의 인터포우저(21)의 간격을 좁힐 수가 있으므로 적층구조 전체의 높이를 작게 할 수 있다. 또한, 한쪽의 반도체장치의 본딩 와이어를 봉지한 부분을 다른 한쪽의 반도체장치의 본딩 와이어 이외의 부분을 봉지한 부분에 맞물리게 함으로써 반도체장치끼리의 위치 결정을 행할 수도 있다.
다음에, 도 19 및 도 20 에 나타낸 본 발명의 제 5 실시예에 의한 반도체장치의 제조 방법에 대하여 설명한다.
도 22 는 반도체 칩을 인터포우저(21)에 탑재하는 공정을 나타낸 모식도이다. 본 발명의 제 5 실시예에서는, 반도체 칩(3-1 및 3-2)이 인터포우저(21)의 양 측에 탑재된다. 따라서, 예를 들면 하측의 반도체 칩(3-2)을 탑재한 후에 상측의 반도체 칩(3-1)을 인터포우저(21)의 반대측 면에 탑재할 때 인터포우저(21)를 지그(jig)(30)에 탑재하여 두고 행한다. 인터포우저(21)의 하측 면에는 이미 반도체 칩(3-2)이 탑재되어 있으므로 지그(30)에는 반도체 칩(3-2)이 수용되는 오목부가 설치된다. 그러나, 이대로 반도체 칩(3-1)을 인터포우저(21)에 탑재하려고 하면, 탑재 시의 하중에 의해 인터포우저(21)가 휘어져 버려, 하측의 반도체 칩(3-2)이 지그(30)의 오목부의 저면에 접촉하거나 하여 손상할 우려가 있다. 이러한 문제를 회피하기 위해서, 반도체 칩(3-2)의 밑에 완충부재(31)를 설치하여 반도체 칩(3-2)을 지지하여, 상측의 반도체 칩(3-1)의 탑재 시의 하중에 의해 인터포우저(21)가 휘어지지 않도록 한다. 완충부재(31)로서는 내열성을 갖는 탄성 재료가 적합하다. 그러한 재료로서, NBR, 실리콘계 고무 혹은 불소계 고무를 들 수 있다.
도 23 은 반도체 칩(3-1 및 3-2)이 탑재된 인터포우저(21)의 반도체장치(3-1)에 와이어본딩을 행할 때의 공정을 나타낸 모식도이다. 반도체 칩(3-2)을 인터포우저(21)에 탑재하여 와이어본딩을 행한 후에, 반대측의 반도체 칩(3-1)을 와이어본딩할 때, 인터포우저(21)(본딩패드)로의 접속부에는 와이어 본더(wire bonder)의 하중이 가해진다. 인터포우저(21)는 매우 얇은 기판으로 형성되기 때문에, 인터포우저(21)의 외주부를 지지한 상태로 와이어본딩을 행하면 인터포우저(21)가 휘어져 버려(하측으로 가라앉아 버린다), 적절하게 와이어본딩을 행하지 못할 우려가 있다. 이러한 문제를 회피하기 위해서, 상측의 반도체 칩(3-1)과 하측의 반도체 칩(3-2)의 본딩 와이어 접속부를 어긋나게 해 놓는다. 보다 구체적으로는, 하측의 반도체 칩(3-2)의 본딩 위치를, 상측의 반도체 칩(3-1)의 본딩 위치보다 내측으로 옮겨 놓는다. 이와 같이 함으로써, 상측의 반도체 칩(3-1)을 와이어본딩할 때에, 도 23 에 나타낸 바와 같이, 인터포우저(21)의 본딩 부분을 지그(30)의 상면에서 지지할 수 있으며, 지그(30)에 의해 와이어 본더의 하중을 받을 수가 있다. 따라서, 상측의 반도체 칩(3-1)의 와이어본딩 시에, 인터포우저(21)가 휘어서 와이어본딩이 적절하게 할 수 없다는 문제를 회피할 수 있다.
도 24 는 완충재(31)를 사용하지 않고 인터포우저(21)의 휘어짐에 의한 문제를 회피하는 방법을 나타낸 모식도이다. 도 24a 는 지그에 탑재된 인터포우저와 반도체 칩의 측면도이며, 도 24b 는 반도체 칩(3-1)의 윗쪽에서 본 평면도이다. 도 24 에 나타낸 방법에서는, 인터포우저(21)의 와이어본딩을 행하지 않는 부분에 압압부재(32)를 눌러 두고, 인터포우저(21)를 미리 어느 정도 휘어지게 해버린다. 인터포우저(21)를 휘어지게 한 상태로 인터포우저(21)가 어느 정도 장력을 갖고 있는 상태에서 와이어본딩함으로써, 와이어 본더에 의한 하중이 인터포우저(21)에 가해져도 인터포우저(21)는 더 이상 휘지 않고, 정상적으로 와이어본딩을 행할 수 있다.
또한, 인터포우저(21)의 압압부재(32)가 맞닿는 부분의 하측에 지지부재를 설치함으로써, 압압부재(32)와 지지부재 사이에 인터포우저(21)를 개재한 상태로 보관 유지해도 좋다.
다음으로, 본 발명의 제 5 실시예에 의한 반도체장치를 봉지하는 공정에 대 하여 설명한다. 여기서는 복수의 반도체장치를 함께 인터포우저(21) 상에 형성하고, 복수의 반도체장치를 수지 봉지하는 경우에 대하여 설명한다. 도 25 는 수지 봉지용 몰드금형의 단면도이며, 도 26 은 수지 봉지용 몰드금형의 내부를 나타낸 평면도이다.
도 25 에 나타낸 봉지 공정은, 3개의 반도체장치를 일괄하여 수지 봉지하기 위한 것이며, 인터포우저(21)에는 상하 합쳐서 6개의 반도체 칩이 탑재되어 있다. 인터포우저(21)는 반도체장치 3개분의 크기를 갖고 있으며, 또한 몰드금형(33A, 33B)의 러너(runner)(34) 방향으로 연장하는 부분도 갖고 있다. 그러므로, 인터포우저(21)의 양면에 수지를 도입하기 위하여는, 몰드금형의 양쪽에 러너 및 게이트를 설치해야 한다. 따라서, 도 25 에 나타낸 바와 같이, 러너(34)는 상형(33A)에만 설치하고, 게이트(35A, 35B)의 부근에 위치하는 인터포우저(21)의 부분에 개구(21a)를 설치하여 인터포우저(21)의 상측과 하측 양쪽에 수지가 도입도록 한다. 즉, 인터포우저(21)의 상측으로부터 주입된 수지의 일부는, 러너(34) 내에서 인터포우저(21)의 개구(21a)를 통해 인터포우저(21)의 하측으로 도입된다. 인터포우저의 상측과 하측과에 도입된 수지는, 각각의 게이트(35A, 33B)를 통하여 균등한 속도로 몰드금형(33A, 33B)의 내부로 주입된다. 따라서, 간단한 구성에 의해 인터포우저(21)의 양면에 탑재된 반도체 칩을 동시에 수지 봉지할 수 있다.
또한, 도 25 에 나타낸 바와 같이, 복수의 반도체장치를 동시에 수지 봉지하기 위하여는 인터포우저(21)의 크기가 커져서, 몰드금형(33A, 33B) 내에서 인터포우저(21)가 휘어져 버릴 우려가 있다. 이것을 방지하기 위해서, 도 25 에 나타낸 몰드금형(33A, 33B)에는 기판 휨방지 핀(36)이 설치되어 있다. 기판 휨방지 핀(36)은 몰드금형(33A, 33B) 각각에서 돌출하여 인터포우저(21)에 맞닿도록 설치되어 있다. 따라서, 인터포우저(21)는 기판 휨방지 핀(36)에 의해 지지되어 그 휨이 방지된다. 또한, 도 26 에 있어서 부호 23으로 나타낸 부분은 휨방지 핀(36)이 인터포우저(21)에 맞닿는 부분이다.
특히, 인접하는 반도체 칩의 간격이 좁은 경우는, 본딩 와이어와의 접촉을 피하기 위하여 휨방지 핀(36)이 테이퍼된(tapered) 것이 바람직하다. 또한, 휨방지 핀은 반드시 상형(33A)과 하형(33B)의 양쪽에 설치할 필요는 없으며, 하형(33B)에 설치하는 것만으로도 인터포우저의 무게에 의한 휨을 방지할 수 있다.
이상과 같은 공정에 의해 형성된 반도체장치는, 컷팅 블레이드에 의해 불필요한 게이트 찌꺼기가 제거되고, 개개의 반도체장치로 분할된다. 이러한 절단 공정에서는 UV 테이프 등의 용이하게 박리 가능한 점착 테이프로 고정하면서 절단이 행해진다. 그러나, 인터포우저(21)의 양면에 반도체 칩이 탑재되어 있기 때문에, UV 테이프는 봉지 수지부에만 붙어 버리고, 인터포우저(21)에는 붙일 수가 없다. 따라서, 도 27 에 나타낸 바와 같이, UV 테이프(37)의 봉지 수지에 상당하는 부분을 제거해 두고, UV 테이프(37)가 인터포우저(21)에만 붙도록 해 놓는다. 이에 의해 인터포우저(21)를 UV 테이프(37)에 의해 고정할 수 있으며, 안정된 절단을 행할 수 있다.
혹은, 수지 봉지된 부분 이외의 인터포우저(21)를 미리 펀칭이나 레이저 절단에 의해 제거해 두고, 봉지 수지만을 절단하기로 하면, UV 테이프(37)는 봉지 수 지에 붙이는 구성이라도 상관없다. 이 경우 인터포우저(21)의 제거해야 할 부분에 미리 절단 표시를 넣어 두어도 좋다.
도 28 은 본 발명의 제 5 실시예에 의한 반도체장치를 기판에 탑재한 상태를 나타낸 모식도이다. 도 28 에 나타낸 바와 같이, 하측의 봉지 수지(2)와 마더보드 등의 기판(38) 사이에 완충재(39)를 설치함으로써, 반도체장치를 기판(38)에 안정된 상태로 탑재할 수 있다. 완충재(38)는 반도체장치에 가해지는 외력을 완충하는 기능, 반도체장치를 기판(38)에 고정하는 기능, 혹은 반도체장치에서 발생하는 열을 기판으로 방출하는 기능을 갖는 것으로 하여도 좋다.
또한, 도 28 에 나타낸 완충재(39)는, 본 발명의 제 5 실시예에 의한 반도체장치에 한정하지 않으며, 인터포우저의 하측에 반도체 칩이 봉지된 반도체장치라면 적용할 수 있다.
도 29 는 수지 봉지부의 경계 부분에 레지스트(절연성 물질)를 설치한 예를 나타낸다. 인터포우저(21)의 반도체 칩을 탑재하는 부분에는 레지스트(10A)는 설치하지 않고, 솔더볼(7)을 설치하는 부분에만 레지스트(10A)를 설치하는 것이다. 이에 의해 몰드금형의 맞춤새에 레지스트(10A)가 존재하게 되며, 레지스트(10A)의 탄력에 의해 수지 찌꺼기의 발생이 억제된다. 또한 레지스트(10A)에 의해 인터포우저(21)가 보강되어 휘기 어렵게 할 수 있다. 반도체 칩 탑재부에 레지스트(10A)를 설치하지 않기 때문에 레지스트(10A)의 두께만큼 반도체장치의 높이를 감소할 수 있다.
도 29 는 본 발명의 제 5 실시예에 의한 반도체장치를 나타내고 있는데, 이 것에 한정되지 않고, 레지스트(10A)의 구성은 기타 실시예에 의한 반도체장치에도 적용 가능하다.
도 30 은 레지스트를 반도체장치의 위치 결정용으로 사용한 예를 나타낸다. 도 30 에 있어서, 레지스트(10B)는 수지 봉지하는 부분에는 설치되지 않고, 반도체장치가 적층된 경우에 상측의 반도체장치의 봉지 수지(2)가 하측의 반도체장치의 레지스트(10B)에 의해 위치 결정되도록 구성되어 있다.
도 30 내지 도 32 는, 상술한 각 실시예에 의한 반도체장치를 조합한 적층구조를 설명하기 위한 도면이다. 도 31 은 적층구조 중에 포함되는 반도체 칩이 2개인 경우를 나타내고, 도 32 는 적층구조 중에 포함되는 반도체 칩이 3개인 경우를 나타내고, 도 33 은 적층구조 중에 포함되는 반도체 칩이 4개인 경우를 나타낸다. 각 도면에 있어서, 맨 좌측 란에는 반도체 칩의 개수가 표시되고, 2번째 란에는 적층구조의 모식도가 도시되어 있다. 3번째 란에는 적층구조 중에 포함되는 인터포우저의 수가 표시되어 있다. 4번째 및 5번째 란에는 외부 단자의 형태가 나타나 있다. 즉, 적층구조로 된 반도체장치를 기판에 실장하는 경우에 사용 가능한 실장 방법을 나타낸 것이다. 4번째 란은 BGA(볼 그리드 어레이)가 사용 가능한 경우에는 ○표로 표시하고, 사용할 수 없는 경우에는 ×표로 표시하고 있다. 또한, 5번째 란은 LGA(랜드 그리드 어레이)가 사용 가능한 경우에는 ○표로 표시하고, 사용할 수 없는 경우에는 ×표로 표시하고 있다.
또, 6번째 내지 8번째 란에는 반도체 칩의 접속에 사용 가능한 방법을 나타내고 있다. 즉, 6번째 란에서는 반도체 칩을 와이어본딩에 의해 접속 가능한 경우 에는 ○표로 표시하고, 접속 불가능한 경우에는 ×표로 표시하고 있다. 또한 7번째 란에서는, 반도체 칩을 플립칩 실장 가능한 경우에는 ○표로 표시하고, 플립칩 실장 불가능한 경우에는 ×표로 표시하고 있다. 그리고, 8번째 란에서는 반도체 칩을 TAB 접속 가능한 경우에는 ○표로 표시하고, TAB 접속할 수 없는 경우에는 ×표로 표시하고 있다.
9번째 및 10번째 란에서는 조합 가능한 반도체 칩의 종류를 특정하고 있다. 즉, 9번째 란에서는, 같은 종류의 반도체 칩끼리를 적층 가능한 경우에는 ○표로 표시하고, 같은 종류의 칩끼리를 적층할 수 없는 경우에는 ×표로 표시하고 있다. 10번째 란에서는 이종 칩끼리를 적층 가능한 경우에는 ○표로 표시하고, 이종 칩끼리를 적층할 수 없는 경우에는 ×표로 표시하고 있다.
이어서, 상기한 구성을 갖는 반도체장치를 적층하는 구체적인 적층 방법에 대해 설명한다. 또한, 이하 설명에 있어서는 먼저 도 3 을 이용하여 설명한 반도체장치(40)를 적층하는 예에 대하여 설명한다.
도 34 는 반도체장치(40)를 적층할 때에 사용하는 반도체장치의 적층 장치를 나타내고 있다. 이 적층 장치는, 대략 패키지 공급 테이블(41), 스택헤드(42), 플럭스 공급부(43A), 전사 헤드(44A) 및 카메라 유닛(45) 등으로 구성되어 있다.
패키지 공급 테이블(41)은, 상기한 제조 방법에 의해 제조된 반도체장치(40)가 일시적으로 놓여지는 테이블이다. 본 실시예에서는 각 반도체장치(40)는 솔더볼(7)이 상면이 되도록 패키지 공급 테이블(41) 상에 놓여져 있다.
또한, 제조된 반도체장치(40)는 본 적층장치까지 반송용 트레이에 수납된 상 태로 반송된다. 이 때, 솔더볼(7)의 보호 등의 이유로, 반도체장치(40)는 솔더볼(7)을 하측으로 하여 반송용 트레이에 수납된다. 따라서, 본 실시예의 경우에는 반송용 트레이에서 꺼내진 반도체장치(40)는, 상하가 역전된 후 패키지 공급 테이블(41)에 놓여진다.
스택헤드(42)는 도시하지 않는 이동 장치(예를 들면, 로봇 등)에 의해서, 삼차원적으로 이동 가능한 구성으로 되어 있다. 또한, 그 선단부에는 흡인 장치에 접속된 흡착 헤드부(47)가 설치되어 있으며, 반도체장치(40)를 흡인하여 유지할 수 있는 구성으로 되어 있다.
플럭스 공급부(43A)는 후술하는 전사 헤드(44A)에 플럭스(50)를 도포한다. 이 플럭스 공급부(43A)는 원주 형상으로 되어 있으며, 그 상면은 고도의 평면성을 갖는 구성으로 되어 있다. 플럭스(50)는 이 플럭스 공급부(43A)의 상면에 장전된 후, 스퀴지(squeegee)(48)를 사용하여 소정의 두께가 된다. 이 때, 플럭스(50)의 두께는 스퀴지(48)와 플럭스 공급부(43A) 사이의 클리어런스(clearance)를 조정함으로써 임의의 두께로 설정될 수 있다.
전사 헤드(44A)는 도시하지 않는 이동 장치(예를 들면, 로봇 등)에 의해서, 삼차원적으로 이동 가능한 구성으로 되어 있다. 그리고, 이 이동과 동시에 전사 헤드(44A)의 선단부(도면의 하단부)가 플럭스 공급부(43A)에 설치된 플럭스(50)에 눌러짐으로써, 플럭스(50)는 플럭스 공급부(43A)에서 전사 헤드(44A)로 이동하도록 구성되어 있다.
카메라 유닛(45)은 상부를 촬상하는 상부 카메라(51)와 하부를 촬상하는 하 부 카메라(52)를 갖는 구성으로 되어 있다. 이 카메라 유닛(45)은, 후술하는 바와 같이 복수의 반도체장치(40)를 적층할 때, 각 반도체장치(40)의 위치 결정을 행하는데 사용하는 것이다.
또한, 본 실시예에서는 2개의 반도체장치를 적층하는 예에 대하여 설명하는 것으로 한다. 또한, 적층했을 때 하부에 위치하는 반도체장치를 부호 40A로 나타내고, 상부에 위치하는 반도체장치를 부호 40B로 나타낸다. 또한, 상부 및 하부에 상관 없이 반도체장치를 나타낸 경우에는 부호 40를 사용하는 것으로 한다.
도시된 바와 같이, 카메라 유닛(45)은 상부 카메라(51)와 하부 카메라(52)를 일체로 설치한 구성으로 되어 있기 때문에, 적층했을 때 하부에 위치하는 반도체장치(40A)와 상부에 위치하는 반도체장치(40B)를 동시에 촬상할 수 있다. 따라서 1개의 카메라만 설치한 구성에 비해, 카메라를 반전시킬 필요가 없게 되며, 위치 결정 처리의 효율화를 도모할 수 있다.
다음으로, 상기한 구성의 적층 장치를 사용하여 행해지는 반도체장치(40A, 40B)의 적층 방법에 대하여 설명한다.
반도체장치(40A, 40B)를 적층하기 위하여는, 먼저 최하부에 위치하는 반도체장치(40A)를 캐리어 스테이지(46A)에 장착한다. 캐리어 스테이지(46A)는 각 반도체장치(40A, 40B)를 적층할 때의 기대(基臺)가 되는 것이다. 도 35 는, 반도체장치(40A)를 캐리어 스테이지(46A)에 장착한 상태를 나타내고 있다.
동 도면에 나타낸 바와 같이, 캐리어 스테이지(46A)에는 반도체장치(40A)를 위치 결정하기 위한 장착홈(49A)이 형성되어 있다. 스택헤드(42)는, 최하부에 위 치하는 반도체장치(40A)를 패키지 공급 테이블(41)로 반송하고, 캐리어 스테이지(46A)의 장착홈(49A) 내에 장착한다.
상기한 바와 같이, 패키지 공급 테이블(41)에는 솔더볼(7)이 상부에 위치하도록 각 반도체장치(40)가 놓여져 있다. 또한, 스택헤드(42)는 반도체장치(40)의 봉지 수지(2)의 표면을 흡착함으로써 반송 처리를 행한다. 따라서, 캐리어 스테이지(46A)에 장착된 상태에서, 반도체장치(40A)는 솔더볼(7)이 상부에 위치하는 자세가 되어 있다.
이 반도체장치(40A)의 반송 처리 후(반송 처리와 동시에 행하는 것도 가능하다) 전사 헤드(44A)에 대해 플럭스(50)를 도포하는 처리가 실시된다. 전사 헤드(44A)에 플럭스(50)를 도포하기 위하여는 도 36 에 나타낸 바와 같이, 전사 헤드(44A)를 플럭스(50)가 도포된 플럭스 공급부(43A)에 눌러 붙인다. 상기한 바와 같이, 플럭스 공급부(43A)에는, 소정의 두께로 플럭스(50)가 설치되어 있다. 따라서, 전사 헤드(44A)를 플럭스 공급부(43A)에 눌러 붙임으로써, 플럭스(50)는 전사 헤드(44A)에 부착된다.
이와 같이 하여 플럭스(50)가 설치된 전사 헤드(44A)는, 캐리어 스테이지(46A)까지 이동한다. 이어서, 전사 헤드(44A)는 캐리어 스테이지(46A)에 장착되어 있는 반도체장치(40A)에 눌러 붙여진다. 상기한 바와 같이, 반도체장치(40A)는 솔더볼(7)이 상부에 위치하는 자세로 캐리어 스테이지(46A)에 장착되어 있다. 따라서, 전사 헤드(44A)에 설치되어 있는 플럭스(50)는, 전사 헤드(44A)가 반도체장치(40A)에 눌러 붙여짐으로써, 솔더볼(7)에 전사된다.
이 때, 본 실시예에서는 전사 헤드(44A)에 설치된 플럭스(50)는 솔더볼(7)에만 전사되고, 봉지 수지(2) 등의 반도체장치(40A)를 구성하는 다른 부분에는 부착하지 않도록 구성되어 있다. 이하, 그 이유에 대하여 설명한다.
도 38 은, 전사 헤드(44A)의 저면(플럭스 공급부(43A) 및 반도체장치(40A)에 눌러 붙여지는 면)을 확대하여 나타낸 도면이다. 동 도면에 나타낸 바와 같이, 전사 헤드(44A)의 저면에는 오목부(53)가 형성되어 있으며, 이것에 의해 상대적으로 오목부(53)에 대해 돌출한 플럭스 도포부(54A)가 형성되어 있다.
이 플럭스 도포부(54A)의 설치위치는, 반도체장치(40A)의 솔더볼(7)의 설치 위치와 대응하도록 구성되어 있다. 또한, 오목부(53)의 설치위치는, 반도체장치(40A)의 봉지 수지(2)의 설치위치와 대략 대응하도록 구성되어 있다. 따라서, 상기한 구성의 전사 헤드(44A)를 플럭스 공급부(43A)에 눌러 붙였을 때, 플럭스(50)는 플럭스 도포부(54A)에만 부착되고, 오목부(53)에는 부착되지 않는다.
이에 의해 플럭스(50)가 설치된 전사 헤드(44A)를 반도체장치(40A)에 눌러 붙였을 때 도 40 에 나타낸 바와 같이, 플럭스(50)는 솔더볼(7)에만 전사된다. 또한, 전사 헤드(44A)를 반도체장치(40A)에 눌러 붙였을 때, 봉지 수지(2)는 전사 헤드(44A)의 오목부(53)와 대향하는 상태가 되기 때문에, 봉지 수지(2)의 상면과 오목부(53)는 크게 이간된 상태가 된다. 그러므로, 봉지 수지(2)에 플럭스(50)가 잘못 도포되는 것을 확실하게 방지할 수 있다.
플럭스 도포 후에는, 후술하는 바와 같이 반도체장치(40A, 40B)를 적층하는 적층처리, 및 반도체장치(40A)의 솔더볼(7)과 반도체장치(40B)의 볼패드(8)를 접합 하는 리플로우 처리가 행해진다. 이 때, 솔더볼(7)의 설치위치 이외에 플럭스(50)가 존재하면, 플럭스(50)를 구성하는 도전성 금속(솔더 등)이 용융되며, 인접하는 솔더볼간 혹은 볼패드간에서 단락이 발생할 우려가 있다.
그렇지만, 본 실시예와 같이 플럭스(50)가 솔더볼(7)에만 전사되는 구성으로 함으로써, 인접하는 솔더볼간 및 인접하는 볼패드간에 단락이 발생하는 것을 방지할 수 있으므로 신뢰성의 향상을 도모할 수 있다.
한편, 인접하는 솔더볼간 혹은 인접하는 볼패드간에 단락하는 것을 방지하기 위하여는, 솔더볼(7)에 적당량의 플럭스(50)를 전사할 필요가 있다. 이것은 필요량 이상의 플럭스(50)가 솔더볼(7)에 전사된 경우에는 과잉 플럭스(50)에 의해 인접하는 솔더볼간 혹은 인접하는 볼패드간에서 단락이 발생할 우려가 있기 때문이다.
또한, 전사되는 플럭스(50)의 양이 적은 경우에는, 솔더볼(7)의 표면에 산화막이 형성되고, 적층시에 솔더볼(7)과 볼패드(8) 사이에서 접속 불량이 발생할 우려가 있기 때문이다(플럭스(50)에는, 가열시에 솔더볼(7)의 표면 산화를 방지하는 기능이 있다).
솔더볼(7)에 적당량의 플럭스(50)를 전사하는 방법으로서는, 플럭스 공급부(43A)에 도포하는 플럭스(50)의 두께를 제어하는 방법 이외에, 전사 헤드(44A)에 설치되는 플럭스 도포부(54A)의 형상을 적당하게 선정하는 것이 고려된다. 이것에 대해 도 39 를 이용하여 설명한다.
도 39a 는 도 38 에 나타낸 전사 헤드(44A)의 플럭스 도포부(54A)를 확대하 여 나타내고 있다. 동 도면에 나타낸 바와 같이, 평면 형상으로 된 플럭스 도포부(54A)의 경우 플럭스 공급부(43A)로부터 전사되는 플럭스(50)의 양은 적다.
그렇지만, 도 39b 에 나타낸 바와 같이 플럭스 도포부(54B)를 경사면으로 구성하거나, 또는 도 39c 에 나타낸 바와 같이 플럭스 도포부(54B)를 오목 구면으로 구성함으로써, 플럭스 도포부(54A∼54C)에 부착하는 플럭스(50)의 양을 제어할 수 있다. 이에 의해 솔더볼(7)에 적당량의 플럭스(50)를 전사하는 것이 가능하게 된다.
상기와 같이 솔더볼(7) 상에 플럭스(50)를 전사하는 처리가 종료되면, 스택헤드(42)가 다시 패키지 공급 테이블(41) 상으로 이동함과 동시에 밑으로 이동하여, 도 41 에 나타낸 바와 같이, 반도체장치(40A) 상에 적층하는 반도체장치(40B)를 흡착한다. 이 스택헤드(42)의 동작과 함께, 카메라 유닛(45)은 캐리어 스테이지(46)의 상부로 이동한다. 이 때, 카메라 유닛(45)은 하부 카메라(52)가 캐리어 스테이지(46A)에 장착된 반도체장치(40A)와 대향하는 위치까지 이동한다.
한편, 반도체장치(40B)를 흡착한 스택헤드(42)는, 카메라 유닛(45)의 상부 카메라(51)와 대향하는 위치까지 반도체장치(40B)를 반송한다. 이에 의해 도 42 에 나타낸 바와 같이, 카메라 유닛(45)을 사이에 두고 하부에 반도체장치(40A)가 위치하고, 상부에 반도체장치(40B)가 위치하는 구성으로 된다. 그리고, 상부 카메라(51)는 반도체장치(40B)의 볼패드(8)의 위치 인식을 행하고, 하부 카메라(52)는 반도체장치(40A)의 솔더볼(7)의 위치 인식을 행한다. 이에 의해 각 반도체장치(40A, 40B)의 위치 인식이 행해진다.
상기와 같이 각 반도체장치(40A, 40B)의 위치 인식 처리가 행해지면 이어서 이 인식 결과를 기초로 스택헤드(42)는, 반도체장치(40B)의 볼패드(8)와, 반도체장치(40A)의 솔더볼(7)의 위치가 일치하도록 반도체장치(40A) 위에 반도체장치(40B)를 적층한다. 이에 의해 도 44 에 나타낸 바와 같이, 반도체장치(40A, 40B)는 적층된 상태가 된다. 이 때, 상기와 같이 플럭스(50)는 솔더볼(7)의 상부에만 전사된 구성이기 때문에, 하부에 위치하는 반도체장치(40A)의 봉지 수지(2)와, 상부에 위치하는 반도체장치(40B)의 인터포우저(1) 사이에 플럭스(50)가 존재하지 않는다.
도 44 에 나타낸 상태는 각 반도체장치(40A, 40B)가, 하부에 위치하는 반도체장치(40A)의 솔더볼(7)과, 상부에 위치하는 반도체장치(40B)의 볼패드(8) 사이에 개재하는 플럭스(50)에 의해 임시로 고정된 구성이다. 이 때문에, 반도체장치(40A, 40B)가 적층된 상태로 캐리어 스테이지(46A)를 리플로우 노에 넣고, 솔더볼(7)을 볼패드(8)에 솔더 접합한다. 이것에 의해 각 반도체장치(40A, 40B)는 고정되어, 완전히 적층된 구성이 된다.
또한, 본 실시예에서는 2개의 반도체장치(40A, 40B)를 적층하는 구성에 대하여 설명했지만 3개 이상의 반도체장치(40)를 적층하는 경우에는, 상기한 처리를 반복하여 실시함으로써 임의의 수의 적층구조를 실현할 수 있다.
도 45 ∼ 도 48 은, 상기한 적층방법의 변형예를 설명하기 위한 도면이다.
도 45 에 나타낸 변형예는, 솔더볼(7)에 플럭스(50)(도 45 에는 도시하지 않음 )를 전사할 때, 솔더볼(7)의 정형 처리를 동시에 행하도록 한 것이다. 즉, 솔더볼(7)의 크기에는 편차가 있고, 이 크기 편차가 큰 경우에는 반도체장치(40A, 40B)를 적층했을 때, 큰 직경의 솔더볼(7)은 접합하지만, 작은 직경의 솔더볼(7)은 접합하지 못할 우려가 있다.
이 때문에, 본 변형예에서는 전사 헤드(44D)를 이용하여 솔더볼(7)의 레벨링을 행하는 구성으로 한 것을 특징으로 하는 것이다. 이 때문에, 본 변형예에서는 전사 헤드(44D)의 재질로서, 경질의 스테인레스재를 사용하고 있다. 그리고, 도 45 에 나타낸 바와 같이, 플럭스(50)의 전사 처리 시에 수평 상태를 유지하면서 전사 헤드(44D)를 밑으로 이동시켜서 솔더볼(7)을 가압한다.
이것에 의해 도 45 에 나타낸 바와 같이, 솔더볼(7)의 상면에는 평탄한 정형부(7A)가 형성된다. 이와 같이, 전사 헤드(44D)를 사용하여 솔더볼(7)의 레베링을 행함으로써, 솔더볼(7)의 높이를 균일화할 수 있으며, 적층 시에 있어서의 접속 불량의 발생을 억제할 수 있다. 또한, 솔더볼(7)의 상단부에 평탄한 정형부(7A)가 형성되기 때문에, 플럭스(50)의 전사성도 향상한다. 또한, 레벨링 처리를 플럭스(50)의 전사 처리와 동시에 행하기 때문에, 적층 처리의 공정을 증가시키지 않고도 상기 효과를 실현할 수 있다.
도 46 에 나타낸 변형예는, 반도체장치(40A, 40B)를 적층할 때 각 반도체장치(40A, 40B)의 위치 결정을 위치 결정 지그(55)를 사용하여 행하도록 한 것이다. 위치 결정 지그(55)는, 위치 결정부재(55A∼55C)로 구성되어 있다.
이 각 위치 결정부재(55A∼55C)는, 도시하지 않는 위치 결정 핀 및 위치 결정홀에 의하여 쌓아올렸을 때에 상호 위치가 소정 위치로 위치 결정되는 구성으로 되어 있다. 위치 결정부재(55A)는 반도체장치(40A)의 위치 결정을 행하는 것이며, 반도체장치(40A)를 내부에 위치 결정한 상태로 수납하는 위치 결정홀(59A)이 형성되어 있다.
또한, 위치 결정부재(55B)는 반도체장치(40B)의 위치 결정을 행하는 것이며, 반도체장치(40B)를 내부에 위치 결정한 상태로 수납하는 위치 결정공(59B)이 형성되어 있다. 또한, 위치 결정부재(55C)는 최상부에 설치되는 것이며, 전사 헤드(44E)의 플럭스 도포부(54A)가 삽입되는 개구(56)가 형성되어 있다.
따라서, 반도체장치(40A, 40B)를 위치 결정 지그(55)에 장착함으로써 각 반도체장치(40A, 40B)의 위치 결정 처리를 행할 수 있으며, 용이하게 위치 결정을 행할 수 있다. 따라서, 반도체장치(40A, 40B)끼리 어긋남에 의해 솔더볼(7) 이외에 플럭스(50)가 부착되는 것을 방지할 수 있다.
또한, 도 47 에 나타낸 변형예는, 도 46 을 사용해 설명한 위치 결정 지그(55)를 클립 부재(57)에 의해 고정하고, 이 상태로 리플로우 처리를 행하는 것을 특징으로 하는 것이다. 이 구성으로 함에 따라, 위치 결정 지그(55)를 사용함으로써 고정밀도로 위치 결정되며, 플럭스(50)에 의해 임시 고정 상태를 유지하면서, 각 반도체장치(40A, 40B)를 리플로우 처리할 수 있다. 이에 따라, 가열에 의해 플럭스(50)가 용융 상태가 되어도 각 반도체장치(40A, 40B)를 높은 위치 정밀도로 적층할 수 있다. 또한, 솔더볼(7)과 볼패드(8)를 접합하는 과열 처리의 방법은 리플로우 처리에 한정되는 것이 아니라, 블록 히터법, 레이저법, 혹은 핫에어법 등을 사용할 수도 있다.
이어서, 반도체장치(40A, 40B)를 적층하는 다른 적층방법에 대하여 설명한 다.
도 48 은, 본 실시예에 있어서 반도체장치(40)를 적층할 때에 사용하는 반도체장치의 적층 장치를 나타내고 있다. 또한, 도 48 에 있어서, 먼저 설명한 도 34 에 나타낸 구성과 동일한 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예의 적층방법에 사용하는 적층장치는, 대략 패키지 공급 테이블(41), 스택헤드(42), 플럭스 공급부(43B), 및 카메라 유닛(45) 등으로 구성되어 있다. 따라서, 전사 헤드(44A)를 필요로 한 도 34 에 나타낸 적층 장치에 비해, 구성이 간단화되어 있다.
패키지 공급 테이블(41)은 도 34 에 나타낸 것과 동일한 구성이다. 그렇지만, 본 실시예에서는 각 반도체장치(40)는 솔더볼(7)이 하면이 되도록 패키지 공급 테이블(41) 상에 놓여져 있다. 상기한 바와 같이, 제조된 반도체장치(40)는 솔더볼(7)을 하측으로 하여 반송용 트레이에 수납된다.
따라서, 본 실시예의 경우에는, 반송용 트레이로부터 취출된 반도체장치(40)를 그대로의 자세로 패키지 공급 테이블(41)에 올려 놓을 수 있기 때문에, 반송용 트레이에 의해 공급 테이블(41)로 반도체장치(40)를 옮기는 처리를 용이하게 행할 수 있다. 또한, 스택헤드(42)가 패키지 공급 테이블(41) 상의 반도체장치(40)를 흡착했을 때, 반도체장치(40B)는 솔더볼(7)이 하부에 위치한 상태가 된다.
본 실시예에서 사용하고 있는 플럭스 공급부(43B)는, 반도체장치(40B)의 솔더볼(7)에 직접 플럭스(50)을 도포하는 구성으로 되어 있다. 이 플럭스 공급부(43B)는 원주 형상으로 되어 있으며, 그 상면에는 플럭스 장전홈(58)이 형성되어 있다. 플럭스 장전홈(58)은, 정방형 프레임의 형상을 갖고 있다. 또한, 이 플럭스 장전홈(58)은 반도체장치(40B)의 설치 위치에 대응하도록 구성되어 있으며, 후술하는 바와 같이 솔더볼(7)에 플럭스(50)를 전사할 때, 솔더볼(7)은 플럭스 장전홈(58) 내에 삽입된다.
본 실시예에서는, 플럭스(50)는 플럭스 장전홈(58)내에만 설치되어 있다. 플럭스(50)를 플럭스 장전홈(58) 내에 장전하기 위하여는 플럭스(50)를 플럭스 공급부(43A)의 상면에 설치한 후, 도 50 에 나타낸 바와 같이 스퀴지(48)를 사용하여 플럭스 장전홈(58) 내에 삽입한다. 또한, 플럭스(50)의 두께는, 플럭스 장전홈(58)의 깊이를 조정함으로써, 임의의 두께로 설정할 수 있다.
다음으로, 상기한 구성의 적층장치를 사용하여 행해지는 반도체장치(40A, 40B)의 적층방법에 대하여 설명한다.
반도체장치(40A, 40B)를 적층하기 위하여는 먼저 최하부에 위치하는 반도체장치(40A)를 캐리어 스테이지(46B)에 장착한다. 도 49 는 반도체장치(40A)를 캐리어 스테이지(46B)에 장착한 상태를 나타내고 있다. 동 도면에 나타낸 바와 같이 캐리어 스테이지(46A)에는 반도체장치(40A)를 위치 결정하기 위한 장착홈(49B)이 형성되어 있다. 스택헤드(42)는 반도체장치(40A)를 패키지 공급 테이블(41)로부터 반송하고 캐리어 스테이지(46B)의 장착홈(49B) 내에 장착한다.
상기한 바와 같이 패키지 공급 테이블(41)에는 솔더볼(7)이 하부에 위치하도록 각 반도체장치(40)가 놓여져 있다. 또한, 스택헤드(42)는 반도체장치(40)의 인 터포우저(1)를 흡착함으로써 반송 처리를 행한다. 따라서 캐리어 스테이지(46B)에 장착된 상태에서, 반도체장치(40A)는 솔더볼(7)이 하부에 위치하는 자세로 되어 있다.
이 반도체장치(40A)의 반송 처리 후(반송 처리와 동시에 행하는 것도 가능하다), 상기한 바와 같이 스퀴지(48)를 사용하여 플럭스 공급부(43B)에 대해 플럭스(50)를 장전하는 처리가 실시된다(도 50 참조). 플럭스 공급부(43B)에 대해 플럭스(50)를 장전하는 처리가 종료되면, 스택헤드(42)가 다시 패키지 공급 테이블(41) 상으로 이동함과 동시에 밑으로 이동하여, 도 51 에 나타낸 바와 같이, 반도체장치(40A)상에 적층하는 반도체장치(40B)를 흡착한다.
스택헤드(42)는 반도체장치(40B)를 플럭스 공급부(43B) 상의 플럭스 장전홈(58)의 상부까지 반송하고 계속하여 밑으로 이동한다. 반도체장치(40B)는 스택헤드(42)에 반송될 때에 솔더볼(7)이 하부에 위치하는 자세로 되어 있다. 따라서, 스택헤드(42)가 밑으로 이동함으로써 도 52 에 나타낸 바와 같이 솔더볼(7)은 플럭스 장전홈(58) 내의 플럭스(50)에 침지된다. 이것으로 인해 솔더볼(7)에는 플럭스(50)가 전사된다.
이 때, 플럭스(50)는 솔더볼(7)에만 전사되며, 봉지 수지(2) 등의 반도체장치(40A)를 구성하는 다른 부분에는 부착되지 않는다. 즉, 플럭스 공급부(43B)는 플럭스 장전홈(58)에만 플럭스(50)가 장전된 구성으로 되어 있으며, 또한 플럭스 장전홈(58)은 솔더볼(7)의 설치 위치에 대응하는 구성으로 되어 있다. 또한, 플럭스 장전홈(58)에 플럭스(50)를 장전할 때, 플럭스 공급부(43B)의 플럭스 장전홈(58) 이외의 부분에는 플럭스(50)가 부착되지 않도록 구성하고 있다.
이에 의해 반도체장치(40B)의 솔더볼(7)을 플럭스 장전홈(58) 내의 플럭스(50)에 침지시켰을 때 플럭스(50)는 솔더볼(7)에만 전사된다. 따라서, 본 실시예에 의해서도 인접하는 솔더볼간 및 인접하는 볼패드간에 단락이 발생하는 것을 방지할 수 있으며 적층후에 있어서의 신뢰성의 향상을 도모할 수 있다.
상기와 같이 솔더볼(7) 상에 플럭스(50)를 전사하는 처리가 종료되면 스택헤드(42)는 반도체장치(40B)를 캐리어 스테이지(46B)의 상부(구체적으로는 반도체장치(40A)와 대향하는 위치)까지 반송한다. 이와 동시에 카메라 유닛(45)도 캐리어 스테이지(46)의 상부로 이동한다. 이것에 의해 도 53 에 나타낸 바와 같이 카메라 유닛(45)을 중간에 끼고 하부에 반도체장치(40A)가 위치하고 상부에 반도체장치(40B)가 위치하는 구성으로 된다. 그리고, 카메라 유닛(45)에 설치된 상부 카메라(51)에 의해 반도체장치(40B)의 볼패드(8)의 위치 인식을 행하며 하부 카메라(52)에 의해 반도체장치(40A)의 솔더볼(7)의 위치 인식을 행하고, 이로써 각 반도체장치(40A, 40B)의 위치 인식이 행해진다.
상기와 같이 각 반도체장치(40A, 40B)의 위치 인식 처리가 행해지면 이어서 이 인식 결과를 기초로 스택헤드(42)는 도 54 에 나타낸 바와 같이 반도체장치(40B)의 볼패드(8)와 반도체장치(40A)의 솔더볼(7)의 위치가 일치하도록 반도체장치(40A) 위에 반도체장치(40B)를 적층한다.
이것에 의해 도 55 에 나타낸 바와 같이 반도체장치(40A, 40B)는 적층된 상태가 된다. 이 때, 상기와 같이 플럭스(50)는 솔더볼(7)의 상부에만 전사된 구성 이기 때문에 상부에 위치하는 반도체장치(40B)의 봉지 수지(2)와 하부에 위치하는 반도체장치(40A)의 인터포우저(1) 사이에 플럭스(50)가 존재하지는 않는다.
도 55 에 나타낸 상태는, 반도체장치(40A)와 반도체장치(40B)가 플럭스(50)로 임시로 고정된 구성이다. 이 때문에, 반도체장치(40A, 40B)가 적층된 상태로 캐리어 스테이지(46B)를 리플로우 노에 넣고 솔더볼(7)을 볼패드(8)에 솔더 접합한다. 이것에 의해, 각 반도체장치(40A, 40B)는 고정되어 완전히 적층된 구성이 된다.
또한 본 실시예에 있어서도 3개 이상의 반도체장치(40)를 적층할 경우에는 상기한 처리를 반복하여 실시하면 되고, 이에 의해 임의의 수의 적층구조를 실현할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 돌기전극이 설치된 전극 패드 뒷쪽의 인터포우저에 관통홀이 설치되고, 전극 패드의 뒷쪽면(돌기전극과 반대쪽의 면)이 관통홀 내에 노출된다. 또한, 돌기전극의 높이가 반도체소자의 봉지 높이보다 높기 때문에 같은 구조의 반도체장치를 적층할 경우 상측 반도체장치의 돌기전극을 하측 반도체장치의 관통홀내의 전극 패드에 접속할 수 있다. 이 때, 상측 반도체장치의 반도체소자가 봉지된 부분은 돌기전극에 의해 상측 반도체장치의 재배선 기판과 하측 반도체장치의 재배선 기판 사이에 형성된 공간에 수용된다.
따라서, 돌기전극만으로 각 반도체장치의 접속과 각 반도체장치간의 거리를 규정할 수 있고, 간단한 구성으로 복수의 반도체장치의 적층구조를 실현할 수 있다. 또한, 재배선 기판은 반도체소자의 탑재면을 갖고 있으며, 이 탑재면에 배선 패턴을 형성함으로써 재배선 기판 상에 전극 패드를 자유롭게 배치할 수 있다.
또한, 본 발명에 의하면, 돌기전극이 설치된 전극 패드 뒷쪽의 인터포우저에 관통홀이 설치되어 전극 패드의 뒷쪽면이 관통홀 내에 노출되고, 이 면에 돌기전극이 설치된다. 또한, 돌기전극의 높이가 반도체소자의 봉지 높이보다 높기 때문에 같은 구조의 반도체장치를 적층할 경우, 상측 반도체장치의 돌기전극을 하측 반도체장치의 전극 패드에 접속할 수 있다. 이 때, 하측 반도체장치의 반도체소자가 봉지된 부분은, 돌기전극에 의해 상측 반도체장치의 재배선 기판과 하측 반도체장치의 재배선 기판 사이에 형성된 공간에 수용된다.
따라서, 돌기전극만으로 각 반도체장치의 접속과 각 반도체장치간의 거리를 규정할 수 있고, 간단한 구성으로 복수의 반도체장치의 적층구조를 실현할 수 있다. 또한, 재배선 기판은 반도체소자의 탑재면을 갖고 있으며, 이 탑재면에 배선 패턴을 형성함으로써, 재배선 기판 상에 전극 패드를 자유롭게 배치할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치의 반도체소자에 또 다른 반도체소자를 적층 고정하여 일체로 봉지하기 때문에, 적층구조의 반도체장치를 더 적층할 수 있으며 같은 체적 내에 보다 많은 반도체장치를 실장할 수 있다.
또한, 본 발명에 의하면, 재배선 기판의 양면에 반도체소자가 실장되고 또한 재배선 기판의 양면에 설치된 전극 패드의 한 쪽에만 돌기전극이 설치된다. 재배선 기판 양면의 전극 패드는 비어홀에 의해 전기적으로 접속된다. 따라서, 돌기전극이 설치되어 있지 않는 쪽의 반도체소자의 봉지 높이보다 높은 돌기전극을 갖는 반도체장치를, 돌기전극이 설치되어 있지 않는 쪽에서 적층할 수 있으며, 간단한 구성으로 반도체장치의 적층구조를 실현할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치에 있어서, 돌기전극이 재배선 기판 양측의 반도체소자의 봉지 높이의 합보다 높기 때문에, 같은 구성의 반도체장치끼리를 적층할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치의 반도체소자에 또 다른 반도체소자를 적층 고정하여 일체로 봉지하기 때문에, 적층구조의 반도체장치를 더 적층할 수 있으며, 같은 체적 내에 보다 많은 반도체장치를 실장할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재의 반도체장치에 있어서, 재배선 기판 양측의 반도체소자는 와이어본딩에 의해 전극 패드에 접속된다. 그리고, 한 쪽의 전극 패드 상에서의 와이어 접속 위치는 반대측의 전극 패드 상에서의 와이어 접속 위치와 어긋나 있다.
양측 반도체소자의 본딩 위치가 같은 경우에는, 한쪽 편의 반도체소자의 와이어본딩을 행한 뒤, 반대측 반도체장치의 와이어본딩을 행하는 경우, 본딩 위치 밑에는 이미 와이어가 쳐지고 있기 때문에 본딩 위치를 하측에서 지지할 수는 없다.
그러나, 본 발명에 의한 반도체장치에서는 한 쪽 반도체소자의 와이어본딩을 한 후 반대측의 반도체소자의 와이어본딩을 행하는 경우, 반대측의 본딩 위치의 어긋남을 이용하여 본딩되는 부분의 하측에서 본딩 위치를 지지할 수 있으며, 확실한 와이어본딩을 행할 수 있다.
또한, 본 발명에 의하면, 상기와 같은 기재된 반도체장치를 복수개 적층하여 접속한 적층구조를 갖는 반도체장치에 있어서, 적층구조중의 상측 반도체장치의 전극수와 하측 반도체장치의 전극수가 상이한 구성으로 하기 때문에, 사이즈가 상이한 반도체소자를 갖는 반도체장치끼리도 적층할 수 있다.
또한, 본 발명에 의하면, 재배선 기판의 양면에 반도체장치를 탑재할 때 한 쪽의 반도체소자를 탑재한 후에 반대측의 반도체소자를 하측에서 지지하면서 탑재할 수 있기 때문에, 양측의 반도체장치를 확실하게 재배선 기판에 탑재할 수 있다.
또한, 본 발명에 의하면, 돌기전극에만 플럭스를 설치하기 때문에, 플럭스 도포 후에 돌기전극과 전극 패드를 접합하기 위해 실시되는 리플로우 처리 시에 인접한 돌기전극 및 전극 패드가 단락되는 것을 방지할 수 있다.

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 반도체 장치에 있어서,
    제 1 반도체 소자;
    상기 반도체 소자가 탑재되는 제 1 면과, 이 제 1 면의 반대측의 제 2 면을 갖는 재배선 기판;
    상기 재배선 기판의 제 1 면 상에 배치되고, 상기 제 1 반도체 소자와 전기적으로 접속된 복수의 전극 패드;
    상기 각 전극 패드 상에 설치된 복수의 돌기 전극; 및
    상기 재배선 기판의 제 2 면으로부터 상기 각 전극 패드에 이르는 복수의 관통홀을 포함하고,
    상기 제 1 반도체 소자는 봉지(封止) 재료에 의해 봉지되고, 상기 각 돌기 전극의 상부와 상기 재배선 기판의 제 1 면 사이의 거리를 상기 봉지된 부분의 상면과 상기 재배선 기판의 제 2 면 사이의 거리보다 크게 하고,
    상기 반도체 장치를 다른 반도체 장치에 적층하고, 상기 상측 반도체 장치의 돌기 전극은 상기 하측 반도체 장치의 각 관통홀 내에 삽입되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 반도체 소자와 적층 구조로 고정된 제 2 반도체 소자를 더 포함하며,
    상기 제 1 및 제 2 반도체 소자는 상기 봉지 재료에 의해 일체로 봉지되는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 반도체 장치는 적층 구조로 접속되고, 상측에 위치된 상기 반도체 장치 중 하나의 상기 돌기 전극의 수가 하측에 위치된 상기 반도체 장치 중 하나의 상기 돌기 전극의 수와 다른 반도체 장치.
  15. 제 1 반도체 소자;
    상기 반도체 소자가 탑재되는 제 1 면과, 이 제 1 면의 반대측의 제 2 면을 갖는 재배선 기판;
    상기 재배선 기판의 제 1 면 상에 배치되고, 상기 제 1 반도체 소자와 전기적으로 접속된 복수의 전극 패드;
    상기 재배선 기판의 제 2 면으로부터 상기 각 전극 패드에 이르는 복수의 관통홀; 및
    상기 관통홀을 통하여 상기 각 전극 패드 상에 형성된 복수의 돌기 전극을 포함하고,
    상기 제 1 반도체 소자는 봉지 재료에 의해 봉지되고, 상기 각 돌기 전극의 상부와 상기 재배선 기판의 제 2 면 사이의 거리를 상기 봉지된 부분의 상면과 상기 전극 패드 사이의 거리보다 크게 하고,
    상기 반도체 장치를 다른 반도체 장치에 적층하고, 상기 상측 반도체 장치의 돌기 전극을 상기 하측 반도체 장치의 상기 각 전극 패드와 접촉시키는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 반도체 소자와 적층 구조로 고정된 제 2 반도체 소자를 더 포함하며,
    상기 제 1 및 제 2 반도체 소자는 상기 봉지 재료에 의해 일체로 봉지되는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 반도체 장치는 적층 구조로 접속되고, 상측에 위치된 상기 반도체 장치 중 하나의 상기 돌기 전극의 수가 하측에 위치된 상기 반도체 장치 중 하나의 상기 돌기 전극의 수와 다른 반도체 장치.
  18. 제 1 및 제 2 반도체 소자;
    상기 제 1 반도체 소자가 탑재되는 제 1 면과, 상기 제 2 반도체 소자가 탑재되며 상기 제 1 면과 반대측에 있는 제 2 면을 갖는 재배선 기판;
    상기 재배선 기판의 제 1 표면 상에 배치되고, 상기 제 1 반도체 소자와 전기적으로 접속된 복수의 제 1 전극 패드;
    상기 재배선 기판의 제 2 표면 상에 배치되고 상기 제 2 반도체 소자와 전기적으로 접속된 복수의 제 2 전극 패드;
    상기 제 1 전극 패드와 상기 각 제 2 전극 패드를 전기적으로 접속하는 복수의 비어홀(via hole); 및
    상기 제 1 전극 패드에 설치된 복수의 돌기 전극을 포함하고.
    상기 제 1 및 제 2 반도체 소자는 각각 봉지 재료에 의해 봉지되고, 상기 제 1 면으로부터의 상기 각 돌기 전극의 높이를 상기 제 1 반도체 소자의 봉지된 부분의 높이보다 높게 한 반도체 장치.
  19. 제 18 항에 있어서,
    상기 각 돌기 전극의 높이는 상기 제 1 반도체 소자의 봉지된 부분의 높이와 상기 제 2 반도체 소자의 봉지된 부분의 높이의 합보다 높게 한 반도체 장치.
  20. 제 18 항에 있어서,
    상기 제 1 및 제 2 반도체 소자의 어느 한쪽에 적층 구조로 접속되며, 상기 제 1 및 제 2 반도체 소자의 어느 한쪽에 일체로 봉지한 제 3 반도체 소자를 더 포함하는 반도체 장치.
  21. 제 18 항에 있어서,
    상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 각각 와이어 본딩에 의해 상기 제 1 전극 패드 및 상기 제 2 전그 패드와 전기적으로 접속되고, 상기 제 1 전극 패드 상의 본딩 위치는 상기 제 2 전극 패드 상의 본딩 위치로부터 어긋나 있는 반도체 장치.
  22. 제 18 항에 있어서,
    상기 반도체 장치는 적층 구조로 접속되고, 상측에 위치된 상기 반도체 장치 중 하나의 상기 돌기 전극의 수가 하측에 위치된 상기 반도체 장치 중 하나의 상기 돌기 전극의 수와 다른 반도체 장치.
KR1020000038655A 1999-11-30 2000-07-06 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의적층 방법 KR100553853B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101061180B1 (ko) * 2009-06-29 2011-09-01 주식회사 하이닉스반도체 반도체 패키지

Families Citing this family (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW522530B (en) * 1999-08-02 2003-03-01 Toyo Kohan Co Ltd Semiconductor package unit
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP2002270762A (ja) * 2001-03-09 2002-09-20 Sony Corp 半導体装置
SG108245A1 (en) 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US6888240B2 (en) * 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US20020167804A1 (en) * 2001-05-14 2002-11-14 Intel Corporation Polymeric encapsulation material with fibrous filler for use in microelectronic circuit packaging
US7071024B2 (en) * 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
KR100437539B1 (ko) * 2001-06-29 2004-06-26 주식회사 하이닉스반도체 클럭 동기 회로
KR20030042819A (ko) * 2001-11-24 2003-06-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 상기 반도체 패키지를 적층한 적층형반도체 패키지, 이를 제조하는 제조방법
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
JP3925615B2 (ja) * 2001-07-04 2007-06-06 ソニー株式会社 半導体モジュール
WO2003019654A1 (en) * 2001-08-22 2003-03-06 Tessera, Inc. Stacked chip assembly with stiffening layer
US7183658B2 (en) 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
JP4695796B2 (ja) * 2001-09-27 2011-06-08 富士通セミコンダクター株式会社 半導体装置、半導体装置ユニットおよびその製造方法
US6791035B2 (en) * 2002-02-21 2004-09-14 Intel Corporation Interposer to couple a microelectronic device package to a circuit board
JP2003264260A (ja) * 2002-03-08 2003-09-19 Toshiba Corp 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
US20030224581A1 (en) * 2002-06-03 2003-12-04 Robert Bosch Gmbh Flip chip packaging process using laser-induced metal bonding technology, system utilizing the method, and device created by the method
US6784544B1 (en) * 2002-06-25 2004-08-31 Micron Technology, Inc. Semiconductor component having conductors with wire bondable metalization layers
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
KR20040026530A (ko) * 2002-09-25 2004-03-31 삼성전자주식회사 반도체 패키지 및 그를 이용한 적층 패키지
US7166200B2 (en) * 2002-09-30 2007-01-23 Tokyo Electron Limited Method and apparatus for an improved upper electrode plate in a plasma processing system
US7057269B2 (en) * 2002-10-08 2006-06-06 Chippac, Inc. Semiconductor multi-package module having inverted land grid array (LGA) package stacked over ball grid array (BGA) package
WO2004038798A2 (en) * 2002-10-22 2004-05-06 Unitive International Limited Stacked electronic structures including offset substrates
KR100480437B1 (ko) * 2002-10-24 2005-04-07 삼성전자주식회사 반도체 칩 패키지 적층 모듈
US7253510B2 (en) * 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
JP4110992B2 (ja) 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3680839B2 (ja) * 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2004281920A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4096774B2 (ja) 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2004349495A (ja) 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP3786103B2 (ja) * 2003-05-02 2006-06-14 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
CN1295766C (zh) * 2003-05-29 2007-01-17 财团法人工业技术研究院 三维堆叠的电子封装件及其组装方法
JP3858854B2 (ja) 2003-06-24 2006-12-20 富士通株式会社 積層型半導体装置
US20040262728A1 (en) * 2003-06-30 2004-12-30 Sterrett Terry L. Modular device assemblies
KR100592786B1 (ko) * 2003-08-22 2006-06-26 삼성전자주식회사 면 실장형 반도체 패키지를 이용한 적층 패키지 및 그제조 방법
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
JP2005129752A (ja) 2003-10-24 2005-05-19 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
KR101137064B1 (ko) 2004-01-07 2012-04-19 가부시키가이샤 니콘 적층 장치 및 집적 회로 소자의 적층 방법
JP4291209B2 (ja) 2004-05-20 2009-07-08 エルピーダメモリ株式会社 半導体装置の製造方法
JP4051570B2 (ja) 2004-05-26 2008-02-27 セイコーエプソン株式会社 半導体装置の製造方法
US6987314B1 (en) 2004-06-08 2006-01-17 Amkor Technology, Inc. Stackable semiconductor package with solder on pads on which second semiconductor package is stacked
US7187068B2 (en) * 2004-08-11 2007-03-06 Intel Corporation Methods and apparatuses for providing stacked-die devices
KR100688501B1 (ko) * 2004-09-10 2007-03-02 삼성전자주식회사 미러링 구조를 갖는 스택 ｂｏｃ 패키지 및 이를 장착한양면 실장형 메모리 모듈
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US20060108676A1 (en) * 2004-11-22 2006-05-25 Punzalan Nelson V Jr Multi-chip package using an interposer
JP4675955B2 (ja) 2005-01-28 2011-04-27 スパンション エルエルシー 積層型半導体装置用キャリア及び積層型半導体装置の製造方法
JP4557757B2 (ja) 2005-03-14 2010-10-06 株式会社東芝 半導体装置
JP4827556B2 (ja) * 2005-03-18 2011-11-30 キヤノン株式会社 積層型半導体パッケージ
US7545031B2 (en) * 2005-04-11 2009-06-09 Stats Chippac Ltd. Multipackage module having stacked packages with asymmetrically arranged die and molding
JP4308797B2 (ja) 2005-05-02 2009-08-05 株式会社アドバンストシステムズジャパン 半導体パッケージおよびソケット付き回路基板
US7763963B2 (en) * 2005-05-04 2010-07-27 Stats Chippac Ltd. Stacked package semiconductor module having packages stacked in a cavity in the module substrate
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US20070090284A1 (en) * 2005-10-20 2007-04-26 Ho Mon N Image sensor package structure
US8026611B2 (en) 2005-12-01 2011-09-27 Tessera, Inc. Stacked microelectronic packages having at least two stacked microelectronic elements adjacent one another
JP4937581B2 (ja) * 2005-12-22 2012-05-23 ルネサスエレクトロニクス株式会社 電子装置
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP4764196B2 (ja) * 2006-02-14 2011-08-31 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7652361B1 (en) * 2006-03-03 2010-01-26 Amkor Technology, Inc. Land patterns for a semiconductor stacking structure and method therefor
TW200737506A (en) 2006-03-07 2007-10-01 Sanyo Electric Co Semiconductor device and manufacturing method of the same
JP4654971B2 (ja) * 2006-05-19 2011-03-23 日立電線株式会社 積層型半導体装置
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US7486525B2 (en) * 2006-08-04 2009-02-03 International Business Machines Corporation Temporary chip attach carrier
JP5258567B2 (ja) * 2006-08-11 2013-08-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US7638868B2 (en) * 2006-08-16 2009-12-29 Tessera, Inc. Microelectronic package
KR100885911B1 (ko) * 2006-11-16 2009-02-26 삼성전자주식회사 열방출 특성을 개선한 반도체 패키지
JP5010247B2 (ja) 2006-11-20 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7635913B2 (en) * 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US8163600B2 (en) * 2006-12-28 2012-04-24 Stats Chippac Ltd. Bridge stack integrated circuit package-on-package system
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
JP4751351B2 (ja) * 2007-02-20 2011-08-17 株式会社東芝 半導体装置とそれを用いた半導体モジュール
KR100887475B1 (ko) * 2007-02-26 2009-03-10 주식회사 네패스 반도체 패키지 및 그 제조방법
JP4949114B2 (ja) * 2007-04-11 2012-06-06 新光電気工業株式会社 接続材料塗布装置および半導体装置の製造方法
US7868441B2 (en) * 2007-04-13 2011-01-11 Maxim Integrated Products, Inc. Package on-package secure module having BGA mesh cap
US20110024890A1 (en) 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
JP5273956B2 (ja) * 2007-07-02 2013-08-28 スパンション エルエルシー 半導体装置の製造方法
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
SG150396A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
US8299626B2 (en) 2007-08-16 2012-10-30 Tessera, Inc. Microelectronic package
JP2009099749A (ja) * 2007-10-17 2009-05-07 Powertech Technology Inc 半導体パッケージ
JP2009099750A (ja) * 2007-10-17 2009-05-07 Powertech Technology Inc 半導体パッケージ
TWI355061B (en) * 2007-12-06 2011-12-21 Nanya Technology Corp Stacked-type chip package structure and fabricatio
TW200931634A (en) * 2008-01-10 2009-07-16 Abounion Technology Corp Multi-channel stacked semiconductor device and method for fabricating the same, and stacking substrate applied to the semiconductor device
JP2009206229A (ja) * 2008-02-27 2009-09-10 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法
SG155096A1 (en) 2008-03-03 2009-09-30 Micron Technology Inc Board-on-chip type substrates with conductive traces in multiple planes, semiconductor device packages including such substrates, and associated methods
KR20090129791A (ko) * 2008-06-13 2009-12-17 가부시키가이샤 교토 소프트웨어 리서치 다치 플래시 메모리
US7989950B2 (en) 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US8823160B2 (en) * 2008-08-22 2014-09-02 Stats Chippac Ltd. Integrated circuit package system having cavity
US8130512B2 (en) * 2008-11-18 2012-03-06 Stats Chippac Ltd. Integrated circuit package system and method of package stacking
US8008125B2 (en) * 2009-03-06 2011-08-30 General Electric Company System and method for stacked die embedded chip build-up
US8518749B2 (en) 2009-06-22 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated heat spreader frame with embedded semiconductor die
US11042211B2 (en) 2009-08-07 2021-06-22 Advanced Processor Architectures, Llc Serially connected computing nodes in a distributed computing system
US8555096B2 (en) * 2009-08-07 2013-10-08 Advanced Processor Architectures, Llc Method and apparatus for selectively placing components into a sleep mode in response to loss of one or more clock signals or receiving a command to enter sleep mode
US9645603B1 (en) 2013-09-12 2017-05-09 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US9429983B1 (en) 2013-09-12 2016-08-30 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US8743561B2 (en) 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
JP5644264B2 (ja) * 2009-10-14 2014-12-24 富士通株式会社 半導体装置
KR101038316B1 (ko) * 2009-11-25 2011-06-01 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
US8476775B2 (en) * 2009-12-17 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with embedded interconnect and method of manufacture thereof
JP5544950B2 (ja) * 2010-03-16 2014-07-09 カシオ計算機株式会社 半導体装置の製造方法及び半導体装置の実装方法
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8378477B2 (en) * 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
TWI559480B (zh) * 2010-09-15 2016-11-21 史達晶片有限公司 藉由使用內部堆疊模組的可堆疊封裝
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8421203B2 (en) 2010-11-17 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with foldable substrate and method of manufacture thereof
US8372695B2 (en) 2010-11-19 2013-02-12 Stats Chippac Ltd. Integrated circuit packaging system with stack interconnect and method of manufacture thereof
US8502387B2 (en) 2010-12-09 2013-08-06 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US9093392B2 (en) 2010-12-10 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
KR101774938B1 (ko) 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US9691636B2 (en) 2012-02-02 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer frame and method of manufacturing the same
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8658473B2 (en) 2012-03-27 2014-02-25 General Electric Company Ultrathin buried die module and method of manufacturing thereof
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
JP6335513B2 (ja) 2014-01-10 2018-05-30 新光電気工業株式会社 半導体装置、半導体装置の製造方法
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US10446728B2 (en) * 2014-10-31 2019-10-15 eLux, Inc. Pick-and remove system and method for emissive display repair
KR102341755B1 (ko) 2014-11-10 2021-12-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
CN117393441A (zh) * 2016-04-29 2024-01-12 库利克和索夫工业公司 将电子组件连接至基板
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10141276B2 (en) * 2016-09-09 2018-11-27 Powertech Technology Inc. Semiconductor package structure and manufacturing method thereof
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR101933421B1 (ko) * 2017-10-27 2018-12-28 삼성전기 주식회사 팬-아웃 반도체 패키지 모듈
TWI700798B (zh) * 2018-07-12 2020-08-01 南韓商三星電子股份有限公司 半導體封裝
US11869823B2 (en) * 2019-11-08 2024-01-09 Octavo Systems Llc System in a package modifications

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JPH09148482A (ja) 1995-11-24 1997-06-06 Nec Corp 半導体装置
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101061180B1 (ko) * 2009-06-29 2011-09-01 주식회사 하이닉스반도체 반도체 패키지

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