JP4937581B2 - 電子装置 - Google Patents
電子装置 Download PDFInfo
- Publication number
- JP4937581B2 JP4937581B2 JP2005370587A JP2005370587A JP4937581B2 JP 4937581 B2 JP4937581 B2 JP 4937581B2 JP 2005370587 A JP2005370587 A JP 2005370587A JP 2005370587 A JP2005370587 A JP 2005370587A JP 4937581 B2 JP4937581 B2 JP 4937581B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- electronic device
- main surface
- semiconductor memory
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Description
そこで、情報処理システムにおける記憶回路の大容量化を実現するため、様々な半導体製品が提案され、製品化されている。
また、特開2005−298003号公報には、記憶回路が搭載された半導体記憶装置を2段重ねで配線基板に実装した半導体モジュール(電子装置)が開示されている。
また、パチンコ台の実装ボード上において、8個分のソケット領域が必要となり、実装ボードの小型化が困難である。
そこで、本発明者は、複数の半導体記憶装置をモジュール化することに着目し、本発明をなした。
本発明の第2の目的は、実装ボードの小型化が可能な技術を提供することにある。
本発明の第3の目的は、識別ラベルの貼り付けに起因する労力を軽減することが可能な技術を提供することにある。
本発明の第4の目的は、前記第1の目的を達成すると共に、ソケットとの接続信頼性が高いモジュールを提供することにある。
本発明の第5の目的は、不正に対する信頼性が高いモジュールを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
前記第1の目的は、配線基板の主面に複数の半導体記憶装置を実装してモジュール化することによって達成される。
前記第2の目的は、配線基板の主面に平面的に複数の第1の半導体装置を配置し、前記複数の第1の半導体装置に対応して前記複数の第1の半導体装置上に複数の第2の半導体装置を配置することによって達成される。
前記第3の目的は、前記複数の半導体記憶装置をカバー部材で覆うことによって達成される。
前記第4の目的は、前記配線基板の主面と反対側の裏面に外部接続用端子として複数の電極パッドを配置したLGA(Land Grid Array)型パッケージ構造にすることによって達成される。
前記第5の目的は、前記カバー部材として、前記複数の半導体記憶装置を樹脂封止する樹脂封止体とすることによって達成される。
本発明によれば、半導体記憶装置のソケットへの誤装着を軽減することができる共に、ソケットへの装着回数を軽減することができる。
本発明によれば、実装ボードの小型化を実現することができる。
本発明によれば、識別ラベルの貼り付けに起因する労力を軽減することができる。
本発明によれば、ソケットとの接続信頼性が高いモジュールを提供することができる。
本発明によれば、不正に対する信頼性が高いモジュールを提供することができる。
図1は、メモリモジュールの外観構造を示す図((a)は模式的平面図,(b)は模式的側面図)、
図2は、図1のメモリモジュールの内部構造を示す図((a)は樹脂封止体を省略した模式的平面図,(b)は(a)のa’−a’線に沿う模式的断面図)、
図3は、図1のメモリモジュールの模式的底面図、
図4は、図2(b)を拡大した模式的断面図、
図5は、図4の一部を拡大した模式的断面図、
図6は、図5を簡略化して示す展開図、
図7は、図6の半導体記憶装置の外観構造を示す図((a)は下段の半導体記憶装置の模式的平面図,(b)は上段の半導体記憶装置の模式的平面図)、
図8は、図6とは異なる第1の断面を簡略化して示す展開図、
図9は、図6とは異なる第2の断面を簡略化して示す展開図、
図10は、図5の配線基板の主面に配置された電極パッドの配置パターンを示す模式的平面図、
図11乃至図14は、図5の配線基板において、第1層目〜第4層目の配線パターンを示す模式的平面図、
図15は、メモリモジュールの製造に使用されるマルチ配線基板の概略構成を示す模式的平面図、
図16は、メモリモジュールの製造工程を示すフローチャート、
図17は、メモリモジュールの製造において、マルチ配線基板に半導体記憶装置を実装した状態を示す模式的平面図、
図18は、メモリモジュールの製造において、成型金型にマルチ配線基板を型締めした状態を示す模式的透視平面図、
図19は、図18のb’−b’線に沿う模式的断面図、
図20は、図18の封止用キャビティの詳細を示す模式的透視平面図、
図21は、メモリモジュールの製造において、成型金型の封止用キャビティに樹脂を注入して樹脂封止体を形成した状態を示す模式的透視平面図、
図22は、図21のc’−c’線に沿う模式的断面図、
図23は、メモリモジュールの製造において、マルチ配線基板及び樹脂封止体を小片化した状態を示す模式的平面図、
図24は、メモリモジュールをソケットに装着した状態を示す模式的断面図、
図25は、ソケットのコンタクトピンの接触動作を説明するための模式図である。
図27は、本発明の一実施例の変形例であるメモリモジュールの模式的底面図である。
図15に示すように、マルチ配線基板30は、その厚さ方向と交差する平面形状が方形状になっており、本実施例では例えば長方形になっている。マルチ配線基板30の主面には、モールド領域(樹脂封止領域)31が設けられ、このモールド領域31の中には平面的に配置された複数の製品形成領域32が設けられ、この各々の製品形成領域32の中には4つの製品搭載領域33が設けられている。メモリモジュール1の製造において、各製品形成領域32の各々の製品搭載領域33には2段重ねで半導体記憶装置10a及び10bが実装され、モールド領域31には、各製品形成領域32の各々の製品搭載領域33に対応して2段重ねで実装された複数の半導体記憶装置(10a,10b)を一括して樹脂封止する樹脂封止体(一括用樹脂封止体)が形成される。
まず、図5に示す半導体記憶装置10a及び10bを準備する。半導体記憶装置10a及び10bは、主に、図16に示すダイボンディング工程〈101〉〜外観検査工程〈105〉を含む製造プロセスによって形成される。ダイボンディング工程〈101〉では、リードフレームのダイパッド15の主面及び裏面に夫々半導体チップ12及び13を接着固定する。ワイヤボンディング工程〈102〉では、半導体チップ12及び13の複数の電極パッド14とリードフレームの複数のリード16とを複数のボンディングワイヤ17で夫々電気的に接続する。樹脂封止工程〈103〉では、半導体チップ12及び13、複数のリード16の各々のインナー部、並びに複数のボンディングワイヤ17等を樹脂封止して樹脂封止体18を形成する。特性検査工程〈104〉では、半導体記憶装置10a及び10bの動作テストを行い、グレードの選別や不良の選別を行う。外観検査工程〈105〉では、樹脂封止体18のバリやキズ等の外観検査、及び樹脂封止体18から突出するリード16のリード曲がりや平坦度を検査し、不良の選別を行う。
また、実装基板上において、8個分のソケットを揃える必要がないため、実装基板50の小型化を図ることができる。
本変形例は、図26に示すように、配線基板2の角部2sを挟んで隣り合う2つの電極パッド26mを、基準電位に電位固定される電極パッドとした例である。このような構成にすることにより、この2つの電極パッドに対応する2つのコンタクトピンの接続部が接触しても、電気的な不具合は発生しない。
Claims (12)
- 半導体チップと、前記半導体チップを封止する樹脂封止体と、前記半導体チップと電気的に接続された複数の第1外部接続用端子とをそれぞれ有する複数の半導体装置と、
主面と、前記主面に形成された複数の電極パッドと、前記主面とは反対側に位置する裏面と、前記裏面に形成された複数の第2外部接続用端子とを有し、前記複数の半導体装置のそれぞれの前記複数の第1外部接続用端子が前記複数の電極パッドとそれぞれ電気的に接続するように、前記主面に前記複数の半導体装置が実装された配線基板と、
前記複数の半導体装置を封止するように、前記配線基板の前記主面に形成されたカバー部材と、
を含み、
前記カバー部材は、前記半導体装置の実装後の高さよりも厚い第1部分と、前記第1部分に連なり、前記第1部分よりも厚さが厚い第2部分とを有し、
前記厚さが厚い第2部分は、前記カバー部材の平面の中心軸よりも外側にあることを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記複数の第1外部接続用端子は、前記樹脂封止体の側面から突出していることを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記カバー部材に識別ラベルが貼り付けられていることを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記第2外部接続用端子は、導電膜から成る複数の電極パッドであることを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記カバー部材は、前記複数の半導体装置を封止する第2樹脂封止体であることを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記複数の半導体装置は、前記配線基板の主面に平面的に配置された複数の第1半導体装置と、前記複数の第1半導体装置に対応して前記複数の第1半導体装置上に配置された複数の第2半導体装置とを含むことを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記半導体チップは、NOR型、AND型、NAND型、ASIC、又は電子情報の電気的な書き換えが可能なEEPROMの何れかであることを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記第2部分は、前記第1部分よりも面積が小さいことを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記カバー部材は、平面が方形状で形成され、
前記第2部分は、前記カバー部材の一辺に沿って形成されていることを特徴とする電子装置。 - 請求項1に記載の電子装置において、
前記配線基板の主面には、受動部品が実装されており、
前記複数の半導体装置は、前記受動部品と前記配線基板の周辺との間に配置されていることを特徴とする電子装置。 - 請求項10に記載の電子装置において、
前記受動部品は、前記配線基板の主面の中央部に配置されていることを特徴とする電子装置。 - 請求項4に記載の電子装置において、
前記配線基板の前記裏面の平面は、方形状から成り、
前記複数の電極パッドは、前記配線基板の前記裏面の各辺に沿って配置され、
前記複数の電極パッドのうち、前記配線基板の角部を挟んで隣り合う2つの電極パッドは、基準電位に電位固定される電極パッドであることを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005370587A JP4937581B2 (ja) | 2005-12-22 | 2005-12-22 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005370587A JP4937581B2 (ja) | 2005-12-22 | 2005-12-22 | 電子装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011207291A Division JP2012023390A (ja) | 2011-09-22 | 2011-09-22 | 電子装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007173606A JP2007173606A (ja) | 2007-07-05 |
JP2007173606A5 JP2007173606A5 (ja) | 2009-02-12 |
JP4937581B2 true JP4937581B2 (ja) | 2012-05-23 |
Family
ID=38299738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005370587A Expired - Fee Related JP4937581B2 (ja) | 2005-12-22 | 2005-12-22 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4937581B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012023390A (ja) * | 2011-09-22 | 2012-02-02 | Renesas Electronics Corp | 電子装置 |
WO2018025403A1 (ja) * | 2016-08-05 | 2018-02-08 | 日産自動車株式会社 | 半導体コンデンサ |
JP6969847B2 (ja) * | 2018-04-25 | 2021-11-24 | 京セラ株式会社 | 配線基板 |
JP7128098B2 (ja) * | 2018-11-27 | 2022-08-30 | 京セラ株式会社 | 配線基板 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0211338A (ja) * | 1988-06-30 | 1990-01-16 | Toshiba Corp | ワイヤドットプリンタ |
JPH02148756A (ja) * | 1988-11-29 | 1990-06-07 | Mitsubishi Electric Corp | 集積回路のパッケージ |
JP3123338B2 (ja) * | 1993-04-05 | 2001-01-09 | 松下電器産業株式会社 | 集積回路装置 |
JPH07142624A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | 半導体装置 |
JP3417095B2 (ja) * | 1994-11-21 | 2003-06-16 | 富士通株式会社 | 半導体装置 |
JP3644662B2 (ja) * | 1997-10-29 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体モジュール |
JP2000077820A (ja) * | 1998-09-02 | 2000-03-14 | Mitsubishi Electric Corp | 実装基板 |
JP2000243894A (ja) * | 1999-02-22 | 2000-09-08 | Sony Corp | 半導体モジュール及びその製造方法 |
JP3798597B2 (ja) * | 1999-11-30 | 2006-07-19 | 富士通株式会社 | 半導体装置 |
JP4562881B2 (ja) * | 2000-08-18 | 2010-10-13 | イビデン株式会社 | 半導体モジュールの製造方法 |
JP2002305286A (ja) * | 2001-02-01 | 2002-10-18 | Mitsubishi Electric Corp | 半導体モジュールおよび電子部品 |
JP2004064604A (ja) * | 2002-07-31 | 2004-02-26 | Kyocera Corp | 送受信制御装置 |
JP3819901B2 (ja) * | 2003-12-25 | 2006-09-13 | 松下電器産業株式会社 | 半導体装置及びそれを用いた電子機器 |
JP2005302815A (ja) * | 2004-04-07 | 2005-10-27 | Toshiba Corp | 積層型半導体パッケージおよびその製造方法 |
-
2005
- 2005-12-22 JP JP2005370587A patent/JP4937581B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007173606A (ja) | 2007-07-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100441532B1 (ko) | 반도체장치 | |
US6433421B2 (en) | Semiconductor device | |
KR102566974B1 (ko) | 반도체 패키지 | |
US6445064B1 (en) | Semiconductor device | |
US7141886B2 (en) | Air pocket resistant semiconductor package | |
KR100955091B1 (ko) | Led를 포함하는 반도체 장치 및 led를 포함하는 반도체 장치의 제조 방법 | |
TWI441265B (zh) | 雙模製之多晶片封裝件系統 | |
JP5341337B2 (ja) | 半導体装置及びその製造方法 | |
KR100585100B1 (ko) | 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법 | |
KR20100069589A (ko) | 반도체 디바이스 | |
US6617700B2 (en) | Repairable multi-chip package and high-density memory card having the package | |
JP4937581B2 (ja) | 電子装置 | |
JP2002124626A (ja) | 半導体装置 | |
US7541222B2 (en) | Wire sweep resistant semiconductor package and manufacturing method therefor | |
JP4889359B2 (ja) | 電子装置 | |
KR101015267B1 (ko) | 가용 영역이 최대화된 집적 회로 패키지용 스트립 | |
KR100829613B1 (ko) | 반도체 칩 패키지 및 그 제조 방법 | |
JP2012023390A (ja) | 電子装置 | |
JP3881658B2 (ja) | 中継部材、中継部材を用いたマルチチップパッケージ、及びその製造方法 | |
JP4948035B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP4994148B2 (ja) | 半導体装置の製造方法 | |
JP5592526B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
KR20080084075A (ko) | 적층 반도체 패키지 | |
US20230102959A1 (en) | Semiconductor Device Package Mold Flow Control System and Method | |
JP2007005443A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081217 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081217 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090410 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100511 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110726 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110922 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120222 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |