KR100495957B1 - 배선회로기판 및 그 제조방법 - Google Patents

배선회로기판 및 그 제조방법 Download PDF

Info

Publication number
KR100495957B1
KR100495957B1 KR10-2000-0059718A KR20000059718A KR100495957B1 KR 100495957 B1 KR100495957 B1 KR 100495957B1 KR 20000059718 A KR20000059718 A KR 20000059718A KR 100495957 B1 KR100495957 B1 KR 100495957B1
Authority
KR
South Korea
Prior art keywords
delete delete
circuit board
wiring circuit
metal layer
layer
Prior art date
Application number
KR10-2000-0059718A
Other languages
English (en)
Other versions
KR20010050954A (ko
Inventor
이이지마도모오
오사와마사유키
Original Assignee
가부시키가이샤 노스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP28927799A external-priority patent/JP2001111189A/ja
Priority claimed from JP37446299A external-priority patent/JP3981227B2/ja
Priority claimed from JP2000142658A external-priority patent/JP2001326459A/ja
Application filed by 가부시키가이샤 노스 filed Critical 가부시키가이샤 노스
Publication of KR20010050954A publication Critical patent/KR20010050954A/ko
Application granted granted Critical
Publication of KR100495957B1 publication Critical patent/KR100495957B1/ko

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061Etching masks
    • H05K3/062Etching masks consisting of metals or alloys or metallic inorganic compounds
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81192Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01067Holmium [Ho]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09563Metal filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0369Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0384Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/041Solder preforms in the shape of solder balls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0733Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1189Pressing leads, bumps or a die through an insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1476Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49133Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
    • Y10T29/49137Different components
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49204Contact or terminal manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49204Contact or terminal manufacturing
    • Y10T29/49208Contact or terminal manufacturing by assembling plural parts
    • Y10T29/49222Contact or terminal manufacturing by assembling plural parts forming array of contacts or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Metallurgy (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Abstract

본 발명은, 돌기부 형성용의 구리층(21)상에 별도의 금속으로 이루어지는 에칭 배리어층(22)을 통해 도체회로형성용의 동박(23)을 형성한 것을 준비한다. 돌기부 형성용 구리층(21)을, 에칭 배리어층(22)을 침범하지 않는 에칭액에 의해 선택적으로 에칭하여, 돌기부(25)를 형성한다. 에칭 배리어층(22)을 돌기부(25)를 마스크로 하여, 동박(23)을 침범하지 않은 에칭액으로 제거한다. 동박(23)의 돌기부형성쪽의 면에 층간절연층(27)을 형성하여, 돌기부(25)를 도체회로에 접속한다. 이에 따라, 돌기부의 높이를 균일하게 하여 접속의 신뢰성이 높아진다.

Description

배선회로기판 및 그 제조방법{Wiring Circuit Substrate and Manufacturing Method Therefor}
본 발명은, 예를 들면 IC, LSI 등의 전자 디바이스 장착용의 배선회로기판, 특히 고밀도 장착을 실현할 수 있는 배선회로기판과, 그 제조방법에 관한 것이다.
도 54a∼도 54f 및 도 55a∼도 55c는 고밀도 장착용 배선회로기판에 관한 하나의 종래예를 설명하기 위한 것으로, 배선회로기판의 제조방법을 공정순(A)∼(I)로 나타내는 단면도이다.
공정(A)
먼저, 25∼100㎛ 정도의 두께의 절연 시트로 이루어지는 절연 베이스(1)를 준비하여, 도 54a에 나타낸 바와 같이, 해당 절연 시트(1)에 층간접속용의 구멍(2)을 펀칭, 드릴에 의해 혹은 레이저가공에 의해 형성한다.
공정 (B)
다음에, 도 54b에 나타낸 바와 같이, 상기 구멍(2)을 도전성페이스트(예를 들면 은 혹은 구리 등을 주재료로 함)(3)의해 예컨대 인쇄법으로 충전한다. 이에 따라, 절연 베이스(1)는 구멍(2,2,…)이 도전성페이스트(3)에 의해 충전된 반경화상태의 시트(A)가 된다.
공정 (C) 및 공정 (D)
다음에, 도 54c에 나타낸 바와 같이, 상기 시트(A)의 양면에 예를 들면 구리로 이루어지는 금속박(4,4)을 면하게 하여, 도 54d에 나타낸 바와 같이 그 금속박 (4,4)을 가압가열프레스로 적층한다. 이에 따라, 양면에 금속박(4,4)이 형성되고, 그 사이에 절연 시트(1)가 존재하여, 구멍(2,2,…)에서 도전성페이스트(3,3,…)에 의해 상기 양면의 금속박(4·4)사이가 전기적으로 접속된 적층체가 구성된다.
공정 (E)
다음에, 상기 금속박(4,4)상에 형성하기 위해 도체회로와 같은 패턴을 가진 레지스트막(5,5)을 형성한다. 도 54e는 레지스트막(5,5)형성 후의 상태를 나타낸다.
공정 (F)
다음에, 상기 레지스트막(5,5)을 마스크로 하여 상기 금속박(4,4)을 에칭함으로써 도 54f에 나타낸 바와 같이 도체회로(6,6)를 형성한다. 이에 따라 양면에 절연시트(1)에 의해 층간분리되어, 구멍(2)내의 도전성 페이스트(3)에 의해 층간접속된 도체회로(6,6)가 형성된 적층체(B)가 구성된다.
공정(G)
다음에, 도 55a에 나타낸 바와 같이, 상기 적층체(B)의 양면에, 구멍(2,2,…)을 가지며, 그 구멍(2,2,…)이 도전성페이스트(3,3,…)로 충전된 절연 시트 (1a,1a)와 금속박(4a,4a)을 포개고, 그 후, 가압 프레스로 이들을 적층한다. 이 적층에 의해 형성된 적층체를 C라 한다.
공정 (H)
다음에, 도 55b에 나타낸 바와 같이, 적층체(C)의 양면의 금속박(4a,4a) 상에 레지스트막(5,5)을 선택적으로 형성한다.
공정 (I)
다음에, 상기 레지스트막(5,5)을 마스크로 하여 금속박(4a,4a)을 선택적으로 에칭함으로써 패터닝하여, 도 55c에 나타낸 바와 같이, 배선막(6a,6a)을 형성한다. 이에 따라, 4층의 도체회로(6,6,6a,6a)를 갖는 배선회로기판(7)이 형성된다.
도 56a∼도 56g는, 고밀도 장착용 배선회로기판에 관한 다른 종래예를 설명하기 위한 것으로, 배선회로기판의 제조방법을 공정순(A)∼(G)로 나타내는 단면도이다.
공정 (A)
예를 들어 구리로 이루어지는 금속박(두께 예를 들면 18㎛)(10)을 준비하여, 도 56a에 나타낸 바와 같이, 해당 금속박(10)상에 도전성의 돌기부(11,11,…)를 구리 혹은 은 등의 도전성 페이스트를 메탈판을 통해 인쇄에 의해 형성하고, 가열경화한다. 돌기부(11,11,…)의 두께는 예를 들면 100∼300㎛ 정도이다.
공정 (B)
다음에, 도 56b에 나타낸 바와 같이, 상기 금속박(10)의 돌기부(11,11,…)가 형성된 면상에 절연성의 접착시트(12)를 접착한다. 이 접착시트(12)로서 돌기부 (11,11,…)의 두께보다도 적절히 얇은 것을 사용한다. 이에 따라, 돌기부(11,11,…)의 꼭대기부가 접착시트(12)의 표면에서 돌출하도록 한다. 이 금속박(10)에 돌기부(11,11,…)를 형성하고, 접착시트(12)를 그것으로부터 돌기부(11,11,…)의 꼭대기부가 돌출하도록 접착한 적층체(A)가 만들어진다.
공정 (C) 및 공정 (D)
다음에, 도 56c에 나타낸 바와 같이, 상기 금속박(10)과 같은 금속박(13)을 상기 금속박(10)의 접착시트(12)표면 위쪽을 향하게 하여, 열가압 프레스법에 의해, 도 56d에 나타낸 바와 같이, 금속박(13)을 접착시트(12)및 돌기부(11,11,…)상에 적층한다. B는 그것에 의하여 만들어진 적층체이다.
공정 (E)
다음에, 상기 적층체(B)의 양면의 금속박(10,13)상에 패터닝한 예컨대 레지스트막을 형성하고, 해당 레지스트막을 마스크로 하여 상기 금속박(10,13)을 에칭함으로써 도체회로(14,15)를 형성한다. 도 56e는, 도체회로 형성 후 마스크로서 사용한 레지스트막을 제거한 상태를 나타낸다.
공정 (F)
다음에, 상기 도 56b에 나타내는 적층체(A)와 같은 방법으로 만들어진 적층체 a를 두개 준비하여, 그 두개의 적층체(a, a)를, 도 56f에 나타낸 바와 같이, 상기 적층체(B)의 양면을 향하게 한다.
공정 (G)
다음에, 상기 적층체(B)를 그 양면측에서 적층체(a, a)로 샌드위치형상으로 끼워서 상술한 열가압 프레스법에 의해 가압하여 적층하고, 도 56g에 나타낸 바와 같은 배선회로기판(16)이 만들어진다.
다음에, 또 다른 종래 기술에 대하여 설명한다. 도 57a∼도 57e 및 도 58a∼도 58d에는, 다른 종래의 배선회로기판의 제조공정을 나타내는 도면이다.
공정 (A)
도 57a에 나타낸 바와 같이, 구리로 된 적층판(400a)을 준비하고, 여기에 접속용 구멍(400b)을 드릴 혹은 레이저가공에 의해 형성한다. 부호(400c)는, 적층판 (400a)의 모체를 이루는 절연시트이고, 부호(400d,400d)는, 절연 시트(400c)의 양면에 형성된 동박이다.
공정 (B)
다음에, 도 57b에 나타낸 바와 같이, 표면에 전면적으로 구리도금층(400e)을, 무전해도금처리와, 그에 계속되는 전해도금처리에 의해 형성한다.
공정 (C)
다음에, 도 57c에 나타낸 바와 같이, 구멍(400b)을 예를 들면 에폭시 등의 절연수지(400f)로 채운다.
공정 (D)
다음에, 도 57d에 나타낸 바와 같이, 적층판(400a)의 양면을 기계연마하여 평활화를 행한다. 그 후, 다시 구리도금층(400g)을, 무전해도금처리와, 그에 계속되는 전해도금처리에 의해 형성한다. 이에 따라, 상기 구멍(400b)을 채우는 절연수지(400f)가 구리도금층(400g)으로 덮인 상태가 된다.
공정 (E)
다음에, 도 57e에 나타낸 바와 같이, 적층판(400a)의 양면의 구리도금층 (400g,400d,400e)을 패터닝함으로써 배선막(400h)을 형성한다. 이 에칭은, 레지스트막을 도포하여, 그것을 노광, 현상하여 마스크패턴을 형성하고, 상기 마스크패턴을 마스크로 하는 선택적 에칭에 의해 행한다. 그리고, 에칭 후에는, 레지스트막을 제거한다.
공정 (F)
다음에, 도 58a에 나타낸 바와 같이, 적층판(400a)의 양면에 절연수지 (400i,400i)를 코팅한다. 그 후, 절연수지(400i)에 스루홀이 되는 구멍(400j)을 레이저광선을 사용하여 형성한다. 이 때, 동박(400d)의 표면에 부착한 수지의 잔여물을, 세정액을 사용하여 제거해야 한다.
공정 (G)
다음에, 도 58b에 나타낸 바와 같이, 적층판(400a)의 양면에 구리도금층 (400k)을, 무전해도금처리 및 전해도금처리에 의해 형성한다.
공정 (H)
다음에, 도 58c에 나타낸 바와 같이, 적층판(400a)의 양면상의 구리도금층 (400k)을, 패터닝함으로써 회로(400l)를 구성한다. 이 패터닝은, 레지스트막을 노광, 현상에 의해 패터닝한 것을, 마스크로서 사용하여, 선택적 에칭에 의해 행한다. 이 후, 마스크로서 사용한 레지스트막은 제거된다.
공정 (I)
다음에, 도 58d에 나타낸 바와 같이, 적층판(400a)의 양면을 솔더 레지스트 (400m)로 선택적으로 덮는다. 이에 따라, 배선회로기판(400n)이 완성된다.
그런데, 도 54, 도 55에 나타낸 종래예에는, 첫째, 절연 시트(1)의 구멍(2)을 은 등의 비싼 금속을 주재료로 하는 도전성 페이스트(3)로 채워 층간접속에 사용하기 때문에, 비용상승으로 연결된다고 하는 문제가 있었다. 특히, 고밀도화에 따른, 구멍(2)의 배설밀도가 증가하므로, 무시할 수 없는 비용상승이 발생한다.
둘째, 구멍(2)을 도전성 페이스트(3)로 채울 때에, 구멍(2) 이외의 부분에도 도전성재료가 미량이지만 부착하고, 특히 고습하에서 절연저항이 저하한다고 하는 문제가 있었다.
셋째, 절연 시트(1)에 구멍(2,2,…)을 형성한 후 가압하여 적층할 때에, 가해지는 압력에 의해 시트(1)가 가로방향으로 늘어난다. 이 때문에, 구멍(2,2,…)의 위치 어긋남이 생겨, 보정을 행하여 구멍뚫기를 하더라도 고밀도패턴에서는 보정할 수 없다고 하는 문제가 있었다. 이러한 구멍(2)의 위치의 어긋남은 층간접속불량의 원인이 되어 간과할 수 없는 중대한 문제가 되고, 특히 고밀도 장착의 배선회로기판의 경우에는 치명적이 된다.
넷째, 구리 등으로 이루어지는 금속박(4,4)과 도전성 페이스트(3)와의 접합의 신뢰성이 불충분하다고 하는 문제가 있었다. 즉, 구멍(2)을 채운 도전성 페이스트(3)는, 반경화상태가 되도록 용제분을 제거한다. 여기서, 반경화 후의 도전페이스트는, 용제분의 제거 등에 의해 수축하여, 부피가 작아진다. 그리고, 도전성 페이스트(3)의 상하양면이 오목형상이 되는 경우가 많다. 그 결과, 금속박(4,4)과의 사이에 접합불량이 생기기 쉬워 생산수율, 신뢰성이 낮아진다고 하는 문제가 있었다.
다음에, 도 56에 나타내는 종래예에도 문제가 있었다. 첫째, 돌기부(11)는 비싼 재료인 도전성 페이스트로 형성하기 때문에, 비용이 상승한다고 하는 문제점이 있었다.
둘째, 돌기부(11)의 도전성 페이스트에 의한 형성에는, 스크린인쇄법을 사용한 결과, 도전성 페이스트를 두껍게 하는 데에 한계가 있어, 그 결과, 돌기부(11)의 형성에 스크린인쇄를 복수회 반복하는 것이 필요한 경우가 많다.
그리고, 인쇄회수가 많아지면, 위치 어긋남에 의한 돌기부(11)의 형상의 변형이 생기기 쉬워져, 나아가서는 후에 금속박(4)과의 접속의 신뢰도가 낮아진다고 하는 문제가 있다. 덧붙여, 스크린인쇄할 때의 위치맞춤 작업이 매우 어렵고, 번거로워, 숙련을 요하거나, 위치맞춤 시간이 길어진다고 하는 문제점이 생긴다.
이러한 경향은, 돌기부(11)의 직경이 작아질수록 현저하다. 이와 관련하여, 직경이 0.3mm의 돌기부의 경우, 2회 인쇄가 필요하고, 직경 0.2mm의 돌기부의 경우, 4회 인쇄할 필요가 있다. 이것은 매우 번거롭고, 생산성향상에도 장해가 되어, 고밀도배선회로기판에의 대응에 과제를 남기고 있다.
셋째, 돌기부(11,11,…)의 높이에 불균일이 생기기 쉽다고 하는 문제가 있었다. 즉, 스크린인쇄에는, 형성되는 막의 두께를 균일하게 하는 것이 어렵기 때문에, 당연히 스크린인쇄에 의해 형성한 돌기부(11,11,…)의 높이에는, 불균일이 생기기 쉽다. 이 두께의 불균일에 의해, 금속박(13)과 돌기부(11,11…)와의 접속이 불량이 될 우려가 생긴다. 이 결과, 생산수율, 신뢰성이 낮아진다고 하는 문제점이 있었다.
넷째, 제조과정에서 배선회로기판의 베이스가 되는 금속박(10)은, 예컨대 18㎛로 얇다. 이 때문에, 스크린인쇄시에, 금속박(13)측에 주름, 변형, 절곡 등이 생기지 않도록 충분한 주의가 필요하였다. 특히, 조그만 실수에 의한 생산수율 저하를 일으킬 가능성이 있다. 이것은 당연하게, 비용상승의 원인이 되어, 간과할 수 없는 문제가 된다. 반대로, 금속박(10)을 두껍게 하여 베이스의 강성을 강하게 하고자 하면, 도체회로의 파인패턴화를 방해하게 된다고 하는 문제가 있었다.
또한, 상기 각 종래예에 공통된 문제점으로서, 고밀도화, 즉 미소한 층간접속에는 한계가 있는데, 하나의 종래예에는 구멍직경의 미세화와 도전페이스트의 충전의 어려움 때문이고, 또한, 다른 종래예에서는 범프인쇄로 미소한 직경이 되면 될수록 인쇄가 어렵게 되어, 200㎛ 이하의 직경은 실제로는 만들 수 없었다.
또한, 도전페이스트와 동박의 사이의 접합강도가 낮고, 풋 온 비아(via)로서 사용하고자 하는 경우, 비아 형상의 패드강도가 충분하지 않고 필요이상으로 면적을 취할 필요가 있었다.
다음에, 도 57a∼도 57e 및 도 58a∼도 58d에 나타내는 배선회로기판에도 문제점이 있었다.
제 1 문제점은, 구멍(400b)을 채우는 절연수지(400f)의 표면과, 구리도금층 (400g)과의 밀착성이 나쁘고, 밀착불량이 생기기 쉬운 것이다.
특히, 장착시에는, 이 영역에 각종부재가 접속되면, 탈락이 생기거나 할 우려가 있었다.
또한, 이 점을 해결하고자 하여, 각종부재의 접속점과, 구멍(400b)의 형성영역이 겹치지 않는 위치가 되도록, 배선회로기판을 설계할 필요가 있었다. 이 때문에, 설계상의 제약이 되어, 배선회로기판의 고밀도화를 저해하는 원인이 되고 있었다.
제 2 문제점은, 구리도금층(400k)이, 구멍(400j)이 있는 영역에 형성되기 때문에, 구멍(400j)이 있는 영역에서, 구리도금층(400k)의 표면이 휘어지는 것이다.
이 때문에, 더욱 구리도금층(400k) 상에 배선층을 형성할 수 없고, 다층화를 행할 수 없었다.
제 3 문제점은, 구리도금층(400k)이, 구멍(400j)이 있는 영역에 형성되기 때문에, 이 영역에서 충분한 막두께를 확보할 수 없는 점이다.
즉, 구리도금층(400k)은, 무전해도금처리와, 그에 계속되는 전해도금처리에 의해 형성된다. 여기서, 무전해도금처리로서는, 막형성 속도가 느리다. 더구나, 전해도금처리는, 전해분포의 관계로부터 막두께의 불균일이 생기기 쉽다. 이 때문에, 구멍(400j)이 형성되는 영역인 단차부에서도, 막두께가 얇게 형성되어, 충분한 막두께를 확보할 수 없다. 이 점이, 배선회로기판의 미세화를 저해하는 원인이 되고 있었다.
본 발명은, 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적으로 하는 바는, 제조과정에서 구부러짐, 꺾임, 변형 등이 생기지 않도록 하여, 제조과정에서의 치수의 안정성을 높이는 것에 의해 상하도체회로사이의 접속의 확실성을 높여, 상하도체회로간 접속수단의 비용저감을 도모할 수도 있는 배선회로기판 및 배선회로기판의 제조방법을 제공하는 데에 있다.
또한, 본 발명의 다른 목적은, 기판의 양면상의 배선막이, 구멍(스루홀)의 형성영역에 있어서도 휘어지지 않고, 배선막상에 또 다른 배선막 등을 적층할 수 있으며, 또한, 배선막을 미세한 패턴으로 필요한 두께로 형성할 수 있는 배선회로기판 및 배선회로기판의 제조방법을 제공하는 데에 있다.
본 발명은, 도체회로가 형성되는 금속층을 가진다. 더욱, 상기 금속층상에 형성된 층간절연층을 가진다. 더욱, 상기 층간절연층을 관통하는 상태에서 상기 금속층상에 선택적으로 형성되어, 상기 금속층과 같은 금속으로 이루어지는 도체간 접속용의 돌기부를 가진다.
본 발명에서는, 도체회로를 이루는 금속층과, 돌기부를 같은 금속으로 구성하고 있다. 이에 따라, 금속층 및 돌기부를 이루는 베이스재로서 단층구조의 것을 사용할 수 있고, 재료비를 절감할 수 있다. 그리고, 돌기부를 베이스재의 하프에칭에 의해 형성하는 것이 가능해진다. 또한, 후술하는 바와 같은 에칭배리어층을 제거하는 공정이 불필요해진다. 이에 따라, 공정수의 저감을 도모하여, 배선회로기판의 저가격화를 도모할 수 있다.
본 발명의 다른 형태에서는, 제 1 도체회로가 형성되는 제 1 금속층을 가진다. 더욱, 상기 제 1 금속층상에 형성된 층간절연층을 가진다. 더욱, 상기 층간절연층을 관통하는 상태에서 상기 제 1 금속층상에 선택적으로 형성되어, 상기 제 1 금속층과 같은 금속으로 이루어지는 도체간 접속용의 돌기부를 가진다. 더욱, 상기 돌기부 및 상기 층간절연층의 표면에 형성되어, 제 2 도체회로가 형성되는 제 2 금속층을 가진다.
본 발명에 의하면, 금속층 및 그에 선택적으로 형성되는 돌기부를 이루는 베이스재로서 단층구조의 것을 사용할 수 있다. 이에 따라, 재료비를 절감하여, 공정수의 저감을 도모할 수 있다. 따라서, 배선회로기판의 저가격화를 도모할 수 있다.
본 발명의 다른 형태에서는, 1층 또는 다층의 제 1 도체회로가 형성됨과 동시에, 상기 제 1 도체회로와의 도전경로를 확보하기 위한 개구부를 적어도 한쪽 면에 형성한 절연층을 가진다. 더욱, 상기 개구부가 형성되는 상기 절연층의 한 면상에 형성된 층간절연층을 가진다. 더욱, 상기 층간절연층을 관통하는 상태에서 상기 절연층상의 상기 개구부와 대응하는 위치에 형성되어, 도체형성용의 금속층으로 이루어지는 돌기부를 가진다. 더욱, 상기 돌기부 및 상기 층간절연층의 표면상에 형성되는 제 2 도체회로를 가진다. 상기 돌기부는, 상기 개구부를 통하여 상기 제 1 도체회로와 전기적으로 접속됨과 동시에, 상기 제 1 도체회로와 상기 제 2 도체회로를 전기적으로 접속한다.
본 발명에 의하면, 개구부를 통하여 제 1 도체회로와 전기적으로 접속된 돌기부를 가진다. 즉, 개구부를 통하여 전기적 접속을 행할 수 있다. 이에 따라, 돌기부가 형성되는 면, 제 1 도체회로의 형성면의 어느 쪽의 면에서도, 배선회로기판을 적층가압할 수 있다. 또, 제 2 도체회로는 배선회로기판이어도 좋다. 이에 따라, 배선회로기판의 도체회로의 층수를 극히 많이 형성할 수 있고, 장착밀도를 높일 수 있다.
또한, 본 발명은, 상기 돌기부의 꼭대기부에는, 도전성의 접착막이 형성되는 것이 바람직하다. 이에 따라, 돌기부와 도체회로와의 접속의 신뢰성이 향상한다.
또한, 본 발명은, 상기 돌기부는, 단면이 대략 삼각형형상으로 형성되는 것이 바람직하다. 이에 따라, 예를 들어 통상 사용되는 유리크로스가 들어간 유리에폭시프리프레그로써 형성하면, 돌기부에 의해 층간절연층을, 효과적이고 또한 확실하게 돌파한다. 더욱, 적층되는 금속층에 꽂혀, 돌기부와 금속층과의 접속성을 보다 확실한 것으로 할 수 있다.
또한, 본 발명은, 상기 돌기부는, 코니데형상으로 형성되는 것이 바람직하다. 본 발명에 의하면, 돌기부의 꼭대기부를 평면으로 할 수 있어, 돌기부의 높이가 불균일하게 될 우려가 없다. 또한, 층간절연층의 간격(두께)을 돌기부에 의해 일정한 값으로 확보할 수 있다.
또한, 본 발명은, 상기 돌기부는, 장구(鼓)형상으로 형성되는 것이 바람직하다. 이에 따라, 돌기부의 꼭대기부의 평면의 면적을 보다 넓게 할 수 있다. 이에 따라, 도전 페이스트처리 등을 하기 쉽고, 돌기부의 접속의 신뢰성도 향상한다. 더구나, 층간절연층의 간격(두께)을 일정하게 확보하는 효과를 보다 확실하게 얻을 수 있다.
또한, 본 발명은, 상기 돌기부는, 표면이 거칠게 되어 있는 것이 바람직하다. 또한, 본 발명은, 상기 돌기부는, 알갱이 도금되는 것이 바람직하다.
본 발명에 의하면, 돌기부의 표면이 거칠거나 혹은 알갱이 도금되어 있기 때문에, 그 꼭대기부와 금속층간의 접속성을 보다 높일 수 있다.
또한, 본 발명은, 상기 돌기부는, 구리로 형성되는 것이 바람직하다. 상기 돌기부의 표면은, 전해크로메이트처리되는 것이 바람직하다.
본 발명에 의하면, 돌기부가 구리로 이루어지고, 그 표면이 전해크로메이트처리되어 있다. 이에 따라, 금속층의 표면이 산화되는 것을 방지할 수 있고, 나아가서는 해당 돌기부와 금속층과의 전기적 접속의 신뢰도를 높일 수 있다.
또한, 본 발명은, 상기 돌기부는, 평면 대략 격자형상으로 배설되는 것이 바람직하다. 여기서, 양면의 도체회로를 선택적 에칭에 의해 형성하는 것보다 전 단계까지는, 배선회로기판의 기종의 여하를 막론하고, 기준품으로서 대량생산하여 둔다. 그 후, 기종에 따라서 다른 패턴의 도체회로를 형성한다. 이에 따라, 다른 품종의 배선회로기판에 대하여 그 생산성을 높일 수 있다. 덧붙여, 마스크도 품종에 따라 바꿀 필요가 없고, 구리 에칭량도 적어도 된다. 따라서, 다른 품종의 소량생산으로부터 적은 품종 대량생산에까지 대응할 수 있어, 경제성향상에 크게 기여한다.
또한, 본 발명은, 상기 돌기부는, 배선회로기판이 적층될 때에 가해지는 압력이 각 돌기부마다 균일해지도록 하는 배치로 형성되는 것이 바람직하다. 이에 따라, 각 돌기부의 찌부러진 모양을 균일하게 하여, 접속성을 균일하게 할 수 있고, 신뢰도를 높일 수 있다.
또한, 본 발명은, 상기 돌기부는, 배치밀도가 높은 제 1 영역과, 배치밀도가 낮은 제 2 영역이 형성되도록 배치된다. 더욱, 상기 제 1 영역의 둘레가장자리부에, 상기 돌기부보다도 낮은 높이의 더미돌기부를 형성하는 것이 바람직하다.
본 발명에 의하면, 각 돌기부의 밀집영역의 주변부에는 밀집한 돌기부와는 별도로 작은 더미돌기부를 배치하였다. 이에 따라, 밀집영역의 주변부의 에칭 비율을 중앙부와 같이 작게 하는 것이 가능해진다. 이 결과, 돌기부의 에칭 비율의 균일화를 도모할 수 있고, 나아가서는 각 돌기부의 직경, 높이의 균일화를 도모할 수 있다.
또한, 본 발명은, 각 상기 돌기부는, 해당 각 돌기부의 주위에 링형상으로 형성된 각 더미돌기부를 포함한다. 더욱, 인접하는 각 더미돌기부는, 이간하여 형성되는 것이 바람직하다. 이에 따라, 에칭시의 더미돌기부의 효과를 높일 수 있다.
또한, 본 발명은, 각 상기 돌기부는, 해당 각 돌기부의 주위에 링형상으로 형성된 더미돌기부를 포함한다. 더욱, 인접하는 각 더미돌기부는, 부분적으로 겹치도록 형성되는 것이 바람직하다. 이에 따라, 더미돌기부의 형성영역을 최소한으로 하면서, 상술한 효과를 얻을 수 있다.
또한, 본 발명은, 상기 돌기부는, 하나의 해당 돌기부의 주위에 형성된 복수의 더미돌기부를 포함하는 것이 바람직하다. 이에 따라, 에칭 비율의 균일화를 더욱 높일 수 있다.
또한, 본 발명은, 상기 돌기부는, 복수의 돌기부의 주위에 형성된 복수의 더미돌기부를 포함한다. 더욱, 복수의 상기 더미돌기부는, 상기 복수의 돌기부의 형성영역보다 바깥쪽 영역에, 소정간격으로 형성되는 것이 바람직하다. 복수의 돌기부에 대한, 에칭 비율의 균일화를 도모할 수 있다.
또한, 본 발명은, 상기 돌기부는, 복수의 다른 높이로 형성되는 것이 바람직하다. 이에 따라, 돌기부가 복수의 다른 높이를 가지기 때문에 단차가 있는 접합면, 혹은 구리 페이스트와 구리 패턴면 등, 접합기구의 다른 면에 지장없이 적층하는 것이 가능해진다.
또한, 본 발명은, 상기 돌기부는, 복수의 다른 직경으로 형성되는 것이 바람직하다. 이에 따라, 통하는 전류에 따라서 큰 전류가 통하는 돌기부는 직경을 크게 하고, 작은 전류가 통하는 돌기부는 직경을 작게 할 수 있다. 따라서, 작은 직경의 돌기부에 큰 전류가 흘러 전압강하가 생기거나, 주울 열이 발생하거나, 작은 전류밖에 흐르지 않는 데에도 직경이 크기 때문에 돌기부가 쓸데없이 면적을 전유하는 등의 문제가 생길 우려가 없다.
또한, 본 발명은, 상기 제 2 금속층은, 상기 돌기부와 대응하는 부분에, 상기 돌기부의 꼭대기부에서의 직경보다도 작은 직경의 구멍이 형성되는 것이 바람직하다.
본 발명에 의하면, 돌기부가 제 2 금속층과 접속될 때 돌기부의 꼭대기부가 그 구멍에 맞부딪쳐 이것을 무너뜨린다. 이에 따라, 돌기부와 제 2 금속층과의 접속을 보다 강고하게 할 수 있다. 따라서, 접속을 보다 강고하게 하여, 접속의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은, 상기 돌기부는, 해당 돌기부와 같은 재료로, 또한, 거의 같은 높이로 형성된 스페이서를 포함하는 것이 바람직하다. 이에 따라, 돌기부의 높이, 층간절연층의 간격(두께)을 일정하게 하여, 임피던스 콘트롤성을 높일 수 있다. 또한, 이 스페이서를 접지하여 정전실드에 사용하도록 할 수도 있다.
또한, 본 발명은, 상기 돌기부는, 해당 돌기부와 같은 재료로, 또한, 거의 같은 높이로 형성된 인식 마크를 포함하는 것이 바람직하다. 이에 따라, 위치 맞춤이나, 기종의 인식을, 해당 인식 마크로 용이하게 행할 수 있다.
또한, 본 발명은, 상기 돌기부는, 주위에 도금이 형성되는 것이 바람직하다. 이에 따라, 돌기부형성전에 도금을 구성해 둠으로써, 이 도금을 에칭마스크로서 이용할 수 있다. 덧붙여, 도금에 의해, 돌기부의 접속의 신뢰성이 향상한다.
또한, 본 발명은, 상기 접착막은, 이방성도전막인 것이 바람직하다. 본 발명에 의하면, 돌기부와 그것에 접속된 금속층과의 사이에 이방성도전막를 개재시켰기 때문에, 해당 돌기부와 금속층과의 접속을 이방성도전막중의 금속입자를 통함으로써 확실하게 취할 수 있다.
또한, 본 발명에서는, 상기 접착막은, 표면처리제로서 도전페이스트재료를 코팅함으로써 형성되는 것이 바람직하다.
본 발명에 의하면, 상기 돌기부의 표면에 표면처리제로서 도전성페이스트재료가 코팅하였기 때문에, 돌기부와 도체회로의 접합성을 그 도전성 페이스트에 의해 높일 수 있다.
본 발명의 다른 형태에서는, 제 1 도체회로가 형성되는 제 1 금속층을 가진다. 더욱, 상기 제 1 금속층상에, 상기 제 1 금속층과는 별도의 금속으로써 형성된 에칭 배리어층을 가진다. 더욱, 상기 에칭 배리어층상에 선택적으로 형성되어, 금속으로 이루어지는 도체간 접속용의 돌기부를 가진다. 더욱, 상기 제 1 금속층상에, 상기 돌기부가 관통되는 상태로 형성된 층간절연층을 가진다. 더욱, 상기 돌기부 및 상기 층간절연층의 표면에 형성되어, 제 2 도체회로가 형성되는 제 2 금속층을 가진다.
본 발명에 의하면, 제 1 금속층상에, 에칭 배리어층을 통해 돌기부가 선택적으로 형성되어 있다. 에칭 배리어층에 의해 제 1 금속층의 침식을 방지하면서 제 1 금속층의 선택적 에칭에 의해 상기 돌기부를 형성할 수 있다. 따라서, 베이스재로서 적어도 돌기부의 높이 혹은 그 이상의 두께를 갖는 것을 사용하여 배선회로기판을 얻을 수 있다. 따라서, 제조과정에서 베이스재가 꺾여 굽거나, 변형하거나 할 우려가 적어진다. 또한, 치수가 제조과정에서 변동할 우려가 없고, 돌기부의 위치가 가로방향으로 어긋날 우려가 없기 때문에, 돌기부를 미세하게 형성하여, 배설밀도를 높여도 돌기부의 위치 어긋남에 기인하여 상하도체회로사이의 층간접속불량이 생길 우려가 없어, 생산수율, 신뢰도가 높아진다.
또한, 돌기부를 금속으로 형성할 수 있고, 금속을 예를 들면 구리 등의 비교적 저가격재료로 형성할 수 있다. 이에 따라, 종래의 구멍을 채우는 혹은 인쇄에 의해 형성된 도전성 페이스트를 상하도체회로간 접속수단으로서 사용한 경우보다도 배선회로기판의 저가격화를 도모할 수 있다.
또한, 돌기부를 제 1 금속층의 선택적 에칭에 의해 형성하기 때문에, 높이를 균일하게 할 수 있고, 높이 불균일에 의한 상하도체회로간의 접속불량이 발생할 우려가 없다. 또한, 돌기부가 제 1 금속층과 일체적이기 때문에, 종래보다도 돌기부의 기계적 강도를 강화할 수 있다.
또한, 본 발명은, 상기 에칭 배리어층은, 상기 돌기부의 기단과 거의 같은 폭으로 형성되는 것이 바람직하다. 이 에칭 배리어층은, 제 1 금속층을 에칭할 때에는 에칭 배리어로서 기능하지만, 후속 공정에서는, 돌기부를 마스크로서 에칭된다. 이에 따라, 제 1 금속층상에 형성되는 층간절연층을 양호하게 형성할 수가 있다.
또한, 본 발명은, 상기 에칭 배리어층은, 상기 돌기부 및 상기 층간절연층의 이면에 달하는 영역까지 연이어서 형성되는 것이 바람직하다. 이에 따라, 에칭 배리어층을 에칭하는 공정을 생략할 수 있는 배선회로기판을 제공할 수 있다. 더구나, 에칭 배리어층으로서의 기능도 달성할 수 있다.
또한, 본 발명은, 상기 돌기부 및 상기 에칭 배리어층의 주위를 덮도록, 도금이 형성되는 것이 바람직하다. 이에 따라, 에칭 배리어층을 갖는 배선회로기판에 있어서도, 도금을 에칭마스크로 하여 이용할 수 있고, 더구나 도금에 의해 돌기부의 접속의 신뢰성을 확보할 수 있다.
본 발명의 다른 형태는, 제 1 배선회로기판과, 제 2 배선회로기판과, 제 3 배선회로기판을 가진다.
이 제 1 배선회로기판은, 절연성수지로 이루어지는 베이스기판을 가진다. 더욱, 상기 베이스기판의 윗표면에 형성되고, 제 1 배선회로로 이루어지는 복수의 제 1 금속층을 가진다. 더욱, 상기 베이스기판의 아래표면에 형성되고, 제 2 배선회로로 이루어지는 복수의 제 2 금속층을 가진다. 더욱, 상기 베이스기판을 관통하여 형성되어, 상하 양 표면의 각 제 1, 제 2 배선회로사이를 전기적으로 접속하기 위한 스루홀을 가진다. 또한, 제 2 배선회로기판은, 베이스기판의 윗표면으로서, 상기 베이스기판 및 상기 제 1 금속층의 표면상에 형성된 제 1 층간절연층을 가진다. 더욱, 상기 제 1 층간절연층을 관통하는 상태로 상기 제 1 금속층 및 상기 스루홀에 달하는 길이로 각각 형성되어, 선택적으로 형성된 상하도체간 접속용 복수의 제 1 돌기부를 가진다. 제 3 배선회로기판은, 상기 베이스기판의 아래표면으로서, 상기 베이스기판 및 상기 제 2 금속층의 표면상에 형성된 제 2 층간절연층을 가진다. 더욱, 상기 제 2 층간절연층을 관통하는 상태로 상기 제 2 금속층 및 상기 스루홀에 달하는 길이로 각각 형성되어, 선택적으로 형성된 상하도체간 접속용 복수의 제 2 돌기부를 가진다. 그리고, 상기 제 2 및 제 3 배선회로기판은, 상기 제 1 및 제 2 돌기부의 선단이 상기 제 1 및 제 2 배선회로에 접속되는 상태로 적층된다. 더욱, 상기 스루홀에, 도전페이스트가 충전되어, 상기 제 2 및 제 3 배선회로기판이 전기적으로 접속된다.
본 발명에 의하면, 절연성의 베이스기판의 상하 양 표면의 제 1, 제 2 금속층사이를 전기적으로 접속하는 스루홀이 베이스기판에 형성된다. 이 제 2, 제 3 배선회로기판에는, 선택적으로 형성된 제 1, 제 2 돌기부를 가진다. 제 2, 제 3 배선회로기판의 제 1, 제 2 돌기부가 형성되는 쪽의 면에는, 제 1, 제 2 층간절연층이 제 1, 제 2 돌기부에 의해서 관통된 상태로 형성된다.
그리고, 제 1 돌기부의 선단이 제 1 금속층으로 이루어지는 제 1 배선회로에 접속되는 상태로, 또한, 제 2 돌기부의 선단이 제 2 금속층으로 이루어지는 제 2 배선회로에 접속되는 상태로, 제 1 배선회로기판을 중심으로 제 2, 제 3 배선회로기판을 적층하여 배선회로기판을 구성한다. 이에 따라, 빌드업(buildup)에 의해 고집적화하면서, 회로기판사이의 전기적 접속성, 접속의 신뢰성을 높일 수 있다.
본 발명의 다른 형태에서는. 제 1 도체회로를 형성하는 제 1 금속층을 가진다. 더욱, 상기 제 1 금속층상에 선택적으로 형성되어, 상기 금속층과 같은 금속으로 이루어지는 도체간 접속용 돌기부를 가진다. 더욱, 상기 제 1 금속층의 상기 돌기부가 형성된 쪽의 면에, 상기 돌기부에 의해서 관통된 상태로 형성된 층간절연층을 가진다. 더욱, 상기 돌기부 및 상기 층간절연층상에 형성되어, 제 2 도체회로를 형성하는 제 2 금속층을 가진다. 더욱, 상기 제 2 금속층과 상기 돌기부의 사이에 개재된 제 3 금속층을 가진다.
본 발명에 의하면, 제 3 금속층은, 돌기부와 제 2 금속층과의 사이에 설치되기 때문에, 돌기부의 전기적 접속의 신뢰성이 향상한다.
또한, 본 발명은, 상기 제 2 금속층은, 상기 돌기부와 대응하는 부분에 상기 돌기부의 직경보다도 큰 직경의 구멍을 갖는 것이 바람직하다.
본 발명에 의하면, 제 2 금속층의 돌기부와 대응하는 부분에는, 해당 돌기부의 꼭대기부에서의 직경보다도 큰 구멍을 설치한다. 이에 따라, 돌기부의 꼭대기부가 해당 구멍내를 채우는 땜납, 도전페이스트 또는 귀금속막내에 깊게 채워져, 접속성을 보다 양호하게 할 수 있다.
또한, 본 발명은, 상기 제 3 금속층은, 땜납, 도전페이스트 또는 귀금속막으로써 형성되는 것이 바람직하다. 이에 따라, 제 2 금속층과 돌기부를 해당 땜납, 도전페이스트 또는 귀금속막을 통해 접속할 수 있어, 그 사이의 전기적 접속성을 양호하게 할 수 있다.
본 발명의 다른 형태에서는, 배선회로를 형성하는 금속층을 가진다. 더욱, 상기 금속층상에 형성된 층간절연층을 가진다. 더욱, 상기 층간절연층을 관통한 상태로 상기 금속층상에 형성된 도체간 접속용 돌기부를 가진다. 더욱, 상기 돌기부 및 상기 층간절연층상에 적층되어, 상기 도체회로와는 별도의 도체회로, 또는 회로기판을 가진다. 상기 층간절연층은, 이방성 도전막으로써 형성된다.
본 발명에 의하면, 층간절연층으로서 이방성도전막을 사용한다. 이에 따라, 돌기부와 금속층과의 사이에 개재하여도, 층간절연층이 받는 가압력에 의해 도전성을 띤다. 따라서, 돌기부와 금속층과의 사이를 확실하게 전기적으로 접속할 수 있다.
또한, 본 발명에서는, 상기 돌기부와 상기 별도의 도체회로, 또는 회로기판과의 사이에는, 이방성도전막이 형성되는 것이 바람직하다. 이에 따라, 돌기부와 별도의 도체회로와의 접속을, 이방성도전막중의 금속입자를 통함으로써 확실하게 할 수 있다.
본 발명의 다른 형태에서는, 적어도 2개의 제 1 배선회로기판과, 적어도 2개의 각 제 1 배선회로기판사이에 배설되는 제 2 배선회로기판을 포함한다. 제 1 배선회로기판은, 1층 또는 다층의 제 1 도체회로가 형성됨 과 동시에, 상기 제 1 도체회로와의 도전경로를 확보하기 위한 개구부를 적어도 한쪽 면에 형성한 절연층을 가진다. 더욱, 상기 개구부가 형성되는 상기 절연층의 한 면상에 형성된 층간절연층을 가진다. 더욱, 상기 층간절연층을 관통하는 상태에서 상기 절연층상의 상기 개구부와 대응하는 위치에 형성되고, 상기 개구부를 통하여 상기 제 1 도체회로와 전기적으로 접속되어, 도체형성용 금속층으로 이루어지는 돌기부를 가진다. 그리고, 각 상기 제 1 배선회로기판의 상기 돌기부 및 상기 층간절연막이 형성된 면이 안쪽을 향하도록, 상기 제 2 배선회로기판을 통하여 적층가압되어 일체화된다.
본 발명에 의하면, 개구부를 통하여 제 1 도체회로와 전기적으로 접속된 돌기부를 가진다. 절연층의 해당 돌기부가 형성된 쪽에, 층간절연층을 형성한 2개의 배선회로기판을, 돌기부 및 층간절연층이 형성된 쪽이 안쪽을 향하도록 직접 또는 배선회로기판을 통하여 적층가압되어 되어 일체화한다. 이에 따라, 배선회로기판의 도체회로의 층수를 매우 많게 할 수 있어, 설치밀도를 높일 수 있다.
또한, 본 발명은, 각 상기 제 1 배선회로기판에, LSI칩을 더욱 적층하는 것이 바람직하다. 또한, 본 발명은, 각 상기 제 1 배선회로기판에, 패키지를 더욱 적층하는 것이 바람직하다.
본 발명에 의하면, 배선회로기판의 양면에 LSI칩 혹은 패키지를 탑재하였기 때문에, LSI칩 혹은 패키지를 고밀도로 장착한 배선회로기판을 얻을 수 있다. 그리고, 패드가 배선막과 일체이기 때문에, 풋 온 비어의 구조강화가 가능하며, 배선회로기판의 소형화도 용이해진다.
본 발명의 다른 형태는, 제 1 배선회로기판을 가진다. 더욱, 상기 제 1 배선회로기판상에 적층된 제 2 배선회로기판을 가진다. 더욱, 상기 제 2 배선회로기판상에 적층된 제 3 배선회로기판을 가진다.
이들 제 1∼제 3 배선회로기판에는, 상술한 바와 같은 각종 배선회로기판으로써 형성하는 것이 바람직하다. 이렇게 하여 적층된 배선회로기판을 구성함으로써, 보다 고밀도, 고집적화에 대응할 수 있는 배선회로기판을 제공할 수 있다.
또한, 본 발명은, 상술한 바와 같은 배선회로기판을 포함한 전자기기를 정의하고 있다. 이에 따라, 고집적, 고밀도의 전자기기에도 본 발명의 배선회로기판을 제공할 수 있다.
본 발명의 다른 형태에서는, 제 1 도체회로가 되는 제 1 금속층상에, 상기 제 1 금속층과는 별도의 금속으로 이루어지는 에칭 배리어층을 형성하고, 상기 에칭 배리어층상에, 돌기부가 형성되는 제 2 금속층을 형성하는 공정을 가진다. 더욱, 적어도 상기 에칭 배리어층을 침범하지 않는 에칭액에 의해, 상기 제 2 금속층을 선택적으로 에칭하여 상기 돌기부를 형성하는 공정을 가진다. 더욱, 상기 돌기부를 마스크로서, 상기 제 1 금속층을 침범하지 않은 에칭액에 의해, 상기 에칭 배리어층을 제거하는 공정을 가진다. 더욱, 상기 제 1 금속층상의 상기 돌기부가 형성되는 쪽의 면에, 층간절연층을 형성하는 공정을 가진다. 더욱, 상기 층간절연층 및 상기 돌기부상에 제 2 도체회로가 되는 제 3 금속층을 형성하는 공정을 가진다.
본 발명에 의하면, 돌기부가 형성되는 제 2 금속층을, 에칭 배리어층을 침범하지 않는 에칭액에 의해 선택적으로 에칭한다. 이에 따라, 돌기부를 형성하여, 에칭 배리어층만을 돌기부를 마스크로 하여 에칭액으로 제거할 수 있다. 또한, 돌기부는, 제 1, 제 2 도체회로끼리를 접속하기 때문에, 상술한 배선회로기판을 얻는다.
본 발명의 다른 형태는, 제 1 도체회로가 되는 제 1 금속층상에, 상기 제 1 금속층과는 별도의 금속으로 이루어지는 에칭 배리어층을 형성하고, 상기 에칭 배리어층상에, 돌기부가 형성되는 제 2 금속층을 형성하는 공정을 가진다. 더욱, 적어도 상기 에칭 배리어층을 침범하지 않는 에칭액에 의해, 상기 제 2 금속층을 선택적으로 에칭하여 상기 돌기부를 형성하는 공정을 가진다. 더욱, 상기 제 1 금속층상의 상기 돌기부가 형성되는 쪽의 면에, 층간절연층을 형성하는 공정을 가진다. 더욱, 상기 층간절연층 및 상기 돌기부상에, 제 2 도체회로가 되는 제 3 금속층을 형성하는 공정을 가진다. 더욱, 에칭마스크층을 마스크로 하는 선택적 에칭에 의해, 상기 제 1 금속층 및 상기 에칭 배리어층을 제거하는 공정을 가진다.
본 발명에 의하면, 돌기부를 마스크로 하는 에칭 배리어층의 선택적 에칭을 하지 않는다. 즉, 제 1 금속층의 선택적 에칭시에, 제 1 금속층과 함께, 에칭 배리어층도 에칭하는 것으로 한다. 이에 따라, 에칭 배리어층의 불필요부분을 제거하기 위한 공정을 없앨 수 있다. 따라서, 제조공정의 저감을 도모할 수 있다.
또한, 본 발명에서는, 상기 돌기부를 형성하는 공정은, 에칭마스크로서 제 4 금속층을 사용하는 공정을 포함한다. 상기 돌기부의 형성후에, 상기 제 4 금속층을 잔존시켜, 상기 제 4 금속층으로 상기 돌기부의 표면을 덮는 공정을 더욱 갖는 것이 바람직하다.
본 발명에 의하면, 베이스메탈로 이루어지는 층을 선택적으로 에칭하여 돌기부를 형성할 때에, 에칭마스크로서 제 4 금속층을 사용한다. 돌기부의 형성후에 있어서도, 에칭마스크로서 사용한 제 4 금속층을 잔존시켜, 제 4 금속층으로 돌기부의 표면을 전면적으로 덮는 상태로 한다. 이에 따라, 각 돌기부의 상부에 도전성 페이스트를 도포하는 번거로운 작업을 하지 않아도, 에칭마스크로서 사용한 제 4 금속층을, 각 돌기부와 제 2 도체회로와의 사이의 접속성을 높이는 수단으로서 사용할 수 있다.
본 발명의 다른 형태로서는, 제 1 도체회로가 되는 제 1 금속층상에, 상기 제 1 금속층과는 별도의 금속으로 이루어지는 에칭 배리어층을 형성하여, 상기 에칭 배리어층상에, 돌기부가 형성되는 제 2 금속층을 형성하는 공정을 가진다. 더욱, 적어도 상기 에칭 배리어층을 침범하지 않는 에칭액에 의해, 상기 제 2 금속층을 선택적으로 에칭하여 상기 돌기부를 형성하는 공정을 가진다. 더욱, 상기 돌기부를 마스크로서, 상기 제 1 금속층을 침범하지 않은 에칭액에 의해, 상기 에칭 배리어층을 제거하는 공정을 가진다. 더욱, 상기 제 1 금속층상의 상기 돌기부가 형성되는 쪽의 면에, 층간절연층을 형성하여 적층체를 형성하는 공정을 가진다. 더욱, 상기 층간절연층 및 상기 돌기부상에 제 2 도체회로가 되는 제 3 금속층을 형성하는 공정을 가진다. 더욱, 상기 배선회로기판의 상기 제 3 금속층상, 및 상기 제 1 금속층상에, 각각 금속박을 적층하여 가압가열하는 공정을 가진다. 더욱, 상기 제 3 금속층 및 상기 금속박을 선택적으로 에칭함으로써 상기 제 2 도체회로를 형성하는 동시에, 상기 제 1 금속층 및 상기 금속박을 선택적으로 에칭액에 의해 상기 제 1 도체회로를 형성하여, 배선회로기판을 형성하는 공정을 가진다.
본 발명에 의하면, 배선회로기판과 금속박을 적층하여, 해당 배선회로기판의 제 1 금속층과 해당 금속박을 함께 선택적으로 에칭한다. 이에 따라, 층간절연층에 의해 층간절연된 제 1, 제 2 도체회로를 양면에 가지며, 그 제 1, 제 2 도체회로사이를 층간절연층을 관통하는 돌기부에서 전기적으로 접속한 배선회로기판을 얻을 수 있다.
또한, 본 발명에서는, 상기 제 1 및 상기 제 2 도체회로가 형성된 배선회로기판의 양면에, 적어도 2개의 상기 적층체를, 상기 돌기부 및 상기 층간절연층이 형성된 상기 적층체의 한 면이 안쪽을 향하는 상태로, 샌드위치형상으로 겹쳐 적층하고, 가압가열하여 일체화하는 공정을 가진다. 더욱, 일체화된 것의 양면에 위치하는, 2개의 도체회로형성용의 금속층을 선택적으로 에칭하여, 양면에 도체회로를 형성하는 공정을 가진다.
본 발명에 의하면, 배선회로기판의 양면에, 적어도 2개의 적층체를 적층하고, 가압하여 일체화한다. 그 위에 일체화된 것의 양면에 존재하는 금속층을 선택적으로 에칭함으로써 양면에 도체회로를 형성하기 때문에, 4층의 도체회로를 갖는 배선회로기판을 얻을 수 있다.
본 발명의 다른 형태에서는, 1층 또는 다층의 도체회로의 적어도 한쪽의 면에 개구부를 포함하는 절연층을 형성하는 공정을 가진다. 더욱, 상기 절연층상의 상기 개구부와 대응하는 위치로써, 상기 개구부를 통하여 상기 도체회로와 전기적으로 접속되어, 도체회로형성용의 금속층으로 이루어지는 돌기부를 형성하는 공정을 가진다. 더욱, 상기 절연층의 해당 돌기부가 형성되는 쪽에 층간절연층을 형성한 적어도 2개의 배선회로기판을 형성하는 공정을 가진다. 더욱, 적어도 2개의 상기 배선회로기판을, 상기 돌기부 및 층간절연층이 형성된 쪽이 안쪽을 향하도록 하여, 직접 또는 별도의 배선회로기판을 통하여 적층가압하여 일체화하는 공정을 가진다.
본 발명에 의하면, 한 층 또는 다층의 도체회로의 한쪽의 주면에 개구부를 가진 절연층을 통하여 베이스메탈로 이루어진다. 개구부를 통하여 도체회로와 전기적으로 접속된 돌기부를 가진다. 절연층의 해당 돌기부가 형성된 쪽에 층간절연층을 형성한 2개의 배선회로기판을, 돌기부 및 층간절연층이 형성된 쪽이 안쪽을 향하도록 직접 또는 배선회로기판을 통하여 적층가압되어 일체화한다. 이에 따라, 배선회로기판의 도체회로의 층수를 매우 많게 할 수 있어, 장착밀도를 높일 수 있다.
본 발명의 다른 형태에서는, 제 1 도체회로를 형성하는 제 1 금속층을 준비하고, 해당 제 1 금속층의 한쪽의 표면에 선택적으로 마스크막을 형성하는 공정을 가진다. 더욱, 상기 마스크막을 마스크로 하여 상기 제 1 금속층을 하프에칭하고, 상기 제 1 금속층의 상기 한쪽의 표면에, 선택적으로 돌기부를 형성하는 공정을 가진다. 더욱, 상기 돌기부가 관통하는 상태에서 상기 제 1 금속층상에, 층간절연층을 형성하는 공정을 가진다. 더욱, 돌기부 및 상기 층간절연층상에, 제 2 도체회로가 되는 제 2 금속층을 적층하는 공정을 가진다. 더욱, 상기 제 1 금속층 및 상기 제 2 금속층을, 동시 또는 시간을 달리 하여 선택적으로 패터닝함으로써 제 1 도체회로 및 제 2 도체회로를 형성하는 공정을 가진다.
본 발명에 의하면, 베이스재가 되는 제 1 금속층의 한쪽 표면에, 선택적으로 마스크막을 형성하고, 이것을 마스크로 하여 상기 제 1 금속층을 하프에칭한다. 이어서, 도체회로가 되는 금속층과 돌기부를 형성한다. 그리고, 제 1 도체회로가 되는 제 1 금속층의 돌기부가 형성된 쪽의 표면에, 층간절연층을 통해 제 2 금속층을 적층한다. 그 후, 층간절연층의 양쪽 표면의 제 1, 제 2 금속층을 동시 또는 시간을 달리하여 선택적으로 패터닝함으로써 배선막을 형성한다. 이에 따라, 배선회로기판을 얻을 수 있다.
또한, 본 발명은, 상기 제 2 금속층을 적층하기 전에, 상기 돌기부의 꼭대기부에 이방성도전층을 형성하는 공정을 더욱 가진 것이 바람직하다. 이에 따라, 이방성도전막에 의해 제 2 금속층과 돌기부와의 전기적 접속성의 향상을 도모할 수 있다.
또한, 본 발명은, 상기 돌기부의 형성 후, 상기 돌기부의 꼭대기부를 스프레이에칭하는 공정을 더욱 가진 것이 바람직하다. 이에 따라, 돌기부의 표면을 거칠게 할 수 있다.
또한, 본 발명은, 상기 돌기부를 형성하는 공정은, 형성해야 할 돌기부의 직경보다도 레지스트마스크의 직경을 작게 하여 하프에칭하는 공정을 포함하는 것이 바람직하다. 이에 따라, 창(槍) 형상의 돌기부를 형성할 수 있다.
또한, 본 발명은, 상기 돌기부를 형성하는 공정은, 하프에칭에 의해 상기 돌기부를 형성한 후에, 마스크를 제거하고, 다시 하프에칭을 행하는 공정을 포함하는 것이 바람직하다. 이에 따라, 창 형상의 돌기부를 형성할 수 있다.
또한, 본 발명은, 상기 제 1 도체회로 및 상기 제 2 도체회로의 패터닝을 하기 전에, 오버에칭에 의해 불필요한 상기 돌기부를 제거하는 공정을 더욱 가진 것이 바람직하다. 이에 따라, 소망의 배치배열의 돌기부를 형성할 수 있다. 특히, 격자형상의 배치로부터 가압균일한 배치의 돌기부를 형성하는 경우에 유용하다.
본 발명의 다른 형태에서는, 절연성수지로 이루어지는 베이스기판의 윗표면에, 제 1 배선회로로 이루어지는 복수의 제 1 금속층을 형성하고, 상기 베이스기판의 아래표면에, 제 2 배선회로로 이루어지는 복수의 제 2 금속층을 형성하는 공정을 가진다. 더욱, 미리 상기 제 1 층간절연층을 관통하는 상태에서 상기 제 1 금속층에 달하는 길이로, 제 1 돌기부 및 상기 제 1 층간절연층을 형성하고, 미리 상기 제 2 층간절연층을 관통하는 상태에서 상기 제 2 금속층에 달하는 길이로, 제 2 돌기부 및 상기 제 2 층간절연층을 형성하는 공정을 가진다. 더욱, 상기 베이스기판을 관통하여 형성되는 스루홀에, 상하 양 표면의 각 제 1, 제 2 배선회로사이를 전기적으로 접속하기 위한 도전페이스트가 충전되는 공정을 가진다. 더욱, 상기 베이스기판의 윗표면으로서, 상기 베이스기판 및 상기 제 1 금속층의 표면상에, 상기 제 1 층간절연층를 적층함과 동시에, 상기 제 1 돌기부를 상기 제 1 금속층에 접속하는 공정을 가진다. 더욱, 상기 베이스기판의 아래표면으로서, 상기 베이스기판 및 상기 제 2 금속층의 표면상에, 상기 제 2 층간절연층을 적층함과 동시에, 상기 제 2 돌기부를 상기 제 2 금속층에 접속하는 공정을 가진다. 더욱, 상기 제 1 금속층에 접속하는 공정은, 상기 제 1 금속층에 형성된, 상기 제 1 돌기부의 꼭대기부의 직경보다 작은 직경의 구멍에, 상기 제 1 돌기부가 부딪치는 공정을 포함한다. 상기 제 2 금속층에 접속하는 공정은, 상기 제 2 금속층에 형성된, 상기 제 2 돌기부의 꼭대기부의 직경보다 작은 직경의 구멍에, 상기 제 2 돌기부가 부딪치는 공정을 포함한다.
본 발명에 의하면, 제 1, 제 2 돌기부가 제 1, 제 2 금속층과 접속될 때, 제 1, 제 2 돌기부의 각 꼭대기부가 각 구멍에 부딪쳐 이것을 무너뜨린다. 이에 따라, 제 1, 제 2 돌기부와 제 1, 제 2 금속층과의 접속을 보다 강고하게 할 수 있다. 따라서, 접속을 보다 강고하게 하여, 접속의 신뢰성을 향상시킬 수 있다.
본 발명의 다른 형태는, 제 1 금속층의 표면에 다수의 금속으로 이루어지는 도체간 접속용 돌기부를 배치하는 공정을 가진다. 더욱, 상기 제 1 금속층의 상기 돌기부가 형성된 표면상에, 층간절연층을 상기 돌기부에 관통된 상태로 설치하는 공정을 가진다. 더욱, 상기 층간절연층 및 상기 돌기부의 표면에, 상기 제 1 금속층과는 별도의 제 2 금속층을 형성하는 공정을 가진다. 그리고, 상기 돌기부를 형성하는 것과 같은 공정으로, 상기 돌기부와 같은 재료로, 또한, 거의 같은 높이로 형성된 스페이서를 형성하는 공정을 가진다.
본 발명에 의하면, 돌기부와 같은 공정으로 스페이서를 형성한다. 이 스페이서에 의해 베이스재와 금속층과의 간격을 확보할 수 있는 배선회로기판을 공정을 늘리지 않고 형성할 수 있다.
본 발명의 다른 형태에서는, 제 1 금속층의 표면에 다수의 금속으로 이루어지는 도체간접속용 돌기부를 배치하는 공정을 가진다. 더욱, 상기 제 1 금속층의 상기 돌기부가 형성된 표면상에, 층간절연층을 상기 돌기부에 관통된 상태로 설치하는 공정을 가진다. 더욱, 상기 층간절연층 및 상기 돌기부의 표면에, 상기 제 1 금속층과는 별도의 제 2 금속층을 형성하는 공정을 가진다. 그리고, 상기 돌기부를 형성하는 것과 같은 공정으로, 상기 돌기부와 같은 재료로, 또한, 거의 같은 높이로 형성된 인식 마크를 형성하는 공정을 가진다.
본 발명에 의하면, 돌기부를 형성하는 공정과 같은 공정으로 인식 마크를 형성할 수 있다. 이에 따라, 공정수를 늘리지 않고 인식 마크를 형성한 배선회로기판을 얻을 수 있다.
본 발명의 다른 형태는, 절연성수지로 이루어지는 베이스기판의 윗표면에, 제 1 배선회로로 이루어지는 복수의 제 1 금속층을 형성하고, 상기 베이스기판의 아랫표면에, 제 2 배선회로로 이루어지는 복수의 제 2 금속층을 형성하는 공정을 가진다. 더욱, 미리 상기 제 1 층간절연층을 관통하는 상태에서 상기 제 1 금속층에 달하는 길이로, 제 1 돌기부 및 상기 제 1 층간절연층을 형성하고, 미리 상기 제 2 층간절연층을 관통하는 상태에서 상기 제 2 금속층에 달하는 길이로, 제 2 돌기부 및 상기 제 2 층간절연층을 형성하는 공정을 가진다. 더욱, 상기 베이스기판의 윗표면으로서, 상기 베이스기판 및 상기 제 1 금속층의 표면상에, 상기 제 1 층간절연층을 적층함과 동시에, 상기 제 1 돌기부를 상기 제 1 금속층에 접속하는 공정을 가진다. 더욱, 상기 베이스기판의 아랫표면으로서, 상기 베이스기판 및 상기 제 2 금속층의 표면상에, 상기 제 2 층간절연층을 적층함과 동시에, 상기 제 2 돌기부를 상기 제 2 금속층에 접속하는 공정을 가진다. 그리고, 상기 접속하는 공정 전에, 미리 상기 제 1 및 상기 제 2 금속층의 표면에, 도전페이스트 또는 귀금속층으로 이루어지는 제 3 금속층을 형성하는 공정을 가진다.
본 발명에 의하면, 베이스기판을 중심으로 하여 제 1, 제 2 배선회로를 빌드업할 수 있다. 그리고, 이 빌드업할 때에, 제 1, 제 2 각 돌기부는, 제 3 금속층(도전페이스트 또는 귀금속막)을 통하여 접속하기 때문에, 그 사이의 전기적 접속성을 양호하게 할 수 있다.
또한, 본 발명에서는, 상기 제 3 금속층을 형성한 후, 상기 제 1 및 상기 제 2 금속층의 표면으로부터 돌출하는 상기 제 3 금속층의 일부를, 상기 제 1 및 상기 제 2 금속층의 표면을 연마하여 제거하는 공정을 포함하는 것이 바람직하다. 이에 따라, 제 1 및 제 2 금속층내의 예를 들면 구멍내에만, 제 3 금속층을 형성할 수 있다.
본 발명의 다른 형태에서는, 제 1 도체회로가 되는 제 1 금속층상에, 상기 제 1 금속층과 같은 금속으로 이루어지는 도체간 접속용 돌기부를 선택적으로 형성하는 공정을 가진다. 더욱, 상기 제 1 금속층상의 상기 돌기부가 형성되는 쪽의 면에, 층간절연층을 형성하는 공정을 가진다. 더욱, 상기 층간절연층 및 상기 돌기부상에 제 2 도체회로가 되는 제 2 금속층을 형성하는 공정을 가진다. 더욱, 상기 돌기부와 상기 제 2 금속층과의 사이에, 상기 돌기부와 대응하여, 땜납, 도전페이스트 또는 귀금속막을 형성하는 공정을 가진다. 더욱, 땜납, 도전페이스트 또는 귀금속막에, 상기 돌기부가 접속하여 배선회로기판이 적층되는 공정을 가진다.
본 발명에 의하면, 제 2 금속층을 형성하기 전에, 돌기부의 표면에, 도전페이스트 또는 귀금속층을 형성하여 둔다. 이에 따라, 빌드업에 의해 고집적화하면서, 회로기판사이의 전기적 접속성, 접속의 신뢰성을 높인 배선회로기판을 얻을 수 있다.
본 발명의 다른 형태에서는, 제 1 도체회로가 되는 제 1 금속층상에, 상기 제 1 금속층과 같은 금속으로 이루어지는 도체간 접속용 돌기부를 선택적으로 형성하는 공정을 가진다. 더욱, 상기 제 1 금속층상의 상기 돌기부가 형성되는 쪽의 면에, 층간절연층을 형성하는 공정을 가진다. 더욱, 상기 층간절연층 및 상기 돌기부상에 제 2 도체회로가 되는 제 2 금속층을 형성하는 공정을 가진다. 더욱, 상기 돌기부와 상기 제 2 금속층과의 사이에, 상기 돌기부와 대응하여 땜납, 도전페이스트 또는 귀금속막을 인쇄하는 공정을 가진다. 더욱, 땜납, 도전페이스트 또는 귀금속막에, 상기 돌기부가 접속하여 배선회로기판이 가압적층되는 공정을 가진다. 상기 적층공정은, 상기 각 돌기부가 상기 층간절연층을 돌파하여, 상기 돌기부가 대응하는 땜납, 도전페이스트 또는 귀금속막에 접속된 상태를 형성하는 공정을 포함한다.
본 발명에 의하면, 돌기부가 형성되는 쪽에는, 층간절연층을 통하여, 제 1 도체회로와는 별도의 제 2 도체회로가 되는 제 2 금속층이 형성된다. 그리고, 돌기부에 대응하여 땜납, 도전페이스트 또는 귀금속막을 형성한 것을 적층한다. 이에 따라 배선회로기판을 얻을 수 있다.
본 발명의 다른 형태는, 베이스부재와, 상기 베이스부재의 한쪽 또는 양쪽면에 적층되는 적층시트를 포함한다. 상기 베이스부재는, 절연층과, 상기 절연층의 양면에 형성된 각 금속배선층을 가진다. 더욱, 베이스부재는, 각 상기 금속배선층 및 상기 절연층에 관통형성된 하나 또는 복수의 관통구멍을 가진다. 더욱, 베이스재는, 하나 또는 복수의 상기 관통구멍을 채우도록 형성된 하나 또는 복수의 도전부재를 가진다. 상기 적층시트는, 배선층과, 하나 또는 복수의 상기 관통구멍과 대향한 위치로써, 상기 배선층보다 돌출형성되는 하나 또는 복수의 돌기부를 가진다. 더욱, 상기 적층시트는, 하나 또는 복수의 상기 돌기부와 하나 또는 복수의 상기 도전재료가 접속되는 상태로 적층된다.
본 발명에서는, 베이스부재의 한쪽 또는 양쪽면상에 적층시트를 형성한다. 이 때에, 돌기부가 도전재료에 침투하도록 접속하기 때문에, 적층시트를 구성하는 배선층은, 관통구멍부근에서도 휘어지는 경우가 없다. 이 때문에, 막두께를 필요한 두께로 균일하게 할 수 있어, 미세한 배선이 가능해진다.
덧붙여, 돌기부와 도전재료를 직접 접속하기 때문에, 밀착성을 강하게 할 수 있어, 층간접속의 신뢰도를 높일 수 있다. 또한, 종래와 같이 배선층을, 무전해도금과 그에 계속되는 전해도금에 의한 동막으로 형성할 필요도 없어진다.
또한, 본 발명의 다른 형태는, 베이스부재와, 상기 베이스부재의 한쪽 또는 양쪽면에 적층되는 제 1 적층시트와, 상기 제 1 적층시트의 바깥쪽에 적층되는 제 2 적층시트를 포함한다. 상기 베이스부재는, 절연층과, 상기 절연층의 양면에 형성된 각 금속배선층을 가진다. 더욱, 상기 베이스부재는, 각 상기 금속배선층 및 상기 절연층에 관통형성된 하나 또는 복수의 관통구멍을 가진다. 더욱, 베이스부재는, 하나 또는 복수의 상기 관통구멍을 채우도록 형성된 하나 또는 복수의 도전부재를 가진다. 상기 제 1 적층시트는, 배선층과, 하나 또는 복수의 상기 관통구멍과 대향한 위치로써, 상기 배선층보다 돌출형성되는 하나 또는 복수의 돌기부를 가진다. 상기 제 1 적층시트는, 하나 또는 복수의 상기 돌기부와 하나 또는 복수의 상기 도전재료가 접속되는 상태로 적층된다.
본 발명에 의하면, 제 2 적층시트를 더욱 적층함으로써, 배선기판의 다층화를 비교적 심플한 프로세스로 진행시킬 수 있다.
본 발명의 다른 형태는, 절연층의 양면에 형성된 각 금속배선층과, 각 상기 금속배선층 및 상기 절연층을 관통하여 형성된 하나 또는 복수의 관통구멍을 포함하는 베이스부재를 가진다. 상기 베이스부재의 하나 또는 복수의 상기 관통구멍에, 하나 또는 복수의 상기 도전재료를 각각 채우는 공정을 가진다. 더욱, 금속층과, 하나 또는 복수의 상기 관통구멍에 대향한 위치로써 상기 금속층보다 돌출형성되는 하나 또는 복수의 돌기부를 포함하는 적층시트를 가진다. 하나 또는 복수의 상기 돌기부와 하나 또는 복수의 상기 도전재료가 각각 접속하는 상태에서, 상기 베이스부재의 한쪽 또는 양쪽면에 상기 적층시트를 적층하는 공정을 가진다. 더욱, 상기 적층시트의 상기 금속층을 패터닝함으로써 배선층을 형성하는 공정을 가진다.
또한, 본 발명의 또 다른 형태는, 절연층의 양면에 형성된 각 금속배선층과, 각 상기 금속배선층 및 상기 절연층을 관통하여 형성된 하나 또는 복수의 관통구멍을 포함하는 베이스부재를 가진다. 상기 베이스부재의 하나 또는 복수의 상기 관통구멍에, 하나 또는 복수의 상기 도전재료를 각각 채우는 공정을 가진다. 더욱, 배선층과, 하나 또는 복수의 상기 관통구멍에 대향한 위치로써 상기 배선층보다 돌출형성되는 하나 또는 복수의 돌기부를 포함하는 적층시트를 가진다. 더욱, 하나 또는 복수의 상기 돌기부와 하나 또는 복수의 상기 도전재료가 각각 접속하는 상태에서, 상기 베이스부재의 한쪽 또는 양쪽면에 상기 적층시트를 적층하는 공정을 가진다. 더욱, 상기 적층시트의 표면에, 상기 적층시트와 거의 같은 적층시트를 하나 또는 복수 적층하는 공정을 가진다.
본 발명에 의하면, 베이스부재와 적층시트를 준비하여, 배선층을 형성하는 데 필요한 선택에칭, 적층시트와 베이스재를 적층하는, 등의 비교적 심플한 프로세스로 배선회로기판의 다층화를 행할 수 있다.
또한, 더욱 적층하는 적층시트의 수를 늘리는 것에 의해, 배선회로기판의 다층화를 간단히 행할 수 있어, 배선회로기판의 한층 더 고집적화를 도모할 수 있다.
[발명의 실시형태]
이하, 본 발명의 바람직한 실시형태의 일례에 대하여 도면을 참조하여 구체적으로 설명한다.
[제 1 실시형태]
우선, 본 발명의 배선회로기판을, 제조공정순을 따라서, 그 구성 및 개요를 설명한다. 도 1a∼도 1c 및 도 2a∼도 2d는, 본 발명의 배선회로기판 및 그 제조방법을 공정순으로 나타내는 단면도이다.
공정 (A)
도 1a에 나타낸 바와 같이, 베이스재(예를 들면 유리에폭시프리프레그)(20)를 준비한다. 이 베이스재(20)는, 두께 예컨대 100㎛의 돌기부 형성용의 구리층(돌기부 형성용 금속층)(21)과, 이 구리층(21)의 한 면에 형성된 예를 들면 니켈, 도금으로 이루어지는 에칭 배리어층(두께 예를 들면 2㎛)(22)과, 이 에칭 배리어층 (22)의 표면에 형성된 도체회로 형성용의 동박(도체회로 형성용 금속박, 두께 예를 들면 18㎛)(23)을 포함하여 구성된다. 즉, 구리층(21)상에 도금에 의해 에칭 배리어층(22)을 형성하고, 이 에칭 배리어층(22)상에 동박(23)을 덮는다.
공정(B)
다음에, 도 1b에 나타낸 바와 같이, 상기 돌기부 형성용의 구리층(21)의 표면에 레지스트막(24)을 선택적으로 형성한다. 이 레지스트막(24)은 돌기부를 형성하기 위한 부분을 덮도록 형성한다.
공정 (C)
다음에, 상기 레지스트막(24)을 마스크로 하여 상기 구리층(21)을 에칭함으로써, 돌기부(25,25…)를 형성한다. 이 에칭은 습식 에칭에 의해 행하는 것으로 하고, 사용하는 에칭액은 니켈로 이루어지는 상기 에칭 배리어층(22)을 침범하지 않을 수 없지만, 구리층(21)을 침식할 수 있는 에칭액을 사용한다.
공정 (D)
다음으로, 상기 에칭에 있어서의 에칭마스크로서 사용한 레지스트막(24)을 제거한다. 도 1d는, 에칭마스크 제거후의 상태를 나타낸다.
공정 (E)
다음에, 도 1e에 나타낸 바와 같이, 상기 에칭 배리어층(22)을, 상기 돌기부 (25,25,…)를 마스크로서 에칭한다. 이 에칭에는, 돌기부(25,25,…)를 이루는 금속(본 실시형태에서는 구리)을 침범하지 않지만, 에칭 배리어층(22)을 이루는 금속 (본 실시형태에서는 니켈)을 침범하는 에칭액(니켈박리액)을 사용한다.
공정 (F)
다음에, 도 1e에 나타낸 바와 같이, 필요에 따라 상기 각 돌기부(25,25,…)의 꼭대기부(상부)에 얇게 도전성 페이스트(26)를 도포하여, 경화시킨다. 이 공정은 불가결하지는 않다. 단지, 이 공정에 의해, 돌기부(25,25,…)와 후에 형성되는 동박과의 접속의 신뢰도를 대단히 높일 수 있다.
공정 (G)
다음에, 절연제 시트를, 상기 구리층(21)의 상기 돌기부(25,25,…)가 형성된 쪽의 면에 열로울러로 압착함으로써, 도 1g에 나타낸 바와 같이, 이 절연제 시트로 이루어지는 층간절연층(27)을 형성한다. 이 경우, 돌기부(25,25,…)의 상부가 돌출하도록 절연제 시트로서 그 돌기부(25,25,…)의 높이[도전성 페이스트(26)를 도포한 경우는 그 페이스트(26)도 포함시킨 높이]보다도 적절히 얇은 것을 사용한다. 그렇지 않으면, 돌기부(25,25…)에 의한 층간접속을 확실히 행할 수 없기 때문이다. 이 공정에 의해, 동박(23)상에 층간절연층(27)이 형성되고, 더욱, 상기 동박 (23)과 에칭 배리어층(22,22,…)을 통해 접속된 돌기부(25,25…)가 상기 층간절연층(27)을 관통하여 그 표면에서 돌출한 적층체(28)가 구성된다. 이 공정은, 에폭시수지가 연화되는 온도에서 행하여, 곧 실온으로 되돌려, 실질적으로 에폭시의 경화반응이 없도록 한다.
공정 (H) 및 공정 (I)
다음에, 도 2a에 나타낸 바와 같이, 상기 적층체(28)의, 층간절연층(27)이 형성되어, 돌기부(25,25,…)의 꼭대기부가 돌출하는 쪽에, 예를 들면 두께 18㎛ 정도의 동박(도체형성용의 금속층)(29)을 향하게 하여, 도 2b에 나타낸 바와 같이, 적층 프레스로써 열압착함으로써 적층한다. 이 공정에 의해, 층간절연층(27)의 양 주면에 형성된 금속층(23,29)을 상기 돌기부(25,25,…)에 의해 층간접속한 적층체 (30)가 구성된다.
공정 (J) 및 공정 (K)
다음에, 도 2c에 나타낸 바와 같이, 상기 금속층(23,29)의 표면에 에칭마스크가 되는 레지스트막(24,24)을 형성하고, 그 후, 이 레지스트막(24,24)을 마스크로 하여 상기 금속층(23,29)을 에칭함으로써 도체회로(31,32)를 형성한다. 이에 따라, 양면의 도체회로(31,32)가 돌기부(25,25,…)에 의해 층간접속된, 도 2d에 나타내는 바와 같은 배선회로기판(33)이 만들어진다. 이 배선회로기판(33)이 본 발명배선회로기판의 제 1 실시형태이다.
이상과 같이, 이 제 1 실시형태에 의하면, 돌기부(25)를 구성할 수 있는 두꺼운 (예를 들면 50∼200㎛) 돌기부 형성용 금속층인 구리층(21)을 적어도 포함하는 베이스재(20)를 베이스로서 가공을 시작하기 때문에, 변형 등의 결함이 생기기 어렵고, 또한, 치수의 안정성이 높다고 하는 이점이 있다. 그리고, 치수의 안정성이 있기 때문에, 돌기부 형성후에 있어서의 돌기부의 위치 어긋남이 생기지 않기 때문에, 예를 들어 도 23, 도 24에 나타내는 종래예에 있어서의 구멍(2)내의 도전성 페이스트(3)(소위 스루홀)가 위치가 어긋나 상하도체회로(5·5)사이의 취해야 할 접속이 취해지지 않는다고 하는 종류의 문제는 생기지 않는다. 따라서, 미소한 직경의 돌기부(25)를 고밀도로 배설하고, 또한 도체회로사이의 층간접속을 확실히 취하는 초고밀도배선회로기판(33)을 얻을 수 있다.
또한, 돌기부(25)는 예를 들어 구리 등으로 이루어지는 구리층(21)에 의해 형성하기 때문에, 그 형성에 필요한 재료비는 싸지고, 따라서, 돌기부(25)의 배설밀도를 높여, 배설수를 늘리더라도, 종래와 같이 은 등의 귀금속을 주재료로 하는 비싼 도전성 페이스트를 사용하기 때문에 배선회로기판이 비싸지는 일은 없고, 배선회로기판의 저가격화에 크게 기여한다.
또한, 돌기부(25)는 구리층(21)의 선택적 에칭에 의해 형성하기 때문에, 돌기부(25)의 높이는 구리층(21)의 두께에 의해 정해지고, 이 구리층(21)의 두께는 극히 균일성을 높게 하여 제조할 수 있기 때문에, 돌기부(25)의 높이를 균일하게 할 수 있다. 따라서, 도 48에 나타내는 종래예에 있어서와 같은, 도전성 페이스트에 의해 인쇄에 의해 돌기부(11)를 형성하기 위해서 돌기부(11)의 높이가 불균일하게 되어 상하도체회로간의 접속이 불완전하게 될 우려가 있다던 지, 도 56, 도 57에 나타내는 종래예에 있어서와 같은 도전성 페이스트(3)의 경화과정에서의 용제성분의 확산에 의해 상부가 오목부가 되어, 상하도체회로사이의 접속이 불완전하게 될 우려가 있다는 문제는 생기지 않는다. 따라서, 돌기부(25)의 미세화, 고밀도화가 진행되어도 상하도체회로사이의 확실한 접속을 기대할 수 있어, 생산수율, 신뢰성의 향상을 도모할 수 있다.
[제 2 실시형태]
다음에, 본 발명의 제 2 실시형태에 대하여, 도 3a∼도 3f를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통의 구성 및 동작을 포함한다. 도 3a∼도 3f는, 본 발명의 배선회로기판의 제조방법을 공정순으로 나타내는 단면도이다.
공정 (A)
도 1a∼도 1d에 나타내는 공정과, 같은 방법으로, 돌기부(25)를 형성한 상태로 한다. 도 3a는, 돌기부(25)가 형성된 상태를 나타낸다.
공정 (B)
다음에, 도 3b에 나타낸 바와 같이, 필요에 따라, 각 돌기부(25,25,…)의 꼭대기부(상부)에, 도전성 페이스트(26)를 얇게 되도록 도포하여, 경화시킨다. 한편, 본 공정은, 반드시 필요하지는 않다. 단지, 본 공정에 의해, 돌기부(25,25,…)와, 후에 형성되는 동박과의 접속의 신뢰도를 대단히 높일 수 있다.
더욱, 본 예에서는, 돌기부(25,25,…)를 마스크로 하여 에칭 배리어층(22)을 제거하는 공정을 행하지 않는다.
이 에칭 배리어층(22)은, 후술하는 바와 같이, 금속층(23)을 선택적으로 에칭함으로써, 불필요부분이 제거된다. 즉, 패터닝하여 도체회로를 형성할 때에, 금속층(23)을 에칭함과 동시에, 에칭 배리어층(22)의 에칭도 임의적으로 이루어진다. 이 점이, 상술한 제 1 실시형태와 상이한 점이다.
공정 (C)
다음에, 도 3c에 나타낸 바와 같이, 층간절연층(27)을 형성한다. 이에 따라, 본 공정의 종료시에는, 적층체(28)가 형성된다. 이 적층체(28)는, 금속층(23)과, 이 금속층(23)상에 형성된 에칭 배리어층(22)과, 에칭 배리어층(22)상에 설치된 복수의 각 돌기부(25)와, 각각의 돌기부(25)의 꼭대기부에 설치된 각 도전성 페이스트(26)와, 각 돌기부(25)사이에 형성된 층간절연층(27)을 포함한다.
공정 (D)
다음에, 도 3d에 나타낸 바와 같이, 적층체(28)에, 동박(도체형성용의 금속층)(29)을 적층 프레스로써 열압착으로 적층한다. 이에 따라, 적층체(30)가 형성된다.
이 적층체(30)는, 층간절연층(27)의 양면에 형성된 금속층(23,29)을, 돌기부 (25,25,…)에 의해 층간접속한 상태로 형성된다.
공정(E)
다음에, 도 3e에 나타낸 바와 같이, 금속층(23)의 표면에, 에칭마스크가 되는 레지스트막(24)을 형성한다. 마찬가지로, 금속층(29)의 표면에도, 에칭마스크가 되는 레지스트막(24)을 형성한다.
그 후, 레지스트막(24)을 마스크로 하여 금속층(23)을 에칭함으로써, 도체회로(31)를 형성한다. 마찬가지로, 레지스트막(24)을 마스크로 하여 금속층(29)을 에칭함으로써, 도체회로(32)를 형성한다.
또한, 에칭에 의해, 금속층(23)과 접하는 영역의 에칭 배리어층(22)도 동시에 에칭한다. 이 에칭 배리어층(22)은, 예컨대 니켈 등으로써 형성되는 것이 바람직하다.
이렇게 하여, 양면의 도체회로(31,32)끼리는, 돌기부(25,25,…)에 의해 층간접속된다. 그리고, 배선회로기판(33)이 만들어진다.
공정 (F)
그 후, 도 3f에 나타낸 바와 같이, 에칭마스크로서 사용한 레지스트막 (24,24)을 제거한다. 이 제거 후에 있어서의 배선회로기판(33)이, 본 예의 배선회로기판이다.
한편, 도체회로(31,32)가 형성되는 영역에서, 레지스트막(24,24)을 마스크로 하는 에칭에는, 이하와 같은 에칭액을 사용한다. 즉, 니켈계 금속도, 동계 금속도 에칭할 수 있는 에칭액을 사용하는 것이 바람직하다. 이에 따라, 에칭 배리어층 (22)(예컨대 니켈)과 금속층(23)(예컨대 구리 등)을, 동시에 레지스트막(24)을 마스크로 하는 1회의 선택적 에칭에 의해 선택적으로 제거할 수 있다. 이와 같이, 돌기부(25)의 형성후에, 마스크로 하여 에칭 배리어층(22)을 제거할 필요가 없고, 공정수의 저감을 도모할 수 있다.
이상과 같이 본 실시형태에 의하면, 상술한 제 1 실시형태와 같은 작용효과를 발휘하면서도, 에칭 배리어층(22)을 금속층(23)과 함께 같은 레지스트막(24)을 마스크로 하는 1회의 선택적 에칭에 의해 선택적으로 제거할 수 있다.
이에 따라, 상술한 제 1 실시형태에 비하여, 보다 공정수의 저감을 도모할 수 있다.
[제 3 실시형태]
다음에, 본 발명의 제 3 실시형태에 대하여, 도 4a∼도 4c를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통의 구성을 포함한다. 도 4a∼도 4c는, 본 예의 배선회로기판의 제조방법을 공정순으로 나타내는 단면도이다.
본 예에서는, 제 1 실시형태에 의해 제조된 배선회로기판(33)의 양면에, 제 1 실시형태에서의 공정(G)으로써 형성된 적층체(28,28)를 적층하는 예를 나타내고 있다. 그리고, 이 적층 후에, 각 적층체(28,28)의 금속층(23,23)을 선택적으로 에칭하고, 패터닝하여 도체회로를 형성한다. 이에 따라, 복수층 예를 들어 4층의 도체회로를 얻을 수 있다.
공정 (A)
우선, 도 4a에 나타낸 바와 같이, 배선회로기판(33)의 한쪽의 면(위쪽)에 적층체(28)를 배치한다. 이 때, 적층체(28)의 돌기부(25) 및 층간절연층(27)이 형성된 면은, 상기 한쪽의 면(위쪽)과 대향하여 배치된다.
마찬가지로, 배선회로기판(33)의 다른쪽의 면(아래쪽)에 적층체(28)를 배치한다. 이 때, 적층체(28)의 돌기부(25) 및 층간절연층(27)이 형성된 면은, 상기 다른쪽의 면(아래쪽)과 대향하여 배치된다.
이렇게 하여, 상하 2개의 적층체(28)와, 배선회로기판(33)과의 위치 결정공정이 행하여진다.
위치 결정이 행하여지면, 적층프레스로써 열압착함으로써 적층일체화한다.
공정 (B)
다음에, 도 4b에 나타낸 바와 같이, 상부의 적층체(28)의 금속층(23)상에, 복수의 레지스트막(24)을 선택적으로 형성한다. 마찬가지로, 하부의 적층체(28)의 금속층(23)상에 레지스트막(24)을 선택적으로 형성한다.
공정 (C)
그리고, 상부의 적층체(28)의 레지스트막(24)을 마스크로 하여 금속층(23)을 에칭하여, 상부의 도체회로(35)를 형성한다. 마찬가지로, 하부의 적층체(28)의 레지스트막(24)을 마스크로 하여 금속층(23)을 에칭하여, 하부의 도체회로(35)를 형성한다.
이에 따라, 본 예의 다층화된 배선회로기판(36)이 만들어진다.
이 본 예의 배선회로기판(36)은, 상술한 배선회로기판(33)과, 상부의 적층체 (28)와, 하부의 적층체(28)를 포함한다.
이 실시형태에 의하면, 도체회로를 복수층 예를 들어 4층 가진 배선회로기판 (36)을 얻을 수 있어, 한층 더 고밀도화를 도모할 수 있다.
[제 4 실시형태]
다음으로, 본 발명의 제 4 실시형태에 대하여, 도 5a∼도 5g 및 도 6a∼도 6b를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성을 포함한다. 도 5a∼도 5g 및 도 6a∼도 6b는, 본 예의 배선회로기판의 제조방법을 공정순으로 나타내는 단면도이다.
공정 (A)
도 1a에 나타내는 베이스재와 같은 베이스재(20)를 준비한다. 그 후, 후속 공정으로써 돌기부(25,25,…)가 형성되는 구리층(21)의 표면에는, 레지스트막(24)을 도포한다. 그리고, 노광, 현상에 의해, 도 5a에 나타낸 바와 같이, 패터닝한다. 구체적으로는, 각 돌기부(25,25,…)가 되는 부분만이 개구하고, 돌기부 (25, 25,…)를 형성하지 않은 부분을 덮도록 레지스트막(24)을 패터닝한다.
공정 (B)
다음에, 도 5b에 나타낸 바와 같이, 레지스트막(24)을 마스크로 하여 전해도금법으로 땜납도금층(두께 예를 들면 19㎛∼21㎛)(37,37,…)을 형성한다. 땜납도금층(37)은, 예컨대 주석(Sn)/납(Pb), 혹은, 주석(Sn)/은(Ag)/구리(Cu)등으로 이루어진다. 한편, 금(Au), 은(Ag), 혹은 팔라듐(Pd) 등의 도금층을 형성하여도 좋다.
공정 (C)
다음에, 도 5c에 나타낸 바와 같이, 레지스트막(24)을 박리한다.
공정 (D)
다음에, 도 5d에 나타낸 바와 같이, 땜납도금층(37,37,…)을 마스크로 하는 금속층(21)(예를 들면 구리 등)을 선택적으로 에칭함으로써, 돌기부(25,25,…)를 형성한다.
공정 (E)
다음에, 도 5e에 나타낸 바와 같이, 에칭 배리어층(22)(예를 들면 니켈 등)을 박리한다.
공정 (F)
다음에, 도 5f에 나타낸 바와 같이, 땜납 리플로우처리를 행한다. 여기서, 돌기부(25,25,…)의 각각의 표면에는, 땜납도금층(37,37,…)이 각각 덮여진다.
공정 (G)
다음에, 도 5g에 나타낸 바와 같이, 절연제 시트를, 돌기부(25,25,…)가 형성된 쪽의 면에 열로울러로 압착함으로써, 절연제 시트로 이루어지는 층간절연층 (27)을 형성한다. 이 경우, 돌기부(25,25,…)의 꼭대기부(상부)는, 층간절연층 (27)의 표면보다 돌출한다. 이와 같이 형성하기 위해서, 절연제 시트의 두께는, 땜납도금층(36)을 포함시킨 돌기부(25)의 두께보다도, 얇게 형성된다. 본 공정에 의해, 적층체(28a)가 형성된다.
공정 (H)
다음에, 도 6a에 나타낸 바와 같이, 돌기부(25,25,…)의 꼭대기부가 돌출하는 쪽의 적층체(28)의 한 면에, 금속층인 동박(29)을 배설한다. 이 동박(29)은, 예컨대 도체회로형성용의 금속층이며, 예를 들면 두께 17㎛∼19㎛ 정도로 형성하는 것이 바람직하다.
공정 (I)
그 후, 적층프레스로 열압착함으로써 적층한다. 그 후, 동박(29) 및 금속층 (23)상에 레지스트막을 선택적으로 형성한다. 레지스트막을 마스크로 하여, 동박 (29) 및 금속층(23)을 각각 에칭하여, 도체회로(31,32)를 형성한다. 이에 따라, 본 예의 배선회로기판(33a)을 만들 수 있다.
상술한 제 1 실시형태에서는, 구리층(21)을 선택적으로 에칭하여 돌기부(25)를 형성할 때에, 에칭마스크로서 레지스트막(24)을 사용하였다. 이에 대하여 본 예에서는, 땜납도금층(36)을 사용하고 있다.
또한, 땜납도금층(36)을 제거하지 않고 잔존시켜, 절연 시트로 이루어지는 층간절연층(27)을 형성하기 전에, 땜납 리플로우에 의해 돌기부(25)를 땜납도금층 (36)으로 덮는 상태로 한다.
따라서, 본 실시형태에 의하면, 제 1 실시형태와 같이 각 돌기부(25)꼭대기부(상부)에 도전성 페이스트(26)를 도포할 필요가 없어진다.
[제 5 실시형태]
다음에, 본 발명의 제 5 실시형태에 대하여, 도 7a∼도 7h 및 도 8a∼도 8c를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다.
도 7a∼도 7h 및 도 8a∼도 8c는, 본 예의 배선회로기판의 제조방법을 공정순으로 나타내는 단면도이다.
공정 (A)
우선, 베이스메탈(21a)을 준비한다. 이 베이스메탈(21a)은, 예를 들면 구리로써 형성하는 것이 바람직하다. 또한, 베이스메탈(21a)은, 돌기부를 형성하기 위한 금속층이다. 더욱, 베이스메탈(21a)의 두께는, 예를 들면 0∼150㎛로 형성하는 것이 바람직하다. 그리고, 도 7a에 나타내는 바와 같이, 이 베이스메탈(21a)의 한쪽 표면에, 감광성수지막(40)을 도포한다.
공정 (B)
다음에, 도 7b에 나타낸 바와 같이, 감광성수지막(40)에 개구부(41,41,…)를 형성한다. 이 개구부(41,41,…)는, 후속 공정으로써 돌기부(25,25,…)를 형성하는 위치에 대응하도록 형성된다.
공정 (C)
다음에, 도 7c에 나타낸 바와 같이, 베이스메탈(21a)의 감광성수지막(40)이 형성되는 쪽의 면에, 배선막(42)이 형성된다. 배선막(42)은, 예를 들면 구리로써 형성하는 것이 바람직하다. 한편, 이 배선막(42)은 예를 들면 다음과 같이 하여 형성할 수가 있다.
우선, 예컨대 Ni-P로 이루어지는 얇은 도전층을 무전해도금에 의해 형성한다. 이 도전층의 표면에, 형성해야 할 배선막(42)에 대하여, 네가티브 패턴의 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여 예를 들어 구리를 전해도금한다. 이에 따라, 배선막(42)을 형성한다. 그 후, 배선막(42)을 마스크로 하여 도전층을 제거함으로써, 배선막(42)사이의 쇼트 상태를 없앤다.
공정 (D)
다음에, 베이스메탈(21a)의 배선막(42)이 형성되는 쪽의 표면에, 감광성수지막(43)을 도포한다. 그 후, 감광성수지막(43)을 노광, 현상한다. 이에 따라, 단자형성용의 개구부(44,44,…)를 형성한다. 도 7d는, 개구부(44,44,…)가 형성된 후의 상태를 나타낸다.
공정 (E)
다음에, 도 7e에 나타낸 바와 같이, 예를 들면 전해도금에 의해 개구부 (44,44,…)에, 돌기부형상의 마이크로볼(45,45,…)을 형성한다.
공정 (F)
다음에, 상기 각 실시형태와 같은 방법으로, 도 7f에 나타낸 바와 같이, 돌기부(25,25,…)를 형성한다.
공정 (G)
다음에, 상술한 제 1 실시형태와 같은 방법으로, 도 7g에 나타낸 바와 같이, 각 돌기부(25,25,…) 꼭대기부에, 도전성페이스트(26,26,…)를 도포한다.
공정 (H)
다음에, 상술한 제 1 실시형태와 같은 방법으로, 도 7h에 나타낸 바와 같이, 절연제 시트로 이루어지는 층간절연층(27)을 형성한다. 이 형성을 끝낸 것을 편의상 기판(46)으로 한다.
공정 (I)
다음에, 본 예의 공정 (H)까지 진행한 상태의 기판(46)을, 복수 예를 들어 2개 준비한다. 또한, 상술한 제 1 실시형태의 배선회로기판(33)을 1개를 준비한다.
그리고, 도 8a에 나타낸 바와 같이, 배선회로기판(33)의 한쪽의 면측에 상부의 기판(46)을 위치시킨다. 여기서, 배선회로기판(33)의 한쪽의 면(위쪽)과, 상부의 기판(46)의 돌기부(25) 및 층간절연층(27)이 형성되는 면은, 서로 대향하여 배치된다.
한편, 배선회로기판(33)의 다른쪽의 면쪽에 하부의 기판(46)을 위치시킨다. 여기서, 배선회로기판(33)의 다른쪽의 면(아래쪽)과, 하부의 기판(46)의 돌기부 (25) 및 층간절연층(27)이 형성되는 면은, 서로 대향하여 배치된다. 이렇게 하여, 본 예의 위치 결정 공정이 행하여진다.
공정 (J)
그리고, 배선회로기판(33)과, 그것을 샌드위치형상으로 사이에 끼우는 상부의 기판(46) 및 하부의 기판(46)을 가압접착한다. 이에 따라, 도 8b에 나타낸 바와 같이, 본 예의 배선회로기판(47)이 형성된다.
공정 (K)
그 후, 도 8c에 나타낸 바와 같이, 배선회로기판(47)의 한쪽 면에, 복수의 LSI 칩(48,48,…)을 탑재한다. 마찬가지로, 배선회로기판(47)의 다른쪽 면에, 복수의 LSI 칩(48,48,…)을 탑재한다. 이 경우, 마이크로볼(45,45,…)은, 적층체(47)의 도체회로와, LSI칩(48,48,…)을 접속하는 접속 수단으로서 기능한다.
이러한 배선회로기판(47)에 의하면, 매우 높은 집적밀도의 LSI칩(48,48,…)을 장착할 수 있다.
한편, 도 8에 나타내는 실시형태에는 여러 가지 변형예가 있을 수 있다. 우선, 첫째로, 본 예에서는, 배선회로기판(46,46)은, 돌기부가 형성되지 않은 쪽의 면에, 도체회로를 1층 갖는 것이 사용되고 있었다. 그러나, 배선회로기판에 형성되는 도체회로는, 반드시 층수가 1층일 필요는 없다. 2층, 혹은 그 이상의 층수이더라도 좋다. 층수의 증가는, 예를 들면 감광성 절연수지를 선택적으로 형성하는 공정, 무전해도금에 의한 얇은 도체층을 형성하는 공정, 형성패턴에 대한 네거티브의 패턴을 가진 레지스트막을 형성하는 공정, 도체층을 바탕으로 하여 레지스트막을 마스크로 하는 전해도금에 의한 도체회로를 형성하는 공정, 도체회로를 마스크로 하여 도체막을 제거하는 공정, 이들 일련의 공정을 행함으로써 용이하게 형성할 수 있다.
둘째로, 본 예에서는, 배선회로기판(46,46)을 배선회로기판(33)을 통해 적층하여 일체화하도록 형성하였지만, 반드시 그와 같이 할 필요는 없다. 예를 들어, 배선회로기판(46,46)끼리를 직접 적층하여 일체화하는 구성이더라도 좋다. 더욱, 배선회로기판(46,46)사이에 개재시키는 배선회로기판의 수를 한 개가 아니라, 여러개 형성하는 구성이더라도 좋다. 더욱 또한, 배선회로기판에 탑재하는 부재로서는, 반드시 베어인 LSI칩(48)인 것이 필요하지는 않고, 패키지에 수납된 LSI이더라도 좋다.
[제 6 실시형태]
다음에, 본 발명의 제 6 실시형태에 대하여, 도 9a∼도 9e를 사용하여 설명한다. 또, 본 예로서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다. 도 9a∼도 9e는, 본 예의 배선회로기판을 공정순으로 나타내는 단면도이다.
공정 (A)
우선, 도 9a에 나타낸 바와 같이, 예를 들면 구리 등의 금속판으로 이루어지는 단층구조의 베이스재(51)를 준비한다. 그리고, 베이스재(51)의 한쪽 표면에, 레지스트막(52)을 선택적으로 형성한다.
공정 (B)
다음에, 도 9b에 나타낸 바와 같이, 레지스트막(52)을 마스크로 하여 베이스재(51)의 하프에칭을 행한다. 이에 따라, 베이스재(51)의 표면에서 하프에칭을 행함으로써, 상하도체간 접속용 돌기부(53)를 형성한다. 여기서, 하프에칭이란, 베이스재(51)의 두께의 2분의 1까지 에칭하는 것이 아니라, 회전층이 되는 부분을 남기고 에칭하는 것을 의미한다. 따라서, 하프에칭은, 도중까지 에칭하게 된다.
공정 (C)
다음에, 도 9c에 나타낸 바와 같이, 돌기부(53)의 꼭대기부에, 필요에 따라 금속막(54)을 코팅한다. 이 금속막(54)은, 접속성을 향상시키는 막이다. 또한 금속막(54)은, 접속성에 관한 신뢰성을 높이는 막이다. 이 금속막(54)은, 예를 들면, 도전페이스트, 땜납, 금 등의 귀금속, 이방성도전막, 등으로써 형성하는 것이 바람직하다. 이 금속막(54)을 형성함으로써, 접속성 및 신뢰성을 보다 높게 할 수 있다. 또, 금속막(54)은, 반드시 필요하지는 않다.
공정 (D)
다음에, 도 9d에 나타낸 바와 같이, 예를 들면 구리 등으로 이루어지는 금속박(56)을 베이스재(51)의 한쪽 표면에, 층간절연층(55)을 통해 적층한다.
공정 (E)
다음에, 도 9e에 나타낸 바와 같이, 베이스재(51)의 다른쪽의 표면과, 금속박(56)의 표면을 선택적으로 에칭함으로써, 양면의 각각의 도체회로를 형성한다. 이에 따라, 도 1k에 나타내는 구성과, 실질적으로 같은 배선회로기판을 만들 수 있다. 따라서, 이 배선회로기판을, 도 4c에 나타내는 실시형태의 배선회로기판(36), 도 8에 나타내는 배선회로기판(47), 배선회로기판(33), 등을 대신하여 사용할 수 있다.
즉, 배선회로기판(33)을 사용하는 부분에는, 전부 그에 대신하여 본 배선회로기판을 사용할 수 있다.
또한, 구리 등의 금속박(56)을 형성하기 전의 상태의 배선회로기판을, 도 4에 나타내는 배선회로기판(28), 도 8에 나타내는 배선회로기판(46), 등에 대신하여 사용할 수 있다. 또한, 금속박(56)을 형성하기 전의 상태의 배선회로기판을, 도 8에 나타내는 배선회로기판(46)과 마찬가지로, 다층배선화하여 보다 집적밀도를 높일 수도 있다.
이러한 배선회로기판의 제조방법에 의하면, 베이스재로서 에칭 배리어층이 있는 다층구조의 것을 사용할 필요는 없다. 덧붙여, 에칭 배리어층을 제거하는 공정이 필요 없기 때문에, 배선회로기판의 제조비용의 저감을 도모할 수 있다.
한편, 돌기부(53)의 형성 후, 돌기부(53)의 선단부를 울퉁불퉁하게하여 바늘형상의 가시가 다수 생기도록 하여도 좋다. 이에 따라, 금속박(56)으로 이루어지는 도체회로와의 접속성을 높일 수 있다. 이러한 울퉁불퉁하게 하는 것은, 스프레이에칭이나, CZ처리에 의해 실현된다. 또한, 알갱이 구리도금에 의해 울퉁불퉁하게 할 수도 있다.
또한, 돌기부(53)를 포함시켜 구리의 표면 전체면을, 전해크로메이트처리하여 전해크로메이트막을 형성하여도 좋다. 이에 따라, 돌기부(53), 구리표면의 산화방지성이 향상하기 때문에, 산화에 의한 동박의 품질 저하를 방지할 수 있다.
한편, 도 9에 나타낸 배선회로기판의 상하도체간접속용의 돌기부(53)는, 그 형상이 코니데형상(후지산 형상)이었다. 본 발명에서는, 반드시 이 구성에 한정되는 것은 아니다.
예를 들면, 도 10a에 나타낸 바와 같이 장구형상으로 하여도 좋다. 여기서, 돌기부(53a)는, 장구형상으로 형성되어 있다. 이러한 형상을 형성하기 위해서는, 에칭조건을 바꿈으로써 실현된다. 에칭조건의 변경에 의해, 돌기부(53a)의 형상은 변하고, 장구형상의 돌기부(53a)를 형성할 수 있다. 이와 같이 형성된 돌기부 (53a)는, 꼭대기부의 면이 넓기 때문에, 땜납, 도전페이스트처리 등을 하기 쉽다. 또한, 도체회로와의 접속성을 양호하게 하기 쉽다고 하는 이점이 있다.
또한, 도 10b에 나타낸 바와 같이, 창형상의 돌기부(57)를 형성하도록 하여도 좋다. 이 창형상의 돌기부(57)는, 끝이 뾰족하기 때문에, 층간절연층(55)의 관통성이 향상한다. 특히, 유리크로스가 들어간 프리프레그에 대한 관통성이 향상한다.
덧붙여, 도체회로에도 침투하기 쉽기 때문에, 도체회로와의 접속성이 높아진다고 하는 이점이 있다.
이러한 창형상의 돌기부(57)는, 형성해야 할 돌기부보다도 레지스트마스크의 직경을 작게 하여 에칭함으로써 형성할 수 있다. 혹은, 일단, 코니데형상(또는 장구형)의 돌기부를, 레지스트막 등을 마스크로 하는 선택적 에칭(하프에칭)에 의해 형성한다. 그 후, 마스크를 제거하고, 다시 에칭(하프에칭)을 행함으로써 형성할 수 있다.
[제 7 실시형태]
다음에, 본 발명의 제 7 실시형태에 대하여, 도 11을 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다.
도 11은, 본 예의 배선회로기판을 나타내는 사시도이다. 동 도면에 있어서, 본 예의 배선회로기판의 돌기부(53)(또는 57,25)[돌기부(25)에 대해서는 도 1∼도 8을 참조]를 격자의 각 교점상에 배치한 구성으로 하고 있다.
본 예에서는, 소정의 간격을 두고 종횡으로(관념적으로)설치한 라인으로 이루어지는 격자의 각 교점상에, 돌기부(53)를 배치한 구성이다. 또, 배치되는 돌기부로서는 부호 (53)에 한정되는 것이 아니라, 상술한 각 실시형태, 혹은 후술하는 각 실시형태로써 예시된 각종 크기, 형상의 돌기부를 배치할 수 있다.
이러한 배선회로기판에 의하면, 배선회로기판의 기종에 따라서, 다른 패턴의 도체회로를 형성할 수 있다. 즉, 양면의 도체회로를 에칭에 의해 형성하기 전의 단계에서는, 상기 격자형상의 돌기부가 배설된 배선회로기판을 대량생산해 놓는다. 그 후, 기종에 따라서 각종패턴의 도체회로를 형성할 수 있다. 요컨대, 특정한 돌기부만 층간접속용으로 이용하고, 그 밖의 돌기부는 회로를 구성하지 않도록 한다. 이 불필요한 돌기부는, 오버에칭함으로써 제거할 수 있다. 이에 따라, 다른 품종의 배선회로기판에 대하여 그 생산성을 높일 수 있다.
[제 8 실시형태]
다음에, 본 발명의 제 8 실시형태에 대하여, 도 12를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다.
도 12는, 본 예의 배선회로기판을 나타내는 사시도이다. 동 도면에 나타낸 바와 같이, 본 예에서는, 층간절연층(55)을 통해 금속층(56)을 적층하는 경우의 가압력이, 각 돌기부마다 균일해지도록 돌기부(53)를 배치한 예를 나타내는 것이다.
이러한 실시형태에 의하면, 적층시의 프레스압의 면내균일성을 향상시킬 수 있다. 이에 따라, 돌기부(53)의 찌그러짐의 정도의 균일성이 향상한다. 또한, 배선회로기판의 판압의 균일도를 향상시켜, 배선회로기판의 신뢰도를 높일 수 있다.
[제 9 실시형태]
다음에, 본 발명의 제 9 실시형태에 대하여, 도 13을 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다.
도 13은, 본 예의 배선회로기판을 나타내는 단면도이다. 동 도면에 나타낸 바와 같이, 본 예에서는, 상하도체간접속용의 돌기부(57)의 배치밀도를 장소에 따라서 변경하고 있다. 즉, 돌기부(57)가 성긴 영역(n의 영역)과, 밀집한 영역(m의 영역)을 구성하고 있다. 더욱이, 돌기부(57)가 조밀한 영역의 주위에는, 상하도체간접속용 돌기부(57)보다도 키가 작은 더미돌기부(58)를 배치하고 있다. 이에 따라, 돌기부(57)의 직경, 높이의 균일성을 높일 수 있다.
상술하면, 돌기부(57)가 밀집하는 영역에 있어서, 주변부와 중앙부에서는, 스프레이후의 에칭액의 흐름이 각각 다르다. 이 때문에, 주변부와 중앙부에서는, 에칭 비율이 다르다. 그리고, 액의 흐름이 빠른 주변부의 돌기부쪽은, 에칭 비율이 높다. 이에 따라, 주변부의 돌기부의 직경은, 작고 또한, 낮아지는 경향이 있다.
그래서, 본 예에서는, 주변부의 영역을, 회로에 직접 관여하지 않는 (회로를 구성하지 않는)더미돌기부(58)로 둘러싸도록 구성한다. 이에 따라, 주변부의 상하도체간접속용의 돌기부(57)에 대한 에칭 비율을 낮게 할 수 있다. 따라서, 주변부의 돌기부(57)도, 중앙부의 돌기부(57)와 같은 직경, 같은 높이로 할 수 있다.
더욱, 더미돌기부(58)는, 에칭 후 소실하도록, 다른 돌기부(57)보다도 마스크가 되는 레지스트직경을 작게 하도록 형성하는 것이 바람직하다.
[제 10 실시형태]
다음에, 본 발명의 제 10 실시형태에 대하여, 도 14a∼도 14d를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다. 도 14a∼도 14d는, 본 예의 각 배선회로기판의 돌기부의 구성을 나타내는 평면도를 각각 나타낸다.
상술한 제 9 실시형태에서는, 상하도체간접속용의 각 돌기부사이의 간격이 큰 경우에는, 돌기부의 주변부와 중앙부에서 에칭 비율에 차이가 생긴다. 이 때문에, 그 차이에 의한 폐해가 생긴다. 그래서, 본 예에서는, 상하도체간접속용의 각 돌기부(57)의 주위에, 더미돌기부(58)를 배치한 구성으로 하고 있다.
도 14a의 돌기부(57A)에서는, 상하도체간접속용의 각 돌기부(57)의 주위에, 링형상의 더미돌기부(58)를 형성하고 있다. 그리고, 적어도 인접하는 각 더미돌기부(58)는 이간하여 형성되어 있다.
도 14b의 돌기부(57B)에서는, 링형상의 더미돌기부(58)에 있어서, 인접하는 더미돌기부(58)끼리는, 부분적으로 겹치도록 형성되어 있다.
도 14c의 돌기부(57C)에서는, 상하도체간접속용의 각 돌기부(57)의 주위에, 복수의 더미돌기부(58)를 배치하고 있다. 그리고, 각 돌기부(57)의 주위의 하나의 원형라인상에만, 복수의 더미돌기부(58)를 배치하고 있다.
도 14d의 돌기부(57D)에서는, 각 돌기부(57)를 둘러싸는 원형라인(58a)보다도 바깥쪽 영역에, 소정간격으로 종횡으로 더미돌기부(58)를 배치하고 있다.
[제 11 실시형태]
다음에, 본 발명의 제 11 실시형태에 대하여, 도 15를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다. 도 15는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 배선회로기판은, 도 15에 나타낸 바와 같이, 상하도체간접속용의 돌기부(53)로서, 높이가 다른 것(53h, 53l)을 혼재시켜 구성하고 있다. 이렇게, 높이가 다른 상하도체간접속용의 돌기부(53)를 혼재시키는 것은, 단차가 있는 접합면에, 상하도체간접속용의 각 돌기부(53)를 접합시키기 위해서이다.
도 15에 있어서, 단차가 있는 접합면을 갖는 코어기판(60)이 형성되어 있다. 이 코어기판(60)은, 통상의 공법에 의한 양면배선판의 스루홀에, 구리페이스트 (100)를 충전한다. 그리고, 구리페이스트(100)를 경화한다. 여기서, 경화 후에는, 구리페이스트(100)와 구리배선부(54)와의 높이가 다르도록 형성된다.
그리고, 이 코어기판(60)의 양면에, 돌기부(53)를 상하도체간 접속수단으로 하는 배선회로기판이 적층된다. 여기서, 높은 돌기부(53h)는 구리페이스트(100)에 접속된다. 낮은 돌기부(53l)는, 구리배선부(54)에 접속된다.
한편, 높이가 다른 돌기부(53h,53l)를 형성하기 위해서는, 아래와 같이 하는 것이 바람직하다. 즉, 우선, 에칭시에 사용하는 레지스트막에 의한 마스크의 각 마스크부분의 직경을 다르게 한다. 이에 따라, 베이스재의 표면의 에칭을 행한다. 즉, 높은 돌기부(53a)를 형성해야 할 부분을 덮는 마스크부분의 직경은, 크게 형성한다. 낮은 돌기부(53b)를 형성해야 할 부분을 덮는 마스크부분의 직경은, 작게 형성한다. 이에 따라, 상술한 돌기부가 형성된다.
그런데, 도 15에 나타내는 배선회로기판에서는, 코어기판(60)의 구리배선막 (54)에 금속층(피막)이 형성되어 있지 않다. 이 금속층은, 도전페이스트, 땜납, 귀금속 등으로써 형성되는 것이다.
즉, 구리배선막(54)에, 직접적으로 구리로 이루어지는 돌기부[53(57)]가 접속되어 있다. 이러한 예에서도, 본 발명은 실시할 수 있다. 이 것은, 높은 돌기부(53a)와, 낮은 돌기부(53b)를 갖는 형태에 대하여도, 돌기부[53(57)]의 높이가 균일한 형태에 대해서도 적합하다.
그리고, 구리배선막(54)에 도전페이스트, 땜납 혹은 귀금속 등의 금속층(피막)을 통하지 않고 구리로 이루어지는 돌기부[53(57)]를 직접적으로 접속한 타입의 것에 있어서는, 도 15에 있어서 파선으로 나타낸 바와 같이, 구리배선막(54)에 돌기부[53(57)]의 꼭대기부에서의 직경보다도 작은 구멍(54a)을 형성하도록 하여도 좋다. 이렇게 하면, 돌기부(53(57)]가 구리배선막(54)과 접속될 때 돌기부 [53 (57)]의 꼭대기부가 그 구멍(54a)에 부딪쳐 이것을 무너뜨려, 돌기부(53)와 금속막 (54)의 접속을 보다 강고하게 할 수 있기 때문이다. 물론, 구멍(54a)을 형성하는 것은, 도 15에 나타내는 바와 같은 높이가 다른 돌기부(53h,53l)를 갖는 실시형태에 있어서의 것이나, 균일한 높이의 돌기부(53)를 갖는 실시형태인 것이나 극히 효과적이다.
[제 12 실시형태]
다음에, 본 발명의 제 12 실시형태에 대하여, 도 16a, 도 16b를 사용하여 설명한다. 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다.
도 16a는, 본 예의 배선회로기판을 나타내는 사시도이다. 도 16b는, 본 예의 배선회로기판을 나타내는 단면도이다.
도 16a, 도 16b에 나타낸 바와 같이, 본 예의 배선회로기판은, 상하도체간접속용의 돌기부, 예를 들면 (57)등과 같은 재료 및 같은 높이의 스페이서(61)를 돌기부를 형성하는 공정 중에 형성하고, 배선회로기판의 구리베이스재(51)로 이루어지는 도체회로와, 해당 배선회로기판에 적층되는 도 16에서는 도시하지 않은 코어기판 등과의 간격을 소정으로 일정하게 유지하여 절연층의 두께를 미리 설정한 소정위치로 하고, 나아가서는 회로판의 임피던스콘트롤성을 높이도록 한 실시형태의 도체회로 형성 전에 있어서의 주요부를 나타내는 것으로, 도 16a는 사시도, 도 16b는 단면도이다.
즉, 구리베이스재(51)의 선택적 에칭에 의해 돌기부를 형성하여, 그것을 상하도체사이의 접속용으로서 사용하지만, 절연시트는 원래 두께 공차가 좋은 것이 아니라, 또한 적층시의 온도, 압력으로 만들어지는 두께가 변동하기 때문에, 절연층 두께의 일정화가 어려운 것이었다. 그 때문에, 그것에 적층되는 동박, 코어기판과의 사이의 간격이 일정하게 되지 않고, 임피던스컨트롤이 어려웠다.
그래서, 돌기부와 같은 공정에서 스페이서(61)를 적절한 장소에 형성하여 프레 근(筋)에 각 스페이서(61)가 코어기판에 부딪칠 때까지 눌러 나머지 절연재를 주변에 밀어내는 것에 의해 상하의 구리패턴간의 간격을 일정하게 하여, 임피던스콘트롤성을 높이도록 하는 것이 본 실시형태인 것이다. 스페이서(61)는 예를 들어 격자형상으로 혹은 틀 형상에 형성하는 등 설치하는 패턴은 도체회로의 형성에 지장을 주지 않는 한 어떻게 형성하여도 좋다. 한편, 이 스페이서(61)를 접지라인으로서 정전실드에 사용할 수도 있다.
[제 13 실시형태]
다음에, 본 발명의 제13의 실시형태에 대하여, 도 17을 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다. 도 17은, 본 예의 배선회로기판의 돌기부의 구성을 나타내는 단면도이다.
본 예의 배선회로기판은, 도 17에 나타낸 바와 같이, 직경이 큰 돌기부(53x)와, 직경이 작은 돌기부(53y)를 혼재시켜 구성하고 있다. 그리고, 직경이 큰 상하도체간 접속용의 돌기부(53x)에는, 큰 전류를 통과시킨다. 한편, 직경이 작은 상하도체간 접속용의 돌기부(53y)에는, 작은 전류를 통과시킨다.
이러한 본 실시형태에 의하면, 작은 전류라도 큰 전류라도 같은 작기의 상하도체간 접속용의 돌기부에 통과시킬 수 있다. 이에 따라, 큰 전류를 통과시키는 상하도체간 접속용의 돌기부에서, 무시할 수 없는 전압강하가 생기거나, 발열이 생기거나 할 우려가 없어진다. 또한, 작은 전류든 큰 전류든 같은 크기의 비교적 큰 상하도체간 접속용의 돌기부에 통과시킬 수 있다. 이에 따라, 작은 전류를 통과시키는 돌기부는, 쓸데없이 큰 면적을 전유하여, 집적도의 향상에 방해가 된다고 하는 우려도 없어진다.
[제 14 실시형태]
다음에, 본 발명의 제 14 실시형태에 대하여, 도 18a∼도 18c를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성 및 공정을 포함한다.
도 18a는, 본 예의 배선회로기판의 구성을 나타내는 사시도이다.
본 예의 배선회로기판은, 도 18a에 나타낸 바와 같이, 돌기부[53 (57)]와 동시에 위치맞춤용 마크, 혹은 기종 등용의 인식 마크(63)를 구성하고 있다.
도 18a에서는, 돌기부가 있는 쪽에 동박 등을 층간절연층을 통해 적층하기 전의 단계를 나타내고 있다.
그리고, 이러한 인식 마크(63)의 일례로서, 도 18b는, 인식 마크(63a)를 개시하고 있다.(위치맞춤용 마크의 패턴) 또한, 도 18c에는, 인식 마크의 다른 구성예의 인식 마크(63b)를 개시하고 있다.(위치맞춤용 마크의 패턴)
본 예에서는, 돌기부[53(57)]를 형성할 때, 동시에 인식 마크(63)를 형성하기 때문에, 인식 마크(63)는, 돌기부[53(57)]와 같은 재료로 이루어져 같은 높이를 가진다.
이상과 같이 본 실시형태에 의하면, 마크(63)를 돌기부[53(57)]와 동시에 형성하기 때문에, 마크(63)를 형성하기 위해서 특별한 공정을 갖지 않는다고 하는 이점이 있다. 더욱이, 마크(63)와 각 돌기부는 동일공정으로 형성하기 때문에, 마크(63)와 각 돌기부와의 위치관계의 어긋남은 최소로 억제할 수 있다.
[제 15 실시형태]
다음에, 본 발명의 제 15 실시형태에 대하여, 도 19a∼도 19d를 사용하여 설명한다. 또, 이 제 15 실시형태에 있어서, 다른 구성은 제 1 실시형태와 거의 마찬가지이며, 본 예는, 제 1 실시형태와 공통하는 구성을 포함한다. 도 19a∼도 19d는, 본 발명의 배선회로기판의 제조방법을 공정순으로 나타내는 단면도이다.
공정 (A)
우선, 도 19a에 나타낸 바와 같이, 코어기판(70)을 준비한다. 이 코어기판 (70)은, 적어도 1개의 절연기판(71)과, 이 절연기판(71)의 양면에 각각 복수 형성된 복수의 각 도체회로(72)와, 절연기판(71)에 관통형성된 스루홀(73)을 포함하여 구성된다. 또한, 스루홀(73)의 주위는, 도체회로(72)로 덮여 있다. 즉, 스루홀 (73)과 절연기판(71)과의 사이에도 도체회로(72)가 형성되어 있다.
절연기판(71)은, 예컨대 수지 등으로써 형성되는 것이 바람직하다. 도체회로 (72)는, 예컨대 구리 등으로써 형성하는 것이 바람직하다. 스루홀(73)은, 절연기판 (71)의 한쪽 면쪽에 형성되는 도체와, 절연기판(71)의 다른쪽 면쪽에 형성되는 도체를 접속하기 위해 기능하는 것이다.
이러한 구성의 코어기판(70)의 양면에는, 후술하는 돌기부(53) 또는 돌기부 (57)를 포함하는 배선회로기판이 각각 적층된다.
공정 (B)
다음에, 도 19b에 나타낸 바와 같이, 복수의 도체회로(72)중, 적층되는 배선회로기판의 돌기부와 대응하는 도체회로(72)에, 금속층(74)을 형성한다. 이 금속층(74)은, 예컨대 도전페이스트, 땜납, 귀금속 등으로써 형성하는 것이 바람직하다.
공정 (C)
다음에, 도 19c에 나타낸 바와 같이, 코어기판(70)의 양면에, 각각 배선회로기판(75)을 적층한다.
여기서, 각 돌기부(53)는, 상술한 금속층(74)과 대응하는 위치로써, 금속층 (74)과 각각 접속된다. 이 돌기부(53)는, 베이스재(51)보다 연장 형성된 것이다. 또한, 절연기판(71)의 한쪽의 면과 한쪽의 배선회로기판(75)의 베이스재(51)와의 사이에는, 층간절연층(55)이 형성된다. 절연기판(71)의 다른쪽 면과 다른쪽의 배선회로기판(75)의 베이스재(51)와의 사이에도, 층간절연층(55)이 형성된다.
공정 (D)
다음에, 도 19d에 나타낸 바와 같이, 양면 각각의 배선회로기판(75)의 각각 베이스재(51)를 선택적으로 에칭한다. 이에 따라, 패터닝하여 도체회로를 형성한다. 이와 같이, 양면의 적어도 2개의 배선회로기판(75)과, 코어기판(70)에 기초하여, 빌드업하는 것으로, 회로의 고집적화를 행할 수 있다. 더욱, 각 돌기부와 각 도체회로와의 접속에 관한 신뢰도는, 높아지기 때문에, 고품질의 배선회로기판을 제조할 수 있다.
한편, 베이스재(51)의 에칭공정은, 배선회로기판(75)의 코어기판(70)의 양면에 배선회로기판(75)이 적층되는 공정의 전이라도 좋다.
[제 16 실시형태]
다음에, 본 발명의 제 16 실시형태에 대하여, 도 20a∼도 20c에 기초하여 설명한다. 또, 본 예는, 제 1 실시형태와 공통하는 구성을 포함한다.
본 예는, 상술한 제 15 실시형태에 있어서, 돌기부(53)가 접속된 도체회로 (72)에, 돌기부(53)의 꼭대기부의 직경보다도 큰 구멍(72a)을 형성한 예이다.
도 20a는, 이러한 예를 나타내는 단면도이다. 도 20b는, 돌기부(53)와 접속되는 도체회로(72)의 구성을 나타내는 평면도이다.
본 예에서는, 도 20a에 나타낸 바와 같이, 도체회로(72)에 구멍(72a)을 형성하고 있다. 또한, 코어기판의 예를 들면 절연기판(71)의 한 면에, 도체회로(72)가 형성되어 있다. 이와 같이 절연기판(71)상에 형성된 도체회로(72)에 구멍(72a)이 형성된다. 또, 이 구멍(72a)은, 상술한 각 실시형태에 있어서, 각각 예시한 각 돌기부의 크기, 형상, 배치위치, 수 등에 따라서 형성하는 것이 바람직하다. 예를 들면, 구멍(72a)을 하나의 도체회로(72)에 복수 형성하여도 상관없다. 더욱, 각각의 구멍은, 돌기부보다도 크다면 각각 다른 크기이더라도 좋다. 또한, 각 구멍은, 원형에 한정되지 않고, 다각형이더라도 좋다.
이에 따라, 돌기부(53)를, 금속층(74)을 통해 구멍(72a)에 부분적으로 삽입할 수가 있다. 이와 같이, 돌기부(53)와 도체회로(72)와의 접속강도를 보다 강화할 수 있기 때문에, 배선회로기판(75)과 코어기판과의 접속의 신뢰성이 보다 향상한다.
또, 이 금속층(74)은, 예를 들면 도전페이스트, 땜납, 귀금속 등으로써 형성하는 것이 바람직하다.
도 20c는, 본 예의 변형예를 나타내는 단면도이다. 도 20c에서는, 우선, 도체회로(72)의 표면 및 구멍(72a)에 금속층(74)을 형성한다.
이어서, 금속층(74)을 형성한 후, 도체회로(72)의 표면보다 돌출하는 금속층 (74)의 일부를, 도체회로(72)의 표면을 연마하여 제거한다. 이것에 의해서, 구멍 (72a) 내에만 금속층(74)을 형성할 수 있다.
이 경우, 예를 들면 배선회로기판(75)을 적층할 때 돌기부(53 혹은 57)가 그 구멍(72a) 내의 도전페이스트, 땜납 혹은 금속층(74)에 꽂힌 상태로 도체회로(72)와 접속된다.
[제 17 실시형태]
다음에, 본 발명의 제 17 실시형태에 대하여, 도 21a∼도 21c를 사용하여 설명한다. 또, 본 예는, 제 1 실시형태와 거의 공통하는 구성을 포함한다.
도 21a∼도 21c는, 본 발명의 배선회로기판의 제조방법의 제 10 실시형태를 공정순으로 나타내는 단면도이다.
공정 (A)
도 21a에 나타낸 바와 같이, 돌기부(53)[또는 돌기부(57)등]에 접속되는 배선회로기판의 한쪽 측에, 동박(56)을 준비한다. 이 동박(56)의 돌기부(53)와 대향하는 면에는, 돌기부(53)와 대응하는 위치에, 복수의 금속층(76)을 형성하고 있다.
금속층(76)은, 예를 들면 도전페이스트, 땜납, 귀금속(예컨대 금)등의 접속성을 확보하는 부재, 접속성을 향상시키는 부재인 것이 바람직하다.
공정 (B)
다음에, 도 21b에 나타낸 바와 같이, 금속층(76)이 복수 배설된 동박(56)과, 돌기부(53)가 복수 형성된 베이스재(51)와의 사이에, 층간절연층(55)을 배치시킨다.
공정 (C)
다음에, 도 21c에 나타낸 바와 같이, 동박(56)은, 층간절연층(55)을 통해, 돌기부(53)를 가지는 베이스재(51)상에 적층된다. 이 때, 돌기부(53)는, 층간절연층(55)을 돌파하여, 금속층(76)에 접한다.
그 후, 도시하지 않지만, 베이스재(51)와 동박(56)을 동시 또는 시간을 달리 하여 선택적으로 에칭하여, 상하각각의 면에 도체회로를 형성한다.
이러한 실시형태에 의하면, 돌기부(53)와, 동박(56)으로 이루어지는 도체회로와의 접속성을 양호하게 할 수 있다.
[제 18 실시형태]
다음에, 본 발명의 제 18 실시형태에 대하여, 도 22를 사용하여 설명한다. 또, 본 예에서는, 제 1 실시형태와 거의 공통하는 구성을 포함한다.
도 22는, 본 예의 배선회로기판을 나타내는 단면도이다. 동 도면에 나타낸 바와 같이, 본 예의 배선회로기판으로서는, 층간절연층(55)으로서 이방성도전막 (55a)을 사용하고 있다.
이러한 구성의 배선회로기판에 의하면, 층간절연층(55)으로서 금속입자를 분산시킨 이방성도전막(55a)을 사용한다. 여기서, 돌기부(53)와 동박(56)에 의해 끼워지고 있는 부분에서는, 상하방향의 가압력에 의해, 돌기부(53)와 동박(56)과의 사이에 도전입자가 개재한다. 이 도전입자가 가압됨으로써, 각각의 면에 꽂히고, 접속의 신뢰성이 향상한다. 이 때, 돌기부(53)와 동박(56)으로 끼워지고 있는 부분은, 도전성을 띠지만, 다른 부분에서는 절연성을 유지한다.
따라서, 돌기부(53)와 동박(56)과의 접속성을, 이방성도전막(55a)에 의해 확보하면서도, 층간절연층에 요구되는 절연성도 확보할 수 있다.
한편, 이방성도전막을 돌기부(53)상에만 형성하고, 층간절연층은, 보통의 절연성수지에 의해 형성하더라도 좋다. 이 경우는, 돌기부와 동박(56)과의 사이의 전기적 접속은, 이방성도전막에 의해 이루어지며, 절연은, 보통의 절연성수지에 의해 확보하게 된다.
[제 19 실시형태]
다음에, 본 발명의 제 19 실시형태에 대하여, 도 23a∼도 23c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 23a∼도 23c는, 본 예의 적층된 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36B)은, 도 23a∼도 23c에 나타낸 바와 같이, 상술한 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 1 배선회로기판) (28A)과, 이 배선회로기판(28A)상에 설치되어, 상기 제 2 실시형태에 개시된 도 3f의 배선회로기판(제 2 배선회로기판)(33B)과, 이 배선회로기판(33B)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 3 배선회로기판)(28A)이 적층되어 형성되어 있다.
이 배선회로기판(36B)을 구성하기 위해서는, 미리 2개의 배선회로기판 (28A,28A)을 상술한 제 1 실시형태의 각 공정(A)∼(G)와 같은 제조방법으로 제조해 놓는다. 또한, 배선회로기판(33B)에 대해서도, 상술한 제 2 실시형태의 각 공정 (A)∼(F)와 같은 제조방법으로 제조해 놓는다.
그리고, 배선회로기판(33B)을 중심으로 하여, 상하에 각각 배선회로기판 (28A,28A)을 도 23a에 나타낸 바와 같이 배치하여 위치 결정을 행하고, 적층 프레스로써 열압착함으로써, 샌드위치형상으로 적층하여, 일체화를 행한다.
그리고, 이 적층후에, 상부의 배선회로기판(28A)의 상부표면상, 하부의 배선회로기판(28A)의 하부표면상에, 각각 레지스트막(24)을 선택적으로 형성한다. 그리고, 레지스트막(24)을 마스크로 하여 각 배선회로기판(28A,28A)을 에칭함으로써, 패터닝하여 도체회로(35,35)를 형성한다. 이에 따라, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36B)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 가지는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 20 실시형태]
다음에, 본 발명의 제 20 실시형태에 대하여, 도 24a∼도 24c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 24a∼도 24c는, 본 예의 적층된 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36C)은, 도 24a∼도 24c에 나타낸 바와 같이, 상술한 제 4 실시형태에 개시된 도 6의 배선회로기판(제 1 배선회로기판)(28C)과, 이 배선회로기판(28C)상에 설치되어, 상기 제 2 실시형태에 개시된 도 3f의 배선회로기판(제 2 배선회로기판)(33B)과, 이 배선회로기판(33B)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)이 적층되어 형성되어 있다.
이 배선회로기판(36C)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28C,28C,33B)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36C)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하여, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36C)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 21 실시형태]
다음에, 본 발명의 제 21 실시형태에 대하여, 도 25a∼도 25c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 25a∼도 25c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36D)은, 도 25a∼도 25c에 나타낸 바와 같이, 상술한 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 1 배선회로기판) (28A)과, 이 배선회로기판(28A) 상에 설치되어, 상기 제 2 실시형태에 개시된 도 3f의 배선회로기판(제 2 배선회로기판)(33B)과, 이 배선회로기판(33B)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)이 적층되어 형성되어 있다.
이 배선회로기판(36D)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28A,33B,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36D)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하여, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36D)을 만들어 낸다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 22 실시형태]
다음에, 본 발명의 제 22 실시형태에 대하여, 도 26a∼도 26c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 26a∼도 26c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47B)은, 도 26a∼도 26c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 2 실시형태에 개시된 도 3f의 배선회로기판(제 2 배선회로기판)(33B)과, 이 배선회로기판(33B)상에 설치되어, 상기 제 5 실시형태에 개시된 도 7의 배선회로기판(제 3 배선회로기판)(46)과, 이들 각 배선회로기판(46,46)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47B)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,33B,46)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47B)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽으로부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47B)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있고, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 23 실시형태]
다음에, 본 발명의 제 23 실시형태에 대하여, 도 27a∼도 27c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 27a∼도 27c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47C)은, 도 27a∼도 27c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 2 실시형태에 개시된 도 3f의 배선회로기판(제 2 배선회로기판)(33B)과, 이 배선회로기판(33B)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 3 배선회로기판)(28A)과, 이들 각 배선회로기판(28A,46)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47C)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,33B,28A)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47C)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽으로부터 복수의 LSI 칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47C)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 24 실시형태]
다음에, 본 발명의 제 24 실시형태에 대하여, 도 28을 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 28은, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36E)은, 도 28에 나타낸 바와 같이, 상술한 제 4 실시형태에 개시된 도 6의 배선회로기판(제 1 배선회로기판)(28C)과, 이 배선회로기판(28C)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 2 배선회로기판)(33C)과, 이 배선회로기판(33C)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)이 적층되어 형성되어 있다.
이 배선회로기판(36E)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28C,33C,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36E)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36E)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 25 실시형태]
다음에, 본 발명의 제 25 실시형태에 대하여, 도 29a∼도 29c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 29a∼도 29c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36F)은, 도 29a∼도 29c에 나타낸 바와 같이, 상술한 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 1 배선회로기판) (28A)과, 이 배선회로기판(28A)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 2 배선회로기판)(33C)과, 이 배선회로기판(33C)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 3 배선회로기판)(28A)이 적층되어 형성되어 있다.
이 배선회로기판(36F)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28A,33C,28A)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36F)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36F)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 26 실시형태]
다음에, 본 발명의 제 26 실시형태에 대하여, 도 30a∼도 30c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 30a∼도 30c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36G)은, 도 30a∼도 30c에 나타낸 바와 같이, 상술한 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 1 배선회로기판) (28A)과, 이 배선회로기판(28A)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 2 배선회로기판)(33C)과, 이 배선회로기판(33C)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)이 적층되어 형성되어 있다.
이 배선회로기판(36G)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28A,33C,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36G)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36G)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 27 실시형태]
다음에, 본 발명의 제 27 실시형태에 대하여, 도 31a∼도 31c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 31a∼도 31c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47D)은, 도 31a∼도 31c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 2 배선회로기판)(33C)과, 이 배선회로기판(33C)상에 설치되어, 상기 제 5 실시형태에 개시된 도 7의 배선회로기판(제 3 배선회로기판)(46)과, 이들 각 배선회로기판(46,46)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47D)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,33C,46)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47D)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다. 더욱, 바깥쪽으로부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47D)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 28 실시형태]
다음에, 본 발명의 제 28 실시형태에 대하여, 도 32a∼도 32c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 32a∼도 32c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47E)은, 도 32a∼도 32c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 2 배선회로기판)(33C)과, 이 배선회로기판(33C)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 3 배선회로기판)(28A)과, 이들 각 배선회로기판(46,28A)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47E)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,33C,28A)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47E)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47E)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 29 실시형태]
다음에, 본 발명의 제 29 실시형태에 대하여, 도 33a∼도 33c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 33a∼도 33c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47F)은, 도 33a∼도 33c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 2 배선회로기판)(33C)과, 이 배선회로기판(33C)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)과, 이들 각 배선회로기판(46,28C)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47F)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,33C,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47F)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층 도체회로를 얻는다.
또한, 바깥쪽부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47F)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 30 실시형태]
다음에, 본 발명의 제 30 실시형태에 대하여, 도 34를 사용하여 설명한다. 또 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 34는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36H)은, 도 34에 나타낸 바와 같이, 상술한 제 4 실시형태에 개시된 도 5(도 6)의 배선회로기판(제 1 배선회로기판)(28C)과, 이 배선회로기판(28C)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1(도 2)의 배선회로기판(제 2 배선회로기판)(33A)과, 이 배선회로기판(33A)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)이 적층되어 형성되어 있다.
이 배선회로기판(36H)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28C,33A,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36H)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36H)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 31 실시형태]
다음에, 본 발명의 제 31 실시형태에 대하여, 도 35a∼도 35c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 35a∼도 35c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36I)은, 도 35a∼도 35c에 나타낸 바와 같이, 상술한 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 1 배선회로기판) (28A)과, 이 배선회로기판(28A)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1의 배선회로기판(제 2 배선회로기판)(33B)과, 이 배선회로기판(33B)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)이 적층되어 형성되어 있다.
이 배선회로기판(36I)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28A,33B,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36I)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36I)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 32 실시형태]
다음에, 본 발명의 제 32 실시형태에 대하여, 도 36a∼도 36c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 36a∼도 36c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47G)은, 도 36a∼도 36c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1의 배선회로기판(제 2 배선회로기판)(33A)과, 이 배선회로기판(33A)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)과, 이들 각 배선회로기판(28C,46)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47G)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,33A,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47G)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47G)이 완성된다
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 33 실시형태]
다음에, 본 발명의 제 33 실시형태에 대하여, 도 37a∼도 37c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 37a∼도 37c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47H)은, 도 37a∼도 37c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 2 배선회로기판)(33A)과, 이 배선회로기판(33A)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 3 배선회로기판)(28A)과, 이들 각 배선회로기판(46,28A)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47H)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,33A,28A)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층 프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47H)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47H)이 완성된다
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 34 실시형태]
다음에, 본 발명의 제 34 실시형태에 대하여, 도 38a∼도 38c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 38a∼도 38c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36J)은, 도 38a∼도 38c에 나타낸 바와 같이, 상술한 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 1 배선회로기판)과, 이 배선회로기판(28A)상에 설치되어, 상기 제 6 실시형태에 개시된 도 9의 배선회로기판(제 2 배선회로기판)(50)과, 이 배선회로기판(50)상에 설치되어, 상기 제 1 실시형태에 개시된 도 1g의 배선회로기판(제 3 배선회로기판)(28A)이 적층되어 형성되어 있다.
이 배선회로기판(36J)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28A,50,28A)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36J)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36J)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 35 실시형태]
다음에, 본 발명의 제 35 실시형태에 대하여, 도 39를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 39는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(36K)은, 도 39에 나타낸 바와 같이, 상술한 제 4 실시형태에 개시된 도 6의 배선회로기판(제 1 배선회로기판) (28C)과, 이 배선회로기판(28C)상에 설치되어, 상기 제 6 실시형태에 개시된 도 9의 배선회로기판 (제 2 배선회로기판)(50)과, 이 배선회로기판(50)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)이 적층되어 형성되어 있다.
이 배선회로기판(36K)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(28C,50,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(36K)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻어, 다층화된 배선회로기판(36K)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있다.
[제 36 실시형태]
다음에, 본 발명의 제 36 실시형태에 대하여, 도 40a∼도 40b를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 40a∼도 40c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47I)은, 도 40a∼도 40c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 6 실시형태에 개시된 도 9의 배선회로기판(제 2 배선회로기판)(50)과, 이 배선회로기판(50)상에 설치되어, 상기 제 5 실시형태에 개시된 도 7의 배선회로기판(제 3 배선회로기판)(46)과, 이들 각 배선회로기판(46,46)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47I)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,50,46)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47I)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47I)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 37 실시형태]
다음에, 본 발명의 제 37 실시형태에 대하여, 도 41a∼도 41c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 41a∼도 41c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47J)은, 도 41a∼41c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 6 실시형태에 개시된 도 9의 배선회로기판(제 2 배선회로기판)(50)과, 이 배선회로기판(50)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)과, 이들 각 배선회로기판(46,28C)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(47J)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,50,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47J)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47J)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 38 실시형태]
다음에, 본 발명의 제 38 실시형태에 대하여, 도 42a∼도 42c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 42a∼도 42c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47K)은, 도 42a∼42c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 본 예 특유의 배선회로기판(제 2 배선회로기판)(80)과, 이 배선회로기판(80)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)과, 이들 각 배선회로기판(46,28C)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 본 예 특유의 배선회로기판(80)은, 상하의 각 금속층의 사이에 형성된 층간절연층내에, 한쪽의 금속층으로부터 연장 형성된 각종의 돌기부를 구성하고 있다.
구체적으로는, 코니데형상의 돌기부(53a)와, 상술한 제 13 실시형태로써 개시된 다른 직경의 돌기부(53x,53y)와, 상술한 제 9 실시형태로써 개시된 돌기부의 주위에 형성되는 더미돌기부(58)와, 상술한 제 11 실시형태로써 개시된 다른 높이 돌기부(53h)와, 상술한 제 12 실시형태로써 개시된 스페이서(61)를 포함하여 구성된다.
이 배선회로기판(80)의 형성시에는, 상술한 각 돌기부와 스페이서는 동일공정으로 형성된다.
이 배선회로기판(47K)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,80,46)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47K)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47K)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 39 실시형태]
다음에, 본 발명의 제 39 실시형태에 대하여, 도 43a∼도 43c를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 43a∼도 43c는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(47L)은, 도 43a∼도 43c에 나타낸 바와 같이, 상술한 제 5 실시형태에 개시된 도 7의 배선회로기판(제 1 배선회로기판)(46)과, 이 배선회로기판(46)상에 설치되어, 상기 제 11 실시형태에 개시된 도 25의 배선회로기판(제 2 배선회로기판)(90)과, 이 배선회로기판(90)상에 설치되어, 상기 제 4 실시형태에 개시된 도 6의 배선회로기판(제 3 배선회로기판)(28C)과, 이들 각 배선회로기판(46,28C)의 바깥쪽에 더욱 적층된 LSI칩(48,48)이 적층되어 형성되어 있다.
이 배선회로기판(90)은, 도 43a에 나타낸 바와 같이, 절연기판의 양면에 각각 복수 형성된 복수의 각 도체회로(72)와, 이 도체회로(72)상에 형성된 금속층 (74)과, 절연기판에 관통형성된 스루홀과, 베이스재(51)로부터 층간절연층내를 향하여 형성된 돌기부(53)를 포함하여 구성되어 있다. 스루홀에는 구리페이스트 (100)가 충전되어, 경화한다. 여기서, 높은 돌기부(53h)는, 구리페이스트(100)에 접속된다. 또한, 낮은 돌기부(53)는, 금속층(74)에 접속된다. 더욱, 스루홀(73)의 주위는, 도체회로(72)로 덮여져 있다.
이러한 배선회로기판(90)에 있어서는, 빌드업하여, 회로의 고집적화를 행할 수 있어, 각 돌기부와 각 도체회로와의 접속에 관한 신뢰도는, 높아진다.
상기와 같은 배선회로기판(47L)을 구성하기 위해서는, 상술한 제 19 실시형태와 마찬가지로, 미리 각 배선회로기판(46,90,28C)을 상술한 각 실시형태와 같은 제조방법으로 제조해 두고, 적층프레스로써 열압착하여, 샌드위치형상으로 적층일체화를 행한다. 그리고, 적층후에, 배선회로기판(47L)의 상하의 각 표면의 레지스트막을 마스크로 하여 에칭하고, 복수층의 도체회로를 얻는다.
또한, 바깥쪽부터 복수의 LSI칩(48,48,…)을 탑재하여, 다층화된 배선회로기판(47L)이 완성된다.
이와 같이, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 도체회로를 복수층 갖는 적층된 배선회로기판을 얻을 수 있어, 보다 한층 더 고밀도화를 도모할 수 있으며, 더욱이, 극히 높은 집적밀도의 LSI칩을 장착할 수 있다.
[제 40 실시형태]
다음에, 본 발명의 제 40 실시형태에 대하여, 도 44를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 44는, 본 예의 배선회로기판을 나타내는 단면도이다.
본 예의 다층화된 배선회로기판(120)은, 도 44에 나타낸 바와 같이, 직경 혹은 높이가 다른 창형상의 돌기부(57)와, 코니데형상의 돌기부(53a)와, 상술한 제 10 실시형태에서 개시된 도 14a에 나타내는 것과 같은 돌기부(57A)와, 도 14b에 나타내는 것과 같은 돌기부(57B)와, 도 14c에 나타내는 것과 같은 돌기부(57C)와, 도 14d에 나타내는 것과 같은 돌기부(57D)와, 이들 돌기부와 같은 재료로써 형성된 위치맞춤용 혹은 기종 등의 식별용의 인식 마크(63)와, 상술한 제 14 실시형태로써 개시된 도 18b에 나타내는 것과 같은 인식 마크(63a)와, 도 18c에 나타내는 것과 같은 인식 마크(63b)와, 스페이서(61)를 포함하여 구성되어 있다. 더욱이, 각 돌기부는, 가압균일하게 되도록 배치되어 있다.
이러한 배선회로기판(120)에 있어서, 각종의 돌기부, 인식 마크, 스페이서는, 동일공정으로 형성할 수 있다.
이상과 같이 본 실시형태에 의하면, 이렇게, 본 예에서는, 상술한 각 실시형태와 같은 작용효과를 발휘하면서도, 마크와 각 돌기부는 동일공정으로 형성할 수 있고, 더욱이, 스페이서에 의해, 상하의 패턴사이의 간격을 일정하게 하여, 임피던스콘트롤성을 높일 수 있는, 배선회로기판을 얻을 수 있다.
[제 41 실시형태]
다음에, 본 발명의 제 41 실시형태에 대하여, 도 45를 사용하여 설명한다. 또, 본 예에서는, 상술한 각 실시형태와 거의 공통하는 구성 및 공정을 포함하며, 같은 구성 및 공정에 대해서는, 그 상세한 설명을 생략한다. 도 45는, 상술한 각종의 배선회로기판을 포함한 본 예의 전자기기를 나타내는 블록도를 나타낸다.
본 예에서는, 상술과 같은 적층된 각 배선회로기판을 사용한 전자기기의 일례를 개시하고 있다.
이 전자기기(200)는, 상술한 각 실시형태 중 어느 하나의 배선회로기판의 여러 가지 조합에 의해 형성된 제 1∼제 N의 각 배선회로기판(201-1∼201-N)을 구비한 배선회로부(201)와, 이 배선회로부(201)에 접속된 조작입력키(202), 표시패널 (203), 발진기(204), 전원(205), 및 그 밖의 장치(206)를 포함하여 구성되어 있다.
이러한 고밀도의 회로집적이 필요한 각종 전자기기에, 상술한 각종 배선회로기판을 사용할 수 있다.
[제 42 실시형태]
다음에, 본 발명의 제 42 실시형태에 대하여, 도 46a∼도 46d 및 도 47a∼도 47c를 사용하여 설명한다. 도 46a∼도 46d 및 도 47a∼도 47c는, 본 예의 배선회로기판의 제조공정의 일례를 나타내는 단면도이다,
우선, 본 예의 배선회로기판의 개요에 대하여 설명한다. 본 예의 배선회로기판으로서는, 베이스 시트(301)와, 이 베이스시트(301)의 한쪽 또는 양쪽면에 적층되는 적층시트(306)를 가지고 있다. 여기서, 베이스시트(301)는, 절연수지(302)와, 절연수지(302)의 양면에 형성된 각 배선막(303)과, 각 상기 배선막(303) 및 상기 절연수지(302)에 관통형성된 하나 또는 복수의 관통구멍(304)과, 하나 또는 복수의 관통구멍(304)을 채우도록 형성된 하나 또는 복수의 도전재료(305)를 가진다. 또한, 적층시트(306)는, 금속박(307)과, 하나 또는 복수의 관통구멍(304)과 대향한 위치로써, 금속박(307)보다 돌출형성되는 하나 또는 복수의 돌기부(308)를 가진다. 그리고, 적층시트(306)는, 하나 또는 복수의 돌기부(308)와 하나 또는 복수의 도전재료(305)가 접속되는 상태로 적층된다.
여기서, 베이스시트(301)는, 종래와 같이, 관통구멍을 절연수지로 채우고, 그 후, 무전해도금, 또한 그에 계속되는 전해도금으로써 동막을 형성할 필요가 없다. 즉, 본 예의 베이스시트(301)는, 관통구멍(304)에 도전재료(305)를 채우는 것만으로 좋다. 이 도전재료(305)는, 구리페이스트, 은페이스트로 형성하는 것이 바람직하다.
또, 적층시트(306)는, 후술하는 바와 같이, 에칭배리어층을 가진 것이어도 좋다. 이 에칭배리어층은, 예를 들어 니켈(두께 예를 들면 2㎛ 등), 은(두께 예를 들면 0.5㎛ 등) 등으로써 형성하는 것이 바람직하다.
또한, 금속박(307)은, 은 등으로 형성하고, 돌기부(308)는, 예를 들면, 구리, 구리합금 등으로 형성하는 것이 바람직하다.
또한, 베이스시트에 적층된 적층시트(제 1 적층시트)에 또 다른 적층시트(제 2 적층시트)를 적층하고, 그 적층시트(제 2 적층시트)의 표면의 금속박을 패터닝하여 배선막을 형성하여도 좋다. 혹은, 더욱, 적층시트(제 2 적층시트)에 적층시트(제 3 적층시트)를 적층하여 층수를 증가시켜 다층화를 도모하도록 하여도 좋다. 이하에, 본 예의 배선회로기판의 제조공정에 대하여 차례로 설명한다.
공정 (A)
우선, 도 46a에 나타낸 바와 같이, 베이스부재인 베이스시트(301)를 준비한다. 여기서, 시트형상의 절연수지(302)의 양면에 동박(303)을 라미네이트한 구리가 덮인 적층판을 준비하여, 상기 절연수지(302)및 동박(303)을 관통하도록 관통구멍(304)을 드릴 또는 레이저가공에 의해 형성한다. 그 후, 양면의 동박(303)을 선택적으로 에칭함으로써, 패터닝하여 배선막을 형성한다.
또, 이 베이스시트(301)의 제조방법은, 후에 도 48a∼도 48c를 참조하여 설명한다. 또한, 도 49a∼도 49d에 나타낸 방법으로 제조한 베이스시트를 사용하여도 좋다. 이 제조방법에 대해서도 후에 상세하게 설명한다.
공정(B)
다음에, 도 46b에 나타낸 바와 같이, 관통구멍(304)을 도전재료(305)로 채운다. 이 도전재료는, 예를 들면 구리 혹은 은으로 이루어지는 도전페이스트로 형성하는 것이 바람직하다.
공정 (C)
다음에, 도 46c에 나타낸 바와 같이, 적층시트(306)를 2매 준비하여, 각 적층시트(306)를 베이스시트(301)의 양면에 대향배치한다.
이 적층시트(306)는, 배선막(본 발명의「배선층」에 상당함)이 되는 구리 또는 구리합금으로 이루어지는 금속박(또는 은으로 이루어지는 금속박)(본 발명의「금속층」에 상당함)(307)의 한 면에, 상기 베이스시트(301)의 관통구멍(304)에 대응하는 위치로써 돌기부(308)를 갖고 있다. 또, 본 예에 대응하는 발명에서는, 에칭전의 상태를 '금속층', 에칭후의 상태를 '배선층'이라고 하여, 동일부재이면서, 상태에 따라서 용어를 구별하고 있다. 또한, 본 예에 관련되는 각 실시형태에 대응하는 각 발명에 대해서도, 같은 용어의 사용방법을 부분적으로 사용하는 것으로 한다.
또한, 적층시트(306)는, 금속박(307)의 돌기부(308)가 형성된 면에, 돌기부 (308)의 높이보다도 낮은 높이로써 접착형성된 접착시트(309)를 가진다.
여기서, 각 돌기부(308)의 꼭대기부는, 접착시트(309)로부터 돌출하고 있다. 이 돌기부(308)는, 예를 들면 구리 등의 금속으로 형성하는 것이 바람직하다.
적층시트(306)는, 돌기부(308)의 돌출하는 방향이 상기 베이스시트(301)와 대향하도록 위치된다. 그리고, 각 돌기부(308)와 각 관통구멍(304)이 각각 대응하도록, 적층시트(306)를 베이스시트(301)에 대하여 위치 맞춤을 한다.
공정 (D)
다음에, 도 46d에 나타낸 바와 같이, 각 적층시트(306)를 베이스시트(301)의 양면에 적층하여, 가압함으로써 일체화한다. 이 때, 돌기부(308)는, 관통구멍 (304)을 충전하는 도전재료(본 발명의「도전부재」에 상당함)(305) 속에 들어가, 강고하게 접속된 상태가 된다. 그 결과, 도전재료(305)와 돌기부(308)와의 사이의 전기적 접속이 거의 완벽하게 행하여진다. 또한 이 때, 금속박(307)은, 관통구멍 (304)이 형성되는 영역에서, 휘어지는 일은 없다.
공정 (E)
다음에, 도 47a에 나타낸 바와 같이, 각 적층 시트(306)의 금속박(307)을 패터닝함으로써 배선막을 형성한다.
이 패터닝은, 레지스트막의 도포, 노광, 현상 등에 의해 마스크패턴을 형성하고, 이 마스크패턴을 마스크로 하여 에칭함으로써 행한다. 그 후, 마스크로서 사용한 레지스트막은 제거한다. 이 선택적 에칭에는, 예컨대 양면으로부터 염화제이철 수용액으로 스프레이에칭하는 것이 바람직하다.
공정 (F)
다음에, 도 47b에 나타낸 바와 같이, 각 적층시트(306)의 표면에 솔더 레지스트막(310)을 선택적으로 형성한다. 부호(311)는, 솔더 레지스트막(310)을 선택적으로 형성함으로써 구성된 오목부이다. 각 오목부(311)는, 배선막(307)의 LSI칩 (313)의 전극을 이루는 땜납범프칩(314)가 접속되는 부분이 노출하도록 형성된다. 혹은, 각 오목부(311)는, 땜납볼(315)이 형성되는 부분이 노출하도록 형성된다.
본 공정의 종료에 의해, 배선회로기판(312)이 완성된다.
공정 (G)
도 47c는, 상기 배선회로기판(312)에 LSI칩(313)을 장착한 상태를 나타낸다. 또, 부호 (314)는, 땜납범프, 부호 (315)는, 도시하지 않은 마더보드에 본 예의 배선회로기판(312)을 접속하기 위한 땜납볼이다.
이 배선회로기판(312)은, 반도체 패키지용의 다층배선기판을 예로 들고 있으나, 마더보드로서 사용할 수도 있다.
이상과 같이 본 실시형태에 의하면, 배선회로기판(312)은, 관통구멍(304)을 도전재료(305)로 채워 형성된다. 이에 따라, 구리가 덮인 적층판의 관통구멍을 채운 후, 무전해도금과 그에 계속되는 전해도금에 의해 배선막형성용의 동막을 형성할 필요가 없어진다. 따라서, 동막을 충분히 두껍게 하는 것이 어려운 등의 문제도 생기지 않고, 막두께에 불균일이 생길 우려도 없다.
더욱이, 배선막형성용의 동막이, 관통구멍(304)이 형성되는 영역에서, 휘어지거나 하는 일이 없다. 이에 따라, 필요한 두께를 가지며, 또한, 미세한 패턴을 갖는 배선막(307)을 비교적 용이하게 형성할 수 있다.
덧붙여, 적층시트(306)의 돌기부(308)는, 관통구멍(304)을 채우는 도전재료 (305)에 들어가도록 하여 접속된다. 이 때문에, 적층시트(306)와 베이스시트(301)와의 사이의 전기적 접속이 보다 양호하고 또한 확실해지며, 제조가 간단하고, 신뢰성이 높은 배선회로기판을 형성할 수 있다.
[제 43 실시형태]
다음에, 본 발명의 제 43 실시형태에 대하여, 도 48a∼도 48c를 사용하여 설명한다. 도 48a∼도 48c는, 상술한 배선회로기판에 사용하는 베이스부재(베이스시트)의 제조공정의 일례를 나타내는 단면도이다.
이하에, 본 예의 베이스시트의 제조공정에 대하여 차례로 설명한다.
공정 (A)
도 48a에 나타낸 바와 같이, 양면 구리가 덮인 3층 구조의 적층체를 베이스시트(301)의 모체로서 준비한다.
상기 적층체는, 시트형상의 절연수지(본 발명의「절연층」에 상당함) (302)의 양면에 동박(303)을 적층한 것이다.
공정 (B)
다음에, 도 48b에 나타낸 바와 같이, 베이스시트(301)의 양면의 동박(303)을 선택적 에칭에 의해, 패터닝하여 회로를 이루는 배선막(본 발명의'금속배선층'에 상당함)(303)이 된다.
이 패터닝을 위해 선택에칭은, 레지스트막을 도포하고, 그 노광, 현상 등에 의해 패터닝하여, 이 패터닝된 레지스트막을 마스크로 하여 동박(303)을 에칭한다. 이 에칭의 종료 후에는, 상기 레지스트막을 제거한다.
공정 (C)
다음에, 도 48c에 나타낸 바와 같이, 관통구멍(304)을, 예를 들어 드릴 등을 사용하여 형성한다. 혹은, 관통구멍(304)을, 레이저가공에 의해 형성한다. 이 관통구멍(304)의 구멍 직경은, 예를 들면 0.1∼0.3 mm 정도로 형성하는 것이 바람직하다.
이상과 같이 하여 베이스시트(301)의 제조를 행한다.
[제 44 실시형태]
다음에, 본 발명의 제 44 실시형태에 대하여, 도 49a∼도 49d를 사용하여 설명한다. 도 49a∼도 49c는, 상술한 배선회로기판에 사용하는 베이스부재(베이스시트)의 제조공정의 일례를 나타내는 단면도이다.
이하에, 본 예의 베이스시트의 제조공정에 대하여 차례로 설명한다.
공정 (A)
도 49a에 나타낸 바와 같이, 상술한 제 43 실시형태와 마찬가지로, 양면이 구리가 덮인 3층 구조의 적층체를 베이스시트(301)의 모체로서 준비한다.
이 적층체는, 시트형상의 절연수지(302)의 양면에 동박(303)을 적층한 것이다.
공정 (B)
다음에, 도 49b에 나타낸 바와 같이, 관통구멍(304)을, 예를 들면 드릴 등을 사용하여 형성한다. 또는, 관통구멍(304)을, 레이저가공에 의해 형성한다. 이 관통구멍(304)의 구멍지름(직경)은, 예를 들면 0.1∼0.3mm 정도이다.
공정 (C)
다음에, 전체면에 무전해구리도금처리를 한다. 그 후, 전체면에 전해구리도금처리를 행한다. 이에 따라, 도 49c에 나타낸 바와 같이, 동막(303a)을 형성한다.
공정 (D)
다음에, 상기 동막(303a)을 선택적으로 에칭함으로써 도 49d에 나타내는 것 같은 배선막이 된다. 이 에칭은, 레지스트막을 사용한 포토리소그래피에 의해 행한다. 이렇게 하여, 베이스시트(301)가 형성된다.
본 발명의 배선회로기판에 사용하는 베이스시트(301)는, 상술한 각 실시형태로써 나타낸 어떤 방법으로 제조한 것을 사용하여도 좋다.
[제 45 실시형태]
다음에, 본 발명의 제 45 실시형태에 대하여, 도 50a∼도 50d를 사용하여 설명한다. 도 50a∼도 50c는, 상술한 배선회로기판에 사용하는 적층시트의 제조공정의 일례를 나타내는 단면도이다.
이하에, 본 예의 적층시트의 제조공정에 대하여 차례로 설명한다.
공정 (A)
도 50a에 나타낸 바와 같이, 예를 들면 은(두께 예를 들면 12㎛)으로 이루어지는 금속베이스재(307)의 표면에, 구리 또는 구리합금으로 이루어지는 금속층(두께 예를 들면 100㎛)(308)을 적층한 적층판을 준비한다.
공정 (B)
다음에, 도 50b에 나타낸 바와 같이, 상기 구리 또는 구리합금으로 이루어지는 금속층(308)의 표면에 레지스트막(318)을 선택적으로 형성한다. 이 레지스트막(318)은, 돌기부(308)를 형성하기 위한 에칭에 있어서 에칭마스크로서 사용하는 것이다. 이렇게 하여, 레지스트막(318)의 도포, 노광 및 현상을 행한다.
공정 (C)
다음에, 상기 레지스트막(318)을 마스크로 하여 상기 금속층(308)을 선택적으로 에칭함으로써 돌기부(308)를 형성한다. 그 후, 레지스트막(318)을 제거한다. 도 50c는, 상기 레지스트막(318)을 제거한 후의 상태를 나타낸다. 또, 에칭은, 예를 들어 알카리에칭액을 사용하는 것이 바람직하다.
공정 (D)
다음에, 도 50d에 나타낸 바와 같이, 금속베이스재(307)의 돌기부(308)가 형성된 면에, 상기 돌기부(308)의 높이보다 낮은 접착시트(309)를 붙인다. 이 때문에, 각 돌기부(308)의 꼭대기부는, 상기 접착시트(309)의 표면에서 돌출하는 상태로 되어 있다.
이렇게 적층시트(306)를 사용한 경우, 적층시트(306)의 표면에 상당하는 은으로 이루어지는 금속베이스재(307)는, 선택적으로 에칭되어 배선막(307)을 형성한다. 이 때문에, 배선회로기판의 표면의 배선막(307)은, 은으로 구성되게 된다.
[제 46 실시형태]
다음에, 본 발명의 제 46 실시형태에 대하여, 도 51a∼도 51d를 사용하여 설명한다. 도 51a∼도 51c는, 상술한 배선회로기판에 사용하는 적층시트의 제조공정의 일례를 나타내는 단면도이다.
이하에, 본 예의 적층시트의 제조공정에 대하여 차례로 설명한다. 본 예의 적층시트(306a)는, 도 50a∼도 50d에 나타낸 적층시트(306)보다도 층의 수가 많게 형성되어 있다.
공정 (A)
도 51a에 나타낸 바와 같이, 금속베이스재(307)의 표면에, 에칭 배리어층 (319)을 적층한다. 여기서, 금속베이스재(307)는, 예를 들면 구리 등으로 형성하고, 두께는, 예를 들면 18㎛ 등으로 형성하는 것이 바람직하다. 또한, 에칭 배리어층(319)은, 예를 들면 니켈 등으로 형성하고, 두께는, 예를 들면 2㎛ 등으로 형성하는 것이 바람직하다. 또한, 에칭 배리어층(319)은, 예를 들면 은 등으로 형성하고, 두께는, 예를 들면 0.5㎛ 등으로 형성하는 것이 바람직하다.
그리고, 에칭 배리어층(319)의 표면에, 금속층(308)을 더욱 적층한다. 이 금속층(308)은, 예를 들면 구리, 구리합금 등으로 형성되고, 두께는 예를 들면 100㎛ 등으로 형성하는 것이 바람직하다.
이와 같이, 금속베이스재(307), 에칭 배리어층(319), 및 금속층(308)의 3층 구조로 형성된 적층판을 준비한다.
공정 (B)
다음에, 도 51b에 나타낸 바와 같이, 구리 또는 구리합금으로 이루어지는 금속층(308)의 표면에 레지스트막(318)을 선택적으로 형성한다. 이 레지스트막(318)은, 돌기부(308)를 형성하기 위한 에칭에 있어서 에칭마스크로서 사용하는 것이다. 이렇게 하여, 레지스트막(318)의 도포, 노광 및 현상을 행한다.
공정 (C)
다음에, 상기 레지스트막(318)을 마스크로서 상기 금속층(318)을 선택적으로 에칭함으로써 돌기부(308)를 형성한다. 그 후, 레지스트막(318)을 제거한다. 또, 에칭은, 예를 들면 알칼리에칭액 등을 사용하는 것이 바람직하다.
이 에칭에 있어서, 에칭 배리어층(319)은, 에칭에 의해 구리로 이루어지는 금속베이스재(307)가 침범되는 것을 방지하는 기능을 가진다. 도 51c는, 레지스트막(318)제거후의 상태를 나타낸다.
공정 (D)
다음에, 도 51d에 나타낸 바와 같이, 금속베이스재(307)의 돌기부(308)가 형성된 면에, 돌기부(308)의 높이보다 낮은 접착시트(309)를 붙인다. 이것 때문에, 각 돌기부(308)의 꼭대기부는, 상기 접착시트(309)의 표면에서 돌출하는 상태로 되어 있다.
이렇게 하여 본 예의 적층시트가 형성된다.
[제 47 실시형태]
다음에, 본 발명의 제 47 실시형태에 대하여, 도 52a∼도 52f 및 도 53a∼도 53c를 사용하여 설명한다. 도 52a∼도 52f는, 본 예의 배선회로기판에 사용하는 적층시트의 제조공정의 일례를 나타내는 단면도이다. 도 53a∼도 53c는, 본 예의 배선회로기판의 제조공정의 일례를 나타내는 단면도이다.
이하에, 본 예의 배선회로기판의 제조공정에 대하여 차례로 설명한다.
공정 (A)
우선, 도 52a에 나타낸 바와 같이, 두께 예를 들면 100㎛ 정도의 구리로 이루어지는 금속판(321)을 준비한다.
공정 (B)
다음에, 도 52b에 나타낸 바와 같이, 감광성절연수지층(322)을 도포하여, 상기 감광성절연수지층(322)을 노광현상함으로써 패터닝한다. 부호(323)는, 패터닝에 의해 형성된 구멍이다. 이 구멍(323)은, 후술하는 돌기부(28)가 형성되는 영역에 대응하여 형성된다.
공정 (C)
다음에, 감광성절연수지층(322)의 전체면에, 무전해구리도금처리를 실시한다. 이 처리는, 구리도금두께가 예를 들면 0.5㎛ 등으로 형성되도록 처리하는 것이 바람직하다.
그 후, 도금에 의한 레지스트패턴을 선택적으로 형성한다. 이 레지스트패턴을 마스크로 하여 전해구리도금에 의해 동막으로 이루어지는 배선막(324)을 형성한다. 이 배선막(324)은, 예를 들면 두께 20㎛ 등으로 형성하는 것이 바람직하다.
다음에, 레지스트패턴을 제거한다. 더욱, 배선막(324)을 마스크로 하여 상기 무전해구리도금에 의한 동막(두께 0.5㎛)을 에칭한다. 이에 따라, 각 배선막 (324) 사이를 서로 분리독립시킨다. 도 52c는, 이 에칭후의 상태를 나타낸다. 이 에칭에는, 예를 들면 박리제를 사용하는 것이 바람직하다.
공정 (D)
다음에, 도 52d에 나타낸 바와 같이, 접속단자를 형성하기 위한 부분에 개구(326)가 형성되도록, 상기 배선막(324)에 절연층(325)을 선택적으로 피복형성한다.
공정 (E)
다음에, 전해도금에 의해, 예컨대 니켈/금으로 이루어지는 다층구조의 돌기형상의 마이크로볼(327)을 형성한다. 이 전해도금으로는, 니켈을 예를 들면 50㎛, 다음에 금을 예를 들면 0.3㎛으로 형성하도록 행하는 것이 바람직하다.
공정 (F)
다음에, 도 52f에 나타낸 바와 같이, 상기 금속판(321)을 선택적으로 에칭함에 의해 돌기부(328)를 형성한다. 그 후, 돌기부(328)가 형성된 면에 접착층(329)을 접착형성한다. 이에 따라, 적층시트(330)가 형성된다.
다음에, 도 46a∼도 46d에 개시한 베이스시트(301)의 양면에, 2매의 상기 적층시트(330)를 각각 적층함으로써 배선회로기판을 형성하는 공정에 대하여 설명한다.
공정 (A)
도 53a에 나타낸 바와 같이, 베이스시트(301)와, 이 베이스시트의 양면에 적층되는 2매의 각 적층시트(330)를 준비한다.
여기서, 각 돌기부(328)의 위치와, 베이스시트(301)의 관통구멍(304)을 채우는 도전재료(305)의 위치가 서로 대향하도록, 베이스시트(301)에 대하여 각 적층시트(330)를 배치한다.
공정 (B)
다음에, 도 53b에 나타낸 바와 같이, 각 적층시트(330)를, 베이스시트(301)의 양면에 적층하여, 가압함으로써 일체화한다. 이 때, 돌기부(328)는, 관통구멍 (304)을 충전하는 도전재료(305)의 속에 들어가, 강고하게 접속된 상태가 된다. 이 때문에, 도전재료(305)와 돌기부(308)와의 사이의 전기적 접속이 거의 완벽하게 행하여진다. 이에 따라, 본 예의 배선회로기판(331)이 형성된다.
공정 (C)
더욱, 도 53c에 나타낸 바와 같이, 배선회로기판(331)에, LSI칩(313)을 장착하고, 땜납볼(315)을 탑재한다. 또, 부호 (314)는, 땜납범프, 부호(315)는, 도시하지 않은 마더보드에 본 예의 배선회로기판(331)을 접속하기 위한 땜납볼이다.
이 배선회로기판(331)은, 반도체 패키지용의 다층배선기판을 예로 들고 있으나, 마더보드로서 사용할 수도 있다.
또, 상술한 각 실시형태에 있어서는, 베이스시트(301)의 양면에 적층시트 (330)또는 적층시트(306)를 적층하는 다층구조를 갖고 있었으나, 베이스시트(301)의 한 면에 적층시트(330) 또는 적층시트(306)를 적층하는 다층구조이더라도 좋다.
또한, 상술한 각 실시형태에 있어서, 배선회로기판(312,331)의 양면 또는 한 면에, 더욱 적층시트(306,330)(제 2 적층시트)를 하나 또는 복수매, 순차 적층한 배선회로기판을 구성하더라도 좋다. 이에 따라, 배선회로기판의 다층화를 한층 더 도모할 수 있다.
이상과 같이, 베이스시트의 한 면 또는 양면에, 적층시트가 적층된다. 이 때에, 적층시트의 돌기부와, 베이스시트의 관통구멍을 채우는 도전재료가 접속된다. 이 때문에, 적층시트의 배선막은, 관통구멍이 형성되는 영역에서, 휘어지거나 하는 일도 없다. 더구나, 베이스시트의 배선막을, 무전해도금과 그에 계속되는 전해도금에 의해 형성할 필요가 없어진다. 이에 따라, 막두께를 필요한 두께로 균일하게 형성하는 것이 용이해지고, 또한, 미세한 배선이 가능해진다.
덧붙여, 적층시트의 돌기부는, 관통구멍을 채우는 도전재료에 들어가도록 하여 접속된다. 이 때문에, 밀착성이 강하게 되어, 적층시트와 베이스시트와의 사이의 전기적 접속이 보다 양호하고 또한 확실해지고, 제조가 간단하고, 층간접속의 신뢰성이 높은 배선회로기판을 형성할 수 있다.
또한, 적층시트의 바깥쪽부터 더욱 적층시트를 적층할 수 있기 때문에, 배선회로기판의 다층화를 비교적 심플한 프로세스로 행할 수 있어, 제조공정의 간소화 및 전체의 제조시간의 단축화도 도모할 수 있다.
한편, 본 발명에 따른 장치를 그 몇 개의 특정한 실시의 형태에 따라 설명하여 왔지만, 당업자는 본 발명의 주지 및 범위로부터 일탈하지 않고 본 발명의 본문에 기재한 실시형태에 대하여 여러 가지 변형이 가능하다. 또한, 상술한 각 실시형태끼리 및 각 실시형태와 변형예와의 조합에 의한 예도 포함하는 것은 말할 필요도 없다.
도 1a는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 1b∼도 1g는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 2a∼도 2d는, 제 1 실시형태의 제조공정의 일례를 나타내는 단면도,
도 3a∼도 3f는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 4a∼도 4c는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 5a∼도 5g는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 6a, 도 6b는, 제 5 실시형태의 제조공정의 일례를 나타내는 단면도,
도 7a∼도 7h는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 8a∼도 8c는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 9a∼도 9e는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 10a, 도 10b는, 본 발명의 배선회로기판의 돌기부의 각별의 예를 나타내는 단면도,
도 11은, 본 발명의 배선회로기판의 돌기부를 격자의 각 교점상에 배치한 실시형태의 주요부를 나타내는 사시도,
도 12는, 본 발명의 배선회로기판의 적층시에 각 돌기부가 받는 가압력이 각 돌기부마다 균일해지도록 배치한 실시형태를 나타내는 사시도,
도 13은, 본 발명의 배선회로기판의 상하도체간 접속용 돌기부의 높이, 직경을 균일하게 하기 위해서, 에칭 비율을 균일하게 하기 위한 더미돌기부를 설치한 실시형태를 나타내는 단면도,
도 14a∼도 14d는, 더미돌기부를 설치한 각별의 실시형태를 나타내는 평면도,
도 15는, 본 발명의 배선회로기판의 높이가 다른 돌기부를 혼재시켜 단차가 있는 접합면에 대응시킨 실시형태를 나타내는 단면도,
도 16a는, 본 발명의 배선회로기판의 돌기부와 같은 재료, 높이의 스페이서를 설치한 실시형태를 나타내는 사시도,
도 16b는, 본 발명의 배선회로기판의 돌기부와 같은 재료, 높이의 스페이서를 설치한 실시형태를 나타내는 단면도,
도 17은, 본 발명의 배선회로기판의 직경이 다른 돌기부를 혼재시킨 실시형태를 나타내는 단면도,
도 18a∼도 18c는, 본 발명의 배선회로기판의 돌기부와 같은 재료로 이루어지는 인식 마크를 설치한 실시형태를 나타내는 것으로, (a)는 사시도, (b)는 인식 마크의 평면도, (c)는 (b)의 것과는 패턴이 다른 별도의 인식 마크의 평면도,
도 19a∼도 19d는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 20a는, 도체회로의 돌기부와 대응하는 부분에, 돌기부의 꼭대기부의 직경보다도 큰 구멍을 형성한 예를 나타내는 단면도,
도 20b는, 도체회로의 돌기부와 접속되는 부분의 형상을 나타내는 평면도,
도 20c는, 도전페이스트, 땜납 혹은 귀금속으로 이루어지는 층의 형성 후, 표면을 연마하여 해당 층의 도체회로상의 부분을 제거하고, 구멍내에만 도전페이스트, 땜납 혹은 귀금속이 존재하도록 한 예를 나타내는 단면도,
도 21a∼도 21c는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 22는, 본 발명의 배선회로기판의 층간절연층으로서 이방성도전막을 사용한 실시형태를 나타내는 단면도,
도 23a∼도 23c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 24a∼도 24c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 25a∼도 25c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 26a∼도 26c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 27a∼도 27c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 28은, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 29a∼도 29c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 30a∼도 30c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 31a∼도 31c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 32a∼도 32c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 33a∼도 33c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 34는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 35a∼도 35c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 36a∼도 36c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 37a∼도 37c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 38a∼도 38c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 39는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 40a∼도 40c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 41a∼도 41c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 42a∼도 42c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 43a∼도 43c는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 44는, 본 발명의 배선회로기판을 적층한 예를 나타내는 단면도,
도 45는, 본 발명의 배선회로기판을 포함하는 전자기기의 일례를 나타내는 블록도,
도 46a∼도 46d는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 47a∼도 47c는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 48a∼도 48c는, 본 발명의 배선회로기판의 베이스부재의 제조공정의 일례를 나타내는 단면도,
도 49a∼도 49d는, 본 발명의 배선회로기판의 베이스부재의 제조공정의 일례를 나타내는 단면도,
도 50a∼도 50d는, 본 발명의 배선회로기판의 적층시트의 제조공정의 일례를 나타내는 단면도,
도 51a∼도 51d는, 본 발명의 배선회로기판의 적층시트의 제조공정의 일례를 나타내는 단면도,
도 52a∼도 52f는, 본 발명의 배선회로기판의 적층시트의 제조공정의 일례를 나타내는 단면도,
도 53a∼도 53c는, 본 발명의 배선회로기판의 제조공정의 일례를 나타내는 단면도,
도 54a∼도 54f는, 고밀도 장착용 배선회로기판에 관한 하나의 종래예를 설명하기 위한 것으로, 배선회로기판의 제조방법의 공정(A)∼공정(F)을 차례로 나타내는 단면도,
도 55a∼도 55c는, 상기 종래예의 배선회로기판의 제조방법의 공정(G)∼공 정(I)을 차례로 나타내는 단면도,
도 56a∼도 56g는, 고밀도 장착용 배선회로기판에 관한 다른 종래예를 설명하기 위한 것으로, 배선회로기판의 제조방법의 공정(A)∼공정(G)을 차례로 나타내는 단면도,
도 57a∼도 57e는, 종래의 배선회로기판의 제조공정을 나타내는 단면도,
도 58a∼도 58d는, 종래의 배선회로기판의 제조공정을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 절연시트
2 : 구멍
3, 26 : 도전성 페이스트
4, 4a, 10, 13, 56, 307 : 금속박
5, 24, 52, 310, 318 : 레지스트막
6, 6a, 14, 15, 31, 32, 35, 72 : 도체회로
7, 16, 28, 28A, 28C, 33, 33a, 33B, 33C, 36, 36B∼36G, 46, 47, 47B∼47L, 75, 80, 120, 312, 331, 400n : 배선회로기판
11, 25, 53, 53a, 57, 57A, 57B, 308, 328 : 돌기부
12, 309 : 접착시트 20, 51 : 베이스재
21 : 구리층 22 : 에칭배리어층
23, 29 : 동박 27, 55 : 층간절연층
28, 30 : 적층체 37 : 땜납도금층
40, 43 : 감광성수지막 41, 44 : 개구부
42, 303, 324, 400h : 배선막 45 : 마이크로 볼
48, 313 : LSI 칩 54 : 금속막
58 : 더미돌기부 60, 70 : 코어기판
61 : 스페이서 63 : 인식마크
71 : 절연기판 74, 76 : 금속층
200 : 전자기기 201 : 배선회로부
202 : 조작입력키 203 : 표시패널
204 : 발진기 205 : 전원
301 : 베이스시트 302 : 절연수지
304 : 관통구멍 305 : 도전재료
306, 330 : 적층시트 311 : 범프
315 : 땜납볼 319 : 에칭베리어층
321 : 금속판 322 : 감광성절연수지층
325 : 절연층 400a : 적층판
400b : 접속용 구멍 400c : 절연시트
400d : 동박 400e, 400g, 400k : 구리도금층
400f, 400i : 절연수지

Claims (116)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제 1 도체회로가 형성되는 제 1 금속층과,
    상기 제 1 금속층상에, 상기 제 1 금속층과는 별도의 금속으로 형성된 에칭 배리어층과,
    상기 에칭 배리어층상에 선택적으로 형성되어, 금속으로 이루어지는 도체간 접속용의 돌기부와,
    상기 제 1 금속층상에, 상기 돌기부가 관통되는 상태에서 형성된 유기절연수지층과,
    상기 돌기부 및 상기 유기절연수지층의 표면에 형성되어, 제 2 도체회로가 형성되는 제 2 금속층을 포함하는 것을 특징으로 하는 배선회로기판.
  27. 제 26 항에 있어서, 상기 에칭 배리어층은, 상기 돌기부의 기단과 거의 같은 폭으로 형성되는 것을 특징으로 하는 배선회로기판.
  28. 제 26 항에 있어서, 상기 에칭 배리어층은, 상기 돌기부 및 상기 유기절연수지층의 이면에 달하는 영역까지 연장 형성되는 것을 특징으로 하는 배선회로기판.
  29. 제 26 항에 있어서, 상기 돌기부 및 상기 에칭 배리어층의 주위를 덮도록, 도금이 형성되는 것을 특징으로 하는 배선회로기판.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 제 26 항에 있어서, 상기 돌기부는, 코니데형상으로 형성되는 것을 특징으로 하는 배선회로기판.
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 제 26 항에 있어서, 상기 돌기부는, 복수의 다른 직경으로 형성되는 것을 특징으로 하는 배선회로기판.
  47. 삭제
  48. 삭제
  49. 제 26 항에 있어서, 상기 돌기부는, 해당 돌기부와 같은 재료로, 또한, 거의 같은 높이로 형성된 인식 마크를 포함하는 것을 특징으로 하는 배선회로기판.
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 삭제
  70. 삭제
  71. 삭제
  72. 삭제
  73. 삭제
  74. 삭제
  75. 삭제
  76. 삭제
  77. 삭제
  78. 삭제
  79. 삭제
  80. 삭제
  81. 삭제
  82. 삭제
  83. 삭제
  84. 삭제
  85. 삭제
  86. 삭제
  87. 제 1 도체회로가 되는 제 1 금속층상에, 상기 제 1 금속층과는 별도의 금속으로 이루어지는 에칭 배리어층을 형성하고, 상기 에칭 배리어층상에, 돌기부가 형성되는 제 2 금속층을 형성하는 공정과,
    적어도 상기 에칭 배리어층을 침범하지 않은 에칭액에 의해, 상기 제 2 금속층을 선택적으로 에칭하여 상기 돌기부를 형성하는 공정과,
    상기 돌기부를 마스크로 하여, 상기 제 1 금속층을 침범하지 않는 에칭액에 의해, 상기 에칭 배리어층을 제거하는 공정과,
    상기 제 1 금속층상의 상기 돌기부가 형성되는 쪽의 면에, 유기절연수지층을 형성하는 공정과,
    상기 유기절연수지층 및 상기 돌기부상에 제 2 도체회로가 되는 제 3 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 배선회로기판의 제조방법.
  88. 제 1 도체회로가 되는 제 1 금속층상에, 상기 제 1 금속층과는 별도의 금속으로 이루어지는 에칭 배리어층을 형성하고, 상기 에칭 배리어층상에, 돌기부가 형성되는 제 2 금속층을 형성하는 공정과,
    적어도 상기 에칭 배리어층을 침범하지 않은 에칭액에 의해, 상기 제 2 금속층을 선택적으로 에칭하여 상기 돌기부를 형성하는 공정과,
    상기 제 1 금속층상의 상기 돌기부가 형성되는 쪽의 면에, 유기절연수지층을 형성하는 공정과,
    상기 유기절연수지층 및 상기 돌기부상에, 제 2 도체회로가 되는 제 3 금속층을 형성하는 공정과,
    에칭마스크층을 마스크로 하는 선택적 에칭에 의해, 상기 제 1 금속층 및 상기 에칭 배리어층을 제거하는 공정을 포함하는 것을 특징으로 하는 배선회로기판의 제조방법.
  89. 제 87 항 또는 제 88 항에 있어서,
    상기 돌기부를 형성하는 공정은, 에칭마스크로서 제 4 금속층을 사용하는 공정을 포함하며,
    상기 돌기부의 형성후에, 상기 제 4 금속층을 잔존시켜, 상기 제 4 금속층으로 상기 돌기부의 표면을 덮는 공정을 더욱 갖는 것을 특징으로 하는 배선회로기판의 제조방법.
  90. 제 1 도체회로가 되는 제 1 금속층상에, 상기 제 1 금속층과는 별도의 금속으로 이루어지는 에칭 배리어층을 형성하고, 상기 에칭 배리어층상에, 돌기부가 형성되는 제 2 금속층을 형성하는 공정과,
    적어도 상기 에칭 배리어층을 침범하지 않은 에칭액에 의해, 상기 제 2 금속층을 선택적으로 에칭하여 상기 돌기부를 형성하는 공정과,
    상기 돌기부를 마스크로 하여, 상기 제 1 금속층을 침범하지 않는 에칭액에 의해, 상기 에칭 배리어층을 제거하는 공정과,
    상기 제 1 금속층상의 상기 돌기부가 형성되는 쪽의 면에, 유기절연수지층을 형성하고 적층체를 형성하는 공정과,
    상기 유기절연수지층 및 상기 돌기부상에 제 2 도체회로가 되는 제 3 금속층을 형성하는 공정과,
    상기 배선회로기판의 상기 제 3 금속층상, 및 상기 제 1 금속층상에, 각각 금속박을 적층하여 가압가열하는 공정과,
    상기 제 3 금속층 및 상기 금속박을 선택적으로 에칭함으로써 상기 제 2 도체회로를 형성함과 동시에, 상기 제 1 금속층 및 상기 금속박을 선택적으로 에칭함으로써 상기 제 1 도체회로를 형성하여, 배선회로기판을 형성하는 공정을 포함하는 것을 특징으로 하는 배선회로기판의 제조방법.
  91. 제 90 항에 있어서, 상기 제 1 및 상기 제 2 도체회로가 형성된 배선회로기판의 양면에, 적어도 2개의 상기 적층체를, 상기 돌기부 및 상기 유기절연수지층의 형성된 상기 적층체의 한 면이 안쪽을 향하는 상태로, 샌드위치형상으로 적층하여, 가압가열하여 일체화하는 공정과,
    일체화된 것의 양면에 위치하는, 2개의 도체회로형성용의 금속층을 선택적으로 에칭하여, 양면에 도체회로를 형성하는 공정을 포함하는 것을 특징으로 하는 배선회로기판의 제조방법.
  92. 삭제
  93. 삭제
  94. 삭제
  95. 삭제
  96. 삭제
  97. 삭제
  98. 삭제
  99. 삭제
  100. 삭제
  101. 삭제
  102. 삭제
  103. 삭제
  104. 삭제
  105. 삭제
  106. 삭제
  107. 삭제
  108. 삭제
  109. 삭제
  110. 삭제
  111. 삭제
  112. 삭제
  113. 삭제
  114. 삭제
  115. 삭제
  116. 삭제
KR10-2000-0059718A 1999-10-12 2000-10-11 배선회로기판 및 그 제조방법 KR100495957B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP28927799A JP2001111189A (ja) 1999-10-12 1999-10-12 配線回路基板とその製造方法
JP289277 1999-10-12
JP37446299A JP3981227B2 (ja) 1999-12-28 1999-12-28 多層配線基板とその製造方法
JP374462 1999-12-28
JP2000142658A JP2001326459A (ja) 2000-05-16 2000-05-16 配線回路基板とその製造方法
JP142658 2000-05-16

Publications (2)

Publication Number Publication Date
KR20010050954A KR20010050954A (ko) 2001-06-25
KR100495957B1 true KR100495957B1 (ko) 2005-06-17

Family

ID=27337500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0059718A KR100495957B1 (ko) 1999-10-12 2000-10-11 배선회로기판 및 그 제조방법

Country Status (5)

Country Link
US (6) US6528874B1 (ko)
EP (4) EP1093329A3 (ko)
KR (1) KR100495957B1 (ko)
CN (1) CN100377625C (ko)
TW (1) TW512467B (ko)

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
JP3651369B2 (ja) * 2000-07-19 2005-05-25 セイコーエプソン株式会社 半導体装置の製造方法
JP4023076B2 (ja) * 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
JP4459406B2 (ja) * 2000-07-27 2010-04-28 ソニーケミカル&インフォメーションデバイス株式会社 フレキシブル配線板製造方法
JP2002337268A (ja) * 2001-05-21 2002-11-27 Nitto Denko Corp 金属箔積層板及びその製造方法
TW550642B (en) * 2001-06-12 2003-09-01 Toshiba Corp Semiconductor device with multi-layer interconnect and method fabricating the same
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
JP2003023067A (ja) * 2001-07-09 2003-01-24 Tokyo Electron Ltd ビアメタル層の形成方法およびビアメタル層形成基板
JP3971213B2 (ja) * 2002-03-11 2007-09-05 アルプス電気株式会社 キーボード入力装置
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
JP2004079773A (ja) * 2002-08-19 2004-03-11 Taiyo Yuden Co Ltd 多層プリント配線板及びその製造方法
KR100442918B1 (ko) * 2003-02-06 2004-08-02 엘지전자 주식회사 다층인쇄회로기판의 제조방법
US7320173B2 (en) * 2003-02-06 2008-01-22 Lg Electronics Inc. Method for interconnecting multi-layer printed circuit board
CN101408688B (zh) * 2003-03-31 2011-10-12 德塞拉互连材料股份有限公司 布线电路基板、布线电路基板的制造方法和电路模块
TW200507218A (en) * 2003-03-31 2005-02-16 North Corp Layout circuit substrate, manufacturing method of layout circuit substrate, and circuit module
JP2004335934A (ja) * 2003-05-12 2004-11-25 North:Kk フレキシブル回路基板及びその製造方法と、フレキシブル多層配線回路基板及びその製造方法。
JP4203435B2 (ja) * 2003-05-16 2009-01-07 日本特殊陶業株式会社 多層樹脂配線基板
JP2005026598A (ja) * 2003-07-01 2005-01-27 Tokyo Electron Ltd 多層配線基板形成用部材およびその製造方法ならびに多層配線基板
TW200507131A (en) 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
US20070029109A1 (en) * 2003-08-07 2007-02-08 Masashi Miyazaki Multilayer printed wiring board and production method therefor
KR100582079B1 (ko) * 2003-11-06 2006-05-23 엘지전자 주식회사 인쇄회로기판 및 그 제조방법
TWI347151B (en) 2004-03-19 2011-08-11 Panasonic Corp Flexible substrate having interlaminar junctions, and process for producing the same
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
US7262368B2 (en) * 2004-08-13 2007-08-28 Tessera, Inc. Connection structures for microelectronic devices and methods for forming such structures
US7413995B2 (en) * 2004-08-23 2008-08-19 Intel Corporation Etched interposer for integrated circuit devices
CN101120622B (zh) * 2004-09-06 2010-07-28 德塞拉互连材料股份有限公司 用于将配线膜互连的部件及其制造方法
US20060068576A1 (en) * 2004-09-30 2006-03-30 Burdick William E Jr Lithography transfer for high density interconnect circuits
US7049208B2 (en) 2004-10-11 2006-05-23 Intel Corporation Method of manufacturing of thin based substrate
US7358444B2 (en) * 2004-10-13 2008-04-15 Intel Corporation Folded substrate with interposer package for integrated circuit devices
JP4551730B2 (ja) * 2004-10-15 2010-09-29 イビデン株式会社 多層コア基板及びその製造方法
US7361979B2 (en) * 2004-12-29 2008-04-22 Tessera, Inc. Multi-sheet conductive substrates for microelectronic devices and methods for forming such substrates
US20080136041A1 (en) * 2006-01-24 2008-06-12 Tessera Interconnect Materials, Inc. Structure and method of making interconnect element having metal traces embedded in surface of dielectric
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
JP2006332094A (ja) * 2005-05-23 2006-12-07 Seiko Epson Corp 電子基板の製造方法及び半導体装置の製造方法並びに電子機器の製造方法
US7495330B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Substrate connector for integrated circuit devices
JP2007051336A (ja) * 2005-08-18 2007-03-01 Shinko Electric Ind Co Ltd 金属板パターン及び回路基板の形成方法
US20070048887A1 (en) * 2005-08-26 2007-03-01 Innovative Micro Technology Wafer level hermetic bond using metal alloy
US8736081B2 (en) 2005-08-26 2014-05-27 Innovative Micro Technology Wafer level hermetic bond using metal alloy with keeper layer
US7960208B2 (en) * 2005-08-26 2011-06-14 Innovative Micro Technology Wafer level hermetic bond using metal alloy with raised feature
US7569926B2 (en) * 2005-08-26 2009-08-04 Innovative Micro Technology Wafer level hermetic bond using metal alloy with raised feature
KR100802394B1 (ko) * 2005-11-10 2008-02-13 (주)비엔에프 부도체 용액을 이용한 첨단전자 및 통신장비 내 회로기판의세정장치 및 방법
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US7632708B2 (en) * 2005-12-27 2009-12-15 Tessera, Inc. Microelectronic component with photo-imageable substrate
TWI277190B (en) * 2006-03-07 2007-03-21 Ind Tech Res Inst Package structure for electronic device
TWI287846B (en) * 2006-03-17 2007-10-01 Advanced Semiconductor Eng Method for forming metal bumps
US7759782B2 (en) * 2006-04-07 2010-07-20 Tessera, Inc. Substrate for a microelectronic package and method of fabricating thereof
US20080006850A1 (en) * 2006-07-10 2008-01-10 Innovative Micro Technology System and method for forming through wafer vias using reverse pulse plating
JP5091600B2 (ja) * 2006-09-29 2012-12-05 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
US7675162B2 (en) * 2006-10-03 2010-03-09 Innovative Micro Technology Interconnect structure using through wafer vias and method of fabrication
CN101286454B (zh) * 2007-04-10 2011-03-30 上海美维科技有限公司 印制电路板的制作方法
US7767497B2 (en) * 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
CN101809735B (zh) * 2007-08-15 2012-06-20 泰塞拉公司 具有通过镀敷形成的接线柱的互连元件
EP2206145A4 (en) 2007-09-28 2012-03-28 Tessera Inc FLIP-CHIP CONNECTION WITH DOUBLE POSTS
EP2213148A4 (en) * 2007-10-10 2011-09-07 Tessera Inc ROBUST MULTILAYER WIRING ELEMENTS AND ASSEMBLIES INCLUDING MICROELECTRONIC ELEMENTS INCLUDED
JP2009123863A (ja) * 2007-11-14 2009-06-04 Tessera Interconnect Materials Inc バンプ構造形成方法及びバンプ構造
KR101195786B1 (ko) 2008-05-09 2012-11-05 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 칩 사이즈 양면 접속 패키지의 제조 방법
TWI407534B (zh) * 2008-06-03 2013-09-01 Unimicron Technology Corp 具雙面線路之封裝基板及其製法
CN101598843B (zh) * 2008-06-04 2013-07-03 鸿富锦精密工业(深圳)有限公司 模仁及其制作方法
KR101019150B1 (ko) * 2008-06-30 2011-03-04 삼성전기주식회사 비아-온-패드 구조를 갖는 인쇄회로기판 제조방법
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
US7872332B2 (en) 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
JP5310743B2 (ja) * 2008-12-22 2013-10-09 富士通株式会社 電子部品の製造方法
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
KR101006603B1 (ko) * 2009-01-09 2011-01-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101147344B1 (ko) * 2010-07-06 2012-05-23 엘지이노텍 주식회사 인쇄회로기판의 제조방법 및 인쇄회로기판
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
JP5642473B2 (ja) * 2010-09-22 2014-12-17 セイコーインスツル株式会社 Bga半導体パッケージおよびその製造方法
JP5550526B2 (ja) 2010-10-29 2014-07-16 Tdk株式会社 積層型電子部品およびその製造方法
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US8709933B2 (en) * 2011-04-21 2014-04-29 Tessera, Inc. Interposer having molded low CTE dielectric
TWI451817B (zh) * 2011-05-26 2014-09-01 豐田自動織機股份有限公司 配線板及配線板的製造方法
TWI473551B (zh) * 2011-07-08 2015-02-11 Unimicron Technology Corp 封裝基板及其製法
US8957518B2 (en) * 2012-01-04 2015-02-17 Mediatek Inc. Molded interposer package and method for fabricating the same
CN103517558B (zh) * 2012-06-20 2017-03-22 碁鼎科技秦皇岛有限公司 封装基板制作方法
JP5942074B2 (ja) * 2012-06-29 2016-06-29 京セラ株式会社 配線基板
CN103531563B (zh) * 2012-07-06 2016-12-21 景硕科技股份有限公司 芯片承载基板结构
CN103531484B (zh) * 2012-07-06 2016-12-21 景硕科技股份有限公司 芯片承载基板结构的制作方法
US8623754B1 (en) * 2012-07-27 2014-01-07 Globalfoundries Inc. Repairing anomalous stiff pillar bumps
US9162878B2 (en) 2012-08-30 2015-10-20 Innovative Micro Technology Wafer level hermetic bond using metal alloy with raised feature and wetting layer
US9165878B2 (en) 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US8884427B2 (en) 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9455162B2 (en) * 2013-03-14 2016-09-27 Invensas Corporation Low cost interposer and method of fabrication
US9673131B2 (en) * 2013-04-09 2017-06-06 Intel Corporation Integrated circuit package assemblies including a glass solder mask layer
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9365947B2 (en) 2013-10-04 2016-06-14 Invensas Corporation Method for preparing low cost substrates
JP6208054B2 (ja) * 2014-03-10 2017-10-04 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9418886B1 (en) * 2015-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming conductive features
KR20180010091A (ko) * 2016-07-20 2018-01-30 주식회사 내경전자 금속 인쇄 회로 기판 및 그 제조 방법
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
US10229892B2 (en) 2017-06-28 2019-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing a semiconductor package
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
US20200083154A1 (en) * 2018-09-10 2020-03-12 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component Carrier With a Photoimageable Dielectric Layer and a Structured Conductive Layer Being Used as a Mask for Selectively Exposing the Photoimageable Dielectric Layer With Electromagnetic Radiation
CN110418508B (zh) * 2019-07-15 2021-08-31 宁波华远电子科技有限公司 一种铜基板电路板的制作方法
TWI711095B (zh) * 2019-08-21 2020-11-21 欣興電子股份有限公司 封裝結構及其製備方法
CN115104164A (zh) * 2019-12-06 2022-09-23 德克萨斯仪器股份有限公司 电容式触摸传感器
TWI736421B (zh) * 2020-09-17 2021-08-11 欣興電子股份有限公司 電路板及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822850A (en) * 1993-04-16 1998-10-20 Kabushiki Kaisha Toshiba Circuit devices and fabrication Method of the same

Family Cites Families (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3319317A (en) * 1963-12-23 1967-05-16 Ibm Method of making a multilayered laminated circuit board
GB1126370A (en) * 1965-12-29 1968-09-05 British Aircraft Corp Ltd Improvements relating to printed circuits
US3605260A (en) * 1968-11-12 1971-09-20 Gen Motors Corp Method of making multilayer printed circuits
US3488429A (en) * 1969-02-24 1970-01-06 Gerald Boucher Multilayer printed circuits
JPS5146904B2 (ko) 1971-09-30 1976-12-11
CA1011002A (en) * 1974-05-16 1977-05-24 Minnesota Mining And Manufacturing Company Method for making printed circultry
JPS5823943B2 (ja) 1975-07-16 1983-05-18 松下電器産業株式会社 絶縁体の貫通電極形成方法
US4190474A (en) * 1977-12-22 1980-02-26 Gould Inc. Method of making a printed circuit board having mutually etchable copper and nickel layers
US4404059A (en) 1982-05-26 1983-09-13 Livshits Vladimir I Process for manufacturing panels to be used in microelectronic systems
US5302494A (en) * 1985-06-10 1994-04-12 The Foxboro Company Multilayer circuit board having microporous layers and process for making same
US4642160A (en) 1985-08-12 1987-02-10 Interconnect Technology Inc. Multilayer circuit board manufacturing
US5153987A (en) * 1988-07-15 1992-10-13 Hitachi Chemical Company, Ltd. Process for producing printed wiring boards
US4991285A (en) * 1989-11-17 1991-02-12 Rockwell International Corporation Method of fabricating multi-layer board
US5948533A (en) * 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
JPH03270193A (ja) 1990-03-20 1991-12-02 Fujitsu Ltd プリント基板の製造方法
JPH0710030B2 (ja) * 1990-05-18 1995-02-01 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層配線基板の製造方法
US5108541A (en) * 1991-03-06 1992-04-28 International Business Machines Corp. Processes for electrically conductive decals filled with inorganic insulator material
US5338900A (en) 1991-03-06 1994-08-16 International Business Machines Corporation Structures for electrically conductive decals filled with inorganic insulator material
US5237218A (en) * 1991-05-03 1993-08-17 Lattice Semiconductor Corporation Structure and method for multiplexing pins for in-system programming
JPH0548242A (ja) 1991-08-15 1993-02-26 Toppan Printing Co Ltd 金属銅皮膜のエツチング方法
DE69218344T2 (de) 1991-11-29 1997-10-23 Hitachi Chemical Co Ltd Herstellungsverfahren für eine gedruckte Schaltung
JP3059568B2 (ja) 1992-01-23 2000-07-04 古河電気工業株式会社 多層プリント回路基板の製造方法
US5177863A (en) * 1992-03-27 1993-01-12 Atmel Corporation Method of forming integrated leadouts for a chip carrier
US5334487A (en) * 1992-07-23 1994-08-02 International Business Machines Corporation Method for forming a patterned layer on a substrate
US5334804A (en) 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
JPH06177514A (ja) 1992-12-01 1994-06-24 Nippon Avionics Co Ltd プリント配線板の製造方法
EP0608628A3 (en) * 1992-12-25 1995-01-18 Kawasaki Steel Co Method for manufacturing a semiconductor device having a multi-layer interconnection structure.
CA2109687A1 (en) 1993-01-26 1995-05-23 Walter Schmidt Method for the through plating of conductor foils
JPH06326438A (ja) 1993-05-13 1994-11-25 Nitto Denko Corp 単層配線ユニットおよび多層回路配線板ならびにその製法
JPH0774453A (ja) * 1993-09-03 1995-03-17 Nec Corp 印刷配線板の製造方法
JPH0799384A (ja) 1993-09-29 1995-04-11 Toppan Printing Co Ltd プリント配線板およびその製造方法
JP2775585B2 (ja) * 1994-03-25 1998-07-16 日本メクトロン株式会社 両面配線基板の製造法
US5509553A (en) 1994-04-22 1996-04-23 Litel Instruments Direct etch processes for the manufacture of high density multichip modules
DE9407103U1 (de) * 1994-04-28 1994-09-08 Andus Electronic Gmbh Leiterpl Verbindungsanordnung für Multilayer-Schaltungen
US5637834A (en) * 1995-02-03 1997-06-10 Motorola, Inc. Multilayer circuit substrate and method for forming same
US5650595A (en) * 1995-05-25 1997-07-22 International Business Machines Corporation Electronic module with multiple solder dams in soldermask window
JP3600317B2 (ja) 1995-07-05 2004-12-15 株式会社東芝 多層印刷配線板およびその製造方法
WO1997019579A1 (fr) * 1995-11-17 1997-05-29 Kabushiki Kaisha Toshiba Tableau de connexion multicouches, materiau prefabrique pour ce tableau, procede de fabrication de ce dernier groupement de composants electroniques et procede de formation de connexions verticales conductrices
JP2736042B2 (ja) * 1995-12-12 1998-04-02 山一電機株式会社 回路基板
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
WO1997043190A1 (fr) * 1996-05-14 1997-11-20 Shibazaki Seisakusho Ltd. Dispositif de fermeture et contenant
JPH1051136A (ja) * 1996-05-28 1998-02-20 Mitsui Petrochem Ind Ltd プリント配線基板の製造方法
US5744285A (en) * 1996-07-18 1998-04-28 E. I. Du Pont De Nemours And Company Composition and process for filling vias
US5774340A (en) * 1996-08-28 1998-06-30 International Business Machines Corporation Planar redistribution structure and printed wiring device
JP3996969B2 (ja) 1997-01-21 2007-10-24 東レ・ダウコーニング株式会社 シリコーンエラストマーコーティングシート状物およびその製造方法
WO1998033366A1 (fr) * 1997-01-29 1998-07-30 Kabushiki Kaisha Toshiba Procede et dispositif permettant de fabriquer un tableau de connexions multicouches et un tableau de connexions approprie
US6262478B1 (en) 1997-04-08 2001-07-17 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Electronic interconnect structure and method for manufacturing it
US6255039B1 (en) 1997-04-16 2001-07-03 Isola Laminate Systems Corp. Fabrication of high density multilayer interconnect printed circuit boards
US6162997A (en) * 1997-06-03 2000-12-19 International Business Machines Corporation Circuit board with primary and secondary through holes
KR100244580B1 (ko) * 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
JP3938983B2 (ja) * 1997-09-02 2007-06-27 大日本印刷株式会社 多層配線板の製造方法
JPH1187912A (ja) * 1997-09-10 1999-03-30 Toshiba Corp 両面型配線板の製造方法
JP3988227B2 (ja) 1997-12-01 2007-10-10 日立化成工業株式会社 半導体チップ搭載用基板の製造法および半導体装置
JP3780688B2 (ja) * 1998-02-27 2006-05-31 日立化成工業株式会社 Csp用基板の製造法
JPH11261225A (ja) 1998-03-10 1999-09-24 Hitachi Cable Ltd 多層配線板の製造方法
JP2000012723A (ja) * 1998-06-23 2000-01-14 Nitto Denko Corp 回路基板の実装構造体およびそれに用いる多層回路基板
US6381837B1 (en) * 1998-09-04 2002-05-07 Visteon Global Technologies, Inc. Method for making an electronic circuit assembly
IL128200A (en) 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
AU4108300A (en) * 1999-03-23 2000-10-09 Circuit Foil Luxembourg Trading S.A R.L. Method for manufacturing a multilayer printed circuit board and composite foil for use therein
US6782610B1 (en) * 1999-05-21 2004-08-31 North Corporation Method for fabricating a wiring substrate by electroplating a wiring film on a metal base
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
US6473963B1 (en) * 2000-09-06 2002-11-05 Visteon Global Tech., Inc. Method of making electrical circuit board
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
KR100396787B1 (ko) * 2001-11-13 2003-09-02 엘지전자 주식회사 반도체 패키지용 인쇄회로기판의 와이어 본딩패드 형성방법
JP4045143B2 (ja) * 2002-02-18 2008-02-13 テセラ・インターコネクト・マテリアルズ,インコーポレイテッド 配線膜間接続用部材の製造方法及び多層配線基板の製造方法
TW200507218A (en) 2003-03-31 2005-02-16 North Corp Layout circuit substrate, manufacturing method of layout circuit substrate, and circuit module
TW200507131A (en) 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822850A (en) * 1993-04-16 1998-10-20 Kabushiki Kaisha Toshiba Circuit devices and fabrication Method of the same

Also Published As

Publication number Publication date
CN1292635A (zh) 2001-04-25
CN100377625C (zh) 2008-03-26
EP2306797B1 (en) 2017-04-05
US7721422B2 (en) 2010-05-25
US20030143833A1 (en) 2003-07-31
EP1093329A3 (en) 2006-01-18
US20070209199A1 (en) 2007-09-13
US7096578B2 (en) 2006-08-29
EP2278865B1 (en) 2016-05-11
EP1093329A2 (en) 2001-04-18
US20030151067A1 (en) 2003-08-14
US20060258139A1 (en) 2006-11-16
EP2306797A1 (en) 2011-04-06
US6646337B2 (en) 2003-11-11
EP2288244B1 (en) 2013-06-26
KR20010050954A (ko) 2001-06-25
US6528874B1 (en) 2003-03-04
US6828221B2 (en) 2004-12-07
TW512467B (en) 2002-12-01
EP2278865A1 (en) 2011-01-26
US7546681B2 (en) 2009-06-16
US20040197962A1 (en) 2004-10-07
EP2288244A1 (en) 2011-02-23

Similar Documents

Publication Publication Date Title
KR100495957B1 (ko) 배선회로기판 및 그 제조방법
JP4431123B2 (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
CN101480116B (zh) 电路基板、电子器件配置及用于电路基板的制造工艺
JP3945483B2 (ja) 半導体装置の製造方法
CN101785106B (zh) 包括半导体组件的半导体装置及其制造方法
JP2006108211A (ja) 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
JP2002050871A (ja) ビルドアップ回路基板およびその製造方法
CN111385970B (zh) 电路板结构及其制造方法
JP2001326459A (ja) 配線回路基板とその製造方法
JP2001111189A (ja) 配線回路基板とその製造方法
KR20070068268A (ko) 배선 기판의 제조 방법
US20060097400A1 (en) Substrate via pad structure providing reliable connectivity in array package devices
CN107770946B (zh) 印刷布线板及其制造方法
JP2004193297A (ja) ウェハレベルパッケージおよびその製造方法
KR100619512B1 (ko) 배선층을 갖는 기판 및 그 제조방법
JP4574310B2 (ja) リジッド−フレキシブル基板の製造方法
JP3918828B2 (ja) 半導体装置
JP4330855B2 (ja) 配線板の製造方法
JP4788654B2 (ja) 配線板の製造方法
JP2007081437A (ja) 印刷配線板の製造方法
JPH10289928A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20030328

Effective date: 20050317

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140521

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee