KR100303110B1 - 반도체장치및제조방법 - Google Patents

반도체장치및제조방법 Download PDF

Info

Publication number
KR100303110B1
KR100303110B1 KR1019940032879A KR19940032879A KR100303110B1 KR 100303110 B1 KR100303110 B1 KR 100303110B1 KR 1019940032879 A KR1019940032879 A KR 1019940032879A KR 19940032879 A KR19940032879 A KR 19940032879A KR 100303110 B1 KR100303110 B1 KR 100303110B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
film
silicon oxide
precursor material
silicon
Prior art date
Application number
KR1019940032879A
Other languages
English (en)
Inventor
오따니히사시
미야나가아끼하루
다께야마쥬니찌
Original Assignee
야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마자끼 순페이, 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 야마자끼 순페이
Application granted granted Critical
Publication of KR100303110B1 publication Critical patent/KR100303110B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/016—Catalyst
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/918—Special or nonstandard dopant

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Light Receiving Elements (AREA)

Abstract

결정 실리콘 반도체 층을 갖는 반도체 장치 제조 방법은 Ni, Pd, Pt, Cu, Ag, Au, ln, Sn, Pb, P, As 및 Sb 같은 결정화 촉진재료의 이용때문에 상당이 낮은 온도에서 비결정 반도체 층을 열 결정화하는 단계를 구비한다. 이 결정화 촉진 재료는 실리콘 산화막을 형성하고 프리커서 재료를 비결정 실리콘 막상에 코팅함으로써 유입된다. 따라서, 결정화 촉진제를 최소밀도의 비결정 실리콘 막에 부가하는 것이 가능하다.

Description

반도체 장치 및 제조방법
제1(a) 내지 1(c)도는 본 발명의 예 1에 따른 결정 실리콘을 얻기 위한 공정도.
제2(a) 내지 2(c)도는 본 발명의 예 2에 따른 결정 실리콘막을 얻기 위한 공정도.
제3(a) 및 3(b)도는 본 발명의 예 3에 따른 결정 실리콘막을 얻기 위한 공정도.
제4(a) 내지 4(d)도는 본 발명의 예 4에 따른 결정 실리콘막을 얻기 위한 공정도.
제5(a) 내지 5(e)도는 본 발명의 예 5에 따른 TFT 제조 공정도.
제6(a) 내지 6(f)도는 본 발명의 예 6에 따른 TFT 제조 공정도.
제7(a) 내지 7(d)도는 본 발명의 예 7에 따른 TFT 제조 공정도.
제8도는 활성 매트릭스 액정 장치에 이용된 집적 회로 기판의 예시도.
* 도면의 주요부분에 대한 부호의 설명
32 : 비정질 실리콘막 33 : 마스크
34 : 실리콘 산화막 46 : 레이저광
[본 발명의 배경]
본 발명은 결정성 반도체를 구비한 반도체 장치 제조 공정에 관한 것으로써, 또한, 전자 광학(electro-optical) 장치의 활성 매트릭스 회로 또는 이 능동 매트릭스 회로와 동일한 기판상에 형성된 구동 회로의 소자들을 스위칭하는 집적 회로에 이용되는 박막 트랜지스터(TFT)에 관한 것이다.
비정질 실리콘막은 TFT용 박막 트랜지스터로써 가장 쉽게 이용될 수 있다. 그러나, 비정질 실리콘막의 전기적 특성은 결정성 박막 반도체, 예컨대, 다결정 실리콘, 단결정 실리콘, 및 미세결정 실리콘보다 빈약하다. 결정 실리콘막은, 먼저 비정질 실리콘막을 형성한 다음, 결정화를 위해 그 막을 열처리함으로써 준비될 수 있다.
비정질 실리콘막의 결정화를 위한 열처리는 10시간 이상 동안 600℃ 이상의 온도에서 막을 가열하는 것이 필요하다. 이 열처리는 유리 표면을 손상시킨다. 예컨데, 활성 매트릭스 액정 표시 장치의 기판에 일반적으로 이용되는 코닝(corning) 7059 유리는 593℃에서 유리 뒤틀림(dstortion)이 발생하기 때문에 600℃ 이상의 온도로 가열하는 대면적 기판에 적합하지 않다.
본 발명의 연구에 의하면, 비정질 실리콘막의 결정화는 비정질 실리콘막의 표면 위에 니켈 또는 팔라듐, 또는 납과 같은 다른 원소를 미량 제공하는 것에 의해 약 4시간 동안 550℃에서 막을 가열함으로써 실행될 수 있다는 것을 알았다.
상기 원소들(이하에서는, 비정질 실리콘막의 결정화를 촉진하는 “촉매 원소” 또는 간단히 “촉매 원소”라 부름)은 플라즈마 처리 또는 기상 증착에 의해 상기 원소를 증착하거나, 이온 주입에 의해 상기 원소를 주입함으로써 비정질 실리콘막의 표면에 도입될 수 있다. 이 플라즈마 처리는, 평행 평판형 또는 양의 원주형(positive columnar type)의 플라즈마 CVD 장치에 촉매 원소를 포함하는 전극을 이용하여 가스 형태의 수소 또는 질소 분위기에서 플라즈마를 발생함으로써 촉매원소들이 비정질 실리콘막에 부가되는 처리이다.
그러나, 반도체내에 많은 양의 촉매 원소가 존재하는 것은 바람직하지 않다. 왜냐하면, 상기 반도체의 이용은, 그러한 반도체가 이용되는 장치의 신뢰성 및 전기적 안정성에 크게 손상을 주기 때문이다.
즉, 촉매 원소는 비정질 실리콘막의 결정화에 필요하지만, 결정화된 실리콘에 너무 많이 포함되는 것은 바람직하지 않다. 이러한 요건을 충족하기 위해서, 결정화된 실리콘내에서 비활성화되는 촉매 원소를 선택하고, 실리콘막내에 부가되는 원소의 양이 최소가 되도록 선택할 필요성이 있다. 이러한 목적 때문에, 상기 막에 포함될 촉매 원소의 양은 매우 정확하게 제어되어야 한다.
니켈을 이용하는 결정화 과정이 상세히 연구되었다. 얻어진 결과는 다음과 같다.
(1) 플라즈마 공정에 의해 비정질 실리콘막 내로 니켈을 포함시키는 경우, 비정질 실리콘막을 처리하기 전에 상당한 깊이로 니켈이 상기 막내로 유입되는 것을 발견했다.
(2) 니켈을 부가한 표면으로부터 최초의 핵형성이 발생한다.
(3) 비정질 실리콘막상에 기상 증착에 의해 니켈층을 형성할 때, 비정질 실리콘막의 결정화는 플라즈마 처리에 의해 실행하는 경우와 동일한 방법으로 발생한다.
(4) 상당이 많은 양의 니켈을 비정질 실리콘막 안에 포함시킬 때, 결정화를 위해, 또는 열결정화 이후에, 비정질 실리콘상에 레이저를 조사하는 경우, 니켈이 막의 표면에서 분리됨으로써 그러한 막이 활성 반도체 층으로 이용될 수 없다.
전술한 바를 고려할 때, 플라즈마 처리에 의해 유입된 모든 니켈이 실리콘 결정화를 촉진하도록 기능하는 것은 아니라고 추측된다. 즉, 많은 니켈량이 유입되면, 결정화를 촉진하는데 기여하지 않은 니켈의 잉여양이 존재한다. 이러한 이유 때문에, 본 발명자는 보다 낮은 온도에서 실리콘의 결정화를 촉진하는 기능을 하는 것은 니켈이 실리콘과 접촉하는 점 또는 면이라고 생각한다. 거의, 니켈이 원자의 형태로 정밀하게 분포되어야 한다고 가정된다. 즉, 니켈이 원자의 형태로 비정질 실리콘막의 표면 부근에 분포될 필요성이 있고, 니켈의 농도는 보다 낮은 온도에서의 결정화를 촉진하도록 충분히 높은 번위내에 있되, 가능한 한 작아야 한다고 추측된다.
미량의 니켈, 즉, 실리콘의 결정화를 가속할 수 있는 촉매 원소를, 예를 들면, 기상 증착법에 의하여 비정질 실리콘막의 표면 부근에 포함시킬 수 있다. 그러나, 기상 증착은 막의 제어에 단점이 있고, 따라서, 비정질 실리콘막에 포함되는 촉매 원소의 양을 정확하게 제어하는 데에 부적합하다.
[본 발명의 요약]
전술한 환경들을 고려하여, 본 발명의 제1 특징은, 촉매 원소를 이용하지 않는 경우에 필요한 온도보다 더 낮은 온도에서, 결정화를 촉진하는 촉매원소를 이용하여 결정성 실리콘막을 얻는 것이다. 특히, 가장 높은 처리 온도는 600℃ 이하가 되어야 한다. 또한, 본 발명의 목적은 결정성 실리콘막에서 촉매 원소의 농도를 제어하고(및 최소화하고) 생산성을 개선하는 것이다.
또한, 본 발명의 목적은 PN, PI 또는 NI 같은 적어도 하나의 전기적 접합을 형성하는 결정성 실리콘 반도체를 가진 반도체 장치, 예컨데, 박막 트랜지스터, 다이오우드, 광센서 등을 제조하는 것이다.
본 발명의 전술한 목적을 달성하기 위해, 그리고, 본 발명의 가장 일반적인 개념에 따라서, 본 발명의 제1 특징은, 촉매 원소 또는 그의 화합물을 함유하는 막을 실리콘막과 접촉하여 배치하고, 실리콘막 안으로 확산하는 촉매 원소의 도움으로 실리콘을 결정화하는 것이다.
상기 촉매를 제공하는 막의 전형적인 예는, 스핀 코팅과 같은 방법에 의해 용액으로부터 형성된 실리콘 산화막이다. 실리콘 산화막은 반도체 장치에 대한 절연막으로 가장 쉽게 이용할 수 있다. 즉, 촉매 재료는 실리콘 산화물을 함유하는 용액에 부가되는데, 그후 이 용액은 소량의 촉매 원소가 부가된 실리콘 산화막을 형성하도록 표면에 피복된다.
[본 발명의 상세한 설명]
본 발명에 따라서, 원자 형태 또는 화합물 형태의 촉매를 포함하는 실리콘 산화막은 비정질 실리콘막상에 실리콘막과 접촉하여 배치되고, 상기 실리콘막과 접촉하는 실리콘 산화막을 갖는 실리콘막은 열어닐링에 의해 결정화된다. 열어닐링동안, 촉매 원소는 실리콘 산화막으로부터 비정질 실리콘막 안으로 확산하여 결정화를 촉진한다.
본 발명의 가장 양호한 실시예에 따라서, 촉매 원소를 함유하는 실리콘 산화막은 실리콘 산화막을 형성하기 위하여 이용되는 용액을 이용하여 형성된다. 이 촉매 원소 또는 그의 화합물은 용액내에 소정의 농도로 유지된다. 실리콘 산화막의 이용은, 그것이 코팅에 의하여 쉽게 형성되고 가열 결정화동안 고온에 견딜 수 있기 때문에 유리하다.
본 발명의 상기 방법은 다음과 같은 장점을 가진다.
(a) 용액내 촉매의 농도는 정확하게 제어될 수 있고, (b) 실리콘막에 합체되는 촉매 원소의 양은, 실리콘막의 표면과 접촉하여 용액을 제공하는 경우, 용액속의 촉매 원소의 농도에 의하여 결정될 수 있고, (c) 비정질 실리콘막의 표면에 흡수되는 촉매 원소는 결정화를 촉진하는 촉매로 주로 기능함으로써 실리콘내 촉매의 양이 최소화될 수 있도록 한다.
촉매 원소를 포함하는 실리콘 산화막을 제조하기 위한 용액의 가장 일반적인 예는, 토쿄 오카주식회사에 의해 제조된 OCD(Ohka Diffusion Source) 용액이다. 이 OCD는 알콜 또는 케톤 같은 유기 용매로 용해된 실라놀계 모노머(moonomer) 또는 올리고머(oligomer)를 포함한다. 또한, 이 OCD는 유기 결합제 같은 적절한 부가물을 포함한다. 또한, 실리콘 산화물의 미세 입자들이 유기용매내에 분산되거나 용해된 다른 용액을 이용하는 것도 가능하다. 예컨데, 닛산 가가꾸 고교 주식회사의 의한 상표인 NT-L6008, NHC AT-732, NHC AT-741R 및 NHC CT-3301가 실리콘 산화막의 시작 재료로 이용될 수 있다.
예컨대, OCD 용액 및 촉매원소로 니켈을 이용할 때 다음과 같은 방법이 적용된다.
(1) 니켈 화합물을 OCD 용액에 직접 부가하거나, (2) 니켈 화합물을 용매속에서 용해시키고 이 용매를 OCD 용액에 부가한다.
상기 방법(1)의 경우에, 니켈 화합물은 OCD의 용매 속에서 분해되어야 한다. 예컨데, 니켈 아세틸 아세토네이트(nickel acetyl acetonate) 또는 2-에틸 헥사노익산 니켈(2-ethyl hexanoic acid nickel)은 이용 가능하다.
상기 방법(2)을 이용하는 경우에, 물, 알콜, 에스테르 또는 케톤 같은 용매는 니켈 화합물을 분해하는데 이용될 수 있다. 그러나, OCD 용액의 성분인 용매와 동일한 것을 이용하는 것이 바람직하다. 용매로써 알콜을 이용할 수 있는 니켈 화합물의 예는 니켈 보롬화물(nickel bromide), 니켈 초산염(nickel acetate), 니켈 수산염(nickel oxalate), 니켈 염화물, 니켈 요드화물(nickel iodide), 니켈 질산염, 니켈 황산염, 니켈 개미산염(nickel formate), 니켈 아세틸 아세톤 및 4-사이클로 헥실 니켈 낙산(4-cyclohexyl nicel Lutyric acid)이다.
또한, 계면 활성제를 촉매를 함유하는 용매에 부가하는 것이 유용하다. 또한, HMDS(헥사메틸 실라잔)와 같은 부착개선제, 예컨데, 토쿄 오카 고교에 의해 생산되는 OAP를, 그 사이의 밀착성을 증가하기 위해서 촉매 원소를 함유한 원소로 피복될 표면상에 인가하는 것도 유용하다.
상기 예에서, 니켈 화합물은 용액내에 완전히 분해된다. 그러나, 니켈 원소 또는 니켈 화합물이 균일하게 분산되어 있는 에멀젼(emulsion) 같은 용액을 이용하고, 그러한 용액을 OCD 안에 부가하는 것이 가능하다.
니켈 이외의 다른 촉매 원소가 상기 설명된 것과 동일하게 이용될 수 있다.
용액에 부가되는 촉매의 양은, 이용되는 용액의 종류에 따라 달라지지만, 약 20 내지 5000ppm이 되어야 하고, 농도 2.0wt%에서 실리콘 산화막을 포함하는 OCD 용액에 대하여 200-2000ppm 인 것이 바람직하다.
또한, 촉매 원소를 함유한 OCD 용액을 실리콘막의 선택된 부분에 적용함으로써 비정질 실리콘막의 결정화를 선택적으로 실행할 수 있다. 특히, 결정화는 실리콘 산화막이 형성되는 영역으로부터 실리콘 산화막이 인가되지 않는 영역쪽으로 진행한다. 상기 경우에 있어서, 결정은 실리콘막의 표면과 거의 평행하게 성정하며, 이하에서 본 발명의 발명가는 그러한 영역을 측면 성장 영역이라 부른다.
결정막의 측면 성장 영역은, 촉매를 함유하는 실리콘 산화막이 직접 제공되는 영역과 비교하여, 낮은 농도로 촉매 원소를 함유하는 경향이 있다. 따라서, 측면 성장 영역은, 활성 영역에서 불순물의 농도가 일반적으로 낮아야 하기 때문에, 반도체 장치의 활성 영역으로 특히 유리하다. 따라서, 활성 영역으로 상기 측면 성장 영역을 이용하여 반도체 장치를 제조하는 것이 유리하다.
본 발명에 있어서, 니켈은 가장 양호한 촉매 원소로써 설명된다. 그러나, 다른 촉매 원소가 동일한 방법으로 이용될 수 있다는 것이 이해될 것이다. 상기 원소의 예는 Pd, Pt, Cu, Ag, Au, ln, Sn, Pb, P, As 및 Sb이다. 또한, 일본 주기율표의 VIII, IIIb, IVb 및 Vb 그룹으로부터 선택된 한 개 이상의 원소를 선택하는 것이 가능하다.
Fe를 이용하는 경우에, 철염(iron sallt), 예컨데 FeBr26H2O, FeBr36H2O, Fe(C2H3O2)3xH2O, FeCl24H2O, FeCl36H2O, FeF33H2O, Fe(NO3)9H2O, Fe3(PO4)8H2O, 및 FePO42H2O를 이용할 수 있다.
Co를 이용하는 경우에, 코발트 염, 예컨데 CoBr6H2O, Co(C2H3O2)24H2O, CoCl26H2O, CoF2xH2O, 및 Co(NO3)26H2O를 이용하는 것이 가능하다.
Ru를 이용하는 경우에, 루테니음 염, 예컨데 RuCl3H2O를 이용하는 것이 가능하다.
Rh를 이용하는 경우에, 로듐 염, 예컨데, RhCl33H2O를 이용하는 것이 가능하다.
Pd를 이용하는 경우에, 팔라듐 염, 예컨데, PdCl3H2O를 이용하는 것이 가능하다.
Os를 이용하는 경우에, 오스뮴 염, 예컨데, OsCl3를 이용하는 것이 가능하다.
Ir을 이용하는 경우에, 이리듐 염, 예컨데, IrCl33H2O 및 IrCl4를 이용하는 것이 가능하다.
Pt를 이용하는 경우에, 플래티늄염 예컨데, PtCl45H2O를 이용하는 것이 가능하다.
Cu를 이용하는 경우에, Cu(CH3COO)2, CuCl22H2O 및 Cu(NO3)23H2O 같은 구리 화합물을 이용하는 것이 가능하다.
Au를 이용하는 경우에, AuCl3H2O, AuHCl44H2O, AuNaCl42H2O 같은 금 화합물을 이용하는 것이 가능하다.
비정질 실리콘막상에 형성된 실리콘 산화막에 포함되어 있는 촉매 원소는 열처리에 의하여 비정질 실리콘막으로 확산하여 실리콘막의 결정화를 촉진하게 된다. 실리콘 산화막에서의 촉매 원소의 확산 계수가 비정질 실리콘막에서의 확산 계수와 비교하여 매우 작다는 것을 주목해야 한다. 이러한 이유 때문에, 실제로 결정화를 촉진하도록 작용하는 촉매 원소는 실리콘 산화막 및 비정질 실리콘막의 부근에 존재하는 촉매 원소의 일부만이다. 다시 말하면, 실리콘막과 접촉하는 실리콘 산화막의 계면 영역에 존재하는 촉매 재료가 실리콘막 안으로 확산한다. 이러한 이유 때문에, 실리콘 산화막을 이용하는 것은, 실리콘 산화막의 두께가 일정하지 않을 때 조차도 실리콘막에 포함되는 촉매의 양이 일정하다는 장점이 있다.
또한, 가열 시간 또는 온도를 제어함으로써 비정질 실리콘막 안으로 확산하는 촉매 재료의 양을 제어하는 것이 가능하다.
[예 1]
본 실시예에서, 촉매 재료를 포함한 OCD 용액을 비정질 실리콘막상에 피복하여 실리콘 산화막을 형성한 다음 결정화를 실행한다.
제1(a)도를 참조하면, 기판(11)은 100㎜ x 100㎜ 치수를 갖는 코닝 7059 유리이다. 초기에, 비정질 실리콘막(12)은 공지된 플라즈마 CVD 또는 LPCVD 방법에 의해 100Å 내지 1500Å 예컨데, 1000Å의 두께로 형성된다.
이 형성된 비정질 실리콘막(12)은 플루오르화산으로 처리되어 오염물 또는 자연적으로 형성된 산화막을 제거한다. 후속하여, 촉매 원소로써 니켈을 함유하는 산화막(13)이 다음과 같은 방법으로 형성된다.
초기에, OCD 용액(Tokyo Ohka에 의해 생산된 OCD 2 Si 5900)을 준비한다. 또한, 니켈(II) 아세틸아세토네이트는 메틸 아세테이트로 용해된다. 이 용액은, SiO2의 농도가 2.0 중량%가 되도록, 그리고 니켈의 농도가 200 내지 2000ppm이 되도록 제어되는 방식으로 혼합된다. 이것은 상기 막내 실리콘 산화물에 대한 니켈의 비율이 1:0.1 내지 1:0.01이라는 것을 의미한다. 앞에서 혼합된 용액을 비정질 실리콘막(12)이 표면상으로 10ml 떨어뜨리고, 그후, 스핀 코팅을 실행하도록, 기판을 스피너(15)에 의해 15초 동안 2000rpm으로 회전시킨다. 다음, 30분 동안 250℃에서 프리베이킹(prebaking)이 실행되어 니켈을 함유한 1300Å의 두께를 갖는 실리콘 산화막(13)을 얻는다. 이 프리베이킹 온도는 사용된 니켈 화합물의 분해온도에 따라 결정된다. 또한, 실리콘 산화막의 두께는 스핀 코팅의 회전 속도 또는 용매에 대한 실리콘 산화물의 농도를 제어함으로써 결정될 수 있다. 본 발명가는 실행을 통해 200 내지 1300Å의 두께가 적합하다고 생각한다.
다음, 상기 구조는 질소 분위기에서 4시간 동안 550℃의 노(furnace) 안에서 가열된다. 결과적으로, 결정 상태의 실리콘막(12)이 기판(11)상에 얻어진다. 이 열처리 온도는 450℃ 이상인 것이 양호하다. 만약 450℃ 이하인 경우, 열처리 시간이 길어져야 하므로 생산성이 향상되지 않는다. 또한, 온도가 550℃ 이상일 경우, 유리 기판의 내열성에 관하여 주의해야 한다.
촉매 원소를 함유한 실리콘 산화막이 비정질 실리콘막 아래에 형성될 수도 있다는 것을 알 수 있을 것이다. 이경우에, 용액이 기판상에 형성되어 실리콘 산화막을 형성하고, 그후 비정질 실리콘막이 그위에 형성된다. 이 경우, 실리콘 산화막은 유리 기판상에 저지층(blocking layer)의 기능을 가질 것이다.
또한, OCD 용액속에 니켈의 농도는 용액속의 SiO2의 농도에 따라 결정되어야 한다. 실리콘 산화막으로부터 실리콘으로 확산하는 니켈의 양은 열 어닐링동안의 시간 및 온도에 따라 영향받는다는 것을 고려하여야 한다.
[예 2]
본 실시예에서, 니켈을 함유한 실리콘 산화막은 비정질 실리콘막상에 선택적으로 형성된다.
제2(a)도를 참조하면, 10 평방 센치미터의 코닝 7059 유리가 기판(21)으로써 이용된다. 비정질 실리콘막(22)은 공지된 플라즈마 CVD 방법을 통하여 1000Å 두께로 기판(21)상에 형성된다.
오염물질 또는 자연 형성된 산화막을 제거하기 위하여 플루오르화수소산으로 비정질 산화막(23)을 처리한 후, 니켈을 함유하는 실리콘 산화막(23)이 산화막의 선택된 부분에 아래 기술된 방법으로 형성된다.
초기에, 니켈(11) 아세틸아세토네이트는 OCD 용액(Tokyo Ohka에 의해 생산되는 OCD계 2 Si 2000)에 직접 혼합된다. 이 OCD 용액의 니켈 원소 농도는 200 내지 2000ppm이 되도록 제어된다.
상기 용액을 비정질 실리콘막(22)의 표면상에 10ml 떨어뜨린 다음, 15초 동안 2000rpm에서 스피너를 이용하여 스핀 코팅을 수행한다. 300Å 두께의 니켈 함유 실리콘 산화막(23)은 30분 동안 250℃에서의 프리베이킹에 의해 형성된다. 프리 베이킹 온도는 니켈(11) 아세틸아세토네이트의 분해가 235℃에서 완료되는 사실을 고려하여 결정된다. 그러나, 만약 프리 베이킹의 온도가 너무 높으면, 니켈 원소는 프리 베이킹동안 비정질 실리콘막 안으로 확산한다.
그후, 실리콘 산화막(23)은 공지된 포토리소그래피공정을 통하여 원하는 패턴으로 패터닝된다. 이 패터닝은 1/100 HF를 이용하여 쉽게 행해지는데, 이 이유는 OCD 용액으로부터 형성된 실리콘 산화막(23)의 에칭율이 초당 수십 Å 정도로 빠르기 때문이다. 따라서, 실리콘 산화막은 실리콘 산화막(22)을 손상시키지 않고 패터닝될 수 있다. 결과적으로, 실리콘 산화막(23)의 패턴은, 제2(b)도에 도시된 것같이, 니켈이 주입되는 비정질 실리콘막의 선택된 부분에 형성된다. 또한, 더욱 우수한 패턴을 덮기 바란다면 건식 에칭을 이용하는 것이 가능하다.
다음, 상기 패터닝에 이용된 포토레지스트(도시않됨)를 제거하고, 상기 표면은 매우 묽은 플루오르수소산 용액(1/100 이하)으로 세척한다. 이 플루오르수산화 용액의 농도는 실리콘 산화막(23)에 손상을 입히지 않도록 충분히 묽어야 한다.
다음, 상기 구조는, 예 1과 동일한 방법으로 실리콘막(22)을 결정화하기 위해서, 질소 분위기에서 4시간 동안 550℃에서 노(furnace)로 열처리된다. 그러나, 본 예의 결정 성장은, 결정이 제2(c)도에 화살표로 도시된 바와 같이 영역(24)에서 영역(25)쪽으로 측면 성장하는 점에서, 예 1과 다르다. 이 영역(24)은, 그위에 형성된 실리콘 산화막으로부터 니켈이 직접 유입되는 영역을 나타낸다. 영역(25)은 니켈이 직접 유입되지 않은 영역을 나타낸다. 측면 성장 영역에서 결정 성장의 방향은 실질적으로 [111]축으로 배열된다.
영역(24)의 니켈 농도는 용액의 농도, 열처리 온도 및 시간을 제어함으로써 1 x 1016내지 1 x 1019원자/㎤의 범위내 제어될 수 있다. 영역(25)의 니켈 농도는 영역(24)의 니켈 농도보다 작다. 또한, 실리콘막내 니켈의 농도는 실리콘 산화막의 두께가 어떤 값보다 크면 거의 영향을 받지 않는다는 것에 주목해야 한다. 이것은, 실리콘 산화막내의 니켈의 확산 계수가, 니켈이 촉매로써 실리콘막 안으로 확산하는 실리콘막(22)의 계면 부근의 수십 Å 범위의 실리콘 산화막의 단지 일부분이 되도록 매우 작기 때문이다.
이와 같이 얻어진 결정성 실리콘막은 플라즈마 처리를 통하여 니켈을 주입한 경우와 비교하여 플루오르화수소산에 대하여 개선된 저항성을 갖는다. 예컨데, 콘택트 홀(contact hole)을 형성하기 위하여 층간 절연막 또는 게이트 절연막으로 결정성 실리콘막상에 형성되는 실리콘 산화막을 패터닝하는 것이 필요할 경우, 버퍼 플루오르화수소산은 일반적으로 에칭제(etchant)로써 이용된다. 결정성 실리콘막이 플루오르화수소산에 대하여 충분한 저항성을 가지고 있지 않은 경우, 실리콘막 손상없이 실리콘 산화막만 선택적으로 제거하는 것이 어렵다. 그러나, 본 발명의 경우에 큰 선택비(즉, 실리콘 산화막과 결정성 실리콘막의 에칭비 차이)가 얻어질 수 있으며, 따라서 실리콘 산화막만 제거할 수 있다.
상기 기술된 바와 같이, 측면 성장 영역은 보다 낮은 촉매 원소 농도를 가지며, 우수한 결정성을 가진다. 따라서, 이 영역은 박막 트랜지스터 같은 반도체 장치의 활성 영역으로써 이용될 수 있다.
[예 3]
촉매 원소를 선택적으로 주입하는 다른 예가 본 예에서 기술될 것이다. 제3(a)도를 참조하면, 비정질 실리콘막(32)은 공지된 플라즈마 CVD를 통하여 1000Å의 두께로 유리 기판(31)상에 형성된다. 다음, 실리콘 산화막(33)이 1000Å 두께로 형성되고 마스크를 형성하기 위하여 패터닝된다.
플루오르화수소산을 이용하여 표면으로부터 오염물 또는 자연 산화막을 제거한 후, 촉매로써 니켈을 함유한 실리콘 산화막(34)이 아래에 기술된 방법으로 형성된다.
초기에, 2-에틸 헥사노익산 니켈 용액은, 용액속에 SiO2농도가 4.0중량%이고 니켈의 농도가 200 내지 2000ppm이 되는 방법으로, OCD 용액(Tokyo Ohka에 의해 생산된 OCD형 2 Si5900)에 혼합된다.
상기 용액 100㎖량을 비정질 실리콘막(32) 표면으로 떨어뜨린후, 스핀 코팅이 15초동안 2000rpm으로 스피너(spinner)를 사용해서 수행된다. 결과적으로, 마스크(33)의 스텝에 의해 발생된 스텝이 표면에서 거의 사라진다. 60분동안 섭씨 350도에서 프리베이킹(prebaking)이 수행되어 니켈을 포함하는 실리콘 산화막(34)을 형성한다. 프리베이킹 동안, 니켈은 영역(35)으로부터 비정질 실리콘막(32)으로 확산한다. 따라서, 실리콘막으로 확산되는 니켈량은 프리베이킹 시간 및 온도를 변화시켜서 제어될 수 있다.
상기 프리베이킹 후, 제3(b)도에 도시된 바와 같이, 필요하다면 실리콘막의 일부(35)를 남기고 실리콘 산화막(34)은 제거된다. 또한, 영역(35)은 매우 높은 농도로 니켈을 포함한다. OCD 용액으로부터 형성된 실리콘 산화막(34)은 위에서 설명한 바와 같이 쉽게 제거될 수 있다.
그후, 비정질 실리콘막(32)은 질소 분위기(atmosphere)에서 4시간동안 섭씨 550도의 열처리로 결정화된다. 이때에, 결정체는, 도면에서 화살표로 도시한 바와 같이, 영역(36)으로부터 영역(37)으로 성장한다. 영역(36)은 니켈이 직접적으로 유입되는 영역인 반면에 영역(37)은 니켈이 직접적으로 유입되지 않는 영역이다.
결정성 실리콘막의 영역(37) 표면은 {111} 평면을 갖는다. 왜냐하면 결정성장이 실리콘 산화막으로 덮여진 표면을 갖는 영역(37)에서 발생하기 때문이다. 다른 한편으로, 예 2의 측면 성장 영역(25)은 {111} 평면을 갖지 않는다. 왜냐하면 결정성장이, 덮혀지지 않은 표면, 즉, 자유로운(free) 표면을 갖는 영역(25)에서 발생하기 때문이다.
[예 4]
본 실시예에서, 본 발명에 따라 형성되는 결정화된 실리콘막은 또한 레이저광을 조사하여 결정성이 개선된다. 제4(a)도에서, 비정질 실리콘막(42)은 10평방 센터미터인 코닝(corning) 7059 유리기판(41)상에 공지된 플라즈마 CVD에 의해 1000Å의 두께로 형성된다.
그 위에 형성된 오염물질 또는 자연(natural) 산화막을 제거하기 위해 비정질 실리콘막(44)을 플루오르화수소산으로 처리한 후, 니켈을 함유한 실리콘 산화막(43)이 이하에 설명되는 방법으로 상기 막의 선택된 막 부분상에 형성된다.
처음에, 니켈(II) 아세틸아세토네이트는 ODC 용액(Tokyo Ohka에서 생산한 OCD 형태 2 Si 20000)내에 직접 혼합된다. OCD 용액내 니켈 성분 농도는 200-2000ppm이 되도록 제어된다.
상기 용액 10㎖ 량을 비정질 실리콘막(22) 표면에 떨어뜨린 후, 스핀 코팅이 15초동안 2000 rpm으로 스피너를 사용해서 수행된다. 니켈을 함유한 1300Å 두께의 실리콘 산화막(43)은 30분동안 섭씨 250도에서의 프리베이킹에 의해 형성된다. 프리베이킹 온도는 니켈(II) 아세틸아세토네이트 분해가 약 섭씨 235도에서 완료된다는 사실을 고려해서 결정된다. 그러나, 프리베이킹 온도가 너무 높으면, 니켈 성분은 프리베이킹동안 비정질실리콘막으로 확산한다.
그후 실리콘 산화막(43)은 공지된 포토리소그래피 방법을 통해 원하는 패턴으로 패터닝된다. 패턴은 1/100 HF를 사용해서 쉽게 행해지는데, 왜냐하면 OCD 용액으로부터 형성된 실리콘산화막(43)의 에칭율이 초당 수십 Å만큼 빠르기 때문이다. 따라서, 실리콘 산화막은 실리콘 산화막(42)을 손상시킴이 없이 패터닝될 수 있다. 결과적으로, 실리콘 산화막(43) 패턴은, 제4(b)도에 도시한 바와 같이, 니켈이 유입되는 비정질 실리콘막중 선택된 부분상에 형성된다.
그후, 상기 패터닝 단계에서 사용된 포토레지스트가 제거되고 표면은 매우 묽은 플루오르화화수소산 용액(1/100 보다 적은)으로 세척된다. 플루오르화수소산 용액 밀도는 실리콘 산화막(43)을 손상시키지 않기 위해 충분히 묽어야 한다.
그후, 상기 구조는 질소 대기에서 4시간동안 550℃에서 노(furnace) 어닐링되어 실리콘막(42)을 결정화한다. 결정체는 제4(c)도에서 화살표로 도시했듯이, 영역(44)으로부터 영역(45)으로 측면 성장한다. 영역(44)은 그 위에 형성된 실리콘 산화막에 의해 니켈이 직접 유입되는 영역을 나타내는 반면에, 영역(45)은 니켈이 직접 유입되지 않는 영역을 나타낸다. 측면 성장 영역내 결정성장 방향은 [111]인 결정체 측에 실질적으로 정렬된다.
영역(44)에서 니켈 농도는 용액 밀도, 열 처리 온도 및 시간을 제어함으로써 1 x 1016내지 1 x 1019원자/㎤으로 제어된다. 영역(45)에서 니켈 농도는 영역(44)보다 낮게 된다. 두께가 소정값보다 크다면 실리콘막내 니켈 농도가 실리콘 산화막 두께에 의해 영향받지 않는다.
본 예에서, 이와같이 얻어진 결정화된 실리콘막의 전체 표면은, 제4(d)도에 도시한 바와 같이, 레이저광(46)이 조사되어 결정성이 또한 증가된다. 전력 밀도 200mJ/㎠ 내지 350mJ/㎠, 예컨데 350mJ/㎠인, 예컨데, KrF 엑시머레이저(파장 : 248㎚)가 사용된다.
상기 조사(irradiation)에서, 니켈이 직접적으로 유입되는 영역(44)이, 영역(45)보다 레이저 조사에 대한 저항성이 약하기 때문에, 실리콘 산화막(43)은 레이저광에 대한 저지층 역할을 한다.
또한, 실리콘 산화막(43)에 레이저 조사가 수행될 때, 니켈이 실리콘 산화막(43)으로부터 실리콘 막으로 확산되는 것을 방지하기 위해 기판을 가열하지 않는 것이 바람직하다. 예컨데, 기판은 섭씨 300도보다 높지 않은 온도에서 유지되어야 한다. 대안으로, 실리콘산화막(43)이 레이저 조사전에 제거되며, 기판은 레이저 조사동안 더 높은 온도로 가열될 수 있다. 그러나, 레이저 비임 강도는 영역(44)을 손상시키지 않도록 제어되어야 한다.
그러므로, 결정화를 위해 레이저 조사만이 이용되는 경우와 비교할 대 실리콘막의 결정성을 더욱 증가시키는 것이 가능하다.
또한, 레이저 대신에, 플래시 램프(flash lamp)와 같은 다른 강한 광원, 특히, 적외선 조사를 사용하는 것이 가능하다. 적외선이 유리 기판에 의해 흡수되지 않기 때문에, 실리콘막만을 가열하는 것이 가능하다. 상기 조사는 일반적으로 빠른 열 어닐링(rapid thermal annealing; RTA) 또는 빠른 열처리 공정(rapid thermal process; RTP)이라 불린다.
[예 5]
본 발명에 따라 픽셀 TFT로써 TFT를 제조하는 예가 본 예에서 설명될 것이다. TFT는 활성 매트릭스 액정 장치의 각 픽셀에 제공되는 스위칭 소자로써 사용될 수 있다. 또한, TFT는 소위 박막 집적 회로에서 사용될 수 있다.
제5(a)도에서, 불순물 차단층으로써 2000Å인 실리콘 산화층(도시안됨)을 갖는 유리 기판(11)이 준비된다. 기판상에는, 공지된 플라즈마 CVD를 통해 1000Å 두께의 비정질 실리콘막(104)이 형성된다. 비정질 실리콘막(104)상에는, 니켈을 함유한 실리콘 산화막(100)이 예 1에서 설명한 것과 동일한 방법으로 형성된다.
비정질 실리콘막은 그 위에 형성된 실리콘 산화물(100)과 함께 열 어닐링에 의해 결정화된다. 결정화 후, 실리콘 산화막(100)은 버퍼 플루오르화수소산을 사용함으로써 제거되고, 그후 결정체 실리콘막이, 제5(b)도에 도시했듯이, 실리콘 섬(island)(116)으로 패터닝한다. 소스, 드레인 및 채널 영역은 실리콘 섬(116)내에 형성된다.
그후, 제5(b)도에서, 게이트 절연막으로써 실리콘 산화막(105)이 200 내지 1500Å, 예컨데, 1000Å 두께로 형성된다. 실리콘 산화막(105)은 TEOS(tetraethoxysilane)를 사용하는 RF 플라즈마 CVD 방법에 의해 적층된다. 즉, TEOS가 분해된 후, 섭씨 150 내지 600도 범위, 양호하게는, 섭씨 300 내지 450도인 기판 온도에서 산소와 함께 적층된다. TEOS 및 산소의 압력비는 총 압력 0.05 내지 0.5 torr일 때 1:1 내지 1:3이다. RF 전력은 100 내지 250 와트이다. 한편, 실리콘 산화막은, 기판 온도를 350-600℃, 양호하게는 400-550℃로 유지하면서 가스 상태의 오존과 함께 시작 기체(starting gas)로써 TEOS를 사용하는 정상압력 CVD 및 감압 CVD에 의해 형성될 수 있다. 그렇게 적층된 막은 30 내지 60분의 지석기간 동안 섭씨 400 내지 600도인 온도 범위에서 산소 또는 오존하에서 어닐링된다.
그후, 선택적으로, KrF 엑시머 레이저(파장 458㎚, 펄스폭 20nsec) 또는 그것과 동등한 강한 광이 조사되어 결정성을 개선한다. 특히, 적외선 방사를 사용하는 RTA 적용이 특히 효과적인데, 왜냐하면 실리콘막이, 유리 기판을 가열함이 없이, 선택적으로 가열되기 때문이다. 더욱이, RTA는 절연 게이트 전계 효과 반도체 장치의 제조에 특히 유용한데, 이는 RTA가 실리콘 층과 실리콘 산화막 사이의 인터페이스 레벨을 감소시키기 때문이다.
계속하여, 알루미늄막이 전자 빔 증발을 통해 2,000Å 내지 1㎛의 두께로 증착되며, 게이트 전극(106)을 형성하도록 패터닝된다. 알루미늄 막은 0.15-0.2중량%로 스칸듐을 포함할 수 있다. 다음, 1 내지 3%의 주석산을 포함하고 약 pH7로 제어되는 에틸렌 글리콜 용액에 기판을 담궈, 양극으로 알루미늄 게이트 전극을 사용하고 음극으로 백금을 사용하여 양극 산화를 한다. 양극산화는 먼저 일정 비율로 220V까지 전압을 증가시키고 다음에 1시간동안 220V에서 전압을 유지시킴으로써 산화를 완료하는 것으로 실행된다. 정전류 상태를 유지하는 동안 전압은 양호하게는 2 내지 5V/min의 비율로 증가된다. 양극 산화물(109)은 1,500 내지 3,500Å, 양호하게는 2,000Å의 두께로 형성된다.
다음 제5(c)도를 참조하면, 인 이온이 자기-정렬 방법으로 게이트 전극 부분을 마스크로서 사용하는 이온 도핑 방법(또는 플라즈마 도핑)에 의해 실리콘 섬 부분으로 주입된다. 도핑 가스로서 인화수소(PH3)가 이용된다. 도즈량은 1 내지 4 x 1015원자/㎠이다. 또한, KrF 엑시머 레이저(파장 248㎚, 펄스폭 20nsec)가 이온 도핑에 기인하여 손상된 결정성을 개선하기 위해 조사된다. 레이저의 에너지 밀도는 150 내지 400mJ/㎠이며, 양호하게는 200 내지 250mJ/㎠이다. 이와같이, n형 불순물 영역(108 및 109)이 형성된다. 이들 영역의 시트 저항은 200 내지 800Ω/스퀘어이다.
이러한 레이저 어닐링 단계는(실리콘 모니터상에서 측정되는 바와 같이), 1,000 내지 1,200℃ 정도로 실리콘막 온도를 빠르게 증가시키는 단계를 구비하는 RTA 처리 즉, 플래시 램프를 사용하는 빠른 열 어닐링 공정으로 대체될 수 있다.
제5(d)도는 참조하면, 이후, 산소와 함께 TEOS를 사용하는 플라즈마 CVD에 의해서 또는 오존과 함께 TEOS를 사용하는 감압 CVD 또는 정규 압력 CVD에 의해 층간 절연체(110)로서 실리콘 산화막이 3,000Å의 두께로 증착된다. 기판 온도는 250 내지 450℃의 범위이며, 예를 들면, 350℃이다. 이후에, 최종적인 실리콘 산화막을 기계적으로 연마하여 매끄러운 표면이 얻어지게 된다. 그위에 ITO 코팅이 스퍼터링에 의해 증착되고 픽셀 전극(111)을 제공하도록 패터닝된다.
제5(e)도에 도시된 바와 같이, 층간 절연체(10)를 에칭하여 소스/드레인 영역에 콘택트홀을 형성하고, 상호 접속부(112 및 113)는 상호 접속부(113)와 픽셀전극(111)을 접속하도록, 크롬 또는 티타늄 질화물을 사용하여 형성된다.
본 발명에서 형성된 결정성 실리콘막은 플루오르화 수소산에 대한 충분한 저항성을 가지고 있으므로, 충분한 신뢰성을 갖는 콘택트홀을 형성하도록 10ppm의 플루오르화 수소산 수성 용액을 사용하는 것이 가능하다.
최종적으로, 상기 구조는 실리콘막을 수소 처리하도록 0.1 내지 2시간 동안 300 내지 400℃의 온도 범위에서 수소내에서 어닐링된다. 이와같이, TFT는 제조된다. 동일한 구조를 갖는 다수의 TFT가 액정 장치의 활성 매트릭스 회로를 형성하도록 동일 기판상에 동시에 형성될 수 있다. 제5(e)도에 도시된 TFT는 소스 및 드레인 영역(108 및 109)과 채널 영역(114)을 갖는다. 또한 참조번호 115는 NI 접합을 도시한다.
본 예에 따라, 활성층에 함유된 니켈의 농도는 1 x 1016내지 3 x 1018원자/㎤의 범위이다.
[예 6]
본 예에 있어서, 반도체 장치의 활성 영역은 결정이 측면 방향(즉, 기판 표면과 평행하게)으로 성장하는 경정성 실리콘막의 영역을 이용함으로써 형성된다. 그러한 영역을 이용함으로써, 활성 영역내 촉매 원소의 농도를 줄이는 것이 가능하다. 따라서, 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
본 예는 특히 활성 매트릭스 장치의 픽셀을 제어하는데 이용되는 TFT 제조에 관련한다. 제6(a) 내지 6(f)도는 이러한 예에 따른 TFT 제조를 나타내는 단면도이다.
제6(a)도를 참조하면, 기판(201)이 세척되어 그 표면상에 실리콘 산화막(202)이 제공된다. 실리콘 산화막(202)은, 시작 가스로 테트라에톡시실란과 산소를 이용하는 플라즈마 CVD를 통해 형성된다. 실리콘 산화막의 두께는 예컨데 2000Å이다. 그후, 500 내지 1500Å 범위이며 예컨데 1000Å 두께의 진성 형태의 비정질 실리콘막(203)이 실리콘 산화막(202)상에 형성되고, 그후 500 내지 2000Å의 범위이며 예컨데 1000Å인 실리콘 산화막(205)이 비정질 실리콘막 상에 형성된다. 또한 실리콘 산화막(205)은, 비정질 실리콘막이 노출되는 개구(206)를 선택적으로 에칭된다.
다음, 실리콘의 결정화를 촉진하기 위해 니켈을 함유하는 실리콘 산화막(207)이 예 3에서와 동일한 방법으로 형성된다.
예 3에서 설명된 바와 같은 프리베이킹 후에, 실리콘 산화막(207)은 제거되며, 기판은 실리콘막(203)을 결정화하도록 질소 분위기에서 4시간동안 500-620℃로 어닐링된다. 결정화는 실리콘막이 니켈 함유 실리콘 산화막과 직접 접촉하는 개구(206) 밑의 영역에서 시작하여 기판과 평행한 방법으로 진행된다. 도면에서, 참조번호(204)는 실리콘막에 직접 니켈이 부가되어 결정화되는 실리콘막의 영역을 나타내며, 참조번호(203)는 결정이 측면방향으로 성장하는 부분을 나타낸다. 측면 방향으로 성장한 결정은 약 25㎛의 길이가 된다. 또한, 결정 성장의 방향은 대체적으로 결정화 축들(111)을 따르게 된다.
결정화 후에, 실리콘 산화막(205)은 제거된다. 동시에, 개구(206)내 실리콘막상에 존재하는 산화막이 제거된다. 또한, 실리콘막은, 제6(b)도에 도시된 바와 같은 섬 형태인 활성층(208)을 형성하도록, 드라이 에칭에 의해 패터닝된다. 니켈은 니켈이 직접 부가되는 개구(206) 하부뿐 아니라 결정의 상부 끝부분이 존재하게 되는 부분에도 고 농도로 실리콘막에 포함된다는 것을 알아야 한다. 실리콘막의 패터닝은, 패터닝된 실리콘막(208)이 고 농도의 니켈을 포함하는 부분을 포함하지 않게 되는 방법으로 실행되어야 한다.
제6(b)도를 참조하면, 패터닝된 활성층(208)은, 그 표면을 산화하여 1000Å의 실리콘 산화막(209)을 형성하도록, 한시간 동안 500 내지 600℃ 범위, 통상 550℃에서 10atm의 100% 수증기를 포함하는 분위기에 노출된다. 산화후에, 기판은 400℃에서 암모늄 분위기(1 atm, 100%)에 유지된다. 이러한 조건에서, 실리콘 산화막(209)은, 실리콘 산화막(209)을 질화하도록, 30 내지 180초동안, 0.6 내지 4㎛ 범위, 예를 들면 0.8 내지 1.4㎛ 범위의 파장에서 강도 피크를 갖는 적외선 광선으로 조사된다. HCI는 0.1 내지 10%로 상기 분위기에 부가될 수 있다. 할로겐 램프가 적외선 광선의 광원으로 이용된다. IR 광의 세기는, 모니터링 단결정 실리콘 웨이퍼 표면의 온도가 900-1200℃ 사이에 있도록 조절된다. 좀더 구체적으로, 온도는 단결정 실리콘 웨이퍼에 끼워진 열전쌍(thermocouple)에 의해 모니터되고, IR 광원쪽으로 역전송(피드백)된다. 이 실시예에서 온도 증가율은 50-200℃/sec 내에서 일정하게 유지되고 또한 기판은 20-100℃/sec로 자연적으로 냉각된다. IR 광은 실리콘 막을 선택적으로 가열할 수 있기 때문에 유리 기판의 가열을 최소화하는 것이 가능하다.
제6(c)도에서, 알루미늄 막은 스퍼터링에 의해 3000-8000Å, 예컨대 6000Å의 두께로 형성되고, 게이트 전극(210)으로 패터닝된다. 알루미늄 막은 0.01-0.2%의 스캔듐(Sc; scandium)을 포함하는 것이 바람직하다.
그 다음에는 제6(d)도에 도시한 것처럼, 알루미늄 전극의 표면은 양극산화되어서 양극 산화막(211)이 형성된다. 양극산화는 1-5%의 타타르산을 함유하는 에틸렌 글리콜 용액에서 이루어진다. 양극 산화막의 두께는 2000Å이며, 이 양극 산화막의 두께는 이하에서 설명되는 것처럼 오프셋 게이트 영역의 두께를 결정할 것이다.
제6(e)도에서, 게이트 전극과 주변의 양극 산화막을 마스크로 사용하여 N형 도전성 불순물(여기서는 인; phosphorous)이 이온 도핑방법에 의해 자기 정렬방식으로 활성층속에 주입되어 불순물 영역(212, 213)을 형성한다. 도펀트 기체로는 인화수소(포스핀; PH3)을 사용한다. 가속 전압은 60 내지 90kV, 예컨대 80kV이다. 도즈량은 1x1015~8x1015㎝-2, 예컨대 4x1015㎝-2이다. 도면에서 볼 수 있는 바와 같이, 불순물 영역(212, 213)은 게이트 전극으로부터 거리 “x”만큼 오프셋되어 있다. 이렇게 구성하면, 역바이어스 전압(즉, NTFT인 경우에는 (-)전압)을 게이트 전극에 인가할 때 발생하는 누설전류(오프전류)를 줄일 수 있다는 장점이 생긴다. 특히, 픽셀 전극에 축적되어 있는 전기적 전하들은 양질의 화면을 얻기 위해서는 누설되지 않고 유지되어야 하기 때문에, 이러한 오프셋 구성은 이 실시예에서 처럼 TFT를 활성 매트릭스의 픽셀을 스위칭하는 데에 사용할 때 아주 유리하다.
그 다음, 레이저 조사로 어닐링(annealing)처리가 수행된다. 레이저로는 KrF 엑시머 레이저(파장: 248㎚, 펄스폭 20nsec) 또는 다른 레이저를 사용한다. Krf 엑시머 레이저인 경우에 레이저 조사 조건은, 에너지 밀도가 200-400 mJ/㎠, 예컨대 250 mJ/㎠이고, 샷(shot)의 수는 2-10 shots/site, 예컨대 2 shots/site이다. 조사의 효과를 높이기 위해 기판을 200-450℃로 가열하는 것이 바람직하다.
제6(f)도에서, 실리콘 산화물로 이루어진 층간 절연막(214)은 플라즈마 CVD로 6000Å의 두께로 형성된다. 또한 투명 폴리이미드 막(215)은 회전 코팅에 의해 형성되어서 평탄한 표면이 얻어진다. 그 다음, 이 평탄한 표면 위에는 예를 들면 인듐-주석-산화물로 이루어진 투명 전도성 막이 스퍼터링에 의해 800Å의 두께로 형성되고, 픽셀 전극(216)으로 패터닝된다.
층간 절연막(214, 215)에는 콘택트 홀들이 개공되는데, 이 콘택트 홀들을 통해 전극 배선(217, 218)들이 형성되어 TFT의 불순물 영역과 접촉한다. 상기 전극/배선(217, 218)들은 예를 들면 티타늄 질화물과 알루미늄의 다층인 금속 물질로 형성된다. 마지막으로, 1기압의 수소 분위기에서 350℃의 온도로 30분간 어닐링 처리가 수행되어서 TFT를 구비하는 활성 매트릭스 회로의 픽셀 회로가 완성된다.
[실시예 7]
이 실시예는 TFT의 제조에 관한 것으로 제7(a)도 내지 제7(d)도를 참조로 설명한다.
제7(a)도에서, 실리콘 산화물로 이루어진 베이스 막(502)은 코닝 7059 기판(501) 위에 스퍼터링에 의해 2000Å의 두께로 먼저 형성된다. 기판은 기판의 변형점 보다 높은 온도로 어닐링 처리되고, 그후 상기 유리는 변형점 이하의 온도로 0.1-1.0℃/분 비율로 냉각된다. 이렇게 함으로써, 나중에 생기는 기판 가열(예컨대, 열산화, 열 어닐링) 때문에 생기는 기판의 수축을 줄일 수 있어서 마스크 정렬 공정이 쉽게 이루어질 것이다. 이 단계는 베이스 막(502)을 형성하기 전이나 형성후의 어느 하나에 수행될 수 있고, 또는 베이스막(502)의 형성 전후 모두에 수행될 수도 있다. 코닝 7059 기판을 사용하는 경우에는 기판은 620℃로 1-4시간동안 가열되고, 그다음 분당 0.1~0.3℃로 냉각되는데 온도가 400~500℃로 떨어지면 가열로(furnace)에서 꺼낸다.
그 다음, 진성(I-형) 비정질 실리콘 막이 500~1500Å, 예컨대 1000Å의 두께로 공지된 플라즈마 CVD에 의해 형성된다. 비정질 실리콘 막은 [실시예 1]에서와 같은 방법으로 결정화된다. 따라서, 반복 설명은 생략한다. 결정화 후, 실리콘 막은 패터닝되어 10-1000㎛2의 섬 형태로 된다. 따라서, 섬(island) 형태의 결정 실리콘 막(503)은 제7(a)도에 도시한 것처럼 TFT의 활성층이 된다.
제7(b)도에서, 실리콘 막의 표면은 산화 분위기에 노출되어 산화막(504)을 형성한다. 산화 분위기에는 수증기가 70~90% 포함되어 있고, 온도는 500~750℃ (통상, 600℃), 기압은 1기압이다. 이 산화 분위기는 수소/산소의 비가 1.5~1.9인 산소 기체와 수소 기체의 발열반응에 의해 만들어진다. 실리콘 막은 이렇게 형성된 산화 분위기에 3-5시간 동안 노출된다. 그 결과 두께 500~1500Å, 예컨대 1000Å의 산화막이 형성된다. 실리콘 막의 표면은 산화 반응에 의해서 50Å 또는 그 이상 감소(반응에 참가하여 없어짐)하기 때문에 실리콘 막의 최상부 표면의 오염은 실리콘/산화막 계면에 까지 영향을 미치지 못한다. 다시 말하면, 산화 공정에 의해서 깨끗한 실리콘/실리콘 산화물 계면을 얻는 것이 가능하다. 또한 실리콘 산화막의 두께는 산화되어질 실리콘 막 부분의 두께의 2배이기 때문에, 최초의 실리콘 막의 두께가 1000Å이고 실리콘 산화막의 두께가 1000Å이라면, 산화후 남아있는 실리콘 막의 두께는 500Å이 된다.
일반적으로, 실리콘 산화막(게이트 절연막)과 활성층의 두께가 얇으면 얇을수록 이동도는 커지고 누설 전류는 작아진다. 한편, 비정질 실리콘 막의 예비 결정화는 두께가 두꺼울수록 쉽게 이루어진다. 따라서, 활성층의 두께에 대해서는 결정화 공정과 전기적 특성 사이에는 모순이 존재하는데, 본 실시예에서는 이 모순점을 해결했다. 즉, 최초에는 두께가 두꺼운 비정질 실리콘 막을 형성하여 양호한 결정성 실리콘 막을 얻고, 그 다음에는 산화 공정에 의해 실리콘 막의 두께를 줄여서 TFT의 활성층의 전기적 특성을 좋게 한다. 또한, 결정성 실리콘 막에 들어있는 비정질 성분 또는 그레인(grain) 경계들은 열 산화 동안에 산화될 것이기 때문에, 활성층에 있는 재결합 중심(recombination center)들이 감소된다. 그 결과 생산수율을 향상시킬 수 있다.
열 산화를 통해 실리콘 산화막(209)을 형성한 다음, 기판은 일산화 이질소 분위기(monoxide dinitrogen atmosphere)에서 1기압, 600℃로 2시간 동안 어닐링된다.
제7(c)도를 참조하면, 0.01 내지 0.2%의 인을 함유한 실리콘이 저압 CVD를 통해 3000-8000Å 두께로, 예컨데 6000Å 두께로 증착되어 게이트 전극(505)으로 패터닝된다. 또한, 게이트 전극(505)을 마스크로 사용하여, N형 도전성 불순물이 이온 도핑에 의해 자기 정렬 방식(self-aligning manner)으로 활성층의 일부분에 부가된다. 포스핀(phosphine)이 도펀트 가스(dopant gas)로 사용된다. 가속 전압은 60-90kV, 예컨대 80kV이다. 도우즈량(dose amount)은 1x1015내지 8x1015원자/㎠, 예컨대 5x1015㎝-2이다. 따라서, N형 불순물 영역(506 및 507)이 형성된다. 또한, 자기 정렬 방식으로 채널 영역(511)이 동시에 형성된다.
다음에, KrF 엑시머 레이저(248㎚의 파장, 20nsec의 펄스폭)를 사용하여 어닐링(annealing)이 수행된다. 레이저 어닐링은 근 적외선(near infrared ray)을 사용하는 램프 어닐링으로 대체될 수도 있다. 근 적외선은 비정질 실리콘보다 결정성 실리콘에 의해 더 효과적으로 흡수된다. 따라서 근적외선의 사용은 1000℃ 이상의 열 어닐링에 필적한다. 한편, 근적외선이 유리 기판에 의해 흡수되지 않는 만큼, 유리기판이 바람직하지 않게 가열되는 것을 방지할 수 있다. 즉, 원 적외선은 유리기판에 의해 흡수되는 반면, 0.5-4㎛의 파장 범위를 갖는 가시 또는 근 적외선은 그다지 흡수되지 않는다. 따라서 유리 기판의 가열 및 수축을 초래하지 않고도 짧은 기간동안 실리콘을 어닐링하는 것이 가능하다.
제7(d)도를 참조하면, 플라즈마 CVD에 의해 실리콘 산화물로 된 층간 절연막(508)이 6000Å 두께로 형성된다. 실리콘 산화물 대신에 폴리이미드(polyimide)가 사용될 수도 있다. 또한 절연막을 통해 콘택트 홀(contact holes)이 형성된다. 티타늄 질화물(titanium nitride) 및 알루미늄 막의 다층을 사용하여 콘택트 홀을 통해 전극/배선(509 및 510)이 형성된다. 마지막으로, 수소 분위기에서의 어닐링이 350℃, 1기압에서 30분동안 시행된다. 따라서, TFT가 완성된다.
이렇게 형성된 TFT의 이동도는 110-150㎠/Vs이다. S값은 0.2-0.5V/digit이다. 또한 소스와 드레인 영역에 붕소(boron)를 도핑하여 P채널형 TFT를 형성할 경우에, 이동도는 90-120㎠/Vs가 되고 S값은 0.4-0.6V/digit가 된다. 공지된 PVD 또는 CVD에 의해 게이트 절연막이 형성되는 경우에 비해 본예에서는 이동도가 20%이상 증가될 수 있고 S값은 20% 이상 감소될 수 있다.
또한, 본 예에 따른 TFT의 신뢰성은, 1000℃의 높은 온도에서 열 산화를 통해 생산된 TFT의 신뢰성은, 1000℃의 높은 온도에서 열 산화를 통해 생산된 TFT의 신뢰성에 필적한다.
[예 8]
제8도는 본 예에 따른 능동 매트릭스형 액정 소자의 예를 도시한다.
도면에서 참조번호(61)는 유리기판을 나타내고, 참조번호(63)는 매트릭스 형태로 수백 x 수백의 다수의 픽셀을 갖는 픽셀 영역을 나타내는데 각 픽셀에는 스위칭 소자로서 TFT가 제공된다. 참조번호(62)는 구동기 회로 및 디코더 회로가 TFT들을 사용하여 형성되어 픽셀 영역의 TFT들을 구동하는 주변 구동기 영역(들)을 나타낸다. 픽셀 영역(63) 및 구동기 영역(62)은 동일한 기판(61)상에 통합된다.
구동기 영역(62)에 제공된 TFT들은, 많은 양의 전류가 통과할 수 있도록 고이동도를 가질 필요가 있다. 또한 픽셀 영역(62)에 제공된 TFT들은 픽셀 전극의 전하 보유 능력을 증가시키기 위해 낮은 누설 전류 특성을 가져야 한다. 예컨데, 주변 영역내 구동기 회로용 TFT들은 본 발명에 따라 제조될 수 있는 반면에, 픽셀영역의 TFT들에는 의도적으로 촉매가 부가되지는 않는다. 즉, 비정질 실리콘막은 초기에 기판의 전 표면에 형성된다. 그 다음에, 니켈과 같은 촉매가 본 발명에 따라 반도체 층의 주변 영역에만 선택적으로 사용된다. 가열 결정화 후, 반도체 층의 주변 영역만 주로 결정화되고 반도체 층의 픽셀 영역은 결정화되지 않는다. 니켈이 주변 영역에서 픽셀 영역으로 확산될 수도 있지만 그 확산량은 무시될 수 있을 정도이다. 다음, 결정도(crystallinity)를 증가시키기 위해 반도체 층의 전 영역에 레이저 광이 조사되고, 이어서 반도체 층은 각각의 실리콘 섬으로 패터닝되어 트랜지스터들을 형성한다. 따라서, 고결정성의 TFT들을 사용하는 구동기 회로와 저결정성의 TFT들을 사용하는 능동 매트릭스 회로를 하나의 기판상에서 제조하는 것이 가능하다.
[예 9]
본 예는 비정질 실리콘막상에 촉매가 부가된 막을 더 일정하게 형성하는 개선된 방법을 제공한다. 본 발명자는, 예컨데 촉매로 니켈 또는 니켈 화합물을 함유하는 용액이 비정질 실리콘상에 제공될 경우, 비정질 실리콘막의 표면이 그 용액을 배척하는 경향이 있기 때문에 코팅의 균일성이 그다지 양호하지 못하다는 것을 알았다. 본 발명자는, 비정질 실리콘막상에 매우 얇은 산화막이 존재할 경우, 그 표면의 흡습성을 개선하는 것이 가능하고 따라서 용액은 더 균일하게 코팅될 수 있다는 것이 발견되었다. 그 산화막은 니켈이 산화막을 관통할 수 있을 정도로 충분히 얇아야 한다. 그 적절한 두께는 예컨데 약 10Å이다. 또한, 산화막은 UV 산화 또는 열 산화에 의해 형성될 수도 있다.
예컨데, UV 산화의 경우, 비정질질 실리콘막의 표면은 산소 가스내에서 3 내지 5분 동안 UV 광에 노출된다. 기판 온도는 실내 온도일 수 있다. 그러나, 오존이 분해하기 시작하여 산소기(oxygen radical)를 형성하는 온도, 즉, 약 200℃로 기판을 가열하는 것이 바람직하다. 이렇게 하면, 실내 온도의 경우에 비해 산화에 필요한 시간이 약 1분 단축된다.
대안으로, 산화막은, 비정질질 실리콘이 상측에 형성된 기판을 70℃의 과산화 수소수(hydrogen peroxide solution)에 5분간 담금으로써 형성될 수도 있다. 양호하게는, 과산화 수소수는 표면을 세척할 목적으로 암모니아와 혼합된다. 암모니아 대신 황산이나 염산을 가하는 것도 가능하다.
어떤 경우에도, 얇은 산화막의 제공에 의해 실리콘 막의 흡습성(wettability)이 증가된다. 이 방법은 예 1 내지 예 7에 개시된 OCD와 같은 실리콘 산화물 형성용 용액을 이용하는 방법에 적용될 수 있을뿐 아니라, 니켈 또는 니켈 화합물이 물 또는 알코올과 같은 용매에 용해되고 그 용액이 비정질 실리콘 막상에 가해지는 다른 방법들에도 적용될 수 있다.
실리콘 산화막이 촉매 원소를 보유하는 가장 양호한 예로 개시되었지만, 고온에 견딜 수 있는한 실리콘 산화물 대신 다른 물질들이 사용될 수도 있는데, 예를 들어 알루미나를 그 미세 입자를 유기 용매에 녹여 사용하여 실리콘 산화물 대신 알루미나 막을 형성할 수도 있다. 또한 포토레지스트(photoresist) 물질과 같은 유기막이 촉매 원소를 보유하는데 이용될 수 있다. 또한, 본 예들은 공면형(coplanar type) TFT의 제조에만 관계되었지만, 하부 게이트형(bottom gate type) 트랜지스터와 같은 공지된 다른 형태의 트랜지스터들이 본 발명에 따라 제조될 수도 있다는 것이 이해될 것이다.

Claims (33)

  1. 기판상에 반도체 장치를 제조하는 방법에 있어서, 실리콘을 포함하는 반도체 층과 접촉하여 실리콘 산화물 형성용 프리커서 물질을 배치하는 단계로써, 상기 프리커서 물질에는 상기 반도체 층의 결정화를 촉진할 수 있는 금속 또는 금속 화합물이 첨가되는, 상기 프리커서 물질 배치단계와; 상기 프리커서 물질로부터 실리콘 산화물을 포함하는 막을 형성하기위해 상기 기판을 프리베이킹하는 단계와; 상기 반도체 층을 프리베이킹한 후 실리콘 산화물을 포함하는 상기 막을 제거하는 단계와; 가열에 의해 상기 금속 또는 금속 화합물을 상기 반도체 층내로 확산시키는 단계와; 상기 반도체 층을 결정화하기 위해서 상기 반도체 층을 어닐링하는 단계를 구비하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 금속은 Pd, Pt, Cu, AG, Au, ln, Sn, Pb, P, As, Sb, Ni로 이루어진 그룹으로부터 선택되는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 반도체 층은 비정질인 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 막은 상기 기판과 반도체 층 사이에 배치되는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 어닐링 단계는 500℃ 이하의 온도에서 실행되는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 막은 상기 반도체 층상에 형성되는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 막은 실리콘 산화물을 포함하는 반도체 장치 제조 방법.
  8. 기판상에 반도체 장치를 제조하는 방법에 있어서, 실리콘을 포함하는 반도체 층과 접촉하여 실리콘 산화물 형성용 프리커서 물질을 배치하는 단계로써, 상기 프리커서 물질에는 상기 반도체 층의 결정화를 촉진할 수 있는 금속 또는 금속 화합물이 첨가되는, 상기 프리커서 물질 배치단계와; 상기 프리커서 물질로부터 실리콘 산화물을 포함하는 막을 형성하기 위해 상기 기판을 프리베이킹하는 단계와; 상기 반도체 층을 프리베이킹한 후 실리콘 산화물을 포함하는 상기 막을 제거하는 단계와; 상기 반도체 층을 결정화하기 위해 상기 반도체 층을 어닐링하는 단계를 포함하며, 상기 금속 또는 금속 화합물은 결정화동안 상기 반도체 막내로 확산하는, 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 금속은 Pd, Pt, Cu, AG, Au, ln, Sn, Pb, P, As, Sb, Ni로 이루어진 그룹으로부터 선택되는 반도체 장치 제조 방법.
  10. 제8항에 있어서, 상기 반도체 층은 비정질인 반도체 장치 제조 방법.
  11. 제8항에 있어서, 상기 막은 상기 기판과 상기 반도체 층 사이에 배치되는 반도체 장치 제조 방법.
  12. 제8항에 있어서, 상기 어닐링은 500℃ 이하의 온도에서 실행되는 반도체 장치 제조 방법.
  13. 제8항에 있어서, 상기 막은 상기 반도체 층상에 형성되는 반도체 장치 제조 방법.
  14. 반도체 장치를 제조하는 방법에 있어서, 기판상에 실리콘을 포함하는 반도체 층을 형성하는 단계와; 상기 반도체 층을 실리콘 산화물 형성용 액체 프리커서 물질로 코팅하는 단계로써, 상기 액체 프리커서 물질에는 상기 반도체 층의 결정화를 촉진할 수 있는 금속 또는 금속 화합물이 첨가된, 상기 코팅 단계와; 상기 액체 프리커서로부터 실리콘 산화물을 포함한 막을 형성하기 위해서 상기 기판을 프리 베이킹하는 단계와; 상기 반도체 층을 결정화하기 위해서 상기 반도체 층을 어닐링 하는 단계로써, 결정화 동안 상기 금속 또는 금속 화합물이 상기 반도체 막을 통하여 확산하는, 상기 어닐링 단계와; 상기 반도체 층의 결정화 후에 실리콘 산화물을 포함하는 상기 막을 제거하는 단계를 포함하는, 반도체 장치 제조방법.
  15. 제14항에 있어서, 상기 액체 프리커서 물질은 유기 용매를 포함하는 반도체 장치 제조 방법.
  16. 제14항에 있어서, 상기 액체 프리커서 물질은 스핀 코팅에 의해 상기 반도체 층상에 코팅되는 반도체 장치 제조 방법.
  17. 제14항에 있어서, 상기 어닐링후 광을 조사하여 상기 반도체 층의 결정도를 증가시키는 단계를 더 포함하는 반도체 장치 제조 방법.
  18. 반도체 장치를 제조하는 방법에 있어서, 기판상에 실리콘을 포함하는 반도체 층을 형성하는 단계로써, 상기 반도체 층은 서로 인접하는 적어도 제1 영역 및 제2 영역을 갖는, 상기 반도체 층 형성 단계와; 실리콘 산화물을 형성하기 위해 프리커서 물질을 형성하는 단계로써, 상기 프리커서 물질에는 상기 반도체 층의 상기 제1 영역 상에만 상기 반도체 층의 결정화를 촉진하는 촉매가 첨가된, 상기 프리커서 물질 형성단계와; 상기 프리커서 물질로부터 실리콘 산화물을 포함하는 막을 형성하기 위해 상기 기판을 프리베이킹하는 단계와; 상기 반도체 층을 프리베이킹한 후 실리콘 산화물을 포함하는 상기 막을 제거하는 단계와; 상기 촉매를 상기 반도체 층의 상기 제1 영역내로 확산시키는 단계와; 상기 촉매를 상기 반도체 층의 상기 제1 영역으로부터 인접한 상기 반도체 층의 상기 제2 영역내로 확산시켜, 상기 반도체 층의 상기 제2 영역을 결정화하도록, 상기 반도체 층을 가열하는 단계를 포함하는, 반도체 장치 제조방법.
  19. 제18항에 있어서, 상기 막은 주로 실리콘 산화물을 포함하는 반도체 장치 제조 방법.
  20. 제18항에 있어서, 결정들은 상기 제2 영역내에서 상기 기판 표면과 실질적으로 평행한 방향으로 성장하는 반도체 장치 제조 방법.
  21. 제18항에 있어서, 상기 제2 영역내에 상기 반도체 장치의 활성 영역을 남기도록 상기 결정화 이후에 상기 제1 영역을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
  22. 반도체 장치를 제조하는 방법에 있어서, 실리콘 산화물을 형성하기 위해 액체 프리커서 물질을 제조하는 단계로써, 상기 프리커서 물질에는 실리콘의 결정화를 촉진할 수 있는 금속 또는 금속 화합물이 첨가된, 상기 프리커서 물질 제조 단계와; 기판상에 실리콘을 포함하는 반도체 층을 형성하는 단계와; 상기 반도체 층상에 상기 프리커서 물질을 코팅하는 단계와; 상기 반도체 층상에 상기 금속 또는 금속 화합물을 함유하는 실리콘 산화막을 형성하기 위해 상기 기판을 프리베이킹하는 단계와; 상기 반도체 산화막이 상기 반도체 층의 선택된 영역만에 제공되도록 상기 실리콘 산화막을 패터닝하는 단계와; 결정화하도록 상기 반도체 층을 가열하는 단계로써, 가열하는 동안 상기 금속 또는 금속 화합물이 상기 반도체 층내로 확산되는, 상기 가열 단계와; 상기 반도체 층의 결정화 이후에 실리콘 산화물을 포함하는 상기 막을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  23. 제22항에 있어서, 상기 프리베이킹은, 상기 금속 또는 금속화합물이 상기 반도체 층내로 실질적으로 확산하지 않는 낮은 온도에서 수행되는 반도체 장치 제조 방법.
  24. 제22항에 있어서, 상기 가열 이후에 결정도를 증가시키기 위해 상기 반도체 층을 광으로 조사하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  25. 반도체 장치를 제조하는 방법에 있어서, 기판상에 실리콘을 포함한 반도체 막을 형성하는 단계와, 상기 실리콘 막상에 실리콘 산화막을 형성하기 위해 상기 반도체 막의 표면을 산화시키는 단계와; 실리콘 산화물 형성용 프리커서 물질을 상기 실리콘 산화막상에 인가하는 단계로써, 상기 프리커서 물질에는 금속 또는 금속 화합물이 첨가되며, 상기 금속 또는 금속 화합물은 상기 반도체 막의 결정화를 촉진할 수 있는, 상기 프리커서 물질인가 단계와; 상기 프리커서 물질로부터 실리콘 산화물을 포함하는 막을 형성하기 위해 상기 기판을 프리베이킹하는 단계와; 상기 금속 또는 금속 화합물을 상기 실리콘 산화막을 통하여 상기 반도체 막내로 확산시키는 단계로써, 상기 실리콘 산화막은 상기 금속 또는 금속 화합물이 통과할 수 있도록 충분히 얇은, 상기 확산 단계와; 가열하여 상기 반도체 막을 결정화하는 단계와; 상기 반도체 막을 결정화한 후 실리콘 산화물을 포함하는 막을 제거하는 단계를 포함하는, 반도체 장치 제조방법.
  26. 제25항에 있어서, 상기 실리콘 산화막은 열 산화에 의해 형성되는 반도체 장치 제조 방법.
  27. 제25항에 있어서, 상기 실리콘 산화막은 UV 산화에 의해 형성되는 반도체 장치 제조 방법.
  28. 제25항에 있어서, 상기 실리콘 산화막은 상기 반도체 층의 표면을 과산화수소 용액에 노출시킴으로써 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  29. 제28항에 있어서, 상기 과산화수소 용액에는 암모늄, 황산, 염산으로 구성된 그룹으로부터 선택된 물질이 첨가되는, 반도체 장치 제조 방법.
  30. 기판상에 반도체 장치를 제조하는 방법에 있어서, 실리콘을 포함한 반도체 층과 접촉하여, 적어도 실리콘 화합물이 유기 용매에 용해되어 있는 용액을 배치하는 단계로써, 상기 용액에는 상기 반도체 층의 결정화를 촉진할 수 있는 금속 또는 금속 화합물이 첨가된, 상기 용액 배치 단계와; 상기 금속 또는 금속 화합물을 포함하는 용액으로부터 실리콘 산화물을 포함하는 막을 형성하기 위해 기판을 프리베이킹하는 단계와; 상기 반도체 층을 결정화하기 위해서 상기 반도체 층을 어닐링하는 단계로써, 상기 금속 또는 금속화합물이 결정화동안 상기 실리콘 막내로 확산하는, 상기 어닐링 단계와; 상기 반도체 층을 결정화한 후 실리콘 산화물을 포함하는 상기 막을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  31. 기판상에 반도체 장치를 제조하는 방법에 있어서, 실리콘을 포함하는 반도체 층에 접촉하여 실리콘 산화물 형성용 프리커서 물질을 배치하는 단계로써, 상기 프리커서 물질에는 상기 반도체 층의 결정화를 촉진할 수 있는 금속 또는 금속 화합물이 첨가되는, 상기 프리커서 물질 배치 단계와; 상기 프리커서 물질로부터 실리콘 산화물을 포함하는 막을 형성하기 위해 상기 기판을 프리베이킹하는 단계와; 가열에 의해 상기 금속 또는 금속 화합물을 상기 반도체 막내로 확산시키는 단계와; 상기 반도체 층을 결정화하기 위해 상기 반도체 층을 어닐링하는 단계와; 상기 결정화 이후에 실리콘 산화물을 포함하는 상기 막을 제거하는 단계를 포함하는, 반도체 장치 제조방법.
  32. 기판상에 반도체 장치를 제조하는 방법에 있어서, 실리콘을 포함하는 반도체 층과 접촉하여 실리콘 산화물을 형성하기 위한 프리커서 물질을 배치하는 단계로써, 상기 프리커서 물질에는 상기 반도체 층의 결정화를 촉진할 수 있는 금속 또는 금속 화합물이 첨가되는, 상기 프리커서 물질 배치 단계와; 상기 프리커서 물질로부터 실리콘 산화물을 포함하는 막을 형성하기 위해 상기 기판을 프리베이킹하는 단계와; 상기 반도체 층을 결정화하기 위해 상기 반도체 층을 어닐링하는 단계로써, 결정화동안 상기 금속 또는 금속 화합물이 상기 반도체 막내로 확산하는, 상기 어닐링 단계와; 상기 결정화 이후에 실리콘 산화물을 포함하는 상기 막을 제거하는 단계를 포함하는, 반도체 장치 제조방법.
  33. 반도체 장치를 제조하는 방법에 있어서, 기판상에 실리콘을 포함하는 반도체 층을 형성하는 단계로써, 상기 반도체 층은 서로 인접하는 적어도 제1 영역 및 제2 영역을 갖는, 상기 반도체 층 형성 단계와; 실리콘 산화물 형성용 프리커서 물질을 형성하는 단계로써, 상기 프리커서 물질에는 상기 반도체 층의 상기 제1 영역 상에만 상기 반도체 층의 결정화를 촉진하는 촉매가 첨가된, 상기 프리커서 물질 형성단계와; 상기 프리커서 물질로부터 실리콘 산화물을 포함하는 막을 형성하기 위해 상기 기판을 프리베이킹하는 단계와; 상기 촉매를 상기 반도체 층의 상기 제1 영역내로 확산시키는 단계와; 상기 촉매가 상기 반도체 층의 상기 제1 영역으로부터 인접한 상기 반도체 층의 상기 제2 영역내로 확산하도록 상기 반도체 층을 가열하여, 상기 반도체 층의 상기 제2 영역을 결정화하는 단계와; 상기 반도체 층의 결정화 이후에 실리콘 산화물을 포함하는 상기 막을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
KR1019940032879A 1993-12-02 1994-12-02 반도체장치및제조방법 KR100303110B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-339397 1993-12-02
JP5339397A JP2860869B2 (ja) 1993-12-02 1993-12-02 半導体装置およびその作製方法

Publications (1)

Publication Number Publication Date
KR100303110B1 true KR100303110B1 (ko) 2001-12-15

Family

ID=18327095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940032879A KR100303110B1 (ko) 1993-12-02 1994-12-02 반도체장치및제조방법

Country Status (7)

Country Link
US (1) US5585291A (ko)
EP (2) EP0984317A3 (ko)
JP (1) JP2860869B2 (ko)
KR (1) KR100303110B1 (ko)
CN (3) CN100521222C (ko)
DE (1) DE69425632T2 (ko)
TW (1) TW260831B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101199301B1 (ko) 2008-12-05 2012-11-09 한국전자통신연구원 확산 영역을 포함하는 화합물 반도체 소자의 형성 방법

Families Citing this family (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1052569C (zh) * 1992-08-27 2000-05-17 株式会社半导体能源研究所 制造半导体器件的方法
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
US6323071B1 (en) 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
EP0612102B1 (en) * 1993-02-15 2001-09-26 Semiconductor Energy Laboratory Co., Ltd. Process for the fabrication of a crystallised semiconductor layer
US6997985B1 (en) 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
JP3562588B2 (ja) * 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
US6413805B1 (en) * 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
TW241377B (ko) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
US6090646A (en) 1993-05-26 2000-07-18 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US5818076A (en) * 1993-05-26 1998-10-06 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
KR100186886B1 (ko) * 1993-05-26 1999-04-15 야마자끼 승페이 반도체장치 제작방법
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
JPH0766424A (ja) 1993-08-20 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2814049B2 (ja) 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US6798023B1 (en) * 1993-12-02 2004-09-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising first insulating film, second insulating film comprising organic resin on the first insulating film, and pixel electrode over the second insulating film
CN100358095C (zh) 1993-12-02 2007-12-26 株式会社半导体能源研究所 半导体器件的制造方法
US5869362A (en) * 1993-12-02 1999-02-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3221473B2 (ja) 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
TW273639B (en) * 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
JPH0869967A (ja) 1994-08-26 1996-03-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
TW395008B (en) * 1994-08-29 2000-06-21 Semiconductor Energy Lab Semiconductor circuit for electro-optical device and method of manufacturing the same
JP3442500B2 (ja) 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
TW374247B (en) * 1994-09-15 1999-11-11 Semiconductor Energy Lab Co Ltd Method of fabricating semiconductor device
US6127279A (en) * 1994-09-26 2000-10-03 Semiconductor Energy Laboratory Co., Ltd. Solution applying method
US6300659B1 (en) 1994-09-30 2001-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and fabrication method for same
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
US5942768A (en) 1994-10-07 1999-08-24 Semionductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US6337229B1 (en) 1994-12-16 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of making crystal silicon semiconductor and thin film transistor
US6331475B1 (en) 1995-01-12 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Method and manufacturing semiconductor device
JP4130237B2 (ja) * 1995-01-28 2008-08-06 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及び半導体装置の作製方法
KR100265179B1 (ko) 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
TW463378B (en) 1995-06-01 2001-11-11 Semiconductor Energy Lab Method of manufacturing semiconductor device
US6902616B1 (en) 1995-07-19 2005-06-07 Semiconductor Energy Laboratory Co., Ltd. Method and apparatus for producing semiconductor device
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3907726B2 (ja) 1995-12-09 2007-04-18 株式会社半導体エネルギー研究所 微結晶シリコン膜の作製方法、半導体装置の作製方法及び光電変換装置の作製方法
JP3124480B2 (ja) 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW319912B (ko) * 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
US6204101B1 (en) 1995-12-15 2001-03-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP3645378B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) * 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US5888858A (en) * 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6331457B1 (en) 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
US6180439B1 (en) 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US7056381B1 (en) 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6063654A (en) * 1996-02-20 2000-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor involving laser treatment
TW317643B (ko) 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
TW335503B (en) 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
JP3472024B2 (ja) 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6100562A (en) 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW449670B (en) * 1996-05-15 2001-08-11 Seiko Epson Corp Method for making thin film device with coating film, liquid crystal panel and electronic device
US6133119A (en) 1996-07-08 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method manufacturing same
KR100572238B1 (ko) 1996-09-19 2006-04-24 세이코 엡슨 가부시키가이샤 Ｅｌ 장치의 제조 방법
KR100297498B1 (ko) 1996-11-20 2001-10-24 윤덕용 마이크로파를이용한다결정박막의제조방법
JP3899566B2 (ja) 1996-11-25 2007-03-28 セイコーエプソン株式会社 有機ｅｌ表示装置の製造方法
JPH10228248A (ja) * 1996-12-09 1998-08-25 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその作製方法
JPH10199807A (ja) * 1996-12-27 1998-07-31 Semiconductor Energy Lab Co Ltd 結晶性珪素膜の作製方法
JP3973723B2 (ja) * 1997-02-12 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4242461B2 (ja) 1997-02-24 2009-03-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5994164A (en) * 1997-03-18 1999-11-30 The Penn State Research Foundation Nanostructure tailoring of material properties using controlled crystallization
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10282414A (ja) * 1997-04-09 1998-10-23 Canon Inc ズームレンズ
US6241817B1 (en) * 1997-05-24 2001-06-05 Jin Jang Method for crystallizing amorphous layer
JP3376247B2 (ja) * 1997-05-30 2003-02-10 株式会社半導体エネルギー研究所 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
US6541793B2 (en) 1997-05-30 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JP3844561B2 (ja) 1997-06-10 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6501094B1 (en) 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JP3717634B2 (ja) 1997-06-17 2005-11-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3830623B2 (ja) 1997-07-14 2006-10-04 株式会社半導体エネルギー研究所 結晶性半導体膜の作製方法
JP3295346B2 (ja) 1997-07-14 2002-06-24 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
JP3939399B2 (ja) * 1997-07-22 2007-07-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3974229B2 (ja) 1997-07-22 2007-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH1140498A (ja) 1997-07-22 1999-02-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4180689B2 (ja) * 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW408351B (en) * 1997-10-17 2000-10-11 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
KR100340124B1 (ko) 1998-02-10 2003-01-29 주승기 박막트랜지스터 제조방법
US6821710B1 (en) * 1998-02-11 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
WO1999067813A1 (en) 1998-06-25 1999-12-29 The Penn State Research Foundation Electrostatic printing of a metallic toner to produce a polycrystalline semiconductor from an amorphous semiconductor
US6818059B2 (en) * 1998-07-10 2004-11-16 Lg. Philips Lcd Co., Ltd. Method of crystallizing amorphous silicon layer and crystallizing apparatus thereof
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
TWI263336B (en) 2000-06-12 2006-10-01 Semiconductor Energy Lab Thin film transistors and semiconductor device
JP2002083974A (ja) 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
GB2387273B (en) * 2000-12-04 2005-06-01 Vortek Ind Ltd Heat-treating methods and systems
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TW586141B (en) 2001-01-19 2004-05-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7115453B2 (en) 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (ja) 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
US7141822B2 (en) 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5088993B2 (ja) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4993810B2 (ja) * 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4718700B2 (ja) 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6812081B2 (en) 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
JP2003163221A (ja) * 2001-11-28 2003-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2003273016A (ja) * 2002-01-11 2003-09-26 Sharp Corp 半導体膜およびその形成方法、並びに、その半導体膜を用いた半導体装置、ディスプレイ装置。
JP3937892B2 (ja) * 2002-04-01 2007-06-27 日本電気株式会社 薄膜形成方法および半導体装置の製造方法
US7374976B2 (en) 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
EP1437683B1 (en) * 2002-12-27 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. IC card and booking account system using the IC card
CN1303647C (zh) * 2003-09-30 2007-03-07 佳能株式会社 加热方法、加热装置、以及图像显示装置的制造方法
US20060212644A1 (en) * 2005-03-21 2006-09-21 Acton John D Non-volatile backup for data cache
JP2007073855A (ja) * 2005-09-09 2007-03-22 Toshiba Corp 半導体薄膜の製造方法、電子デバイスの製造方法及び液晶表示デバイスの製造方法
CN100459049C (zh) * 2006-04-28 2009-02-04 台湾薄膜电晶体液晶显示器产业协会 运用金属-硫系元素化合物的先驱物溶液制作主动层薄膜的方法
DE102008051520A1 (de) 2008-10-13 2010-04-22 Helmholtz-Zentrum Berlin Für Materialien Und Energie Gmbh Verfahren zur Erzeugung einer (001)-texturierten Kristallschicht aus einem photoaktiven Schichtgitter-Halbleiter auf einer metallisch leitfähigen Schicht unter Beteiligung eines Metallpromoters
TWI401635B (zh) * 2009-04-13 2013-07-11 Innolux Corp 顯示面板及應用該顯示面板的影像顯示系統
TWI420438B (zh) * 2010-05-14 2013-12-21 Kinpo Elect Inc 防靜電放電的顯示器
CN102751200B (zh) * 2012-06-29 2015-06-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法
CN106548926B (zh) * 2016-10-27 2018-04-10 京东方科技集团股份有限公司 多晶硅层的制备方法、薄膜晶体管、阵列基板及显示装置
CN107516663A (zh) * 2017-08-24 2017-12-26 京东方科技集团股份有限公司 一种阵列基板、显示面板及其制备方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3108914A (en) * 1959-06-30 1963-10-29 Fairchild Camera Instr Co Transistor manufacturing process
US3389024A (en) * 1964-05-12 1968-06-18 Licentia Gmbh Method of forming a semiconductor by diffusion through the use of a cobalt salt
US3886569A (en) * 1970-01-22 1975-05-27 Ibm Simultaneous double diffusion into a semiconductor substrate
US3873384A (en) * 1970-04-21 1975-03-25 Chang Chun Yen Method of stabilizing a silicon base mos device with zinc
US3783049A (en) * 1971-03-31 1974-01-01 Trw Inc Method of platinum diffusion
US3988762A (en) * 1974-05-28 1976-10-26 General Electric Company Minority carrier isolation barriers for semiconductor devices
US4110488A (en) * 1976-04-09 1978-08-29 Rca Corporation Method for making schottky barrier diodes
US4091527A (en) * 1977-03-07 1978-05-30 Rca Corporation Method for adjusting the leakage current of silicon-on-sapphire insulated gate field effect transistors
US4090915A (en) * 1977-08-12 1978-05-23 Rca Corporation Forming patterned polycrystalline silicon
JPS5559762A (en) * 1978-10-30 1980-05-06 Toshiba Corp Method of fabricating semiconductor device
JPS55121653A (en) * 1979-03-14 1980-09-18 Fujitsu Ltd Method of treating surface of semiconductor substrate
US4534820A (en) * 1981-10-19 1985-08-13 Nippon Telegraph & Telephone Public Corporation Method for manufacturing crystalline film
JPS5868923A (ja) * 1981-10-19 1983-04-25 Nippon Telegr & Teleph Corp <Ntt> 結晶薄膜の製造方法
US4619719A (en) * 1982-01-28 1986-10-28 Owens-Illinois, Inc. Process for forming a doped oxide film and composite article
US5153702A (en) * 1987-06-10 1992-10-06 Hitachi, Ltd. Thin film semiconductor device and method for fabricating the same
JPH07114184B2 (ja) * 1987-07-27 1995-12-06 日本電信電話株式会社 薄膜形シリコン半導体装置およびその製造方法
US5032883A (en) * 1987-09-09 1991-07-16 Casio Computer Co., Ltd. Thin film transistor and method of manufacturing the same
JPH01156725A (ja) * 1987-12-15 1989-06-20 Seiko Epson Corp 表示装置
JP2730900B2 (ja) * 1988-02-15 1998-03-25 三洋電機株式会社 半導体装置の製造方法
JPH02140915A (ja) * 1988-11-22 1990-05-30 Seiko Epson Corp 半導体装置の製造方法
JPH0760807B2 (ja) * 1990-03-29 1995-06-28 株式会社ジーティシー 半導体薄膜の製造方法
GB9014723D0 (en) * 1990-07-03 1990-08-22 Marconi Gec Ltd Crystallisation process
US5037622A (en) * 1990-07-13 1991-08-06 Mobil Solar Energy Corporation Wet-tip die for EFG crystal growth apparatus
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JP2840434B2 (ja) * 1990-11-15 1998-12-24 キヤノン株式会社 結晶の形成方法
EP0499979A3 (en) * 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
JP3055237B2 (ja) * 1991-08-29 2000-06-26 セイコーエプソン株式会社 液晶表示パネル及びその製造方法
JPH0582442A (ja) * 1991-09-18 1993-04-02 Sony Corp 多結晶半導体薄膜の製造方法
EP0569601B1 (en) * 1991-11-29 1999-10-13 Seiko Epson Corporation Liquid crystal display and method of manufacturing same
EP0554060A3 (en) * 1992-01-31 1993-12-01 Canon Kk Liquid crystal display apparatus
JPH05243579A (ja) * 1992-02-28 1993-09-21 Canon Inc 半導体装置
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
EP0612102B1 (en) * 1993-02-15 2001-09-26 Semiconductor Energy Laboratory Co., Ltd. Process for the fabrication of a crystallised semiconductor layer
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
TW295703B (ko) * 1993-06-25 1997-01-11 Handotai Energy Kenkyusho Kk
JPH0766195A (ja) * 1993-06-29 1995-03-10 Sumitomo Sitix Corp シリコンウェーハの表面酸化膜形成方法
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101199301B1 (ko) 2008-12-05 2012-11-09 한국전자통신연구원 확산 영역을 포함하는 화합물 반도체 소자의 형성 방법

Also Published As

Publication number Publication date
CN1109211A (zh) 1995-09-27
EP0984317A2 (en) 2000-03-08
DE69425632D1 (de) 2000-09-28
CN1645621A (zh) 2005-07-27
JPH07161635A (ja) 1995-06-23
CN100521222C (zh) 2009-07-29
CN1196089C (zh) 2005-04-06
CN1052565C (zh) 2000-05-17
TW260831B (ko) 1995-10-21
CN1248757A (zh) 2000-03-29
EP0984317A3 (en) 2001-03-21
US5585291A (en) 1996-12-17
JP2860869B2 (ja) 1999-02-24
EP0656644B1 (en) 2000-08-23
DE69425632T2 (de) 2000-12-28
EP0656644A1 (en) 1995-06-07

Similar Documents

Publication Publication Date Title
KR100303110B1 (ko) 반도체장치및제조방법
KR100259665B1 (ko) 반도체장치의 제조방법
US5612250A (en) Method for manufacturing a semiconductor device using a catalyst
KR100303898B1 (ko) 반도체디바이스제조방법
KR100273827B1 (ko) 반도체 장치
US6589824B2 (en) Process for fabricating semiconductor device
KR100273930B1 (ko) 반도체장치 제작방법
US5923962A (en) Method for manufacturing a semiconductor device
JP3431033B2 (ja) 半導体作製方法
KR100270368B1 (ko) 반도체 제조방법
US6348367B1 (en) Method for manufacturing a semiconductor device
KR100433359B1 (ko) 반도체 장치 제조 방법
JP3973960B2 (ja) 半導体装置の作製方法
JP4125387B2 (ja) 半導体装置作製方法
KR100314705B1 (ko) 반도체장치및그제조방법
KR100273833B1 (ko) 반도체 장치
JPH0974066A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120620

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee