JP2730900B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2730900B2 JP2730900B2 JP63032212A JP3221288A JP2730900B2 JP 2730900 B2 JP2730900 B2 JP 2730900B2 JP 63032212 A JP63032212 A JP 63032212A JP 3221288 A JP3221288 A JP 3221288A JP 2730900 B2 JP2730900 B2 JP 2730900B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon dioxide
- dioxide film
- gold
- layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は半導体装置の製造方法に関する。
（ロ） 従来の技術 特開昭60−207376号公報等に知られている静電誘導型
サイリスタは、アノードからのホール注入により、ON時
のベース層を導電率変調してON電圧を下げているが、こ
のホールの注入により、ターンオン時にアノード電流波
形にテイルが発生する。このテイルの発生によりスイツ
チング損失が大幅に増えるため、一般にライフタイムキ
ラーを拡散し、テイルをなくすことが行なわれている。
サイリスタは、アノードからのホール注入により、ON時
のベース層を導電率変調してON電圧を下げているが、こ
のホールの注入により、ターンオン時にアノード電流波
形にテイルが発生する。このテイルの発生によりスイツ
チング損失が大幅に増えるため、一般にライフタイムキ
ラーを拡散し、テイルをなくすことが行なわれている。
（ハ） 発明が解決しようとする課題 ところで、従来金拡散によるライフタイム制御は、シ
リコン基板表面に直接金を蒸着して、熱処理により基板
内に金を拡散する方法である。
リコン基板表面に直接金を蒸着して、熱処理により基板
内に金を拡散する方法である。
この方法では蒸着面に金−シリコンの共晶が発生し表
面状態が不安定となり、電極を形成するためには、エツ
チング等によってこの共晶層を除去する必要がある。し
かしながら、拡散層が薄い場合には、高濃度層がエツチ
ングによって除去されるため、好ましくない。
面状態が不安定となり、電極を形成するためには、エツ
チング等によってこの共晶層を除去する必要がある。し
かしながら、拡散層が薄い場合には、高濃度層がエツチ
ングによって除去されるため、好ましくない。
一方、金の選択拡散マスクとして用いられている熱酸
化シリコン膜では、酸化シリコン膜を通じてシリコン中
に拡散する金の量は極めてわずかであり、実用に供さな
い。
化シリコン膜では、酸化シリコン膜を通じてシリコン中
に拡散する金の量は極めてわずかであり、実用に供さな
い。
本発明は、共晶層をシリコン表面に発生させることな
く、基板内にライフタイムキラーを拡散し、ライフタイ
ム制御を行なうことを目的とする。
く、基板内にライフタイムキラーを拡散し、ライフタイ
ム制御を行なうことを目的とする。
（ニ） 課題を解決するための手段 本発明は、半導体基板表面に常圧CVDで二酸化シリコ
ン膜を形成し、この二酸化シリコン膜上にライフタイム
キラー用重金属を蒸着した後、前記半導体基板に熱処理
を施し、ライフタイムキラー拡散を行なうことを特徴と
する。
ン膜を形成し、この二酸化シリコン膜上にライフタイム
キラー用重金属を蒸着した後、前記半導体基板に熱処理
を施し、ライフタイムキラー拡散を行なうことを特徴と
する。
（ホ） 作用 常圧CVDで形成した二酸化シリコン膜上に蒸着した重
金属は熱処理により、二酸化シリコン膜を通して基板内
に拡散される。基板と金等の重金属層は直接接触しない
ので、共晶を発生させることなくライムタイムが制御さ
れる。
金属は熱処理により、二酸化シリコン膜を通して基板内
に拡散される。基板と金等の重金属層は直接接触しない
ので、共晶を発生させることなくライムタイムが制御さ
れる。
（ヘ） 実施例 以下、本発明の一実施例を図面に従い説明する。第３
図は本発明が適用される静電誘導型サイリスタを示す斜
視図である。まず、静電誘導型サイリスタを第１図に従
い簡単に説明する。N-型半導体基板（ベース層）（１）
に格子状のP+型ゲート層（２）が埋め込まれており、ま
た半導体基板（１）の一面にはP+型アノード層（３）、
他面にはN+型カソード層（４）が形成される。そして、
ゲート層（２）の電極を取り出すため、電極取り出し領
域（21）の半導体基板（１）はカソード層（４）側から
ゲート層（２）に至るまで除去されている。ゲート層
（２）、アノード層（３）およびカソード層（４）に夫
々、ゲート電極（５）、アノード電極（６）およびカソ
ード電極（７）を形成する。
図は本発明が適用される静電誘導型サイリスタを示す斜
視図である。まず、静電誘導型サイリスタを第１図に従
い簡単に説明する。N-型半導体基板（ベース層）（１）
に格子状のP+型ゲート層（２）が埋め込まれており、ま
た半導体基板（１）の一面にはP+型アノード層（３）、
他面にはN+型カソード層（４）が形成される。そして、
ゲート層（２）の電極を取り出すため、電極取り出し領
域（21）の半導体基板（１）はカソード層（４）側から
ゲート層（２）に至るまで除去されている。ゲート層
（２）、アノード層（３）およびカソード層（４）に夫
々、ゲート電極（５）、アノード電極（６）およびカソ
ード電極（７）を形成する。
そして、基板（１）内に、金等の重金属がライフタイ
ムキラーとして拡散される。
ムキラーとして拡散される。
次に、本発明について第１図（イ）ないし第１図
（ニ）に従い説明する。
（ニ）に従い説明する。
各領域が形成された半導体基板（１）の表面を露出せ
しめ（第１図（イ）参照）、常圧CVDでシラン、および
酸素を原料ガスとして、約410℃の雰囲気化で二酸化シ
リコン膜（11）を形成する（第１図（ロ）参照）。そし
て、この二酸化シリコン膜（11）には、アニーリング処
理は施さない。
しめ（第１図（イ）参照）、常圧CVDでシラン、および
酸素を原料ガスとして、約410℃の雰囲気化で二酸化シ
リコン膜（11）を形成する（第１図（ロ）参照）。そし
て、この二酸化シリコン膜（11）には、アニーリング処
理は施さない。
次いで、この二酸化シリコン膜（11）上に拡散に必要
な金属（12）を蒸着する（第１図（ハ）参照）。続いて
この半導体基板（１）を拡散炉に入れて、所定の温度で
金拡散を行い、基板（１）内にライフタイムキラーが導
入される（第１図（ニ）参照）。
な金属（12）を蒸着する（第１図（ハ）参照）。続いて
この半導体基板（１）を拡散炉に入れて、所定の温度で
金拡散を行い、基板（１）内にライフタイムキラーが導
入される（第１図（ニ）参照）。
第２図および、第１表に、二酸化シリコン膜（11）を
上述した常圧CVDにより、500Å、1000Å、1500Å、2000
Åと変化させた基板に金拡散を行ったものと、酸化膜を
付着させていない基板に金拡散を行なったものとのライ
フタイムの時間を示す。
上述した常圧CVDにより、500Å、1000Å、1500Å、2000
Åと変化させた基板に金拡散を行ったものと、酸化膜を
付着させていない基板に金拡散を行なったものとのライ
フタイムの時間を示す。
第２図および第１表から明らかなように、本発明によ
れば、二酸化シリコン膜（11）を介して金拡散が行わ
れ、共晶を形成することなくライフタイム制御が行なえ
る。
れば、二酸化シリコン膜（11）を介して金拡散が行わ
れ、共晶を形成することなくライフタイム制御が行なえ
る。
そして、上述した常圧CVDで形成した二酸化シリコン
膜と熱酸化により形成した二酸化シリコン膜とのエツチ
ングレートを測定したところ、常圧CVDによる二酸化シ
リコン膜は４〜5000Å／分に対し、熱酸化による二酸化
シリコン膜は1000Å／分であった。尚、使用したエツチ
ヤントは、フツ化アンモン500gを40％のフツ酸180cc、
純水750ccで溶解させたものを使用した。
膜と熱酸化により形成した二酸化シリコン膜とのエツチ
ングレートを測定したところ、常圧CVDによる二酸化シ
リコン膜は４〜5000Å／分に対し、熱酸化による二酸化
シリコン膜は1000Å／分であった。尚、使用したエツチ
ヤントは、フツ化アンモン500gを40％のフツ酸180cc、
純水750ccで溶解させたものを使用した。
尚、上述した実施例では、静電誘導型サイリスタにつ
いて説明したが、本発明はこれに限らず、ライタイムキ
ラー導入する半導体装置に適用できる。
いて説明したが、本発明はこれに限らず、ライタイムキ
ラー導入する半導体装置に適用できる。
（ト） 発明の効果 以上説明したように、本発明によれば、基板表面に直
接金等の重金属を蒸着させずに、ライタイムキラーの導
入が行なえ、金−シリコン共晶の発生を防止することが
できる。
接金等の重金属を蒸着させずに、ライタイムキラーの導
入が行なえ、金−シリコン共晶の発生を防止することが
できる。
第１図（イ）ないし第１図（ニ）は本発明法の各工程を
示す断面図、第２図は熱処理温度とライフタイムの関係
を示す特性図、第３図は静電誘導型サイリスタを示す斜
視図。 １……半導体基板、11……二酸化シリコン膜、12……金
層
示す断面図、第２図は熱処理温度とライフタイムの関係
を示す特性図、第３図は静電誘導型サイリスタを示す斜
視図。 １……半導体基板、11……二酸化シリコン膜、12……金
層
Claims (1)
- 【請求項１】半導体基板表面に常圧CVDで二酸化シリコ
ン膜を形成し、この二酸化シリコン膜上にライフタイム
キラー用重金属を蒸着した後、前記半導体基板に熱処理
を施し、ライフタイムキラー拡散を行なうことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032212A JP2730900B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032212A JP2730900B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01206632A JPH01206632A (ja) | 1989-08-18 |
| JP2730900B2 true JP2730900B2 (ja) | 1998-03-25 |
Family
ID=12352613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63032212A Expired - Fee Related JP2730900B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730900B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413805B1 (en) | 1993-03-12 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device forming method |
| US5923962A (en) * | 1993-10-29 | 1999-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| TW264575B (ja) | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| US5869362A (en) * | 1993-12-02 | 1999-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| JP2860869B2 (ja) * | 1993-12-02 | 1999-02-24 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| CN1328761C (zh) | 1993-12-02 | 2007-07-25 | 株式会社半导体能源研究所 | 半导体器件的制造方法 |
| US6798023B1 (en) | 1993-12-02 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising first insulating film, second insulating film comprising organic resin on the first insulating film, and pixel electrode over the second insulating film |
| KR100319332B1 (ko) | 1993-12-22 | 2002-04-22 | 야마자끼 순페이 | 반도체장치및전자광학장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175834A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-02-15 JP JP63032212A patent/JP2730900B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01206632A (ja) | 1989-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60201666A (ja) | 半導体装置 | |
| JP2730900B2 (ja) | 半導体装置の製造方法 | |
| US3627647A (en) | Fabrication method for semiconductor devices | |
| JPS6133253B2 (ja) | ||
| US3909319A (en) | Planar structure semiconductor device and method of making the same | |
| JPH0558257B2 (ja) | ||
| JPS63289820A (ja) | 半導体装置の製造方法 | |
| JPS62261154A (ja) | 半導体装置 | |
| AU574761B2 (en) | Method of fabricating solar cells | |
| JP3793605B2 (ja) | ダイオード | |
| JP2579629B2 (ja) | 半導体電極形成方法 | |
| JPS602785B2 (ja) | 半導体制御整流装置の製造方法 | |
| JPS5826660B2 (ja) | タコウシツシリコンノセイゾウホウホウ | |
| JPS6237831B2 (ja) | ||
| JPS61236169A (ja) | 半導体整流素子の製造方法 | |
| JPH01268034A (ja) | 半導体装置の製造方法 | |
| JPS5933257B2 (ja) | 半導体装置の製造方法 | |
| JPS61256719A (ja) | 半導体装置の製造方法 | |
| JPS58158917A (ja) | 半導体装置の電極形成方法 | |
| JPH0380542A (ja) | 半導体集積回路装置 | |
| JPS59222937A (ja) | 半導体装置の製造方法 | |
| JPS60119729A (ja) | メサエッチングの方法 | |
| JPS60192363A (ja) | シヨツトキ障壁接合の製造方法 | |
| JPS60116134A (ja) | 半導体製造装置 | |
| JPS5917845B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |