JPS61236169A - 半導体整流素子の製造方法 - Google Patents
半導体整流素子の製造方法Info
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- JPS61236169A JPS61236169A JP7671785A JP7671785A JPS61236169A JP S61236169 A JPS61236169 A JP S61236169A JP 7671785 A JP7671785 A JP 7671785A JP 7671785 A JP7671785 A JP 7671785A JP S61236169 A JPS61236169 A JP S61236169A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体整流素子の製造方法に関し、特にス
イッチングスピードの速い高速路流素子の順方向特性を
改善した製造方法に係るものである。
イッチングスピードの速い高速路流素子の順方向特性を
改善した製造方法に係るものである。
［従来の技術］
近年、電子・電気ｉ各類に小型化、高効率のスイッチン
グ１１！源が多く用いられるようになってきているが、
このスイッチング電源の二次側には、順電圧降下（Ｖ、
）が低く、逆回復時間（ｔ ｒｒ）の短い半導体整流素
子が望まれている。かかる点を考慮し、従来では第２図
に示すような構造の半導体整流素子が提案されている。
グ１１！源が多く用いられるようになってきているが、
このスイッチング電源の二次側には、順電圧降下（Ｖ、
）が低く、逆回復時間（ｔ ｒｒ）の短い半導体整流素
子が望まれている。かかる点を考慮し、従来では第２図
に示すような構造の半導体整流素子が提案されている。
図において、（１）は、Ｎ＋シリコン半専休体板、（２
）は、このＮ＋シリコン半導体基板（１）の一方の主面
側に形成したＮ−エピタキシ１！ル層、【３）は、この
Ｎ−エピタキシシル層（２）上に不純物拡散によって形
成したアノードＰ＋層、（４）はオーミック接触を得る
ために形成したＮ？ｌ、（５）はアノード側電極金属、
（６）はカソード側電極金属である。
）は、このＮ＋シリコン半導体基板（１）の一方の主面
側に形成したＮ−エピタキシ１！ル層、【３）は、この
Ｎ−エピタキシシル層（２）上に不純物拡散によって形
成したアノードＰ＋層、（４）はオーミック接触を得る
ために形成したＮ？ｌ、（５）はアノード側電極金属、
（６）はカソード側電極金属である。
上記の構造における半導体整流素子の順電圧降下（Ｖ、
）は、模式的に表わせば、以下の通りとなる。
）は、模式的に表わせば、以下の通りとなる。
なお、説明の便宜上、図示のａを基板、ｂをエピタキシ
ャル層、Ｃをシリコンという。
ャル層、Ｃをシリコンという。
Ｖ、 ＝ ＩＦ［Ｒ＋Ｒ＋Ｒ” ＋ｋ（■「）ＳＵＢ
ＡＣＰ （Ｒ十Ｒ２）］ ＋Ｖｐ ここに、Ｒ１・・・カソード側電極金属−シリコン間の
オーミック接触による抵抗弁 Ｒ２・・・アノード側電極金属−シリコン間のオーミッ
ク接触による抵抗弁 Ｒ３０Ｂ・・・基板による抵抗弁 ＲＡＣ・・・Ｎ−エピタキシヤル層の抵抗弁ＲＰ＋・・
・Ｐ エピタキシャル層の抵抗弁Ｖｏ・・・順方向注入
障壁＝＝ ０．６Ｖｋ（ＩＦ）・・・製法によって定ま
る割合■、・・・順方・面電流 上記の式から明らかなように、半導体！１流素子の順電
圧降下（Ｖ、）を低くするには、基板（ａ）の厚みを薄
クシ、基板の抵抗弁Ｒ８０Ｂを小さくすること、および
エピタキシャル層（ｂ）、特にＮ一層（２）の抵抗弁Ｒ
Ａｏを小さくすることが必要条件となる。とりわけ効果
的なのは、基、板を薄くすることである。
ＡＣＰ （Ｒ十Ｒ２）］ ＋Ｖｐ ここに、Ｒ１・・・カソード側電極金属−シリコン間の
オーミック接触による抵抗弁 Ｒ２・・・アノード側電極金属−シリコン間のオーミッ
ク接触による抵抗弁 Ｒ３０Ｂ・・・基板による抵抗弁 ＲＡＣ・・・Ｎ−エピタキシヤル層の抵抗弁ＲＰ＋・・
・Ｐ エピタキシャル層の抵抗弁Ｖｏ・・・順方向注入
障壁＝＝ ０．６Ｖｋ（ＩＦ）・・・製法によって定ま
る割合■、・・・順方・面電流 上記の式から明らかなように、半導体！１流素子の順電
圧降下（Ｖ、）を低くするには、基板（ａ）の厚みを薄
クシ、基板の抵抗弁Ｒ８０Ｂを小さくすること、および
エピタキシャル層（ｂ）、特にＮ一層（２）の抵抗弁Ｒ
Ａｏを小さくすることが必要条件となる。とりわけ効果
的なのは、基、板を薄くすることである。
しかしながら、エピタキシャル層の平坦度を、ソリ等を
生じさせることなく維持し、かつ製造工程中の各種処理
を安定して行うためには、前記基板の厚みは、その直径
の約５／１０００、たとえば直径４インチの基板では、
基板の厚みを約５００μｍ程度確保する必要があり、し
たがって従来では、上記程度の厚みを有する基板を用い
、以下の方法によって半導体整流素子を製造していた。
生じさせることなく維持し、かつ製造工程中の各種処理
を安定して行うためには、前記基板の厚みは、その直径
の約５／１０００、たとえば直径４インチの基板では、
基板の厚みを約５００μｍ程度確保する必要があり、し
たがって従来では、上記程度の厚みを有する基板を用い
、以下の方法によって半導体整流素子を製造していた。
すなわち、第３図は、従来の半導体整流素子の製造工程
を示す。
を示す。
まず、不純物としてアンチモン（Ｓｂ）、不純物濃度Ｎ
ｄ −１０１８ａｔｅ ／ｃｃ、直径１０ｆｆｉ、厚さ
５００μｍのＮ＋シリコン半導体基板（１０）を用い（
Ａ）、このＮ＋シリコン半導体基板（１０）の一方の主
面側にＮ”エピタキシャル層（１１）を、２０〜３０μ
ｍの厚さで成長させる（Ｂ）。
ｄ −１０１８ａｔｅ ／ｃｃ、直径１０ｆｆｉ、厚さ
５００μｍのＮ＋シリコン半導体基板（１０）を用い（
Ａ）、このＮ＋シリコン半導体基板（１０）の一方の主
面側にＮ”エピタキシャル層（１１）を、２０〜３０μ
ｍの厚さで成長させる（Ｂ）。
次いで、Ｎ−エピタキシ１１ルＦＷ （１１）内にＰ
層（１２）を不純物拡散により１０〜１５μｍの深さで
形成する（Ｃ）。
層（１２）を不純物拡散により１０〜１５μｍの深さで
形成する（Ｃ）。
次いで、Ｎ＋シリコン半導体基板（１０）のカソード側
に、オーミック接触を得るためのＮ ”層（１３）を拡
散により形成する（Ｄ）。
に、オーミック接触を得るためのＮ ”層（１３）を拡
散により形成する（Ｄ）。
上記の工程でＮ＋シリコン半導体基板（１０）の両生面
に形成された二酸化珪素（Ｓｉ ０２ ）被膜（１４）
に窓明けを行ない、Ｐ”１ｆ）（１２）にライフタイム
キラーとして金（ＡＵ）、白金（Ｐｔ）、鉄（ＦＯ）、
銅（Ｃ１）等の重金属を拡散し、カソード側のＳｉＯ２
被膜（１４）を除去した後（Ｅ）、アノード側電極金属
（１５）、カソード側電極金ｆｆｌ （１６）を形成す
る（Ｆ）。
に形成された二酸化珪素（Ｓｉ ０２ ）被膜（１４）
に窓明けを行ない、Ｐ”１ｆ）（１２）にライフタイム
キラーとして金（ＡＵ）、白金（Ｐｔ）、鉄（ＦＯ）、
銅（Ｃ１）等の重金属を拡散し、カソード側のＳｉＯ２
被膜（１４）を除去した後（Ｅ）、アノード側電極金属
（１５）、カソード側電極金ｆｆｌ （１６）を形成す
る（Ｆ）。
［発明が解決しようとする問題点コ
従来の半導体整流素子の製造方法は、上記のようにして
なされ、シリコン半導体基板としてその厚みが５００μ
ｍ程度のものを使用しているために、その製造方法によ
って得られた半導体素子の電気的特性は、逆耐電圧２０
０Ｖ、逆回復時間数＋ｎｓ、順電圧降下０．９Ｖ程度で
あり、さらに優れた電気的特性を得るための大ぎな要素
としてシリコン半導体基板の厚さを薄くしな番プればな
らないが、前述の平坦度や安定した各種処理を損ねない
ためには、極端にその厚さを薄くできないという問題点
があった。
なされ、シリコン半導体基板としてその厚みが５００μ
ｍ程度のものを使用しているために、その製造方法によ
って得られた半導体素子の電気的特性は、逆耐電圧２０
０Ｖ、逆回復時間数＋ｎｓ、順電圧降下０．９Ｖ程度で
あり、さらに優れた電気的特性を得るための大ぎな要素
としてシリコン半導体基板の厚さを薄くしな番プればな
らないが、前述の平坦度や安定した各種処理を損ねない
ためには、極端にその厚さを薄くできないという問題点
があった。
［発明の目的］
この発明は、上記のような問題点を解決するためになさ
れたもので、安定な処理を可能としつつ、シリコン半導
体基板の厚さを従来よりも薄くすることができ、そのた
めに電気的特性を向上させることができる半導体整流素
子の製造方法を得ることを目的とするものである。
れたもので、安定な処理を可能としつつ、シリコン半導
体基板の厚さを従来よりも薄くすることができ、そのた
めに電気的特性を向上させることができる半導体整流素
子の製造方法を得ることを目的とするものである。
［問題点を解決するための手段］
この発明にかかる半導体整流素子の製造方法は、従来工
程のＳｉＯ２被膜への窓開けおよびライフタイムキラー
としての重金属拡散工程までは、シリコン半導体基板を
初期の所定の厚さのままで処理しカソード側に電極金属
を形成する最終工程の直前において、カソード側とな）
シリコン半導体基板の主面を研削により薄くするように
したものである。
程のＳｉＯ２被膜への窓開けおよびライフタイムキラー
としての重金属拡散工程までは、シリコン半導体基板を
初期の所定の厚さのままで処理しカソード側に電極金属
を形成する最終工程の直前において、カソード側とな）
シリコン半導体基板の主面を研削により薄くするように
したものである。
［作 用］
カソード側の電極金属を形成する直前の工程まで、シリ
コン半導体基板が厚いままで処理されるので、熱処理に
より平坦度を損ねたり、割れたりすることなく、カソー
ド側の電極金属を形成する直前にシリコン半導体基板を
薄くすることにより、基板の抵抗弁が減少し、最終的に
得られた半導体整流素子の電気的特性が向上する。
コン半導体基板が厚いままで処理されるので、熱処理に
より平坦度を損ねたり、割れたりすることなく、カソー
ド側の電極金属を形成する直前にシリコン半導体基板を
薄くすることにより、基板の抵抗弁が減少し、最終的に
得られた半導体整流素子の電気的特性が向上する。
［実施例］
第１図は、この発明の一実施例による半導体整流素子の
製造方法を示す工程図であり、第３図と同−又は相当部
分には、同一符号が付しである。
製造方法を示す工程図であり、第３図と同−又は相当部
分には、同一符号が付しである。
まず、不純物としてひ素（Ａｓ）、不純物濃度Ｎｄ ＞
１０１９ａｔｅ ／ｃｃ、直径１０ｏ＊、 Ｎす５００
μｍノＮ４＋シリコン半導体基板（１０ａ）を用意しく
Ａ）、このＮ＋４シリコン半導体軍板（１０）の一方の
主面側に従来法と同様にＮ″′′エピタキシヤル層１）
を、２０〜３０μｍの厚さで形成した後（Ｂ）、Ｎ−エ
ピタキシｑｐル層（１１）内にＰ” ＩＩ（１２）を不
純物拡散により形成する（Ｃ）。
１０１９ａｔｅ ／ｃｃ、直径１０ｏ＊、 Ｎす５００
μｍノＮ４＋シリコン半導体基板（１０ａ）を用意しく
Ａ）、このＮ＋４シリコン半導体軍板（１０）の一方の
主面側に従来法と同様にＮ″′′エピタキシヤル層１）
を、２０〜３０μｍの厚さで形成した後（Ｂ）、Ｎ−エ
ピタキシｑｐル層（１１）内にＰ” ＩＩ（１２）を不
純物拡散により形成する（Ｃ）。
次に、従来では、前記基板（１０）のカソード側にオー
ミンク接触を得るためのＮ十→層を拡散していたが、こ
の発明では、シリコン半導体基板（１０ａ）自体がＮ＋
＋型であるため、かかる拡散工程を省略し、アノード側
の３ｉ０２被ｗＡ（１４）に所定の大きさの窓明を行っ
た後、ライフタイムキラーとして重金属拡散を行なう（
Ｄ）。
ミンク接触を得るためのＮ十→層を拡散していたが、こ
の発明では、シリコン半導体基板（１０ａ）自体がＮ＋
＋型であるため、かかる拡散工程を省略し、アノード側
の３ｉ０２被ｗＡ（１４）に所定の大きさの窓明を行っ
た後、ライフタイムキラーとして重金属拡散を行なう（
Ｄ）。
次に、アノード側のＰ ［８（１２）上に電極金属（
１５）を形成した後（Ｅ）、Ｎ シリコン半導体基板
（１０ａ）のカソード側である他方の主面は、約２５０
μＴＦＬｖＡ削により除去する（Ｆ）。
１５）を形成した後（Ｅ）、Ｎ シリコン半導体基板
（１０ａ）のカソード側である他方の主面は、約２５０
μＴＦＬｖＡ削により除去する（Ｆ）。
上記の研削終了後は、公知の方法に従いアノード側に電
極金属（１６）を形成しくＧ）、その後、個々のチップ
単位に分割し、半導体整流素子のベレットとする。
極金属（１６）を形成しくＧ）、その後、個々のチップ
単位に分割し、半導体整流素子のベレットとする。
［発明の効果］
この発明は、上記のようにシリコン半導体基板の加工、
処理の最終工程の直前まで、従来の厚さと同程度の厚さ
を保持し、最終工程において、研削により板厚を薄くす
るようにしたので、途中の加工、処理工程において、ソ
リ、割れ等を生ずることがない。
処理の最終工程の直前まで、従来の厚さと同程度の厚さ
を保持し、最終工程において、研削により板厚を薄くす
るようにしたので、途中の加工、処理工程において、ソ
リ、割れ等を生ずることがない。
また、最終処理工程で、シリコン半導体基板の厚さを薄
くするので、その基板自体の抵抗が小さくなり、最終的
に完成した半導体整流素子の順電圧降下（ＶＦ）を小さ
くすることができる。ざらに、Ｎ 高濃度シリコン半導
体基板を使用したので、カソード側にオーミック接触を
得るために従来法において行なっていたオーミック拡散
をする必要がなくなり、したがって、シリコン半導体基
板の加熱によるソリ等も有効に防止することができる。
くするので、その基板自体の抵抗が小さくなり、最終的
に完成した半導体整流素子の順電圧降下（ＶＦ）を小さ
くすることができる。ざらに、Ｎ 高濃度シリコン半導
体基板を使用したので、カソード側にオーミック接触を
得るために従来法において行なっていたオーミック拡散
をする必要がなくなり、したがって、シリコン半導体基
板の加熱によるソリ等も有効に防止することができる。
第１図（Ａ）〜（Ｇ）は、この発明の一実施例による半
導体整流素子の製造方法を示す工程図、第２図は、半導
体整流素子の順電圧降Ｆを説明するための説明図、第３
図は、従来の半導体整流素子の製造方法を示す工程図で
ある。 図において、（１０ａ）はＮ＋＋シリコン半導体基板、
（１１）はＮ一層、（１２）はＰ＋層、（１４）はＳｉ
Ｏ２被膜、（１５）、 （１６）は電極金属である。 第１図 １００ ｌｂ 第２図 第３図
導体整流素子の製造方法を示す工程図、第２図は、半導
体整流素子の順電圧降Ｆを説明するための説明図、第３
図は、従来の半導体整流素子の製造方法を示す工程図で
ある。 図において、（１０ａ）はＮ＋＋シリコン半導体基板、
（１１）はＮ一層、（１２）はＰ＋層、（１４）はＳｉ
Ｏ２被膜、（１５）、 （１６）は電極金属である。 第１図 １００ ｌｂ 第２図 第３図
Claims (1)
- 一導電型の高不純物濃度シリコン半導体基板を使用し
、このシリコン半導体基板の一方の主面側に前記シリコ
ン半導体基板と同一導電型のエピタキシャル層を形成す
る工程と、このエピタキシャル層内に前記シリコン半導
体基板と反対導電型の領域を形成する工程と、この領域
の主面上に電極金属を形成する工程と、前記シリコン半
導体基板の他方の主面側に電極金属を形成する前工程で
他方の主面を研削し、前記シリコン半導体基板の厚さを
薄くする工程とを含むことを特徴とする半導体整流素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7671785A JPS61236169A (ja) | 1985-04-12 | 1985-04-12 | 半導体整流素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7671785A JPS61236169A (ja) | 1985-04-12 | 1985-04-12 | 半導体整流素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236169A true JPS61236169A (ja) | 1986-10-21 |
Family
ID=13613307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7671785A Pending JPS61236169A (ja) | 1985-04-12 | 1985-04-12 | 半導体整流素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236169A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098269A (ja) * | 2006-10-10 | 2008-04-24 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US9608166B2 (en) | 2003-08-14 | 2017-03-28 | Cree, Inc. | Localized annealing of metal-silicon carbide ohmic contacts and devices so formed |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4873084A (ja) * | 1971-12-29 | 1973-10-02 |
-
1985
- 1985-04-12 JP JP7671785A patent/JPS61236169A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4873084A (ja) * | 1971-12-29 | 1973-10-02 |
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