KR100270368B1 - 반도체 제조방법 - Google Patents

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야마자끼 순페이
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Abstract

단결정 실리콘 웨이퍼의 것에 필적하는 특성을 가지는 박막 트랜지스터(TFT)가 제공된다. 산화규소로 된 하지막이 제1 비정질 규소막상에 형성되고, 규소의 결정화를 조장하는 니켈과 같은 금속원소를 함유하는 니켈 초산염 용액이 제1 비정질 규소막에 도포된다. 니켈 규화물 층을 형성하도록 그 적층체가 가열처리된 다음, 그 니켈 규화물 층이 패터닝된다. 제2 비정질 규소막이 형성되고, 결정을 성장시키도록 가열처리된다. 그리하여, 단결정으로 간주될 수 있는 모노도메인 영역들이 형성되고, 이들 모노도메인 영역들을 이용하여 TFT의 활성층들이 형성된다.

Description

반도체 제조방법
제1a도~제1f도는 본 발명의 실시예 1의 모노도메인 영역을 가지는 얇은 규소 반도체막을 제조하는 공정을 나타내는 단면도,
제2a도~제2d도는 본 발명의 실시예 2의 TFT(박막 트랜지스터)를 제조하는 공정을 나타내는 단면도,
제3a도~제3d도는 본 발명의 실시예 3의 TFT를 제조하는 공정을 나타내는 단면도,
제4도는 본 발명의 실시예 4의 액정표시장치의 개략적인 블록도,
제5a도~제5f도는 본 발명의 실시예 5의 TFT를 제조하는 공정을 나타내는 단면도,
제6a도~제6d도는 본 발명의 실시예 5의 TFT를 제조하는 공정을 나타내는 단면도,
제7a도~제7f도는 본 발명의 실시예 7의 모노도메인 영역을 가지는 얇은 규소 반도체막을 제조하는 공정을 나타내는 단면도,
제8a도~제8f도는 본 발명의 실시예 8의 TFT를 제조하는 공정을 나타내는 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100,700 : 스피너 101,301,701 : 유리기판
102,302,702 : 하지막 103 : 비정질 규소막
104,703 : 니켈 함유 용액 105 : 결정성 규소막
108,707 : 비정질 규소막 111,113 : 모노도메인 영역
303,305 : 모노도메인 영역 710,712 : 모노도메인 영역
306,307,601 : 활성층 309,310,604 : 게이트 전극
311,312,605 : 산화물층 313,317,606 : 소오스 영역
315,319,608 : 채널 형성 영역 316,319,609 : 드레인 영역
314,318,607 : 옵셋 영역 321,323,611 : 소오스 전극
322,324,612 : 드레인 전극 400 : ITO 전극(화소 전극)
704 : 니켈 함유 층
본 발명은 결정성을 가지는 박막 반도체를 이용하는 반도체장치를 제조하는 방법에 관한 것으로, 더 구체적으로는, 박막 트랜지스터(TFT)를 제조하는 방법에 관한 것이다.
최근, 유리 또는 석영으로된 기판상에 형성된 박막 반도체를 이용하는 트랜지스터(TFT로 알려진)가 주목되고 있다. 특히, 수백 내지 수천 Å의 두께를 가지는 박막 반도체가 유리 또는 석영으로 된 기판의 표면상에 형성되고, 이러한 박막 반도체를 이용하여 트랜지스터(절연게이트형 전계효과 트랜지스터)가 형성된다.
이러한 박막 트랜지스터가 액티브 매트릭스형 액정표시장치에 응용될 수 있다는 것이 알려져 있다. 그러한 액티브 매트릭스형 액정표시장치에서는, 수십 만개 이상의 화소들이 종횡렬로 배열되고, 이들 화소 각각에 스위칭 소자로서 TFT가 배치되어, 미세한 고속 표시를 행하도록 한다.
그러한 액티브 매트릭스형 액정표시장치에서 사용하는 TFT들중, 비정질 규소 박막을 이용하는 TFT들이 실용화되어 있다. 그러나, 비정질 규소 박막을 이용하는 이들 TFT는 그들의 특성이 열등하다고 하는 문제를 가진다. 예를 들어, 높은 표시 성능을 가지는 액티브 매트릭스형 액정표시장치를 구성하는 경우, 비정질 규소 박막을 이용하는 TFT에서는 그의 특성이 만족스럽지 못하다.
또한, 집적화된 액정표시시스템이 제안되어 있다. 이 시스템에서는, 화소를 위한 스위칭 소자와 마찬가지로 주변구동회로도 TFT로 만들어진다. 이들 TFT 모두가 단일의 기판상에 집적화하여 배치된다. 불행하게도, 비정질 규소 박막을 이용하는 TFT들은 그들의 낮은 동작 속도 때문에 주변구동회로를 구성할 수 없다. 특히, 비정질 규소 박막을 이용하는 TFT에서는, 실용적인 P-채널형을 제작하는 것이 어렵다. 즉, 특성이 열등하여 실용적인 장치가 얻어질 수 없다. 따라서, CMOS 회로가 구성될 수 없다고 하는 기본적인 문제가 있다.
또한, 화상 데이터 등을 처리 또는 기억하기 위한 집적회로를 화소 영역 및 주변구동회로와 일체로 동일 기판상에 형성하는 기술이 제안되어 있다. 그러나, 비정질 규소 박막을 이용하는 TFT에서는, 그의 열등한 특성 때문에, 화상 데이터를 처리할 수 있는 집적회로를 구성할 수 없다.
결정성 규소막을 이용하여 고성능 TFT를 구성하는 기술도 알려져 있다. 이 고성능 TFT의 특성이 비정질 규소 박막을 이용하는 TFT의 것보다 훨씬 더 양호하다. 이러한 공지의 기술에서는, 비정질 규소막의 형성후, 비정질 규소막을 결정성 규소막으로 변경시키기 위해 가열 처리 또는 레이저 조사(照射)가 행해진다. 비정질 규소막을 결정화시켜 얻어진 결정성 규소막은 일반적으로 다결정 구조 또는 미결정 구조를 가진다.
결정성 규소막을 이용하여 TFT를 구성한 경우, 비정질 규소막을 이용하여 얻어진 것보다 훨씬 더 양호한 특성이 얻어질 수 있다. TFT의 이동도가 그의 특성을 평가하는데 사용되는 한가지 지표이다. 비정질 규소막을 이용하는 N-채널형 TFT는 1~2㎠/Vs 이하의 이동도를 가지는 반면에, 결정성 규소막을 이용하는 N-채널형 TFT는 대략 100㎠/Vs 이상의 이동도를 가진다. 결정성 규소막을 이용하는 P-채널형 TFT는 대략 50㎠/Vs 이상의 이동도를 가진다.
그러나, 비정질 규소막을 결정화시켜 얻어진 결정성 규소막은 다결정 구조를 가지며, 결정입계에 기인한 많은 문제가 존재한다. 예를 들어, 결정입계를 경유하여 이동하는 캐리어가 존재하기 때문에, TFT의 내전압(耐電壓)이 크게 제한된다고 하는 문제가 있다. 또한, 고속 동작을 행할 때, 특성의 변동 또는 열화(劣化)가 일어나는 경향이 있다. 또한, 결정입계를 경유하여 이동하는 캐리어가 오프(OFF) 전류, 즉, 누설 전류를 증가시킨다.
높은 소자 밀도를 가지는 집적화된 액티브 매트릭스형 액정표시장치를 구성하려고 하는 경우, 화소 영역과 함께 주변 회로도 하나의 유리기판에 형성하는 것이 요망된다. 이 경우, 종횡렬로 배열된 수십만 개의 화소 트랜지스터들을 구동시키기 위해, 주변 회로에 배치된 TFT들이 큰 전류를 취급해야 하는 것이 요구된다.
큰 전류를 처리할 수 있는 TFT를 얻기 위해서는, 채널폭을 크게 한 구조를 채용할 필요가 있다. 그러나, 결정성 규소막을 이용하는 TFT에서는, 그의 채널폭을 증대시키면, 내전압 때문에 그 TFT를 실제로 사용하는 것이 불가능하게 된다. 또한, 스레시홀드 값이 크게 변하여 그 TFT가 실용화될 수 없게 된다.
결정성 규소막을 이용하는 TFT로 화상 데이터를 처리하기 위한 집적회로를 구성하려고 하는 경우, 스레시홀드 값의 변동과 특성의 경시변화(經時變化) 때문에, 실용적인 집적회로(종래 기술의 IC를 대체할 수 있는)를 얻는 것이 불가능하였다.
본 발명의 목적은, 결정입계의 영향을 받지 않는 박막 트랜지스터(TFT)를 제공하는데 있다.
본 발명의 다른 목적은, 높은 전압에 견디고 큰 전류를 취급할 수 있는 TFT를 제공하는데 있다.
본 발명의 또 다른 목적은, 특성이 열화하거나 변하지 않는 TFT를 제공하는데 있다.
본 발명의 또 다른 목적은, 단결정 반도체를 이용할 때 얻어지는 것과 유사한 특성을 가지는 TFT를 제공하는데 있다.
본 발명에 따른 반도체장치 제조방법의 제 1 내지 제 3 실시예들에 의해 상기한 종래기술에서의 문제들이 해결된다. 이 방법은, 절연표면을 가진 기판상에 제 1 비정질 규소막을 형성하는 단계와; 규소의 결정화를 조장하는 금속원소를 상기 제 1 비정질 규소막과 접촉하여 유지하는 단계와; 상기 제 1 비정질 규소막을 결정화시키도록 그 제 1 비정질 규소막을 가열처리하는 단계와; 결정성장중에 핵으로 되는 층을 형성하도록, 결정화된 규소막을 패터닝하는 단계와; 핵으로 되는 상기 층을 덮도록 제 2 비정질 규소막을 형성하는 단계와; 결정입계가 사실상 없는 영역을 상기 제 2 비정질 규소막내에 형성하도록, 핵으로 되는 상기 층으로부터 결정을 성장시키는 단계와; 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 이용하여 활성층을 형성하는 단계를 포함한다.
이 방법에서, 결정표면을 가진 기판은 유리기판, 석영기판, 절연막이 형성된 유리기판, 절연막이 형성된 석영기판, 절연막이 형성된 반도체 기판, 및 절연막이 형성된 도체 기판일 수 있다.
"결정화를 조장하는 금속원소를 제 1 비정질 규소막과 접촉하여 유지하는" 상기 단계의 한가지 구체적인 예로서는, 제 1(a) 도에 도시된 단계를 들 수 있다. 제 1(a) 도에서는, 산화규소로 이루어진 절연막 (102)이 유리기판(101)상에 형성되고, 비정질 규소막(103)이 그 절연막 (102)상에 형성되며, 규소의 결정화를 조장하는 금속원소인 니켈을 함유하는 니켈 초산염 용액(104)이 비정질 규소막(103)의 표면에 도포 된다.
제 1(a) 도는, 규소의 결정화를 조장하는 금속원소인 니켈이 용액을 이용하여 비정질 규소막의 표면과 접촉하여 유지되는 예를 나타내지만, 또 다르게는, 니켈로된 층, 또는 니켈을 함유하는 층이 스퍼터링법, CVD법, 또는 증착법에 의해 비정질 규소막의 표면상에 형성될 수도 있다.
"결정성장중에 핵으로 되는 층을 형성하도록, 결정화된 규소막을 패터닝하는" 상기 단계의 한가지 예는 제 1(c) 도에 도시된 단계일 수 있다.
"핵으로 되는 상기 층을 덮도록 제 2 비정질 규소막을 형성하는" 상기 단계의 한가지 예는 제 1(d) 도에 도시된 단계일 수 있다.
"결정입계가 사실상 없는 영역을 제 2 비정질 규소막내에 형성하도록, 핵으로 되는 상기 층으로부터 결정을 성장시키는" 상기 단계의 한가지 예는 제 1(e) 도 및 제 1(f) 도에 도시된 단계일 수 있다.
상기한 종래기술의 문제들은, 본 발명에 따른 반도체장치 제조방법의 제 4 내지 제 7 실시예들에 의해 해결된다. 이 방법은, 규소의 결정화를 조장하는 금속원소로 이루어지거나 그 금속원소를 함유하는 층을 절연표면상에 형성하는 단계와; 상기 금속원소를 함유하는 상기 층을 패터닝하는 단계와; 상기 패터닝된 층을 덮도록 비정질 규소막을 형성하는 단계와; 결정입계가 사실상 없는 영역을 형성하도록 상기 패터닝된 층을 핵으로 사용하여 상기 비정질 규소막내 결정을 성장시키는 단계와; 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 사용하여 활성층을 형성하는 단계를 포함한다.
이 방법에서, 절연표면은, 유리기판의 표면, 석영기판의 표면, 다른 세라믹 기판의 표면, 이들 기판들중 어느 하나에 형성된 절연막의 표면, 절연막이 형성된 반도체 기판의 표면, 및 절연막이 형성된 도체 기판의 표면일 수 있다.
또한, 상기한 절연표면은 적어도 하나의 층간 막을 가지는 3차원 집적회로의 표면일 수 있다.
"규소의 결정화를 조장하는 금속원소로 이루어지거나 그 금속원소를 함유하는 층을 절연표면상에 형성하는" 상기 단계의 한가지 예로서는 제 7(b) 도에 도시된 단계일 수 있다. 제 7(b) 도에서는, 규소의 결정화를 조장하는 금속원소를 함유하는 용액(703)이 제 7(a) 도의 단계에서 스핀 코팅에 의해 도포된 후, 그 적층체가 소성된다. 이렇게 하여, 니켈을 함유하는 층(704)이 형성된다. 이 금속원소를 함유하는 상기 층은 스퍼터링법, CVD법, 또는 증착법에 의해 형성될 수도 있다.
금속원소로 이루어지거나 그 금속원소를 함유하는 층은 패터닝되어, 나중의 비정질 규소막의 결정화중에 결정성장이 일어나는 핵을 형성한다. 이 예가 제 7(c) 도에 도시되어 있고, 제 7(c) 도에서는, 후에 수행되는 결정성장중에 핵을 이루는 영역들(705,706)을 형성하도록, 니켈을 함유하는 층(704)이 패터닝된다.
"상기 패터닝된 층을 덮도록 비정질 규소막을 형성하는" 상기 단계의 한가지 예는 제 7(d) 도에 도시된 단계일 수 있고, 제 7(d) 도에서는, 니켈을 함유하는 패터닝된 영역들(705,706)을 덮도록 비정질 규소막(707)이 형성된다. 그 비정질 규소막(707)을 형성하는 방법은 플라스마 CVD법 또는 LPCVD법일 수 있다.
"결정입계가 사실상 없는 영역을 형성하도록, 상기 패터닝된 층을 핵으로 사용하여 상기 비정질 규소막내 결정을 성장시키는" 상기 단계의 한가지 예는 제 7(e) 도에 도시된 단계일 수 있고, 제 7(e) 도에서는, 레이저 조사와 함께 450~600℃의 가열 온도가 사용된다. 그 결과, 니켈을 함유하는 패터닝된 영역들(705,706)을 덮도록 형성된 비정질 규소막 내에서 번호 708 및 709로 나타낸 바와 같이 결정이 성장한다.
본 발명의 모든 예에서, 규소를 결정화시키기 위한 금속원소는, Fe, Co, Ni, Ru, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군으로부터 선택된 하나 또는 그 이상의 원소이다.
결정성장이 행해진 결정입계가 사실상 없는 영역이 모노도메인(monodomain) 영역으로 불릴 수 있다. 이 모노도메인 영역에, 규소의 결정화를 조장하는 금속원소이고 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군으로부터 선택된 하나 또는 그 이상의 원소가 1×1014~1×1019atoms cm-3의 농도로 함유되는 것이 중요하다.
이 결정성장중에, 적층체가 450~600℃의 온도로 가열되는 것이 중요하다. 이 가열 온도는 가능한한 높은 것이 바람직하다. 유리기판이 이용되는 경우, 유리기판의 최대 처리 온도 때문에 가열 온도를 600℃ 이하로 설정하는 것이 필요하다. 가열 온도가 450℃보다 낮으면, 모노도 메인 영역이 효과적으로 형성되는 것을 기대할 수 없다.
모노도메인 영역은, 결정입계로 되는 점결함과 면결함 모두 가지고 있지 않으나, 중화될 점결함을 가진다. 따라서, 그 모노도메인 영역은, 점결함을 중화하기 위한 수소 또는 할로겐 수소를 0.001~ 5 원자% 함유 한다. 또한, 그 모노도메인 영역은 규소의 결정화를 조장하는 금속원소를 1×1014~1×1019atoms cm-3의 농도로 함유한다. 이 농도는 2차 이온질량 분석법(SIMS)에 의해 얻어지는 데이터에 의거한 최소치로서 정의된다.
현재, 1×1016atoms cm-3보다 낮은 금속원소 농도를 SIMS로 측정하는 것은 어렵다. 그러나, 금속원소를 도입시킬 때 사용되는 용액내의 금속원소의 농도로부터 그 금속원소 농도를 추정하는 것이 가능하다. 즉, SIMS에 의해 측정되지 않는 농도는, 용액내의 금속원소의 농도와 최종 규소막내에 잔류하는 금속원소의 농도(이 농도는 SIMS에 의해 측정됨) 와의 사이의 관계로 부터 추정될 수 있다.
일련의 제조 단계들이 완료된 후, 모노도메인 영역내 또는 모노도메인 영역으로 되는 영역내 금속원소의 농도가 1×1019atoms cm-3을 초과하면, 얻어진 모노도메인 영역의 반도체 특성이 손상된다.
이 결정성장의 결과로, 결정입계가 사실상 없는 모노도메인 영역이 형성될 수 있다. 이 모노도메인 영역은 전기적 성질이 단결정과 동등하다. 그 모노도메인 영역은 공지의 단결정 실리콘 웨이퍼와 달리, 스퍼터링법 또는 CVD법에 의해 형성된 박막 반도체로 이루어진 출발 막을 이용한다. 더 구체적으로는, 그 모노도메인 영역은 결정입계(선결함 또는 면결함과 같은)를 가지고 있지 않으나, 중화될 점결함을 가진다. 이 점결함의 중화를 위해, 모노도메인 영역은 0.001~5 원자%의 수소 또는 할로겐 수소를 함유한다.
박막 반도체소자의 활성층이 이 모노도메인 영역을 이용하여 형성 된다. 그 결과, 지금까지 단결정 실리콘 웨이퍼를 사용하여 제조되는 반도체 소자의 것에 필적하는 특성을 가지는 TFT 및 박막 집적회로가 얻어질 수 있다. 예를 들어, 다결정 또는 미결정과 같은 결정성 규소막을 사용하여 제조되는 종래의 TFT보다 전기적 성능이 훨씬 더 우수한 TFT가, 제 2(a) 도에 도시된 모노도메인 영역들(303,305)을 이용하여 TFT의 활성층들(306,307)을 형성함으로써 얻어질 수 있다.
모든 활성층이 모노도메인 영역일 필요는 없다. 예를 들어, TFT의 경우, 채널 형성 영역만이 모노도메인 영역으로부터 만들어지면, 이점들이 얻어질 수 있다.
고상(固相) 에피택시 공정이 결정화를 조장하는 금속원소를 이용하여 수행되는 경우, 2가지 주요방법이 금속원소를 도입시키는데 이용될 수 있다.
이들 2가지 방법중 하나는, 비정질 규소막의 표면, 또는 비정질 규소막상에 형성된 하지막의 표면상에 스퍼터링법, 전자비임 증착법, 또는 다른 "물리적 형성" 방법에 의해 금속원소의 극도로 얇은 막을 형성하는 것이다. 이들 방법에서, 그 금속원소의 막은 비정질 규소막과 접촉하여 형성된다. 그 결과, 금속원소가 비정질 규소막내로 도입된다.
이 방법은, 비정질 규소막내로 도입되는 금속원소의 농도를 정확하게 제어하는 것이 어렵다고 하는 문제를 가진다. 또한, 도입되는 금속원소의 양을 제어하기 위해 막 두께를 수십 Å 이하와 같은 매우 작은 값으로 설정하는 경우에는, 완전한 막을 형성하는 것이 어렵다. 이 경우, 금속원소 막이, 소망의 표면상에 섬과 같이 형성된다. 즉, 불연속적인 층이 형성된다. 이 문제는 분자비임 에피택시(MBE)법 또는 다른 방법을 사용하여 해결될 수 있다. 그러나, 현재의 입장은 그 문제가 제한된 범위내에서만 해결된다는 것이다.
그러한 불연속적인 층이 형성된 후 결정화 단계가 행해지는 경우, 불연속적인 층의 각 섬 영역이 결정핵으로 되어 결정화를 조장한다.
상기한 바와 같이 결정화된 규소막을 주의깊게 관찰한 결과, 매우 많은 양의 비정질 성분이 잔존하는 것으로 나타났다. 이것은 광학 현미경, 전자 현미경 또는 라만(Raman) 분광법에 의해 확인될 수 있다. 또한, 금속 성분이 부분적으로 밀집된 것이 확인되었다. 결정핵 형태의 금속 성분이 핵의 영역내에 그대로 잔존하여 집단을 형성하는 것으로 고려된다.
금속 성분이 부분적으로 밀집되어 있는 영역은 결정화된 반도체 영역내 전자 구멍(electron-hole) 재결합 중심으로 작용한다. 그 재결합 중심은 특성을 심하게 저하시킨다. 예를 들어, TFT로부터의 누설 전류가 증대된다.
다른 방법은, 규소의 결정화를 조장하는 금속원소를 함유하는 용액을 이용하는 것이다. 이 방법에서는, 금속원소가 용액내에 함유되고, 이 용액이 스핀 코팅이나 다른 방법에 의해 비정질 규소막의 표면이나, 그 비정질 규소막상에 형성된 하지막의 표면에 도포된다.
그 용액은 사용되는 금속원소에 따라 몇몇 종류의 형태를 취할 수 있다. 전형적으로는, 용액의 형태를 취하는 금속 화합물들이 사용될 수 있다. 용액을 사용하는 이 방법에서 이용될 수 있는 금속 화합물들의 예로서는 아래와 같은 것이 있다.
(1) 금속원소로서 Ni(니켈)이 사용되는 경우
니켈 화합물로서, 니켈 브롬화물, 니켈 초산염, 니켈 수산염, 니켈 탄산염, 니켈 염화물, 니켈 요오드화물, 니켈 질산염, 니켈 황산염, 니켈 개미산염, 니켈 산화물, 니켈 수산화물, 니켈 아세틸아세토네이트, 4-시클로헥시 1 니켈 부티레이트, 및 2-에틸 헷사노익 니켈로 이루어진 군으로부터 선택된 적어도 하나가 사용될 수 있다.
Ni을 함유하는 무극성 용매로서는, 벤젠, 톨루엔-크실렌, 4 염화탄소, 클로로폼, 에테르, 트리클로로-에틸렌 및 프레온으로 이루어진 군으로부터 선택된 적어도 하나의 무극성 용매가 사용될 수 있다.
(2) 금속원소로서 Fe(철)이 사용되는 경우
제 2 철 또는 제 1 철 물질로서, 제 1 철 브롬화물(FeBr26H2O), 제 2 철 브롬화물(FeBr36H2O), 제 2 철 초산염(Fe(C2H3O2)3xH2O), 제 1 철 염화물(FeCl24H2O), 제 2 철 염화물(FeCl36H2O), 제 2 철 플루오르화물(FeF33H2O), 제 2 철 질산염(Fe(NO3)39H2O), 제 1 철 인산염(Fe3(PO4)28H2O), 및 제 2 철 인산염(FePO42H2O)으로 이루어진 군으로부터 선택된 하나가 사용될 수 있다.
(3) 금속원소로서 Co(코발트)가 사용되는 경우
코발트 화합물로서는, 코발트 브롬화물(CoBr6H2O), 코발트 초산염(Co(C2H3O2)24H2O), 코발트 염화물(CoCl26H2O), 코발트 플루오르화물(CoF2xH2O), 및 코발트 질산염(Co(No3)26H2O)으로 이루어진 군으로부터 선택된 하나가 사용될 수 있다.
(4) 금속원소로서 Ru(루테늄)이 사용되는 경우
루테늄의 화합물로서, 루테늄 염화물(RuCl3H2O)과 같은 루테늄염으로 알려진 물질이 사용될 수 있다.
(5) 금속원소로서 Rh(로듐)이 사용되는 경우
로듐의 화합물로서, 로듐 염화물(RuCl33H2O)과 같은 로듐염으로 알려진 물질이 사용될 수 있다.
(6) 금속원소로서 Pd(팔라듐)이 사용되는 경우
팔라듐의 화합물로서, 팔라듐 염화물(PdCl22H2O)과 같은 팔라듐염으로 알려진 물질이 사용될 수 있다.
(7) 금속원소로서 Os(오스뮴)이 사용되는 경우
오스뮴의 화합물로서, 오스뮴 염화물(OsCl3)과 같은 오스뮴염으로 알려진 물질이 사용될 수 있다.
(8) 금속원소로서 Ir(이리듐)이 사용되는 경우
이리듐의 화합물로서, 이리듐 3염화물(IrCl33H2O) 또는 이리듐 4염화물(IrCl4)과 같은 이리듐염으로 알려진 물질이 사용될 수 있다.
(9) 금속원소로서 Pt(백금)이 사용되는 경우
백금의 화합물로서, 제 2 백금 염화물(PtCl45H2O)과 같은 백금염으로 알려진 물질이 사용될 수 있다.
(10) 금속원소로서 Cu(구리)가 사용되는 경우
구리의 화합물로서, 제 2 동 초산염(Cu(CH3COO)2), 제 2 동 염화물(CuCl22H2O), 및 제 2 동 질산염(Cu(NO3)23H2O)으로 이루어진 군으로 부터 선택된 하나의 물질이 사용될 수 있다.
(11) 금속원소로서 금(Au)이 사용되는 경우
금 화합물로서, 금 3염화물(AuCl3xH2O), 오리클로라이드(AuHCl44H2O), 및 금 나트륨 4염화물(AuNaCl42H2O)로 이루어진 군으로 부터 선택된 하나의 물질이 사용될 수 있다.
이들은 단일의 분자로 충분히 분리되고 용액내에서 분산될 수 있다. 금속원소가 첨가될 소망의 표면상에 그 용액이 적하될 때, 그 표면을 50~500 rpm의 속도로 회전시킨다. 이 상태에서, 그 표면이 그 용액으로 스핀코팅된다. 이렇게 하여, 그 용액이 전체 표면에 걸쳐 확산될 수 있다.
이때, 실리콘 반도체의 소망의 표면에의 습윤도의 균일성을 향상 시키기 위해 5~100 Å의 두께의 산화규소막을 실리콘 반도체의 표면상에 형성하면, 액체의 표면장력에 의해, 소망의 표면상에 액체가 점과 같이 분포되는 것이 충분히 방지될 수 있다.
그 액체에 계면활성제가 첨가되면, 균일하게 습윤된 상태가 산화 규소막을 가지지 않는 실리콘 반도체에 나타내어질 수 있다. 용액을 사용하는 이 방법이 금속원소를 함유하는 유기금속 화합물의 막을 소망의 표면상에 형성한다고 말하여질 수 있다.
규소의 결정화를 조장하는 금속원소의 개개의 원자는 산화물막을 통하여 반도체내로 확산될 수 있다. 그 확산 공정은 결정핵 또는 결정 입자를 고의로 발생함이 없이 행해진다. 전체 막은 균일하게 결정화될 수 있어, 금속원소의 밀집화가 방지되고, 또한, 다량의 비정질 성분이 잔존하지 않는다.
또 다른 방법도 이용될 수 있다. 특히, 유기금속 화합물이 소망의 표면상에 균일하게 피복된다. 형성된 피복층은 금속산화물 막을 형성하도록 오존으로 처리된다(즉, 산소내에서 자외선으로 조사된다). 이 금속산화물막은 결정화를 위한 출발 물질로 사용된다. 이 방법에서는, 금속의 산화물막이 형성된다. 결정화가 이 금속산화물 막으로부터 진척된다. 그리하여, 유기물질이 산화되고 이산화탄소 가스로서 추방될 수 있어, 보다 균일한 고상 에피택셜 성장이 달성될 수 있다.
용액의 스핀 코팅이 저속으로만 실행되면, 표면상에 존재하는 용액내의 금속 성분이 반도체 막으로 공급된다. 공급되는 금속 성분의 양은 고상 에피택셜 성장에 필요한 양을 종종 초과한다. 따라서, 저속 회전후, 그 적층체를 1000~10000 rpm, 전형적으로는, 2000~5000 rpm의 속도로 회전시킨다. 그리하여, 과도한 유기금속이 그 적층체 표면으로부터 완전히 쓸어내어질 수 있다. 그 결과, 적절한 양의 금속 성분이 공급될 수 있다.
도입되는 금속 성분의 양은 용액내 금속원소의 농도를 제어함으로써 제어될 수 있다. 이 방법은, 최종 규소막내에 도입되는 금속원소의 농도가 정확하게 제어될 수 있다는 점에서 매우 유용하다.
금속원소를 도입시키기 위해 용액을 사용하는 이 방법은, 결정화에 사용되는 금속 입자들에서 벗어나 반도체 표면 또는 하지층 표면상에 섬들을 형성함이 없이 반도체 표면상에 균일하고 연속적인 층을 형성하는 것을 가능하게 한다.
가열 또는 레이저 조사를 이용하는 결정화 단계에서, 균일하고 밀도가 높은 결정들이 성장될 수 있다.
이 예에서는, 용액이 사용되지만, CVD법에 의해 소망의 표면상에 금속 화합물, 특히, 기체상 유기금속 화합물의 막을 형성하는 것에 의해서도, 유사한 이점들이 얻어질 수 있다.
용액을 사용하는 이 방법이 화학적 형성 방법이라고 말하여질 수 있고, 또한, 스퍼터링 등을 이용하는 형성 방법이 물리적 형성 방법이라고 말하여 질 수 있다. 물리적 형성 방법은 금속 핵을 이용하는 비균일 이방성 결정 성장법으로 불릴 수 있고, 한편, 화학적 형성 방법은 균일한 금속원소를 이용하는 균일 등방성 결정 성장법으로 불릴 수 있다.
본 발명의 다른 목적 및 특징들이 본 발명의 실시예들을 기술하는 하기 설명으로부터 이해될 수 있을 것이다.
[실시예 1]
이 실시예에서는, 규소의 결정성장을 조장하는 금속원소의 작용에 의해 결정화된 규소막으로 이루어진 결정핵이, 절연표면을 가지는 기판 상에 선택적으로 형성된다. 그 다음, 비정질 규소막이 형성되고, 그후, 결정성장을 일으키도록 레이저광이 그 비정질 규소막에 조사(照射)된다. 그리하여, 모노도메인(monodomain) 영역들이 선택적으로 형성된다.
제 1(a) 도~제 1(f) 도는 이 실시예의 제조공정을 나타낸다. 먼저, 하지막(下地膜)(102)으로서 산화규소막을 유리기판(101)상에 3000 Å의 두께로 스퍼터링(sputtering)법에 의해 형성한다. 이 하지막(102)은 유리기판(101)으로부터 알칼리 이온과 불순물이 확산하지 않도록 하기 위한 배리어(barrier) 층으로 작용한다. 이 하지막(102)은, 그것이 절연막을 형성하고 배리어로서 작용하는 한 어떠한 재료로도 만들어질 수 있다. 예를 들어, 질화규소막이 사용될 수 있다.
하지막(102)을 형성한 후, 플라스마 CVD법 또는 감압 CVD법(LPCVD법)에 의해 비정질 규소막(103)을 50~500 Å, 예를 들어, 200 Å의 두께로 형성한다. 이 비정질 규소막(103)은 후에 결정핵 층을 형성하는데 사용된다.
그 다음, 그 비정질 규소막상에, 규소의 결정화를 조장하는 금속원소인 니켈을 함유하는 용액(104)을 스피너(spinner)(100)를 이용하여 도포 (스핀 코팅)한다. 니켈 원소의 첨가량은 그 용액(104)내 니켈의 양을 제어함으로써 조정될 수 있다. 이 실시예에서는, 니켈을 함유하는 용액(104)으로서 니켈 초산염 용액이 사용된다. 이렇게 하여, 비정질 규소막(103)의 전체 표면에 니켈이 도입된다. 바꿔 말하면, 니켈이 비정질 규소막(103)의 전체 표면과 접촉하여 있는 상태로 된다. (제 1(a) 도)
이 실시예에서는, 니켈을 도입시키는 방법으로서 용액이 이용되었으나, 또 다르게는, 니켈로 이루어진 층, 또는 니켈을 함유하는 층이 스퍼터링법, CVD법, 또는 증착법에 의해 비정질 규소막(103)의 표면에 형성될 수도 있다.
그후, 비정질 규소막(103)을 결정화시켜 결정성 규소막(105)을 얻기 위해, 비정질 규소막(103)을 450~600℃ (이 실시예에서는, 550℃)의 온도로 4시간 동안 가열처리한다. 이 결정성 규소막(105)은 다결정 또는 미결정 상태를 취한다 (제 1(b) 도).
그 다음, 그 결정성 규소막(105)을 패터닝(patterning)하여, 후의 단계에서 결정핵으로 되는 층들(106,107)을 형성한다 (제 1(c) 도).
그후, 플라스마 CVD법 또는 LPCVD법에 의해 비정질 규소막(108)을 500 Å의 두께로 형성한다. 이 비정질 규소막(108)은 후에 TFT와 같은 반도체장치의 활성층을 구성한다 (제 1(d) 도).
그 다음에, 그 적층체를 450~600℃의 온도로 가열하면서 그 적층체에 레이저 광을 조사한다. 그 가열 온도의 상한은 기판의 최대 처리 온도에 의해 결정된다. 이 제조 단계에서, 결정성장중에 핵으로 작용하는 부분들(106,107) 각각으로부터 번호 109 및 110으로 나타낸 바와 같이 결정이 성장한다 (제 1(e) 도).
이렇게 하여, 제 1(f) 도에 나타내어진 바와 같이 단결정으로 간주될 수 있는 모노도메인 영역들(111,113)이 형성되고, 비정질 규소막(108)의 결정화가 진척되지 않은 비정질 영역(112)이 모노도메인 영역들(111,113) 사이에 존재한다.
[실시예 2]
이 실시예에서는, N-채널형 트랜지스터와 P-채널형 트랜지스터로 이루어진 1쌍의 트랜지스터가, 실시예 1에 기술된 것과 같은 모노도메인 영역 형성 방법을 이용하여 형성된다. 이 실시예에서는, 1쌍의 TFT(박막 트랜지스터)를 유리 기판상에 형성하는 예를 나타내지만, 동일한 방법에 의해 다수의 TFT가 형성될 수도 있다.
먼저, 하지막(302)으로서 산화규소막을 유리기판(301)상에 3000 Å의 두께로 형성한다. 실시예 1에 기술된 방법에 의해 그 하지막상에 모노도메인 영역들(303,305)을 형성한다. 비정질 규소막(108)의 결정화가 진척되지 않은 비정질 영역(304)이 그 모노도메인 영역들(303,305)사이에 존재한다 (제 2(a) 도).
그 다음, 비정질 영역(304)을 제거하여 2개의 TFT를 위한 활성층 들(306,307)을 형성하도록 그 적층체를 패터닝한다. 활성층(306)은 N-채널형 TFT의 활성층이고, 활성층(307)은 P-채널형 TFT의 활성층이다(제 2(b) 도).
이 실시예에서, 활성층(306) 전체가 모노도메인 영역(303)내에 위치되고, 마찬가지로, 활성층(307) 전체가 모노도메인 영역(305)내에 위치된다. 적어도 채널 형성 영역들이 각각 모노도메인 영역들(303,305)내에 형성되도록 할 필요가 있다.
그 다음, 주로 알루미늄으로 이루어지고 스칸듐을 함유하는 층을 6000 Å의 두께로 형성하고 패터닝하여 게이트 전극들(309,310)을 형성한다. 전해용액내에서, 그 게이트 전극들(309,310)을 양극으로 사용하여 양극 산화 공정을 행한다. 그 결과, 산화물층들(311,312)이 약 2000 Å의 두께로 형성된다. 그 산화물층들(311,312)은 후에 수행되는 불순물 이온 주입 단계에서 마스크로 작용한다. 그 산화물층들(311,312)의 두께를 제어함으로써 소망의 길이로 옵셋(offset) 영역들이 형성될 수 있다.
그 다음, 활성층들(306,307)에 불순물 이온을 주입한다. 이 단계에서, 먼저 우측 TFT 영역을 레지스트(resist)로 가리고 인 이온을 좌측 TFT 영역에 주입한다. 이렇게 하여, N-채널형 박막 트랜지스터의 소오스 영역(313), 채널 형성 영역(315), 및 드레인 영역(316)이 자기정합(自己整合) 기술에 의해 좌측 TFT의 활성층(306)에 형성되고, 그와 동시에, 옵셋 영역(314)이 자기정합 기술에 의해 형성된다. 그 다음, 좌측 TFT 영역을 가린채 우측 TFT 영역에 붕소 이온을 주입한다. 이렇게 하여, P-채널형 박막 트랜지스터의 소오스 영역(317), 채널 형성 영역(319), 및 드레인 영역(319)이 자기정합 기술에 의해 우측 TFT의 활성층(307)에 형성되고, 그와 동시에, 옵셋 영역(318)이 자기정합 기술에 의해 형성된다. (제 2(c) 도)
다음에, 레이저 광이나 다른 강한 광을 그 적층체에 조사하여, 불순물 이온 주입시에 있어서의 활성층의 손상의 어닐(anneal)과 주입된 불순물 이온의 활성화를 행한다. 이 단계가 그 적층체를 450~600℃의 온도로 가열하면서 수행될 때, 바람직한 결과들이 발생한다.
그 다음, 플라스마 CVD법에 의해, 층간 절연막으로서 산화규소막(320)을 6000 Å의 두께로 형성하고, 그 산화규소막(320)에 접촉 구멍들을 형성한다. 그후, 알루미늄으로 N-채널형 TFT를 위한 소오스 전극(321)과 드레인 전극(322)을 형성하고, 또한, 알루미늄으로 P-채널형 TFT를 위한 소오스 전극(323)과 드레인 전극(324)을 형성한다. 그 적층체를 수소 분위기에서 350℃의 온도로 가열처리하여, N-채널형 및 P-채널형 TFT를 완성한다 (제 2(d) 도).
이 실시예에 기술된 TFT들은, 단결정으로 간주될 수 있는 TFT의 활성층들을 사용하여, 즉, 모노도메인 영역들을 사용하여 구성된다. 따라서, 그들의 스레시홀드(threshold) 값이 변하지 않고, 또한, 그들의 특성의 경시변화(經時變化)와 같은 문제가 없게 될 수 있다. 또한, 이 실시예에 기술된 TFT들은 고속동작이 가능하고, 각종 박막 집적회로를 구성하는 것이 가능하게 된다.
[실시예 3]
이 실시예는 액티브 매트릭스형 액정표시장치의 각 화소에 배치되는 TFT의 구성에 관한 것이다. 제 3(a) 도~제 3(d) 도는 이 실시예에서 기술되는 TFT를 제조하는 공정을 나타낸다. 먼저, 모노도메인 영역(303)을 가지는 규소막을 실시예 1에 기술된 방법에 의해 하지막(302)상에 형성한다. 그 하지막(302)은 유리기판(301)상에 형성된다(제 3(a) 도).
그 모노도메인 영역(303)을 패터닝하여 N-채널형 TFT를 위한 활성층(306)을 형성한다 (제 3(b) 도).
그 다음, 게이트 절연막으로 되는 산화규소막(308)을 플라스마 CVD법에 의해 1000 Å의 두께로 형성한다. 주로 알루미늄으로 이루어져 있고 스칸듐을 함유하는 막을 전자비임 증착법으로 6000 Å의 두께로 형성하고, 이 막을 패터닝하여 게이트전극(309)을 형성한다. 그 다음, 전해용액내에서, 그 게이트 전극(309)을 양극으로 사용하여 양극 산화 공정을 행한다. 이렇게 하여, 각 게이트 전극(309) 둘레에 산화물층 (311)이 형성된다. 이 산화물층(311)은 후에 수행되는 불순물 이온 주입 단계에서 마스크로 작용하고, 옵셋 영역을 형성하는데 이용된다. 그 산화물층(311)의 두께는 2000 Å정도로 한다.
그후, 불순물 이온을 주입한다. 이 실시예에서는, 영역들 (313,316) 내에 인 이온을 도입시키도록 이온 도핑 기술에 의해 인 이온이 주입된다. 이 단계에서, 소오스 영역(313)과 드레인 영역(316)이 자기 정합 기술에 의해 형성되고, 그와 동시에, 채널 형성 영역(315)과 옵셋 영역(314)이 자기정합 기술에 의해 형성된다 (제 3(c) 도).
또한, 레이저 광이나 다른 강한 광의 조사에 의해 그 적층체를 어닐링한다. 층간 절연막으로서 산화규소막(320)을 6000 Å의 두께로 형성한 다음, 화소 전극으로 되는 ITO 전극(400)을 형성한다. 그 다음에, 그 산화규소막(320)에 접촉 구멍들을 형성하고, 알루미늄으로된 소오스 전극(321)과 드레인 전극(322)을 형성한다. 그 드레인 전극(322)은 화소 전극인 ITO 전극(400)에 접속된다 (제 3(d) 도).
이 실시예에 기술된 TFT의 활성층들은 결정입계가 사실상 존재하지 않는 모노도메인 영역을 사용하여 구성된다. 따라서, 결정입계의 존재에 기인하는 오프(OFF) 전류가 크게 감소될 수 있다. 따라서, 이들 TFT는 액티브 매트릭스형 액정표시장치의 화소 전극으로서 최적으로 사용될 수 있다.
[실시예 4]
본 발명을 이용하여 보다 정교한 액티브 매트릭스형 액정표시장치를 구성하는 실시예가 제4도에 나타내어져 있다. 현재, 액정표시장치의 2개의 판들중 적어도 하나에 반도체 칩(IC)을 장착하는 것에 의해, 소형화, 경량화, 박형화가 행해지고 있다. 액정 재료가 그 2개의 핀들사이에 끼워 넣어지고, 그 반도체 칩은 통상 컴퓨터의 메인 보드상에 설치된다. 절연표면을 가지는 유리기판상에 형성된 TFT들로부터 공지의 IC칩의 것에 필적하는 특성을 가지는 집적회로를 구성하는 것은 불가능하다.
그러나, 결정입계의 영향이 사실상 없는 모노도메인 영역을 사용하는 TFT가 이용되는 경우에는, 그의 양호한 특성과 높은 안정성 때문에, 종래기술의 IC칩에 필적하는 집적회로가 제작될 수 있다.
제4도를 참조하면, 판(15)은 액정표시장치의 2개의 판들중 하나이다. 그 판(15)상에는, 액티브 매트릭스 회로와, 그 액티브 매트릭스 회로를 구동시키기 위한 X 디코더/드라이버 및 Y 디코더/드라이버와, XY 분기(分岐)회로가 TFT들에 의해 형성되어 있다. 다수의 화소가 그 액티브 매트릭스 회로에 형성되고, 각각의 화소는, TFT(박막 트랜지스터) (11), 화소 전극(12), 및 보조 커패시터(13)를 포함한다.
액티브 매트릭스 회로를 구동시키기 위해서는, 낮은 출력 임피던스를 가지는 버퍼 회로를 주변 회로에 배치할 필요가 있다. 제 4 도의 구성에서, 이 버퍼 회로는 본 발명에 따라 형성되는 모노도메인 영역으로부터 형성된 활성층을 가지는 TFT들로 구성된다. 이렇게 하여, 큰 전류가 버퍼 회로를 통해 흐를 수 있고, 또한, 그 버퍼 회로는 높은 전압에 견딜 수 있다.
본 발명에 따라 구성되는 TFT를 이용한 박막 집적회로가 판(15)상에 형성된다. 그 박막 집적회로로 구성될 수 없는 부분에는, 공지의 IC칩이 설치된다. 물론, 모든 집적회로가, 판(15)의 표면상에 형성된 박막 반도체를 사용하여 제조된 박막 집적회로로 구성될 수도 있다. 각종 IC칩들과 반도체 칩들이 배선 패턴, 와이어 접합, COG(chip on glass)법, 또는 다른 수단에 의해 판(15)상의 회로에 접속될 수 있다.
제 4 도를 참조하면, 입력 포트, CPU, 보정 메모리, 및 주기억장치가 더 설치되어 있다. 그 입력 포트는, 외부로부터 입력된 신호를 판독하여 그 신호를 화상용 신호로 변환하는 회로이다. 보정 메모리는 액티브 매트릭스 패널에 고유적인 메모리이고, 액티브 매트릭스 패널 또는 판의 특성에 따라 입력 신호를 보정하도록 작용한다. 이 보정 메모리는 각 화소 고유의 정보를 보유하고 개별적으로 정보를 보정하기 위한 비휘발성 메모리이다. 더 구체적으로는, 전기광학장치의 화소들중 어느 하나에 점결함(point defect)이 있는 경우, 보정 메모리가 그 결함주위의 화소들에 따라 보정된 신호를 CPU에 보낸다. CPU는 보정된 신호에 따라 XY 분기회로를 제어하여, 화소내 결함이 덜 눈에 띄도록 한다. 결함이 있는 화소가 주위의 화소들보다 어두울 경우, 보정 메모리로부터의 보정된 신호에 응하여 더 큰 신호가 결함이 있는 화소에 인가된다. 그 결과, 결함이 있는 화소가 주위의 화소들과 같은 밝기로 된다. 화소 결함에 대한 정보는 패널마다 다르므로, 보정 메모리에 저장되어 있는 정보가 화소마다 다르다.
CPU와 주기억장치는 통상의 컴퓨터의 것들과 기능이 유사하다. 주기억장치는 각 화소에 대한 정보가 저장된 화상 메모리로서 작용하는 RAM을 포함한다. 이들 CPU와 주기억장치는 CMOS 칩이다.
이상과 같이, CPU와 주기억장치가 액정표시장치의 판상에 형성되고, 따라서, 이 1매의 판이 간단한 퍼스널 컴퓨터와 유사한 전자장치를 구성한다. 이것은 액정표시장치를 소형화하고 그의 응용범위를 넓히는데 매우 유용하다. 집적회로의 일부 또는 전부가 박막 반도체를 사용하여 판상에 형성된 박막 집적회로로 이루어지는 경우에는, 그 액정표시장치는 크기가 더욱 효과적으로 감소된다. 이것은 또한, 그의 응용성을 높이는 데에도 유용하다.
모노도메인 영역을 이용하여 구성된 TFT는 단결정 실리콘 웨이퍼에 형성되는 집적회로에 필적하는 집적회로를 형성할 수 있다. 따라서, 본 발명에 따라 제조되는 신규한 TFT가 이 실시예에 기술된 것과 같은 시스템화된 액정표시장치의 요구되는 회로에 사용될 수 있다. 특히, 단결정으로 간주될 수 있는 모노도메인 영역을 이용하여 제조되는 TFT가 아날로그 버퍼 회로와 다른 요구되는 회로들에 이용되는 경우, 큰 이점들이 얻어질 수 있다.
[실시예 5]
이 실시예에서는, 모노도메인 영역이 형성될 때, 결정핵으로 되는 니켈 규화물 영역을 피하여 TFT의 활성층이 형성된다. 그리하여, 니켈 원소의 영향을 덜 받는 TFT가 제공된다.
제 5(a) 도~제 5(f) 도와 제 6(a) 도~제 6(d) 도는 이 실시예의 TFT를 제조하는 공정을 나타낸다. 먼저, 하지막(102)을 유리기판(101)상에 형성하고, 그 하지막(102)상에 플라스마 CVD법 또는 LPCVD법으로 비정질 규소막(103)을 200 Å의 두께로 형성한다. 그 다음, 실시예 1에 기술된 방법에 의해 니켈 초산염 용액(104)을 그 비정질 규소막에 도포한다 (제 5(a) 도).
그 다음, 그 적층체를 400℃의 온도로 1시간 동안 가열처리하여 니켈 규화물 층(105)을 형성한다 (제 5(b) 도).
그후, 그 니켈 규화물층(105)을 패터닝하여, 결정핵으로 되는 니켈 규화물 층(107)을 선택적으로 잔존시킨다 (제 5(c) 도).
그 다음, 플라스마 CVD법 또는 LPCVD법에 의해 비정질 규소막(108)을 500 Å의 두께로 형성한다 (제 5(d) 도).
그후, 그 적층체를 550℃의 온도로 가열하면서 그 적층체에 레이저 광을 조사하여, 번호 110으로 나타낸 바와 같은 결정성장을 일으킨다 (제 5(e) 도). 이렇게 하여, 모노도메인 영역(113)이 형성된다(제 5(f) 도). 이 모노도메인 영역을 패터닝하여, 니켈 규화물 층(107)이 형성된 영역을 피하여 활성층(601)을 형성한다 (제 6(a) 도).
이 상태에서, 니켈 규화물 바로 아래에 위치되고 니켈로 높은 농도로 도프된 영역이 제거되고, 따라서, 활성층내 니켈 농도가 낮추어질 수 있다.
그 다음, 게이트 절연막으로 되는 산화규소막(603)을 플라스마 CVD법으로 1000 Å의 두께로 형성한다. 그후, 주로 알루미늄으로 이루어지고 스칸듐을 함유하는 막을 전자비임 증착법으로 6000 Å의 두께로 형성하고, 이 막을 패터닝하여 게이트 전극(604)을 형성한다. 그 다음, 전해용액내에서, 게이트 전극(604)을 양극으로 사용하여 양극 산화 공정을 행한다. 이렇게 하여, 산화물층(605)이 각 게이트 전극(604)둘레에 형성된다. 이 산화물층(605)은 후에 수행되는 불순물 이온 주입 단계에서 마스크로 작용하고, 옵셋 영역을 형성하는데 이용된다. 산화물층(605)의 두께는 2000 Å 정도로 한다 (제 6(b) 도).
그후, 불순물 이온을 주입한다. 이 실시예에서는, 인 이온을 영역들(606,609)내에 도입시키도록 이온 도핑 기술에 의해 인 이온을 주입한다. 이 단계에서, 소오스 영역(606)과 드레인 영역(609)이 자기정합 기술에 의해 형성되고, 그와 동시에, 채널 형성 영역(608)과 옵셋 영역(607)이 자기정합 기술에 의해 형성된다 (제 6(c) 도).
그 적층체를 레이저 광 또는 다른 강한 광의 조사에 의해 어닐링 한다. 그 다음, 층간 절연막으로서 산화규소막(610)을 6000 Å의 두께로 형성하고, 그 산화규소막(610)에 접촉 구멍들을 형성하며, 알루미늄으로 된 소오스전극(611)과 드레인 전극(612)을 형성한다.
이 실시예에 기술된 TFT에서는, 각각의 활성층이, 규소의 결정화를 조장하는 금속원소가 도입된 영역을 피하여 형성된다. 따라서, TFT의 동작이 그 금속원소의 영향을 덜 받는다. 즉, 결정성장중에 결정핵의 결정화를 조장하는 금속의 규화물층이 형성된 영역을 피하여 활성층이 형성된다. 따라서, 그 금속원소로 높은 농도로 도프된 영역들이 활성층내에 존재하지 않는다.
[실시예 6]
이 실시예에서는, 비정질 규소막의 탈수소화를 조장하도록 비정질 규소막이 플라스마 처리된다. 이것에 의해, 비정질 규소막의 결정화가 가속된다.
제 1(d) 도의 단계에서, 비정질 규소막(108)이 수소 플라스마로 처리된다. 이 플라스마는, 감압상태에서 수소가스가 전자 사이클로트론 공명(ECR)을 받게 함으로써 얻어진다. 그 다음, 그 비정질 규소막을 수소 플라스마에 노출시킨다.
이 수소 플라스마 처리중에, 비정질 규소막을 결정화 온도 아래의 온도로 가열하는 것이 중요하다. 비정질 규소막의 결정화 온도는 그 비정질 규소막을 형성하는 방법과, 그 막이 형성되는 조건에 따라 다르다. 일반적으로, 적절한 온도 범위는 600~650℃이고, 그 온도의 하한은 약 400℃이다. 따라서, 가열 온도 범위는 바람직하게는 400~600℃이다.
가열 온도의 상한을 결정하는 수단으로서 유리기판의 변형점을 이용하는 것이 유리하다. 즉, 유리기판의 변형점이 그 가열 온도의 상한으로 이용된다. 그 가열은 이룰 수 있는 가장 높은 온도에서 행해진다. 이 방법이 이용되는 경우, 유리기판의 변형과 수축이 억제되어, 소망의 효과가 얻어질 수 있다.
수소 플라스마를 사용하는 처리가 행해질 때, 비정질 규소막내의 수소가 플라스마내 수소이온과 결합되어 수소가스를 생성한다. 그 결과, 비정질 규소막으로부터의 수소의 방출이 조장되고, 또한, 규소원자의 결합이 가속된다. 따라서, 원자 배열의 질서정연함이 향상될 수 있다. 이것이 준결정 상태로 불릴 수 있다. 그리고 비정질 규소막을 결정화 시키는 것이 매우 용이하다.
플라스마 처리후, 가열 또는 레이저 조사에 의해 비정질 규소막에 에너지를 부여한다. 이렇게 하여, 비정질 규소막이 결정화될 수 있다. 레이저 처리에 의해 비정질 규소막이 대단히 결정화가능하게 되었기 때문에, 매우 높은 재현성을 가지고 결정화가 행해질 수 있고, 또한, 매우 높은 결정성이 얻어질 수 있다.
[실시예 7]
이 실시예에서는, 규소 결정성장을 조장하는 금속원소를 함유하거나 그 금속원소로 이루어진 층이 절연표면을 가진 기판상에 선택적으로 형성된다. 그 다음, 비정질 규소막이 형성되고, 결정을 성장시키도록 레이저 조사가 행해진다. 이렇게 하여, 모노도메인 영역들이 선택적으로 형성된다.
제 7(a) 도~제 7(f) 도는 이 실시예의 공정을 나타낸다. 먼저, 하지막(702)으로서 산화규소막을 스퍼터링법에 의해 유리기판(701)상에 3000 Å의 두께로 형성한다. 이 하지막(702)은 유리기판(701)으로부터 알칼리 이온과 불순물이 확산하지 않도록 하기 위한 배리어 층으로 작용한다. 이 하지막(702)은 그것이 절연막을 형성하고 배리어로서 작용하는 한 어떠한 재료로도 만들어질 수 있다. 예를 들어, 질화규소막이 사용될 수 있다.
그 다음, 규소의 결정화를 조장하는 금속원소인 니켈을 함유하는 용액(703)을 스피너(700)를 사용하여 그 하지막에 도포한다. 즉, 하지막(702)을 그 용액으로 스핀 코팅한다. 니켈 원소의 첨가량은 그 용액(703)내 니켈의 양을 제어함으로써 조정될 수 있다. 이 실시예에서는, 니켈을 함유하는 용액(703)으로서 니켈 초산염 용액이 사용된다. 이렇게 하여, 니켈이 하지막(702)의 전체 표면에 도입된다. 바꿔 말하면, 니켈이 하지막(702)의 전체 표면에 접촉하여 있는 상태로 된다 (제 7(a) 도).
이 실시예에서는, 니켈을 도입시키는 방법으로서 용액이 이용되었으나, 또 다르게는, 니켈로 이루어지거나 니켈을 함유하는 층이 스퍼터링법, CVD법, 또는 증착법에 의해 하지막(702)의 표면에 형성될 수도 있다.
그 다음, 하지막(702)의 표면상에 니켈로 이루어지거나 니켈을 함유하는 층(704)을 형성하기 위해 100~400℃의 온도(이 실시예에서는, 300℃)로 그 적층체를 소성한다. 이 층(704)을 박막으로 관찰하는 것이 어렵다. 그러나, 니켈이 하지막(702)의 표면에서 분산 또는 확산되는 것으로 생각된다 (제 7(b) 도).
그후, 니켈로 이루어지거나 니켈을 함유하는 층(704)을 사진석판 법으로 패터닝하여, 결정성장중에 핵으로 되는 영역들(705,706)을 형성 한다 (제 7(c) 도).
그 다음, 플라스마 CVD법 또는 LPCVD법으로 비정질 규소막(707)을 500 Å의 두께로 형성한다 (제 7(d) 도).
제 7(d) 도에 나타내어진 상태를 얻은 후, 그 적층체를 450~600℃의 온도로 가열하면서 그 적층체에 레이저 광을 조사한다. 이 가열 온도의 상한은 기판의 최대 처리 온도에 의해 결정된다. 이 단계에서, 결정성장중에 핵으로 작용하는 부분들(705,706)로부터 번호 708 및 709로 나타낸 바와 같이 결정이 성장한다 (제 7(e) 도).
이렇게 하여, 제 7(e) 도에 나타내어진 바와 같은 단결정으로 간주될 수 있는 모노도메인 영역들(710,712)이 형성된다. 제 7(f) 도에서, 번호 711로 표시된 것은 비정질 영역으로 잔존하는 영역이다.
[실시예 8]
이 실시예에서는, 모노도메인 영역들이 형성될 때, 결정핵으로 되는 니켈 규화물 영역들을 피하여 TFT의 활성층들이 형성된다. 그리하여, 니켈 원소의 영향을 거의 받지 않는 TFT가 제공된다.
제 8(a) 도~제 8(f) 도는 이 실시예의 TFT를 제조하는 공정을 나타낸다. 먼저, 하지막(702)을 유리기판(701)상에 형성하고, 그 하지막(702)에, 실시예1에 기술된 방법으로, 니켈을 함유하는 용액(니켈 초산염 용액)(703)을 스피너(700)에 의해 도포한다 (제 8(a) 도).
그 다음, 그 적층체를 400℃의 온도로 1시간 동안 가열처리하여, 니켈을 함유하는 층(704)을 형성한다 (제 8(b) 도). 그 다음, 그 적층체를 패터닝하여, 결정핵으로 되는 니켈 규화물 층(706)을 선택적으로 잔존시킨다 (제 8(c) 도). 그후, 플라스마 CVD법 또는 LPCVD법에 의해 비정질 규소막(707)을 500 Å의 두께로 형성한다 (제 8(d) 도).
그 다음, 그 적층체를 550℃의 온도로 가열하면서 그 적층체에 레이저 광을 조사하여 번호 709로 나타낸 바와 같은 결정성장을 일으킨다 (제 8(e) 도). 이렇게 하여, 모노도메인 영역(710)이 형성된다 (제 8(f) 도). 그 다음, 그 모노도메인 영역을 패터닝하여, 제 6(a) 도에 도시된 바와 같이, 니켈 규화물 층(706)이 형성된 영역을 피하여 활성층(601)을 형성한다. 이 상태에서, 니켈 규화물 바로 아래에 위치되고 니켈로 높은 농도로 도프된 영역이 제거되어, 활성층내 니켈 농도가 낮추어질 수 있다.
이 실시예에 기술된 TFT에서는, 각각의 활성층이, 규소의 결정화를 조장하는 금속원소가 도입된 영역을 피하여 형성된다. 따라서, TFT의 동작이 그 금속 원소의 영향을 거의 받지 않는다. 즉, 결정성장중에 결정핵의 결정화를 조장하는 금속의 규화물 층이 형성된 영역을 피하여 활성층이 형성된다. 따라서, 그 금속원소로 높은 농도로 도프된 영역들이 활성층내에 존재하지 않는다.
더 구체적으로는, 고속으로 안정되게 동작할 수 있는 TFT들이 얻어질 수 있다. 이 TFT들의 스레시홀드 값이 변하지 않고, 또한, 그들의 특성의 경시변화가 없게 될 수 있다. 또한, 그들의 오프 전류가 작고, 더욱이, 그 TFT들이 큰 전류를 취급할 수 있다.
본 발명에 따른 반도체장치 제조방법의 제 1 내지 제 3 실시예 들에서는, 절연표면을 가진 기판상에 형성된 비정질 규소막이 규소의 결정화를 조장하는 금속원소의 작용에 의해 결정화되고, 그 결정화된 규소막이 패터닝되어, 후에 수행되는 결정성장 단계에서 결정핵으로 작용하는 영역들을 형성한다. 그 다음, 그 결정핵이 비정질 규소막으로 덮히고, 그 결정핵으로부터 결정이 성장한다. 따라서, 모노도메인 영역들을 형성하는 것이 가능하다.
본 발명에 따른 반도체장치 제조방법의 제 4 내지 제 7 실시예에서는, 규소의 결정화를 조장하는 금속원소로 이루어지거나 그 금속원소를 함유하는 층이, 비정질 규소막이 형성될 절연표면을 가진 기판상에 선택적으로 형성된 다음, 그 비정질 규소막이 형성된다. 그후, 그 적층체를 가열하면서 그 적층체에 레이저 광을 조사한다. 그 결과, 결정입계가 사실상 존재하지 않는 모노도메인 영역들이 형성될 수 있다.
따라서, 단결정 규소를 이용하는 트랜지스터들의 것들에 필적하는 특성들을 가지는 TFT가 상기한 모노도메인 영역들을 이용하여 제조될 수 있다. 구체적으로는, 본 발명에 따른 TFT는 안정된 고속동작을 행할 수 있고, 스레시홀드 값이 변하지 않으며, 특성의 경시변화가 없고, 또한, 오프 전류가 작고, 큰 온(ON) 전류를 취급할 수 있다.

Claims (13)

  1. 절연표면을 가진 기판상에 제 1 비정질 규소막을 형성하는 단계; 규소의 결정화를 조장하는 금속원소를 상기 제 1 비정질 규소막과 접촉하여 유지하는 단계; 상기 제 1 비정질 규소막을 결정화시키도록 그 제 1 비정질 규소막을 가열 처리하는 단계; 결정성장중에 핵으로 되는 층을 형성하도록, 결정화된 규소막을 패터닝하는 단계; 핵으로 되는 상기 층을 덮도록 제 2 비정질 규소막을 형성하는 단계; 결정입계가 사실상 없는 영역을 상기 제 2 비정질 규소막내에 형성하도록, 핵으로 되는 상기 층으로부터 결정을 성장시키는 단계; 및 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 이용하여 활성층을 형성하는 단계를 포함하는 반도체장치 제조방법.
  2. 절연표면을 가진 기판상에 제 1 비정질 규소막을 형성하는 단계; 규소의 결정화를 조장하는 금속원소를 상기 제 1 비정질 규소막과 접촉하여 유지하는 단계; 상기 제 1 비정질 규소막을 결정화시키도록 그 제 1 비정질 규소막을 가열 처리하는 단계; 결정성장중에 핵으로 되는 층을 형성하도록, 결정화된 규소막을 패터닝하는 단계; 핵으로 되는 상기 층을 덮도록 제 2 비정질 규소막을 형성하는 단계; 핵으로 되는 상기 층으로부터 결정을 성장시켜, 결정입계가 사실상 없는 영역을 상기 제 2 비정질 규소막내에 형성하도록, 상기 제 2 비정질 규소막을 가열하면서 상기 제 2 비정질 규소막에 레이저 광 또는 다른 강한 광을 조사하는 단계; 및 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 이용하여 활성층을 형성하는 단계를 포함하는 반도체장치 제조방법.
  3. 절연표면을 가진 기판상에 제 1 비정질 규소막을 형성하는 단계; 규소의 결정화를 조장하는 금속원소를 상기 제 1 비정질 규소막과 접촉하여 유지하는 단계; 상기 제 1 비정질 규소막을 결정화시키도록 그 제 1 비정질 규소막을 가열 처리하는 단계; 결정성장중에 핵으로 되는 층을 형성하도록, 결정화된 규소막을 패터닝하는 단계; 핵으로 되는 상기 층을 덮도록 제 2 비정질 규소막을 형성하는 단계; 핵으로 되는 상기 층으로부터 결정을 성장시켜, 결정입계가 사실상 없는 영역을 상기 제 2 비정질 규소막내에 형성하도록, 상기 제 2 비정질 규소막을 450~600℃의 온도로 가열하면서 상기 제 2 비정질 규소막에 레이저 광 또는 다른 강한 광을 조사하는 단계; 및 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 이용하여 활성층을 형성하는 단계를 포함하는 반도체장치 제조방법.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 금속원소가, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au로 이루어진 군으로부터 선택된 하나 또는 그 이상의 원소인 반도체장치 제조방법.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 금속원소가, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au로 이루어진 군으로부터 선택된 하나 또는 그 이상의 원소이고, 결정성장이 행해진 상기 영역이 1×1014~1×1019atoms cm-3의 농도로 상기 금속원소를 가지는 반도체장치 제조방법.
  6. 제1항 내지 제3항중 어느 한 항에 있어서, 결정성장이 행해진 상기 영역이 0.001~5 원자%의 수소 또는 할로겐 원소를 함유하는 반도체장치 제조방법.
  7. 규소의 결정화를 조장하는 금속원소로 이루어지거나 그 금속원소를 함유하는 층을 절연표면상에 형성하는 단계; 상기 금속원소를 함유하는 상기 층을 패터닝하는 단계; 상기 패터닝된 층을 덮도록 비정질 규소막을 형성하는 단계; 결정입계가 사실상 없는 영역을 형성하도록, 상기 패터닝된 층을 핵으로 사용하여 상기 비정질 규소막내 결정을 성장시키는 단계; 및 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 사용하여 활성층을 형성하는 단계를 포함하는 반도체장치 제조방법.
  8. 규소의 결정화를 조장하는 금속원소로 이루어지거나 그 금속원소를 함유하는 층을 절연표면상에 형성하는 단계; 상기 금속원소를 함유하는 상기 층을 패터닝하는 단계; 상기 패터닝된 층을 덮도록 비정질 규소막을 형성하는 단계; 결정입계가 사실상 없는 영역을 형성하도록, 상기 패터닝된 층을 핵으로 사용하여 상기 비정질 규소막내 결정을 성장시키는 단계; 및 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 사용하여 채널 형성 영역을 형성하는 단계를 포함하는 반도체장치 제조방법.
  9. 규소의 결정화를 조장하는 금속원소로 이루어지거나 그 금속원소를 함유하는 층을 절연표면상에 형성하는 단계; 상기 금속원소를 함유하는 상기 층을 패터닝하는 단계; 상기 패터닝된 층을 덮도록 비정질 규소막을 형성하는 단계; 상기 패터닝된 층을 핵으로 사용하여 상기 비정질 규소막내 결정을 성장시켜 결정입계가 사실상 없는 영역을 형성하도록, 상기 비정질 규소막을 450~600℃의 온도로 가열하면서 상기 비정질 규소막에 레이저 광 또는 다른 강한 광을 조사하는 단계; 및 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 사용하여 활성층을 형성하는 단계를 포함하는 반도체장치 제조방법.
  10. 절연표면이 형성된 유리기판상에, 규소의 결정화를 조장하는 금속원소로 이루어지거나 그 금속원소를 함유하는 층을 형성하는 단계; 상기 금속원소를 함유하는 상기 층을 패터닝하는 단계; 상기 패터닝된 층을 덮도록 비정질 규소막을 형성하는 단계; 상기 패터닝된 층을 핵으로 사용하여 상기 비정질 규소막내 결정을 성장시켜 결정입계가 사실상 없는 영역을 형성하도록, 상기 비정질 규소막을 450~600℃의 온도로 가열하면서 상기 비정질 규소막에 레이저 광 또는 다른 강한 광을 조사하는 단계; 및 결정성장이 행해진 상기 결정입계가 사실상 없는 영역을 사용하여 채널 형성 영역을 형성하는 단계를 포함하는 반도체장치 제조방법.
  11. 제7항 내지 제10항중 어느 한 항에 있어서, 상기 금속원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au로 이루어진 군으로부터 선택된 하나 또는 그 이상의 원소인 반도체장치 제조방법.
  12. 제7항 내지 제10항중 어느 한 항에 있어서, 상기 금속원소가 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au로 이루어진 군으로부터 선택된 하나 또는 그 이상의 원소이고, 결정성장이 행해진 상기 영역이 1×1014~1×1019atoms cm-3의 농도로 상기 금속원소를 가지는 반도체장치 제조방법.
  13. 제7항 내지 제10항중 어느 한 항에 있어서, 결정성장이 행해진 상기 영역이 0.001~5 원자%의 수소 또는 할로겐 원소를 함유하는 반도체장치 제조방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3442500B2 (ja) * 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
US6242289B1 (en) * 1995-09-08 2001-06-05 Semiconductor Energy Laboratories Co., Ltd. Method for producing semiconductor device
JP3138169B2 (ja) * 1995-03-13 2001-02-26 シャープ株式会社 半導体装置の製造方法
JP3675886B2 (ja) * 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6331457B1 (en) * 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
JP3598197B2 (ja) * 1997-03-19 2004-12-08 株式会社ルネサステクノロジ 半導体装置
US6271131B1 (en) 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
US6239028B1 (en) 1998-09-03 2001-05-29 Micron Technology, Inc. Methods for forming iridium-containing films on substrates
US6323081B1 (en) 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
US6284655B1 (en) 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6329286B1 (en) 1999-04-27 2001-12-11 Micron Technology, Inc. Methods for forming conformal iridium layers on substrates
US6660631B1 (en) 2000-08-31 2003-12-09 Micron Technology, Inc. Devices containing platinum-iridium films and methods of preparing such films and devices
JP3937892B2 (ja) * 2002-04-01 2007-06-27 日本電気株式会社 薄膜形成方法および半導体装置の製造方法
TWI235496B (en) * 2003-07-04 2005-07-01 Toppoly Optoelectronics Corp Crystallization method of polysilicon layer
CN100337304C (zh) * 2003-08-22 2007-09-12 友达光电股份有限公司 形成多晶硅层的方法
EP1882459B1 (en) 2004-04-22 2010-09-01 Crosstrees Medical, Inc. Extractable device with filler for inserting medicine into animal tissue
KR100578787B1 (ko) * 2004-06-12 2006-05-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7566602B2 (en) * 2004-06-12 2009-07-28 Samsung Electronics Co., Ltd. Methods of forming single crystalline layers and methods of manufacturing semiconductor devices having such layers
US7247529B2 (en) * 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
KR100599043B1 (ko) * 2005-03-18 2006-07-12 삼성전자주식회사 반도체 장치의 제조 방법
KR20080077134A (ko) 2005-11-23 2008-08-21 크로스트리스 메디칼, 인코포레이티드 골절 치료용 디바이스들 및 방법들
US7700461B2 (en) * 2006-03-17 2010-04-20 Samsung Electronics Co., Ltd. Methods of laterally forming single crystalline thin film regions from seed layers
KR101329352B1 (ko) * 2007-10-17 2013-11-13 삼성전자주식회사 반도체 장치의 제조방법
CN113206006A (zh) * 2021-04-21 2021-08-03 武汉大学 二维材料拉应变工程的激光冲击制备方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5958821A (ja) * 1982-09-29 1984-04-04 Agency Of Ind Science & Technol 半導体単結晶膜の製造方法
JPS59148322A (ja) * 1983-02-14 1984-08-25 Seiko Instr & Electronics Ltd 半導体装置の製造方法
JPS6281017A (ja) * 1985-10-04 1987-04-14 Agency Of Ind Science & Technol 半導体単結晶層の製造方法
US4992839A (en) * 1987-03-23 1991-02-12 Canon Kabushiki Kaisha Field effect thin film transistor having a semiconductor layer formed from a polycrystal silicon film containing hydrogen atom and halogen atom and process for the preparation of the same
JPH02222546A (ja) * 1989-02-23 1990-09-05 Nec Corp Ｍｏｓ型電界効果トランジスタの製造方法
US5290712A (en) * 1989-03-31 1994-03-01 Canon Kabushiki Kaisha Process for forming crystalline semiconductor film
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
KR920010885A (ko) * 1990-11-30 1992-06-27 카나이 쯔또무 박막반도체와 그 제조방법 및 제조장치 및 화상처리장치
US5373803A (en) * 1991-10-04 1994-12-20 Sony Corporation Method of epitaxial growth of semiconductor
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) * 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
US5639698A (en) * 1993-02-15 1997-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5569936A (en) * 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
TW241377B (ko) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
CN1095204C (zh) * 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
US5624851A (en) * 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
US5529937A (en) * 1993-07-27 1996-06-25 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating thin film transistor
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) * 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5612250A (en) * 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) * 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
TW447144B (en) * 1995-03-27 2001-07-21 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same

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Publication number Publication date
TW374247B (en) 1999-11-11
CN1078384C (zh) 2002-01-23
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KR960012574A (ko) 1996-04-20

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