KR100237125B1 - 반도체 집적 회로 장치, 반도체 집적 회로 장치의 이상 원인 구명 방법 및 반도체 집적 회로 장치의 동작 검증 방법 - Google Patents

반도체 집적 회로 장치, 반도체 집적 회로 장치의 이상 원인 구명 방법 및 반도체 집적 회로 장치의 동작 검증 방법 Download PDF

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Abstract

설정한 내부 전압치를 장치를 패키징한 후에도 분해하지 않고 알 수 있는 반도체 집적 회로 장치 및 이 반도체 집적 회로 장치를 이용한 반도체 집적 회로 장치의 이상 원인 구명 방법을 제공하고 있다.
NAND형 EEPROM이 형성된 반도체 칩 내에 설치되어 이 NAND형 EEPROM이 필요로 하는 기록용 내부 전압 VPP를 발생하는 고전압 발생 회로(42)와, 이 발생 회로(42)가 발생시키는 전압 VPP의 값을 칩마다 임으로 설정하는 설정전압 선택 회로(100)와, NAND형 EEROM의 내부 신호중, 임의로 설정된 전압 VPP의 값을 알 수 있는 신호로서 설정용 신호 LTF를 칩의 밖으로 전송하기 위한 멀티플렉서(130)을 구비한다.

Description

반도체 집적 회로 장치, 반도체 집적 회로 장치의 이상 원인 구명 방법 및 반도체 집적 회로 장치의 동작 검증 방법
본 발명은 반도체 칩 내에서 집적 회로에 필요한 동작 전압을 발생하는 전압 발생 회로를 가지는 반도체 집적 회로장치와, 그 장치에 이상이 생겼을 때에, 그 이상의 원인을 구명하는 이상 원인 구명 방법과, 그 반도체 집적 회로 장치의 동작 검증 방법에 관한 것이다.
전기적으로 기록, 소거가 가능한 불휘발성 메모리(EEPROM)에서는, 터널 전류를 기록 또는 소거에 이용하는 것이 있다.
예를 들면, NAND형이라 칭하는, 비트선과 접지선 간에 복수의 셀을 직렬로 접속한 EEPROM에서는, 기록과 소거 각각에 터널 전류를 이용한다. 이와 같은 EEPROM에서는, 그 내부 회로에 기록, 소거용 전원 전압보다도 높은 전압을 발생하는 발생 회로를 구비하여, 단일의 전원 전압을 공급하는 것만으로 동작하는 것이 있다.
제28도는 NAND형 EEPROM의 셀을 나타내는 도면으로서, (a)도는 평면도, (b)도는 (a)도의 b-b선을 따른 단면도, (c)도는 (a)도의 c-c선을 따른 단면도이다.
제28(a)도에서는 상호 직렬로 접속된 두 개의 셀이 도시되고 있다. 두 개의 셀중 한 셀에 주목하여, 그 셀의 구조에 대해서 설명하기로 한다.
제28(a)도~제28(c)도에서 각각 나타낸 바와 같이, N형 실리콘 기판(1)내에는, P-형 웰(2)이 형성되고, 이 웰(2) 중에는, 각 셀의 소스 및 드레인이 되는 N+형 확산층(3)이 복수 형성되어 있다. N+형 확산층(3) 사이에는 채널 영역(4)이 존재하고, 이 채널 영역(4)상에는 게이트 산화막(SiO2)(5)이 형성되어 있다. 또, 웰(2)의 표면에 형성된 두꺼운 실리콘 산화막(SiO2)(6)은 소자를 분리하기 위한 필드 절연막으로서, 국부 산화법을 이용하여 형성되어 있다. 셀의 임계값을 가변으로 하기 위한 전하축적층, 즉 부유 게이트(도전성 폴리실리콘)(7)는 게이트 산화막(5)으로부터 산화막(6)상에 걸쳐, 셀마다 하나 하나 형성되어 있다. 부유 게이트(7)상에는, 층간 절연막(SiO2)(8)을 개재시켜 워드선이 되는 제어 게이트(도전성 폴리 실리콘)(9)가 형성되어 있다.
상기 구조의 셀로의 “0” 데이터 기록은 다음과 같이 행해진다.
웰(2), N+형 확산층(3)을 각각 접지하고, 제어 게이트(9)에 프로그램 전위 VPP(약 20V)를 인가한다. 이와 같이 하면, 용량 결합에 의해 부유 게이트(7)의 전위가 상승하고, 곧 P형이었던 채널 영역(4)의 도전형이 N형으로 반전된다. N형으로 반전된 채널 영역(4)는 N+형 확산층(3)과 접지되어 있기 때문에, 그 전위는 접지 전위가 된다. 접지 전위로 된 채널 영역(4)과 부유 게이트(7)간에는 전위차가 생긴다. 이 때문에, 부유 게이트(7)로부터, 접지 전위의 채널 영역(4) 등을 향하여 터널 전류가 흐르게 된다. 터널 전류가 흐르게 되어, 부유 게이트(7)내에는 전자가 주입되어 부유 게이트(7)는 음(-)으로 대전된다. 부유 게이트(7)가 음으로 대전되면, 셀의 임계값이 상승하기 때문에, 데이터의 판독 시에 샐을 비도통 상태로 할 수 있다. 이 상태를 “0”데이타가 기록된 상태라고 한다.
또한, 반대로 데이터의 판독시에 셀이 도통인 상태를, “1” 데이터가 기록된 상태라고 한다. 본 명세서에서는“1”데이타의 기록의 방법에 대해서는 생략하기로 한다.
그런데, 터널 전류의 강약은, 제어 게이트(7)와 채널 영역(4) 간의 전장 E의 강약에 의존한다. 터널 전류의 강약이 변하면, 부유 게이트(7) 내로 주입되는 전자량이 변하여, 부유 게이트(7)의 대전량이 변하여 버린다. 즉, 동일한 프로그램 전위 VPP를 제어 게이트(9)에 제공하고 있어도 전장 E가 변하는 것에 의해, 셀의 임계값이 달라지게 되는 일이 있다.
전장(E)는 개략적으로 다음의 계산에 의해 나타낸다.
E={CCF/(CCF+CFS)}×(1/tGAOX)×V …(1)
상기 (1)식에서, CCF는 제어 게이트(9)과 부유 게이트(7)간의 캐패시터의 용량, CFS는 부유 게이트(9)과 채널 영역(4)간의 캐패시터의 용량, tGAOX는 게이트 산화막(5)의 두께, V는 제어 게이트(9)에 제공된 전압이다.
또한, 용량 CCF를 갖는 캐패시터 및 용량 CFS를 갖는 캐패시터를 평행 평판형의 캐패시터로 간주하고, 면적을 각각 SCF및 SFS라고 하고, 층간 절연막(8)의 두께를 tINTER라고 한다. 또한 게이트 산화막(5)과 층간 절연막(8)은 동일 물질(SiO2)로서 유전률이 동일한 것으로 하면, 상기 (1)식은 다음의 식으로 변환된다.
E=(V/tGAOX)×[1+(SFS/SCF)×(tINTER/tGAOX)}]…(2)
식 (2)로부터, 전장 E는 두께 tGAOX및 면적 SFS에 반비례하는 것을 알 수 있다. 면적(SFS)은 제28(b)도에서 나타낸 게이트 폭 W과, 제28(c)도에 나타낸 게이트 길이 L에 따라 결정된다.
이와 같이, 전장 E는 실리콘 표면의 산화에 의해 규정되는 게이트 산화막(5)의 두께(tGAOX), 필드 절연막(6)에 의해 규정되는 게이트폭(W), 및 제어 게이트(9)와 부유 게이트(7)의 리소그래피 가공에 의해 규정되는 게이트 길이(L) 각각이 편차가 생겨 변동하게 된다.
이상과 같이, 전압 V은 고정되어 있기 때문에, 부유 게이트(7) 내에 주입되는 전자량은 가공의 편차에 의해 다양하게 변동한다.
가장 편차가 확대되는 것은 로트 마다이다. 왜냐하면, 예를 들어 동일한 제조 라인을 사용하여 제조하여도, 로트마다 모두 동일한 제조 조건을 재현하는 것은 불가능하기 때문이다.
그러나, 제어 게이트에 제공되는 전압 등의 전압을 가변으로 한 EEPROM에서는, 휴즈를 사용하여 설정 전압치를 결정한다. 이 때문에, 칩을 패키징한 후에는, 칩을 분해하고, 휴즈의 절단 상황에 주시하지 않으면, 설정 전압치를 특정할 수 없다.
만약, 장치에 하등의 이상(異常)이 발생했을 때, 그 원인을 구명하는 것은, 신뢰성 및 수율의 향상을 위해서 필수적이다. 이상이 원인은 반도체 집적 회로 장치가 복잡화됨에 따라 단락, 단선 등의 단순한 것만이 아니라, 예측할 수 없었던 회로간의 간섭, 예측할 수 없었던 회로 동작중에 발생하는 특유한 현상 등 복잡한 요인이 뒤엉키게 되는 것이 예상된다.
이사 원인을 찾기 위해서, 칩을 분해 조사하는 것은 당연하지만, 칩을 분해하여 버리면, 장치는 파손되어 동작하지 않게 된다. 이것으로는, 예측할 수 없었던 회로간의 간섭, 예측할 수 없었던 회로 동작중에 발생하는 특유한 현상을 발견할 수는 없다.
본 발명은 상기와 같은 점을 감안하여 이루어진 것으로, 그 제1목적은 설정한 내부 전압값을 장치를 패키징한 후에도 분해하지 않고 알 수 있는 반도체 집적회로 장치와, 이 반도체 집적 회로 장치를 이용한 반도체 집적 회로 장치의 이상 원인 구명 방법을 제공하는 데에 있다.
또, 제2목적은 설정 전압치마다의 집적 회로의 동작을, 사전에 검증할 수 있는 반도체 집적 회로 장치와, 그 반도체 집적 회로 장치를 이용한 반도체 집적 회로장치의 동작 검증 방법을 제공하는 데에 있다.
또, 제3의 목적은, 내부 전압값을 가변으로 설정하기 위한 회로를 가지면서도, 그 회로량을 최소한으로 하여, 소면적화된 반도체 집적 회로 장치를 제공하는 데에 있다.
상기 제1목적을 달성하기 위해서, 본 발명에서는 집적 회로가 형성된 반도체 칩과, 상기 칩 내에 설치되어 상기 집적 회로에 필요한 동작 전압을 발생시키는 발생 수단과, 상기 발생 수단이 발생하는 동작 전압의 값을 칩마다 임의로 설정하는 설정 수단과, 상기 집적 회로의 내부 신호중 상기 임의로 설정된 동작 전압의 값을 알 수 있는 신호를 상기 칩의 밖으로 전송하는 전송 수단을 포함하는 것을 특징으로 하고 있다.
상기 제2목적을 달성하기 위해서, 본 발명에서는, 집적 회로가 형성된 반도체 칩과, 상기 칩 내에 설치되어 상기 집적 회로에 필요한 동작 전압을 발생시키는 발생 수단과, 상기 발생 수단이 발생하는 동작 전압의 값을 칩마다 임의로 설정하는 설정 수단과, 상기 설정 수단이 설정하는 동작 전압의 값을 반영구적으로 결정하는 결정 수단과, 상기 결정 수단이 상기 동작 전압의 값을 반영구적으로 결정하기 전에 상기 설정 수단이 설정하는 동작 전압의 값을 상기 칩의 외부에서 다양하게 변경시키는 변경 수단을 포함하는 것을 특징으로 하고 있다.
상기 제3목적을 달성하기 위해서는, 본 발명에서는, 집적 회로가 형성된 반도체 칩과, 상기 칩 내에 설치되어 상기 집적 회로에 필요한 동작 전압을 발생하는 발생 수단과, 상기 발생 수단이 발생시키는 동작 전압의 값을 칩마다 임의로 설정하는 제 1설정 수단과, 상기 발생 수단이 발생시키는 동작 전압의 값을 칩마다 상기 제1설정 수단이 설정하는 동작 전압의 값과 상이한 다른 값으로 임의로 설정하는 제2 설정 수단을 포함하는 것을 특징으로 하고 있다.
제1도는 본 발명의 제1 실시 형태에 관한 NAND형 EEPROM의 블록도.
제2도는 NAND형 EEPROM셀의 회로도.
제3도는 고전압 발생 회로의 블록도.
제4도는 승압 회로의 회로도.
제5도는 승압용 클럭의 파형도.
제6도는 전압 제한 회로의 회로도.
제7도는 전압 설정 회로의 회로도.
제8도는 프로그램 회로 및 전압 설정용 신호 발생 회로의 회로도.
제9도는 디코더 회로도.
제10도는 휴즈의 상태와 설정용 신호의 값과의 관계를 나타내는 도면.
제11도는 휴즈의 상태와 디코더로의 입력치와의 관계를 나타내는 도면.
제12도는 휴즈의 상태와 디코더로부터의 출력치와의 관계를 나타내는 도면.
제13도는 멀티플렉서 부근의 블록도.
제14도는 멀티플렉서 회로도.
제15도는 본 발명의 제2실시 형태에 관한 NAND형 EEPROM의 블록도.
제16도는 프로그램 회로(102), 전압 설정용 신호 발생 회로(104) 및 테스트 프로그램 회로의 회로도.
제17도는 멀티플렉서 부근의 블록도.
제18도는 본 말명의 제3 실시 형태에 관한 NAND형 EEPROM의 블록도.
제19도는 프로그램 회로, 전압 설정용 신호 발생 회로, 및 테스트 프로그램 회로의 회로도.
제20도는 프로그램 회로, 전압 설정용 신호 발생 회로, 및 테스트 프로그램 회로의 블록도.
제21도는 디코더 회로도.
제22도는 휴즈의 상태와 설정용 신호의 값과의 관계를 나타내는 도면.
제23도는 휴즈의 상태와 디코더로의 입력치와의 관계를 나타내는 도면.
제24도는 휴즈의 상태와 디코더로부터의 출력치와의 관계를 나타내는 도면.
제25도는 로우 어드레스 디코더, 로우계 선택선 드라이버 및 메모리 셀 어레이(10)의 블록도.
제26도는 구동 회로의 회로도.
제27도는 전원(V1~V3)의 값 및 제어 신호(S1~S5)의 값을 나타내는 도면.
제28도는 메모리 셀을 나타내는 도면으로, (a)는 평면도, (b)는 (a)의 b-b선을 따른 단면도, (c)는 (a)의 c-c선을 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 셀 어레이 12 : NAND형 셀
14 : EEPROM셀 16,18 : 선택 게이트
20 : 로우 어드레스 버퍼 22 : 로우 어드레스 디코더
24 : 로우계 선택선 디코더 26 : 데이터 레지스터/감지 증폭기
28 : 컬럼 게이트 30 : 컬럼 어드레스 버퍼
32 : 컬럼 어드레스 디코더 34 : I/O 데이터 버스
36 : 출력 버퍼 38 : I/O 패드군
40 : 입력 버퍼 42 : 고전압 발생 회로
44 : 챠지 펌프형 승압 회로 46 : 발진 회로
48,50,86,88,90,92,108-0~108-2,154,184,186,190,192,194 : N채널형 MOSFET
52 : 콘덴서 54 : 챠지 펌프 회로
56 : 전압 제한 회로 58, 74, 76 : 제너 다이오드
60 : 내부 전압선 62 : 전압 설정 회로
64 : 전압 발생 회로 66 : 참조 전압 발생 회로
68 : 전압 비교 회로 70 : 가변 저항 회로
72-0~72-7,134-0~134-2,136-0~136-2,150-0~150-2,152-0~152-2,182,196 : CMOS형 트랜스퍼 게이트
78, 80 : 저항 82, 84, 188 : P채널형 MOSFET
100,100′,100″ : 설정 전압 선택 회로 102 : 프로그램 회로
104 : 전압 설정용 신호 발생 회로 106 : 디코더
110-0~110-2,112-0~112-2,116-0~116-2,128,144-0~144-2 : 버퍼 회로
114-0~114-2,122 : NAND 게이트 회로
124,146-0~146-2,148-0~148-2 : 인버터
126 : NOR 게이트 회로 130 : 멀티플렉서
132-0~132-7 : 데이터 출력용 배선 140 : 테스트 프로그램 회로
142-0~142-2 : 래치 회로 156-0~156-7,158-0~158-2 : 데이터 입력용 배선
160P, 164P : 기록시 사용되는 회로 160E,164E : 소거시 사용되는 회로
170 : 전환 회로 198 : 트랜지스터군
200 : 레벨 시프트 회로
이하, 본 발명의 실시 형태를 설명하기로 한다. 이 설명시에, 모든 도면에 있어서 동일 부분에는 동일 참조 부호를 붙혀 중복되는 설명은 피하게 했다.
제1도는 본 발명의 제1실시 형태에 따른 NAND형 EEPROM의 블록도, 제2도는 NAND형 EEPROM 셀의 회로도이다.
제1도에서 나타낸 바와 같이, 데이터를 기억해 두기 위한 회로로서, 메모리 셀어레이(10)가 집적 회로 칩 내에 설치되어 있다. 메모리 셀 어레이(10)에는 제2도에서 나타낸 NAND형 EEPROM 셀(12)이 행렬 형상으로 형성되어 있다. NAND형셀(12)은 서로 직렬로 접속된 EEPROM셀(14)을 포함한다. EEPROM셀(14)은 기본적으로 절연 게이트형 FET이지만, 특징적인 것은 그 게이트 절연막내에 전하 축적부로서의 부유 게이트를 가지고 있는 것이다. EEPROM셀(14)은 부유 게이트를 음(또는 양)으로 대전시킴으로써 절연 게이트형 FET의 임계치를 변화시킬 수가 있다. 임계치를 변화시킬 수 있으므로, EEPROM셀(14)은 “0” 또는 “1”중 어느 쪽의 데이터를 기억하여 둘 수가 있다. 부유 게이트를 음으로 대전시키기 위한 한 방법은, 부유 게이트에 전자를 주입하는 것이다. 부유 게이트가 음으로 대전된 상태는, “0”의 데이터를 기억하고 있게 된다. 이 “0”의 데이터를 소거하기 위해서는, 부유 게이트로부터 전자를 빼내면 된다. 이것으로, 기억되어 있던 데이터는 “0”으로부터 “1”이 되고, “0”의 데이터가 소거된다.
EEPROM셀(14)의 게이트는 로우계 선택선중 하나인 제어 게이트선(CG1~CG8)에 접속되어 있다. NAND형 셀(12)의 전류 통로의 한 단은 선택 게이트(16)를 통해 비트선(BL0~BLn)에 접속되고, 그 다른 단은 선택 게이트(18)을 통해 소스선(SL)에 접속되어 있다. 선택 게이트(16)의 게이트는, 로우계 선택선중 하나인 제1선택 게이트선(SG1)에 접속되고, 선택 게이트(18)의 게이트는 로우계 선택선중 하나인 제2 선택 게이트선(SG2)에 접속되어 있다.
다음에, 제1도에서 나타낸 NAND형 EEPROM을 동작시키기 위한 회로에 대해서, 데이터의 판독시의 회로 동작을 함께 설명하기로 한다.
제1도에서 나타낸 바와 같이, 로우계 선택선(CG·SG)은 로우 어드레스를 이용하여 선택된다. 로우 어드레스는 로우 어드레스 버퍼(20)를 통해 로우 어드레스 디코더(22)에 입력되어, 여기에서 디코드된다. 방대한 수의 로우계 선택선중, 상기 디코드된 결과에 따른 로우계 선택선이 활성화된다. 활성화된 로우계 선택선에는, 로우계 선택선 드라이버(24)에 의해 소정의 내부 전압이 공급된다. 소정의 내부 전압이 공급된 로우계 선택선은, 메로리 셀 어레이(10)의 로우를 선택한다.
선택된 로우에 대응한 NAND형 셀(12) 및 EEPROM셀(14)로부터는, “0” 또는 “1”의 데이터가 각각 비트선(BL0~BLn)에서 판독된다. 비트선에서 판독된 데이터는, 데이터 레지스터/감지 증폭기(26)에서 보유/증폭된다. 데이터 레지스터/감지증폭기(26)는 컬럼 게이트(28)에 접속되어 있다. 컬럼 게이트(28)에는 컬럼 선택선(CLS)이 접속되어, 컬럼 선택 신호가 공급된다.
컬럼 선택선(CSL)은 컬럼 어드레스를 이용하여 선택된다. 컬럼 어드레스는 컬럼 어드레스 버퍼(30)를 통해 컬럼 어드레스 디코더(32)에 입력되고, 여기에서 디코드된다. 방대한 수의 컬럼 선택선중, 상기 디코드된 결과에 따른 것이 선택되어 활성화된다. 활성화된 컬럼 선택선은 컬럼 선택 신호를 컬럼 게이트(28)에 공급한다. 컬럼 선택 신호가 공급된 컬럼 게이트(28)는 데이터 레지스터/감지 증폭기(26)를 I/O 데이터 버스(34)에 접속시킨다.
여기에서, 행렬 형상으로 셀 블록(14)이 형성된 메모리 셀 어레이(10)로부터, 데이터를 판독해야 하는 로우, 및 컬럼이 각각 선택되게 된다. 로우와 컬럼이 선택됨으로써, 방대한 수의 셀(14)중에서, 억세스해야 하는 셀(14)이 결정되고, 억세스가 결정된 셀(14)로부터, 여기에 기억되어 있는 “0” 또는 “1”중 어느 쪽의 데이터가 I/O 데이터 버스(34)에서 판독되어 진다.
I/O 데이터 버스(34)에서 판독된 데이터(DOUT)는 출력 버퍼(36)를 통해 I/O 패드군(38)에 공급된다. I/O 패드군(38)에 설치되어 있는 I/O 패드는 집적 회로 칩의 외부와의 접속점으로서, 여기에는 집적 회로 장치의 리드 단자가 접속된다. I/O 패드에 공급된 데이터(DOUT)는 도시되지 않은 리드 단자로 전달되어, 집적 회로칩의 밖으로 출력되어 간다.
다음에, 이 제1 실시 형태에 관한 NAND형 EEPROM에 데이터를 기록할 때의 동작에 대해서 설명하기로 한다.
제1도에 나타낸 NAND형 EEPROM은 데이터를 판독하는 것만이 아니라, 데이터를 기록하고, 또는 기록되어 있던 데이터 모두를 일괄 소거하고, 또는 기록되어 있던 데이터의 일부를 부분적으로 소거하고, 소거된 데이터가 기억되어 있던 영역에 새로운 데이터를 기록하는 등의 기능을 가진다.
먼저, 데이터를 기록할 때에는, 기록해야 하는 데이터(DIN)을, 도시하지 않은 단자로부터 I/O 패드에 공급한다. I/O 패드에 공급된 데이터는 입력 버퍼(40)을 통해 I/O 데이터 버스(34)에 전달된다. I/O 데이터 버스(34)는 전달된 데이터는 데이터 레지스터/감지 증폭기(26)에 공급된다.
데이터를 기록하고 싶은 컬럼의 데이터 레지스터/감지 증폭기(26)에 공급하기 위해서, 방대한 수의 컬럼 선택선(CSL)중, 활성화시켜야 하는 컬럼 선택선을 판독시와 동일하게 컬럼 어드레스를 이용하여 선택한다.
활성화된 컬럼 선택선은, 컬럼 선택 신호를 컬럼 게이트(28)에 공급된다. 컬럼 선택 신호가 공급된 컬럼 게이트(28)는 비트선을 데이터 레지스터/감지 증폭기(26)에 접속한다.
선택된 컬럼 게이트(28)을 통해 데이터 레지스터/감지 증폭기(26)에 공급된 데이터는 여기서 보유/증폭된다.
데이터가 데이터 레지스터/감지 증폭기(26)에서 보유/증폭된 후에, 기록되어야 하는 로우를 선택하기 위해서, 방대한 수의 로우 선택선(CG·SG)중, 활성화시켜야하는 로우계 선택선을 판독시와 동일하게 하여, 로우 어드레스를 이용하여 선택한다. 또한 선택된 로우계 선택선중, 셀(14)의 게이트에 접속되는 제어 게이트선(CG)에는, 로우계 선택선 드라이버(240에 의해 기록용 내부 전압 VPP이 공급된다. 기록용 내부 전압 VPP은 전원 전압 VCC보다 높은 전압이다.
이것으로, 행렬 형상으로 셀 블록(14)이 형성된 메모리 셀 어레이(10)로부터 데이터를 기록해야 하는 컬럼, 및 로우가 각각 선택되게 된다. 로우와 컬럼이 선택됨으로써, 방대한 수의 셀(14) 중에서 데이터를 기록해야 하는 셀(14)이 결정되고, 기록이 결정된 셀(14)에 데이터가 기록된다.
다음에, 기록용 내부 전압 VPP을 발생하기 위한 회로를 그 전압을 발생시키는 동작과 함께 설명하기로 한다.
제1도에서 나타낸 바와 같이, 기록용 내부 전압 VPP은 칩 내에 형성된 고 전압 발생 회로(42)에 의해 발생된다.
제3도는 제1도에서 나타낸 고전압 발생 회로(42)의 블록도이다.
제3도에서 나타낸 바와 같이, 고전압 발생 회로(42)는 부스터로서, 챠지 펌프형 승압 회로(44)를 포함하고 있다. 승압 회로(44)는 전원 전압 VCC(약 3.3V)를 승압용 클럭 ψ1,ψ2를 사용하여 기록용 내부 전압 VPP까지 승압한다. 승압용 클럭ψ1,ψ2은 링오실레이터 등의 발진 회로(46)에 의해 동작된다.
제4도는 제3도에서 나타낸 승압 회로(44)의 회로도이고, 제5도는 승압용 클럭 ψ1,ψ2의 파형도이다.
제4도에서 나타낸 바와 같이, 승압 회로(44)는 전류 통로의 한 단 및 게이트에 각각 전원 전압(VCC)이 공급되는 MOSFET(48)과, 전류 통로의 한 단 및 게이트를 각각 MOSFET(48)의 전류 통로의 다른 단에 저속한 MOSFET(50)과, 한쪽의 전극을 MOSFET(50)의 전류 통로의 한 단에 접속한 콘덴서(52)로 이루어진 챠지 펌프회로(54)를 복수단 포함한다. 이들의 챠지 펌프 회로(54)는 MOSFET(50)의 전류 통로의 다른 단을 다음 단의 MOSFET(50)의 전류 통로의 한 단에 접속함으로써, 상호 종속 접속되어 있다. 콘덴서(52)의 다른 쪽의 전극에는, 제5도에서 나타낸 바와 같은, 2상(相)의 승압용 클럭 ψ1,ψ2이 교대로 공급된다. 그리고, 최종단의 MOSFET(50)의 전류 통로의 다른 단으로부터, 전원 전압을 승압한 전압, 즉 기록용 내부 전압 VPP을 얻는다. 이와 같은 승압 회로(44)에 의해 발생된 기록용 내부 전압(VPP)은 제1도에서 나타낸 바와 같이, VPP 전압 제어 회로(56)를 이용하여 일정치로 제한된다.
제6도는 제3도에서 나타낸 VPP 전압 제한 회로(56)의 회로도이다.
제6도에서 나타낸 바와 같이, VPP 전압 제한 회로(56)는 직렬 접속된 복수의 제너 다이오드(58)를 포함한다. 직렬 접속된 제너 다이오드(58)의 캐소드측 단부는 기록용 내부 전압선(60)에 접속되어 있다. 기록용 내부 전압선(60)은 승압 회로(44)와 로우계 선택선 드라이버(24)를 상호 접속시킨다. 직렬 접속된 제너 다이오드(58)의 애노드측 단부는, 전압 설정 회로(62)에 의해 설정된 전압(VA)의 공급점에 접속되어 있다.
직렬 접속된 제너 다이오드(58)은 이 예에서는 3개이고, 각 제너 다이오드(58)의 제너 항복 전압 Vz는 5V로 설정되어 있다. 이 때문에, 전압 제한 회로(56)에 있어서의 제너 항복 전압 Vz는 15V이다. 승압 회로(44)가 발생하는 기록용 내부 전압(VPP)은 전압 제한 회로(56)에 의해 제너 항복 전압 Vz와 전압 VA와의 합, 즉 15V+VA로 제한된다.
제너 다이오드(58)의 애노드측 단부에 공급된 전압(VA)을 설정하기 위한 전압 설정 회로(62)는 제3도에서 나타낸 바와 같이, 전압 발생 회로(64)와, 참조 전압 발생 회로(66)와, 전압 비교 회로(68)와, 가변 저항 회로(70)를 포함한다.
제7도는 제3도에서 나타낸 전압 설정 회로(62)의 회로도이다.
이하, 전압 발생 회로(64)부터 순서대로 설명하기로 한다.
제7도에서 나타낸 바와 같이, 전압 발생 회로(64)는 전압 제한 회로(56)의 애노드측 단부와 접속점 간에 직렬로 접속된 9개의 전압 분할용 저항(R1~R9)과, 이들 저항(R1~R9)의 각 직렬 접속점 각각에 전류 통로의 한 단이 접속되고, 다른 단이 상호 공통으로 접속된 8개의 CMOS형 트랜스퍼 게이트(72-0~72-7)을 포함한다. 이들 8개의 트랜스퍼 게이트(72-0~72-7)의 N채널형 MOSFET의 게이트, P채널형 MOSFET의 게이트에는, 각각 대응하여 상보형 한 쌍의 전환 신호(SW0, /SW0(선두의 /는 반전신호를 의미함)~SW7, /SW7)가 공급된다.
이와 같은 전압 발생 회로(64)는 전압 제한 회로(56)의 애노드측 단부의 전위와, 접지 간의 전압을 저항(R1~R9)에 의해 8개로 분할한다. 그리고, 전환 신호(SW0~SW7)을 이용하여, 8개의 트랜스퍼 게이트(72-0~72-7)중 어느 하나를 도통시킴으로써 8개로 분할되는 전압 중 어느 하나를 선택하도록 되어 있다. 이에 의해 상호 공통으로 접속된 트랜스퍼 게이트(72-0~72-7)의 다른 단의 전압(VB)을 8개로 설정할 수 있고, 또한 트랜스퍼 게이트(72-0~72-7)중 어느 하나를 도통시킴으로써 8개 설정할 수 있는 전압 VB 중 어느 하나를 선택할 수 있다.
참조 전압 발생 회로(66)는 중간 전위(VM)의 공급단과 접지 간에 직렬 접속된 2개의 제너 다이오드(74,76)와, 제너 다이오드(74)와 제너 다이오드(76)과의 접속점과, 접지 간에 직렬로 접속된 2개의 저항(78, 80)을 포함한다.
이러한 참조 전압 발생 회로(66)는 중간 전위(VM)과 접지 간의 전위차를, 제너 다이오드(74, 76)에 의해 2분할시킨다. 또한, 2분할된 전위와 접지 간의 전위차를, 저항(78, 80)의 저항비에 따라 분할함으로써, 안정된 참조 전압(VR)을 발생시킨다.
전압 비교 회로(68)는 P채널형 MOSFET(82, 84)와, 구동용 N채널형 MOSFET(86,88)을 포함하는 차동형 연산 증폭 회로이다. 구동용 N채널형 MOSFET(86)의 게이트에는, 전압 발생 회로(64)에 의해 선택된 전압(VB)이 공급되며, 다른 구동용 N채널형 MOSFET(88)의 게이트에는, 참조 전압 발생 회로(66)에 의해 발생된 참조 전압(VR)이 공급된다.
이러한 전압 비교 회로(68)는 전압(VB)과 참조 전압(VR)을 비교하여, 이 비교 동작에 따른 전압(VL)을, MOSFET(84)와 구동용 MOSFET(88)과의 상호 접속점으로부터 얻는다.
또한, 구동용 MOSFET(86)의 전류 통로의 한 단과 구동용 MOSFET(88)의 전류 통로의 한 단과는 상호 공통으로 접속되어 있다. 이 공통 접속점과 접지 간에는, N채널형 MOSFET(90)의 전류 통로가 직렬로 접속되어 있다. MOSFET(90)의 게이트에는 제어 신호(VON)가 공급된다. 제어 신호(VON)가 “H”레벨로 되면, MOSFET(90)가 도통한다. 전압 비교회로(68)의 비교 동작은 MOSFET(90)의 도통에 의해 시작된다.
또, 제어 신호(VON)는, 예를 들면 데이터의 기록/판독 시퀀스에 따라 제어된다. 이에 의해, 전압 비교 회로(68)의 비교 동작은, 예를 들면 데이터의 기록/판독 시퀀스에 따라 필요한 때만 행해지도록 할 수 있어, 소비 전력의 필요없는 증가를 억제할 수 있다.
가변 저항 회로(70)는 전압 제한 회로(56)의 애노드측 단부와 접지 간에 전류 통로가 직렬로 접속된 N채널형 MOSFET(92)를 포함한다. MOSFET(92)의 게이트에는, 전압 비교 회로(68)로부터 출력되는 전압 VL이 공급된다.
이러한 가변 저항 회로(70)는 그 도통 저항이 전압 (VL)에 따라 변화된다. 도통 저항을 전압 VL에 따라 변화시킴으로써, 강하 전압을 변화시킬 수 있다. 이와 같은 강하 전압에 따른 전압 VA가 전압 제한 회로(56)의 애노드측 단부에 공급된다.
또, 전압 제한 회로(56)의 애노드측 단부와, 상호 공급으로 접속된 트랜스퍼게이트(72-0~72-7)의 전류 통로의 다른 단 간에는, 콘덴서(94)가 접속되어 있다. 이 콘덴서(94)는 발진 방지용이다.
다음에, 제3도에 나타낸 고전압 발생 회로(42)의 동작을 설명한다.
먼저, 승압용 클럭 ψ1, ψ2을 발진 회로(46)부터 발진시킨다. 발진된 승압용 클럭 ψ1, ψ2을 각각 챠지 펌프형 승압 회로(44)에 공급한다. 챠지 펌프형 승압 회로(44)는 승압용 블록 ψ1, ψ2가 공급됨으로써, 전원 전압 VCC를 기록용 내부 전압 VPP으로 승압시킨다. 기록용 내부 전압 VPP가 충분히 높아지면, 전압 제한 회로(56)가 동작한다. 전합 제한 회로(56)는 기록용 내부 전압 VPP를 제6도를 참조하여 설명한 바와 같이 3×Vz+VA로 제한한다.
또한, 전압 설정 회로(62)는 이하와 같은 동작에 의해, 전압 제한 회로(56)의 애노드측 단부에 공급되는 전압 VA를 설정한다.
먼저, 전압 설정 회로(62)에 포함되어 있는 전압 발생 회로(64)에 공급되는 전환 신호 SW0~SW7 중 전환 신호 SW3만이 “H”레벨이 되어 있다고 가정한다. 이 상태에서는, 제7도에서 나타낸 8개의 트랜스퍼 게이트(72-0~72-7)중, 트랜스퍼 게이트(72-3)만이 도통된다. 트랜스퍼 게이트(72-3)만이 도통했을 때의 전압 VB은 전압 VB출력의 접속점부터 접속점까지의 저항치를 RB, 전압(VA) 출력의 접속점부터 전압 VB 출력의 접속점까지의 저항치를 RA라고 했을 때, VB={RB/(RA+RB)}×VA이다.
또한, 전압 설정 회로(62)에 포함되어 있는 전압 비교 회로(68)는 제7도에서 나타낸 형태의 차동형 연산 증폭 회로이다. 이 형태의 연산 증폭 회로에서는, 전압(VB)이 참조 전압(VR)과 동일하게 되도록 비교 동작된다. 이 때문에, 참조 전압(VR)도 또한 {RB/(RA+RB)}×VA이다.
이러한 전압 설정 회로(62)가 설정하는 전압 VA은 {(RA+RB)/RB}×VR, 보다 간단히 기재하면, 1+(RA/RB)×VR이다. 이 관계로부터, (RA/RB)의 값을 변화시킴으로써 전압 VA가 변한다.예를 들면 저항치 RB를 크게 하고, 저항치 RA를 작게 하면, 전압 VA가 낮아져, 기록용 내부 전압 VPP을 낮게 할 수 있다. 반대로 저항치 RB를 작게 하고, 저항치 RA를 크게 하면, 전압 VA가 높아져, 기록용 내부 전압 VPP를 높게 할 수 있다.
이 예에서는, 전압 VA를 8개 값으로 변화시킬 수 있다. 이 예에서는, 전환 신호(SW0)를 “H”레벨로 하고, 트랜스퍼 게이트(72-0)를 도통시킬 때, 저항치(RA)가 최소, 저항치(RB)가 최대가 되기 때문에, 기록용 내부 전압(VPP)은 최소 값으로 설정된다. 또, 도통시키는 트랜스퍼 게이트를 참조 부호(72-1, 72-2, …, 72-7)의 순서로, 순차 시프트시켜 감으로써 기록용 내부 전압(VPP)의 값을 순서대로 크게해 갈 수 있다.
이러한 전압 설정 회로(62)를 포함하는 고전압 발생 회로(42)를 구비하는, 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM에서는, 전압 제한 회로(56)의 애노드측 단부에 공급하는 전압(VA)은 전환 신호(SW0~SW7)중 어느 하나를 “H”로 하여, 도통시키는 트랜스퍼 게이트(72-0~72-7)를 변하게 함으로써, 기록용 내부 전압(VPP)의 값을 8개로 변화시킬 수 있다.
또한, 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM은, 제1도에서 나타낸 바와 같이, 기록용 내부 전압 VPP를 변화시키기 위한 복수의 전환 신호 SW를 발생시키는, 설정 전압 선택 회로(100)를 칩 내부에 설치하고 있다.
설정 전압 선택 회로(100)는 설정 전압이 프로그램되는 프로그램 회로(102)와, 프로그램 회로(102)의 프로그램 상태에 따라 복수의 전압 설정용 신호 LTF를 발생시키는 전압 설정용 신호 발생 회로(104)와, 설정용 신호 LTF를 디코드하여 복수의 전환 신호 SW 중 하나를 활성화시키는 전환 신호 디코더(106)를 포함한다.
제8도는 제1도에서 나타낸 프로그램 회로(102) 및 전압 설정용 신호 발생 회로(104)의 회로도이다.
제8도에서 나타낸 바와 같이, 프로그램 회로(102)는 기록용 내부 전압을 프로그램하기 위한 휴즈 FnP(F0P~F2P)와, 전류 통로의 한 단을 휴즈FnP에 접속하고, 전류 통로의 다른 단을 접지에 접속한 N채널형 MOSFET(108-n)(108-0~108-2)를 포함한다. MOSFET(108-n)의 게이트에는 각각 제어 신호(PCHP0)가 공급된다.
또, 전압 설정용 신호 발생 회로(104)는 제어 신호(PCHP0)의 공급단에 입력단을 접속한, 짝수단의 인버터를 포함하는 버퍼 회로(110-n)(110-0~110-2)와, 버퍼회로(110-n)의 출력단과 휴즈(FnP)와의 상호 접속점에 입력단을 접속하고, 짝수단의 인버터를 포함하고 코맨드 신호(CM88H)에 따라 도통하는 버퍼 회로(112-n)(112-0~112-2)를 포함한다.
버퍼 회로(112-n)의 출력 신호는 짝수단의 인버터를 포함하는 버퍼 회로(116-n)(116-0~116-2)에 입력되고, 버퍼 회로(116-n)로부터 설정용 신호 LTFn(LTF0~LTF2)가 출력된다.
이 예에서는, 상기 휴즈 FnP, MOSFET(108-n), 버퍼 회로(110-n), 버퍼 회로(112-n)가 각각 포함된, 설정용 신호 LTFn를 출력하는 회로(118)를 3세트 가지고 있다. 이에 의해, 설정 전압 선택 회로(100)의 내부에서는, 3개의 설정용 신호 LTF0~LTF2가 발생된다. 발생된 3개의 설정용 신호 LTF0~LTF2는 각각 상보화된다. 상보화되어 6개가 된 설정용 신호 LTF0, /LTF0~LTF2, /LTF2는 각각 디코더(106)에 입력된다.
제9도는 제1도에서 나타낸 디코더(106)의 회로도이다.
제9도에서 나타낸 바와 같이, 디코더(106)는 설정용 신호 LTF0~LTF2를 디코드하기 위해서, 23개의 디코드 회로 DEC. 0~DEC. 7를 가지고 있다.
디코드 회로 DEC. 0~DEC. 7 각각에는 6개의 설정용 신호 LTF0, /LTF0~LTF2, /LTF2 중 대응하는 3개의 설정용 신호가 입력되어, 입력된 3개의 설정용 신호의 NAND 논리를 출력하는 NAND 게이트 회로(122)와, NAND 게이트 회로(122)의 출력단에 제1 입력단을 접속하고, 제어 신호 PCHP1의 반전 신호를 출려하는 인버터(124)의 출력단에 제2 입력단을 접속하고, 제어 신호 PCHP1의 반전 신호 레벨과, NAND 게이트 회로(122)의 출력 신호 레벨과의 NOR 논리를 출력하는 NOR 게이트 회로(126)와, NOR 게이트 회로(126)의 출력단에 입력단을 접속한 짝수단의 인버터를 포함하는 버퍼 회로(128)가 포함되어 있다. 전환 신호 SW0는 디코드 회로 DEC. 0로부터, 이 예에서는 디코드 회로 DEC. 0의 버퍼 회로(128)로부터 출력된다. 동일하게, 전환 신호 SW1는 디코드 회로 DEC. 1로부터 출력되며, 전환 신호 SW2~SW7는 디코드 회로 DEC. 2~DEC. 7부터 순차 출력된다.
또, 제어 신호 PCHP0는 기록 시퀀스의 당초에 “H”레벨이 되는 신호이다. 프로그램 회로(102) 및 전압 설정용 신호 발생 회로(104)는 각각 제어 신호 PCHP0에 따라 활성화된다. 이에 의해, 프로그램 회로(102) 및 전압 설정용 신호 발생 회로(104)를 각각 필요한 때만 활성화할 수 있다. 이것은 소비 전력의 쓸데없는 증가를 억제한다.
또, 제어 신호(PCHP1)는 제어 신호(PCHP0)가 “H”레벨이 된 후에 “H”레벨이 되는 신호이다. 디코더(106)도 또한 제어 신호(PCHP0)에 따라 필요한 때만 활성화할 수 있으며, 소비 전력의 쓸데없는 증가가 억제된다.
또한, 전환 신호 SW0~SW7를 각각 NAND 게이트 회로(122)로부터 직접 얻는 것이 아니라, NAND 게이트 회로(122)의 출력과, 제어 신호(PCHP1)의 반전 신호와의 NOR 논리를 출력하는 NOR 게이트 회로(126)를 거쳐 얻음으로써 특히 고전압 발생 회로(42)의 오동작을 방지할 수 있다. 왜냐하면, 제어 신호 PCHP1가 “L”레벨일 때, 즉 디코더(106)을 비활성 상태로 하고 있을 때, NOR 게이트 회로(126)의 출력 전위 레벨은 NAND 게이트 회로(122)의 출력 전위 레벨에 관계 없이 항상 “L”레벨로 할 수 있기 때문이다. 이에 의해, 제어 신호 PCHP1가 “L”레벨일 때는, 모든 전환 신호 SW0~SW7의 전위 레벨을 항상 “L”레벨로 둘 수가 있다. 전환 신호 SW0~SW7의 전위 레벨이 “L”레벨이면, 제7도에서 나타낸 트랜스퍼 게이트(72-0~72-7)는 모두 오프된다. 이에 의해, 고전압 발생 회로(42)의 예기치 못한 동작, 즉 오동작을 방지할 수 있다.
다음에, 제1도에서 도시하는 설정 전압 선택 회로(100)의 동작을 제8도 및 제9도에서 나타낸 회로도를 참조하면서 설명하기로 한다.
먼저, 제8도에서 나타낸 바와 같이, 세 개의 휴즈 F0P~F2P의 휴즈 절단 상태는 8개이다. 여기에서, 휴즈 F0P만을 절단하고, 휴즈 F1P, F2P를 각각 절단하지 않았다고 가정한다. 이 상태에서 제어 신호 PCHP0를 “H”레벨로 한다. 제어 신호 PCHP0가 “H”레벨이 되면, 버퍼 회로(110-0~110-2)의 입력단에 각각 “H”레벨의 신호가 공급되어, 버퍼 회로(110-0~110-2)의 출력단으로부터는 각각 “H”레벨의 신호가 출력된다. 그러나, 버퍼 회로(110-1) 및 (110-2)의 출력단은 MOSFET(108-1), MOSFET(108-2)가 각각 도통됨으로써, 휴즈 F1P, F2P를 통해 접지된다. 따라서, 버퍼 회로(112-0)의 입력단에만, “H”레벨의 신호가 공급된다. 버퍼 회로(112-0~112-2)는 각각 “H”, “L”,“L”의 신호를 출력한다. 이에 의해, 설정용 신호 LTF0, LTF1, LTF2의 레벨은 각각 “H”, “L”,“H”이 된다. 이들 레벨을 가지는 설정용 신호 LTF0, LTF1, LTF2는 각각 디코드 회로 DEC. 0~DEC.7의 NAND 게이트 회로(122)에 입력된다. 여기에서, NAND 게이트 회로(122)에 입력되는 신호의 레벨이 모두 “H”가 되는 것은, 설정용 신호 LTF0와, 반전 설정용 신호 /LTF1와, 반전 설정용 신호 /LTF2가 입력되는 디코드 회로 DEC. 0의 NAND 게이트 회로(122)만이다. 디코드 회로 DEC. 0~DEC. 7에 포함되어 있는 NAND 게이트 회로(122)중에서 디코드 회로 DEC. 0에 포함된 NAND 게이트 회로(122)만이 “L”레벨의 신호를 출력한다. 그 후, 제어 신호 PCHP1의 신호가 “H”레벨이 되면, 디코드 회로 DEC. 0~DEC. 7에 포함되어 있는 NOR 게이트 회로(126)가 각각 활성화되어, NAND 게이트 회로(122)의 출력의 반전치를 출력하게 된다. 따라서, 디코드 회로 DEC. 0가 출력하는 전환 신호 SW0만이 “H”레벨이 되고, 다른 전환 신호 SW1~SW7은 모두 “L”레벨이 된다.
이와 같이, 본 제1 실시 형태에 관한 NAND 형 EEPROM이 구비하는, 설정 전압 선택 회로(100)에서는, 휴즈 F0P만을 컷트하는 프로그램으로 되어 있을 때, 전환 신호 SW0만을“H”레벨로서 출력할 수가 있다.
제10도에서, 휴즈 FnP의 8개 상태와 설정용 신호의 값과의 관계를 나타내고, 제11도에서 휴즈 FnP의 8개 정도의 상태와 디코더에의 입력치(설정용 신호)와의 관계를 나타내고, 제12도에서 휴즈 FnP의 8개 정도의 상태와 디코더로부터의 출력치(전환 신호)와의 관계를 나타낸다.
또한, 본 발명의 제1실시형태에 따른 NAND형 EEPROM은 설정한 기록용 내부 전압 VPP의 값을 장치를 패키징한 후에도 분해하지 않고 알 수 있기 위해서, 제1도에서 나타낸 바와 같이, I/O 데이터 버스(34)와 출력 버퍼(36)을 상호 접속하는 배선중에 멀티플렉서(130)를 설치하고 있다. 멀티플렉서(130)는 설정용 신호 LTF와 출력 데이터 신호 DOUT를 제어 신호 NRL에 따라 멀티플렉스한다. 제어 신호 NRL를 입력하면, 설정용 신호 LTF는 I/O 패드군(38)을 거쳐 집적 회로 칩의 밖으로 출력된다. 이에 따라, 칩을 패키징한 후에도, 칩을 분해하여, 휴즈의 절단 상황을 주시하지 않고도 기록용 내부 전압의 설정 전압을 특정할 수 있다.
또, 제어 신호 NRL는 예를 들면, 칩의 외부로부터 입력된다.
제13도는 제1도에서 나타내는 멀티플렉서의 블록도, 제14도는 제1도에 나타내는 멀티플렉서의 회로도이다.
제13도에서 나타낸 바와 같이, I/O 데이터 버스(34)와 출력 버퍼(36)를 상호 접속하는 데이터 출력용 배선(132-0~132-7)이 있다. 데이터 출력용 배선(132-0~132-7)은 각각, 배선(132-0)은 데이터 신호(DOUT0)의 출력용, 배선(132-1)은 데이터 신호 DOUT1의 출력용과 같이 하여 8개의 출력 데이터 신호 DOUT0~DOUT7마다 하나씩 설치되어 있다. 이와 같은 배선(132-0~132-7)도중에 멀티플렉서(130)가 접속되어 있다. 멀티플렉서(130)는 설정용 신호 LTF0를 출력용 배선(132-0)에 입력하기 위한 제1 멀티플렉서 MPX. 0와, 설정용 신호 LTF1를 출력용 배선(132-1)에 입력하기 위한 제2 멀티플렉서 MPX. 1과, 설정용 신호 LTF2를 출력용 배선(132-2)에 입력하기 위한 제3 멀티플렉서 MPX. 2를 포함한다. 멀티플렉서 MPX. 0~MPX. 2는 각각 제어 신호 NRL에 응답하여 설정용 신호 LTF0~LTF2를 데이터 신호 DOUT0~DOUT2 대신에 출력 버퍼(36)을 거쳐 I/O 패드군(38)에 설치된 패드 I/O0~I/O2에 공급한다. 패드 I/O0~I/O2에 공급된 설정용 신호 LTF0~LTF2는 각각 도시하지 않은 리드 단자를 거쳐 칩의 밖으로 출력된다.
제14도에서 나타낸 바와 같이, 멀티플렉서 MPX. 0~MPX. 2는 전류 통로의 한 단에 데이터 신호 DOUT0~DOUT2를 수신하여, 전류 통로의 다른 단으로부터 데이터 신호 DOUT0~DOUT2를 출력하는, 데이터 신호 DOUT 도통용 CMOS형 트랜스퍼 게이트(134-0~134-2)와, 전류 통로의 한 단에 설정용 신호 LTF0~LTF2를 수신하여 전류 통로의 다른 단을 각각 트랜스퍼 게이트(134-0~134-2)의 출력단에 출력하는, 설정 신호 LTF 도통용 CMOS형 트랜스퍼 게이트(136-0~136-2)를 포함한다.
트랜스퍼 게이트(134-0~134-2)의 N채널형 MOSFET의 게이트에는 제어 신호 NRL가 입력되고, P채널형 MOSFET의 게이트에는 반전 제어 신호 /NRL가 입력된다. 또한, 트랜스퍼 게이트(136-0~136-2)의 N채널형 MOSFET의 게이트에는 반전 제어 신호 /NRL가 입력되고, P채널형 MOSFET의 게이트에는 제어 신호 NRL이 입력된다. 이에 의해, 제어 신호 NRL가 “H”레벨일 때, 트랜스퍼 게이트(134-0~134-2)만이 각각 도통되고, 데이터 신호 DOUT0~DOUT2가 출력 버퍼(36)를 거쳐 패드 I/O0~I/O2에 출력된다. 한편, 제어 신호 NRL을 “L”레벨로 하면, 트랜스퍼 게이트(134-0~134-2)가 오프되고, 트랜스퍼 게이트(134-0~134-2)가 도통된다. 이에 의해, 설정용 신호 LTF0~LTF2가 출력 버퍼(36)을 거쳐 패드 I/O0~I/O2에 출력된다.
또, 설정된 기록용 내부 전압 VPP의 값을 알기 위해서는, 설정용 신호 LTF가 아니라, 설정 전압 선택 회로(100)가 최종적으로 출력하는 전환 신호 SW을 외부로 출력하도록 하여도 좋다.
그러나, 전환 신호 SW가 아니라, 설정 전압 선택 회로(100)의 내부에서 발생된 설정용 신호(LTF)를 외부에 출력함으로써 배선수를 줄일 수 있어, 집적 회로의 고밀도화에 유용하다. 왜냐하면, 전환 신호 SW는 복수의 설정용 신호 LTF가 디코드된 결과, 얻어진 신호이어서 설정용 신호 LTF가 3개이면 23개, 설정용 신호 LTF가 4개이면 24개로, 설정용 신호(LTF)의 제곱승으로 증가하기 때문이다. 따라서, 설정용 신호(LTF)를 외부로 출력함으로써 배선수를 감할 수 있다.
또한, 설정된 기록용 내부 전압 VPP의 값을 정확하게 출력하고 있는지의 여부를 알기 위해서는, 제7도에 나타낸 전압 VL을 증폭시켜 외부에 출력한다. 전압 VL의 출력, 또는 그것을 증폭한 신호의 출력이 “H”레벨을 출력하면, 설정된 기록용 내부 전압 VPP의 값을 정확하게 출력하고 있다라고 볼 수 있다.
이상과 같이, 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM에서는, 기록용 내부 전압 VPP을 전환 신호 SW에 의해 몇 개의 값 중에서 선택하기 위한, 고전압 발생 회로(42)를 구비하고 있음으로써, 예를 들면 셀의 가공 편차에 의한 특성의 변화에 맞추어 기록용 내부 전압 VPP을 변하게 할 수 있는, 장치를 얻을 수가 있다.
또한, 기록용 내부 전압 VPP을 프로그램하기 위한, 설정 전압 선택 회로(100)를 구비함으로써, 상기 기록용 내부 전압 VPP을 칩마다 프로그램할 수 있는 장치를 얻을 수가 있다.
또한, 설정용 신호 LTF를 칩의 외부에 출력하기 위한, 멀티플렉스(130)를 구비함으로써, 칩을 패키징한 후에도, 패키지를 분해하지 않고, 설정된 기록용 내부 전압 VPP을 알 수 있다. 패키지를 분해하지 않고, 설정된 기록용 내부 전압 VPP을 알 수 있는 것은 칩이 이상 동작을 했을 때, 그 원인의 구명에 유용하다. 그 일 예는, 예를 들면 패키지를 분해하지 않고, 즉 집적 회로를 파손하지 않고 이상 동작의 구명이 가능하게 되는 등이다.
다음에, 본 발명의 제2 실시 형태에 따른 NAND형 EEPROM을 설명하기로 한다.
본 제2실시형태에 따른 NAND형 EEPROM은 제1실시형태에 따른 NAND형 EEPROM을 칩의 외부로부터의 신호의 입력에 의해 기록용 내부 전압 VPP를 다양하게 설정할 수 있도록 한 것이다. 이에 의해, 휴즈를 절단하기 전에, 사전에 장치의 동작을 기록용 내부 전압 VPP를 다양한 값을 이용하면서 검증할 수 있고, 최적의 기록용 내부 전압 VPP의 값을 칩마다 알 수가 있다. 그러나, 동작의 검증에 의해 명백하게 된 최적의 값을 휴즈에 의해 반영구적으로 결정할 수 있다.
제15도는 본 발명의 제2실시형태에 따른 NAND형 EEPROM의 블록도이다.
제15도에서 나타낸 바와 같이, 제1도에서 나타낸 NAND형 EEPROM과, 특별히 상이한 바는 설정 전압 선택 회로(100′)이다. 설정 전압 선택 회로(100′)는 외부로부터의 신호의 입력에 의해 설정용 신호 LTF를 다양하게 변하게 할 수 있는 테스트 프로그램 회로(140)를 포함하고 있다.
제16도는 제5도에서 나타낸 프로그램 회로(102), 전압 설정용 신호 발생 회로(104), 및 테스트 프로그램 회로(140)의 회로도이다.
제16도에서 나타낸 바와 같이, 프로그램 회로(102) 및 전압 설정용 신호 발생 회로(104)의 구성은 각각 제1도에서 나타낸 NAND형 EEPROM이 구비하는 것과 동일하다. 테스트 프로그램 회로(140)는, 외부로부터 입력된 신호에 의해, 보유되고 있는 데이터의 변경이 가능한 칩 회로(142-n)(142-0~142-2)와, 칩 회로(142-n)의 출력단에 입력단을 접속하고 짝수단의 인버터를 포함하고, 코맨드 신호 CM88H에 따라 도통하는 버퍼 회로(144-n)(144-0~144-2)를 포함한다.버퍼 회로(144-n)는 코맨드 신호 CM88H에 의해 버퍼 회로(122-n)(112-0~112-2)와 상보적으로 동작한다. 그리고, 그 출력단은 각각 버퍼 회로(112-n)의 출력단과, NAND 게이트 회로(114-n)의 제1입력단을 상호 접속하는 배선에 접속되어 있다. 이에 의해, 버퍼 회로 (144-n)의 출력 신호를 버퍼 회로(112-n)의 출력 신호로 변화하여, NAND 게이트 회로(114-n)의 제1입력단에 입력할 수 있다.
칩 회로(142-n)은 각각 제1인버터(146-n)(146-0~146-2)와, 입력단을 제1인버터(146-n)의 출력단에 접속한 제2인버터(148-n)(148-0~148-2)와, 제1인버터(146-n)의 입력단과 제2인버터(148-n)의 출력단 간에, 전류 도통을 직렬로 접속한 CMOS형 트랜스퍼 게이트(15-n)(150-0~150-2)를 포함한다. CMOS형 트랜스퍼 게이트(150-n)의 N채널형 MOSFET의 게이트에는, 제어 신호 FVPP가 입력되고, P채널형 MOSFET의 게이트에는 반전 제어 신호(/FVPP)가 입력된다. 트랜스퍼 게이트(150-n)의 전류 통로와 제2인버터(148-n)의 출력단과의 상호 접속점은 버퍼 회로(144-n)의 입력단에 접속되어 있다.
또한, 트랜스퍼 게이트(150-n)의 전류 통로와 제1인버터(146-n)의 입력단과의 상호 접속점에는 전류 통로의 한 단에 입력 신호 DINnS(DIN0S~DIN2S)가 입력되고, 입력된 신호 DINnS를 래치 회로(142-n)에 전송하기 위한 CMOS형 트랜스퍼 게이트(152-n)(152-0~152-2)의 전류 통로의 다른 단이 접속되어 있다. 전송용 CMOS형 트랜스퍼 게이트(152-n)의 N채널형 MOSFET의 게이트에는 반전 제어 신호 /FVPP가 입력되고, P채널형 MOSFET의 게이트에는 제어 신호 FVPP가 입력된다. 이에 의해, 전송용 CMOS형 트랜스퍼 게이트(152-n)는 래치 회로(142-n)의 내부에 설치되어 있는 CMOS형 트랜스퍼 게이트(150-N)와 상보적으로 동작된다.
또한, 트랜스퍼 게이트(150-N)의 전류 통로와 제1의 인버터(146-N)의 입력단과의 상호 접속점에는 래치 회로(142-N)의 초기 데이터를 기록하기 위한 N채널형 MOSFET(154)의 전류 통로의 한 단이 접속되어 있다. 초기 데이터 기록용 MOSFET(154)의 전류 통로의 다른 단은 접지되고, 그 게이트에는 제어 신호(P4VON)가 입력된다. 이 제어 신호(P4VON)는 예를 들면 전원 투입시에 “H”펄스가 되는 신호로서, 제어 신호(P4VON)가 “H”펄스인 기간 동안, 초기 데이터 기록용 MOSFET(154)가 도통하고, 제1인버터(146-n)의 입력단에 “L”레벨의 신호를 공급한다. 이에 의해, 버퍼 회로(144-0)에 “L”레벨의 신호를 공급하도록 하고 있다.
또, 코맨드 신호(CM88H)는 기록용 내부 전압(VPP)의 값을 시험적으로 설정할 때에 “H”레벨이 되고, 휴즈(FnP)에 의해 설정된 기록용 내부 전압(VPP)를 사용할 때에는 “L”이 되는 신호이다.
다음에, 제5도에서 나타낸 설정 전압 선택 회로(100′)의 동작을 제16도의 회로도를 참조하면서 설명하기로 한다.
휴즈(F0P~F2P)를 절단한 후의 동작은, 상기한 제1실시형태에 따른 NAND형 EEPROM과 동일하기 때문에 생략하고, 테스트 프로그램을 행할 때의 동작만 설명하기로 한다.
먼저, 장치에 전원을 투입한다. 이 전원의 투입을 받아들여 제어 신호(P4VON)가 일시적으로 “H”레벨이 되고, MOSFET(154)가 도통하여 래치 회로(142-0~142-2) 각각에 동일한 데이터가 기록된다. 기록된 데이터는 버퍼 회로(144-0~144-2)의 입력단 각각에 “L”레벨을 공급하는 데이터이다.
이 때, 제어 신호 FVPP는 “H”레벨로 되어 있어, 트랜스퍼 게이트(150-0~150-2)를 각각 도통시키고, 트랜스퍼 게이트(152-0~152-2)를 각각 오프시키고 있다.
게다가, 제어 신호 PCHP0는 “L”레벨이 되고, NAND 게이트 회로(114-0~114-2) 각각의 제2입력단에도 “L” 레벨의 신호가 공급되어 있다. 따라서, NAND 게이트 회로(114-0~114-2)는 각각 “H”레벨의 신호를 출력하고, 설정용 신호 LTF0~LTF2는 모두 “L”레벨로 되어 있다.
그 후, 기록용 내부 전압(VPP)를 테스트하기 위해서, 입력 신호(DIN0S~DIN2S)의 값을 8개의 조합으로 입력한다. 조합의 예중 하나로서, 입력 신호(DIN0S)를 “H”레벨, 입력 신호(DIN1S) 및 (DIN2S)를 “L”레벨로 한 상태를 설명하기로 한다.
먼저, 입력 신호 DINS0S를 “H”레벨, 입력 신호 DIN1S 및 DIN2S를 “L”레벨로 한다. 그 후, 제어 신호 FVPP를 “L”레벨로 한다. 제어 신호 FVPP를 “L”레벨로 하면, 트랜스퍼 게이트(152-0~152-2)가 각각 도통하고, 트랜스퍼 게이트(150-0~150-2)가 각각 오프된다. 이에 의해, 입력 신호 DIN0S~DIN2S가 각각 래치 회로(142-0~142-2)에 전송된다. 입력 신호 DIN0S~DIN2S가 각각 래치 회로(142-0~142-2)에 전송된 후, 그 후 제어 신호 FVPP를 “H”레벨로 하고, 트랜스퍼 게이트(152-0~152-2)를 각각 오프시키고, 트랜스퍼 게이트(150-0~152-2)를 각각 도통시킨다. 이에 의해, 입력 신호 DIN0S~DIN2S에 따른 데이터가 래치 회로(142-0~142-2)에 보유된다. 이 예에서는, 래치 회로(142-0~142-2)가 보유하는 데이터가 초기의 데이터와 비교하여 래치 회로(142-0)가 보유하는 데이터만이 반전하고 있다.
또, 이 동작은 MOSFET(154)가 오프된 후에 행해진다.
또한, 코맨드 신호 CM88H를 “H”레벨로 하고, 버퍼 회로(144-0~144-2)를 활성 상태로 하고, 반대로 버퍼 회로(112-0~112-2)는 비활성 상태로 한다. 이 때문에, NAND 게이트 회로(114-0~114-2) 각각의 제1 입력단에는 래치 회로(142-0~142-2)가 보유한 데이터에 따라 버퍼 회로(144-0~144-2)로부터 “H”레벨 또는 “L”레벨의 신호가 공급되게 된다.
다음에, 제어 신호 PCHP0를 “H”레벨로 한다. 제어 신호 PCHP0가 “H”레벨인 동안, NAND 게이트(114-0~114-2)가 활성화된다. 활성화된 NAND 게이트(114-0~114-2) 중, NAND 게이트(114-0)만이 “L”레벨을 출력한다. 그 결과, 설정용 신호 LTF0, LTF1, LTF2의 레벨은 각각 “H”, “L”, “L”이 된다.
이 상태는, 제8도를 참조하면서 설명한 대로, 휴즈 F0P만을 절단한 상태와 등가이다. 따라서, 디코드 회로 DEC. 0가 출력하는 전환 신호 SW0만이 “H”레벨이 되고, 다른 전환 신호 SW1~SW7은 모두 “L”레벨이 된다.
이 상태에서, 기록 동작을 행한다. 이 기록의 동작이 과도하게 지연되는 경우, 즉 메모리 셀의 임계치가 소정의 임계치로 시프트하기 까지 시간이 과도하게 걸리는 경우는, 기록 내부 전압 VPP를 높이는 동작을 행한다.
이 예에서는, 전환 신호 SW0만이 “H”레벨이 되고, 다른 전환 신호 SW1~SW7은 모두 “L”레벨이 되기 때문에, 제12도에서 나타낸 도면을 참조하면, 기록 내부 전압 VPP이 17V로 설정되어 있게 된다.
기록 내부 전압(VPP)을 17V로부터 18V로 높이는 데에는 제10도에서 나타낸 도면과 같이, 휴즈 F1P를 절단하면 좋다. 따라서, 이번은 입력 신호 DIN1S를 “H”레벨로 하고, 입력 신호 DIN0S 및 DIN2S를 각각 “L”레벨로 한다.
이와 같이, 제16도에서 나타낸 바와 같은 테스트 프로그램 회로(140)를 구비하는 NAND형 EEPROM에 의하면, 입력 신호 DIN0S~DIN2S를 “H”레벨, “L”레벨로 하는 것에 의해, 휴즈 F0P~휴즈 F2P의 절단 상태를 실현할 수 있다. 이 때문에, 휴즈 F0P~F2P를 절단하기 전에, 어느 휴즈를 절단하면 좋은지, 즉 기록용 내부 전압 VPP를 어느 정도의 값으로 설정하면 좋은지를, 테스트에 의해 최적으로 결정할 수 있다.
또, 제1실시형태 및 제2실시형태에 관한 NAND형 EEPROM에서는, 휴즈의 절단 처리를 최소한으로 행하기 위해서, 가장 수가 많게 된다고 추측되는 기록용 내부 전압 VPP일 때 휴즈의 절단 없음으로 하고 있다.
제10도에서 나타낸 예에서는, 상태 4일 때, 휴즈의 절단이 없다. 이 상태 4는, 제12도에서 나타낸 바와 같이, 기록용 내부 전압 VPP은 20V이다. 즉, 제1실시형태 및 제2실시형태에 따른 NAND형 EEPROM은 기록용 내부 전압 VPP이 20V가 되도록, 회로나 셀이 설계되어 있다.
또, 입력 신호 DIN0S 및 DIM2S는 I/O 패드군(38)을 통해 장치의 내부에 입력된다.
제17도는 제15도에서 나타낸 멀티플렉서 부근의 블럭도이다.
제17도에서 나타낸 바와 같이, I/O 데이터 버스(34)와 입력 버퍼(40)를 상호 접속하는 데이터 입력용 배선(156-0~156-7)이 있다. 데이터 입력용 배선(156-0~156-7)은 각각, 배선(156-0)은 데이터 신호(DIN0)의 입력용, 배선(156-1)은 데이터 신호(DIN1)의 입력용인 식으로 8개의 데이터 신호 DIN0~DIN7마다 하나씩 설치되어 있다. 이와 같은 배선(156-0~156-7) 중 배선(156-0~156-2)의 도중에 DIN0S~DIN2S를 테스트 프로그램 회로(140)에 도입하기 위한 배선(158-0~158-2)이 각각 접속되어 있다.
칩의 외부로부터, 도시하지 않은 리드 단자를 거쳐 패드 I/O0~I/O2에 공급된 입력 신호 DiN0S~DIN2S는 각각 배선(156-0~156-2)에 입력되고, 또한 배선(156-0~156-2)에 접속된 배선(158-0~158-2)에 입력된다. 그리고, 배선(158-0~158-2)로부터 테스트 프로그램 회로(140)에 입력된다.
다음에, 본 발명의 제3실시형태에 관한 NAND형 EEPROM을 설명하기로 한다.
본 제3실시형태에 관한 NAND형 EEPROM은, 제1실시형태에 관한 NAND형 EEPROM이 구비된다. 전환 신호에 따라 전압을 전환시킬 수 있는 고전압 발생 회로(42)를 이용하여, 하나의 고전압 발생 회로(42)로부터, 기록용 내부 전압 VPP과 소거용 내부 전압 VEE을 각각 발생할 수 있도록 한 것이다. 이에 의해, 기록용 내부 전압 VPP 및 소거용 내부 전압 VEE마다 고전압 발생 회로(42)를 준비할 필요가 없게 되어, 그 회로량을 최소한으로 할 수 있음과 함께 장치의 칩 면적을 좁게 할 수 있다.
제18도는 본 발명의 제3실시형태에 관한 NAND형 EEPROM의 블록도이다.
제18도에서 나타낸 바와 같이, 제1도에서 나타낸 NAND형 EEPROM, 및 제15도에서 나타낸 NAND형 EEPROM과 특별히 다른 바는 설정 전압 선택 회로(100″)이다.
설정 전압 선택 회로(100″)는 기록용 내부 전압 VPP이 프로그램된, 데이터 기록용 프로그램 회로(102P) 및 소거용 내부 전압 VEE이 프로그램된 데이터 소거용 프로그램 회로(102E)와, 프로그램 회로(102P)의 프로그램 상태에 따라 복수의 설정용 신호 LTF를 발생시키는 데이터 기록용 전압 설정용 신호 발생 회로(104P) 및 프로그램 회로(102E)의 프로그램 상태에 따라 복수의 설정용 신호 LTF를 발생시키는 데이터 소거용 전압 설정용 신호 발생 회로(104E)와, 설정용 신호 LTF를 디코드하여, 복수의 전환 신호 SW 중 하나를 활성화시키는 데이터 기록용 전환 신호 디코더(106P) 및 데이터 소거용 전환 신호 디코더(106E)와, 외부로부터의 신호에 의해 설정용 신호 LTF를 다양하게 변화시킬 수 있는 데이터 기록용 테스트 프로그램 회로(140P) 및 데이터 소거용 테스트 프로그램 회로(140E)를 포함한다.
제19도는 제18도에 나타낸 프로그램 회로(102P, 102E), 전압 설정용 신호 발생회로(104P, 104E) 및 테스트 프로그램 회로(140P, 140E)의 회로도, 제20도는 제18도에서 나타낸 프로그램 회로(102P, 102E), 전압 설정용 신호 발생 회로(104P, 104E) 및 테스트 프로그램 회로(140P, 140E)의 블록도이다.
제19도에서 나타낸 바와 같이, 프로그램 회로(102P 및 102E)의 프로그램 상태, 또는 테스트 프로그램(140P 및 140E)의 프로그램 상태에 따라 설정용 신호 LTFn를 발생시키는 회로는, 기록시에 사용되는 회로(160P)와, 소거시에 사용되는 회로(160E) 두 개로 크게 나눌 수 있다. 그리고, 이 에에서는, 버퍼 회로(116PE-n)에 의해, 회로(160P)의 출력 회로와 회로(160E)의 출력 신호와의 NAND 논리를 취해 그 NAND 논리에 의해 복수의 설정용 신호 LTFn을 얻고 있다.
또한, 회로(160P)에는 제2실시형태에 관한 장치와 동일한 테스트 프로그램 회로(140P)가 포함되고, 회로(160E)에는 테스트 프로그램 회로(140P)의 구성에 준하는 구성을 가지는 테스트 프로그램 회로(140E)가 포함되어 있다. 이 때문에, 제3실시형태에 관한 NAND형 EEPROM에서는, 제2실시형태에 있어서 설명한 바와 같은, 기록 동작의 테스트를 행할 수 있는 함께, 또한 소거 동작의 테스트도 행할 수 있다. 소거 동작 테스트를 행할 때에는, 기록 동작의 테스트 때와 동일하게 소거 동작 테스트용 제어 신호 FVPE에 의해, 입력 신호 DINnS를 래치 회로(142E-n)에서 수신하여 입력 신호 DINnS에 따른 데이터를 래치 회로(142E-n)에 보유시키면 좋다. 이 래치 회로(142E-n)에 보유된 데이터는, 소거용 프로그램 회로(102E)에 포함되어 있는 휴즈 FnE의 절단 상태에 대응된다.
회로(160P)는 제1, 제2실시형태에서 설명된, 기록용 내부 전압 VPP을 시험 적으로 설정하여 기록 시퀀스를 지정하는 코맨드 신호 CM88H에 의해 제어되며, 회로(160E)는 소거용 내부 전압 VEE를 시험적으로 설정하여 소거 시퀀스를 지정하는 코맨드 신호 CM66H에 의해 제어된다.
회로(160P) 및 회로(160E)의 동작을 개략적으로 설명하면 다음과 같다.
먼저, 코맨드 신호 CM88H 및 코맨드 신호 CM66H는 모두 “L”레벨인 때는, 회로(160P)이 출력 신호 및 회로(160E)의 출력 신호의 어느 쪽도 “H”레벨이 되어, 모든 설정용 신호 LTFn가 “L”레벨로 고정된다.
이 상태에서, 통상의 기록 시퀀스시에는, 제어 신호 PCHP0가 “H”레벨, 제어 신호 PCHP0가 “L”레벨이 되어, 설정용 신호 LTFn은 각각, 휴즈 FnP의 상태에 따른 값이 된다. 상세하게는, 휴즈 FnP가 절단되어 있으면 설정용 신호 LTFn은 “H”레벨이 되고, 휴즈 FnP가 절단되어 있지 않으면 설정용 신호 LTFn은 “L”레벨이 된다.
한편, 통상의 소거 시퀀스시에는, 제어 신호 PCHE0가 “H”레벨, 제어 신호 PCHP0가 “L”레벨이 되고, 설정용 신호 LTFn은 각각 휴즈 FnE의 상태에 따른 값이 된다. 상세하게는, 휴즈 FnE가 절단되어 있으면 설정용 신호 LTFn는 “H”레벨이 되고, 휴즈 FnE가 절단되어 있지 않으면 설정용 신호 LTFn는 “L”레벨이 된다.
또, 기록용 내부 전압(VPP)을 시험적으로 설정한 기록 시퀀스시에는, 코맨드 신호 CM88H가 “H”레벨이 되고, 코맨드 신호 CM66H는 “L”레벨 그대로가 된다. 이 때에는, 제어 신호 PCHE0가 “L”레벨이기 때문에, 회로(160E)의 출력 신호가 “H”레벨인 채, 회로(160P)의 출력 신호가 래치 회로(142P-n)의 래치 상태에 따라 변화한다. 회로(160P)의 출력 신호가 “H”레벨이면, 설정용 신호 LTFn는 “L”레벨로, 한편 회로(160P)의 출력 신호가 “L”레벨이면, 설정용 신호 LTFn는 “H”레벨이 된다.
또, 소거용 내부 전압 VEE을 시험적으로 설정한 소거 시퀀스에는, 코맨드 신호 CM66H가 “H”레벨이 되고, 코맨드 신호 CM88H가 “L”레벨 그대로가 된다. 이 때에는, 시험적인 기록 시퀀스의 경우와 다르고, 회로(160P)의 출력 신호가 “H”레벨인 채, 회로(160E)의 출력 신호가 래치 회로(142E-n)의 래치 상태에 따라 변화한다. 회로(160E)의 출력 신호가 “H”레벨이면, 설정용 신호 LTFn은 “L”레벨로, 한편, 회로(160E)의 출력 신호가 “L”레벨이면, 설정용 신호 LTFn는 “H”레벨이 된다.
제20도의 블록도에서 나타낸 바와 같이, 본 제3실시형태에 관한 NAND형 EEPROM에서는, 제19도에서 나타내는 회로를 3세트 구비하고 있다. 제20도에서 나타낸 블록에 있어서, 참조 부호(62)에 의해 나타낸 블록은 제19도에서 나타낸 회로에 대응한다.
제21도는 복수의 설정용 신호 LTF을 디코드하여 복수의 전환 신호 SW를 출력하는 디코더(106P 및 106E)의 회로도이다.
제21도에서 나타낸 바와 같이, 디코더(106P 및 106E)는 디코드 회로 DEC. n(DEC. 0~DEC. 7를 포함한다. 디코드 회로 DEC. n는 각각 기록시에 사용되는 회로(164P)와, 소거시에 사용되는 회로(164E)를 포함한다. 이 예에서는, 회로(164P)의 출력 신호와 회로(164E)의 출력 신호의 OR 논리를 취해 이 OR 논리로부터 복수의 전환 신호 SWn(Sw0~SW7)를 얻고 있다.
회로(164P)는 제1실시형태에서 설명된 제어 신호 PCHP0가 “H”레벨이 된후에, “H”레벨이 된 제어 신호 PCFHP1에 의해 제어된다. 또, 회로(164E)는 제어 신호 PCHE0가 “H”레벨이 된 후에, “H”레벨이 된 제어 신호 PCHE1에 의해 제어된다.
회로(164P 및 1564E)의 동작을 개략적으로 설명하면 다음과 같다.
먼저, 제어 신호 PCHP1 및 제어 신호 PCHE1가 각각 “L”레벨일 때, 회로(164P)의 출력 신호 및 회로(164E)의 출력 신호는 각각 “L”레벨이 되어, 모든 전환 신호 SWn “L”레벨로 고정된다.
또, 기록 시퀀스의 경우, 제어 신호 PCHP1이 “H”레벨, 제어 신호 PCHE1이 “L”레벨이 되면, 회로(164E)의 출력 신호가 “L”레벨인 채, 회로(164P)의 출력 신호만이 NAND 게이트 회로(122P)의 출력 신호의 레벨에 따라 변화한다. 회로(164P)의 출력 신호가 “H”레벨이면, 전환 신호 SWn은 “H”레벨이, 한편, 회로(164P)의 출력 신호가 “L”레벨이면, 전환 신호 SWn은 “L”레벨이 된다.
또한, 소거 시퀀스의 경우, 제어 신호 PCHE1가 “H” 레벨, 제어 신호가 PCHP1가 “L”레벨이 되면, 회로(164P)의 출력 신호가 “L”레벨인 채, 회로(164E)의 출력 신호만이, NAND 게이트 회로(122E)의 출력 신호의 레벨에 따라 변화한다. 회로(164E)의 출력 신호가 “H”레벨이면, 전환 신호 SWn은 “H”레벨이, 한편, 회로(164E)의 출력 신호가 “L”레벨이면, 전환 신호 SWn은 “L”레벨이 된다.
제22도에서, 소거용 휴즈 FnE의 8개의 상태와 설정용 신호의 값과의 관계를 나타내고, 제23도에서 휴즈 FnE의 8개 정도의 상태와 디코더로의 입력치(설정용 신호)와의 관계를 나타내고, 제24도에서 휴즈 FnE의 8개 상태와 디코더로부터의 출력치(전환 신호)와의 관계를 나타낸다.
또, 본 제3실시형태에 관한 NAND형 EEPROM에서, 기록용 휴즈(FnP)의 8개 정도의 상태와, 설정용 신호의 값, 디코더로의 입력치(설정용 신호) 및 디코더로부터의 출력치와의 각각의 관계는, 제10도, 제11도, 제12도에서 나타낸 것과 동일하다.
본 제3실시형태에 관한 NAND형 EEPROM은 제18도에서 나타낸 바와 같이, 기록용 내부 전압 VPP의 발생 및 소거용 내부 전압 VEE의 발생에 각각 하나의 고전압 발생 회로(42)를 공통으로 사용한다. 하나의 고전압 발생 회로(42)에서 발생된 기록용 내부 전압 VPP은 로우계 선택선 드라이버(24)에 공급되고, 또, 소거용 내부 전압 VEE는 로우계 선택선 드라이버(24), 및 메모리 셀 어레이(10)의 내부에 설치된, 셀이 형성되는 웰 및 기판에 공급된다. 이 때문에, 고전압 발생 회로(42)가 발생하는 내부 전압의 공급처를 기록 시퀀스의 경우와, 소거 시퀀스의 경우에서 전환할 필요가 있다. 이와 같이, 고전압 발생 회로(42)가 발생하는 내부 전압의 공급처를 기록 시퀀스의 경우와, 소거 시퀀스의 경우에서 전환하는 것이 제18도에서 나타낸 전환 회로(170)이다. 전환 회로(170)는, 예를 들면 제어 신호 PCHP1, PCHE1등, 기록 시퀀스와 소거 시퀀스를 구별할 수 있는 신호를 이용하여 고전압 발생 회로(42)가 발생하는 내부 전압의 공급처를 전환한다.
또한, 본 제3실시형태에 관한 NAND형 EEPROM이 가지는 로우계 선택선 드라이버(24)는 제18도에서와 같이, 기록용 내부 전압 VPP만이 아니라, 소거용 내부전압 VEE도 공급된다.
제25도는 제18도에서 나타낸 로우 어드레스 디코더(22), 로우계 선택선 드라이버(24) 및 메모리 셀 어레이(10)의 블록도이다.
제25도에서 나타낸 바와 같이, 로우 어드레스 디코더(22)는 로우 어드레스, 예를 들면 로우 어드레스 A3R~A5R 3개를 디코드하여, 8개의 메인 디코드 출력 신호 MDO를 출력하는 메인 디코드 회로(172)와, 다른 로우 어드레스, 예를 들면 로우 어드레스 A0R~A2R 3개를 디코드하여, 8개의 부분 디코드 출력 신호 PDO를 출력하는 부분 디코드 회로(174)를 포함한다. 메인 디코드 출력 신호 MDO 및 부분 디코드 출력 신호 PDO는 로우계 선택선 드라이버(24)에 입력된다. 메인 디코드 출력 신호 MDO0는 NAND형 셀(12) 다발로 이루어진 블록 중 하나를 선택한다. 도, 부분 디코드 출력 신호 PDO는 NAND형 셀(12)내에 형성된 도시하지 않은 셀 중 하나를 선택한다. 로우계 선택선 드라이버(24)는 8개의 메인 드라이버 출력 신호 MDO마다 설치된 구동 회로 DRV. 0~DRV. 7을 포함한다.
제26도는 제25도에서 나타낸 구동 회로 DRV. n의 회로도이다.
제26도에서 나타낸 바와 같이, 구동 회로 DRV. n~DRV. 7에는 각각 전원 V1~V3이 입력되어 제어 신호 S1~S5에 따라 제어된다.
판독시, 기록시, 소거시 각각의 전원 V1~V3의 값과, 제어 신호 S1~S5의 값을 제27도에 나타낸다.
다음에, 제26도에서 나타낸 구동 회로에서의 기록 동작 및 소거 동작에 대해서 각각 설명하기로 한다.
먼저, 기록시에서는, 제어 신호 S1, S5가 각각 “VCC”레벨, 제어 신호 S2, S3, S4가 각각 “GND”레벨이 됨으로써, CMOS형 트랜스퍼 게이트(180)가 온, CMOS형 트랜스퍼 게이트(182)가 오프된다.
또, 제어 신호(S1)가 게이트에 입력되는 N채널형 MOSFET(184)는 오프되고, 제어 신호(S3)가 게이트에 입력되는 N채널형 MOSFET(186), P채널형 MOSFET(188), N채널형 MOSFET(190)이 각각 “오프”, “온”, “오프”가 된다. 또, 제어 신호(S4)가 게이트에 입력되는 N채널형 MOSFET(192)는 오프되고, 제어 신호(S5)가 게이트에 입력되는 N채널형 MOSFET(194)는 온된다.
이에 의해, 제1선택 게이트선(SG1)에는 메인 디코드 출력 신호 MDOn가 “H”레벨일 때, 전원 V2의 전위 VM가 공급되며, 메인 디코드 출력 신호 MDOn가 “L”레벨일 때, 접지 전위 GND가 공급된다. 또, 제2선택 게이트선 SG2에는 메인 디코드 출력 신호 MDOn의 레벨에 관계 없이 항상 접지 전위 GND가 공급된다.
또한, 메인 디코드 출력 신호 MDOn가 “H”레벨일 때, CMOS형 트랜스퍼 게이트군(196) 모두의 N채널형 MOSFET의 게이트에 전원 V1의 전위 VPP가 공급되고, 모든 P채널형 MOSFET의 게이트에 접지 전위 GND가 공급된다. 이에 의해, CMOS형 트랜스퍼 게이트군(196) 모두가 온된다. 도, 전류 통로의 한 단을 제어 게이트선 CG에 접속하여, 그 다른 단을 접지한 트랜지스터군(198)은 모두 오프된다. 그리고, 레벨 시프트 회로군(200)으로부터 부분 디코드 출력 신호 PDOn(PDO0~PDO7)에 의해 선택된 제어 게이트선 CG에는 전워 VPP가, 그 이외의 제어 게이트선 CG에는 중간 전워 VM가 공급되게 된다. 이에 의해, 전위 VPP가 공급되어 있는 제어 게이트선 CG에 접속된 셀에 데이터를 기록할 수 있다.
한편, 메인 디코드 출력 신호 MDOn가 “L”레벨일 때는 반대로 CMOS형 트랜스퍼 게이트군(196) 모두가 오프되고, 트랜지스터군(198)이 모두 온됨으로써 모든 제어 게이트선 CG에 접지 전워 GND가 공급되게 된다. 이에 의해, 모든 셀에 데이터가 기록되는 일이 없다.
이와 같이, 메인 디코드 출력 신호 MDOn에 의해 데이터를 기록해야 하는 블록을 선택할 수 있고, 부분 디코드 출력 신호 PD0-~PDO7에 의해, 또한 선택된 블록중에서 데이터를 기록해야 하는 셀의 로우를 선택할 수 있다.
다음에, 소거시의 동작에 대해서 설명하기로 한다. 소거시에서는, 제어 신호 S1, S4, S5가 각각 “GND”레벨, 제어 신호 S2가 “VCC”레벨, 제어 신호 S3가 “VEE”레벨이 된다. 이에 의해, CMOS형 트랜스퍼 게이트(180)가 오프, CMOS형 트랜스퍼 게이트(182)가 온된다.
또, 제어신호 S1가 게이트에 입력되는 N채널형 MOSFET(184)는 오프되고, 제어 신호 S3가 게이트에 입력되는 N채널형 MOSFET(186), P채널형 MOSFET(188), N채널형 MOSFET(190)가 각각 “온”, “오프”, “온”이 된다. 또, 제어 신호 S4가 게이트에 입력되는 N채널형 MOSFET(192)은 오프되고, 제어 신호 S5가 게이트에 입력되는 N채널형 MOSFET(194)도 또한 오프된다.
이에 의해, 제1선택 게이트선 SG1 및 제2게이트선 SG2 각각에는 메인 디코드 출력 신호 MDOn의 레벨에 관계 없이, 전원 V3의 전위 VEE로부터 N채널형 MOSFET의 임계치를 뺀 전위가 공급된다.
또한, 메인 디코드 출력 신호 MDOn가 “H”레벨일 때, CMOS형 트랜스퍼 게이트군(196) 모두가 오프되고, 트랜지스터군(198) 모두가 온된다. 이에 의해, 제어 게이트선 CG에 접지 전위 GND가 공급되게 된다. 제어 게이트선 CG를 접지하고, 또 도시하지 않은 웰 및 기판에 전위 VEE를 공급함으로써 “H”레벨의 메인 디코드 출력 신호 MDOn가 공급된 구동 회로에 접속되어 있는 모든 셀로부터 데이터를 일괄하여 소거하는 것이 가능하다.
또, 메인 디코드 출력 신호 MDOn가 “L”레벨일 때, CMOS형 트랜스퍼 게이트군(196) 모두가 온되고, 트랜지스터군(198)은 모두가 오프된다. 이에 의해, 제어 게이트선 CG에는 레벨 시프트 회로군(200)의 출력을 공급할 수가 있다. 이 때, 레벨 시프트 회로군(200)으로부터, 제어 게이트선 CG에 전위 VEE를 공급함으로써 데이터가 소거되지 않은 블록을 얻을 수가 있다.
이와 같이, 메인 디코드 출력 회로 MDOn에 의해 데이터를 소거해야 하는 블록을 선택할 수 있고, 모든 블록으로부터 일괄하여 데이터를 소거하는 것과, 또한 선택된 블록으로부터만 일괄하여 데이터를 소거할 수도 있다.
이와 같은 제3실시형태에 관한 NAND형 EEPROM에서는, 휴즈 FnE의 절단 상태의 조합에 따르면서, 소거 동작의 테스트를 행할 수 있다. 이 때문에, 기록용 내부 전압 VPP만이 아니라, 소거용 내부 전압 VEE에 대해서도 테스트에 의해 얻어진 최적의 값을 휴즈(FnE)에 의해 반영구적으로 결정할 수 있다.
또한, 제18도에서 나타낸 바와 같이, 설정용 신호 LTF를 칩의 외부에 전송하기 위한 멀티플렉서(130)를 가지고 있기 때문에, 기록용 내부 전압 VPP 및 소거 내부 전압 VEE를 각각 칩을 분해하지 않고도 알 수 있다. 이 때문에, 칩이 이상 동작을 행했을 때, 그 원인을 기록용 내부 전압 VPP의 값만이 아니라, 소거 내부 전압 VEE의 값으로부터 탐구할 수가 있다.
또, 제18도에서 나타낸 바와 같이, 기록용 내부 전압 VPP의 발생 및 소거용 내부 전압 VEE의 발생에 각각 하나의 고전압 발생 회로(42)를 공통으로 사용하기 때문에, 회로량을 최소한으로 할 수 있어 장치의 칩 면적을 좁게 할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 설정한 내부 전압치를 장치를 패키징한 후에도 분해하지 않고 알 수 있는 반도체 집적 회로 장치 및 이 반도체 집적 회로 장치를 이용한 반도체 집적 회로 장치의 이상 원인 구명 방법과, 설정 전압치 마다의 집적 회로의 동작을 사전에 검증할 수 있는 반도체 집적 회로 장치 및 그 반도체 집적 회로 장치를 이용한 반도체 집적 회로 장치의 동작 검증 방법과, 내부 전압치를 가변으로 설정하기 위한 회로를 가지고 있으면서도, 그 회로량을 최소한으로 하여, 소면적화된 반도체 집적 회로 장치를 제공할 수가 있다.

Claims (9)

  1. 반도체 집적 회로 장치에 있어서, 집적 회로가 형성된 반도체 칩과, 상기 칩 내에 설치되어, 상기 집적 회로에 필요한 동작 전압을 발생하는 발생 수단과, 상기 발생 수단이 발생시키는 동작 전압의 값을 칩마다 임의로 설정하는 설정 수단과, 상기 집적 회로의 내부 신호 중, 상기 임의로 설정된 동작 전압의 값을 알 수 있는 신호를 상기 칩의 밖으로 전송하여 상기 반도체 칩을 패키징한 후에도 분해하지 않고 상기 설정된 동작 전압의 값을 알 수 있도록 하는 전송 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 반도체 집적 회로 장치에 있어서, 집적 회로가 형성된 반도체 칩과, 상기 칩 내에 설치되어, 상기 집적 회로에 필요한 동작 전압을 발생하는 발생 수단과, 상기 발생 수단이 발생시키는 동작 전압의 값을 칩마다 임의로 설정하는 설정 수단과, 상기 설정 수단이 설정하는 동작 전압의 값을 반영구적으로 결정하는 결정수단과, 상기 결정 수단이 상기 동작 전압의 값을 반영구적으로 결정하기 전에, 상기 설정 수단이 설정하는 동작 전압의 값을 상기 칩의 외부에서 다양하게 변경시키는 변경 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 반도체 집적 회로 장치에 있어서, 집적 회로가 형성된 반도체 칩과, 상기 칩 내에 설치되어, 상기 집적 회로에 필요한 동작 전압을 발생하는 발생 수단과, 상기 발생 수단이 발생시키는 동작 전압의 값을 칩마다 임의로 설정하는 제1설정수단과, 상기 발생 수단이 발생하는 동작 전압의 값을 칩마다 상기 제1설정 수단이 설정하는 동작 전압의 값과 상이한 다른 값으로 임의로 설정하는 제2설정 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제2항에 있어서, 상기 집적 회로의 내부 신호 중 상기 임의로 설정된 동작 전압의 값을 알 수 있는 신호를 상기 칩의 밖으로 전송하여 상기 반도체 칩을 패키징한 후에도 분해하지 않고 상기 설정된 동작 전압의 값을 알 수 있도록 하는 전송 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제3항에 있어서, 상기 집적 회로의 내부 신호중에서, 상기 임의로 설정된 동작 전압의 값을 알 수 있는 신호를 상기 칩의 밖으로 전송하여 상기 반도체 칩을 패키징한 후에도 분해하지 않고 상기 설정된 동작 전압의 값을 알 수 있도록 하는 전송 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 반도체 집적 회로 장치에 있어서, 집적 회로가 형성된 반도체 칩과, 상기 칩 내에 설치되어, 상기 집적 회로에 필요한 동작 전압을 발생하는 발생 수단과, 상기 발생수단이 발생시키는 동작 전압의 값을 칩마다 임의로 설정하는 제1설정 수단과, 상기 발생 수단이 발생시키는 동작 전압의 값을 칩마다 상기 제1설정 수단이 설정하는 동작 전압의 값과 상이한 다른 값으로 임의로 설정하는 제2설정 수단과, 상기 제1설정 수단이 설정하는 동작 전압의 값을 반영구적으로 결정하는 제1결정 수단고, 상기 제1결정 수단이 상기 동작 전압의 값을 반영구적으로 결정하기 전에, 상기 제1설정 수단이 설정하는 동작 전압의 값을 상기 칩의 외부에서 다양하게 변경시키는 제1변경 수단과, 상기 제2설정 수단이 설정하는 동작 전압의 값을 반영구적으로 결정하는 제2결정 수단과, 상기 제2결정 수단이 동작 전압의 값을 반영구적으로 결정하기 전에, 상기 제2설정 수단이 설정하는 동작 전압의 값을 상기 칩의 외부에서 다양하게 변경시키는 제2변경 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 집적 회로의 내부 신호 중 상기 임의로 설정된 동작 전압의 값을 알 수 있는 신호를 상기 칩의 밖으로 전송하여 상기 반도체 칩을 패키징한 후에도 분해하지 않고 상기 설정된 동작 전압의 값을 알 수 있도록 하는 전송 수단을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 반도체 칩 내에서 집적 회로에 필요한 동작 전압을 발생하는 발생 수단을 갖는 반도체 집적 회로 장치의 이상(異常)원인 구명 방법에 있어서, 상기 집적 회로의 내부 신호중, 상기 발생 수단이 발생한 동작 전압의 값을 알 수 있는 신호를 상기 칩의 밖으로 전송하고, 상기 전송된 신호로부터 상기 발생 수단이 발생한 동작 전압의 값을 특정하고, 상기 동작 전압의 값과 상기 이상(異常)과의 인과 관계를 조사하는 것을 특징으로 하는 반도체 집적 회로 장치의 이상 원인 구명 방법.
  9. 반도체 칩 내에서 집적 회로에 필요한 동작 전압을 발생하는 발생 수단을 갖고, 상기 발생 수단이 발생시키는 동작 전압의 값을 칩마다 임의로 설정할 수 있는 반도체 집적 회로 장치의 동작 검증 방법에 있어서, 상기 칩의 외부로부터 상기 설정 수단이 설정하는 동작 전압의 값을 가설정하고, 가설정된 값으로 집적 회로를 동작시키고, 이 동작을 검증하는 이러한 조작을 반복하는 것을 특징으로 하는 반도체 집적 회로 장치의 동작 검증 방법.
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