KR100220359B1 - 전자 방출 디바이스, 전자원 및 화상 생성 장치와 그들의 제조 방법 - Google Patents

Abstract

전자 방출 디바이스는 한 쌍의 전극과, 전극들간에 배치되고 전자 방출 영역을 포함하는 전기 전도성 막을 구비한다. 흑연막은 514.5nm의 파장 및 1㎛의 스팟 직경을 가지는 레이저 광원을 사용하는 라만 분광계 분석에서, 산란광의 피크는 1) 1,580cm^-1부근에 위치한 피크(P2)는 1,335cm^-1부근에 위치한 피크(P1)보다 크거나, 2) 1,335cm^-1부근에 위치한 피크(P1)의 절반폭이 150cm^-1보다 크지 않음을 보여준다.

Description

전자 방출 디바이스, 전자원 및 화상 형성 장치와 그들의 제조 방법

제1(a)도 및 제1(b)도는 본 발명에 따른 평면형 표면 전도성 전자 방출 디바이스를 도시하는 개략도.

제2도는 Raman 분광계 분석의 결과를 나타내는 그래프.

제3도는 본 발명에 따른 스텝형 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제4(a)도 내지 제4(d)도는 본 발명에 따른 (평면형) 표면 전도성 전자 방출 디바이스에 대한 여러 제조 단계의 개략적인 측면도.

제5(a)도 및 제5(b)도는 본 발명의 목적에 사용할 수 있는 삼각 펄스 전압 파형을 개략적으로 나타낸 그래프.

제6(a)도 및 제6(b)도는 본 발명의 목적에 사용할 수 있는 구형(rectangular) 펄스 전압 파형을 개략적으로 나타낸 그래프.

제7도는 표면 전도성 전자 방출 디바이스의 전자 방출 성능을 결정하는 게이징 시스템의 블록도.

제8도는 표면 전도성 전자 방출 디바이스 또는 전자원의 디바이스 전압과 디바이스 전류간의 관계와 디바이스 전압과 방출 전류간의 관계를 나타내는 그래프.

제9도는 매트릭스 배선형 전자원의 개략적인 부분 평면도.

제10도는 본 발명에 따르며 매트릭스 배선형 전자원을 구비한 화상 형성 장치를 일부 절단한 개략 사시도.

제11(b)도는 본 발명에 따른 화상 형성 장치의 정면판의 형광막에 대한 가능한 두 구성을 도시한 개략도.

제12도는 본 발명을 적용할 수 있는 화상 형성 장치의 구동 회로의 블록도.

제13도는 사다리형 배선형 전자원의 개략 평면도.

제14도는 본 발명에 따르며 사다리형 배선형 전자원을 구비하는 화상 형성 장치의 일부를 절단한 개략 사시도.

제15도는 TEM을 통해 관찰한 격자형 화상의 개략도.

제16도는 TEM을 통해 관찰한 캡슐형 흑연의 개략도.

제17도는 예 1에서 얻어진 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제18도는 예 2에서 얻어진 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제19도는 비교예 1에서 얻어진 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제20도는 본 발명에 따른 화상 형성 장치를 제조하기 위한 장치의 개략적인 블록도.

제21도는 레이저 Raman 분광계 분석기에 의해 얻어진 흑연막의 결정도 분포를 도시한 그래프.

제22도는 비교예 5에서 얻어진 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제23도는 TEM을 통해 관찰된 예 8 내지 11의 흑연막에 대한 개략도.

제24(a)도는 예 8 및 9에서 얻어진 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제24(b)도는 예 10에서 얻어진 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제25도는 예 11에서 얻어진 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제26도는 예 21에서 얻어진 표면 전도성 전자 방출 디바이스의 개략적인 측면도.

제27도는 매트릭스 배선형 전자원의 개략적인 부분 평면도.

제28도는 제27도의 라인 28-28을 따라 절취한 전자원의 개략적인 부분 측단면도.

제29(a)도 내지 29(h)도는 본 발명에 따른 매트릭스 배선형 전자원의 여러 제조단계에 대한 개략적인 부분 측단면도.

제30도는 본 발명에 따르며 "통전 포밍"을 위해 "공통으로 접속된" Y방향 배선을 나타내는 매트릭스 배선형 전자원의 개략 평면도.

제31도는 본 발명에 따른 화상 형성 장치의 블록도.

제32(a)도 내지 32(c)도는 본 발명에 따른 사다리 배선형 전자원의 여러 제조 단계에 대한 개략적인 부분 평면도.

제33도는 종래의 표면 전도성 전자 방출 디바이스의 개략적인 평면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2, 3 : 디바이스 전극

4 : 전기 전도성 박막 5 : 전자 방출 영역

6 : 흑연막

[발명의 배경]

[발명의 분야]

본 발명은 장기간 사용으로 인한 품질 저하와 전압 인가 중에 불만족스러운 전기 방전 현상을 나타내지 않으며 장기간 동안 전자를 안정하고 효율적으로 방출시킬 수 있는 전자 방출 디바이스(electron-emitting device)에 관한 것이다. 또한, 본 발명은 상기 디바이스를 구비한 표시 장치 또는 노출 장치와 같은 화상 형성 장치와 전자원 및 그 제조 방법에 관한 것이다.

[배경 기술]

열전자 음극형 및 냉음극형의 두가지 형태의 전자 방출 디바이스가 알려져 있다. 둘 중에서, 냉음극 방출형은 전계 방출형(이하 FE형이라 칭함) 디바이스, 금속/절연층/금속형(이하 MIM형이라 칭함) 전자 방출 디바이스 및 표면 전도성 전자 방출 디바이스를 포함하는 디바이스가 있다. FE형 디바이스로는 W.P.Dyke & W.W.Dolan씨의 "Field emission", Advance in Electron Physics, 8, 89(1956)과 C.A.Spindt씨의 "PHYSICAL Properties of thin-film field emission cathodes with molybdenum cones", J. Appl. Phys., 47, 5284(1976)에서 제안된 것들이 있다.

MIM 디바이스의 예는 C.A.Mead씨의 "The tunnel-emission amplifier", J.Appl. Phys., 32, 646(1961)을 포함한 논문들에 기재되어 있다.

표면 전도성 전자 방출 디바이스는, 박막 표면과 평행하게 전류를 흐르게 할 때, 전자들이 기판 상에 형성된 소규모 박막을 벗어나 방출되는 현상을 이용함으로써 실현된다. Elinson씨는 이러한 형태의 디바이스에 대해 SnO₂박막의 사용을 제안하였지만, [G.dittmer: Thin Solid Films", 9, 317(1972)]에서는 Au 박막 사용을 제안한 반면에, [M.Hartwell과 C.G.Fonstad: "IEEE Trans. ED Conf.", 519(1975)]와 [H. Araki et al.: "Vacuum", Vol.26, No.1, P.22(1983)]에서는 In₂O₃/SnO₂와 탄소 박막의 사용을 각각 제안하였다.

제33도에서는 M.Hartwell씨에 의해 제안된 전형적인 표면 전도성 전자 방출 디바이스를 개략적으로 도시하고 있다. 제33도에서, 참조 번호(1)는 기판을 나타낸다. 참조 번호(4)는 통상적으로 스퍼터링(sputtering)에 의해 H형 금속 산화물 박막을 형성함으로써 형성된 전기 전도성 박막을 나타내며, 이 박막중 일부는 "통전 포밍(energization forming)"이라 칭하는 통전 처리를 받아 결국에는 전자 방출 영역(5)으로 된다. 제33도에서, 한 쌍의 디바이스 전극을 분리시키는 금속 산화물 박막의 수평 영역은 길이 L이 0.5 내지 1[mm]이고 폭 W는 0.1[mm]이다.

종래에는 전자 방출 영역(5)을 표면 전도성 전자 방출 디바이스 내에서 디바이스의 전기 전도형 박막(4)에 대해 "통전 포밍"이라 칭하는 통전 예비 처리를 행하여 형성하였다. 통전 포밍 처리의 경우, 일정 DC 전압이나 전형적으로 1V/min의 비율로 상승하는 저속 상승 DC 전압을 전기 전도성 박막(4)의 소정 대향단에 인가시켜 박막을 부분적으로 파괴, 변형 또는 이형시킴으로써 전기적으로 고저항인 전자 방출 영역(5)을 형성한다. 따라서, 전자 방출 영역(5)은 전자들이 갭으로부터 방출될 수 있도록 갭(gap) 또는 다수의 갭을 일반적으로 포함하는 전기 전도성 박막(4)의 일부분이다.

통전 포밍 처리 후에, 전자 방출 디바이스는 "활성화(activation)" 처리를 받게 되며, 여기서 탄소 또는 하나 이상의 탄소 화합물막(탄소막)이 전자원의 갭 부근에 형성되어 디바이스의 전자 방출 성능을 개선시킨다. 활성화 처리는 통상적으로 탄소 또는 하나 이상의 탄소 화합물이 전자 방출 영역 부근에 피착되도록 하나 이상의 유기 물질을 포함하는 분위기 중에서 펄스 전압을 디바이스에 인가시켜 행해진다. 피착된 탄소막은 주로 전기 전도성 박막의 양극측에서 발견되며, 음극측에 있는 경우에는, 아주 미약하게 존재한다는 것에 주목해야 한다. 어떤 경우에는 탄소 또는 하나 이상의 탄소 화합물이 과도하게 피착되는 것을 방지시키기 위해 전자 방출 디바이스에 대해 "안정화" 처리를 행하여 디바이스가 전자 방출 동작시에 안정화된 성능을 나타낼 수 있게 한다. 안정화 처리시에 디바이스의 주변 영역에서 흡수되어진 임의 유기 물질들과 분위기 중에 남아 있는 유기 물질들이 제거된다.

표면 전도성 전자 방출 디바이스가 실제 응용에서 만족스럽게 동작하도록 하기 위해서는 여러 요건들을 충족시켜야 하는데, 즉 대방출 전류 Ie와 고전자 방출 효율 η(=Ie/If, 여기서 If는 두 디바이스 전극들간에 흐르는 전류이며, 이 전류를 디바이스 전류라 칭함)를 나타내야 하며, 장기간 사용 후에도 전자 방출에 대해 안정하게 동작해야 하며, (두 디바이스 전극 사이와 디바이스와 양극 사이에서) 디바이스에 전압이 인가된 경우 전기 방전 현상을 일으키지 않아야 한다.

전자 방출 디바이스의 성능이 여러 요인에 의해 영향을 받지만, 본 발명의 발명자들은 그 성능이 활성화 처리시 전자 방출 갭 위에 또한 그 부근에 형성된 탄소 막의 형상과 분포, 또한 활성화 처리가 실행되는 동안의 조건들에 강하게 상관된다는 것을 발견하였다.

[발명의 요약]

따라서, 본 발명의 목적은 탄소막에 대해 그 분포와 그 성질에 대한 최적의 상태를 선택하고 디바이스를 완성한 제품으로서 생산하기 전에 처리되는 조건들을 선택함으로써 전자 방출을 양호하게 행하는 전자 방출 디바이스를 제공하는 데 있다.

본 발명에 의하면, 제1(a)도 및 제1(b)도에서 도시된 바와 같이, 상기 목적은 흑연으로 제조되며, 전자 방출 영역의 갭 내부에 형성된 탄소막을 구비한 전자 방출 디바이스를 제공함으로써 달성된다. 제1(a)도 및 제1(b)도의 디바이스는 갭 외부로 어떠한 탄소막도 사실상 포함하지 않지만, 갭 외부에도 탄소막이 형성될 수 있다. 흑연은 단지 탄소 원자만을 함유하는 결정성 물질이지만, 그 결정성은 어느 정도까지는 여러 유형의 "왜곡"에 수반될 수 있다. 그러나, 본 발명의 목적상, 고 결정성 흑연의 탄소막은 전자 방출 영역의 갭 내부에 형성된다.

본 발명의 한 양상에 따르면, 한 쌍의 전극과, 이들 전극들 사이에 배치되며 전자 방출 영역을 포함하는 전기 전도성 박막을 구비한 전자 방출 디바이스가 제공되며, 상기 전자 방출 영역은 흑연막을 포함하는데, 이 흑연막은 파장이 514.5nm와 스팟(spot)의 직경이 1㎛인 레이저 광원을 이용하는 Raman 분광기에 의한 분석에서, 산란된(scattered) 광의 피크들은 나타내는데, 이들 피크 중 1) 1,580cm^-1부근에 위치된 피크(P2)는 1,335cm^-1부근에 위치된 피크(P1)보다 크거나, 2) 1,335cm^-1부근에 위치된 피크(P1)의 절반폭은 150cm^-1보다 크지 않다.

본 발명의 다른 양상에 따르면, 한 쌍의 전극과, 이들 전극 사이에 배열되며 전자 방출 영역을 포함하는 전기 전도성 박막을 제조하는 방법을 제공하는데, 이 방법은 갭을 포함하는 전기 전도성 박막에 바이폴라 펄스 전압을 인가하는 단계를 포함한다.

본 발명의 다른 양상에 의하면, 한 쌍의 전극과, 이들 전극 사이에 배열되며 전자 방출 영역을 포함하는 전기 전도성 박막을 구비한 전자 방출 디바이스를 제조하는 방법을 제공하는데, 이 방법은 하나 이상의 유기 물질들을 함유한 분위기 중에서 갭을 포함하고 있는 전기 전도성 박막에 전압을 인가하는 단계와, 전기 전도성 박막에 XY(여기서, X와 Y는 각각 수소 원자와 할로겐 원자를 나타냄)로 표현된 조성을 포함한 가스를 함유하는 분위기 중에서 전압을 인가하는 단계를 포함한다.

본 발명의 다른 양상에 의하면, 한 쌍의 전극과, 이들 전극들 사이에 배열되며 전자 방출 영역을 포함한 전기 전도성 박막을 구비하는 전자 방출 디바이스를 제조하는 방법을 제공하는데, 이 방법은 갭을 포함하는 전기 전도성 박막 상에 흑연막을 형성하는 단계와 상기 흑연 이외의 다른 피착물들을 제거하는 단계를 포함한다.

[바람직한 실시예의 상세한 설명]

본 발명의 목적상, 흑연의 결정성은 투과 전자 현미경과 Raman 분광계에 의한 분석에 의해 표본의 결정 격자(crystal lattice)를 관찰함으로써 질적으로 및 양적으로 결정된다. 후술할 실시예에서는 514.5nm의 파장을 갖는 Ar 레이저의 레이저원을 구비하고, 표본에 대해 약 1㎛의 직경의 레이저 스팟을 발생시키도록 설계된 레이저 라만 분광계(Laser Raman Spectrometer)가 사용되었다. 레이저 스팟이 테스트 중인 전자 방출 디바이스의 전자 방출 영역 부근에 위치되고, 산란된 광이 관찰된 경우에, 1,335cm^-1(P1)의 부근과 1,580cm^-1(P2)의 부근에서 피크를 갖는 스펙트럼이 얻어져 탄소막이 존재한다는 것을 입증한다. 얻어진 스펙트럼은 가우스(Gauss)형 피크 프로화일을 취하고 1,490cm^-1부근에서 제3 피크의 존재를 가정하여 인위적으로 양호하게 재생되었다. 각 표본의 흑연 입자의 크기는 피크점들에서의 광의 세기 및 본 실시예들에 잘 일치하는 측정치들을 TEM 관찰법으로 구한 결과치들과 비교함으로써 측정될 수 있다.

P2 피크는 흑연 구조에서 나타내는 전자 천이 현상에 기인되는 반면, P1 피크는 흑연의 결정성 내의 왜곡에 기인해 발생한다. 따라서, P2 피크만이 이상적인 단결정 흑연에서 관찰 가능한 것으로 가정되지만, 흑연의 결정 입자들이 매우 작거나 흑연의 결정 격자가 결함이 있을 경우에는 P1 피크도 나타나 관찰할 수 있다. P1 피크는 흑연의 결정도가 감소됨에 따라 증가하며, 피크의 절반폭(half width)은 흑연 결정 구조의 주기성이 깨지면 증가한다.

본 발명의 목적에 사용된 흑연막이 반드시 이상적인 단결정 구조로 제조될 필요는 없으므로, P1 피크는 일반적으로 관찰되어, 피크의 절반폭이 흑연의 결정도를 양적으로 산정하는데 효과적으로 사용될 수 있다. 후술되는 바와 같이, 약 150cm^-1값은 본 발명에 따른 전자 방출 디바이스의 전자 방출 성능의 안정성에 대한 한계를 주는 듯이 보인다. 본 발명에 따른 전자 방출 디바이스가 적절히 동작하기 위해서는, 절반폭이 150cm^-1보다 작은 값을 나타내야만 하거나, P1 피크는 충분히 낮게 되어야 한다.

상기 요건들 만족하는 전자 방출 디바이스는 하기의 효과를 가진다.

전자 방출 성능면에서, 시간에 따른 전자 방출 소자의 저하는 우선적으로 탄소막의 불필요한 성장이나, 역으로 탄소막의 피착 감소에 기인된다.

이와 같은 피착물의 불필요한 성장은 디바이스가 동작하도록 구동되는 분위기 중에서 탄소 화합물들을 제거함으로써 효과적으로 억제시킬 수 있다. 상술한 "안정화 거리"는 주로 탄소 화합물이 없는 분위기를 만들기 위해 실행된다.

탄소 피착물을 가능한 감소시키는 것에 대해서 여러 가지 이유를 고려해 볼 수 있지만, 중요한 이유는 탄소막이 디바이스를 둘러싸고 있는 분위기 중에 남아 있는 O₂및/또는 H₂O에 의해 점차적으로 에칭된다는 것일 수 있다. 따라서, 분위기 중에 있는 이러한 가스들을 제거할 필요가 있다.

전자 방출 디바이스의 전자 방출 성능은 또한 전자 방출 영역의 갭을 한정하는 전도성 박막의 대향단들이 갭의 폭을 증가시키기 위해 서로에 대해 점점 멀어지는 현상에 의해 영향을 받을 수 있다. 이러한 현상은 탄소막이 전기 전도성 박막의 각 대향단들에 형성되면 어느 정도까지는 억제될 수 있으며, 갭의 폭 증가를 억제하는 효과는 탄소막을 고결정 흑연으로 제조한 경우에 특히 현저하다는 것이 발견되었다.

또한, 상기 효과는 전자 방출 영역의 갭의 양극과 음극 측단들 각각에 흑연막을 형성함으로써 달성될 수 있다. 흑연은 상기에서 정해진 결정도를 나타내야만 한다는 것에 주목해야 한다. 또한, 전자 방출 디바이스가 통상의 안정화 처리를 받게 되면, 탄소막은 갭의 양극 측단에만 형성되고 음극 측단에는 형성되지 않는다는 것에 주목해야 한다 . 따라서, 전도성 박막의 단부는 갭의 음극 측단에서는 점차로 후퇴되어 장기간의 전자 방출 동작 동안 갭의 폭이 넓혀지는데 이것은 흑연막이 갭의 각 단에 형성되지 않는 한 완전히 억제될 수는 없다. 디바이스의 전기적 성능에 대해서는, 고전자 방출 효율 η=Ie/If가 달성되도록, 디바이스의 누설 전류와 디바이스 전류 If가 감소될 수 있으며, 동시에 디바이스의 전자 방출 전류 Ie는 활성화 처리를 위한 비교적 고전압을 인가시킴으로써 상승될 수 있다.

전기 방전 현상은 디바이스 전극들 간에, 즉 디바이스와 양극 사이에 전압이 인가될 때 나타나 전자 방출 디바이스를 손상시킬 수 있다. 따라서, 이러한 현상은 완전하게 억제되어야 한다. 비록 전기 방전이 전자 방출 디바이스를 둘러싸고 있는 가스 분자들이 이온화될 때 발생할 수 있지만, 디바이스를 둘러싸고 있는 가스의 압력은 통상 전기 방전이 일어나기에는 너무 낮다. 따라서, 전자 방출 디바이스가 동작하도록 구동 중인 동안 전기 방전이 발생한다는 것은 어떤 이유로 인해 디바이스 주변의 어느 곳에선가 가스가 발생된 것을 암시하는 것이다. 가능한 가스원중 가장 중요한 것은 활성화를 위해 디바이스 상에 피착된 탄소막이다. 물론, 디바이스의 전자 방출 영역의 갭 내에 위치된 탄소막이 주울열과 이것과 충돌할 수 있는 전자들에 일정하게 노출되기 때문에, 탄소막 주변에는 이온화될 가스가 존재하지 않는 것이 보통이다.

반면에, 디바이스의 전자 방출 영역의 갭외부에 있는 탄소막은 흑연의 결정 입자를 둘러싸고 있는 공간에 남아있는 수소를 포함할 수 있으며, 탄소막이 비정질 탄소 또는 탄소 화합물로 이루어진 경우에, 탄소막은 수소를 한 성분으로서 포함할 수 있는데, 이 수소가 결국에는 방출(release)되어 탄화 수소 가스로 된다. 전자 방출 디바이스에서 일어날 수 있는 전기 방전 현상에 대해 현재까지는 완전히 설명되어진 바는 없지만, 상기 설명을 고려하여 적당한 카운터 수단을 채용함으로써 만족스럽게 억제시킬 수 있다.

보다 상술하자면, 전기 방전 현상을 피하기 위하여, 본 발명에 따른 표면 전도성 전자 방출 디바이스는 갭 내에 희망하는 결정도를 갖는 흑연막을 포함할 수 있으며, 갭 외부에는 탄소막을 실질적으로 포함하지 않을 수 있다.

가능한 가스원이 표면 전도성 전자 방출 디바이스의 전기 전도성 박막에 있는 전자 방출 영역의 갭 외부에 존재하는 경우, 디바이스로부터 방출되어 디바이스 외부에 배열된 양극쪽으로 향하는 전자들은 디바이스의 양극에 의해 부분적으로 흡인되어 갭 내부로 들어가 갭에 존재하는 가스 분자와 일부분이 충돌하여, 양이온이 생성되어 디바이스의 음극에 의해 흡인되어진다. 결과적으로 탄소막이 가스를 발생시키고, 결국에는 전기 방전 현상을 일으키게 될 것이다.

따라서, 전기 전도성 박막이 갭 외부에 있는 탄소막을 제거시키면, 디바이스는 가스 발생 및 전기 방전 발생을 효과적으로 억제할 수 있다. 실제로, 전자 방출 영역의 갭 외부에 있는 탄소막을 제거시키기 위해 본 발명의 발명자들이 채택한 방법들은 매우 효과적인 것으로 입증되었으며, 이것에 대해서는 이후에서 상세히 기술하기로 한다.

본 발명에 따른 표면 전도성 전자 방출 디바이스는 전기 방전 현상을 제거시키기 위해 다르게 구성될 수도 있다. 보다 상세히 설명하자면, 전기 방전 현상은 전자 방출 영역의 갭 외부에 존재하는 탄소막의 결정도를 개선시킴으로써 효과적으로 억제될 수 있다.

상기 어느 구성에 의해서도 본 발명에 따른 표면 전도성 전자 방출 디바이스의 전자 방출 성능을 개선시킬 수 있다는 것에 주목된다.

지금부터, 본 발명에 따른 표면 전도성 전자 방출 디바이스를 제조하는 방법에 대해 기술하고자 한다.

제1(a)도 및 제1(b)도는 각각 본 발명에 따른 평면형 표면 전도성 전자 방출 디바이스를 도시하는 개략적인 평면도와 측단면도이다.

제1(a)도 및 제1(b)도를 참조해보면, 디바이스는 기판(1), 한 쌍의 전극(2 및 3), 전기 전도성 박막(4)과 갭이 형성되어 있는 전자 방출 영역(5)을 구비한다.

기판(1)으로 사용될 수 있는 물질들은 석영 유리, Na 등의 불순물을 감소된 농도로 함유하는 유리, 연질 유리(soda lime glass), 연질 유리 상에 스퍼터링에 의해 SiO₂층을 형성하여 제조된 유리 기판, 알루미늄 등의 세라믹 기판을 포함한다.

대향으로 배열되어 있는 디바이스 전극들(2와 3)은 임의의 고전도성 물질로 제조될 수 있으며, 바람직한 후보 물질로서는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 및 Pd 등의 물질 및 그 합금과, Pd, Ag, RuO₂, Pd-Ag 및 유리에서 선택된 금속 또는 금속 산화물로 제조된 프린트 가능 전도성 물질과, In₂O₃-SnO₂등의 투명 전도성 물질과, 폴리실리콘 등의 반도체 물질이 있다.

본 발명에 따른 표면 전도성 전자 방출 디바이스를 설계함에 있어서, 디바이스 전극들간의 분리 거리 L, 디바이스 전극들의 길이 W, 전기 전도성 박막(4)의 윤곽(contour) 및 다른 요인들은 디바이스의 용도에 따라 결정될 수 있다. 디바이스 전극들(2 및 3)을 분리시키는 거리 L은 디바이스 전극들에 인가되는 전압과 전자 방출에 이용되는 계의 강도(field strength)에 따라서 수백 나노미터 내지 수백 마이크로미터 사이가 바람직하며, 수 마이크로미터 내지 수십 마이크로미터 사이가 보다 바람직하다.

디바이스 전극들(2와 3)의 길이 W는 디바이스의 전극의 저항과 전자 방출 특성에 따라서 수 마이크로미터 내지 수백 마이크로미터 사이가 바람직하다. 디바이스 전극들(2 및 3)의 박막 두께 d는 수십 나노미터와 수 마이크로미터 사이이다.

본 발명에 따른 표면 전도성 전자 방출 디바이스는 제1(a)도 및 제1(b)도에서 도시된 구성과는 다른 구성을 가질 수도 있는데, 기판(1) 상에 전자 방출 영역을 포함하는 박막(4)을 적층시킨 다음, 박막 상에 한 쌍의 디바이스 전극(2와 3)을 대향되게 배치하여 형성할 수 있다.

전기 전도성 박막(4)은 우수한 전자 방출 특성을 제공하기 위해 미립자막인 것이 바람직하다. 전기 전도성 박막(4)의 두께는 디바이스 전극들(2 및 3) 상의 전기 전도성 박막의 계단형 커버리지(stepped coverage)와 디바이스 전극들(2 및 3)간의 전기 저항과, 다른 요인과 함께 후술되어질 포밍 처리를 위한 파라미터의 함수로서 정해지며, 바람직하게는 1/10 나노미터 내지 수백 나노미터 사이이며, 1 나노미터 내지 50 나노미터 사이가 더 바람직하다. 전기 전도성 박막(4)은 통상 10²내지 10⁷Ω/㎠인 단위 표면적당 저항 Rs를 나타낸다. Rs는 R = Rs(1/W)로 정의된 저항인데, 여기서 t, w 및 l은 각각 박막의 두께, 폭 및 길이인 것에 주목할 필요가 있다. 또한, 포밍 처리는 본 발명의 목적을 위해 통전 포밍 처리로 기술되지만, 이것에만 한정되지 않으며, 박막에 고저항 영역을 형성하기 위해 박막에 갭이 형성될 수 있는 여러 물리적인 처리 및 화학적인 처리로부터 선택될 수 있다.

전기 전도성 박막(4)은 Pd, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pb와 같은 금속들, PdO, SnO₂, In₂O₃, PbO 및 Sb₂O₃등과 같은 산화물, HfB₂, ZrB₂, LaB₆, CeB₆, YB₄및 GdB₄와 같은 붕화물, TiC, ZrC, HfC, TaC 및 WC 등과 같은 탄화물, TiN, ZrN 및 HfN 등과 같은 질화물, Si 및 Ge와 같은 반도체, 및 탄소로부터 선택된 재료로 제조된다.

본 명세서에서 사용된 "미립자막"이란 용어는 (일정 조건 하에서 섬 모양의 분리된 구조를 형성하도록) 조밀하지 않게 산포되거나, 밀접하게 배열되거나 상호 랜덤하게 오버래핑될 수 있는 대다수의 미립자로 구성된 박막을 일컫는다.

본 발명의 목적에 사용될 수 있는 미립자의 직경은 0.1 나노미터 내지 수백나노미터 사이이며, 바람직하게는 1 나노미터 내지 20 나노미터이다.

본 명세서에서 "미립자"란 용어가 자주 사용되므로, 이하에서 보다 깊이있게 기술하고자 한다.

작은 입자를 "미립자"라 칭하며, 미립자보다 작은 입자는 "초미립자"라 칭한다. "초미립자"보다 작은 입자와 수백개의 원자들로 구성된 입자는 "클러스터(cluster)"라 칭한다.

그러나, 이러한 정의(definition)는 엄격한 것은 아니고, 각 용어의 범주는 처리해야 할 입자의 특정 양상에 따라 변화될 수 있다. "초미립자"를 본 발명의 경우에서와 같이 단순히 "미립자"로 부를 수 있다. "The Experimental Physics Course No.14: Surface/Fine Particle"(ed., Koreo Kinoshita; Kyoritu Publication, September 1, 1986)에서는 하기와 같이 기재되어 있다.

"여기서 기술된 미립자는 2∼3㎛ 내지 10nm 사이의 직경을 갖는 입자를 가리키며, 초미립자는 10nm 내지 2∼3nm 사이의 직경을 갖는 입자를 가리킨다. 그러나, 이러한 정의는 엄격한 것은 아니고, 초미립자를 단순히 미립자라 칭할 수 있다. 따라서, 이러한 정의는 제한적이지 않다. 2 내지 수백개의 원자들로 구성된 입자는 클러스터라 칭한다."(Ibid., P.195, 11.22-26).

또한, The New Technology Development Corporation의 "Hayashi's Ultrafine Particle Project"에서는 입자 크기에 대해 보다 낮은 한계를 사용하여 "초미립자"를 다음과 같이 정의한다. "The Creative Science and Technology Promoting Scheme의 초미립자 프로젝트(1981-1986)에서는 초미립자를 약 1 내지 100nm 사이의 직경을 갖는 입자로 정의하고 있다. 이것은 초미립자가 약 100 내지 10⁸개의 원자로 이루어진 집합체인 것을 의미한다. 원자의 관점에서 보면, 초미립자는 거대한 또는 매우 거대한 입자이다."(Ultrafine Particle-Creative Science and Technology: ed., Chikara Hayashi, Ryoji Ueda, Akira Tazaki; Mita Publication, 1988, p.2, 11.1-4) "초미립자 보다 작은 입자 또는 몇몇 내지 수백개의 원자를 포함하는 입자를 일반적으로 클러스터라 칭한다."(Ibid, p.2, 11.12-13)

상술한 일반적인 정의를 고려하여, 본 명세서에서 사용된 "미립자"란 용어는 0.1nm 내지 1nm의 하한과 수 마이크로미터의 상한 범위의 직경을 갖는 다수의 원자 및/또는 분자의 집합체를 말한다.

전자 방출 영역(5)은 전기 전도성 박막(4)의 일부분이며, 전기적으로 높은 저항성 갭을 포함하는데, 그 성능은 전기 전도성 박막(4)의 두께 및 물질과, 후술될 통전 포밍 처리에 따라 좌우된다. 전자 방출 영역(5)의 갭은 그 내부에 0.1 나노미터의 수배 내지 수십 나노미터 사이의 직경을 갖는 전기 전도성 미립자들을 포함할 수 있다. 이러한 전기 전도성 미립자 물질들은 박막(4)을 준비하는데 사용되는 물질들 전부나 그 일부를 포함할 수 있다. 흑연막(6)은 전자 방출 영역(5)의 갭에 배치된다.

지금부터, 선택적 프로화일(profile)을 갖는 본 발명에 따른 전도성 전자 방출 디바이스, 즉 스텝형 표면 전도성 전자 방출 디바이스에 대해 기술하기로 한다.

제3도는 본 발명을 적용할 수 있는 스텝형 표면 전도성 전자 방출 디바이스의 개략적인 측단면도이다.

제3도에서, 제1(a)도 및 제1(b)도와 동일한 디바이스들은 동일한 참조 번호로 표시한다. 참조 번호 (7)는 스텝 형성부를 나타낸다. 디바이스는 기판(1), 한 쌍의 디바이스 전극들(2 및 3) 및 갭을 갖는 전자 방출 영역(5)을 포함하는 전기 전도성 박막(4)을 포함하며, 이들은 상술된 평면형 표면 전도성 전자 방출 디바이스와 동일한 물질로 제조되며, 스텝 형성부(7)는 진공 피착, 프린팅 또는 스퍼터링에 의해 형성되며 상술된 평면형 표면 전도성 전자 방출 디바이스의 디바이스 전극들을 분리시키는 거리 L에 대응하는 막 두께, 즉 수백 나노미터 내지 수십 마이크로미터 사이의 막 두께를 갖는 SiO₂와 같은 절연성 물질로 제조된다. 스텝 형성부(7)의 막 두께는 비록 여기서 사용된 스텝 형성부를 형성하는 방법, 디바이스 전극들에 인가되는 전압과 전자 방출에 이용가능한 계의 크기의 함수로서 선택되더라도, 수십 나노미터 내지 수 마이크로미터 사이인 것이 바람직하다.

전자 방출 영역을 포함한 전기 전도성 박막(4)은 디바이스 전극들(2 및 3)과 스텝 형성부(7) 다음에 형성되어지므로, 디바이스 전극들(2 및 3) 상에 적층되는 것이 바람직할 수도 있다. 전자 방출 영역(5)이 제3도에서 스텝 형성부(7)에 형성되더라도, 그 위치 및 윤곽은 준비 조건, 통전 포밍 조건 및 다른 관련 조건들에 따라 결정되며 제3도에서 도시된 것에만 한하지 않는다.

비록 표면 전도성 전자 방출 디바이스를 제조하는 여러 방법들을 고려할 수 있지만, 제4(a)도 내지 제4(d)도가 이들 방법 중 대표적인 방법을 나타내고 있다.

지금부터, 제1(a)도 및 제1(b)도와 제4(a)도 내지 제4(d)도를 참조하여 본 발명에 따른 평면형 표면 전도성 전자 방출 디바이스를 제조하는 방법에 대해 기술하고자 한다. 제4(a)도 내지 제4(d)도에서, 제1(a)도 및 제1(b)도의 디바이스와 동일하거나 유사한 구성 요소들은 동일한 참조 번호로서 표시된다.

1) 기판(1)을 청정제와 정제수로 완전히 세정한 후, 포토리소그래피에 의해 형성되는 한 쌍의 디바이스 전극들(2 및 3)에 대해 진공 피착, 스퍼터링 또는 임의의 다른 기술에 의해 기판(1) 상에 물질을 피착시킨다(제4(a)도).

2) 한 쌍의 전극들(2 및 3)을 포함하고 있는 기판(1) 상에 유기 금속 용제를 도포시켜 소정의 시간동안 도포된 용제를 남겨놓음으로써 유기 금속 박막을 형성시킨다. 유기 금속 용제는 전기 전도성 박막(4)에 대해 상기 열거된 금속 중의 임의의 것을 주요 성분으로서 포함할 수 있다. 그 후, 유기 금속 박막을 리프트-오프(life-off) 또는 에칭과 같은 적당한 기술을 이용하여 가열, 베이킹(bake) 및 패터닝(patterning) 처리하여 전기 전도성 박막(4)을 형성시킨다(제4(b)도). 비록 상기 기술에서는 유기 금속 용제를 사용하여 박막을 형성하였지만, 전기 전도성 박막(4)은 진공 피착, 스퍼터링, 화학 증기상 증착, 산포 도포, 침전, 스피너(spinner) 또는 임의의 다른 기술로 형성될 수 있다.

3) 그 후, 디바이스 전극들(2 및 3)에 대해 "포밍"이라 불리우는 처리를 행한다. 여기서, 포밍에 대한 선택으로서 통전 포밍 처리에 대해 기술하기로 한다. 보다 상술하자면, 디바이스 전극들(2 및 3)은 전자 방출 영역(5)이 전기 전도성 박막(4)의 소정 영역에 형성되어 전기 전도성 박막(4)의 구조와 다른 변형된 구조를 나타낼 때까지 전원(도시 안됨)에 의해 통전된다(제4(c)도). 제5(a)도 및 제5(b)도는 통전 포밍에서 사용될 수 있는 서로 다른 2개의 펄스 전압을 도시하고 있다.

통전 포밍에 사용되는 전압은 펄스 파형을 갖는 것이 바람직하다. 제5(a)도에서 도시된 바와 같이 일정 높이 또는 일정 피크 전압을 갖는 펄스 전압이 연속으로 인가되거나, 또는 제5(b)도에서 도시된 바와 같이 높이와 피크 전압이 증가하는 펄스 전압이 인가될 수 있다.

제5(a)도에서, 펄스 전압은 펄스 폭이 T1이고 펄스 간격은 T2이며, 이들은 전형적으로 1μsec. 내지 10msec. 및 10μsec. 내지 100msec. 사이이다. 삼각파의 높이(통전 포밍 동작을 위한 피크 전압)는 표면 전도성 전자 방출 디바이스의 프로 파일에 따라 적정하게 선택될 수 있다. 전압은 전형적으로 수십 분 동안 인가된다. 그러나, 펄스 파형은 삼각파 또는 직사각형파에 한정되지 않고 임의의 다른 파형이 사용될 수 있다는데 주목한다.

제5(b)도에서는 펄스 높이가 시간에 따라 증가하는 펄스 전압을 나타내고 있다. 제6(b)도에서, 펄스 전압은 제6(a)도의 조건과 거의 동일한 펄스 폭 T1과 펄스 간격 T2를 갖는다. 삼각파의 높이(통전 포밍 동작을 위한 피크 전압)는 예를 들어 스텝당 0.1V의 비율로 상승한다.

통전 포밍 동작은, 전기 전도성 박막(4)을 국부적으로 파괴 또는 변형시킬 수 없는 충분히 낮은 전압이 펄스 전압의 간격 T2 동안 디바이스에 인가될 때 디바이스 전극들을 통해 흐르는 전류를 측정함으로써 종료될 것이다. 전형적으로, 통전 포밍 동작은 약 0.1V의 전압이 디바이스 전극들에 인가되는 동안 전기 전도성 박막(4)을 통해 흐르는 디바이스 전류에 대해 1㏁ 이상의 저항이 관찰되면 종료된다.

4) 통전 포밍 동작 후에, 디바이스에 대해 활성화 처리를 행한다.

활성화 처리의 경우, 분위기 중에서 펄스 전압이 디바이스에 반복적으로 인가되어진다. 이 처리에서, 진공 분위기 중의 유기 물질에 포함된 탄소 또는 탄소 화합물은 디바이스에 피착되어 디바이스의 디바이스 전류 If 및 방출 전류 Ie에 뚜렷한 변동을 일으킨다. 디바이스 활성화 처리는 디바이스 전류 If 및 방출 전류 Ie를 관찰하는 동안 정상적으로 행해지며, 방출 전류 Ie가 포화 레벨에 이를 때 종료된다. 오일 확산 펌프 또는 회전 펌프에 의해 진공실을 배기시킨 후에 진공실에 남아있는 유기 가스를 사용함으로써, 또는 이온 펌프에 의해 진공실을 충분히 배기시키고 그 후에 유기 물질 가스를 진공실 내로 유입시킴으로써 분위기가 생성될 수 있다. 유기 물질의 가스 압력은 처리되어야할 전자 방출 디바이스의 프로화일, 진공실의 프로화일, 유기 물질의 유형 및 그밖의 요인들의 함수로서 결정된다. 활성화 처리의 목적에 적합하게 사용될 수 있는 유기 물질들은 알칸, 알켄 및 알킨과 같은 지방족 탄화수소, 방향족 탄화수소, 알코올, 알데히드, 케톤, 아민, 페놀과 같은 유기산, 탄산 및 설폰산을 포함한다. 특정 에는 메탄, 에탄 및 프로판 등과 같은 일반식 C_nH_2n+2로 표현된 포화 탄화수소, 에틸렌 및 프로화일렌과 같은 일반식 C_nH_2n으로 표현된 불포화 탄화수소, 벤젠, 톨루엔, 메탄올, 에탄올, 포름알데히드, 아세트알데히드, 아세톤, 메틸에틸케톤, 메틸아민, 에틸아민, 페놀, 포름산, 아세트산 및 프로피온산을 포함한다.

제6(b)도에서 도시된 구형 펄스 전압은 활성화 처리시에 디바이스에 인가되는 펄스 전압으로 사용될 수 있다.

전자 방출 영역의 갭 내의 탄소막으로부터 흑연막을 생성하는데 사용될 수 있는 여러 가지 방법이 있다.

제1 방법으로서, 활성화 처리의 종료 이후에 탄소막의 불필요한 부분을 제거하기 위해 디바이스를 에칭 처리한다.

에칭 처리는 탄소에 에칭 효과를 주는 가스를 포함하는 분위기에서 디바이스에 전압을 인가함으로써 수행된다.

에칭 효과를 갖는 가스는 전형적으로 XY의 일반 화학식에 의해 표현된다(여기서, X와 Y는 수소 또는 할로겐 원자를 나타냄). 활성화 처리에서의 피착에 의해 얻어진 탄소막은 탄소의 결정도의 함수인 비율로 에칭 가스에 의해 에칭된다. 전자 방출 영역의 갭 외부에서, 주로 미세한 흑연 결정, 비결정성 탄소 및 수소 또는 다른 원자를 포함하는 하나 또는 그 이상의 탄소 화합물로 구성되기 때문에 탄소막은 거의 에칭되므로, 탄소막은 갭 내부에만 남게 된다. 갭 내부에서도, 결정성이 약한 부분들은 결정성이 높은 흑연막(6)만이 남게 되도록 에칭된다(제4(d)도). 에칭 가스는 수소기를 발생시키고, 전자 방출 디바이스로부터 방출된 전자들과 같은 다른 기들은 가스의 분자에 충돌하는 것으로 확실히 가정할 수 있다.

제2 방법으로서, 활성화 처리와 병행하여 에칭 처리가 수행된다. 이것은 수소 가스와 같은 에칭 가스와 유기 물질을 활성화 처리에 사용될 진공실 내로 동시에 또는 번갈아 유입함으로써 행해질 수 있다. 에칭 동작은 활성화 처리의 최초기 또는 활성화 처리의 중간 어디에서 시작될 수 있다. 기판은 에칭 처리 중에 가열될 수 있다.

결정성이 낮은 탄소막이 이 제2 방법으로 형성되는 경우, 이 탄소막은 결과적으로 결정성이 높은 흑연막 만이 성장하도록 즉각 제거될 수 있다. 그러나, 제1 방법과는 다르게, 흑연은 갭 외부에서도 형성될 수 있다(제24(a)도 참조).

제3 방법으로서, 제6(a)도에 도시한 것과 같은 바이폴라 펄스 전압이 활성화 펄스 전압으로서 사용된다. 이 방법으로서 전자 방출 디바이스의 갭의 양면 상에 피착된다(제24(b)도 참조). 이 때, 어떤 에칭을 실시하지 않고 갭 내의 탄소막이 결정성이 높은 흑연막으로 된다. 탄소막이 양극 측으로부터는 간단히 성장하지 않지만, 갭의 2개의 대향측으로부터는 성장한다는 이 현상은, 이러한 현상이 상기 2가지 방법 어디에서도 관찰될 수 없기 때문에, 전압에 의해 발생된 강력한 전계에 기인한 것이다. 기판은 에칭 처리 중에 가열될 수 있고 양(positive)측의 높이와 폭은 펄스 전압의 음측의 것들과 같거나 같지 않을 수 있고, 장치의 응용에 따라 이들에 대해 적절한 값이 선택될 수 있다는 데에 주목한다.

제3 방법은 제1 또는 제2 방법과 함께 사용될 수 있다.

5) 전자 방출 디바이스는 통전 포밍 처리와 활성화 처리된 후에 안정화 처리되는 것이 바람직하다. 이것은 진공실 내에 남아 있는 임의의 유기 물질을 제거하기 위한 처리이다. 처리 중에 취급된 장치의 성능에 악영향을 줄 수 있는 증발된 오일을 생성하지 않도록, 이 처리에 사용될 진공화 및 배출 장치는 양호하게는 오일의 사용을 포함하지 않는 것이 바람직하다. 따라서, 수착 펌프와 이온 펌프를 선택하는 것이 바람직하다.

오일 확산 펌프와 회전 펌프가 활성화 처리에 사용되고 오일에 의해 발생된 유기 가스가 또한 사용되는 경우에, 유기 가스의 부분 압력은 임의의 수단에 의해 최소화되어야 한다. 진공실 내의 유기 가스의 부분 압력은 바람직하게는 110^-6Pa 보다 낮고, 탄소와 탄소 화합물이 부가적으로 피착되지 않는 경우에는 110^-8Pa 보다 훨씬 낮은 것이 바람직하다. 진공실은 진공실의 내부 벽과 진공실 내의 전자 방출 디바이스(들)에 의해 흡수된 유기 분자가 또한 쉽게 제거될 수 있도록 전체 진공실을 가열한 후에 진공으로 되는 것이 바람직하다. 진공실은 대부분의 경우 5시간 이상 동안 80 내지 250로 가열되는 것이 바람직하지만, 다른 가열 조건이 진공실의 크기 및 프로화일과 진공실내의 전자 방출 디바이스(들)의 구성 뿐만아니라 다른 고려에 따라 다르게 선택될 수도 있다. 진공실 내의 압력은 가능한 한 낮아야 하고, 양호하게는 1 내지 410^-5Pa 미만이고 보다 양호하게는 110^-6Pa 보다 낮아야 한다.

안정화 처리 이후에, 전자 방출 디바이스 또는 전자원을 구동시키기 위한 분위기는 양호하게는 안정화 처리가 완료된 때와 동일하나, 진공실내의 유기 물질이 충분히 제거되는 경우에 보다 낮은 압력이 전자 방출 디바이스 또는 전자원의 동작의 안정성에 손상을 주지 않고서 대안적으로 사용될 수 있다.

이러한 분위기를 이용함으로써, 탄소 또는 탄소 화합물의 임의의 부수적이 피착물의 형성이 효과적으로 억제되어 결국 디바이스 전류 If 및 방출 전류 Ie를 안정화시킬 수 있다.

본 발명이 적용가능한, 상기 처리에 의해 준비된 전자 방출 디바이스의 성능이 제7도 및 제8도를 참조하여 설명된다.

제7도는 상기 처리들에 사용될 수 있는 진공실을 포함하는 장치의 개략적인 블록도이다. 이것은 또한 고려중인 형태의 전자 방출 디바이스의 성능을 결정하기 위한 게이징 시스템(gauging system)으로서 사용될 수 있다. 제7도를 참조하면, 게이징 시스템은 진공실(15)과 진공 펌프(16)를 포함한다. 전자 방출 디바이스는 진공실(15) 내에 배치된다. 이 디바이스는 기판(1), 한 쌍의 디바이스 전극들(2 및 3), 박막(4) 및 갭이 있는 전자 방출 영역(5)을 포함한다. 다른 경우에, 게이징 시스템은 디바이스 전압 Vf를 디바이스에 인가하기 위한 전원(11), 디바이스 전극(2 및 3) 사이의 박막(4)을 통하여 흐르는 디바이스 전류를 측정하기 위한 전류계(10), 디바이스의 전자 방출 영역으로부터 방출된 전자에 의해 발생된 방출 전류 Ie를 포착하기 위한 양극(14), 게이징 시스템의 양극(14)에 전압을 인가하기 위한 고 전압원(13) 및 디바이스의 전자 방출 영역(5)으로부터 방출된 전자에 의해 발생된 방출 전류 Ie를 측정하기 위한 다른 전류계(12)를 갖고 있다. 전자 방출 디바이스의 성능을 결정하기 위해, 1 내지 10kV의 전압이 양극에 인가될 수 있고, 이 양극은 2 내지 8mm인 거리 H만큼 전자 방출 디바이스로부터 떨어져 있다.

게이징 시스템에 필요한 진공 게이지 및 다른 장치 들의 부품을 포함하는 기구가 진공실 내의 전자 방출 디바이스 또는 전자원의 성능이 적절히 테스트될 수 있도록 진공실(15) 내에 배열된다. 진공 펌프(16)는 터보 펌프 및 회전 펌프를 포함하는 통상적인 고 진공 시스템 또는 자기 공중 부양 터보 펌프 및 드라이 펌프와 같은 오일이 없는 펌프롤 포함하는 오일이 없는 고 진공 시스템 및 이온 펌프를 포함하는 초고 진공 시스템을 구비하고 있다. 내부에 전자원을 포함하는 진고실은 히터(도시 안됨)에 의해 250로 가열될 수 있다. 그러므로, 통전 포밍 처리 이후의 모든 처리는 이 장치로 수행될 수 있다.

제8도는 제7도의 게이징 시스템에 의해 전형적으로 관찰된 디바이스 전압 Vf와 방출 전류 Ie와 디바이스 전류 If 간의 관계를 개략적으로 나타낸 그래프이다. Ie는 If의 크기 보다 훨씬 작은 크기를 갖는다는 사실에 비추어서 제8도의 I3 및 If에 대해 다른 유닛들이 임의적으로 선택될 수 있다. 그래프의 수직 및 가로축 모두는 선형적인 스케일을 나타낸다.

제8도에서 알 수 있는 바와 같이, 본 발명에 따른 전자 방출 디바이스는 후술하는 방출 전류 Ie에 있어 3가지 주목할 만한 특징을 갖고 있다.

(i) 첫째, 본 발명에 따른 전자 방출 디바이스는 인가된 전압이 소정 레빌(이후에는 임계 전압이라고 하고 제8도에서 Vth로 표시됨)을 초과할 경우에, 방출 전류 Ie의 갑작스럽고 가파른 증가를 나타내는 반면, 인가된 전압이 임계값 Vth보다 낮을 경우에는 방출 전류 Ie는 실제적으로 검출될 수 없다. 다르게 말하면, 본 발명에 따른 전자 방출 디바이스는 뚜렷한 임계 전압 Vth 대 방출 전류 Ie를 갖는 비선형 디바이스이다.

(ii) 둘째, 방출 전류 Ie는 디바이스 전압 Vf에 크게 좌우되기 때문에, 방출 전류는 디바이스 전압에 의해 효과적으로 제어될 수 있다.

(iii) 셋째, 양극(35)에 의해 포착된 방출 전하는 디바이스 전압 Vf의 인가 시간의 함수이다. 바꾸어 말하면, 양극(14)에 의해 포획된 전하는 디바이스 전압 Vf가 인가되는 시간에 의해 효과적으로 제어될 수 있다.

상기 주목할 만한 특징으로 인해, 본 발명에 따른 다수의 전자 방출 디바이스를 포함하는 전자원의 전자 방출 동작과, 그에 따라 이러한 전자원을 포함하는 화상 형성 장치의 동작은 입력 신호에 응답하여 쉽게 제어될 수 있다. 그러므로, 이러한 전자원과 화성 형성 장치는 다양한 응용성을 갖는다.

한편, 디바이스 전류 If가 디바이스 전압 Vf에 대해 단조롭게 증가하거나(제8도에서 실선으로 도시됨, 이후 "MI 특성"이라고 함), 또는 전압 제어 음 저항 특성(이후 "VCNR 특성"이라고 함)으로 특정된 곡선을 그리도록 변화한다. 디바이스 전류의 이들 특성은 제조 방법, 게이지되는 조건 및 장치를 동작시키는 환경을 포함하는 여러 가지 요인에 의존한다.

이제부터, 본 발명이 적용할 수 있는 전자 방출 디바이스의 사용의 몇가지 예가 설명된다. 전자원과 이에 따른 화성 형성 장치는 본 발명에 따른 다수의 전자 방출 디바이스를 기판 상에 배열함으로써 실현될 수 있다.

전자 방출 디바이스는 여러 가지 다른 모드로 기판 상에 배열될 수 있다.

예를 들어, 다수의 전자 방출 디바이스가 소정 방향(이후 행 방향이라고 함)을 따라 평행한 행 내에 배열될 수 있고, 각각의 디바이스는 그 대향 단부에서 배선에 의해 접속되고 사다리형 장치를 실현하도록 행 방향에 수직한 방향(이후 열 방향이라 함)을 따라 전자 방출 디바이스 위의 공간에 배열된 제어 전극(이후 그리드(grids)라고 함)에 의해 동작하도록 구동된다. 다르게는, 다수의 전자 방출 디바이스는 매트릭스를 형성하도록 X방향을 따르는 행과 Y방향을 따르는 열로 배열될 수 있고, 동일 행 위에 있는 전자 방출 디바이스는 각 디바이스의 전극들 중 하나에 의해 X방향 배선에 접속되고, 동일 열 상의 전자 방출 디바이스는 각 디바이스의 다른 전극에 의해 공통 Y방향 배선에 접속된다. 후자의 배열은 단순 매트릭스 배열이라고 한다. 이제부터 단순 매트릭스 배열에 대해 상세히 설명한다.

본 발명을 적용할 수 있는 표면 전도성 전자 방출 디바이스의 상술한 3가지 기본적 특징 (i) 내지 (iii)에 비추어서, 임계 전압 레벨 이상의 장치의 대향 전극에 인가된 펄스 전압의 파장 높이와 파장 폭을 제어함으로써 전자 방출을 제어할 수 있다. 한편, 디바이스는 임계 전압 미만의 어떤 전자도 실제적으로 방출하지 않는다. 그러므로, 디바이스에 배열된 전자 방출 디바이스의 수에 관계 없이, 원하는 표면 전도성 전자 방출 디바이스가 선택될 수 있고, 선택된 장치 각각에 펄스 전압을 인가함으로써 입력 신호에 응답하여 전자 방출이 제어될 수 있다.

제9도는 상기 특징으로 이용하기 위해, 본 발명이 적용할 수 있는 다수의 전자 방출 디바이스를 배열함으로써 실현된 전자원의 기판의 개략적인 평면도이다. 제9도에서, 전자원은 기판(21), X-방향 배선(22), Y-방향 배선(23), 표면 전도성 전자 방출 디바이스(24) 및 접속 와이어(25)를 포함한다. 표면 전도성 전자 방출 디바이스는 앞서 설명된 평면형 또는 스텝형으로 될 수 있다.

Dx1, Dx2, …, Dxm으로 표시되고, 진공 피착, 프린팅 또는 스퍼터링에 의해 만들어진 전도성 금속으로 이루어진 총 m개의 X방향 배선(22)이 제공된다. 이들 배선은 물질, 두께 및 폭에 관련하여 설계되고, 필요한 경우, 실질적으로 동일한 전압이 표면 전도성 전자 방출 디바이스에 인가될 수 있다. 총 n개의 Y방향 배선은 물질, 두께 및 폭에 관련하여 X방향 배선과 유사한 Dy1, Dy2, …, Dyn으로 배열되고 표시된다. 층간 절연층(도시 안됨)은 m개의 X방향 배선과 n개의 Y방향 배선 사이에 배치되어 이들을 서로 분리시킨다(m과 n은 정수).

층간 절연층(도시 안됨)은 전형적으로 SiO₂로 만들어지고 절연 기판(21)의 전체 표면 또는 표면의 일부 상에 형성되어 지고 피착, 프린팅 또는 스퍼터링에 의해 원하는 윤곽을 나타낸다. 층간 절연 층의 두께, 물질 및 제조 방법은 그 교차점에서 관찰될 수 있는 임의의 X방향 배선(22)과 임의의 Y방향 배선(23) 사이의 전위차에 견디게 할 수 있도록 선택된다. X방향 배선(22)과 Y방향 배선(22) 각각은 외부 단자를 형성하도록 빼내어진다.

각 표면 전도성 전자 방출 디바이스들(24)에 대향하여 배열된 전극(도시 안됨)은 전도성 금속으로 이루어진 각각의 접속 배선(25)에 의해 m개의 X방향 배선(22) 중에 관련된 배선 및 n개의 Y방향 배선(23) 중에 관련된 배선에 접속된다.

디바이스 전극들의 전도성 금속 물질과 m개의 X방향 배선(22) 및 n개의 Y방향 배선(23)으로부터 연장된 접속 배선(25)의 전도성 금속 물질은 동일할 수 있거나 또는 공통 원소를 그 성분으로서 포함할 수 있다. 대안적으로, 이들은 서로 다르게 될 수 있다. 이들 물질은 디바이스 전극용으로 상기 나열된 후보 물질로부터 전형적으로 적절히 선택될 수 있다. 디바이스 전극과 접속 배선이 동일한 물질로 이루어진 경우, 이들은 접속 배선과 구별하지 않고 총체적으로 디바이스 전극이라고 한다.

X방향 배선(22)은 주사 신호 인가 수단(도시 안됨)에 전기적으로 접속되어 주사 신호를 표면 전도성 전자 방출 디바이스(24)의 선택된 행에 인가한다. 한편, Y방향 배선(23)은 변조 신호 발생 수단(도시 안됨)에 전기적으로 접속되어 변조 신호를 표면 전도성 전자 방출 디바이스(24)에 변조 신호를 인가하고 입력 신호에 따라 선택된 열을 변조한다. 각 표면 전도성 전자 방출 디바이스에 인가될 구동 신호는 장치에 인가될 주사 신호와 변조 신호의 전압차로 표현된다.

상기 배열에 의해, 각각의 장치가 선택되어 단순 매트릭스 배선 배열에 의해 독립적으로 동작하도록 구동될 수 있다.

이제부터, 상술한 것과 같은 단순 매트릭스 배열을 갖는 전자원을 포함하는 화상 형성 장치가 제10도, 제11(a)도, 제11(b)도 및 제12도를 참조하여 설명된다. 제10도는 화상 형성 장치의 부분적으로 절단된 개략적인 사시도이고, 제11(a)도 및 제11(b)도는 제10도의 화상 형성 장치에 사용될 수 이는 형광막의 2가지 가능한 구성을 도시한 개략도이며, 제12도는 NTSC 텔레비젼 신호로 동작하는 제10도의 화상 형성 장치의 구동 회로의 블록도이다.

우선, 화상 형성 장치의 디스플레이 패널의 기본적 구성을 도시한 제10도를 참조하면, 다수의 전자 방출 디바이스를 그 위에 보유하고 있는 상술한 형태의 전자원 기판(21), 전자원 기판(21)을 단단히 홀드하고 있는 배면판(31), 유리 기판(33)의 내부 표면 상에 형광막(34) 및 금속 백(35)을 놓음으로써 마련된 전면판(36) 및 배면판(31)과 전면판(36)이 프릿 유리에 의해 결합되는 지지 프레임(32)을 포함한다. 참조 번호(37)는 분위기 또는 질소 안에서 10분 이상 동안 400 내지 50로 구워지고 용접 및 기밀 밀봉된 엔벨로프를 표시한다.

제10도에서, 참조 번호(24)는 전자 방출 디바이스를 나타내고 참조 번호(22 및 23)는 각 전자 방출 디바이스의 각 디바이스 전극에 접속된 X방향 배선 및 Y방향 배선을 나타낸다.

상술한 실시예에서 엔벨로프(37)가 전면판(36), 지지 프레임(32) 및 배면판(31)으로 형성되어 있지만, 이 배면판(31)이 주로 기판(21)을 보강하기 위해 제공되기 때문에 기판(21)이 그 자체로 충분히 강한 경우에는 배면판(31)은 생략될 수 있다. 이러한 경우에, 독립 배면판(31)이 필요하지 않고, 기판(21)은 지지 프레임(32)에 직접 결합되어 엔벨로프(37)는 전면판(36), 지지 프레임(32) 및 기판(21)으로 구성된다. 엔벨로프(37)의 전체적인 강도는 전면판(36)과 배면판(31) 사이에 스페이서(spacers)(도시 안됨)라고 하는 다수의 지지 부재를 배열함으로써 증가될 수 있다.

제11(a)도 및 제11(b)도는 형광막의 2가지 가능한 배열을 개략적으로 도시한 것이다. 형광막(34)은 디스플레이 패널이 흑백 화상을 나타내기 위해 사용되는 경우에 단일 형광체만을 포함하지만, 컬러 화상을 디스플레이 하기 위해서는 블랙(black) 도전성 부재(38)와 형광체(39)를 포함할 필요가 있고, 블랙 도전성 부재는 형광체의 배열에 따라 블랙 매트릭스의 블랙 스트라이프(Black stripes) 또는 부재라고 한다. 블랙 매트릭스의 블랙 스트라이프 또는 부재는 컬러 디스플레이 패널용으로 배열되어 다른 삼원색의 형광체들(39)이 구별되기가 어렵게 되고 외부 광의 디스플레이된 영상의 콘트라스트를 감소시키는 역효과가 주위 영역을 검게 함으로써 약화된다. 흑연이 보통 블랙 스트라이프 주요 성분으로서 사용되지만, 낮은 광 투과성과 반사성을 갖는 다른 도전성 물질이 대안적으로 사용될 수 있다.

침전 또는 프린팅 기술이 흑백이나 컬러 디스플레이에 관계 없이 유리 기판상에 형광 물질을 도포하는데 적합하게 사용된다. 통상의 금속 백(35)은 형광막(34)의 내부 표면 상이 배열된다. 금속 백(35)은 형광체로부터 방출되어 엔벨로프의 내부로 향하는 광선을 전면판(36)을 향해 되돌아오게 함으로써 디스플레이 패널의 휘도를 향상시키고, 가속 전압을 전자 빔에 인가하기 위한 전극으로서 사용하고, 엔벨로프 내부에서 발생된 음이온 형광체와 충돌할 때 생길 수 있는 손상으로부터 형광체를 보호하기 위해 제공된다. 이것은 (통상 "필르밍(filming)"이라고 하는 처리에서) 형광막의 내부 표면을 완만하게 하고 형광막을 형성한 후에 진공 피착에 의해 Al막을 그 위에 형성함으로써 준비된다.

투명 전극(도시 안됨)은 형광막(34)의 도전성을 증가시키기 위해 형광막(34)의 외부 표면에 접하는 전면판(36)상에 형성될 수 있다.

상술한 엔벨로프의 구성 요소와 함께 결합되기 전에, 컬러 디스플레이가 포함되는 경우에, 컬러 형광체의 각 세트와 전자 방출 디바이스를 정밀하게 정렬하도록 주의를 기울여야 한다.

제10도에 도시한 화상 형성 장치는 아래에 설명되는 방식으로 제조될 수 있다.

내부의 분위기가 충분히 낮은 레벨로 유기 물질을 포함하는 10^-5Pa의 진공도로 감소된 다음 용접 및 기밀 밀봉될 때까지, 안정화 처리의 경우와 같이 가열되는 동안, 엔벨로프(37)는 오일의 사용을 포함하지 않은 이온 펌프 또는 수착 펌프와 같은 적절한 진공 펌프에 의해 진공으로 된다. 게터 처리(getter process)는 밀봉된 후에 엔벨로프(37)의 내부에 달성된 진공도를 유지하도록 수행될 수 있다. 게터 처리에서, 엔벨로프(37) 내의 선정된 위치에 배열된 게터는 저항 히터 또는 고주파 히터에 의해 가열되어 엔벨로프(37)가 밀봉되기 바로 전 또는 후에 진공 피착에 의해 막을 형성한다. 게터는 전형적으로 주성분으로서 Ba를 포함하고 진공 피착 막의 흡수 효과에 의해 110^-4내지 110^-5의 진공도를 유지할 수 있다. 포밍 처리 이후의 화상 형성 장치의 표면 전도성 전자 방출 디바이스를 제조하는 처리는 의도된 응용의 특정 요건에 맞도록 적절히 설계될 수 있다.

이제부터 NTSC 방송 신호에 따라 텔레비젼 화상을 디스플레이 하기 위한 단순 매트릭스 배열을 갖는 전자원을 포함하는 디스플레이 패널을 구동시키기 위한 구동 회로를 제12도를 참조하여 설명한다. 참조 번호(41)는 디스플레이 패널을 표시한다. 다른 경우에, 이 회로는 주사 회로(42), 제어 회로(43), 시프트 레지스터(44), 라인 메모리(45), 동기 신호 분리 회로(46) 및 변조 신호 발생기(47)를 포함한다. 제12도에서 Vx 및 Va는 DC 전압원을 표시한다.

디스플레이 패널(41)은 단자(Doxl 내지 Doxm, Doy1 내지 Doym) 및 고전압 단자(Hv)를 통해 외부 회로에 접속되고, 단자(Doxl 내지 Doxm)는 M행과 N행을 갖는 매트릭스의 형태로 배열된 다수의 표면 전도성 전자 방출 디바이스를 포함하는 장치 내의 전자원의 (N개의 장치) 행 별로 1개씩 순차적으로 구동시키기 위한 주사 신호를 수신하도록 설계된다.

한편, 단자(Doy1 내지 Doyn)는 주사 신호에 의해 선택된 행의 표면 전도성 전자 방출 디바이스 각각의 출력 전자 빔을 제어하기 위한 변조 신호를 수신하도록 설계된다. 고 전압 단자(Hv)에는 전형적으로 약 10kV의 레벨인 DC 전압을 갖는 DC 전압원(Va)이 공급되는데, 이 것은 선택된 표면 전도성 전자 방출 디바이스의 형광체를 활성화시키기에 충분히 높은 전압이다.

주사 회로(42)는 다음과 같은 방식으로 동작한다. 이 회로는 M개의 스위칭 소자(이중에 장치 Sl과 Sm만이 제13도에 특정적으로 표시되어 있음)를 포함하고, 스위칭 소자 각각은 DC 전압원(Vx) 또는 O[V](접지 전위 레벨) 출력 전압을 취하고 디스플레이 패널(41)의 단자(Doxl 내지 Doxm) 중 하나에 접속된다. 스위칭 소자들(Sl 내지 Sm) 각각은 제어 회로(43)로 부터 공급된 제어 신호(Tscan)에 따라 동작하고 FET와 같은 트랜지스터를 조합함으로써 준비될 수 있다.

표면 전도성 전자 방출 디바이스의 성능으로 인해 주사되지 않은 장치에 인가된 구동 전압(또는 전자 방출을 위한 임계 전압)이 임계값 미만으로 감소되도록, 이 회로의 DC 전압원(Vx)은 일정한 전압을 출력하도록 설계된다.

제어 회로(43)는 화상이 외부적으로 공급된 비디오 신호에 따라 적절히 디스플레이되도록 관련된 디바이스의 동작을 조정한다. 제어 회로는 이후에 설명되는 동기 신호 분리 회로로부터 공급된 동기 신호(Tsync)에 응답하여 제어 신호(Tscan, Tsft 및 Tmry)를 발생시킨다.

동기 신호 분리 회로(46)는 외부에서 공급된 NTSC 텔레비젼 신호로부터 동기 신호 성분과 휘도 신호 성분을 분리하고 공지된 주파수 분리(필터) 회로를 사용하여 용이하게 실현될 수 있다. 동기 신호 분리 회로(46)에 의해 텔레비젼 신호로부터 추출된 동기 신호가 공지된 바와 같이 수직 동기 신호와 수평 동기 신호로 구성되지만, 그것의 성분 신호를 무시하고 여기서는 편의상 Tsync라고 간단히 표시한다. 한편, 텔레비젼 신호로부터 나온 휘도 신호는 시프트 레지스터(44)에 공급되고 DATA 신호로 표시된다.

시프트 레지스터(44)는 제어 회로(43)로부터 공급된 제어 신호(Tsft)에 따라 시간순으로 직렬로 공급되는 DATA 신호에 대한 직렬/병렬 변환을 각 라인에 대해 수행한다(바꾸어 말하면, 제어 신호 Tsft는 시프트 레지스터(44)용 시프트 클럭으로서 동작한다). 직렬 병렬 변환이 이루어지는(그리고, N개의 전자 방출 디바이스에 대한 구동 데이터 세트에 대응하는) 라인에 대한 데이터 세트는 N개의 병렬 신호(Idl sowl Idn)로서 시프트 레지스터(44)에서 보내진다.

라인 메모리(45)는 제어 회로(43)로부터 나온 제어 신호(Tmry)에 따라 요구된 시간 주기 동안 신호(Idl 내지 Idn)인, 라인에 대한 데이터 세트를 저장하기 위한 메모리이다. 저장된 데이터는 I'dl 내지 I'dn으로서 전송되어, 변조 신호 발생기(47)로 공급된다.

상기 변조 신호 발생기(47)는 실제로는 표면 전도성 전자 방출 디바이스의 각 동작을 적절히 구동하고 변조하는 신호원이며, 이 장치의 출력 신호는 단자들(Doyl 내지 Doyn)을 통해 표시 패널(41) 내의 표면 전도성 전자 방출 디바이스에 공급된다.

상술한 바와 같이, 본 발명을 적용시킬 수 있는 전자 방출 디바이스는 방출 전류 Ie에 대해 다음의 특징을 갖는다. 첫째, 분명한 임계 전압 Vth가 존재하며, Vth를 초과하는 전압이 인가될 때만 전자를 방출한다. 둘째, 방출 전류 Ie의 레벨은 임계 전압 Vth를 넘는 인가 전압 변화의 함수로서 변화하지만, 그러나 Vth의 값과 인가된 전압과 방출 전류 간의 관계는 물질, 전자 방출 디바이스의 구성 및 제조 방법에 따라 다르다. 보다 구체적으로 말하면, 펄스형 전압이 본 발명에 따른 전자 방출 디바이스에 인가될 때, 인가된 전압이 임계 레벨 미만으로 남는 한 방출 전류는 발생되지 않고, 인가된 전압이 임계 레벨 이상으로 상승하는 경우에 전자 빔이 발생된다. 여기서 주목하여야 할 것은 출력 전자 빔의 세기는 펄스형 전압의 피크 레벨(Vm)을 변경시킴으로써 제어될 수 있다. 부가적으로, 전자 빔의 전하의 총량은 펄스 폭(Pw)을 변경시킴으로써 제어될 수 있다.

따라서, 변조 방법 또는 펄스 폭 변조 방법은 입력 신호에 응답하여 전자 방출 디바이스를 변조시키는데 사용될 수 있다. 펄스형 전압의 피크 레벨의 입력 데이터에 따라 변조되는 동안 펄스 폭이 일정하게 유지되도록, 전압 변조의 경우에, 전압 변조형 회로는 변조 신호 발생기(47)용으로 사용된다.

한편, 인가된 전압의 피크 레벨은 일정하게 유지되는 동안, 인가된 전압의 펄스 폭이 입력 데이터에 따라 변조되도록, 펄스 폭 변조의 경우에는, 펄스 폭 변조형 회로는 변조 신호 발생기(47)에 사용된다.

상기에서 특정하게 언급되지 않았지만, 시프트 레지스터(44) 및 라인 메모리(45)는 직렬/병렬 변환 및 비디오 신호의 저장이 주어진 속도로 수행되는 한 디지털 또는 아날로그 신호형으로 될 수 있다.

디지털 신호용 장치가 사용된다면, 동기 신호 분리 회로(46)의 출력 신호 DATA는 디지털화될 필요가 있다. 그러나, 이러한 변환은 동기 신호 분리 회로(46)의 출력에 A/D 변환기를 배열함으로써 용이하게 수행될 수 있다. 물론 다른 회로가 라인 메모리(45)의 출력 신호가 디지털 신호인지 또는 아날로그 신호인지에 따라 변조 신호 발생기(47)용으로 사용될 수 있다. 디지털 신호가 사용되는 경우, 공지된 형태의 D/A 변환기가 변조 신호 발생기(47)용으로 사용될 수 있고, 필요하다면, 증폭기 회로도 부가적으로 사용될 수 있다. 펄스 폭 변조의 경우에는, 변조 신호 발생기(47)는 고속 발진기, 상기 발진기에 의해 발생된 파의 수를 계수하는 카운터 및 카운터의 출력과 메모리의 출력을 비교하는 비교기를 결합한 회로를 사용함으로써 구현될 수 있다. 필요한 경우, 변조된 펄스 폭을 갖는 비교기의 출력 신호의 전압을 본 발명에 따른 표면 전도성 전자 방출 디바이스의 구동 전압의 레벨까지 증폭시키는 증폭기를 부가할 수 있다.

한편, 아날로그 신호가 전압 변조에 사용되는 경우, 공지된 연산 증폭기를 포함하는 증폭기 회로가 변조 신호 발생기(47)에 사용될 수 있고, 필요하다면, 레벨 시프트 회로가 부가될 수 있다. 펄스 폭 변조의 경우, 공지된 전압 제어형 발진 회로(VCO)를, 필요한 경우, 표면 전도성 전자 방출 디바이스의 구동 전압까지 전압을 증폭시키는 다른 증폭기에서 사용할 수 있다.

본 발명을 적용시킬 수 있는 상술한 구성을 갖는 화상 형성 장치의 경우에, 전자 방출 디바이스는 전압이 외부 단자 Doxl 내지 Doxm 및 Doyl 내지 Doyn에 의해 인가될 때 전자를 방출시킨다. 이 때, 발생된 전자 빔은 고전압 단자 Hv에 의해 금속 백(35) 또는 투명 전극(도시 안됨)에 고전압을 인가함으로써 가속화된다. 가속화된 전자가 최종에는 형광막(34)과 충돌하여, 빛을 내어(glow) 화상을 형성한다.

상술한 화상 형성 장치의 구성은 본 발명을 적용시킬 수 있는 예에 불과하며 다양한 변경이 이루어질 수 있다. 이러한 장치에 사용될 TV 신호 시스템은 특정한 것에 제한되지 않고, NTSC, PAL 또는 SECAM과 같은 임의의 방식을 사용할 수 있으며, 다수의 픽셀을 포함하는 대형 표시 패널에 사용될 수 있기 때문에 많은 수의 주사선을 포함하는 TV 신호에 특히 적합하다.

지금부터, 기판 상에 사다리형으로 배열된 다수의 표면 전도성 전자 방출 디바이스를 포함하는 전자원 및 이러한 전자원을 포함하는 화상 형성 장치에 대해 제13도 및 제14도를 참조하여 설명하기로 한다.

먼저 제13도를 참조하면, 참조 번호(21)는 전자원 기판을 표시하고 참조 번호(24)는 기판 상에 배열된 표면 전도성 전자 방출 디바이스를 표시하며, 참조 번호(26)는 표면 전도성 전자 방출 디바이스를 연결시키는 공통 배선 Dx1 내지 Dx10을 표시한다. 전자 방출 디바이스(22)는 각각 다수의 장치를 갖는 다수의 장치 행을 포함하는 전자원을 형성하기 위해(이후 장치 행이라고 하는) 행으로 배열된다. 각 장치 행의 표면 전도성 전자 방출 디바이스는, 이들이 적절한 구동 전압을 한 쌍의 공통 배선에 인가함으로써 독립적으로 구동될 수 있도록, 한 쌍의 공통 배선에 의해 서로 병렬로 전기적으로 접속된다. 보다 구체적으로 말하면, 전자 방출 임계 레벨을 초과하는 전압은 전자를 방출하도록 구동될 장치 행에 인가되고, 전자 방출 임계레벨 아래의 전압은 나머지 장치 행에 인가된다. 이와 다르게, 2개의 인접한 장치 행들 사이에 배열된 임의의 2개의 외부 단자는 단일의 공통 배선을 공유할 수 있다. 때문에, 공통 배선 Dx2 내지 Dx9 중에서, Dx2 및 Dx3은 2개의 배선 대신에 하나의 공통 배선을 공유할 수 있다.

제14도는 전자 방출 디바이스의 사다리형 구성을 갖는 전자원을 결합한 화상 형성 장치의 표시 패널의 개략적인 사시도이다. 제14도에서, 표시 패널은 전자가 통과할 수 있는 다수의 개구부(28)을 각각 구비하는 그리드 전극들(27), 참조 번호(29)로 표시된 외부 단자 세트 Dox1, Dox2, …, Doxm 및 참조 번호(30)로 표시된 외부 단자 세트 G1, G2, …, Gn를 포함하는데, 각 그리드 전극들(27)과 전자원 기판(21)에 접속된다. 제14도에서, 제10도와 제13도와 동일한 구성 요소는 각각 동일한 참조 번호로 표시된다. 화상 형성 장치는 제14도의 장치가 전자원 기판(21)과 전면판(36) 사이에 배열된 그리드 전극(27)을 갖는다는 점에서 제10도의 단순한 매트릭스 구성을 갖는 화상 형성 장치와는 다르다.

제14도에서, 스트라이프형 그리드 전극들(27)은 표면 전도성 전자 방출 디바이스로부터 방출된 전자 빔을 변조시키도록 사다리형 장치 행에 대해 수직으로 배열되어 있으며, 그리드 전극 각각은 각각의 전자 방출에 대응하여 전자 빔이 통과할 수 있는 관통 개구부(28)을 갖고 있다. 그러나, 제14도에 도시되어 있는 스트라이프형 그리드 전극의 프로화일 및 위치는 이에 제한되지 않는다. 예를 들어, 이들은 다르게는 메시형 개구부를 구비할 수 있고, 표면 전도성 전자 방출 디바이스 주위 또는 가까이에 배열될 수도 있다.

그리드들에 대한 외부 단자들(29) 및 외부 단자들(30)은 제어 회로(도시 안됨)에 전기적으로 접속된다.

상술한 구성을 갖는 화상 형성 장치는 한 행씩 전자 방출 디바이스를 구동(주사)하는 동작과 동기하여 화상의 단일 라인마다 그리드 전극의 행에 변조 신호를 동시에 인가함으로써 전자 빔 조사를 위해 동작될 수 있으므로 화상이 한 라인씩 표시될 수 있다.

그러므로, 본 발명에 따르고 상술한 구성을 갖는 표시 장치는 텔레비전 방송용 표시 장치, 원격지간 화상 회의용 단말 장치, 정지 및 동화상용 편집 장치, 컴퓨터 시스템용 단말 장치, 감광 드럼을 포함하는 광 프린터 및 기타 많은 방식으로 동작할 수 있기 때문에 여러 분야의 산업에 상업적으로 응용할 수 있다.

지금부터, 본 발명을 실시예를 들어 설명하고자 한다.

[예 1, 비교예 1]

이들 예에서 준비된 표면 전도성 전자 방출 디바이스 각각은 제1(a)도 및 제1(b)도에 개략적으로 도시한 것과 유사하였다. 사실상, 표면 전도성 전자 방출 디바이스의 쌍이 이들 실시예 용인 기판 상에 준비되었다. 디바이스는 제4(a)도 내지 제4(d)도를 참조하여 앞서 설명된 것과 기본적으로 동일한 방법에 의해 제조되었다.

예와 이 예의 표본을 제조하는 방법이 제1(a)도 및 제1(b)도와 제4(a)도 내지 제4(d)도를 참조하여 설명된다.

[단계-a]

연질 유리판을 전체적으로 세척한 후에, 실리콘 산화물이 기판(1)을 제조하기 위해 스퍼터링에 의해 0.5㎛의 두께로 그 위에 형성되었고, 기판 위에는 전극 쌍의 윤곽에 대응하는 개구부들을 갖는 원하는 패턴의 포토레지스트(Hitachi Chemical Co, Ltd.로부터 구입할 수 있는 RD-2000N-41)가 각 디바이스에 대해 형성되었다. 다음에, Ti 막과 Ni 막이 진공 피착에 의해 5mm와 100mm의 각각의 두께로 순차적으로 형성되었다. 그 다음에, 포토레지스트가 유기 용제에 의해 용해되었고 Ni/Ti막의 불필요한 부분은 각 디바이스를 위한 한 쌍의 디바이스 전극들(2 및 3)을 생성하도록 리프트 오프(lift off)되었다. 디바이스 전극은 3㎛의 거리 L만큼 분리되었고 W=300㎛의 폭을 가졌다(제4(a)도).

[단계-b]

Cr 막의 마스크가 각 장치를 위한 전도성 박막(4)을 준비하기 위해 형성되었다. 보다 구체적으로 말하면, Cr 막은 진공 피착에 의해 300nm의 두께로 디바이스 전극을 보유하는 기판상에 형성되었고 그 다음에 전도성 박막의 패턴에 대응하는 개구가 포토리소그래피에 의해 각 디바이스에 형성되었다.

그 다음에, Pd-아민 조성 용액(Okuno Pharmaceutical Co., Ltd에서 구입할 수 있는 ccp 4230)이 스피너(spinner)에 의해 Cr막에 공급된 다음, 그 분위기에서 12분 동안 300에서 베이킹되어 주성분으로 PdO를 포함하는 미립자막을 생성한다. 이 막은 7nm의 막 두께를 갖는다.

[단계-c]

Cr 막은 습식 에칭(wet-etching)에 의해 제거되었고 Pd 미립자 막은 각 디바이스를 위한 원하는 프로화일을 갖는 전도성 박막(4)을 얻도록 리프트 오프되었다. 전도성 박막은 Rs=210⁴Ω/□의 전기 저항을 나타냈다(제4(b)도).

[단계-d]

다음에, 제7도에 도시한 바와 같이 디바이스들은 게이징 시스템의 진공실내로 이동되었고 진공실(15)의 내부는 진공 펌프 장치(16)에 의해 2.710^-3Pa의 압력으로 배기된다. 다음에, 표본 장치가 각 디바이스의 디바이스 전극들(2 및 3) 사이에 전압을 인가함으로써 포밍 처리된다. 인가된 전압은 피크 값이 제5(b)도에 도시한 바와 같이 시간에 따라 증가하는 삼각 펄스 전압이다. T1=1msec의 펄스 폭과 T2=10msec의 펄스 간격이 사용되었다. 제조 과정 동안 전자 방출 영역의 저항을 결정하기 위해 0.1V(도시 안됨)의 여분 펄스 전압이 가해졌고, 계속하여 검사하여 전기적 형성 과정은 저항이 1㏁을 초과했을 때 종결되었다. 포밍 처리가 종결되었을 때, 펄스 전압(포밍 전압)의 피크치는 각각의 두 디바이스에 대해 5.0V와 5.1V다.

[단계-e]

다음으로, 진공실(15)의 내부 압력을 약 2.010^-3Pa로 유지하면서 디바이스 쌍을 활성화 처리한다. 제6(b)도에 도시했듯이 Vph=18V링 값을 갖는 구형 펄스 전압릉 If와 Ie를 모니터하면서, 포밍 처리가 종료될 때, Ie가 30분 내에 포화 상태에 도달할 때까지, 각 디바이스에 인가된다.

이 후 디바이스의 전자 방출 성능이 결정된다. 진공실(15) 내에 남아있을지 모르는 임의의 유기 성분들을 제거하기 위해서 진공 펌프 유닛이 그 내부에 포함된 이온 펌프로 스위치된다. 시스템은 전자원에서 방출된 전자를 포획하기 위한 양극을 포함하는데, 이 양극에는 전자원에 걸리는 전압보다 1kV만큼 큰 전압이 고 전압원으로부터 가해진다. 디바이스들과 양극은 H=4mm의 거리만큼 분리된다. 이 측정 사이클 동안 진공실(15)의 내부 압력은 4.210^-4Pa이었다(유기 성분의 부분 압력으로는 4.210^-5Paz).

이와 같은 두 디바이스들은, If=2.0mA, Ie=4.0㎂ 즉 전자 방출 효율 η=Ie/If=0.2%로 측정된다.

[단계-f]

상술한 디바이스들 중 하나는 디바이스 A라고 하고, 그 다른 하나는 디바이스 B라고 언급한다. 단계-e의 펄스 전압은 단계-f의 디바이스 A로만 연속적으로 인가된다.

수소 가스가 진공실 내로 유입되어, 내부를 1.310^-2Pa인 압력으로 만든다. 그 후, If=1mA가 관측될 때까지, 디바이스 A의 디바이스 전류 If가 점진적으로 감소되고, 디바이스 전류는 실질적으로 안정화된다.

그 후, 수소 가스의 공급은 중단되고 내부 압력은 1.310^-4Pa까지 감소된다. 이런 조건 하에서, 18V의 구형 펄스 전압이 전자 방출의 각각의 비율을 결정하기 위해 양 디바이스 A와 B로 가해진다. 이 후 디바이스는 디바이스 성능이 어떻게 변화되는지를 보기 위해 긴 주기 동안 작동하도록 연속적으로 구동된다. 그 후, 디바이스는 하나씩 작동하기 위해 더 구동되고 0.5kV 씩의 크기만큼 양극 전압을 단계적으로 높혀서, 어떤 전자 방출 현상도 발생시키지 않고서 디바이스가 구동되는 상부 한계를 결정하거나 전기적 방출에 대한 내전압의 상부 한계를 결정한다. 아래의 표가 이런 샘플에 대해 구해진 결과를 도시한다. 표에서 알 수 있는 바와 같이, 디바이스 A는 디바이스 B와 비교하여 개선된 전자 방출 효율성을 나타내고 전자 방출에 대한 향상된 내전압 한계치를 갖고서 연장된 시간 주기에 대해서 탁월한 성능을 유지한다.

[예 2]

이 예에서 준비된 각 표면 전도성 전자 방출 디바이스는 제1(a)도와 제1(b)도에 개략적으로 도시한 것과 유사하다. 네 개의 동일 표면 전도성 전자 방출 디바이스의 전체 기구는 이 예에서 기판 상에 준비된다.

[단계-a]

한 쌍의 전극의 윤곽(Contour)에 대응하는 개구부들을 갖는 원하는 패턴의 포토레지스트(RD-2000N-41 : Hitachi Chemical Co., Ltd.로부터 구입가능)가 완전히 세정된 수정 유리 기판(1) 상에서 각 디바이스에 대해 형성되는데, 그 위에 Ti 막과 Ni 막이 진공 증착에 의해 각각 5nm과 100nm의 두께로 순차적으로 형성된다. 따라서, 포토레지스트는 유기 용제에 의해 용해되며 불필요한 Ni/Ti 막의 영역은 각각의 디바이스에 대한 디바이스 전극(2 및 3)의 쌍을 만들도록 제거된다. 디바이스 전극은 L=10㎛에 해당하는 거리만큼 분리되며, W=300㎛에 해당하는 폭을 갖는다.

[단계-b]

전자 방출 영역(2)을 준비하기 위한 전기 전도성 박막(3)은 패터닝에 의해 원하는 프로화일을 나타내기 위해 형성된다. 더 특정하게는, Cr 막을 진공 피착함으로써 디바이스 전극이 50nm의 두께를 갖게 하고 기판으로 형성된다. 그 후 한 쌍의 디바이스 전극(2 및 3)의 패턴에 대응하는 개구부와 전극 사이의 갭이 각각의 디바이스에 대해 형성된다.

그 후 Pd 아민 조성(ccp4230 : Okuno Pharmaceutical Co., Ltd.로부터 구입 가능)이 스피너에 의해 Cr막에 제공되고, 그 분위기 중에서 10분 동안 300로 베이킹되어, 주성분으로 PdO를 포함하는 전기 전도성 박막(4)을 생성한다. 이 막은 12nm의 막 두께를 갖는다.

[단계-c]

Cr 막은 습식 에칭(wet-etching)에 의해 제거되고 전기 전도성 박막(4)은 원하는 패턴을 나타내기 위해 처리된다. 전기 전도성 박막은 Rs=1.510⁴Ω/□의 전기 저항을 나타낸다.

[단계-d]

그 후, 디바이스는 제7도에 예시한 게이징 시스템의 진공실 내로 이동되며 진공실(15)의 내부는 2.610^-6Pa의 압력까지 진공 펌프 유닛(16)에 의해 진공이 된다. 이 후 샘플 디바이스는 전원(11)에 의해 각각의 디바이스의 디바이스 전극들(2 및 3) 사이에서 펄스 전압을 인가함으로써 통전 포밍 처리한다. 전원 장치는 각각의 디바이스에게 디바이스 전압 Vf를 가하기 위해 디자인되었다. 포밍 처리에서 가해진 전압의 펄스 파형을 제5(b)도에 도시한 것과 같다.

이 예에서 펄스 전압은 T1=1msec의 펄스 폭과 T2=10msec의 펄스 간격을 가진다. 최대 전압(포밍 처리에 대해)은 0.1V 만큼씩 단계적으로 상승한다. 포밍 처리 동안, 0.1V의 여분 펄스 전압(도시 안됨)이 전자 방출 영역의 저항을 결정하기 위해서 펄스 전압을 형성하는 기간 내에 가해진다. 그리고 지속적으로 저항을 감시하고 전기적 포밍 처리는 저항이 1㏁을 초과했을 때 종결된다. 펄스 전압(포밍 전압)의 피크치는 포밍 처리가 끝났을 때 모든 디바이스에 대해 7.0V이다.

[단계-e]

가변 리크 밸브(leak valve)(17)는 게이징 시스템의 액체 저장소(18)로부터의 아세톤을 유입하기 위해 열린다. 진공실(15) 내의 아세톤의 부분 압력은 4극 질량 분석기로 모니터되며 밸브는 1.310^-1Pa와 동일한 부분 압력을 내기 위해 조정된다.

[단계-f]

제6(b)도에 도시된 파형을 갖는 단극 직사각형 펄스는 각각의 디바이스에 가해진다. 펄스 파형 높이, 펄스 폭과 펄스 간격은 각각 Vph=18V, T1=1msec, 그리고 T2=10msec이다. 펄스 전압은 전압의 인가가 종료하기 전에 30분 동안 지속적으로 가해진다. 디바이스 전극은 전압 인가가 종료될 때에 If=1.5mA가 된다.

[단계-g]

아세톤 공급은 종료되고 진공실(15)은 더 배가되고, 디바이스는 80까지 가열된다.

[단계-h]

그 후 수소의 부분압이 1.310^-2Pa에 도달할 때까지 질량 흐름 제어기를 작동시킴으로써 진공실(15) 내에 유입된다.

[단계-i]

단계-f에 사용된 것과 동일한 펄스 전압이 5분 동안 가해지며 그 후 전압 인가가 종료된다. 이 후 수소가 진공실 밖으로 빼내어진다. 디바이스 전류는 전압 가함이 끝났을 때 If=1.2mA가 된다.

[단계-j]

진공실의 내부는 이온 펌프에 의해 배기되며, 진공실은 계속 가열된다. 동시에 디바이스는 홀더(holder)내에 배열된 히터에 의해 250까지 가열된다. 그 후 진공실의 내부압은 1.310^-6Pa까지 감소되고 펄스 폭 100μsec를 갖는 18V의 구형 펄스 전압은 디바이스에 가해져서 디바이스가 전자 방출에 대해서 안정적으로 작동하는 것을 보장한다.

[비교예 2]

예 2의 것과 유사한 표본이 예 2의 단계-a에서 단계-g까지의 과정을 겪는다. 그 후, 단계-h와 i를 건너뛰어, 샘플이 단계-j의 안정화 처리를 겪는다.

[예 3]

예 2의 것과 유사한 표본을 제2의 단계-a 내지 단계-e의 처리를 한다. 그 후 제6(a)도에 도시한 파형을 갖는 바이폴라 펄스 전압이 단계-f와 i의 샘플에 가해진다. 이 단계의 펄스 전압은 동일하고 Vph=V'ph=18V, T1=T'1=1msec, 및 T2=T'2=10msec가 되는 파형 높이, 펄스 폭 및 펄스 간격을 갖는다. 단계-f가 종료된 시점의 디바이스 전류는 If=1.8mA와 동일하고 단계-i의 종료 시점에서 If=1.4mA가 된다.

이 후, 표본을 예 2의 단계-i와 유사한 안정화 처리한다.

[예 4]

예 2의 것과 유사한 표본을 예 2의 단계-a에서 단계-d의 처리를 한다. 그 후 표본은 진공실 밖으로 빼내어지며, 차순으로 다음 단계를 겪는다.

[단계-d']

예 2의 단계-b에서 사용된 Pd 아민 조성 용액은 부틸아세테이트(butylacetate)로 희석되어 원래 농도의 1/3이 된다. 희석된 용액은 스피너에 의해 표본에 더해지고 이 표본은 10분 동안 분위기 내에서 300로 베이킹된다. 이 후, 60분 동안<N₂(98%)-H₂(2%)>의 혼합 가스 흐름 속에 놓여진다.

디바이스를 주사 전자 현미경(SEM)으로 관찰했을 때, 반지름이 3∼7nm인 Pd 미세 입자가 각각의 디바이스의 전자 방출 영역의 갭내에 퍼져있다는 것이 발견되었다.

그 후 표본은 예 2의 단계-e의 것과 유사한 과정을 겪는다. 디바이스 전류 If가 단계-f에서 일찍 증가를 나타내었기 때문에, 전압 인가는 시작 이후 15분 동안 유지된다. 디바이스 전류가 단계-f와 단계-i의 종료 후에 각각 If=1.8mA와 1.3mA가 된다.

그 후 표본은 예 2의 단계-j의 안정화 과정을 겪는다.

[예 5]

예 2의 것과 유사한 표본을 예 2의 단계-a부터 단계-d의 처리를 한다. 그 후 다음 단계가 수행된다.

[단계-e"]

메탄이 진공실(15) 내로 유입된다. 진공 펌프 유닛(16)의 주 밸브(도시 안됨)는 전달성을 감소시키고 메탄 흐름율을 조절하기 위해 조여지며 진공실의 내부 압력은 130 Pa까지 이른다.

[단계-f"]

단극 구형 펄스 전압(제6(b)도)이 연속적으로 60분 동안 표본에 가해진다. 펄스 전압은 18V의 파형 높이, 1msec의 펄스 폭, 10msec의 펄스 간격을 갖는다. 디바이스 전류는 펄스 인가의 종료시에 If=1.3mA가 된다.

[단계-g"]

메탄 공급이 중단되고 진공실(15)의 내부가 배기된다. 이 후 수소가 진공실에 유입되어 내부압이 1.310^-2Pa까지 증가한다.

[단계-h"]

단계-f"의 것과 동일한 펄스 전압이 5분 동안 표본에 가해진다. 디바이스 전류는 펄스 인가의 종료시에 If=1.1mA가 된다. 이 후 표본은 예 2의 단계-j에서 안정화 처리한다.

디바이스가 예 2로부터 5까지와 비교예 2의 각각으로부터 선택되어 제7도의 장치에 의해 전자 방출 성능을 검사받는다. 검사하는 동안 진공실의 내부압은 2.710^-6Pa 보다 작게 유지되며 각각의 디바이스의 성능은 디바이스를 가열하기 위한 히터로부터 턴오프된 후에 검사되고 디바이스는 실온까지 냉각된다.

디바이스에 가해진 전압은 제6(b)도에 도시한 단극 구형 펄스 전압이 되며 진폭 Vph=18V, 펄스 폭 T1=100μsec, 펄스 간격 T2=10msec가 된다. 게이징 시스템에서 디바이스는 양극에서 H=4mm만큼 분리되고 전위차는 1kV가 된다.

각각의 디바이스는 검사 시작 후 즉시 그리고 지속적인 동작 시간 100시간 후에 전자 방출의 성능을 측정하기 위해 검사된다. 결과는 다음 표에 도시하였다.

전자 방출의 성능을 측정하는 상기 검사를 겪지 않았던 다른 디바이스는 예 2로부터 5까지와 비교예 2의 각각에서 선택되어 전기 방출에 대한 내전압에 대해 검사된다. 제6(b)도에 도시한 구형 펄스 전압은 각각의 디바이스에 걸리며, 단계적으로 0.5kV씩 1kV에서부터 양극과 디바이스(양극 전압 Va) 사이에서 전위차를 단계적으로 크게 한다. 그리고 디바이스는 10분 동안 각각의 양극 전압에서 작동하도록 구동된다. 디바이스가 소정 양극 전압 Va로서 전기적 전하 방출에 의해 손상되지 않았을 때, 디바이스가 양극 전압을 억제한다고 판단된다. 예 2로부터 5까지와 비교예 2의 디바이스의 최대 내전압은 아래에 도시되었다.

아직도 전자 방출과 내전압의 성능을 측정하는 상기 검사를 아직 겪지 않은 또다른 디바이스가 예 2로부터 5까지와 비교예 2 각각에서 선택되어 각 디바이스가 기판을 절단함으로써 분리되고 주사 전자 현미경(SEM)을 통해 관측된다. 탄소 막은 갭의 양극 측면에서만 관찰되며 어떤 탄소 막도 예 2로부터 예 4까지의 디바이스의 전자 방출 영역의 갭 밖에서 발견되지 않는다. 탄소 막은 예 3의 디바이스의 전자 방출 영역의 갭의 양극 측면과 음극 측면 양쪽에서 발견되었다. 한편 실제적으로는 어떤 탄소 막도 갭 밖에서 관찰되지 않았다.

이들과 반대로 탄소 막은 비교예 2의 디바이스에서 주로 양극쪽 단부의 갭의 내부에 그리고 그 뒤에 음극쪽에 조그만 양으로 발견되었다. 홈(groove)이 탄소 막과 음극쪽의 전기 전도성 박막 사이에서 또는 양극쪽의 탄소 막과 음극 단부 사이에서 상기 예와 비교예의 각 디바이스의 기판 상에서 관측되었다.

활성화 처리에서 발생된 기(radical)가 홈을 발생시키도록 기판과 반응했을 것이다. 예 1과 비교예 1의 것을 포함하는 상기 예와 비교예의 디바이스가 라만 스펙트럼 분석기에 의해 탄소 막의 결정성(crystallinity)을 검증받는다. 514.5nm의 파장을 갖는 Ar 레이저가 광원으로써 사용되었는데, 이 레이저는 표본 기판 상에서 약 1㎛의 지름을 갖는 스팟을 형성한다.

스팟이 전자 방출 영역위 또는 주위에 위치되었을 때, 1,335cm (P1)과 1,580cm (P2)의 주변에서 피크를 가지는 스펙트럼이 탄소 막의 존재를 검증하기 위해 획득되었다. 제2도는 표본을 개략적으로 도시한다. 피크는 상기 예와 비교예의 디바이스에 대해 1,490cm 주변에서 제3 피크의 존재를 가정함으로써 분리될 수 있다.

피크치 중에서, P2는 성분을 특정짓는 흑연의 원자 결합의 전기적 천이(transition)로 인한 것이고 P1은 흑연 결정의 교란된 주기에 기인한다. 따라서 P2만이 순수 흑연 단일 결정 상에 나타나는 반면, P1은 흑연이 아주 큰 개수의 작은 결정을 포함하거나 결점있는 결정 구조를 가질 때 주로 감지된다. 흑연의 결정성이 감소됨에 따라, P1은 높이와 폭의 치수면에서 더 성장한다. P1은 그 위치를 변화시킬 수 있고 이는 그 내부 결정 조건을 반영한다.

P2 이외의 피크 존재가 상기 예와 비교예의 디바이스 중 임의의 것에서 작은 크기의 흑연 결정에 기인한다고 가정하는 것이 정확할 것이다. 다음의 논의에서 P1의 절반폭(half width)은 광 세기가 P1에서 충분히 강하기 때문에 예와 비교예에 대해서 그대로의 결정성을 표기하도록 사용되었다.

P1은 비교예 2의 디바이스의 갭 내부에 그리고 갭 배후의 다른 프로화일을 보여준다. 레이저 스팟이 전자 방출 영역의 갭 상에서 초점이 맺혔다면, P1은 약 150cm 의 절반폭을 나타내나 절반폭은 갭에서 1㎛ 이상, 300cm 만큼 작게 갭으로부터 분리된 스팟에서 크게 감소한다. 이는 흑연의 결정성이 갭 내에서 높고 갭 배후에서 낮다는 것을 의미한다. 어떤 뚜렷한 피크치도 예 2에서 예 5까지의 어느 디바이스에서도 갭 외부에서 발견되지 않으며 P1의 절반폭은 비교예의 것보다 더 좋은 결정성이 그 내에서 성취되었다는 것을 보여준다.

3개의 피크의 세기로부터 산정된 흑연 결정의직경은 예의 디바이스에 대해 2 내지 3nm가 된다.

상기 디바이스의 각각의 탄소 막은 투과 전자 현미경(transmission electron microscope: TEM)에 의해 조사되었다. 예 1로부터 예 5까지의 임의의 것에서 격자 화상이 전자 방출 영역의 갭 내의 탄소 막에서 관측되었는데 이는 탄소 막이 2-3nm 또는 그 이상의 입자 크기를 갖는 흑연 결정으로 주로 구성된다는 것을 증명한다. 이 관측 결과는 라만 스펙트럼 분석 결과와 일치한다. 제15도는 개략적으로 전자 방출 디바이스 영역의 갭의 에지의 하나에서 관측된 격자 화상을 나타낸다. 여기서 이는 개브이 절반(half)을 나타낸다. Pd 미립자를 둘러싼 캡슐형 결정 격리는 예 4의 전자 방출 디바이스 영역의 갭 내에서 관측되었다. 제16도는 개략적으로 관측된 격자 화상을 도시한다. 어떤 Pd 미립자도 포함하지 않는 소정의 실제 캡슐이 또한 발견되었다. 격자 화상이 비교예 2의 디바이스 갭 내의 탄소 막의 흑연 존재를 증명하는 것으로 관측되었는데, 그런 격자 무늬는 갭 배후에 위치한 탄소 막의 부분에서만 존재하고 탄소 막은 주로 비결정 탄소로 구성되었다.

상기 설명한 대로 전기적 방전 현상은 이온과 전자가 갭 배후의 위치에서 탄소 막과 충돌하여 전기적 방출을 트리거할 수 있는 수소 원자와 탄소 원자 가스를 일으킬 때 일어난다. 임의의 예에서, 탄소 막은 그런 위치로부터 제거되고 단지 고결정성 탄소 막이 전자 방출 영역의 갭 내에 남겨져서 실제적으로는 어떤 가스도 비교적 높은 양극 전압에 저항할 수 있는 디바이스를 만들도록 산출되지 않는다.

[예 6]

이 예에서 제1(a)도와 제1(b)도의 것과 동일한 구성을 갖는 다수의 표면 전도성 전자 방출 디바이스가 단일 기판 상에 형성되었고 단일 라인형 전자원을 생성하기 위해 봉합된 유리 패널 내에 위치된다. 표본은 다음에 설명한 방식으로 준비된다.

(1) 연질 기판(1)을 완전히 세정, 건조시킨 후에 포토레지스트 마스크 패턴(RD-2000N-41 : Hitachi Cemical Co., Ltd.로부터 구입 가능)이 각각의 디바이스에 대해 형성되는데 이 마스크 패턴은 쌍 전극의 윤곽에 대응하는 개구부들을 갖는다. 그 후 Ti 막과 Pt 막이 진공 피착에 의해 각각 5nm 과 30nm의 두께로 형성된다.

(2) 포토레지스트는 유기 용제에 의해 용해되고 Pt/Ti 막의 불필요한 부분은 각각의 디바이스에 대해 디바이스 전극(2 및 3)의 쌍을 산출하기 위해 리프트 오프된다(제4(a)도).

(3) Cr 막이 스퍼터링에 의해 30nm의 두께를 갖는 디바이스 전극을 포함하는 기판 상에 형성되고 그 후 Cr막은 포토리소그래피(photolithography)에 의해 전기 전도성 박막의 패턴에 대응하는 개구부들을 갖는 Cr 마스크로 만들어진다.

(4) Pd 아민 화합물 용액(ccp4230 : Okuno Pharmaceutical Co., Ltd.로부터 구입 가능)이 스피너에 의해 Cr 막을 코팅하기 위해 제공되며, 주성분으로 PdO를 포함하는 미립자막을 산출하기 위해 분위기 내에서 300로 베이킹된다. Cr 막은 습식 에칭되며, PdO 미립자막은 임의의 불필요한 영역으로부터 제거되어 전기 전도성 박막(4)을 산출하게 된다(제4(b)도).

(5) 준비된 전자원은 배면판, 형광체와 금속 백(back)을 포함한 전면판, 전자원 패턴을 산출하기 위해 프릿(frit) 유리와 이 후 함께 결합된지지 프레임과 배기 파이프와 결합된다.

(6) 제20도에 도시한 것처럼 전자원 패널(51)은 구동 회로(52), 중요 구성 부분으로 이온 펌프를 포함하는 초고 진공용 제1 진공 펌프 유닛(53), 터보 펌프와 회전 펌프를 포함하고 고 진공용 제2 진공 펌프 유닛(54), 진공실 내에서 분위기를 모니터하는 4극 질량 분석기(55)와, 제20도에 도시한 수소 가스의 흐름율을 조정하는 질량 흐름 제어기(56)에 연결된다.

(7) 전자원 패널(51)의 내부는 진공도 약 10^-4Pa를 이루는 제2 진공 펌프 유닛(54)에 의해 배기된다.

(8) 에너지화 형성 과정은 전자원 패널 내의 각각의 디바이스 상에서 수행되어 구동 회로(52)에 의해 내부에 갭을 갖는 전자 방출 영역(5)을 생성한다(제4(c)도). 포밍 처리를 위해 사용된 펄스 전압은 펄스 폭 T1=1msec, T2=10msec가 되는 삼각 펄스 전압이 된다. 이 펄스들은 점진적으로 제5(b)도에 도시한 것처럼 증가하는 파형 높이를 갖는다.

(9) 수소는 수소 부분압이 110^-4Pa에 도달할 때까지, 적절히 질량 흐름 제어기(56)를 작동시킴으로써 전자원 패널 내로 유입된다.

(10) 펄스 폭 1msec와 펄스 간격 10msec를 갖는 14V의 구형 펄스 전압이 구동 회로(52)에 의해 디바이스 각각에 가해진다. 디바이스와 양극으로 동작하는 금속 백(back) 사이의 전위차는 1kV이다. Ie와 If는 전압이 모두 가해지는 동안 모니터되며, Ie가 각각의 디바이스에 대해 5㎂일 때 종결된다.

(11) 수소 공급은 종료되고 전자원 패널(51)은 제1 진공 펌프 유닛(53)에 의해 배기되고 전자원은 히터(도시 안됨)에 의해 가열된다.

(12) 전자 패널 내의 분위기는 4극 질량 분석기(55)에 의해 모니터되고 배기 파이프는 가열되고, 그 내부가 임의의 잔여 유기 성분이 모두 사라졌을 때 밀봉된다.

[비교예 3]

예 6의 단계 (1)에서 (10)까지는 이 예의 표본에 대해 진행되나 어떤 수소도 패널 내부로 유입되지 않는다. 이 후 단계(12)가 수행된다.

[예 7]

예 6의 단계 (1)부터 (5)까지는 이 예의 표본에 대해 진행된다.

(6) 표본은 제20도에 도시한 방식으로 구동 회로와 제1 진공 펌프 유닛에 연결되나 어떤 제2 진공 펌프 유닛도 사용되지 않는다. 시스템은 증기화된 유기 용제(아세톤)가 패널 내에 유입되도록 배열된다.

전자원 패널의 내부는 내부압이 약 10^-4Pa에 도달할 때까지 수착 펌프와 이온 펌프를 포함하는 진공 펌프 유닛(53)에 의해 배기된다.

아세톤과 수소 가스는 모두 110^-3Pa의 부분압을 나타낼 때까지 패널 내에 유입된다. 부분압은 질량 흐름 제어기(56)와 밸브를 적절히 작동시킴으로써 제어되고, 4극 질량 분석기(55)에 의해 모니터된다.

(7) 펄스 전압은 예 6의 경우 각각의 디바이스에 대해 가해지며 전압의 인가는 Ie가 각각의 디바이스에 대해 5㎂가 될 때 종결된다.

(8) 아세톤과 수소의 공급은 종료되고 패널을 가열하면서 전자원패널의 내부는 배기된다. 이 후 배기 파이프가 가열되고 수소와 아세톤의 부분압이 4극 질량 분석기가 관측한 결과 충분히 낮게 되었을 때 공기 밀봉된다.

[비교예 4]

아세톤만이 사용되고 수소가 사용되지 않았지만 표본은 예 7의 경우에서 준비된다. 예 6과 7 및 비교예 3과 4의 전자원 패널은 전자 방출 성능에 대해 검사받는다. 각각의 디바이스의 Ie와 If는 14V의 구형 펄스 전압을 인가함으로써 측정된다.

디바이스와 금속 백의 전위차는 1kV이다. 전자 방출이 100시간 동안 지속된 후, 각 디바이스의 Ie와 If가 다시 측정된다.

이 후, 각 디바이스의 내전압이 예 1에서 예 5까지 참조하여 상기 설명한 방식으로 전기적 방전에 대해 검사된다. 그 결과는 다음과 같다.

다른 디바이스 세트들이 예 6 및 7과 비교예 3 및 4에 대해 비슷한 방식으로 준비되고 라만 스펙트럼 분석에 의해 검사되었다.

[예 8]

이 예에서, 네 개의 전자 방출 디바이스가 각각 제1(a)도와 제1(b)도에 도시한 구성을 이루고 기판상에 병렬로 배치된다.

[단계 a]

한 쌍의 전극 윤곽에 대응하는 개구부들을 갖는 원하는 포토레지스트 패턴(RD-2000N-41 : Hitachi Chemical Co., Ltd.로부터 구입 가능)이 완전히 세정된 수정 유리 기판(1) 위의 각각의 디바이스에 대해 형성되는데, 그 위에서 Ti 막과 Ni 막이 진공 피착에 의해 각각 5nm와 100nm의 두께를 갖고 순차 형성된다.

이 후, 포토레지스트는 유기 용제에 의해 용해되고, Ni/Ti 막의 불필요한 영역은 각각의 디바이스에 대해 디바이스 전극(2 및 3)의 쌍을 만들기 위해 제거된다. 디바이스 전극들은 L=3㎛의 거리만큼 떨어지며 폭 W=300㎛를 갖는다.

[단계 b]

각 디바이스에 대해, Cr 막은 진공 피착으로 그 위에 한 쌍의 전극(2 및 3)을 갖는 기판(1) 위에서 두께 50nm으로 형성된 후, 전기 전도성 박막의 윤곽에 대응하는 개구부들을 갖는 Cr 마스크가 포토리소그래피에 의해 Cr 막 밖에 준비된다. 개구부는 100㎛의 폭 W'을 갖는다. 이 후 Pd 아민 조성(cccp4230 : Okuno Pharmaceutical Co., Ltd.로부터 구입 가능)이 스피너에 의해 Cr 막에 제공되고, 주성분으로 PdO를 포함하는 전기 전도성 박막(4)을 산출하기 위해 분위기 내에서 12분 동안 300로 베이킹된다. 이 막은 12nm의 막 두께를 갖는다.

[단계 c]

Cr 막은 습식 에칭에 의해 제거되어 전기 전도성 박막(4)이 원하는 패턴을 나타내기 위해 처리된다. 전기 전도성 박막은 Rs=1.410⁴Ω/□의 전기 저항을 나타낸다.

[단계 d]

그 후, 디바이스는 제7도에 도시한 게이징 시스템의 진공실 내로 이동되고 진공실(15)의 내부는 진공 펌프 유닛(16)(이온 펌프)에 의해 2.610^-6Pa의 압력까지 배기된다. 이 후 샘플 디바이스는 전원(11)에 의해 각 디바이스의 디바이스 전극들(2 및 3)의 사이에서 펄스 전압을 가함으로써 통전 포밍 처리한다. 전원은 각 디바이스에 디바이스 전압 Vf를 가하기 위해 디자인되었다. 포밍 처리에서 가해진 전압의 펄스 파형은 제5(b)도에 도시되었다.

펄스 전압은 펄스 폭 T1-1msec와 펄스 간격 T2=10msec를 갖고, 최대 전압(포밍 처리에 대해)은 1.0V 만큼씩 단계적으로 상승된다.

포밍 처리 동안 0.1V의 여분 펄스 전압(도시 안됨)이, 계속적으로 저항을 모니터하면서 전자 방출 영역의 저항을 결정하기 위해 펄스 전압을 형성하기 위한 간격 내로 삽입된다. 전기 형성 과정은 저항이 1㏁을 초과했을 때 종료된다. 펄스 전압(포밍 전압)의 피크치는 포밍 처리가 종결되었을 때 모든 디바이스에 대해 7.0V가 된다.

[단계 e]

각각의 아세톤과 수소에 대해 적절하게 가변 리크 밸브(17)와 질량 흐름 제어기(도시 안됨)를 동작시킴으로써 부분압 1.310^-1Pa와 1.310^-2Pa가 성취된다. 아세톤의 부분압은 차동 배기형 4극 질량 분석기(도시 안됨)가 결정하고, 수소의 부분압은 이를 진공실(15)의 전체 내부 압력과 실질적으로 동일하게 취급함으로써 성취된다.

[단계 f]

제6(b)도에 도시한 구형 펄스 전압은 각 디바이스에 대해 가해진다. 펄스 파형 높이, 펄스 폭 그리고 펄스 간격은 각각 Vph=18V, T1=1msec 그리고 T2=10msec가 된다. 이 단계는 120분 동안 펄스 전압을 지속적으로 가한 후에 종료된다. 디바이스 전류는 단계 종료시에 If=1.7mA이다.

[예 9]

예 8의 단계 a 내지 단계 d까지가 이 예에서 수행된 후, 단계 e에서 아세톤의 부분압은 13Pa가 되고, 단계 f에서 가해진 단극 구형 펄스 전압은 20V의 파동 진폭을 갖는다. 그렇지 않은 경우 펄스 전압의 인가는 예 8과 동일한 방식으로 수행된다. 예 1과 비교할 때, 디바스 전류가 급속한 증가를 보여주기 때문에, 펄스 전압의 인가는 작동 시작 후 90분 후에 종료된다. 펄스 전압의 파동 높이는 펄스 인가의 전압 종료시에 18V로 되며 디바이스 전류는 이 단계 종료시에 If=1.9mA가 된다.

[예 10]

예 8의 단계 a 내지 단계 c가 이 예에 대해 수행된 후, 단계 f에서 파동 높이 18V, 펄스 폭 1msec, 펄스 간격 10msec를 가지는 바이폴라 직사각형 펄스가 각 디바이스에 인가된다. 그밖에는 예 1의 것과 정확히 동일하게 처리된다. 디바이스 전류는 펄스 전압 인가의 종료시에 If=2.1mA가 된다.

이 후 예 2의 단계 j와 유사한 안정화 처리가 수행된다.

[예 11]

예 8의 단계 a에서 단계 d가 이 예에서 수행된 후, 디바이스가 진공실 밖으로 꺼내지고, 이하의 처리가 가해진다.

[단계 d']

예 8이 단계 b에 사용된 Pd 아민 화합물 용액은 원래 농도의 1/3이 되도록 부틸아세테이트(butylacetate)로 희석된다. 희석된 용액은 스피너에 의해 표본에 더해지고 이 표본은 10분 동안 분위기 내에서 300로 가열된다. 이 후, 이 표본은 60분 동안<N₂(98%)-H₂(2%)>의 조성의 가스 흐름에 노출된다.

디바이스가 주사 전자 현미경(SEM)을 통해 관측되었을 때, 3 내지 7nm 사이의 Pd 미립자가 각각의 디바이스의 전자 방출 영역의 갭 내에 산포된 것이 발견되었다.

이 후, 표본은 예 6의 단계 e와 유사한 과정은 겪는다. 디바이스 전류 If가 단계 f에서 초기에 증가를 나타내었기 때문에, 전압은 시작 후 60분 동안 유지된다. 디바이스 전류는 펄스 전압 종료시 If=1.9mA가 된다.

[비교예 5]

예 8의 단계 a에서 단계 d까지가 이 예에서 수행되나 수소를 유입하는 단계 e는 생략된다. 아세톤과 수소의 부분압과 가해진 펄스 전압 그리고 다른 조건은 예 8의 것과 유사하다. 디바이스 전류 If과 예 6과 비교할 때 초기에 증가를 나타내기 때문에, 전압은 시작 후 30분 동안 유지되며 진공실 내부가 배기된다. 디바이스 전류는 펄스 전압 인가 종료시 If=1.5mA가 된다. 이 후, 표본을 안정화 처리한다.

예 8부터 10까지와 비교예 5의 표본이 전자 방출 성능을 검사받는다. 검사를 위해 각 전자원 패널이 활성화 처리 종료시에 이온 펌프에 의해 배기되고, 디바이스 가열이 멈췄을 때 2.710^-6의 전압이 성취될 때까지 80에서 디바이스를 가열한다. 검사는 디바이스가 실온까지 냉각되었을 때 시작된다.

단극 구형 펄스 전압이 파동 높이 Vph=18V, 펄스 폭 T1=100μsec, 펄스 간격 T2=10msec를 갖고 후자를 구동하기 위해 디바이스에 가해진다. 디바이스는 양극에서 H=4mm만큼 분리되고 전위차는 1kV에 고정된다. 각각의 표본은 전기 방출에 대해 내전압이 검사된다.

검사 후 100시간이 경과했을 때 디바이스 전류 Ie와 방출 전류 If가 전기 방출에 대한 내전압과 함께 다음의 표에 도시되었다.

상기 성능 테스트에 사용되지 않는 디바이스가 예 8부터 11까지와 비교예 5의 각각의 것으로부터 선택되어 라만 분광계에 의해 탄소 막의 결정도가 조사된다. 514.5nm의 파장을 갖는 Ar 레이저가 광원으로 사용되는데, 이는 표본 표면 상에서 1㎛의 지름을 갖는 스팟을 발생시킨다.

스팟이 전자 방출 영역 상에 또는 주변에 위치되었을 때 1,335cm (P1)과 1,580cm (P2)의 주변에서 피크치를 갖는 스펙트럼이 탄소 막의 존재를 검증하기 위해 얻어진다.

다음의 논의에서 P1의 절반폭은 광 세기가 P1에서 충분히 강하기 때문에 예와 비교예의 흑연 결정도를 표시하기 위해 사용된다.

상기 라만 분광계의 Ar 레이저 스팟은 끝에서 각각의 디바이스의 갭의 다른 끝까지 주사하도록 되며 P1의 절반폭에 대해 얻은 값은 스팟 위치의 함수로써 그려진다. 제21도는 개략적으로 측정 결과를 도시한 그래프이다. 디바이스가 제21도의 그래프에 대해서 디바이스 두 개의 전극의 중심(스케일 상 0 위치)에서 갭을 갖는다고 가정되지만 항상 그렇게 될 필요는 없다. 스케일의 양(positive) 측면은 디바이스의 양극을 표시한다.

바이폴라 펄스 전압이 활성화 처리에 대해 사용된 예 10만 제외하고, 각 디바이스에 대해서, 양극쪽에 형성된 탄소 막은 아주 작고 저 신호 레벨을 나타내는 반면 충분한 신호 레벨이 양극쪽에서 검지된다. 비교예 5에서 반 폭은 갭 주위에서 150cm 만큼 작으나 스팟이 그 끝에서 250cm 의 양까지 도달하도록 양극에 접근함에 따라 점진적으로 증가한다.

절반폭은 예 8부터 11까지의 어느 것에서도 크게 변하지 않는다. 예 8, 9, 10 및 11에서 각각 100과 130cm , 85와 120cm , 90과 130cm 및 100과 130cm 사이가 되는 것을 발견하였다.

탄소 막의 결정도가 상기 각 예에서 중심 및 그 부근에서 높게 발견됨에 따라서 탄소 막은 투과 전자 현미경(TEM)에 의해 더 검사된다. 비교예 5에서는 탄소막이 전자 방출 영역의 갭의 양극 측에 주로 형성되어 있고 음극 측에는 약간 형성되어 있을 뿐이다. 격자 구조가 갭내의 탄소막에서 관찰되므로써 탄소막이 2 내지 3nm 또는 그 이상의 입자 크기를 갖는 흑연 결정으로 주로 구성된 것이 입증되고 있다. 반면, 갭으로부터 떨어진 위치에서는 격자 구조를 선명하게 관찰할 수 없는데, 이는 여기서의 탄소막이 비결정 탄소로 주로 구성되었음을 의미한다.

제22도는 비교예 5의 디바이스의 탄소막에서 관찰되는 흑연의 격자 화상의 개략도이다. 탄소막은 갭 내부에서 흑연으로, 갭 외부에서는 비결정 탄소로 구성된다.

예 8 내지 11에서는 제23도에 개략적으로 도시한 바와 같이 디바이스의 탄소막에서 격자 화상을 관찰할 수 있어서 전체 탄소막이 흑연으로 구성된 것으로 입증된다. 결정 입자의 대부분의 크기는 10nm 이상이다. 제24(a)도는 예 8 및 9의 디바이스를, 제24(b)도는 예 10의 디바이스를 개략적으로 도시하고 있다.

예 11의 디바이스의 갭 내부를 특히 Pd 미립자와 그 주위에 주의를 기울여서 관찰하면, 미립자들이 예 4의 경우에서와 같이 격자 화상으로 둘러싸여 있음을 볼 수 있다. 바꾸어 말하면, 예 11의 디바이스의 전자 방출 영역에 있는 갭의 내부에서 Pd 미립자를 둘러싼 캡슐형 결정 격자를 발견한다는 것이다. 제25도는 관찰된 격자 화상을 도시하고 있다.

활성화 처리시 If가 급속하게 증가되었다는 상기의 사실은 갭 내의 Pd 미립자 주위에서 탄소 결정이 성장하는데 기여할 수 있다. 여기서 각 Pd 입자는 결정 성장의 핵 역할을 하고 있다.

위의 예들과 비교예의 디바이스의 각 기판 상에서, 탄소막과 음극 측 전기 전도성 막 사이 또는 양극 상의 탄소막과 음극 측 단부 사이에서 홈이 관찰된다.

[예 12]

이 예에서 준비된 각 표면 전도성 전자 방출 디바이스는 제1(a)도 및 제1(b)도에 개략적으로 도시된 것과 유사하다.

[단계-a]

한 쌍의 전극의 윤곽에 대응하는 개구부들을 갖는 원하는 패턴의 포토레지스트(RD-2000N-41: Hitachi Chemical Co., Ltd.로부터 입수 가능)를 각 디바이스용으로 완전 세정된 석영 유리 기판(1) 상에 형성한다. 그리고, 그 위에 Ni 막을 진공 피착 기법을 통해 100nm의 두께로 형성한다. 그 후, 포토레지스트를 유기 용매로 용해하고 Ni 막의 불필요한 부분을 리프트 오프하여 각 디바이스 용의 한 쌍의 디바이스 전극(2, 3)을 만들어낸다. 디바이스 전극들은 L=2㎛ 거리 만큼 분리되고 W=500㎛의 폭을 갖는다.

[단계-b]

한 쌍의 전극(2, 3)이 놓이는 기판(1) 상에 Cr 막을 진공 피착 기법을 통해 50nm의 두께를 형성한 후, 전기 전도성 박막의 윤곽에 대응하는 개구부들을 갖는 Cr 마스크를 포토리소그래피를 통해 Cr 막으로부터 준비한다. 개구의 폭(W')은 300㎛이다. 그 후, Pd-아민 조성(cccp4230: Okuno Pharmaceutical Co., Ltd.로부터 입수 가능) 용액을 스피너에 의해 Cr막에 공급하고, 이 분위기에서 10분 동안 300로 베이킹해서 PdO를 주성분으로서 포함하는 전기 전도성 박막을 만든다. 이 막의 미립자의 평균 직경과 막의 두께는 7nm이다.

[단계-c]

Cr 막을 습식 에칭으로 제거하고 원하는 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 전기 전도성 박막은 전기 저항이 Rs=5.010⁴Ω/□이다.

[단계-d]

다음으로, 제7도에 도시한 바와 같이 게이징 시스템의 진공실로 기판을 옮기고 진공실(15)의 내부를 진공 펌프 장치(16: 이온 펌프)로 2.710^-6Pa의 기압까지 배기한다. 그 후, 전원(11)에 의해 각 디바이스의 디바이스 전극들(2, 3) 사이에 펄스 전압을 공급하므로써 샘플 디바이스에 대해 통전 포밍 처리를 수행한다. 여기서 전원은 디바이스 전압(Vf)을 디바이스로 공급하도록 설계된다. 통전 포밍 처리용으로 공급된 전압의 펄스 파형은 제5(b)도에 도시되어 있다.

삼각 펄스 전압은 T1=1msec의 펄스 폭과 T2=10msec의 펄스 간격을 가지며, 피크 전압(포밍 처리용)은 0.1V씩 계단식으로 상승한다. 포밍 처리시 전자 방출 영역의 저항을 결정하기 위해서는 이를 정기적으로 계속 모니터링 하면서 0.1V(도시되지 않음)의 여분의 펄스 전압을 포밍 펄스 전압의 간격 내로 삽입한다. 저항이 1㏁을 초과할 때 전기적 포밍 처리를 종료한다. 펄스 전압(포밍 전압)의 피크 값은 포밍 처리의 종료시 디바이스에 대해 5.0V이다.

[단계-e]

아세톤에 대해 1.310^-3Pa의 부분압이 얻어질 때까지 진공실(15)로 아세톤을 공급한다. 제6(b)도에 도시한 바와 같이 제1 활성화 처리를 10분 동안 수행하기 위해 구형 펄스 전압을 디바이스로 공급한다. 펄스파의 높이는 T1=100μsec 및 T2=10msec를 갖고 8V이다.

[단계-f]

아세톤의 부분압은 1.310^-1Pa로 만들어지고, 수소가 13Pa의 부분압을 보일 때까지 공급된다. 펄스파의 높이는 제2 활성화 처리를 수행하기 위해 8V로부터 14V까지 3.3㎷/sec의 비율로 계단식으로 상승한다. 전체 처리 시간은 120분이다. 그 후, 아세톤과 수소의 공급은 중지되고 진공실의 내부는 내부압이 1.310^-6Pa 이하로 떨어질 때까지 배기된다.

[비교예 6]

예 12의 사항들과 유사한 실례는 수소가 단계-f에서 공급되지 않는 것을 제외하고는 그대로 이용한다.

[예 13]

예 12와 동일한 표본에 예 12의 단계 a 내지 d의 처리를 수행한다.

그 후,

[단계-f]

메탄과 수소가 진공실로 공급되어, 부분압이 메탄에 대해서는 6.7Pa, 수소에 대해서는 130Pa이 된다. 그리고, 예 12의 경우에서와 같이 펄스 전압을 인가함으로써 제2 활성화 처리를 120분 동안 수행한다. 그 후, 진공실의 내부압이 1.310^-6Pa 이하로 떨어질 때까지 메탄과 아세톤을 진공실에서 제거한다.

[예 14]

단계-f에서 제2 활성화 처리를 위해 디바이스를 200로 가열한 것을 제외하고는 예 13의 경우와 같은 표본을 이용한다.

예 12 내지 14와 비교예 6 각각에 대해 2개의 디바이스를 준비한다. 각 예의 디바이스들 중에서 하나의 디바이스는 활성화 처리용으로 사용된 것과 같은 펄스 전압을 인가하므로써 전자 방출의 성능을 측정하는데 사용한다. 디바이스와 양극은 서로 4mm 만큼 떨어져 있으며 그들 사이의 전위차는 1kV이다. 각 디바이스의 디바이스 전류와 방출 전류를 시작후 즉시, 시작후 1시간, 및 시작후 100시간의 시점에 측정한다. 전기 방전의 내전압(withstand voltage)도 측정한다.

전자 방출에 대한 성능 측정용으로 사용되지 않은 위의 예 각각의 디바이스는 격자 화상에 대한 TEM에 의해 관찰된다. 제23도의 결정 구조와 유사한 구조가 예 12 내지 14 각각에서 관찰되지만, 격자 화상은 비교예 6의 디바이스의 갭 외부에 있는 탄소막의 일부에서만 볼 수 있다. 탄소막은 대부분 갭 외부에서 비정질 탄소로 제조된다.

디바이스는 라만 스펙트럼 분석된다. 디바이스들의 P1의 절반폭은 아래 표와 같다.

[예 15]

이 예에서는 제1(a)도 및 제1(b)도에 도시된 구성을 갖는 4개의 전자 방출 디바이스를 기판 상에 준비한다.

[단계-a]

한 쌍의 전극의 윤곽에 대응하는 개구부들을 갖는 원하는 패턴의 포토레지스트(RD-2000N-41 : Hitachi Chemical Co., Ltd.로부터 입수 가능)를 각 디바이스용으로 완전 세정된 석영 유리 기판(1) 상에 형성한다. 그리고, 그 위에 Ti막과 Ni 막을 진공 피착 기법을 통해 각각 5nm와 100nm의 두께로 순차 형성한다. 그 후, 포토레지스트를 유기 용매로 용해하고 Ni/Ti 막의 불필요한 부분을 리프트 오프하여 각 디바이스 용의 한 쌍의 디바이스 전극(2, 3)을 만들어낸다. 디바이스 전극들은 L=10㎛의 거리 만큼 분리되고 W=300㎛의 폭을 갖는다.

[단계-b]

각 디바이스에 대해서, 각 전자 방출 영역(5)을 형성하기 위해 주어진 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 특히, 한 쌍의 전극(2, 3)이 놓이는 기판(1) 상에 Cr 막을 진공 피착 기법을 통해 50nm의 두께로 형성한 후, 디바이스 전극들(2, 3)을 분리시키는 공간과 이들의 윤곽에 대응하는 개구부들을 갖는 Cr 마스크를 Cr 막 외부에 준비한다. 개구의 폭(W')은 100㎛이다. 그 후, Pd-아민 조성(cccp4230: Okuno Pharmaceutical Co., Ltd.로부터 입수 가능) 용액을 스피너를 통해 Cr막에 공급하고 분위기에서 10분 동안 300로 베이킹해서 PdO를 주성분으로서 포함하는 전기 전도성 박막(4)을 만든다. 이 막의 막 두께는 12nm이다.

[단계-c]

Cr 막을 습식 에칭으로 제거하고 원하는 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 전기 전도성 박막은 전기 저항이 Rs=1.410⁴Ω/□이다.

[단계-d]

제7도에 도시한 바와 같이 게이지이 시스템의 진공실로 디바이스를 옮기고 진공실(15)의 내부를 진공 펌프 장치(16: 수착 펌프 및 이온 펌프)로 2.710^-6Pa의 기압까지 배기한다. 그 후, 전원(11)을 통해 각 디바이스의 디바이스 전극들(2, 3) 사이에 펄스 전압을 공급하므로써 샘플 디바이스에 대해 통전 포밍 처리를 수행한다. 여기서 전원은 디바이스 전웝(Vf)을 각 디바이스로 공급하도록 설계된다. 포밍 처리용으로 공급된 전압의 펄스 파형은 제5(b)도에 도시되어 있다.

삼각 펄스 전압은 T1=1msec의 펄스 폭과 T2=10msec의 펄스 간격을 가지며, 피크 전압(포밍 처리용)은 0.1V씩 계단식으로 상승한다. 포밍 처리시 전자 방출 영역의 저항을 결정하기 위해서는 이를 정기적으로 계속 모니터링 하면서 0.1V(도시되지 않음)인 여분의 펄스 전압을 포밍 펄스 전압의 간격 내로 삽입한다. 저항이 1㏁을 초과할 때 통전 포밍 처리를 종료한다. 펄스 전압(포밍 전압)의 피크 값은 포밍 처리의 종료시 모든 디바이스에 대해 7.0V이다.

[단계-e]

아세톤을 진공실로 공급하고 가변 리크 밸브(17)를 적절하게 작동시키므로써 아세톤에 대해 1.310^-1Pa의 부분압을 얻는다.

[단계-f]

제6(b)도에 도시한 바와 같이 단극의 구형 펄스 전압을 각 디바이스로 공급하다. 펄스파의 높이, 폭 및 간격은 각각 Vph=18V, T1=100μsec, 및 T2=100msec이다. 이 단계는 펄스 전압을 10분 동안 계속 공급한 후 종료된다. 아세톤의 공급을 중지하고 진공실의 내부를 배기한다.

[단계-g]

질량 흐름 제어기(도시되지 않음)를 작동시키므로써 진공실(15) 내의 메탄과 수소에 대한 부분압을 각각 130Pa과 1.3Pa로 한다. 같은 펄스 전압을 120분 동안 디바이스로 다시 공급한 후 전압 공급을 종료한다. 디바이스 전류는 이 단계의 종료 시점에 If=2.5mA와 같아진다. 그 후, 진공실의 내부를 2.710^-6Pa 이하의 압력으로 배기한다.

그 후, 예 2의 단계-j에서와 같이 활성화 처리를 디바이스에 대해 행한다.

[예 16]

예 15의 단계-a 내지 단계-f는 이 예에서도 또한 적용되며, 단계-g는 위의 예의 단계- g에서와 같은 펄스 전압을 디바이스를 200로 가열하면서 공급한다. 디바이스 전류는 이 단계의 종료 시점에 If=2.2mA가 된다.

그 후, 디바이스에 대해 활성화 처리를 한다.

Ie 및 If를 결정하기 위해서 활성화 처리에 사용된 것과 같은 펄스 전압을 예 15 및 16의 선택된 디바이스로 공급한다. 디바이스와 양극은 그 사이가 4mm정도 떨어져 있으며 그들 사이의 전위차는 1kV이다. 각 디바이스의 디바이스 전류와 방출 전류를 시작 후 즉시 및 시작 100시간 후에 측정한다. 전기 방전에 대한 내전압도 측정한다.

전자 방출에 대한 성능 측정용으로 사용되지 않은 위의 예들의 각 디바이스들은 격자 화상용의 TEM에 의해 시험된다. 제23도의 구조와 유사한 결정 구조를 예 15 및 16의 각각에 대해 관찰한다.

선행 예들의 경우에서와 같이 각 디바이스에 대한 한 쌍의 피크값을 알아내기 위해서는 이 디바이스들을 레이저 라만 분광계로 시험한다. 이 디바이스들의 P1의 절반폭은 아래 표와 같다. 각 디바이스의 갭에 근접한 영역에서는 더 높은 수준의 결정화가 관찰된다.

[예 17]

이 예에서는 제1(a)도 및 제1(b)도에 도시된 구성을 갖는 4개의 전자 방출 디바이스를 기판 상에 준비한다.

[단계-a]

한 쌍의 전극의 윤곽에 대응하는 개구부들을 갖는 원하는 패턴의 포토레지스트(RD-2000N-41: Hitachi Chemical Co., Ltd.로부터 입수 가능)를 각 디바이스용으로 완전 세정된 0.5㎛ 두께의 연질 유리 기판(1) 상에 형성한다. 그리고, 그 위에 Ti막과 Ni 막을 진공 피착 기법을 통해 각각 5nm와 100nm의 두께로 순차 형성한다. 그 후, 포토레지스트를 유기 용매로 용해하고 Ni/Ti 막의 불필요한 부분을 리프트 오프하여 각 디바이스 용의 한 쌍의 디바이스 전극(2, 3)을 만들어낸다. 디바이스 전극들은 L-3㎛의 거리 만큼 분리되고 W-300㎛의 폭을 갖는다.

[단계-b]

각 디바이스에 대해서, 전자 방출 영역(5)을 형성하기 위해 주어진 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 특히, 한 쌍의 전극(2, 3)이 놓이는 기판(1) 상에 Cr 막을 진공 피착 기법을 통해 50nm의 두께로 형성한 후, 디바이스 전극들(2, 3)을 분리시키는 공간과 이들의 윤곽에 대응하는 개구부들을 갖는 Cr 마스크를 Cr 막으로부터 준비한다. 개구의 폭(W')은 100㎛이다. 그 후, Pd-아민 조성(cccp4230: Okuno Pharmaceutical Co., Ltd.로부터 입수 가능) 용액을 스피너를 통해 Cr막에 공급하고 분위기에서 10분 동안 300로 베이킹해서 PdO를 주성분으로서 포함하는 전기 전도성 박막(4)을 만든다. 이 막의 막 두께는 10nm이다.

[단계-c]

Cr 막을 습식 에칭으로 제거하고 원하는 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 전기 전도성 박막은 전기 저항이 Rs=2.010⁴Ω/□dlek.

[단계-d]

제7도에 도시한 바와 같이 게이징 시스템의 진공실로 디바이스를 옮기고 진공실(15)의 내부를 진공 펌프 장치(16: 수착 펌프 및 이온 펌프)로 2.710^-6Pa의 기압까지 배기한다. 그 후, 전원(11)을 통해 각 디바이스의 디바이스 전극들(2, 3) 사이에 펄스 전압을 공급하므로써 샘플 디바이스에 대해 통전 포밍 처리를 수행한다. 여기서 전원은 디바이스 전압(Vf)을 각 디바이스로 공급하도록 설계된다. 포밍 처리 용으로 공급된 전압의 펄스 파형은 제5(b)도에 도시되어 있다.

삼각 펄스 전압은 Tq=1msec의 펄스 폭과 T2=10msec의 펄스 간격을 가지며, 피크 전압(포밍 처리용)은 0.1V씩 계단식으로 상승한다. 포밍 처리시 전자 방출 영역의 저항을 결정하기 위해서는 이를 정기적으로 계속 모니터링 하면서 0.1V(도시되지 않음)의 여분의 펄스 전압을 포밍 펄스 전압의 간격 내로 삽입한다. 저항이 1㏁을 초과할 때 통전 포밍 처리를 종료한다. 펄스 전압(포밍 전압)의 피크 값은 포밍 처리의 종료시 모든 디바이스에 대해 5.0 내지 5.1V이다.

[단계-e]

디바이스를 히터(도시되지 않음)로 400까지 가열하고 진공실의 내부를 1.310^-4Pa까지 배기한다. 그 후, 메탄과 수소를 진공실로 선택적으로 공급하고 활성화 처리를 위해 펄스 전압을 디바이스로 계속 인가한다. 메탄과 수소의 부분압은 둘다 1.3Pa이 된다. 메탄과 수소를 20초의 주기로 공급한다. 활성화 처리 30분 후 흑연막이 50nm의 두께로 형성된다.

[예 18]

이 예에서는 제1(a)도 및 제1(b)도에 도시된 구성을 갖는 4개의 전자 방출 디바이스를 기판 상에 준비한다.

[단계-a]

한 쌍의 전극의 윤곽에 대응하는 개구부들을 갖는 원하는 패턴의 포토레지스트(RD-2000N-41: Hitachi Chemical Co., Ltd.로부터 입수 가능)를 각 디바이스용으로 완전 세정된 0.5㎛ 두께의 연질 유리 기판(1) 상에 형성한다. 그리고, 그 위에 Ti막과 Ni막을 진공 피착 기법을 통해 각각 5nm와 100nm의 두께로 순차 형성한다. 그 후, 포토레지스트를 유기 용매로 용해하고 Ni/Ti 막의 불필요한 부분을 기프트 오프하여 각 디바이스 용의 한 쌍의 디바이스 전극(2, 3)을 만들어낸다. 디바이스 전극들은 L=3㎛의 거리 만큼 분리되고 W=300㎛의 폭을 갖는다.

[단계-b]

각 디바이스에 대해서, 전자 방출 영역(5)을 형성하기 위해 주어진 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 특히, 한 쌍의 전극(2, 3)이 놓이는 기판(1) 상에 진공 피착 기법을 통해 Cr 막을 50nm의 두께로 형성한 후, 디바이스 전극들(2, 3)을 분리시키는 공간과 이들의 윤곽에 대응하는 개구부들을 갖는 Cr 마스크를 Cr 막으로부터 준비한다. 개구부의 폭(W')은 100㎛이다. 그 후, Pd-아민 조성(cccp4230: Okuno Pharmaceutical Co., Ltd.로부터 입수 가능) 용액을 스피너를 통해 Cr막에 공급하고 분위기에서 10분 동안 300로 베이킹해서 PdO를 주성분으로서 포함하는 전기 전도성 박막(4)을 만든다. 이 막의 막 두께는 10nm이다.

[단계-c]

Cr 막을 습식 에칭으로 제거하고 원하는 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 전기 전도성 박막은 전기 저항이 Rs=2.010⁴Ω/□이다.

[단계-d]

제7도에 도시한 바와 같이 게이징 시스템의 진공실로 디바이스를 옮기고 진공실(15)의 내부를 진공 펌프 장치(16: 수착 펌프 및 이온 펌프)로 2.720^-6Pa의 기압까지 배기한다. 그 후, 전원(11)을 통해 각 디바이스의 디바이스 전극들(2, 3) 사이에 펄스 전압을 공급하므로써 샘플 디바이스에 대해 통전 포밍 처리를 수행한다. 여기서 전원은 디바이스 전압(Vf)을 각 디바이스로 공급하도록 설계된다. 포밍 처리 용으로 공급된 전압의 펄스 파형은 제5(b)도에 도시되어 있다.

삼각 펄스 전압은 T1=1msec의 펄스 폭과 T2=10msec의 펄스 간격을 가지며, 피크 전압(포밍 처리용)은 0.1V씩 계단식으로 상승한다. 포밍 처리시 전차 방출 영역의 저항을 결정하기 위해서는 이를 정기적으로 계속 모니터링 하면서 0.1V(도시되지 않음)의 여분의 펄스 전압을 포밍 펄스 전압의 간격 내로 삽입한다. 저항이 1㏁을 초과할 때 전기적 포밍 처리를 종료한다. 펄스 전압(포밍 전압)의 피크 값은 포밍 처리의 종료시 모든 디바이스에 대해 5.0 내지 5.3V이다.

[단계-e]

진공실의 내부를 1.310^-4Pa까지 배기한다. 그 후, 메탄과 수소를 진공실로 선택적으로 공급하고 활성화 처리를 위해 펄스 전압을 디바이스로 계속 인가한다. 메탄과 수소의 부분압은 각각 0.13Pa과 13Pa이다. 메탄과 수소를 20초의 주기로 공급한다. 활성화 처리 13분 후 흑연막이 30nm의 두께로 형성된다.

[예 19]

[단계-e]

예 18의 단계-a 내지 단계-d가 이 예에서도 사용된다. 그 후, 진공실의 내부를 1.310^-4Pa까지 배기한다. 그 후, 메탄과 수소를 진공실로 공급하고 활성화 처리를 위해 펄스 전압을 디바이스로 계속 인가한다. 수소는 이 단계후에도 진공실의 내부 대기 중에 존재하고 있다. 수소의 부분압은 13Pa로 유지된다. 동시에 그 부분압이 0.13Pa이 될 때까지 에틸렌을 진공실로 단속적으로 공급한다. 에틸렌은 20초 주기로 공급된다. 활성화 처리 30분 후 흑연막이 50nm 두께로 형성된다.

진공실의 내압은 1.310^-4Pa로 감소되고, 예 17 내지 예 19의 각 디바이스의 If들은 14V의 구형 펄스 전압을 계속 인가하면서 측정된다. 디바이스와 양극은 4mm 정도 서로 떨어져 있고 이들 사이의 전위차는 1kV이다. 각 디바이스의 디바이스 전류와 방출 전류는 시작 후 즉시 및 시작 100시간 후에 측정된다. 전기 방전에 대한 내전압도 측정된다.

전자 방출을 위한 성능 측정용으로 사용되지 않은 예 17 내지 예 19의 각 디바이스는 예 15 및 16의 경우에서와 같이 레이저 라만 분광계에 의해 관찰된다. 그 결과는 아래 표와 같다.

[예 20, 비교예 7]

이 예에서는, 제1(a)도 및 제1(b)도에 도시된 구성을 갖는 한 쌍의 전자 방출 디바이스를 기판 상에 준비한다.

[단계-a]

한 쌍의 전극의 윤곽에 대응하는 개구부들을 갖는 원하는 패턴의 포토레지스트(RD-2000N-41: Hitachi Chemical Co., Ltd.로부터 입수 가능)를 각 디바이스용으로 완전 세정된 0.5㎛ 두께의 연질 유리 기판(1) 상에 형성한다. 그리고, 그 위에 Ti막과 Ni 막을 진공 피착 기법을 통해 각각 5nm와 100nm의 두께로 순차 형성한다. 그 후, 포토레지스트를 유기 용매로 용해하고 Ni/Ti 막의 불필요한 부분을 리프트 오프하여 각 디바이스 용의 한 쌍의 디바이스 전극(2, 3)을 만들어낸다. 디바이스 전극들은 L=10㎛의 거리 만큼 분리되고 W=300㎛의 폭을 갖는다.

[단계-b]

각 디바이스에 대해서, 전자 방출 영역(5)을 형성하기 위해 주어진 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 특히, 한 쌍의 전극(2, 3)이 놓이는 기판(1) 상에 Cr 막을 진공 피착 기법을 통해 50nm의 두께로 형성한 후, 디바이스 전극들(2, 3)을 분리시키는 공간과 이들의 윤곽에 대응하는 개구부들을 갖는 Cr 마스크를 Cr 막으로부터 준비한다. 개구의 폭(W')은 100㎛이다. 그 후, Pd-아민 조성(cccp4230; Okuno Pharmaceutical Co., Ltd.로부터 입수 가능) 용액을 스피너를 통해 Cr막에 공급하고 분위기에서 10분 동안 300로 베이킹해서 PdO를 주성분으로서 포함하는 전기 전도성 박막(4)을 만든다. 이 막의 막 두께는 12nm이다.

[단계-c]

Cr 막을 습식 에칭으로 제거하고 원하는 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 전기 전도성 박막은 전기 저항이 Rs=1.510⁴Ω/□이다.

[단계-d]

제7도에 도시한 바와 같이 게이징 시스템의 진공실로 디바이스를 옮기고 진공실(15)의 내부를 진공 펌프 장치(16: 이온 펌프)로 2.710^-3Pa의 기압까지 배기한다. 그 후, 전원(11)을 통해 각 디바이스의 디바이스 전극들(2, 3) 사이에 펄스 전압을 공급하므로써 샘플 디바이스에 대해 통전 포밍 처리를 수행한다. 여기서 전원은 디바이스 전압(Vf)을 각 디바이스로 공급하도록 설계된다. 포밍 처리 용으로 공급된 전압의 펄스 파형은 제5(b)도에 도시되어 있다.

삼각 펄스 전압은 T1=1msec의 펄스 폭과 T2=10msec의 펄스 간격을 가지며, 피크 전압(포밍 처리용)은 0.1V씩 계단식으로 상승한다. 포밍 처리시 전차 방출 영역의 저항을 결정하기 위해서는 이를 정기적으로 계속 모니터링 하면서 0.1V(도시되지 않음)의 여분의 펄스 전압을 포밍 펄스 전압의 간격 내로 삽입한다. 저항이 1㏁을 초과할 때 통전 포밍 처리를 종료한다. 펄스 전압(포밍 전압)의 피크 값은 포밍 처리의 종료시 모든 디바이스에 대해 7.0V이다.

[단계-e]

디바이스들 중의 하나는 디바이스 A로, 다른 하나는 디바이스 B라 부른다.

제6(a)도에 도시된 바와 같이 양극의 구형 펄스 전압이 활성화 처리를 수행하기 위해 디바이스 A(예 20)로 공급된다. 펄스파의 높이는 ±18이고 펄스 폭과 펄스 간격은 각각 T1=T1'=100μsec이고 T2=10msec이다.

제6(a)도에 도시한 바와 같이 단극의 구형 펄스 전압은 활성화 처리를 수행하기 위해 디바이스 B(비교예 7)로 공급된다. 펄스파의 높이, 펄스 폭 및 펄스 간격은 각각 Vph=18V, T1=100μsec 및 T2=10msec이다. 활성화 처리는 각 디바이스와 양극을 분리하는 4mm의 거리와 1kV의 전위차를 가지고 If와 Ie를 모니터링하면서 수행된다. 이러한 조건하에서 진공실의 내부압은 2.010^-3Pa이다. 활성화 처리는 Ie가 포화 레벨에 도달할 때 약 30분 내에 종료된다.

진공 펌프 장치를 이온 펌프로 교체하고 진공실을 1.310^-4Pa의 압력 레벨로 배기하는 동안 진공실과 그 안의 디바이스를 가열한다. 예 20과 비교예 7의 디바이스 각각의 If 및 Ie는 18V의 구형 펄스 전압의 인가를 시작한 후 즉시 및 100시간 후에 측정된다.

각 디바이스에 대한 갭의 근처와 외부에서 P1의 절반폭을 보기 위해 레이저 라만 분광계를 이용해서 예 20 및 비교계 7의 디바이스를 시험한다. 그 결과는 아래 표와 같다.

이상으로부터 예 20의 디바이스 A가 비교예 7의 디바이스 B의 경우보다 더 높은 결정도를 갭 근처에서 갖는다는 것을 알 수 있다. 이것은 흑연의 성장이 두드러진 위치에서 강한 전기장이 발생되기 때문에 가능할 것이다. 사실, 흑연은 전자 방출 디바이스의 갭의 양 단부에서 특히 성장한다.

다음 예 및 비교예의 각 디바이스들은 제1(a)도 및 제1(b)도에 도시된 구성을 취한다. 모두 4개의 디바이스를 각 예에 대해 단일 기판 상에 동시에 준비한다.

[예 21]

[단계-a]

한 쌍의 전극의 윤곽에 대응하는 개구부들을 갖는 원하는 패턴의 포토레지스트(RD-2000N-41: Hitachi Chemical Co., Ltd.로부터 입수 가능)를 각 디바이스용으로 완전 세정된 석영 유리 기판(1) 상에 형성한다. 그리고, 그 위에 Ti막과 Ni막을 진공 피착 기법을 통해 각각 5nm와 100nm의 두께로 순차 형성한다. 그 후, 포토레지스트를 유기 용매로 용해하고 Ni/Ti 막의 불필요한 부분을 리프트 오프하여 각 디바이스 용의 한 쌍의 디바이스 전극(2, 3)을 만들어낸다. 디바이스 전극들은 L=10㎛의 거리 만큼 분리되고 W=300㎛의 폭을 갖는다.

[단계-b]

각 디바이스에 대해서, 한 쌍의 전극(2, 3)이 놓이는 기판(1) 상에 Cr 막을 진공 피착 기법을 통해 50nm의 두께로 형성한 후, 디바이스 전극들(2, 3)을 분리시키는 공간과 이들의 윤곽에 대응하는 개구부들을 갖는 Cr 마스크를 Cr 막으로부터 준비한다. 개구의 폭(W')은 100㎛이다. 그 후, Pd-아민 조성(cccp4230: Okuno Pharmaceutical Co., Ltd.로부터 입수 가능) 용액을 스피너를 통해 Cr막에 공급하고 분위기에서 10분 동안 300로 베이킹해서 PdO를 주성분으로 포함하는 전기 전도성 박막(4)을 만든다. 이 막의 두께는 12nm이다.

[단계-c]

Cr 막을 습식 에칭으로 제거하고 원하는 패턴을 보이도록 전기 전도성 박막(4)을 처리한다. 전기 전도성 박막은 전기 저항이 Rs=1.510⁴Ω/□이다.

[단계-d]

제7도에 도시한 바와 같이 게이징 시스템의 진공실로 처리된 기판을 옮기고 진공실(15)의 내부를 진공 펌프 장치(16: 이온 펌프)로 2.710^-6Pa의 기압까지 배기한다. 그 후, 전원(11)을 통해 각 디바이스의 디바이스 전극들(2, 3) 사이에 펄스 전압을 공급하므로써 샘플 디바이스에 대해 통전 포밍 처리를 수행한다. 여기서 전원은 디바이스 전압(Vf)을 각 디바이스로 공급하도록 설계된다. 포밍 처리용으로 공급된 전압의 펄스 파형은 제5(b)도에 도시되어 있다.

삼각 펄스 전압은 T1=1msec의 펄스 폭과 T2=10msec의 펄스 간격을 가지며, 피크 전압(포밍 처리용)은 0.1V씩 계단식으로 상승한다. 포밍 처리시 전차 방출 영역의 저항을 결정하기 위해서는 이를 정기적으로 계속 모니터링 하면서 0.1V(도시되지 않음)의 여분의 펄스 전압을 포밍 펄스 전압의 간격 내로 삽입한다. 저항이 1㏁을 초과할 때 전기적 포밍 처리를 종료한다. 펄스 전압(포밍 전압)의 피크 값은 포밍 처리의 종료시 모든 디바이스에 대해 7.0V이다.

[단계-e]

가변 리크 밸브(17)를 개방하므로써 아세톤을 저장소(18)로부터 진공실로 공급한다. 4극 질량 분석기(도시되지 않음)로 관찰할 때 아세톤의 부분압이 1.310^-1Pa이 되도록 밸브를 조절한다.

[단계-f]

제6(a)도에 도시한 바와 같이 양극의 구형 펄스 전압을 활성화 처리를 수행하기 위해 디바이스로 공급한다. 펄스파의 높이, 펄스 폭 및 펄스 간격은 각각 Vph=V'ph=18V, T1=T1'=100μsec 및 T2=100msec이다. 펄스 전압은 30분 동안 공급된 후 정지된다. 펄스 전압의 인가시 디바이스 전류는 If=1.8mA와 같아진다.

[단계-g]

디바이스를 250로 가열하면서 아세톤의 공급을 중지하고 진공실에서 아세톤을 제거한다. 진공실 그 자체도 히터에 의해 가열된다.

[예 22]

아세톤의 부분압이 13Pa로 상승되고 양극 펄스 전압의 펄스파 높이가 20V 정도로 높게 유지되는 것을 제외하고는 예 21의 단계가 이 예에서도 사용된다. If가 예 1의 경우 보다 급속히 증가하면, 펄스 전압의 인가는 15분 내에 종료되고 디바이스를 250로 가열하면서 진공실 내의 아세톤을 제거한다. 진공실 그 자체도 가열된다. 펄스 전압 인가의 종료 시점에 디바이스 전류는 If=2.1mA가 된다.

[비교예 8]

이 예에서는 아세톤의 부분 값이 예 1의 경우와 같아지거나 또는 1.310^-1Pa이 되고, 제6(b)도에 도시한 바와 같이 Vph=18V의 파고를 갖는 단극의 구형 펄스 전압이 활성화 처리용으로 사용된다. 다른 것들은 예 21의 단계를 이용한다. 펄스 전압 인가의 종료 시점에 디바이스 전류는 If=1.5mA가 된다.

[비교예 9]

이 예에서는 아세톤의 부분 값이 예 1의 경우와 같아지거나 또는 1.310^-1Pa이 되고, Vph=6V의 높이를 갖는 양극의 펄스 전압이 활성화 처리용으로 사용된다. 다른 것들은 예21의 단계를 이용한다. 펄스 전압 인가의 종료 시점에 디바이스 전류는 If=3.0mA가 된다.

그 후, 안정화 처리를 수행한다.

예 21 및 22와 비교예 8 및 9로부터 디바이스를 선정하고 제7도의 장치를 이용해서 전자 방출의 성능을 시험한다. 시험 중 진공실의 내압을 2.710^-6Pa 이하로 유지하며, 디바이스를 가열하는 히터와 진공실을 가열하는 히터를 턴오프하고 디바이스를 상온으로 냉각시킨 후 각 장치의 성능을 시험한다.

디바이스로 인가된 전압은 제6(b)도에 도시한 바와 같이 단극의 구형 펄스 전압으로 펄스와 높이, 펄스 폭, 및 펄스 간격이 각각 Vph=18V, T1=100μsec 및 T2=10msec이다. 게이징 시스템에서 디바이스는 H=4mm 정도 서로 분리되고 그 전위차를 1kV로 유지한다.

시험 시작 후 즉시 및 100시간의 연속 동작 후 전자 방출의 성능을 측정하기 위해 디바이스를 시험한다. 여기서 주의할 점은 활성화 펄스 전압의 인가가 종료되고 시험이 시작될 때 이미 측정받은 디바이스에 대해 이후에 시험이 수행되지 않도록 비교예의 디바이스의 If가 뚜렷하게 떨어지고 Ie가 다른 디바이스의 경우와 비교하여 매우 낮다는 것이다. 이 결과를 아래 표에 표현하고 있다.

위의 성능 시험에 사용되지 않은 디바이스를 예 21 및 22와 비교예 8 및 9 각각의 디바이스로부터 선정하고 라만 분광계로 탄소막의 결정도를 시험한다. 514.5nm의 파장을 갖는 Ar 레이저를 광원으로 사용하는데, 이 레이저는 표본의 표면에 약 ㎛의 직경을 갖는 광 스팟을 발생시킨다.

위의 라만 분광계의 Ar 레이저 스팟은 각 디바이스의 갭의 일단으로부터 다른 일단까지 주사하도록 형성되고 P1의 절반폭에 대해 얻어진 값은 스팟의 위치의 함수로서 구성(plot)된다. 예 21의 장치는 제21도에 도시된 바와 같은 P1의 중앙에서 절반폭의 감소를 보여주었다. 탄소막이 양극측 단부상에 단지 드물게 발견되어 신호 레벨이 로우(low)임에도 불구하고, P1의 중앙에서 절반폭에서의 감소를 보여주는 장치와 전극들 간에 갭의 양극측 단부상의 비교예 8의 장치에 대하여 유사한 관찰이 얻어진다. 그 결과는 아래에 리스트되어 있다.

P1의 폭은 비교예 8에 대한 갭으로부터 1㎛ 범위와 예 21에 대하여 2㎛ 범위 내에서 단지 감소되었다.

탄소막의 결정도가 전술한 예 각각에서의 중앙 및 그 부근에서 높으므로, 탄소막은 투과 전자 현미경 수단(TEM)에 의해 더 조사된다.

예 21 및 22의 디바이스를 고려하면, 탄소막이 전자 방출 영역의 양쪽 갭상에 형성되는 동안, 갭 내부에 위치한 탄소막에서 전기 전도성의 박막의 에지(edges)를 따라 격자 화상이 관찰되어 흑연의 존재를 증명한다. 흑연 결정체의 입자 크기는 몇 나노미터(nanometers)이다. 반면에, 갭을 벗어난 영역에서는 탄소막이 주로 비결정 탄소로 구성된 것을 표시하는 격자 화상이 관찰되지 않는다.

제26도는 예21의 디바이스의 탄소막에서 관찰되는 격자 화상을 개략적으로 도시한다. 탄소막은 갭(5) 내부의 흑연(6)과, 전기 전도성 박막의 갭 외부의 비결정 탄소로 구성된다. 흑연막을 분리시키는 갭은 제26도에 도시된 전자 방출 영역의 갭과 일치하는 반면에 그들의 위치는 서로 일치할 필요는 없으며, 전자는 후자의 끝단 부근에 위치될 수 있다.

예 22에서, 갭에서 벗어난 영역에서 균등하게 격자 화상이 발견되어, 보다 넓게 흑연으로 구성되는 곳에서의 탄소막을 증명한다.

비교예 8을 고려하면, 예 21과 같은 화상 격자는 갭 내부의 양극측 상에 탄소막에서 관찰되지만, 탄소막은 양극측과 비교하여 음극측에 작은 양을 가진다. 비교예 9에서, 탄소막에 걸쳐 격자 화상이 발견되지 않으므로 전체 탄소막이 비결정탄소로 구성되지 않음을 나타낸다.

(비교예 1의 음극과 탄소막간의 흠에 대응하는) 마주보는 전극 탄소막 상의 탄소막들 간의 전술한 예 및 비교예의 디바이스의 각각의 기판 상에서 홈(8)이 관찰된다. 홈은 예 22의 디바이스에서 특히 깊다. 이것은 그 디바이스의 전기장이 그 영역에서 다른 디바이스의 전기장 보다 강할수록 기(radicals) 및 기판은 그곳에서 긍정적으로 반응한다는 것과, 그 장치에서 상대적으로 큰 디바이스 전극이 생성될 수 있다는 것을 나타낼 수 있다. 예 21과 예 22를 비교하므로써, η=Ie/If는 예 21의 부분 보다 예 22의 부분에서 더욱 크며, 이러한 이유 중의 하나는 대향 전극들간에 발생되는 누설 전류 경로를 차단하는 예 22 장치의 깊은 홈 때문일 수 있다. 환언하면, 깊은 홈은 전자 방출 디바이스의전자 방출 효율을 개선시킬 수 있다.

[예 23]

이 예에서, 전자원은 기판 상에 다수의 표면 전도 전자 방출 장치를 배치하고, 그들을 배선하여 매트릭스를 형성하므로써 준비된다.

제27도는 전자원의 개략적인 부분 평면도를 도시한다. 제28도는 제27도의 라인 28-28을 따라 취한 개략적인 단면도이다. 제29(a)도 내지 제29(h)도는 전자원을 제조하는 단계를 개략적으로 도시한 것이다.

전자원은 기판(1), X방향 배선(22) 및 Y방향 배선(23)(또한, 상부 배선이라 함)을 가진다. 전자원의 각 장치는 한 쌍의 디바이스 전극(2, 3)과, 전자 발생 영역을 포함하는 전기 전도성 박막(4)을 포함한다. 이와 달리, 전자원 층간 절연층(61) 및 접촉 홀(62)이 구비되고, 이들 각각은 대응하는 디바이스 전극(2)과 대응하는 하부 배선(22)에 전기적으로 접속된다.

전자원의 제조 단계는 제29(a)도 내지 제29(h)도를 참조하여 기술될 것이며, 이들 도면은 제각기 제조 단계에 대응한다.

[단계-a]

연질 유리판(soda lime glass plate)을 철저하게 세정한 후에, 스퍼터링에 의해 0.5㎛ 두께로 이 위에 산화실리콘 막이 형성되어 기판(1)을 생성하고, 그 위에, Cr 및 Au이 연속적으로 각각 5nm 및 600nm의 두께로 놓여지고, 그 위에, 막을 회전시키며, 스피너에 의해 포토레지스트(AZ1370: Hoechst corporation으로부터 구입 가능)가 형성되고 베이킹된다. 그 후, 포토마스크(photo-mask)가 빛에 노출되어 현상되므로써 하부 배선(22)용 레지스트 패턴을 생성하고, 피착된 Au/Cr 막은 습식 에칭되어 하부 배선(22)을 생성한다.

[단계-b]

RF 스퍼터링에 의해 1.0㎛ 두께로 층간 절연층(61)으로서 실리콘 산화막이 형성된다.

[단계-c]

단계-B에서 피착된 실리콘 산화막에 접촉홀(62)을 생성하기 위하여 포토레지스트 패턴이 준비된 다음, 마스크용 포토레지스트 패턴을 사용하여 층간 절연층(61)을 에칭하므로써 접촉홀(62)이 사실상 형성된다. 에칭 처리를 위하여 CF및 H가스를 가스사용하는 RIE(반응성 이온 에칭) 기법을 사용한다.

[단계-d]

그 후, 한 쌍의 디바이스 전극(2, 3) 및 전극들을 분리시키는 갭(G)을 위하여 포토레지스트 패턴(RD-2000N-41: Hitachi Chemical Co., Ltd.로부터 구입가능)이 형성되고, 그위에 Ti 및 Ni가 진공 피착에 의해 5nm 및 100nm 두께로 각각 연속적으로 적층된다. 포토레지스트 패턴은 유기 용매에 의해 용해되고, Ni/Ti 피착막은 리프트-오프 기법에 의해 처리되어 300㎛ 폭을 가지며 서로 3㎛의 거리 G 만큼 분리되는 한 쌍의 디바이스 전극(2, 3)을 생성한다.

[단계-e]

상부 배선(23)을 위하여 디바이스 전극(2, 3) 상에 포토레지스트 패턴이 형성된후, Ti 및 Au가 진공 피착에 의해 제각기 5nm 및 500nm의 두께로 피착되고, 불필요한 영역은 리프트-오프 기법에 의해 제거되어 원하는 프로화일을 갖는 상부 배선(23)을 생성한다.

[단계-f]

그다음, Cr막(63)이 진공 피착에 의해 30nm막 두께로 형성되고, 패터닝으로 개구부를 가지는 전기 전도성의 박막94)의 형태를 보여준다. 그 후, Pcl 아민 조성(Pd amine complex)(ccp 4230) 용액이 스피너에 의해 Cr막에 공급되고, 막을 회전시키며, 12분 동안 300에서 베이킹된다. 형성된 전기 전도성 박막(64)은 주성분으로 PdO를 함유하는 미립자들로 만들어지고, 70nm의 막 두께를 가진다.

[단계-g]

Cr막(63)은 에칭액을 사용하여 습식 에칭되고, 전기 전도성의 박막(4)의 불필요한 영역이 제거되어 원하는 형태를 생성한다.

[단계-h]

그 후, 접촉 홀(62)을 제외한 전체 표면 영역에 포토레지스트를 적용하기 위한 형태가 준비되고, Ti 및 Au가 진공 피착에 의해 제각기 5nm 및 500nm의 두께로 연속적으로 피착된다. 불필요한 영역이 리프트-오프 수단에 의해 제거되므로써 결과적으로 접촉홀을 매립시킨다.

전술한 바와 같은 방식으로 준비된 전자원을 사용하여, 화상 형성 장치를 준비한다. 이것은 제10도, 제11(a)도 및 제11(b)도를 참조하여 기술될 것이다.

전자원 기판(21)을 배면판(31)상에 고정시킨후, [유리 기판(33)의 내부 표면 상에 금속 백(35) 및 형광막(34)을 가지는] 전면판(36)이 이들 판 간에 위치된 지지 프레임(support frame)(32)과 함께, 기판(21)의 5nm 위에 배치되고, 그 결과, 프릿 유리(frit glass)에 제공되어, 전면판(36),지지 프레임(32) 및 배면판(31)의 접촉 영역이 10분 동안 질소분위기 또는 주위 공기에서 400 내지 500에서 베이킹되어 컨테이너(container)에 밀봉된다. 또한, 기판 21은 프릿 유리에 의해 배면판(31)에 고정된다. 제10도에서, 참조 번호(24)는 전자 방출 디바이스를 표시하고, 참조 번호(22, 23)는 각각 장치에 대한 X방향 배선 및 Y방향 배선을 나타낸다.

장치가 흑백 화상(black and white images)인 경우, 형광막(34)은 단지 형광체로만 구성되는 반면에, 본 실시예의 형광막934)은 블랙 스트라이프를 형성하고 적, 녹 및 청색의 스트라이프형 형광 부재로 갭들을 채움으로써 준비된다. 블랙 스트라이프는 흑연을 주성분으로 함유하는 일반적인 물질로 만들어진다. 유리 기판(33)에 형광 물질을 공급하기 위해 슬러리 기법(slurry technique) 이 사용된다.

형광막(34)의 내부 표면 상에 금속 백(35)이 배치된다. 형광막이 준비된 후에, 형광막의 내부 표면 상에 스무딩 동작(smoothing operation)(통상적으로 "필르밍"이라 함)을 수행함으로써 금속 백이 준비되고, 그 후 진공 피착에 의해 알루미늄층이 그 위에 형성된다.

전기 전도성을 향상시키기 위해 투명 전극(도시되지 않음)이 형광막(340의 외부 표면 상에 배치될 수 있지만, 형광막은 금속 백만을 사용하여도 충분한 전기 전도도를 보이므로 본 예에서는 사용되지 않는다.

전술한 결합 동작을 위하여, 컬러 형광 부재들과 전자 방출 디바이스들 간의 위치를 정확히 위치적 일치시키기 위해, 구성 부품들은 신중이 정렬된다.

준비된 유리 엔벨로프의 내부(완벽하게 밀봉된 컨테이너)는 배기 파이프(exhaust pipe)(도시되지 않음) 및 진공 펌프에 의해 비워져 충분한 진공도로 되고, 그 후, Y방향 배선을 공통 접속함으로써 포밍 처리가 한 라인씩 장치 상에 수행된다. 제30도에서, 참조 번호(64)는 Y방향 배선(23)을 공통으로 접속하는 공통 전극을 표시하고, 참조 번호(65)는 전원을 표시하고, 참조 번호(66, 67)는 각각 전류 측정용 저항과, 전류를 모니터용 오실로스크프(oscilloscope)를 표시한다.

그다음, 패널(penel)의 내부가 내부 압력 1.310^-4Pa로 다시 비워지고, 유사한 펄스 전압이 패널로 다시 인가되기 전에 질소 가스가 패널로 유입된다.

다음으로, 히터로 전체 패널을 가열하는 동안 진공 펌프 장치가 이온 펌프로 스위칭되고, 패널 내부는 4.210^-5Pa로 비워진다.

후속하여, 매트릭스 배선이 구동되어 패널이 정상적으로 동작하며 화상 디스플레에 대하여 정상적이고 안정되게 동작하게 하고, 배관 파이프(도시되지 않음)를 가스 버너로 가열하고 녹이므로써 밀봉하여 엔벨로프를 밀봉한다.

마지막으로, 내부를 높은 진공도로 유지하기 위해, 디스플레이 패널을 게터 처리한다.

디스플레이 패널을 포함하는 준비된 화상-형성 장치를 구동하기 위하여, 주사 신호 및 변조 신호가 전자 방출 디바이스에 인가되어, 각 신호 발생 장치로부터 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn에 의해 전자를 방출하게 하고, 반면, 고전압 5.0kV가 고전압 단자 Hv를 통해 금속 백(19) 또는 투명 전극(도시되지 않음)에 인가되므로써 냉음극 장치로부터 방출되는 전자는 고전압에 의해 가속화되고, 형광막(54)과 충돌하여 형광 부재가 여기되어 광을 방출하고 화상을 생성하게 한다.

예 22의 전자원은 예 1에서 준비되어진 것과 같은 다수의 표면 전도성 전자 방출 디바이스로 구성될 수 있지만, 본 발명에 따르는 전자원 및 화상 형성 장치는 이러한 전자 방출 디바이스의 사용으로 제한되지 않는다. 대신에, 전자원은 예 2 내지 21에서 준비된 것과 같은 전자 방출 디바이스를 배치하므로써 준비될 수 있고, 예 22에 대응하는 화상 형성 장치는 이러한 전자원을 사용하므로써 준비될 수 있다.

제31도는 예 22의 화상 형성 장치(디스플레이 패널)를 사용하여 구현되며, 텔레비젼 전송 및 다른 화상 소오스를 포함하는 각종 정보원으로부터의 시각적 정보를 제공하도록 배치된 디스플레이 장치의 블록도이다. 제31도에는 디스플레이 패널(70), 디스플레이 패널 구동기(71), 디스플레이 패널 제어기(72), 멀티플렉서(73), 디코더(74), 입력/출력 인터페이스(75), CPU(76), 화상 발생기(77), 화상 입력 메모리 인터페이스(78, 79, 80), 화상 입력 인터페이스(81), TV 신호 수신기(82. 83), 및 입력 장치(84)가 도시되어 있다. (디스플레이 장치가 비디오 및 오디오 신호로 구성되는 텔레비젼 신호를 수신하기 위해 사용되는 경우, 도면에 도시된 회로를 따라 오디오 신호를 수신, 분리, 재생, 처리 및 저장하기 위해 회로, 스피커 및 다른 장치들이 요구된다. 그러나, 이러한 회로 및 장치는 본 발명의 범주를 고려하여 여기서는 생략된다.)

이제, 화상 신호의 흐름을 따라 디바이스의 구성 요소를 기술할 것이다.

먼저, TV신호 수신기(83)는 전자기파를 사용하는 무선 전송 시스템 및/또는 공간 광학 전기 통신망을 경유하여 전송되는 TV 화상 신호를 수신하는 회로이다. 사용되는 TV 신호 시스템에 특정한 시스템으로 제한되지 않으며, NTSC, PAL 또 SECAM과 같은 시스템이 사용될 수 있다. 이 TV 신호 시스템은 상당히 큰 수의 픽셀을 포함하는 큰 디스플레이 패널(70)에 사용될 수 있으므로, (전형적으로, MUSE 시스템과 같은 고 선명 TV 시스템의) 상당한 수의 스캐닝 라인과 관련된 TV 신호에 적합하다. TV 신호 수신기(73)가 수신하는 TV 신호는 디코더(74)로 전송된다.

두 번째로, TV 신호 수신기(82)는 동심형 케이블 및/또는 광섬유를사용하여 유선 전송 시스템을 통하여 전송되는 TV 화상 신호를 수신하는 회로이다. TV 신호 수신기(83)와 같이, 사용되는 TV 신호 시스템은 특정한 시스템으로 제한되지 않으며, 이 회로가 수신하는 TV 신호는 디코더(74)로 전송된다.

화상 입력 인터페이스(81)는 TV 카메라 또는 화상 픽업 스캐너와 같은 화상 입력 장치로부터 진행되는 화상 신호를 수신하는 회로이다. 또한, 수신된 화상 신호를 디코더(74)로 향하게 한다.

화상 입력 인터페이스(80)는 비디오 테이프에 저장된 화상 신호를 검색하는 회로로서, 검색된 화상 신호는 또한 디코더(74)로 진행된다.

화상 입력 메모리 인터페이스(79)는 비디오 디스크에 저장된 화상 신호를 검색하는 회로이고, 검색된 화상 신호는 또한 디코더(74)로 진행된다.

화상 입력 메모리 인터페이스(78)는 소위 정지 디스크(still disc)와 같은 정지 화상 데이터를 저장하는 장치에 저장된 화상 신호를 검색하는 회로이고, 검색된 화상 신호는 또한 디코더(74)로 진행된다.

입력/출력 인터페이스(75)는 컴퓨터, 컴퓨터망 또는 프린터와 같은 외부 출력 신호와 디스플레이 장치를 연결시키는 회로이다. 이 인터페이스(75)는 화상 데이터와 문자 및 그래픽 상의 데이터에 대하여, 그리고, 적절하다면, 디스플레이 장치의 CPU(76)와 외부 출력 신호원 간에 수치 데이터 및 제어 신호에 대하여 입력/출력 동작을 수행한다.

화상 발생 회로(77)는 외부 출력 신호원으로부터 입력/출력 인터페이스(75)를 경유하여 또는 CPU(76)로부터 입력되는 문자 및 그래픽 상의 데이터 및 화상 데이터를 기초로 디스플레이 스크린 상에 디스플레이되는 화상 데이터를 생성하는 회로이다. 이 회로(77)는 화상 데이터와 문자 및 그래픽 상의 데이터를 저장하는 재로딩 가능한 메모리, 소정의 문자 코드에 대응하는 화상 패턴을 저장하는 판독 전용 메모리, 화상 데이터를 처리하는 프롯서, 및 스크린 화상을 발생시키는데 필요한 다른 회로 디바이스를 포함한다.

디스플레이용 화상 발생 회로(77)에 의해 발생되는 화상 데이터는 디코더(74)로 전송되고, 적절한 경우, 입력/출력 인터페이스(75)를 통하여 컴퓨터망 또는 프린터와 같은 외부 회로로도 전송될 수 있다.

CPU(76)는 디스플레이 장치를 제어하고 디스플레이 스크린 상에 디스플레이할 화상을 발생, 선택 및 편집하는 동작을 수행한다.

예를 들면, CPU(76)는 제어 신호를 멀티플렉서(73)로 전송하고, 디스플레이 스크린 상에 디스플레이할 화상에 대한 신호를 선택 또는 결합한다. 동시에, CPU(76)는 디스플레이 패널 제어기(72)용 제어 신호를 발생하고, 화상 디스플레이 주파수, 스캐닝 방법(예를 들면, 인터레이스 스캐닝(interlaced scanning) 또는 비-인터레이스 스캐닝), 프레임당 스캐닝 라인의 수 등의 개념에서 디스플레이 장치의 동작을 제어한다.

또한, CPU(76)는 화상 데이터와, 문자 및 그래픽 상의 데이터를 직접 화상 발생 회로(77)로 전송시키고, 입력/출력 인터페이스(75)를 통하여 외부 컴퓨터 및 메모리를 액세스하여, 화상 데이터와 문자 및 그래픽 상의 데이터를 얻는다.

CPU(76)는 부가적으로, 퍼스털 컴퓨터 또는 워드 프로세서의 CPU와 같은 데이터를 발생 및 처리하는 동작을 포함하는 디스플레이 장치의 다른 동작에 참여하도록 설계될 수 있다.

CPU(76)는 또한, 입력/출력 인터페이스(75)를 통하여 외부 컴퓨터망에 연결되어, 이 외부 컴퓨터망과 협동하여 계산 및 다른 동작을 수행할 수 있다.

입력 장치(84)는 오퍼레이터에 의해 CPU(76)로 주어진 명령(instructions), 프로그램 및 데이터를 전송하는데 사용된다. 사실, 입력 장치(84)는 키보드, 마이스(mice), 조이스틱(joysticks), 바 코드 판독기 및 음석 인식 디바이스와 그들의 조합과 같은 각종 입력 디바이스 중에서 선택될 수 있다.

디코더(74)는 상기 회로(73 내지 77)를 통해 입력되는 각종 화상 신호를 3가지 주 컬러에 대한 신호, 휘도 신호, 그리고, I 및 Q신호로 변환시키는 회로이다. 바람직하게, 디코더(74)는 제35도에서 점선으로 표시된 화상 메모리들을 구비하여, 신호 변환을 위하여 화상 메모리를 요구하는 MUSE 시스템의 텔레비젼 신호와 같은 텔레비젼 신호를 처리한다. 화상 메모리의 제공을 부가적으로, 화상 발생 회로(77) 및 CPU(76)와 협동하여 디코더(74)에 의해 선택적으로 수행되도록 프레임을 세선화(thinning), 보간(interpolating), 확대, 감소, 동기화 및 편집하는 것뿐만 아니라 정지 화상의 디스플레이를 용이하게 한다.

멀티플렉서(73)는 CPU(76)에 의해 주어지는 제어 신호에 따라 디스플레이 스크린 상에 디스플레이할 화상을 적절히 선택하는데 사용된다. 환언하면, 멀티플렉서(73)는 디코더(74)로부터 입력되는 소정 변환된 입력 신호를 선택하여 구동 회로(71)로 전송한다. 또한, 멀티플렉서(73)는 단일 플레임을 디스플레이 하는 시간 주기 내에, 화상 신호 세트로부터 상이한 화상 신호 세트로 전환시키므로써, 동시에 상이한 화상을 디스플레이하도록 디스플레이 스크린을 다수의 프레임으로 분할시킬 수 있다.

디스플레이 패널 제어기(72)는 CPU(76)로부터 수신되는 제어 신호에 따라 구동 회로(71)의 동작을 제어하는 회로이다.

디스플레이 패널(70)의 기본적인 동작을 한정하기 위해, 디스플레이 패널을 구동하는 전원(도시되지 않음)의 일련의 동작을 제어하도록, 구동 회로(71)로 신호를 전송한다. 또한, 이 디스플레이 패널(72)은 신호를 구동 회로로 전송하여, 화상 디스플레이 주파수 및 스캐닝 방법(예를 들어, 인터레이스 스캐닝 또는 비-인터레이스 스캐닝)을 제어하므로써, 디스플레이 패널(70)을 구동시키는 모드(mode)를 정의한다.

또한, 적절한 경우, 디스플레이 패널은 신호를 구동 회로(71)로 전송하여, 디스플레이 상에 디스플레이할 화질을 휘도, 콘트라스트(contrast), 컬러톤 및 선명도의 측면에서 제어한다.

구동 회로(71)는 구동 신호를 발생시켜, 디스플레이 패널(70)로 입력한다. 이 구동 회로(71)는 상기 멀티플렉서(73)로부터 입력되는 화상 신호와 디스플레이 패널 제어기(72)로부터 입력되는 제어 신호에 따라 동작한다.

제35도에 도시되고, 전술한 바와 같은 구성을 가지며, 본 발명에 따르는 디스플레이 장치는 각종 화상 데이터 소오스로 부터의 각종 화상을 디스플레이 패널(70)상에 디스플레이할 수 있다. 특히, 텔레비젼 화상 신호와 같은 화상 신호는 디코더(74)에 의해 역변환되고, 멀티플렉서(73)에 의해 선택되어 구동 회로(71)로 전송된다. 반면에, 디스플레이 제어기(72)는 제어 신호를 발생하여 디스플레이 패널(70) 상에 디스플레이할 화상에 대한 화상 신호에 따라 구동 회로(71)의 동작을 제어하는 제어 신호를 발생한다. 그다음, 구동 회로(71)는 화상 신호 및 제어 신호에 따라 디스플레이 패널(70)로 구동 신호를 인가한다. 따라서, 화상아 디스플레이 패널(70) 상에 디스플레이 된다. 모든 전술한 동작은 조정된 방식으로 CPU(76)에 의해 제어된다.

전술한 디스플레이 장치는 주어진 상당수의 화상으로부터 특성 화상을 선택 및 디스플레이하며, 디코더(74), 화상 발생 회로(77) 및 CPU(76)에 병합된 화상 메모리가 이러한 동작에 참여함에 따라 확대, 감소, 회전, 에지 강조, 세선화, 보간, 화상의 컬러 변경 및 종횡비 변형, 그리고, 화상의 합성, 소거, 연결, 교체 및 삽입을 포함하는 편집 동작을 수행한다.

전술한 실시예에서는 기술되지는 않았지만, 오디오 신호 처리 및 편집 동작에만 전용으로 쓰이는 부가적인 회로가 구비될 수도 있다.

따라서, 본 발명에 따르며 전술한 바와 같은 구성을 가지는 디스플레이 장치는 텔레비전 방송을 위한 디스플레이 장치로서, 비디오 원격 회의를 위한 단자 장치로서, 정지 및 영화 그림을 위한 편집 장치로서, 컴퓨터 시스템을 위한 단자 장치로서, 워드 프로세서와 같은 OA 장치로서, 게임 기계로서, 그리고, 다른 다수의 방식으로서 동작할 수 있으므로, 각종 폭넓은 산업 및 상업 응용을 가지리 수 있다.

제31도는 상당수의 표면 전도성 전자 방출 디바이스를 배치하므로써 전자원을 제공받는 디스플레이 패널을 구비하는 디스플레이 장치의 가능한 구성의 예만을 도시하지만, 본 발명이 이것만으로 제한되지 않는다는 것은 명백히 알 수 있을 것이다. 예를 들면, 제35도의 회로의 구성 요소의 몇몇은 생략될 수 있으며, 응용에 따라 부가적인 구성 요소가 배치될 수 있다. 예를 들면, 본 발명에 따르는 디스플레이 장치가 화상 전화에 사용되는 경우, 텔레비전 카메라, 마이크로폰(microphone), 조명 설비, 및 모뎀을 포함하는 송/수신 회로를 구비하도록 적절히 제조될 수 있다.

전술한 예에서 사용되는 활성화 처리는 예 1의 유형의 전자 방출 디바이스 표면 전도성 전자 방출 디바이스에 적합하지만, 예 2 내지 예 22 중의 하나에 대응하는 활성화 처리는 적절할 때마다 선택적으로 사용될 수 있다.

[예 24]

이러한 예에서, 사다리형 배선 형태를 가지는 전자원과, 이러한 전자원을 구비하는 화상 형성 장치는 제조 단계들을 도시하는 제32(a)도 내지 제32(c)도를 참조하여 후술하는 바와 같은 방식으로 준비된다.

[단계 a]

연질 유리 판을 완벽하게 세정한 후, 그 위에 스퍼터링에 의해 0.5㎛ 두께로 실리콘 산화막이 형성되어 기판(21)이 만들어지고, 그 위에 개구부를 가지는 한 쌍의 전극의 형태에 대응하는 포토레지스트 패턴(RD-2000N-41: Hitachi Chemical Co., Ltd.로부터 구입 가능)이 형성된다. 그다음, Ti 막과 Ni 막이 연속적으로 진공 피착에 의해 제각기 5nm 및 100nm 두께로 형성된다.

그 후, 포토레지스트는 유기 용매에 의해 녹게 되고, Ni/Ti 막은 리프트-오프되어 디바이스 전극으로서 동작하는 공통 배선(26)을 생성한다. 디바이스 전극은 L=10㎛의 거리에 의해 분리된다(제32(a)도).

[단계-b]

Cr 막은 진공 피착에 의해 장치 상에 300nm 두께로 형성되고, 전기 전도성 박막의 형태에 대응하는 개구부(92)는 포토리소그래피에 의해 형성된다. 그 후, Cr 마스크(91)는 전기 전도성 박막을 형성하기 위하여 막으로부터 형성된다(제32(b)도).

그 다음, Pd 아민 조성 용액(ccp4230: Okuno Pharmaceutical Co., Ltd.로부터 구입 가능)이 스피너에 의해 Cr 막에 적용되고, 12분 동안 300에서 베이킹되어 PdO를 주성분으로 함유하는 미립자막을 생성한다. 막은 7nm의 막두께를 가진다.

[단계-c]

Cr 마스크는 습식 에칭에 의해 제거되고, PdO 미세한 입자 막은 리프트 오프되어 원하는 프로화일을 가지는 전기 전도성 박막(4)을 얻는다. 전기 전도성 박막은 Rs=210⁴Ω/□의 전기 저항을 보여준다(제32(c)도).

[단계-d]

이 예의 패널에 그리드 전극이 제공된다는 점 이외에는, 예 23의 경우와 같이 디스플레이 패널이 준비된다. 제14도에 도시된 바와 같이, 전자원 기판(21), 배면판(31), 전면판(36) 및 그리드 전극들(27)이 구성되고, 외부 단자(29) 및 외부 그리드 전극 단자(30)은 그곳에 접속된다.

포밍, 활성화 및 안정화 처리는 예 23의 경우에서와 같이 화상 형성 장치 상에 수행되고, 후속적으로 배기 파이프(도시되지 않음)가 결합되어 밀봉된다. 마지막으로, 고주파 가열에 의해 게터 처리가 수행된다.

이 예의 화상 형성 장치는 예 23의 화상 형성 장치와 같이 동작하도록 구동될 수 있다.

전술한 예에서 사용되는 활성화 처리가 예 1에서와 같은 표면 전도성 전자 방출 디바이스에 적합하지만, 예 2 내지 예 22 중의 하나에 대응하는 활성화 처리는 예 23의 경우에서와 같이 적절할 때마다 선택적으로 사용될 수 있다.

상술한 바와 같이, 본 발명에 따르는 전자 방출 디바이스의 전자 방출 영역의 갭 내부에 고 결정성 흑연막을 배치하므로써, 전자 방출 디바이스의 시간에 따른 가능한 열화는 전자 방출 동작을 효과적으로 방지함으로써 장치의 안정도를 크게 개선시킬 수 있다. 이러한 흑연막이 전차 방출 영역의 갭의 단부의 양극 및 음극상에 형성될 때, 전자 방출 디바이스는 향상된 속도로 전자를 방출할 수 있으므로, 전자 방출 효율 η=Ie/If을 더욱 개선시킨다.

부가적으로, 디바이스가 갭 내부에 흑연막 이외의 탄소막을 갖지 않는 경우, 또는 탄소막이 있을 경우라도 고 결정성 흑연으로 만들어지는 경우에는, 본 디바이스는 동작시에 나타날 수 있는 전기 방전 현상이 발생하지 않는다.

마지막으로, 전자 방출 영역에 홈을 형성하므로써, 디바이스의 누설 전류를 크게 감소시킬 수 있으므로, 디바이스의 전자 방출 효율을 더욱 개선시킬 수 있다.

Claims (33)

1. 한 쌍의 전극과, 상기 전극들간에 배치되고 전자 방출 영역을 포함하는 전기 전도성 막을 포함하는 전자 방출 디바이스에 있어서: 상기 전자 방출 영역은 514.5nm 파장 및 1㎛의 스팟 직경(spot diameter)의 레이저 광원을 사용하는 라만 분광계 분석(Raman spectroscopic analysis)에서, 1) 1,580cm^-1부근에 위치한 피크(P2)는 1,335cm^-1부근에 위치한 피크(P1)보다 크거나, 2) 1,335cm^-1부근에 위치한 피크(P1)의 절반폭(half-width)은 150cm^-1보다 크지 않은 산란광(scattered light)의 피크들을 보이는 흑연막을 갖는 것을 특징으로 하는 전자 방출 디바이스.
2. 제1항에 있어서, 상기 전기 전도성 막은 부분적으로 갭(gap)을 갖는 전자 방출 디바이스.
3. 제2항에 있어서, 상기 흑연막은 상기 갭의 한 측면의 단부에 형성되는 전자 방출 디바이스.
4. 제2항에 있어서, 상기 흑연막은 상기 갭의 양 측면 모두의 단부들에 형성되는 전자 방출 디바이스.
5. 제1 내지 4항 중 어느 한 항에 있어서, 상기 흑연막은 2nm 보다 큰 직경을 갖는 결정 입자들을 포함하는 전자 방출 디바이스.
6. 제1 내지 4항 중 어느 한 항에 있어서, 상기 흑연막은 미세한 금속 입자를 내부에 각각 포함하는 캡슐형 구조들을 포함하는 전자 방출 디바이스.
7. 제1 내지 4항 중 어느 한 항에 있어서, 실질적으로 상기 흑연막 이외의 다른 탄소막을 상기 갭 내부에 포함하지 않는 전자 방출 디바이스.
8. 제1 내지 4항 중 어느 한 항에 있어서, 상기 흑연막은 상기 전기 전도성 막의 상기 전자 방출 영역의 외부로 확장되는 전자 방출 디바이스.
9. 제1 내지 4항 중 어느 한 항에 있어서, 상기 전자 방출 디바이스는 표면 전도성 전자 방출 디바이스인 전자 방출 디바이스.
10. 각각의 배선들에 의해 공통으로 접속되어 행으로(in rows) 배치된 복수의 전자 방출 디바이스를 포함하는 전자원에 있어서: 상기 전자 방출 디바이스들은 제1 내지 4항 중 어느 한 항에 따르는 전자 방출 디바이스들인 것을 특징으로 하는 전자원.
11. 배선 매트릭스에 의해 접속된 복수의 전자 방출 디바이스를 포함하는 전자원에 있어서: 상기 전자 방출 디바이스들은 제1 내지 4항 중 어느 한 항에 따르는 전자 방출 디바이스들인 것을 특징으로 하는 전자원.
12. 전자 방출 디바이스와 화상 형성 부재를 구비하는 화상 형성 장치에 있어서: 상기 전자 방출 디바이스는 제1 내지 4항의 어느 한 항에 따르는 전자 방출 디바이스인 것을 특징으로 하는 화상 형성 장치.
13. 제12항에 있어서, 상기 화상 형성 부재는 형광체인 화상 형성 장치.
14. 한 쌍의 전극과, 상기 전극들간에 배치되고 전자 방출 영역을 포함하는 전기 전도성 막을 포함하는 전자 방출 디바이스를 제조하는 방법에 있어서: 하나 이상의 유기 물질들 및 XY-X 및 Y는 둘다 수소 또는 할로겐 원자를 나타냄-의 일반 화학식에 의해 표현되는 조성을 갖는 가스를 포함하는 분위기에서, 내부에 갭을 포함하는 상기 전기 전도성 막에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 전자 방출 디바이스의 제조 방법.
15. 제14항에 있어서, 상기 전기 전도성 막에 전압을 인가하는 단계는, 하나 이상의 유기 물질들을 함유하는 제1분위기에서 전압을 인가하는 단계, 및 XY-X 및 Y는 둘다 수소 또는 할로겐 원자임-의 일반 화학식에 의해 표시되는 조성을 가지는 가스를 함유하는 제2 분위기에서 전압을 인가하는 단계를 포함하는 전자 방출 디바이스의 제조 방법.
16. 제14항에 있어서, 상기 전기 전도성 막에 전압을 인가하는 단계는 하나 이상의 유기 물질들 및 XY-X 및 Y는 둘다 수소 또는 할로겐 원자임-의 일반 화학식에 의해 표현되는 조성을 갖는 가스를 함유하는 분위기에서 수행되는 전자 방출 디바이스의 제조 방법.
17. 제14항에 있어서, 상기 전자 방출 디바이스는 표면 전도성 전자 방출 디바이스인 전자 방출 디바이스의 제조 방법.
18. 제15항에 있어서, 상기 제1 분위기에서 전압을 인가하는 단계 및 상기 제2 분위기에서 전압을 인가하는 단계는 교대로 수행되는 전자 방출 디바이스의 제조 방법.
19. 한 쌍의 전극과, 상기 전극들간에 배치되고 전자 방출 영역을 포함하는 전기 전도성 막을 구비하는 전자 방출 디바이스를 제조하는 방법에 있어서: 내부에 갭을 포함하는 상기 전기 전도성 막에 바이폴라 펄스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 전자 방출 디바이스의 제조 방법.
20. 제19항에 있어서, 상기 전기 전도성 막에 전압을 인가하는 단계는, 하나 이상의 유기 물질들을 함유하는 제1 분위기에서 전압을 인가하는 단계 및 XY-X 및 Y는 둘다 수소 또는 할로겐 원자임-의 일반 화학식에 의해 표시되는 조성을 가지는 가스를 함유하는 제2 분위기에서 전압을 인가하는 단계를 포함하는 전자 방출 디바이스의 제조방법.
21. 제19항에 있어서, 상기 전기 전도성 막에 전압을 인가하는 단계는 하나 이상의 유기 물질들 및 XY-X 및 Y는 둘다 수소 또는 할로겐 원자임-의 일반 화학식에 의해 표현되는 조성을 갖는 가스를 함유하는 분위기에서 수행되는 전자 방출 디바이스의 제조 방법.
22. 제19항에 있어서, 상기 전자 방출 디바이스는 표면 전도성 전자 방출 디바이스인 전자 방출 디바이스의 제조 방법.
23. 제20항에 있어서, 상기 제1 분위기에서 전압을 인가하는 단계 및 제2 분위기에서 전압을 인가하는 단계는 교대로 수행되는 전자 방출 디바이스의 제조 방법.
24. 한 쌍의 전극과, 상기 전극들간에 배치되고 전자 방출 영역을 포함하는 전기 전도성 막을 포함하는 전자 방출 디바이스를 제조하는 방법에 있어서: 상기 전자 방출 영역을 포함하는 상기 전기 전도성 막상에 흑연막을 형성하는 단계 및 상기 흑연막 이외의 다른 피착물들을 제거하는 단계를 포함하는 것을 특징으로 하는 전자 방출 디바이스의 제조 방법.
25. 제24항에 있어서, 상기 흑연막 형성 단계는 하나 이상의 유기 물질들을 함유하는 분위기에서 상기 전기 전도성 막에 전압을 인가하는 단계를 포함하는 전자 방출 디바이스의 제조 방법.
26. 제24 또는 제25항에 있어서, 상기 피착물 제저 단계는, XY-X 및 Y는 둘다 수소 또는 할로겐 원자를 나타냄-의 일반 화학식으로 표현되는 조성을 갖는 가스를 함유하는 분위기에서 상기 전기 전도성 막에 전압을 인가하는 단계를 포함하는 전자 방출 디바이스의 제조 방법.
27. 제24 또는 제25항에 있어서, 상기 피착물 제거 단계는, XY-X 및 Y는 둘다 수소 또는 할로겐 원자를 나타냄-의 일반 화학식기에서 상기 전기 전도성 막에 전압을 인가하는 단계를 포함하는 전자 방출 디바이스의 제조 방법.
28. 제24항에 있어서, 상기 흑연막 형성 단계 및 상기 피착물 제거 단계는 동일한 하나의 단계로서 수행되는 전자 방출 디바이스의 제조 방법.
29. 제28항에 있어서, 상기 흑연막 형성 단계 및 상기 피착물 제거 단계는 일반 화학식 XY-X 및 Y는 둘다 수소 또는 할로겐 원자를 나타냄-에 의해 표현되는 조성을 가지는 가스와, 하나 이상의 유기 물질들을 함유하는 분위기에서 상기 전기 전도성 막에 전압을 인가하는 단계를 포함하는 전자 방출 디바이스의 제조 방법.
30. 제24항에 있어서, 상기 전자 방출 디바이스는 표면 전도성 전자 방출 디바이스인 전자 방출 디바이스의 제조 방법.
31. 각각의 배선들에 의해 공통 접속되어 행으로 배치된 복수의 전자 방출 디바이스를 포함하는 전자원을 제조하는 방법에 있어서: 상기 전자 방출 디바이스들은 제14항, 제19항 또는 제24항에 따르는 방법에 의해 제조되는 것을 특징으로 하는 전자원의 제조 방법.
32. 배선 매트릭스에 의해 접속된 복수의 전자 방출 디바이스를 포함하는 전자원을 제조하는 방법에 있어서: 상기 전자 방출 디바이스들은 제14항, 제19항 또는 제24항에 따르는 방법에 의해 제조되는 것을 특징으로 하는 전자원의 제조 방법.
33. 전자 방출 디바이스들 및 화상 형성 부재를 포함하는 화상 형성 장치를 제조하는 방법에 있어서: 상기 전자 방출 디바이스들은 제14항, 제19항 또는 제24항에 따르는 방법에 의해 제조되는 것을 특징으로 하는 화상 형성 장치 제조 방법.