KR100188979B1 - 전자빔 장치 및 그 구동 방법 - Google Patents

전자빔 장치 및 그 구동 방법 Download PDF

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Abstract

전자빔 장치는 전자 방출 소자, 거리 H(m)만큼 전자 방출 소자와 분리되어 있는 애노드, 소자에 전압 Vf(V)을 인가시키는 수단, 애노드에 전압 Va(V)을 인가시키는 수단을 포함한다. 소자는 저전위측 전극에 연결된 저전위측 전도성 박막과 고전위측 전극에 연결된 고전위측 전도성 박막 사이에 배치된 전자 방출 영역을 포함한다.
소자는 또한 10nm 보다 크지 않은 두께를 갖는 반도체 물질 함유막을 포함한다. 반도체 함유 물질막은 전자 방출 영역에서부터 고전위측 전극쪽으로 거리 L(m) 만큼 고전위측 전도성 박막상에 연장된다. Vf, Va, H 및 L은 관계식 L≥(1/π)·(Vf/Va)·H를 만족한다.

Description

전자빔 장치 및 그 구동 방법
제1a도는 본 발명의 목적에 사용될 수 있는 표면 전도형 전자 방출 소자의 개략적인 평면도.
제1b도는 제1a도의 라인 1B-1B를 따라 절취한 소자의 개략적인 측단면도.
제2도는 본 발명의 목적에 적합하게 배치된 표면 전도형 전자 방출 소자와 애노드간의 위치 관계를 도시한 개략도.
제3도는 본 발명의 목적에 사용된 표면 전도형 전자 방출 소자로부터 방출되는 전자의 가능한 두 궤적을 도시한 개략도.
제4도는 전자-스캐터링 평면의 작용을 도시하는 개략도.
제5a내지 제5d도는 상이한 제조 단계를 도시한, 본 발명의 목적에 사용할 수 있는 표면 전도형 전자 방출 소자의 개략적인 측단면도.
제6a도 내지 제6c도는 본 발명의 목적에 사용되는 전자 방출 소자의 제조와 구동시에 사용될 수 있는 전압 파형을 도시한 그래프.
제7도는 본 발명의 목적에 사용되는 표면 전도형 전자 방출 소자의 제조와 표면 전도형 전자 방출 소자의 성능을 평가하는데 사용될 수 있는 진공 처리 장치의 개략도.
제8a도 및 제8b도는 본 발명의 목적에 사용되는 표면 전도형 전자 방출 소자의 전자 방출 성능을 개략적으로 도시한 그래프.
제9도는 매트릭스 배선 구성을 갖는 전자원에 대한 개략적인 평면도.
제10도는 매트릭스 배선 구성을 갖는 전자원을 구비한 화상 생성 장치에 대한 개략적인 사시도.
제11a도 및 제11b도는 본 발명의 목적에 사용될 수 있는 형광 부재의 구가지 가능한 구성도.
제12도는 NTSC 텔레비전 신호에 따라 화상을 표시하는데 사용될 수 있는 구동회로의 개략적인 회로도.
제13도는 본 발명의 목적에 사용되는 화상 생성 장치의 제조에 사용될 수 있는 진공처리 시스템의 개략적인 블럭도.
제14도는 통전화 포밍 처리를 실행하는데 사용될 수 있는 개략적인 회로도.
제15도는 사다리형 배선 구성을 갖는 전자원에 대한 개략적인 평면도.
제16도는 사다리형 배선 구성을 갖는 전자원을 구비한 화상 생성 장치에 대한 개략적인 사시도.
제17a도는 고전위측에서 이중층 구성의 전자-스캐터링 평면 형성층을 포함하는 표면 전조형 전자 방출 소자에 대한 개략적인 측단면도.
제17b도는 고전위측에서 단일층 구성의, 전자-스캐터링 평면 형성층을 포함하는 표면 전도형 전자 방출 소자에 대한 개략적인 측단면도.
제17c도는 저전위측에서 이중층 구성과 낮은 일함수 물질을 갖는 전자-스캐터링 평면 형성층을 포함하는 표면 전도형 전자 방출 소자에 대한 개략적인 측단면도.
제18a도 내지 제18f도는 상이한 제조 단계를 도시한, 본 발명의 목적에 사용될 수 있는 표면 전도형 전자 방출 소자의 개략적인 측단면도.
제19도는 본 발명의 목적에 사용될 수 있는 다른 구성을 갖는 표면 전도형 전자 방출 소자에 대한 개략적인 측단면도.
제20d도 내지 제20f도는 상이한 제조 단계를 도시한, 본 발명의 목적에 사용될 수 있는 표면 전도형 전자 방출 소자의 개략적인 측단면도.
제21도는 본 발명의 목적에 사용될 수 있는 전자원 일부에 대한 개략적인 평면도.
제22도는 제21도의 라인 22-22를 따라 절취한 전자원 일부에 대한 개략적인 단면도.
제23a도 내지 제23h도는 서로 상이한 제조 단계를 도시한 본 발명의 목적에 사용될 수 있는 매트릭스 배선 구성을 갖는 전자원 일부에 대한 개략적인 단면도.
제24도는 본 발명의 목적에 사용될 수 있는 전자원과, 이러한 전자원을 포함하는 화상 생성 장치에 대한 통전화 포밍 처리시에 사용되는 회로의 개략적인 블럭도.
제25도는 본 발명에 따른 화상 생성 장치를 사용하여 실현한 화상 표시 시스템의 개략적인 블럭도.
제26도는 M. Hartwell씨에 의해 제안된 소자에 대한 개략적인 평면도.
* 도면의 주요부분에 대한 부호의 설명
2, 3 : 한쌍의 소자 전극 4, 5 : 저전위측 및 고전위측 전도성 박막
6 : 전자 스캐터링 평면 형성층 7 : 전자 방출 영역
24 : 전자 방출 소자
[발명의 배경]
[발명의 분야]
본 발명은 전자 방출 소자를 포함한 전자빔 장치와, 이러한 장치를 구동시키는 방법에 관한 것이다.
[관련 배경 기술]
전자-방출 소자로서는 두가지 형이 공지되어 있는데, 즉 열음극 전자-방출형과, 냉음극 전자-방출형이 있다. 물론, 냉음극 전자 방출 소자는 분류상으로 전계 방출형(이항 FE형으로 기술함) 소자와, 금속/절연층/금속형(이하 MIM형으로 기술함) 소자 및 표면 전도형 전자-방출 소자를 포함한다. FE형 소자의 예로서는 W.P. Dyke W.W. Dolan에 의한 Advance in Electron Physics, 8, 89(1956)의 Field emission과 C.A. Spindt에 의한 J. Appl. Phys., 47, 5284(1976)의 PHYSICAL Properties of thin-film emission cathodes with molybdenum cones등에서 제시된 것들을 들 수 있다.
MIM 소자의 예로서는 C.A. Mead에 의한 J. Appl. Phys., 32, 646(1961)의 Operation of Tunnel-Emission Devices에 기재된 것들을 들 수 있다.
표면 전도형 전자-방출 소자의 예로서는, M.I. Elison에 의해 Radio Eng. Electron Phys., 10, (1965)에서 제안된 것을 들 수 있다.
표면 전도형 전자-방출 소자는 절연 기판 상에 형성된 소규모 영역을 갖는 박막 표면과 평행하게 전류를 강제적으로 흐르게 함으로써 전자들이 방출되어지는 현상을 이용한 것이다. Elison은 이러한 형의 소자의 경우 SnO2박막을 사용하였지만, [G. Dittmer: Thin Solid Films, 9, 317(1972)에서는 Au 박막을 이용한 반면에, [Hisashi Hartwell and C.G. Fonstad: IEEE Trans. ED Conf. 519(1975)]와 [H. Araki et al: Vacuum, Vol. 26, No. 1, p. 22(1983)] 에서는 In2O3/SnO2와 탄소 박막을 사용하였다.
제26도는 M. Hartwell씨에 의해 제안된 전형적인 표면 전도형 전자 방출 소자의 개략도이다. 제26도에서, 참조 번호(121)는 기판을 나타낸다. 참조 번호(122)는 통상적으로 스퍼터링에 의해 H자형의 금속 산화물 박막을 형성하여 준비된 전도성 박막을 나타내며, 이 박막에 대해 후술된 통전화 포밍(energization formaing)으로 기술되는 전류 도통 처리를 행할 때 이 박막 중 일부가 최종적으로 전자 방출 역역(123)이 된다. 제26도에서, 한쌍의 소자 전극간에 배치된 박막은 0.5내지 1mm의 길이 G와 0.1mm의 폭 W'을 갖는다.
종래에는 전자 방출 영역(123)은 표면 전도형 전자 방출 조자의 전도성 박막(122)에 대해 통전화 포밍으로 참조되는 예비 처리를 행함으로써 표면 전도형 전자 방출 소자에서 형성된다.
통전화 포밍 처리에 있어서는, 일정 DC 전압 또는 전형적으로 1V/min의 비율로 상승하는 저속 상승하는 DC 전압을 전도성 박막(122)의 소정의 대향단에 인가시킴으로써, 전도성 박막을 파괴, 변형 또는 변질시켜 전기적으로 고저항성인 전자 방출영역(123)을 형성한다. 따라서, 전자 방출 영역(123)은 전형적으로 균열부 또는 균열부들을 포함하여 이들 균열부로부터 전자들이 방출될 수 있는 전도성 박막(122)의 일부분이다. 일단 전도성 박막에 대해 통전화 포밍 처리를 행하면, 표면 전도형 전자 방출 소자는 전도성 박막(122)에 적정 전압이 인가되어 이 소자에 전류가 흐르게 될 때마다 전자 방출 영역(133)으로부터 전자들을 방출하게 된다.
공지된 표면 전도형 전자 방출 소자들은 상기 M. Hartwell씨의 소자 이외에, 절연 기판, 이 기판상에 형성되며 대향 배치되어 있는 전도성 물질인 한쌍의 전자 전극과, 소자 전극을 연결시키도록 배치되어 있는 다른 전도성 물질의 박막을 포함한다.
전도성 박막에 대해 통전화 포밍을 행하면 전도성 박막에 전자 방출 영역이 형성된다. 통전화 포밍에 사용될 수 있는 기술로서는 상술된 저속 상승하는 전압을 인가시키는 방법과, 전자 방출 소자에 펄스 전압을 인가시켜 펄스 전압의 파고를 서서히 증가시키는 방법이 있다.
전자 방출 소자로부터 방출되는 전자빔의 강도는 통전화 포밍 처리를 행한 전자 방출 소자에 대해 활성화 처리(activation process)를 실행시킴으로써 현저하게 증가될 수 있다. 활성화 처리에 있어서는, 진공실에 배치된 소자에 대해, 진공실의 진공하에 존재하는 유기 물질을 전자 방출 영역에 근접한 위치에 증착시킴으로써 소자상에서 탄소 또는 탄소 화합물이 형성될 수 있도록 펄스 전압을 인가시킨다.
일본 공개 특허원 제6-141670호에서는 표면 전도형 전자 방출 소자, 그 구성 및 이 소자의 제조 방법에 대해 기재되어 있다.
그러나, 표면 전도형 전자 방출 소자를 평면형의 화상 생성 장치에 사용할 경우, 양호한 표시 화상 품질의 달성과 동시에 소자의 전력 소모율을 감소시키는 견지에서 소자의 전자 방출 효율을 개선시키기 위해서는, 소자로부터 전자 방출 결과 발생된 전류(방출 전류 Ie) 대 각 소자를 통해 흐르는 전류(소자 전류If)의 비를 가능한 크게 하는 것이 바람직하다. 방출 전류 대 소자 전류의 비를 크게 하는 것은 특히 다수의 픽셀을 구비하며 다수의 전자 방출 소자들을 배치시켜 구현한 고선명 화상 생성 장치에서는 중요한데, 이것은 이러한 화상 생성 장치가 필요 불가결하게 전력을 높은 비율로 소모하고 전자 방출 소자들이 배치되어 있는 장치의 기판 중 상당 부분을 소자들을 연결시키는 배선이 차지하고 있기 때문이다. 만일 각 전자 방출 소자들이 우수한 방출 효율을 나타내며 적은 전력만을 소모하면, 배선수를 줄일 수 있으므로 화상 생성 장치 전체를 설계하는데 있어서 높은 자유도를 제공할 수 있다.
또한, 밝고 선명한 화상을 얻기 위해서는 각 소자의 전자 방출 효율 뿐아니라 방출 전류 Ie도 개선시킬 필요가 있다.
마지막으로, 전자 방출 소자를 구비한 화상 생성 장치가 장시간의 사용 기간 동안 신뢰성 있게 동작하도록 하기 위해서는, 전자 방출 소자는 전자 방출의 성능을 양호하게 유지할 필요가 있다.
상기한 문제점을 감안해 볼 때, 본 발명의 목적은 특히 전자 방출 효율이 개선된 하나 이상의 전자 방출 소자를 구비한 전자빔 장치 또는 화상 생성 장치를 제공하는데 있다.
본 발명의 다른 목적은 특히 방출 전류를 개선시킨 하나 이상의 전자 방출 소자를 구비한 전자빔 장치 또는 화상 생성 장치를 제공하는데 있다.
본 발명의 또다른 목적은 특히 전자 방출 소자의 전자 방출 효율을 개선시킬 수 있는 이상의 전자 방출 소자를 구비한 전자빔 장치 또는 화상 생성 장치를 구동시키는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 특히 전자 방출 소자의 방출 전류를 개선시킬 수 있는 하나 이상의 전자 방출 소자를 구비한 전자빔 장치 또는 화상 생성 장치를 구동시키는 방법을 제공하는데 있다.
본 발명의 제1실시 양상에 의하면, 전자 방출 소자, 애노드, 상기 전자 방출 소자에 전압 Vf(V)을 인가하는 수단 및 상기 애노드에 다른 전압 Va(V)를 인가시키는 수단을 포함하는 전자빔 장치가 제공되어 있으며, 상기 전자 방출 소자 및 상기 애노드는 거리 H(m)만큼 이격되어 있으며, 상기 전자 방출 소자는 저전위측 전극에 연결된 저전위측 전도성 박막과 고전위측 전극에 연결된 고전위측 전도성 박막 사이에 배치된 전자 방출 영역과 반도체 물질을 함유하며 10nm보다 크지 않은 두께를 갖는 박막을 갖고 있으며, 상기 반도체 함유막은 상기 전자 방출 영역에서부터 상기 고전위측 전극쪽으로 아래식 (1)로 표현된 관계를 만족시키는 길이 L(m)만큼 상기 고전위측 전도성 박막상에 연장되어 있다.
본 발명의 제2실시 양상에 의하면, 저전위측 전극에 연결된 저전위측 전도성 박막과 고전위측 전극에 연결된 고전위측 전도성 박막 사이에 배치된 전자 방출 영역과 밥도체 물질을 함유하며 두께가 10nm보다 크지 않은 막을 갖는 전자 방출 소자와; 거리 H(m)만큼 상기 전자 방출 소자와 이격되어 있는 애노드를 구비한 전자빔 장치를 구동시키는 방법이 제공되어 있으며, 상기 반도체 함유막은 상기 전자 방출 영역에서부터 상기 고전위측 전극쪽으로 길이 L(m)만큼 상기 고전위측 전도성 박막상에서 연장되어지며, 상기 전자빔 장치는 상기 전자 방출 소자에 인가된 전압 Vf(V)와 상기 애노드에 인가된 전압 Va(V)가 다음식(2)으로 표현된 관계를 만족시키도록 구동되어 진다.
제1a도 및 제1b도는 본 발명을 실현하는 제1실시 양상에 따라 준비된 표면 전도형 전자 방출소자의 개략도로서 고전위측 전도성 박막(6)과, 필요할 경우, 소자의 고전위측 소자 전극상에 배치된 전자-스캐터링 평면 형성층(6)을 구비하여, 소자에 부딪치는 외부로부터의 전자들을 탄성력있게 스캐터시키는 고효율성의 전자 스캐터링 평면을 제공한다. 제1a도는 평면도이며 제1b도는 제1a도의 라인 1B-1B를 따라 절취한 측단면도이다. 참조 번호(1)는 절연 기판을 나타내고, 참조 번호(2 및 3)는 저전위측 전극 및 고전위측 소자 전극을 나타내고, 참조 번호(4)는 저전위측 전도성 박막을 나타내고, 참조 번호(7)는 전자 방출 영역을 나타낸다.
전자 스캐터링 평면은 입사 전자들이 고효율적으로 탄성력있게 스캐터되는 두개의 상이한 물질로 이루어진 경계면이다. 전자-스캐터링 평면은 전자 방출 영역(7)에서부터 고전위측 소자 전극(3)쪽으로 고전위측 전도성 박막(5)과, 경우에 따라서는, 고전위측 소자 전극(3)상에서 다음식(3)으로 표현된 관계를 바람직하게 만족시키는 길이 L만큼 연장하여 형성된다.
여기서, Vf는 표면 전도형 전자 방출 소자(8)의 대향 배치된 소자 전극(2와 3)간에 인가되는 전압(소자 전압)이며, Va는 표면 전도형 전자 방출 소자(8)와 후술된 애노드(9)간에 인가되는 전압이며, H는 전자 방출 소자와 애노드 간의 거리이다.
제2도를 참조해 보면, 애노드(9)는 전자를 방출시키기 위해 전자 방출 소자를 구동시킬 때 전자 방출 소자로부터 나오는 전자들을 효율적으로 포착하기 위해 표면 전도형 전자 방출 소자(8)와 대향으로 배치되어 있다.
전자들을 효율적으로 스캐터링 시키는 전자-스캐터링 평면의 작용은 제4도를 참조하여 기술한 아래의 기술과 같이 나타낼 수 있다. 제4도에서, 참조 번호(25)는 진공 공간으로서 이 공간을 통해 외부 전자들이 전자-스캐터링 평면 형성층(26)에 충돌하게 된다. 전자중 일부의 입사 전자들의 트랙을 형성시키는 전자-스캐터링 평면의 표면을 나타내며, 여기서는 단지 하나의 트랙만을 도시하여 참조 번호(28)로 표시하였다.
상기 표면 아래에서 경계면이 형성되어 전자-스캐터링 평면(27)으로서 작용한다. 이 평면은 전자-스캐터링 평면 형성층의 제1층과 제2층의 경계면이나, 또는 전자-스캐터링 평면 형성층과 고전위층 전도성 박막의 경계면으로서 정의 되지만, 그 작용은 두 경우에서 동일하다. 전자 스캐터링 평면 형성층의 표면(26)을 통과하는 전자들 중 일부가 이 전자-스캐터링 평면에서 반사 및 스캐터되어 진공 공간 내로 비행하여 트랙들을 형성하는데, 여기서는 단지 하나의 트랙만이 도시되어 있으며 참조 번호(29)로 표시하고 있다. 전자-스캐터링 평면(27)을 통과하는 나머지 전자들은 최종에는 그들이 갖고 있던 에너지를 상실하게 되어 참조 번호(30)로 도시된 바와 같이 진공 공간내로 다시 비행하지 않게 된다.
따라서, 전자-스캐터링 평면(27)이 진공 공간 내로 다시 비행하는 스캐터된 전자들을 효율적 및 효과적으로 발생시키는 것이 안전한 것으로 여겨진다.
전자-스캐터링 평면 형성층의 표면(26)으로부터 전자-스캐터링 평면(27)까지의 거리 또는 깊이가 너무 크면, 전자들은 그들간에서 이동을 하면서 그들이 갖고 있던 에너지를 상실하게 되어 전자-스캐터링 평면의 전자 스캐터링 효율을 감소시킬 수가 있다.
전자-스캐터링 평면 형성층이 이중층의 구성을 갖을 경우, 양호한 전자 스캐터링 효과를 일으키기 위해 제1 및 제2층을 상이한 물질로 제조한다. 두 층의 물질은 전자-스캐터링 평면이 큰 전위차를 나타내도록 선택하는 것이 바람직하다.
큰 전위차는 두 물질의 전기 음성(electronegativities)과 일함수가 큰 차를 나타날 때 얻어질 수 있다. 이후 기술될 바와 같이, 제1층으로서 반도체 물질, 상술하자면 Si 및 B를 사용하고, 제2층으로서 제3a족(group)금속, 상술하자면 Sr및 Ba 또는 제2a족 금속, 상술하자면 Sr 및 Ba를 사용할 때 양호한 효과를 얻을 수 있다.
그러나, 이들 두 층으로서 사용될 수 있는 물질들은 상기에서 열거된 것에만 한정되지 않고 전자 스캐터링 평면에 대해 고효율성의 탄성 전자 스캐터링 효과를 발생시킬 수 있기만 하면 다른 여러 물질들을 사용할 수 있다.
지금부터 본 발명의 목적에 사용될 수 있는 표면 전도형 전자 방출 소자에 대해서 상세히 기술하기로 한다.
기판(1)으로서 사용될 수 있는 물질들로서는 석영 유리, Na와 같은 불순물을 감소된 농도 레벨로 함유하는 유리, 소다 석회 유리, 소다 석회 유리상에 스퍼터링에 의해 SiO2층을 형성시킨 유리 기판, 알루미나등의 세라믹 물질 및 Si를 포함할 수 있다.
대향 배치되어 있는 저전위측 소자 전극(2)과 고전위측 소자 전극(3)은 임의의 고전도 물질로 제조될 수 있지만, 바람직한 후보 물질로서는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 및 Pd등의 금속과 이들의 화합물과; 유리와 결합하여 Pd, Ag, Au, RuO2등에서 선택된 금속 또는 금속 산화물로 제조된 프린트 가능 전도 물질과; In2O3-SnO2등의 투명 전도 물질과; 폴리실리콘등의 반도체 물질이 있다.
제1a도 및 제1b도를 참조해보면, 소자 전극(2와 3)을 분리시키는 간격 길이 G, 소자 전극들의 길이 W, 저전위측 및 고전위측 전도성 박막(4 및 5)의 형상 및 본 발명에 따른 표면 전도형 전자 방출 소자를 설계하기 위한 다른 요소들은 소자의 용도에 따라 결정될 수 있다. 소자 전극(2와 3)을 분리시키는 간격 길이 G는 수백 나노미터 내지 수백 마이크로미터 사이의 것이 바람직하며, 보다 바람직하기로는 수 마이크로미터 내지 수십 마이크로미터 사이이다.
소자 전극(2와 3)의 길이 W는 소자의 전극 저항과 전자 방출 특성에 따라 수 마이크로미터 내지 수백 마이크로미터 사이인것이 바람직하다. 소자 전극의 막두께 d는 수십 마이크로미터 내지 수 마이크로미터 사이이다.
본 발명에 따른 표면 전도형 전자 방출 소자는 제1 및 제1b도에서 도시된 것과는 다른 구성을 가질 수 있는데, 기판(1)상에 전도성 박막(4 및 5)을 형성시킨 후 대향하는 저전위측 및 고전위측 소자 전극(2 및 3)을 형성시켜 준비할 수 있다.
전도성 박막(4 및 5)은 우수한 전자 방출 특성을 제공하기 위해서는 미립자막인 것이 바람직하다. 전도성 박막의 두께는 소자 전극(2 및 3) 상에서의 전도성 박막의 스텝 커버리지(stepped coverage)와, 소자 전극(2)과 소자 전극(3)간의 전기 저항과, 후술될 포밍 처리를 위한 파라미터와 다른 요인들의 함수로서 정해지는데, 수십분의 1 나노미터 내지 수백 나노미터 사이가 바람직하며, 보다 바람직하기로는 1 나노미터 내지 50 나노미터 사이이다. 전도성 박막(4 및 5)은 통상 102내지 107Ω/간의 시트 저항 Rs을 나타낸다. Rs는 R = Rs(1/W)로 정해진 저항이며, 여기서 t, w 및 1은 박막의 두께, 폭 및 길이를 각각 나타내며, R은 박막의 세로 방향을 따라 정해지는 저항인 것에 주목할 필요가 있다. 또한, 포밍 처리는 본 발명의 목적을 위해 전류 도통 처리에 대해 기술 되었지만, 이것에만 한정되지 않고 박막중에 고저항 상태를 발생시키는 균열부를 형성시키는 여러 처리 단계를 포함할 수 있는 것에 주목할 필요가 있다.
전도성 박막(4 및 5)은 Pd, Pt, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pb 등의 금속과; PdO, SnO2, In2O3, PbO 및 Sb2O3등의 산화물과; HfB2, ZrB2, LaB6, CeB6, YB4및 GdB4등의 붕화물과; TiC, ZrC, HfC, TaC, SiC 및 WC등의 탄화물과; TiN, ZrN 및 HfN등의 질화물등 중에서 주로 선택되는 물질의 미립자로 제조된다.
본문에서 사용된 미립자 막이란 다수의 미립자를 질합시켜 형성된 막으로서 입자들이 개별적으로 산포 배치도는 구조, 및 입자들이 인접 또는 중첩 배치(일부입자들이 집합되며, 전체 구조로서 섬 구조를 형성하는 경우도 포함)되는 구조와 같은 미세한 구조를 갖는다. 본 발명의 목적에 사용될 수 있는 미립자의 직경은 수십분의 1 나노미터 내지 수백 나노미터 사이가 바람직하며, 보다 바람직하기로는 1 나노미터 내지 20 나노미터 사이이다.
지금부터, 본 원에서 사용된 미립자란 용어에 대해 기술하고자 한다.
작은 입자를 미립자라 칭하며, 미립자보다 작은 입자를 초미립자라 칭한다. 초미립자보다 작으며 수백 원자개의 원자로 구성된 입자를 클러스터(cluster)라 칭한다.
그러나 이러한 정의(definition)는 엄격한 것은 아니고, 각 용어의 범주는 처리해야할 입자의 특정 양상에 따라 달리 할 수 있다. 초미립자를 본 발명의 경우에서와 같이 미립자로 총괄적으로 칭하는 경우도 있다.
The Experimental Physics Course No. 14: Surface/Fine Particle(ed., Koreo Kinoshita: Kyoritu Publication, September 1, 1986)에서는 다음과 같이 기재되어 있다. 여기서 기술된 미립자 2~3㎛ 내지 10nm사이의 직경을 갖는 입자를 가리키며, 초미립자는 10nm내지 2~3㎛ 사이의 직경을 갖는 입자를 가리킨다. 그러나, 이러한 정의는 엄격한 것은 아니고 상기 형태의 입자를 단순히 미립자라 칭할 수 있다.
따라서, 이러한 정의는 제한적이지 않다. 2 내지 수백개 원자로 구성된 입자를 클러스터라 칭한다. (Page 195, lines 22-26 참조)
또한, New Technology Development Corporation의 Hayashi의 Ultrafine Particle Project에서는 초미립자의 입자를 보다 작은 입자 크기로 다음과 같이 정의하고 있다.
Creative Science and Technology Promoting Scheme에서 Ultrafine Particles Project(1981-1986)에서는 초미립자를 약 1내지 100nm사이의 직경을 갖는 입자로서 정의하고 있다. 이것은 하나의 초미립자가 약 100내지 108원자의 집합체인 것을 의미한다. 원자의 관점에서 보면, 초미립자는 거대한 또는 매우 거대한 입자이다. (Ultrafine Particle - Creative Science Technology: ed., Chikara Hayashi, Ryoji Ueda, Akira Tazaki; Mita Publication, 1988, page 2, line 1-4).
초미립자보다 작은 입자, 즉 수 내지 수백 원자로 구성된 하나의 입자를 통상 클러스터라 칭한다. (page 2, line 12-13 참조).
상기 일반적인 정의를 고려해 보면, 본 원에서 사용된 미립자란 용어는 하한 수십분의 1 나노미터 내지 1 나노미터에서 상한 수 마이크로미터까지의 범위 내에 있는 직경을 갖는 대다수의 원자 또는 분자의 집합체로 볼 수 있다.
전자 방출 영역(7)이 저전위측 및 고전위측 전도성 박막(4 및 5) 사이에 형성되어 전기적으로 고정항성의 균열부를 갖고 있지만, 그 성능은 전도성 박막(4 및 5)의 두께, 성질 및 물질과, 이후 기술된 통전화 포밍 처리에 따라 결정된다. 전자 방출 영역(7)은 수십분의 1 나노미터 내지 수십 나노미터의 사이의 직경을 갖는 전도성 미립자를 내포할 수 있다. 이러한 전도성 미립자의 물질은 전자 방출부를 포함한 전도성 박막(4 및 5)을 준비하는데 사용될 수 있는 물질 전부 또는 일부를 포함할 수 있다.
후속하여, 전자-스캐터링 평면 형성층(6)이 형성된다. 이것에 대해서는 이중층 구성을 갖는 전자-스캐터링 평면 형성층에 관해 기술하기로 한다. (제17a도는 이러한 이중층 구성을 개략적으로 도시한 것이다).
우선, 전자-스캐터링 평면 형성층(6)의 제2층은 고전위측 전도성 박막(5)상에 형성된다. 이러한 처리에 사용할 수 있는 기술로서는 진공 증착 및 스퍼터링과, MOCVD(금속 유기화학 기상 증착)등의 기술이 포함된다. 이러한 기술중 둘 또는 그 이상을 협력하여 사용할 수 있다.
만일 진공 증착 또는 스퍼터링 기술을 사용하면, 필요한 영역에만 막을 형성시키기 위해 패터닝 처리를 행할 필요가 있다. 반면에 MOCVD 기술을 사용하면, 고전위측 소자 전극(3)과 고전위측 전도성 박막(5)상에 막을 선택적으로 형성시킬 수 있지만, 소자의 표면 구성 또는 다른 요인에 따라 막을 용이하게 성장(grow)시킬 수 있는 영역과, 막을 용이하게 성장시킬 수 없는 영역이 존재할 수 있으므로 형성된 막이 항상 희망의 형상(profile)을 나타내는 것은 아니다. 이러한 경우에는, 전자 방출 영역(7) 부근의 영역에 대해서는 MOCVD를 사용할 수 있으며, 나머지 영역에 대해서는 진공 증착 또는 스퍼터링을 사용할 수 있다.
제층으로서 사용될 수 있는 물질들로서는 제2a 및 3a 족의 금속, 상술하자면 Sr, Ba, Sc 및 La가 있다. 이들 물질중 임의 물질을 후술될 제1층으로서 사용될 수 있는 물질중 하나와 결합시켜 사용할 수 있다. 제2층에 대해 CVD를 하는데 사용될 수 있는 소스 가스로서는 Sr(C11H19O2)3, Ba(C11H19O2)3, Sc(C11H19O2)3, La(C11H19O2)3가 있다.
제1층과 전도성 박막의 경계면이 전자-스캐터링 평면으로서 사용되면 제2층은 필요치 않다는 것에 주목할 필요가 있다. (제17b 또는 이러한 단일층 구성을 개략적으로 도시한 것이다. )
다음에, 제1층이 형성된다. 제2층을 형성하는데 사용될 수 있는 방법들을 제1층에 대해서도 사용할 수 있다. 제1층의 형성에 사용될 수 있는 물질들로서는 반도체 물질이 있지만, Si 또는 B를 사용하는 것이 바람직하다. 제1층의 막두께는 10nm 미만, 바람직하게는 5nm 미만으로 엄격하게 제어할 필요가 있는데, 이것은 제1층의 막두께가 소자의 탄성 전자-스캐터링의 효율에 상당히 영향을 미치기 때문이다. 제1층에 대해 CVD를 하기위해 사용될 수 있는 소스 가스로서는 SiH4및 B(C2H5)3가 있다.
이중 층 구성을 갖는 전자-스캐터링 평면 형성층의 두 성분층이 반드시 연속으로 배치될 필요없이 불연속으로 배치될 수 있다는 것에 주목할 필요가 있다.
지금부터, 식(1)의 우변에 대해 기술하고자 한다.
표면 전도형 전자 방출 소자를 구동시켜 전자들을 방출시키기위해 Vf, H와 Va를 10내지 수십 볼트(V)사이, 2 내지 8 밀리미터(mm) 사이와 1 내지 10 킬로볼트(kv)사이에서 선택한다. 이러한 조건하에서 전자 방출 소자와 애노드에 의해 형성된 전계를 조사해봄으로써, 고전위측 전도성 박막(5) 상에 있는 영역 중의 전자들이 고전위측 전도성 박막(5) 또는 소자 전극(3)에 전달된 하향력을 받게 되는 것을 알 수 있다.
제3도는 참조 번호(10)로 표시된 사선으로 도시된 이러한 영역을 개략적으로 도시한 것이다. 이 영역중의 전자들은 발생된 전계에 의해 하향력을 받게 된다.
이 영역은 전자 방출 영역에서부터 고전위측 소자 전극쪽으로 식(1)의 우변과 동일한 거리 즉,
만큼 연장된다.
전자 방출 영역으로부터 방출되는 전자들 대부분은 전자 방출 영역들에 인가되는 전계의 하향력 때문에 제3도에서 슬래시(slash)로 표시된 영역을 즉시 떠날 수 없으므로 전자-스캐터링 평면 형성층과 충돌하게 된다. 이 층에 의한 입사 전자들이 스캐터 및/또는 흡수된다. 전자들은 그들이 가지고 있던 에너지를 탄성으로 상실하지 않거나 그들이 가지고 있던 에너지의 일부를 비탄성으로 상실하면서 스캐터된다. 또한, 입사 전자들에 의해 2차 전차들이 방출될 수 있다. 비탄성으로 스캐터되고 에너지화 되어 입사 전자에 의해 2차적으로 방출되어진 전자의 에너지 준위는 탄성으로 스캐터된 전자의 에너지 준위보다 낮기 때문에, 비탄성으로 스캐터된 전자들은 전계에 의한 하향력을 극복할 수 없으므로 슬래시로 표시된 영역을 떠날 수 없게 되어 결국에는 고전위측 전도성 박막(5) 또는 소자 전극(3)에 의해 흡수되어 소자 전류 If에 참여하게 된다. 따라서, 탄성으로 스캐터되는 전자들만이 전계에 의한 하향력을 극복할 수 있어 결국에는 슬래시 표시 영역을 벗어나 방출 전류가 발생된다.
전자 방출 영역(7)으로부터 방출되는 전자들은 일정한 광각을 나타낸다. 전자들 중 일부가 제3도의 슬래시 표시 영역을 바로 벗어나 궤적a를 그리면서 애노드(9)로 비행하지만, 대부분의 전자들은 그곳에 존재하는 전계에 의한 하향력에 의해 이끌려져 전자-스캐터링 평면 형성층(6)으로 입사하게 된다. 이들 전자 중 소자의 전자들은 탄성으로 스캐터되어 결국에는 슬래시 표시 영역(10)을 벗어나 애노드(9)에 도달한다. 일단 이들 전자들이 전자 방출 영역에서 식(2)로 표현된 거리만큼 벗어나면, 전계에 의해 이들 전자에 인가된 힘이 상향으로 전달되어 이들 전자들은 제3도에서 도시된 궤적b와 같은 궤적을 그리면서 애노드에 도달할 수 있게 된다.
전자-스캐터링 평면 형성층(6)이 제공되어 있지 않은 경우에도 전자 방출 영역으로부터 방출되는 전자들이 전도성 박막(3)에 의해 넌제로(non-zero)확률로 탄성으로 스캐터될 수 있디만, 전자들이 탄성으로 스캐터되는 확률은 전자-스캐터링 평면 형성층(6)을 배치수시킴으로써 생존(surriving) 전자들의 배율을 증가되고 따라서 소자의 전자 방출 효율도 증가되어짐에 의해 상당히 높아진다. 전자-스캐터링 평면 형성층(6)은 제3도의 슬래시 표시 영역(10)에 바로 인접하는 고전위측 전도성 박막(5) 전체가 피복 되어지도록 행하는 것이 바람직하며, 만일 영역(10)이 어떠한 전도성 박막도 형성되어 있지 않는 고전위측 소자 전극(3)의 표면에 도달한 경우에는, 전극(3)의 표면까지 연장되거나 식(2)로 표현된 길이보다 길게 형성하는 것이 바람직할 수 있다.
본 발명을 실현하는 제2실시양상에 따라 준비된 표면 전도형 전자 방출 소자는, 제1실시 양상의 소자의 구성 성분 이외에도, 적어도 전자 방출 소자(7)에 근접한 영역에서 저전위측 전도성 박막(4)상에 배치된 낮은 일함수의 물질층(83)을 포함한다. 이러한 구성에 의해, 소자의 방출 전류 Ie를 상당히 증가시킬 수 있다.
낮은 일함수 물질층(83)으로서 사용될 수 있는 물질로서는 제2a 및 3a족의 금속이 있는데, 이들 금속은 또한 전자-스캐터링 평면 형성층(6)이 이중층의 구성을 가질 경우 전자-스캐터링 평면 형성층(6)을 구성하는 이중층 중 한 층으로서도 사용될 수 있다. 환언하자면, 두개의 층은 단일 제조 단계에서 형성될 수 있으므로, 본 발명을 실현하는 제1 실시 양상에 따른 전자 방출 소자와 제2실시양상에 따른 소자는 동일한 제조 단계수로 제조될 수 있지만 다른 제조 단계로 제조될 수 있다.
본 발명을 실시하는 제3실시양상에 따라 준비된 표면 전도형 전자 방출 소자는, 본 발명의 제1 실시 양상의 소자의 구성 성분 이외에, 적어도 전자 방출 영역(7)에 근접한 영역에서 저전위측 전도성 박막(4) 상에 배치된 고융점 물질층(84)을 포함한다.
고융점 물질층(6)은 본 발명의 제2 실시양상에 따른 소자의 경우와 같이 전자-스캐터링 평면 형성층(6)에도 사용될 수 있는 물질로 제조된다. 본 발명의 제2 실시 양상에 대해 기술된 상기 제조방법을 사용할 수도 있다. 그러나, 고융점 물질층의 물질은 전자-스캐터링 평면 형성층의 물질층과는 일반적으로 다르다.
고융점 물질층(84)은 저전위측 전도성 박막에 소자를 구동시킬 경우와는 반대의 정(+) 펄스 전압을 인가시키며 적절한 소스 가스를 함유한 분위기 중에서 CVD기술을 사용함으로써 저전위측 전도성 박막에 근접 위치된 전자 방출 영역의 일부 영역에서의 증착에 의해 양호하게 형성될 수 있다.
고융점 물질층(84)으로서 사용될 수 있는 물질로서는 제5와 제6족의 주기율표 중 제4a, 5a, 6a, 7a 및 8a 족의 금속이 있으며, 이들 금속 중 임의의 것을 독립 금속, 합금 또는 이들의 혼합물로서 사용될 수 있다. 보다 상세히 설명하자면, Nb, Mo, Ru, Hf, Ta, W, Re, Os 및 Ir 중 임의의 것을 독립 금속으로서 사용할 수 있는데, 이것은 이들 금속이 2,000℃ 이상의 융점을 나타내기 때문이다. Zr과 Rh 중 어느 하나를 독립 금속으로서 사용할 수 있는데, 이것은 이들이 2,000℃에 가까운 융점을 갖기 때문이다. 본 발명의 목적상, 막이 가열될 때 부분적으로 승화되어 성능이 떨어진다는 견지에서 물질이 1.3×10-3Pa(10-5Torr)의 기압을 일으키는 온도가 특히 중요하다. Pd는 1,100℃에서 상기 기압을 일으키지만, W, Ta, Re, Os 및 Nb의 대응하는 온도는 각각 2,570℃, 2,410℃, 2,380℃, 2,330℃ 및 2,120℃이므로 이들 물질 중 어느 것이라도 본 발명의 목적에 바람직하게 사용될 수 있다.
특히, W를 사용하는 것이 바람직한데, 그 이유는 다른 금속 보다 높은 3,380℃의 고융점을 갖기 때문이다.
CVD에 의해 금속을 증착시키는데 사용될 수 있는 소스 가스로서는, NbF5, NbCl5, Nb(C5H5)(CO)4, Nb(C5H5)2Cl2, OsF4, Os(C3H7O2)3, Os(CO)5, OS3(CO)12, Os(C5H5)2, ReF5, ReCl5, Re(CO)10, ReCl(CO)5, Re(CH3)(CO)5, Re(C5H5)(CO)3, Ta(C5H5)(CO)4, Ta(OC2H5)5, Ta(C5H5)2Cl2, Ta(C5H5)2H3, WF5, W(CO)6, W(C5H5)2Cl2, W(C5H5)2H2및 W(CH3)6이 있다.
고융점 물질층의 배치에 의해, 시간에 따른 표면 전도형 전자 방출 소자의 방출 전류의 감소를 상당히 억제시킬 수 있다.
지금부터, 본 발명을 실현하는 제1 내지 제3실시 양상 중 어느것에 따라 준비된 전자 방출 소자의 전자 방출 성능에 대해서 제7도와 제8a도 및 제8b도를 참조하여 기술하고자 한다.
제7도는 고려중인 형태의 전자 방출 소자의 성능을 측정하기 위한 계측 시스템(gauuging system)으로서 사용될 수 있는 진공실을 구비한 장치에 대한 개략적인 블럭도이다. 제7도를 참조해 보면, 계측 시스템은 진공실(16)과 진공 펌프(17)를 포함하고 있다. 진공실(16)내에 전자 방출 소자가 위치되어 있다. 이 전자 방출소자는 기판(1), 저전위측 및 고전위측 소자 전극(2 및 3), 저전위측 및 고전위측 박막(4 및 5)과, 전자 방출 영역(7)을 포함한다. 비록 제7도에서는 도시되어 있지 않지만, 전자 방출 소자는 전자-스캐터링 평면 형성층, 낮은 일함수 물질층 및/또는 고융점 물질층을 더 포함하고 있다. 이외에 계측 시스템은 소자 전압 Vf를 소자에 인가시키는 전력원(11), 소자 전극(2 및 3) 사이에서 박막(4 및 5)을 통하는 소자 전류 If를 측정하기 위한 전류계(12), 소자의 전자 방출 영역(7)으로부터 방출되는 전자에 의해 발생되는 방출 전류 Ie를 포착하기 위한 애노드(15), 계측 시스템의 애노드(15)에 전압을 인가시키는 고전압원(13) 및 소자의 전자 방출 영역(7)으로 방출되는 전자에 의해 발생된 방출 전류 Ie를 측정하기 위한 다른 전류계(14)를 갖고 있다. 전자 방출 소자의 성능을 측정하기 위해, 전자 방출 소자에서 2 내지 8mm 사이의 거리 H만큼 이격되어 있는 애노드에 1 내지 10kv의 전압을 인가시킬 수 있다.
계측 시스템에 필요한 장비의 진공 게이지와 다른 부품을 포함한 기구(instruments)를, 진공실(16) 내의 전자-방출 소자 또는 전자원의 성능을 희망 분위기하에서 적절하게 테스트하기 위해 진공실(16) 내에 배치시킨다. 진공 펌프(17)는 터보(turbo) 펌프나 회전 펌프 등을 구비한 통상의 고 진공 시스템 및 이온 펌프를 구비한 초고진공 시스템을 갖출 수 있다. 전자원을 내포하고 있는 진공실 전체는 가열기(도시되지 않음)에 의해 250℃까지 가열될 수 있다. 따라서, 이러한 진공 처리 장치는 포밍처리와 후속의 처리들을 행하는데 사용될 수 있다.
참조 번호(18)는 필요할 때마다 진공실 내로 도입되어지는 물질을 저장하고 있는 물질원(substance source)을 나타내며, 앰플(ampule) 또는 실린더 일 수 있다.
참조 번호(19)는 진공실 내로 공급되는 물질의 속도를 조절하는데 사용되는 밸브를 나타낸다.
제8a도는 제7도의 계측 시스템에 의해 전형적으로 측정되어진 소자 전압 Vf와 방출 전류 Ie, 및 소자 전압 Vf와 소자 전류 If 간의 관계를 개략적으로 도시한 그래프이다. Ie가 If의 크기보다 훨씬 더 작은 크기를 갖는다는 사실에 비추어 제8a도에서는 Ie 와 If에 대해 임의로 다른 단위(unit)를 사용한 것에 주목할 필요가 있다. 그래프의 수직 및 수평축은 직선을 나타낸다는 것에 주목해야 한다.
제8a도에서 도시된 바와 같이, 본 발명에 따른 전자-방출 소자는 이후 기술될, 방출 전류 Ie에 대하여 현저한 3가지 특징을 갖고 있다.
(i) 첫째로, 본 발명에 따른 전자-방출 소자는 인가된 전압이 소정 레벨(이후부터 임계 전압으로 지칭되며 제8a도에서 Vth로 표시되어 있음)을 초과할 때 방출 전류 Ie가 갑작스럽고 급격하게 증가하는 반면에, 인가된 전압이 임계 전압 Vth 이하일 경우에는 방출 전류 Ie는 사실상 검출되지 않는다. 달리 말하자면, 본 발명에 따른 전자-방출 소자는 방출 전류 Ie에 대해 명백한 임계 전압 Vth 를 갖는 비선형 소자이다.
(ii) 둘째로, 방출 전류 Ie가 소자 전압 Vf에 크게 좌우되므로, 방출 전류 Ie는 소자 전압 Vf에 의해 사실상 제어될 수 있다.
(iii) 셋째로, 애노드(15)에서 포착되어진 방출된 전하는 소자 전압 Vf의 인가 지속 시간의 함수이다. 환언하자면, 애노드(15)에서 포착된 전하량은 소자 전압 Vf가 인가되어지는 시간에 의해 효과적으로 제어된다.
상기의 현저한 특징들 때문에, 본 발명에 따른 다수의 표면 전도형 전자-방출 소자를 구비한 전자원의 전자-방출 동작과 이러한 전자원을 구비한 화상 생성 움직이치의 전자 방출 동작은 입력 신호에 따라 용이하게 제어될 수 있다. 따라서, 이러한 전자원 및 화상 생성 장치는 기타 여러가지에 응용될 수 있다.
한편, 소자 전류 If는 소자 전압 Vf에 대해 단조 증가하거나(제8a도에서 도시된 바와 같이, 이하에서 MI특성으로 기술함), 전압-제어-부성-저항 특성(이하에서 VCNR 특성으로 기술함)으로 고유한 곡선(제8b도 도시)을 나타내도록 변화될 수 있다. 소자 전류의 이러한 특성들은 제조 방법에 따라 좌우된다.
본 발명은 적용시킬 수 있는 전자 방출 소자의 사용예에 대해 기술하기로 한다.
본 발명을 실현하는 제4실시 양상에 의하면, 전자원 및 화상 생성 장치는 본 발명의 상기 제1내지 제4실시 양상 중 어느 하나에 따른 다수의 전자 방출 소자를 기판상에 배치시키고, 이로서 얻어진 전자원을 포함하며 진공 용기 내에 화상 생성 부재를 포함함으로써 실현될 수 있다.
전자 방출 소자들은 여러 방법으로 기판상에 배치시킬 수 있다.
예를 들어, 다수의 전자 방출 소자들은 한 방향을 따르는 평행행(이후 행 방향으로 칭함)으로 배치될 수 있으며, 각 소자는 대향단에서 배선에 의해 접속되며, 행방향과 수직인 방향을 따르는 (이후 열방향으로 칭함) 전자 방출 소자상의 공간에 배치된 제어 전극(이후 그리드로서 칭함)에 의해 구동 동작되어 사다리형 구성을 실현한다. 이와는 다르게, 다수의 전자 방출 소자들은 X방향으로 따르는 행과 Y 방향을 따르는 열로 배치시켜 매트릭스를 구성할 수 있으며, X 방향과 Y 방향은 서로 수직하며, 동일행상의 전자-방출 소자들은 각 소자의 전극중 하나에 의해 공통 X-방향 배선에 접속되며, 동일 열상의 전자 방출 소자들은 소자의 다른 전극을 통해 공통 Y-방향 배선에 접속된다. 후자의 구성을 단순한 매트릭스 구성이라 칭한다. 지금부터, 단순한 매트릭스 구성에 대해 상세히 기술하기로 한다.
본 발명을 적용시킬 수 있다는 표면 전도형 전자-방출 소자의 상술된 기본적인 세가지 특징 (i) 내지(iii)에 비추어, 임계 전압 레벨 Vth 이상으로 소자의 대향전극에 인가된 펄스 전압의 펄스 파고와 펄스 파 폭을 제어함으로써 전자-방출을 제어시킬 수 있다. 반면에, 소자는 임계 전압 레벨 Vth 이하에서는 실제로 어떠한 전자도 방출시키지 않는다. 따라서, 장치 내에 배열된 전자-방출 소자의 수에는 관계없이, 희망의 표면 전도형 전자-방출 소자들을 선택할 수 있으며 선택된 소자 각각에 펄스 전압을 인가시킴으로써 입력 신호에 응답하여 전자-방출을 제어시킬 수 있다.
제9도는 상기 특성을 이용하기 위해서, 본 발명을 적용시킬 수 있는 다수의 전자 방출 소자들을 배열시켜 구현한 전자원 기판에 대한 개략 평면도이다. 제9도에서, 전자원은 기판(21)과, X 방향 배선(22), Y 방향 배선(23), 표면 전도형 전자 방출 소자(24) 및 결선(25)을 포함한다.
기판상에는 X-방향 배선(22)이 전체 m개 제공되어 있으며, 배선(22)은 Dx1, Dx2, …, Dxm으로 표시되며, 진공 증착, 프린팅 또는 스퍼터링에 의해 형성된 전도성 금속으로 제조된다. 이들 배선들은 필요할 경우, 모든 표면 전도형 전자 방출 소자에 사실상 동일한 전압이 인가될 수 있도록 물질, 두께 및 폭에 대해 설계된다. Y-방향 배선(23)들은 전체 n개 배열되어 있으며 Dy1, Dy2, …, Dyn으로 표시되며, 이들 물질, 두께 및 폭은 X-방향 배선(22)과 동일하다. m개의 X-방향 배선(22)과 n개의 Y-방향 배선(23) 사이에 층간 절연층(도시되지 않음)이 배치되어 이들 배선들을 서로 전기적으로 절연시킨다. 여기서, m 및 n은 모두 정수이다.
층간 절연층(도시되지 않음)은 전형적으로 SiO2로 제조되며 절연 기판(21)의 표면 전체 또는 표면 일부 상에 진공 침착, 프린팅 또는 스퍼터링에 의해 희망하는 형상이 나타나도록 형성된다. 예를 들어, X 방향 배선(22)이 형성되어진 기판(21)의 표면 전체 또는 일부상에 형성될 수 있다. 층간 절연층의 물질, 두께 및 제조 방법은 X-방향 배선(22) 중 임의 배선과 Y-방향 배선(23) 중 임의 배선 간의 교차부에서 측정할 수 있는 전위차에 견뎌낼 수 있도록 선택된다. X 방향 배선(22)과 Y 방향 배선(23)은 외부 단자를 형성하도록 인출되어진다.
각각의 표면 전도형 전자-방출 소자(24)의 대향 배열된 전극(도시되지 않음)은 m개의 X-방향 배선(22) 중 관련된 배선과 n개의 Y-방향 배선(23)중 관련된 배선에, 전도성 금속으로 제조된 결선(25)에 의해 접속되어진다.
소자 전극의 물질과, m개의 X-방향 배선(22), n개의 Y-방향 배선(23)으로부터 연장하는 결선(25)의 전도성 물질은 성분으로서 동일하거나 또는 공통 원소를 포함할 수 있다. 이와는 다르게, 이들은 서로 다른 물질일 수 있다. 통상적으로 이들 물질들은 소자 전극용으로 열거된 후보물질에서 적절하게 선택될 수 있다. 소자 전극과 결선이 동일한 물질로 제조되면, 이들을 결선과 구별없이 소자 전극으로 총괄적으로 칭할 수 있다.
X-방향 배선(22)은 표면 전도형 전자-방출 소자(24) 중 선택된 행에 주사 신호를 인가시키기 위한 주사 신호 인가 수단(도시되지 않음)에 전기 접속되어 있다.
반면에, Y-방향 배선(23)은 표면 전도형 전자-방출 소자(24)중 선택된 열에 변조 신호를 인가시켜 선택된 열을 입력 신호에 따라 변조시키기 위한 변조 신호 발생수단(도시되지 않음)에 전기 접속되어 있다. 각각의 표면 전도형 전자-방출 소자에 의가해야할 구동 신호는 해당 소자에 인가되는 주사 신호와 변조 신호의 전압차로서 표현되는 것에 주목해야 한다.
상기 구성에 의해, 소가 각각은 단순 매트릭스 배선 구성에 의해 독립적으로 선택되어 구동 동작될 수 있다.
지금부터, 상술된 단순한 매트릭스 구성의 전자원을 갖는 화상 생성 장치에 대해 제10, 11a, 11b 및 12도를 참조하면서 기술하기로 한다. 제10도는 화상 생성 장치의 일부를 절단한 개략 사시도이며, 제11a 및 11b도는 제 10도의 화상 생성 장치에 사용될 수 있는 형광막의 가능한 두가지 구성을 나타내는 개략도이며, 제12도는 NTSC텔레비전 신호에 따라 동작하는 제10도의 화상 생성 장치의 구동 회로에 대한 블럭도이다.
우선 화상 생성 장치의 표시 패널의 기본 구성을 나타내는 제10도를 참조해 보면, 다수의 전자-방출 소자를 포함하고 있는 상술된 형의 전자원 기판(21)과, 전자원 기판(21)을 견고하게 보유시키는 배면판(31)과, 유리 기판(33)의 내면 상에 형성된 형광막(34)과 메탈 백(35)을 적층시켜 준비된 면판(36) 및, 프릿 유리(frit glass)에 의해 배면판(31)과 면판(36)을 결합되는 지지 프레임(32)을 구비하고 있다.
참조 번호(37)는 대기 또는 질소중에서 10분 이상간 400 내지 500℃로 베이킹되어 용접 밀봉 및 기밀 용접되는 밀봉부를 나타낸다.
제10도에서, 참조 번호(24)는 각 전자-방출 소자를 나타내고, 참조 번호(22 및 23)는 각 전자 방출 소자의 각 소자 전극에 접속된 X-방향 배선과 Y-방향 배선을 나타낸다.
상기 실시예에서 밀봉부(37)가 면판(36), 지지 프레임(32) 및 배면판(31)으로 형성되었지만, 배면판(31)은 주로 기판(21)을 보강하기 위해 제공되는 것이기 때문에 기판(21)이 그 자체로 충분히 강하다면 배면판(31)을 생략할 수 있다. 이러한 경우, 별도의 배면판(31)을 필요로 하지 않아 지지 프레임(32)이 기판(21)에 직접 결합될 수 있으므로 밀봉부(37)는 면판(36), 지지 프레임(32) 및 기판(21)으로 구성된다. 밀봉부(37)의 전체 강도는 면판(36)과 배면판(31) 사이에 스페이서(도시 되지 않음)라 칭하는 다수의 지지 부재를 배열시킴으로써 증가시킬 수 있다.
제11a 및 11b도는 형광막에 대한 가능한 두가지 구성을 나타낸다. 표시 패널이 흑색 화상 및 백색 화상을 나타내는데 사용될 경우, 형광막(34, 제10도)은 단일의 형광체만을 구비하지만, 칼라 화상을 표기하기 위해서는 흑색 전도 부재(38)와 형광체(39)를 구비해야 하는데, 흑색 전도 부재는 형광체의 구성에 따라 흑색 스트라이프 또는 흑색 매트릭스의 부재로서 불리워진다. 흑색 스트라이프 또는 흑색 매트릭스의 부재는 칼라 표시 패널에서 서로 다른 3원색의 형광체가 덜 구분되게 만들어지고 표시된 화상의 콘트라스트가 형광막에 의해 반사된 외부 광에 의해 감소되는 악영향을, 주위 영역을 흑색화시킴으로써 약화시키기 위해 배열된 것이다. 흑색 스트라이프 주 성분으로서 통상 흑연을 사용하지만, 낮은 광 투과도와 반사도를 갖는 다른 흑색 전도 물질을 사용할 수 있다.
흑색 및 백색 또는 칼라 표시에는 상관없이 유리 기판상에 형광 물질을 도포시키는데는 침전 또는 프린팅 기술을 적당하게 사용한다. 형광막(34)의 내면 상에는 통상의 메탈 백(35)이 배열된다. 금속 백(35)은 형광체로부터 방출되어 밀봉부의 내측으로 전달되는 광선을 면판(36)쪽으로 반사되도록 하게 함으로써 표시패널의 휘도를 증가시키고, 전자 빔에 가속 전압을 인가시키기 위한 전극으로서 사용하고, 밀봉부의 내부에서 발생된 음이온이 형광체에 부딪칠 때 초래될 수 있는 형광체의 손상을 보호하기 위해서 제공된 것이다. 메탈 백(35)은 형광막을 형성한 후 형광막의 내면을 평탄화시키고(통상 필르밍이라 칭하는 처리시에) 진공 증착에 의해 형광막 상에 A1막을 형성시킴으로써 준비된다.
형광막(34)의 전도율을 증가시키기 위해 면판(36) 상에 형광막(34)의 외면에 대향하여 투명전극(도시되지 않음)을 형성시킬 수 있다.
칼라 표시를 포함할 경우, 상기 열거된 밀봉부의 부품들을 서로 결합시키기 전에 칼라 형광체와 전자-방출 소자의 각 셋트를 정확하게 배열시키는 것에 주의를 기울여야 한다.
지금부터, 제10도에서 도시된 화상 생성 장치를 제조하는 방법에 대해 기술하기로 한다.
제13도는 본 발명에 따른 화상 생성 장치를 제조하는데 사용할 수 있는 진공처리 시스템의 개략적인 블럭선도이다. 제13도에서, 화상 생성 장치(51)는 진공 시스템의 진공실(53)에 배기 파이프(52)를 통해 연결된다. 진공실(53)은 또한 게이트 밸브(54)를 통해 전공 펌프 장치(55)에도 연결된다. 압력 게이지(56), 4극질량(Q-질량) 분광계(57) 및 다른 기구를 진공실(53)내에 배치시켜 진공실 내의 가스의 내부 압력과 부분 압력을 측정한다. 화상 생성 장치(51)의 밀봉부(37)의 내부 압력을 직접 측정하는 것은 곤란하기 때문에, 진공실(53)의 내부 압력과 다른 측정 가능한 요소를 측정함으로써 제조 작업 파라미터를 제어한다.
진공실(53)에 가스 공급선(58)을 연결시킴으로써 작업에 필요한 가스 물질을 도입시켜 진공실 내의 분위를 제어한다. 가스 공급선(58)의 다른 단은 물질원(60)에 연결되어 있으며, 이 물질원(60)은 진공실 내로 공급되는 물질을 포함하고 있는 앰플 또는 실리더 일 수 있다. 가스 공급선에 공급 속도 제어 수단(59)을 배치시켜 물질원(60) 중의 물질이 진공실로 공급 되어지는 속도를 제어한다. 보다 상술하자면, 공급 속도 제어 수단은 공급되는 물질의 종류에 따라 누설 가스 속도를 제어시킬 수 있는 저속 누설 밸브이거나 또는 질량 흐름 제어기 일 수 있다.
밀봉부(37)의 내부를 제13도에서 도시된 장치에 의해 탈기시킨후, 화상 생성 장치에 대해 포밍 처리를 행한다. 이 처리는 Y 방향 배선(23)을 공통 전극(61)에 연결시켜 1 배선씩의 원리에 따라 각 X 방향 배선(22)에 연결된 전자 방출 소자에 펄스 전압을 인가시킴으로써 행해질 수 있다. 인가되는 펄스 전압의 파형, 포밍처리가 종료되는 조건 및 포밍 처리에 관련된 다른 요소들은 단일 전자 방출 소자의 포밍 처리에 대한 상기 기술을 참조하여 적절하게 선택될 수 있다. 제4도에서, 참조 번호(63)는 통과하는 전류를 측정하는 저항을 나타내고, 참조 번호(64)는 전류를 측정하는 오실로스코프를 나타낸다. 포밍 처리를 완료한 후, 전자-스캐터링 평면 형성층을 형성한다.
전자-스캐터링 평면 형성층을 형성하는 처리중에, 밀봉부 내에 형성되는 층의 물질에 따라 적절하게 선택된 소스 가스를 도입시키고 펄스 전압을 각 전자 방출 소자에 CVD에 의해 인가시킨다. 포밍 처리에 사용된 배선 구성을 이 처리에도 사용될 수 있다. 전자-스캐터링 평면 형성층의 형성 완료후에 낮은 일함수 물질층 또는 고융점 물질층이 저전위측 전도성 박막에 형성되면 이러한 처리에 적합한 소스 가스를 도입시키고 상기 펄스 전압을 인가시킨다. 그러나, 인가되는 펄스 전압의 극성은 상기에서 사용된 것과는 반대로 되는 것에 주목할 필요가 있다.
밀봉부를 준비하여 기밀 용접하기 전에, 낮은 일함수 물질층 또는 고융점 물질층을 형성하는 처리에 이르기까지 포밍 처리의 적어도 일부를 실행할 수 있다.
밀봉부(37)는 밀봉부 내부의 분위기가 충분히 낮은 압력으로 감소되어 내부에 포함되어 있던 유기 물질들이 만족스럽게 제거될 때까지 80 내지 250℃로 밀봉부를 가열시키면서, 배기 파이프가 버너에 의해 가열 용융되어 기밀 용접된 때 이온 펌프와 흡수 펌프로 구성되며 배기 파이프를 사용함으로써 오일을 사용하지 않는 무오일 펌프 장치 등의 진공 펌프 장치(55)에 의해 탈기된다. 이후에, 밀봉부(3)를 밀봉 용접한 후 밀봉부(37)의 내부에서 달성된 진공도를 유지시키기 위해 게터 처리(getter process)를 행할 수 있다.
게터 처리중에, 밀봉부(37)의 소정 위치에 배치되어 있는 게터(도시 안됨)를 저항 가열기(heater) 또는 고주파수 가열기에 의해 가열시켜 밀봉부(37)의 밀봉 직전 또는 직후에 증발에 의해 막을 형성한다. 게터는 전형적으로 주성분으로서 Ba를 포함하며 증발에 의해 증착된 막의 흡수 작용에 의해 밀봉부(37)내의 진공도를 유지시킬 수 있다.
지금부터, NTSC 텔레비전 신호에 따른 텔레비전 화상을 표기하기 위해 단순 매트릭스 구성의 전자원을 구비한 표시 패널을 구동시키기 위한 구동 회로에 대해 제12도를 참조하여 설명하기로 한다. 제12도에서, 참조 번호(41)는 표시 패널을 나타낸다. 이외에, 상기 구동 회로는 주사 회로(42), 제어 회로(43), 시프트 레지스터(44), 라인 메모리(45), 동기 신호 분리 회로(46) 및 변조 신호 발생기(47)을 포함한다. 제12도에서 Vx 및 Va는 DC 전압원을 나타낸다.
표시 패널(41)은 단자 Dox1 내지 Doxm, Doy1 내지 Doyn 및 고 전압 단자 Hv를 통해 외부 회로에 접속되고, 단자 Dox1 내지 Doxm은 M개의 행과 N개의 열을 갖는 매트릭스 형태로 배열된 다수의 표면 전도형 전자-방출 소자를 포함하는 장치 내의 전자원의 (N개의 소자의) 행을 하나씩 순차적으로 구동시키기 위한 주사 신호를 수신하도록 설계되어 있다.
한편, 단자 Doy1 내지 Doyn은 주사 신호에 의해 선택된 행의 표면 전도형 전자-방출 소자의 각각의 출력 전자 빔을 제어하기 위한 변조 신호를 수신하도록 설계되어 있다. 고 전압 단자 Hv에는 전형적으로 10KV 레벨 근방의 DC전압이 DC 전압원 Va에 의해 공급되고, 이 전압은 선택된 표면 전도형 전자-방출 소자의 형광체를 통전시키기에 충분히 높은 것이다. 주사 회로(42)는 다음과 같은 방식으로 동작한다. 주사 회로는 M개의 스위칭 소자(제12도에는 소자 SI 및 Sm만이 상세하게 도시됨)를 포함하고, 이들 각각은 DC 전압원 Vx의 출력 전압 또는 0[V](접지 전위 레벨)을 취하고 표시 패널(41)의 단자 Dox1 내지 Doxm중 하나와 접속된다. 스위칭 소자 S1 내지 Sm 각각은 제어회로(43)로부터 공급된 제어 신호 Tscan에 따라 동작하고 FET와 같은 트랜지스터를 결함함으로써 준비될 수 있다.
이 회로의 DC 전압원 Vx는 표면 전도형 전자-방출 소자의 성능으로 인해 주사되지 않은 소자에 인가된 임의의 구동 전압(또는 전자-방출에 대한 임계 전압)이 임계 전압 이하로 감소되도록 정전압을 출력하도록 설계되어 있다.
제어 회로(43)는 화상이 외부적으로 공급된 비디오 신호에 따라 적절히 표시될 수 있도록 관련된 소자들의 동작을 조정한다. 또한 회로(43)는 아래에 설명되는 동기 신호 분리 회로(46)로부터 공급된 동기 신호 Tsync에 응답하여 제어 신호 Tscan, Tsft 및 Tmry를 발생시킨다.
동기 신호 분리 회로(46)는 외부적으로 공급된 NTSC 텔레비전 신호로부터 동기 신호 성분과 휘도 신호 성분을 분리하며 공지된 주파수 분리(필터) 회로를 이용하여 용이하게 구현시킬 수 있다. 동기 신호 분리 회로(46)에 의해 텔레비전 신호로부터 추출된 동기 신호가 잘 알려진 바와 같이 수직 동기 신호와 수평 동기 신호로 구성되어 있지만, 이것은 성분 신호에 관계없이 편의상 여기서는 간단히 Tsync로 표시하기로 한다. 한편, 텔레비전 신호에서 인출되어 시프트 레지스터(44)에 공급되는 휘도 신호는 편의상 DATA 신호로서 표시된다.
시프트 레지스터(44)는 제어 회로(43)로부터 공급된 제어 신호 Tsft에 따라 시계열 방식으로 직렬로 공급되는 DATA 신호에 대해 직렬/병렬 변환을 각 라인마다 행한다. (바꾸어 말하면, 제어 신호 Tsft는 시프트 레지스터(44)의 시프트 클럭으로서 동작한다. ) 직렬/병렬 변환이 행해진(N개의 전자-방출 소자의 구동 데이타 셋트에 대응하는) 1 화상 라인의 데이타 셋트가 n개의 병렬 신호 Idl 내지 Idn으로서 시프트 레지스터(44)에서 출력된다.
라인 메모리(45)는 제어 회로(43)에서 나온 제어 신호 Tmry에 따라 필요한 시간 주기 동안 신호 Idl 내지 Idn인 I 화상 라인의 데이타 셋트를 저장하는 메모리이다.
저장된 데이타는 Id'1 내지 Id'n으로서 출력되어 변소 신호 발생기(47)에 공급된다.
상기 변조 신호 발생기(47)는 실제로는 표면 전도형 전자-방출 소자의 동작을 적절히 구동하고 변조하는 신호원이고, 이 소자의 출력 신호는 단자 Doy1 내지 Doyn을 통해 표시 패널(41) 내의 표면 전도형 전자-방출 소자에 공급된다.
상술한 바와 같이, 본 발명을 적용시킬 수 있는 전자 방출 소자는 방출 전류 Ie가 다음과 같은 특징이 있다. 우선 분명한 임계전압 Vth가 존재하며 소자는 임계 전압을 초과하는 전압만이 인가되어질 때 전자를 방출시킨다. 둘째, 방출 전류 Ie의 레벨은 임계 전압 레벨 Vth 이상으로 인가된 전압 변화의 함수로서 변화한다.
보다 상세히 기술하자면, 펄스형 전압이 본 발명에 따른 전자-방출 소자에 인가될 때, 인가된 전압이 임계 레벨 미만인한 방출 전류는 실제로 발생되지 않고, 반면에 일단 인가된 전압이 임계 레벨 이상으로 상승하면 전자 빔이 방출된다.
여기서 주목하여야 할 것은, 우선적으로 출력 전자 빔의 강도는 펄스형 전압의 피크 레벨 Vm을 변화시킴으로써 제어될 수 있다는 것이다. 또한, 전자 빔의 전하의 총량은 펄스 폭Pw을 변화시킴으로써 제어될 수 있다.
그러므로, 입력 신호에 응답하여 전자-방출 장치를 변조시키는데는 전압 변조 방법 또는 펄스 폭 변조 방법을 사용할 수 있다. 전압 변조의 경우, 전압 변조형 회로가 변조 신호 발생기(47)로서 사용되어, 펄스형 전압의 피크 레벨이 입력 데이타에 따라 변조되는 한편, 펄스 폭은 일정하게 유지된다.
반면에, 펄스 폭 변조의 경우에는, 펄스 폭 변조형 회로가 변조 신호 발생기(47)로서 사용되어, 인가된 전압의 펄스 폭은 입력 데이타에 따라 변조되는 반면, 인가된 전압의 피크 레벨은 일정하게 유지된다. 상기에서 특정하게 언급되지 않았지만, 시프트 레지스터(44) 및 라인 메모리(45)는 직렬/병렬 변환 및 비디오 신호의 기억이 주어진 속도로 행해지는 한 디지탈 또는 아날로그 신호형으로 될 수 있다.
만일 디시탈 신호형 소자가 사용된다면, 동기 신호 분리 회로(46)의 출력 신호 DATA는 디지탈화될 필요가 있다. 그러나, 이러한 변환은 동기 신호 분리 회로(46)의 출력에 A/D 변환기를 배치함으로써 용이하게 수행될 수 있다. 물론 라인 메모리(45)의 출력 신호가 디지탈 신호인지 또는 아날로그 신호인지에 따라 변조 신호 발생기(47)로서 다른 회로를 사용할 수 있다. 디지탈 신호를 사용한 경우, 공지된 형의 D/A 변환기를 변조 신호 발생기(47)로서 사용할 수 있고 필요한 경우, 증폭기 회로를 부가적으로 사용할 수 있다. 펄스 폭 변조의 경우에는, 변조 신호 발생기(47)는 고속 발진기, 상기 발진기에 의해 발생된 파의 수를 계수하는 카운터 및 카운터의 출력과 메모리의 출력을 비교하는 비교기를 결합한 회로를 사용함으로써 구현될 수 있다. 필요한 경우, 변조된 펄스 폭을 갖는 비교기의 출력 신호의 전압을 본 발명에 따른 표면 전도형 전자-방출 소자의 구동 전압의 레벨까지 증폭시키는 증폭기를 부가할 수 있다.
한편, 전압 변조에 아날로그 신호를 사용한 경우, 공지된 연산 증폭기를 포함하는 증폭기 회로를 변조 신호 발생기(47)로서 사용할 수 있고, 필요한 경우 레벨시프트 회로를 부가할 수 있다. 펄스 폭 변조의 경우, 공지된 전압 제어형 발진 회로(VCO)를, 경우에 따라, 표면 전도형 전자-방출 소자의 구동 전압까지 전압을 증폭시키는 다른 증폭기와 함께 사용할 수 있다.
본 발명을 적용시킬 수 있는 상기 구성의 화상 생성 장치의 경우에, 전자-방출 소자는 전압이 외부 단자 Dox1 내지 Doxm 및 Doy1 내지 Doyn에 의해 인가될 때 전자를 방출시킨다. 다음에 발생된 전자 빔은 고 전압 단자 Hv에 의해 메탈 백(35) 또는 투명 전극(도시 안됨)에 고 전압을 인가함으로써 가속화된다. 가속화 된 전자가 최종에는 형광막(34)과 충돌하여, 글로우(glow)하게 됨으로써 화상을 생성시킨다.
화상 생성 장치의 상술한 구성은 본 발명을 적용시킬 수 있는 예에 불과하며 다양한 변경이 이루어질 수 있다. 이러한 장치에 사용될 TV 신호 시스템은 특정한 것에 제한되지 않고, NTSC, PAL 또는 SECAM과 같은 임의의 시스템과 함께 사용할 수 있으며, 다수의 픽셀을 포함하는 대형 표시 패널에 사용될 수 있기 때문에 많은 수의 주사선(전형적으로 MUSE 시스템과 같은 고 선명도 TV시스템)을 포함하는 TV신호에 특히 적합하다.
지금부터, 기판 상에 사다리형으로 배치된 다수의 표면 전도형 전자-방출 소자를 포함하는 전자원 및 이러한 전자원을 포함하는 화상 생성 장치에 대해 제15도 및 제16도를 참조하여 설명하기로 한다.
먼저 사다리형 구성을 갖는 전자원을 개략적으로 나타낸 제15도를 참조하면, 참조 번호(21)는 전자원 기판을 표시하고, 참조 번호(24)는 기판 상에 배열된 표면 전도형 전자-방출 소자를 표시하며, 참조 번호(22)는 표면 전도형 전자-방출 소자(24)를 연결시키는 (X 방향) 배선 Dx1 내지 Dx10을 나타낸다. 전자-방출 장치(24)는 각각 다수의 소자를 갖는 다수의 소자 행을 포함하는 전자원을 형성하기 위해 (이후 소자 행이라고 칭하는) 행으로 배열된다. 각 소자 행의 표면 전도형 전자-방출 소자는 이들이 적절한 구동 전압을 한쌍의 공통 배선에 인가함으로써 독립적으로 구동될 수 있도록 한쌍의 공통 배선에 의해 서로 평행하게 전기적으로 접속된다. 보다 구체적으로 말하면, 전자-방출 임계 레벨을 초과하는 전압은 전자를 방출하도록 구동될 소자 행에 인가되는 반면에, 전자-방출 임계 레벨 이하의 전압은 나머지 소자 행에 인가된다. 이와는 다르게, 2개의 인접한 소자 행들 사이에 배치된 임의의 2개의 외부 단자는 단일의 공통 배선을 공유할 수 있다. 따라서, 예를 들어, 공통 배선 Dx2 내지 Dx9 중에서, Dx2 및 Dx3는 2개의 배선 대신에 단일의 공통 배선을 공유할 수 있다.
제16도는 전자-방출 소자의 사다리형 구성을 갖는 전자원을 포함한 화상 생성 장치의 표시 패널의 개략 사시도이다. 제16도에서, 표시 패널은 전자들이 통과하게 되는 다수의 구멍(72)를 갖고 있는 그리드 전극들(71)과, 외부단자(74), 즉 G1, G2, …, Gn 셋트와 함께 각 그리드 전극(71)에 연결된 외부 단자(73), 즉 Dox1, Dox2, …, Doxm와 전자원 기판(21)을 구비한다. 제16도의 화상 생성 장치는 주로 전자원 기판(21)과 면판(36) 사이에 그리드 전극(71)을 갖는다는 점에서 제10도의 단순 매트릭스 구성의 화상 생성 장치와는 다르다.
제16도에서, 스트라이프형 그리드 전극(71)은 표면 전도형 전자 방출 소자로 부터 방출된 전자 빔들을 변조시키기 위해 사다리형 소자행에 대해 수직으로 배치되어 있으며, 전자 빔을 통과시키기 위한 원형의 관통 구멍(72)을 각 표면 전도형 전자 방출 소자와 대응 관계로 구비하고 있다. 그러나, 스트라이프형 그리드 전극이 제16도에 도시되어 있지만, 전극의 형상 및 위치는 이것에만 제한되지 않는다. 예를 들어, 이들은 망형 구멍을 구비할 수 있고 표면 전도형 전자-방출 소자 주위 또는 가까이에 배열될 수 있다.
그리드용 외부 단자(73) 및 외부 단자(74)는 제어 회로(도시 안됨)에 전기적으로 접속된다.
상술한 구성을 갖는 화상 생성 장치는 한 행씩 전자-방출 소자를 구동(주사)하는 동작과 동기하여 화상의 단일 라인 마다 그리드 전극의 행에 변조 신호를 동시에 인가함으로써 전자 빔이 조사되도록 동작될 수 있으므로 화상이 한 라인씩 표시될 수 있다.
그러므로, 본 발명에 따르고 상술한 구성을 가지는 표시 장치는 텔레비전 방송용 표시 장치, 원격지간 화상 회의용 단말장치, 정지 및 동 화상용 편집 장치, 컴퓨터 시스템용 단말장치, 감광성 드럼을 포함하는 광 프린터 및 기타 여러가지로 동작할 수 있기 때문에 여러 분야의 산업 및 상업에 응용할 수 있다.
[실시예]
지금부터, 본 발명을 실시예를 통해 기술하고자 한다.
[실시예 1 내지 3, 비교예 1 및 2]
제17a도는 이들 실시예에서 준비된 표면 전도형 전자 방출 소자의 구성을 개략적으로 도시한다.
제17a도를 참조해 보면, 도시된 소자는 기판(1), 소자 전극(2 및 3), 전도성 박막(4 및 5), 전자-스케터링 평면 형성층(6) 및 전자 방출 영역(7)을 포함한다.
이들 각 실시예에서, 전자-스캐터링 평면 형성층(6)은 전도성 박막(5)상에 형성된 제1층(81) 및 제2층(82)의 이중 층 구성을 갖는다.
각 전자 방출 소자를 제조하는데 사용된 처리에 대하여 제18a내지 18f도를 참조하면서 기술하고자 한다.
단계-a:
소다 석회 유리 기판(1)을 중성 세제, 정제수 및 유기 용매로 완전히 세정시킨 후, 진공 중착에 의해 Ti막 및 Ni막을 두께 5nm와 100nm로 순차 형성시켰다. 그후 포토레지스트(AZ1370 : Hoechst corporation에서 시판)를 도포하여 베이킹 시킴으로써 레지스트 층을 형성하였다. 그 후, 포토마스크를 사용하여 노광시키고 광화학적으로 현상시켜 3㎛의 거리(간격 길이) G로 분리되어 있으며 300㎛의 길이 W(제1a도 참조)를 갖는 한쌍의 소자 전극(2 및 3)에 대한 패턴을 형성하였다. (제18a도).
단계 -b:
진공 중착에 의해 100nm의 막두께로 Cr막을 형성시킨 후 포토레지스트(RD-2000N-41: Hitachi chemical co., Ltd. 에서 시판)를 도포시킨 후 베이킹시켜 레지스트 층을 형성하였다. 그 후, 포토 마스크를 사용하여 노광 및 광화학적으로 현상시켜 전도성 박막의 패턴에 대응하는 구멍을 형성시켰다. 전도성 박막의 해당 영역에서 습식에 칭에 의해 Cr막을 제거시킨 후 레지스트층을 아세톤로 용해시킴으로써 제거시켜 Cr 마스크(83)를 형성시켰다. (제18b도).
단계-c:
Pd아민 착화물 용액(ccp4230: Okuno Pharmaceutical Co., Ltd)을 Cr 마스크에 스피너에 의해 대기중에서 도포시키고 10분간 300℃로 베이킹시켜 PdO 미립자 막을 형성하였다. 다음에 Cr 마스크(83)를 습식 에칭에 의해 제거시키고 Pdo 미립자 막을 리프트 오프(lift-off)시켜 희망의 상을 갖는 전도성 박막(86)을 얻었다. (제18c도).
단계-d:
소자를 제7도에서 개략적으로 도시된 진공 처리 시스템의 진공실 내에 위치시키고 진공 처리 시스템의 진공실(16)을 2.7×10-3Pa의 압력까지 탈기시켰다.
후속하여, 소자 전극(2와 3) 간에 펄스 전압을 인가시켜 전도성 박막에 전류를 흐르게 함으로써 통전화 포밍 처리를 실행하였다.
포밍 처리에 사용된 펄스 전압은 피크값이 제6b도에서 도시된 바와 같이 시간에 따라 서서히 증가하는 삼각형 펄스 전압이었다. 펄스 전압은 T1 = 1msec의 펄스폭과 T2 = 10msec의 펄스 간격을 가졌다. 통전화 포밍 처리 중에, 포밍 펄스 전압의 간격에 0.1V의 여분의 펄스 전압(도시 안됨)을 삽입시켜 전도성 박막의 저항을 측정하였으며 저항이 1㏁을 전과하였을 때 통전화 포밍 처리를 종료시켰다.
그 결과, 전도성 박막 중 일부에서 전자 방출 영역을 구성하는 균열부(7)가 형성되어 전도성 박막은 박막(4)과 다른 박막(5)으로 분리되었다. (제18d도).
단계-e:
후속하여, 전자-스케터링 평면 형성층의 제2층(82)을 MOCVD에 의해 전도성 박막상에 형성 시켰다. 그 다음에, 소자를 제7도의 진공실(16) 내에서 150℃까지 가열시켰다. 16V의 파고, T1 = 1mse의 펄스 폭 및 T2= 10msec의 펄스 간격을 갖는 삼각형 펄스 전압을 소자에 인가시킨 후, 시스템의 물질원(18)으로부터 소스 가스로서 La(C11H19O2)3를 진공실(16) 내로 도입시켜 밸브(19)를 조정함으로써 진공실에서 10-2Pa 내지 수 Pa의 압력이 발생된다.
이러한 처리가 30분 동안 계속되어 La로 이루어지는 전자-스캐터링 평면 형성층의 제2층(82)이 형성되었다. 막두께는 약 70nm이었다. (제18e도).
단계-f:
그후, 전자-스캐터링 평면 형성층의 제1층(81)을 형성하였다.
상기 단계에서 도입되어 진공실에 잔류하던 La(C11H19O2)3를 제거시킨 후, 소자에 동일의 펄스 전압을 인가시키고 진공실 내로 (C2H5)3B를 도입시킴으로써 B로 이루어지는 전자-스캐터링 평면 형성층의 제1층이 형성 되었다. (제18f도).
실시예1, 2 및 3에서, 제조된 소자의 전자-스캐터링 평면 형성층의 제1층들은 이 단계의 기간을 적절하게 선택함으로써 3nm, 5nm 및 10 nm 각각으로 형성되었다. 비교목적상, 실시예 1, 2 및 3의 단계 - e 까지의 단계들을 행하였으며 비교예 1의 소자에 대해 통상의 활성화 처리를 행하였으며, 단계 -f에서, 전자 스캐터링 평면 형성층의 제1층은 비교예 2의 소자의 경우 20nm로 형성되었다.
다음에는 샘플 소자들 각각을 제7도의 계측 시스템으로 구동시킴으로써 전자 방출 성능에 대해 테스트하였다. 소자 전극(2 및 3)이 저전위측 및 고전위측 소자 전극이 되도록 [따라서 전도성 박막(4)과 전자-스캐터링 평면 형성층(6)이 형성되어진 전도성 박막(5)이 저전위측 및 고전위측 박막이 되도록] 소자에 펄스 전압을 인가시켰다.
인가된 펄스 전압의 파고는 16V이었다. 소자와 애노드간의 거리 H는 4mm이었으며 이들간의 전위치는 1kv이었다. 아래의 표 1에서는 각 샘플 소자에 관해 관찰한 방출 전류 Ie, 소자 전류 If 및 전자 방출 효율 η을 나타낸다.
측정 후, 각 소자를 주사용 전자 현미형(SEM)을 통해 관찰하여 실시예 3의 소자의 전자-스캐터링 평면 형성층이 비교적 연속층 구조를 갖는 반면에, 실시예1의 소자의 전자-스캐터링 평면 형성층은 불연속 구조를 갖는다는 것을 알 수 있다.
실시예 1 내지 3의 각 소자에서는, 전자-스캐터링 평면 형성층(6)이 전자 방출영역(7)에서부터 약 L=50 ㎛거리(제17a도) 만큼 연장되어 있는 것이 관찰 되었다.
[실시예 4 내지 6]
제17c도는 이들 실시예에서 준비한 표면-소자의 구성을 개략적으로 나타낸다.
이들 실시예 각각에서, 실시예 1의 단계-a 내지 단계 -b 또는 통전화 포밍 처리에 이르는 단계르을 행하였다. 그 후에, 다음 단계를 행하였다.
단계-e:
전도성 박막(4 및 5) 상에 한쌍의 La 박막(82 및 83)을 MOCVD에 의해 형성시켰다.
다음에, 소자를 제7도의 진공실(16)에서 150℃까지 가열시켰으며, 소자에 16V의 파고, T1=1 msec의 펄스폭 및 T2=10 msec의 펄스 간격을 가지며 제6c도에서 도시된 바와 같은 극성이 교대하는 삼각형 펄스 전압을 인가시켰다. 다음에, 시스템의 물질원(18)으로부터 La(CHO)를 소스 가스로서 도입시켜 밸브(19)를 조절시킴으로써 진공실 내에서 10 Pa 내지 수 Pa 까지의 압력이 발생되었다.
이러한 처리를 30분간 계속행하여 전도성 박막(4 및 5) 상에 La 박막을 각각 형성시켰다. 막 두께는 약 40nm이었다.
단계-f:
그후, 실시예 1의 단계-f의 경우에서와 같이, 전도성 박막들 중 하나, 즉 전도성 박막(5) 상에 Ba로 구성되는 전자-스캐터링 평면 형성층의 제1층(81)을 형성하였다.
실시예 4 내지 6에서 준비된 소자의 B층은 이 단계의 기간을 적절하게 선택함으로써 3nm, 5nm 및 10nm각각으로 형성되었다.
실시예 1 내지 3의 경우에서와 같이, 샘플 소자들 각각을 제7도의 계측 시스템으로 구동시킴으로써 전자 방출 성능에 대해 테스트하였다. 소자 전극(2 및 3)이 저전위측 및 고전위측 소자 전극이 되도록 [따라서 La 박막(83)이 형성된 전도성 박막(4)과 La 박막의 제2층(82)과 B로 이루어진 제1층(81)으로 구성된 전자-스케터링 평면 형성층(6)이 형성되어진 전도성 박막(5)이 저전위측 및 고전위측 박막이 되도록] 소자에 펄스 전압을 인가시켰다.
상기 각 소자에서, La 박막(83)은 낮은 일함수 물질층으로서 동작한다.
아래의 표2에서는 테스트에서 관찰된 이들 실시예의 샘플소자 각각의 성능을 나타내고 있다. 측정후, 각 소자를 주사용 전자 현미경(SEM)을 통해 관찰하여 전자-스캐터링 평면 형성층(6)이 전자 방출 영역(7)으로부터 약 L=50nm의 거리(제17c도)만큼 연장된 것을 발견하였다.
[실시예 7 내지 12]
이들 실시예에서 준비된 각 소자의 경우, 전자-스케터링 평면 형성층(6)의 제1층(81)과 제2층(82)은 Si와 La로 각각 제조하였다. 이외에, 실시예, 1 내지 6의 제조 단계를 행하였다. Si의 소스 가스로서 SiH를 사용하였다.
[실시예 13 내지 24]
실시예 13 내지 18에서 준비된 각 소자의 경우, 전자-스캐터링 평면 형성층(86)의 제1층(81)과 제2층(82)은 B와 Sc로 각각 제조하였다. 이외에, 실시예 1 내지 6의 제조 단계를 행하였다. 동일하게, 실시예 19 내지 24에서 준비된 각 소자의 경우, 전자-스캐터링 평면 형성층(6)의 제1층(81)과 제2층(82)은 Si와 Sc로 각각 제조하였다. 이외에, 실시예1 내지 6의 제조단계를 속행하였다. Sc의 소스 가스로서 Sc(CHO)를 사용하였다.
[실시예 25 내지 48]
실시예 25 내지 30에서 준비된 각 소자의 경우, 전자-스캐터링 평면 형성층(86)의 제1층(81)과 제2층(82)은 B와 Sr로 각각 제조하였다. 이외에, 실시예 1 내지 6의 제조 단계를 행하였다. Sr의 소스 가스로서 Sr(CHO)를 사용하였다.
동일하게, 실시예 31 내지 36에서 준비된 각 소자의 경우, 전자-스캐터링 평면 형성층(86)의 제1층(81)과 제2층(82)은 Si와 Si로 각각 제조하였다. Si의 소스 가스로서 SiH를 사용하였다.
동일하게, 실시예 37 내지 42에서 준비된 각 소자의 경우, 전자-스캐터링 평면 형성층(6)의 제1층(81)과 제2층(82)은 B와 Ba로 각각 제조하였다. Ba의 소스 가스로서 Ba(CHO)를 사용하였다.
동일하게, 실시예 43 내지 48에서 준비된 각 소자의 경우, 전자-스캐터링 평면 형성층(86)의 제1층(81)과 제2층(82)은 Si와 Ba로 각각 제조하였다. Si의 소스 가스로서 SiH를 사용하였다. Ba의 소스 가스로서 Ba(CHO)를 사용하였다.
다음에는 실시예 1 내지 3의 조건들을 사용하여 샘플 소자들 각각을 제7도의 계측 시스템으로 구동시킴으로써 전자 방출 성능에 대해 테스트하였다. 소자 전극(2 및 3)이 저전위측 및 고전위측 소자 전극이 되도록 [따라서 전도성 박막(4)과 전자-스캐터링 평면 형성층(6)이 형성되어진 전도성 박막(5)이 저전위측 및 고전위측 박막이 되도록 ] 소자에 펄스 전압을 인가시켰다. 아래의 표 3에서는 테스트시에 관찰된 이들 실시예의 각 샘플 소자의 성능을 나타내고 있다.
표 3에서, 타입(type) 1은 고전위측 상에 전자-스캐터링 평면 형성층을 갖고 있으며 저전위측 상에는 낮은 일함수 물질층을 갖고 있지 하는 소자를 나타내며, 반면에, 타입 2는 고전위측 상에는 전자-스캐터링 평면 형성층을 갖고 있으며 저전위측 상에 낮은 일함수 물질층을 갖고 있는 소자를 나타낸다. (제17c도)
측정후, 각 소자를 주사용 전자 현미경(SEM)을 통해 관찰하여 전자-스캐터링 평면 형성층(6)이 전자 방출 영역(7)으로부터 약 L=50nm 거리만큼 연장되어 있다는 것을 발견하였다.
[실시예 49 내지 51, 비교예 3 내지 5]
제17b도는 이들 실시예에서 준비된 표면-소자를 개략적으로 도시한다.
이들 실시예에서 준비된 각 샘플 소자에서 전자-스캐터링 평면 형성층(6)은 단일층 구성을 가졌다.
이들 실시예의 표면-소자는 아래와 같은 방법으로 제조되었다.
이들 실시예에서 준비된 각 소자의 경우, 실시예 1의 단계-a 내지 단계-c를 속행하였다. 제20d 내지 20f도를 참조하면서 후속 단계들에 대해 기술하고자 한다.
단계-d:
소자 전극(3) 상에 배치된 전도성 박막(86)의 일부상에 고주파수 스퍼터링에 의해 b로 이루어진 박막(85a)을 형성하였다. 형성된 박막의 두께는 약 3nm이었다. 이 단계에서, B로 이루어진 박막(85a)의 외측 엣지와 소자 전극을 분리시키는 간격의 중심 사이의 거리 L'(준비된 전자-스캐터링 평면 형성층의 거리 L과 거의 동일함)를 희망값으로 하기 위하여 소자를 금속 마스크로 피복시켰다. (제20d도).
단계-e:
소자를 제7도에서 도시된 진공 처리 시스템의 진공실 내에 위치시키고 실시예 1의 단계-d와 동일한 포밍 처리를 행하여 전자 방출 영역(7)을 형성시켰다. (제20e).
단계-f
실시예 1의 단계-e에서와 같이, 전자 방출 영역(7)과 B로 이루어진 박막(85a)사이에 증착에 의해 B로 이루어진 다른 박막(86b)를 형성하였다. 이 단계를 종료시키기 전에 소자에 10분간 펄스 전압을 인가시켰다. 10분의 기간은 전자 방출 영역과 단계-d에서 형성된 B로 이루어진 박막(85a) 사이의 어느 한 위치에서 두께 3 내지 5nm로 B를 증착시키는데 소정된 시간이었다. 단계-d에서 형성된 B로 이루어진 박막(85a)의 일부상에 B를 더이상 증착시킬 수 있지만, B로 이루어진 박막(85a)의 전체 두께는 어떠한 위치에서도 6nm를 초과하지 않았다.
상기 단계에 의해, 의도한 길이 L을 갖는 전자-스캐터링 평면 형성층(6)이 형성되었다. 이들 실시예의 소자들은 길이 L이 서로 다르게 제조되었다.
또한 단계-d를 생략하였으며 비교예 3의 소자의 경우 단계-f에 의해서만 B로 이루어진 전자-스캐터링 평면 형성층을 형성한 것에 주목할 필요가 있다.
다음에 각 샘플 소자들을 제7도의 계측 시스템으로 구동시켜 전자 방출 성능에 대해 테스트를 행하였다. 소자와 애노드간의 거리는 H=4 mm 이었고 소자에 대한 애노드의 전위는 Va=1 KV이었다. 소자에 인가된 전압 펄스는 16V의 펄스파고 T1=1. Omsec의 펄스폭, T2=16.7 msec의 펄스간격을 갖는 직각 파형을 가졌다. 펄스 전압은, 소자 전극(2 및 3)이 저전위측 소자 전극이 되도록 [따라서 전자-스캐터링 평면 형성층(6)이 형성된 전도성 박막(5)이 고전위측 전도성 박막이 되도록] 소자에 인가시켰다.
아래의 표 4에서는 테스트시에 관찰된 이들 실시예의 각 샘플 소자의 성능을 나타낸다.
측정 후, 각 소자를 주사용 전자 현미경(SEM)을 통해 관찰하여 전자-스캐터링 평면 형성층(6)의 길이 L을 조사하였다. 각 소자마다, 식(1)의 우변은 약 20㎛이었다. 실시예 49 내지 51의 소자들은 L이 20㎛이하의 값을 갖는 비교예 3 내지 5의 소자들과 비교해 볼 때 현저히 개선된 전자 방출 효율 η(%)을 나타내었다.
[실시예 52]
제19도는 이 실시예에서 준비된 표면-소자의 단면도를 개략적으로 도시한다.
이 실시예의 표면-소자는 실시예 1의 단계-a 내지 단계-f를 속행하고 후술될 단계-g를 행함으로써 준비되었다.
단계-g:
진공실(16)을 다시 탈기시킨 후 W(CO)를 도입시키면서, 부분압력이 1.3 x 10 Pa에 도달할 때까지 부분 압력을 제어하였다. 이어서, 실시예 1의 단계-f에서 사용되었지만 극성은 반대인 펄스 전압을 5분간 소자에 인가시킴으로써 전도성 박막(4) 상의 전자 방출 영역(7) 부근에 W가 증착되어 고융점 물질층(84)이 형성되었다.
실시예 1의 계측 시스템에 의해 소자를 전자 방출 성능에 대해 테스트하였다. 펄스 전압은, 소자 전극(2 및 3)이 저전위측 소자 전극이 되도록 [따라서 전자-스캐터링 평면 형성층(6)이 형성된 전도성 박막(5)이 고전위측 전도성 박막이 되도록] 소자에 인가시켰다.
이 실시예의 소자는 Ie = 6.2㎂, If = 2.5㎃ 및 η = 0.25를 나타내었다. 소자의 Ie값이 실시예 1의 소자의 Ie 값보다 약간 작지만, 두 소자는 거의 동일한 전자 방출 효율을 나타낸다.
그후, 이 실시예와 실시예 1의 소자들을 전자 방출을 하도록 구동시켜 각 소자의 방출 전류를 관찰하여 시간에 따른 변화를 검사하였다. 그 결과, 이 소자의 방출 전류는 실시예 1의 소자의 방출 전류는 실시예 1의 소자의 방출 전류 보다 시간에 따라 덜 감소되어지는 것으로 발견되었다.
이 실시예의 소자의 저전위측 전도성 박막(2)은 고융점 물질이 존재하기 때문에 전자 방출 영역 부근의 영역에서 쥬울열 및 다른 원인에 의해 덜 변형되어진 것으로 추정할 수 있다.
측정후, 소자를 주사용 전자 현미경(SEM)을 통해 관찰하여 전자-스캐터링 평면 형성층(6)이 전자 방출 영역(7)에서부터 약 L=50 nm 거리(제19도) 만큼 연장된 것으로 발견되었다.
[실시예 53]
이 실시예에서는, 상기 실시예에서 준비된 것들과 동일한 다수의 전자 방출 소자를 배치시켜 이들을 매트릭스 배선으로 배선시킴으로써 전자원을 준비하였다.
전자원은 X 방향을 따르는 각 행 상에 300개의 소자와 Y 방향을 따르는 각 상에 100개의 소자를 구비하였다.
제21도는 이 실시예의 전자원의 일부를 확대한 개략적인 평면도이다.
제22도는 제21도의 라인 22-22을 따라 절취한 전자원의 개략적인 단면도이다.
이들 도면에서, 참조 번호(1)는 기판을 나타내고, 참조 번호(22 및 23)는 X 방향 배선(하부배선) 및 Y 방향 배선(상부 배선)을 나타내고, 참조 번호(2 및 3)는 소자 전극을 나타내고, 참조 번호(86)는 패터링 작업에 의해 준비된 전자 방출 박막을 나타낸다. 간략히 하기 위해 저전위측 전도성 박막, 고전위측 전도성 박막, 전자 방출 영역 및 전자-스캐터링 평면 형성층이 집합적으로 도시되어 있다. 참조 번호(87)는 층간 절연층을 나타내고 참조 번호(88)는 소자 전극(3)과 하위 배선(22)을 전기 접속시키는 접촉 구멍을 나타낸다.
지금부터, 화상 생성 장치를 제조하는데 사용된 방법을 제23a 내지 23h도를 참조하면서 전자 방출 소자에 대해 기술하기로 한다. 다음의 제조 단계 즉 단계-A 내지 단계-H 각각은 제23a 내지 23h도에 대응한다.
단계-A:
소다 석회 유리 플레이트를 완전히 세정시킨 후, 이 플레이트 상에 스퍼터링에 의해 실리콘 산화물막을 0.5mm 두께로 형성시킨 후, Cr 막 및 Au 막을 5nm 두께와 600nm의 두께로 순차로 형성시켰으며, Au막상에 기판을 회전시키면서 스피너에 의해 포토레지스트(AZ1370 : Hoechst로부터 입수가능)를 도포시킨 후 배이킹시켰다.
그 후에, 포토마스크 화상 영역을 노광시켜 광화학적으로 현상시킴으로써 X 방향 배선(하부 배선)용 레지스트 패턴을 형성시킨 후, 증착된 Au/Cr막을 습식 에칭시켜 희망의 형상을 갖는 X 방향 배선(하부 배선, 22)이 실제로 형성 되었다.
단계-B:
층간 절연층(87)으로서 실리콘 산화물 막을 고주파수 스퍼터링에 의해 0.1㎛두께까지 증착시켰다.
단계-C:
단계-B에서 증착된 실리콘 산화물 막 상에 포토레지스트 패턴을 준비하여 접촉 구멍(88)을 형성시켰으며, 접촉 구멍(88)은 실제로 포토레지스트 패턴을 마스크로서 사용하여 에칭에 의해 형성되었다. 에칭 작업시 CF및 H기체를 사용하여 RIE(반응성 이온 에칭) 기술을 사용하였다.
단계-D:
그 후, 한쌍의 소자 전극(2, 3)과 전극간의 간격 G에 대한 포토레지스트 패턴(RD-2000N-41 : Hitachi Chemical Co., Ltd.로부터 입수가능)을 형성한 후 Ti 및 Ni를 진공 증착에 의해 5nm와 100nm두께까지 순차로 침착시켰다. 그 후에, 포토레지스트 패턴을 유기 용매 중에서 용해시켰으며 Ni/Ni 증착막을 리프트 오프기술로 처리하여 한쌍의 소자 전극(2, 3)을 형성하였다. 소자 전극의 폭은 W1 = 300㎛이었으며 이들간의 간격은 G = 3㎛이었다.
단계-E:
접촉 구멍(88)을 제외한 전영역에 대한 레지스트 패턴을 준비하였으며 Ti 및 Au를 진공 증착에 의해 5nm와 500 nm 두께까지 순차로 형성하였다. 이후에, 레지스트의 임의 불필요 영역들을 리프트-오프 기술을 사용하여 제거시켜 접촉 구멍을 형성하였다.
단계-F:
Y 방향 배선(상부 배선)에 대한 포토레지스트 패턴을 형성한 후, Ti 및 Au를 진공 증착에 의해 5nm와 500nm의 두께까지 순차로 증착시켜 불필요 영역을 리프트 오프 기술에 의해 제거함으로써 희망 형상을 갖는 Y 방향 배선(상부 배선, 23)이 사실상 형성되었다.
단계-G:
다음에, Cr막(89)을 진공 증착에 의해 30nm의 막두께까지 형성시켜 전도성 박막(86)의 형상에 대응하는 구멍을 갖는 패턴을 나타내도록 처리하였다. Pd아민 착화물 용액(ccp 4230)을 스피너에 의해 Cr막에 PdO 미립자로 이루어지며 70nm 두께의 막을 갖는 전도성 박막(90)을 형성하였다.
Cr막(89)을 에칭제로 사용하여 습식 에칭에 의해 PdO 미립자의 전도성 박막(90) 중 임의의 불필요 영역과 함께 제거시켰다. 전도성 박막은 평균 Rs = 4×10 Ω/의 전기 저항을 나타내었다.
단계-1:
이 단계와 후속 단계들을 제10 및 11a도를 참조하면서 기술하기로 한다.
전자원 기판(21)을 배면판(31) 상에 고정한 후, 기판(21) 위로 5mm 위치에 지지 프레임(32)을 삽입한 채 면판 [36 : 유리 기판(33)의 내면 상에 배치된 메탈 백(35)과 형광막(34)으로 구성]을 배치하였다. 프릿 유리 (frit glass)를 면판(36), 지지 프레임(32) 및 배면판(31)의 접촉 영역에 도포하고 400℃에서 10분간 대기 중에서 베이킹하여 이들을 기밀 용접 시켰다. 또, 프릿 유리에 의해 기판(21)에 배면판(31)을 고정시켰다.
형광막(34)은 장치가 흑백 화상용인 경우 형광체만으로 구성되었지만, 제11a도에서 도시된 이 실시예의 형광막(34)은 흑색 스프라이프(black stripe)를 제 위치에 배열시켜 3원색의 스트라이프형 형광 물질(39)을 이들 스트라이프 사이의 간격에 채움으로써 준비되었다. 흑색 스트라이프는 주성분으로서 흑연을 함유하는 통상의 물질로 제조되었다. 유리 기판(33) 상에 슬러리 기술을 사용하여 형광 물질을 도포시켰다.
메탈 백(35)은 형광막(34)의 내면 상에 배치되었다. 형광막을 준비한 후 메탈 백(35)은 평탄화 처리(smoothing operation : 보통필르밍(filming)이라고 칭하는 처리 중에)를 형광막의 내면 상에 행한 후 그 위에 진공 증착 기법을 통해 알루미늄 층을 형성시킴으로써 준비되었다.
면판(36)은 형광막(34)의 외면 상에 그 전도율을 향상시키기 위해 투명 전극(도시되지 않음)을 구비할 수 있지만, 형광막이 단지 메탈 백(35)을 사용하여도 충분한 정도의 전도율을 나타내기 때문에, 이 실시예에서는 투명 전극을 사용하지 않고 있다.
상기 결합 작업동안 칼라 형광 부재와 전자 방출 소자간의 위치 대응을 정확하게 하기 위해서는 상기 부품들을 주의깊게 정렬시켰다.
단계-J:
다음에 화상 생성 장치를 제13도에서 도시된 진공 처리 시스템 내에 배치시키고 진공실(53)의 내부 압력을 2.6×10 Pa 이하까지 감소시켜 탈기시켰다.
제24도는 이 실시예에서 포밍 처리에 사용되는 배선 장치를 도시하고 있다. 제24도를 참조해 보면, 펄스 발생기(91)에서 발생된 펄스가 행 선택기에 의해 선택된 X 방향 배선(22)중 하나에 인가된다. 펄스 발생기와 행 선택기 모두 제어 장치(93)에 의해 그 동작이 제어된다. 전자원(94)의 Y 방향 배선(23)은 서로 연결되어 접지되어 있다. 제24도의 굵은 실선은 제어선을 나타내며, 얇은 실선은 동수의 배선을 나타낸다. 인가된 펄스 전압은 제6b도에서 도시된 바와 같이 파고가 증가하는 삼각형 펄스 파형을 가졌다. 실시예1의 경우에서와 같이, 0.1V의 파고를 갖는 삼각형 펄스의 간격에 삽입시켜 각 소자행의 저항을 측정하였으며, 저항이 각 소자행에서 3.3㏀(즉 각 소자에서 1㏁)을 초래할 때 해당 행에 대한 포밍 처리를 종료시켰다. 다음에, 전압 인가선을 행 선택기에 의해 다음선으로 스위치 시켰다. 포밍 처리를 종료하였을 때 모든 선에서의 펄스 파고는 약 7.0V이었다.
단계-K:
진공실의 내부 압력이 1.3×10 Pa로 상승될 때까지 진공실 내로 La(CHO)를 도입시켰다. 단계-J와 동일한 배선 장치를 또한 사용하여 각각의 전자 방출 소자에 펄스 전압을 인가하였다. 펄스 발생기에 의한 발생된 펄스파는 18V의 펄스파고, 100μsec의 펄스 폭 및 167μsec의 펄스 간격을 갖는 직각 펄스 이었다. 환언하자면, X 방향 배선에 인가되고 T1 = 100μsec의 펄스 폭과 T2 = 16.7msec의 펄스 간격(즉 주파수 60㎐)을 갖는 펄스 전압이 매 167μsec마다 행 선택기에 의해 1 배선씩 순차로 스위치 되었다. 펄스 발생기와 행 선택기는 제어 장치의 제어하에 동기로 구동 동작되었다.
이 단계의 결과로서, 전자 층의 제2 La층이 증착에 의해 고전위측 전도성 박막에 형성되었다.
단계-L:
일단 밀봉부를 탕기시킨 후, 밀봉부 내로(CH)B를 도입시키고 단계-K에서 사용된 것과 동일한 전압을 각 소자에 인가시켜 전자-스캐터링 평면 형성층의 제1B층을 형성하였다.
패널 전체를 약 80℃로 가열시키면서, 밀봉부의 내부 압력이 약 10 Pa에서 감소되도록 밀봉부를 다시 탈기시키고 배기 파이프(도시 안됨)를 가스 버너에 의해 가열 용접시켜 밀봉부를 기밀 용접시켰다. 최종적으로, 밀봉부에 배치된 게터(도시 안됨)를 고주파 가열로 가열시켜 게터 처리를 행하였다.
상기 단계 후 형성된 화상 생성 장치는, 주사 신호 및 변조 신호를 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 전자 방출 소자에 인가시켜 선택된 소자에 14V가 인가되도록 구동 동작되어짐으로써 전자들이 방출되었다. 방출된 전자 빔들은 고전압 단자 Hv를 통해 5KV보다 큰 고전압을 메탈 백(35)에 인가시킴에 의해 가속화되어 이들 전자들이 형광막(34)과 충돌되어, 형광막이 여기 및 발광되어 화상이 표시되어진다.
그 후, 화상 생성 장치를 분해시켜 소자를 꺼내어 주사용 전자 현미경(SEM)을 통해 관찰한 결과 각 소자에서 전자 층의 제1층(B의 박막)은 5 내기 10nm의 막두께를 가졌으며 약 L = 10 내지 20㎛의 거리 만큼 연장 되었음이 발견되었다.
제25도는 본 발명에 따른 방법을 사용하여 제조된 표시 장치와, 실시예 11에서 제조되었으며 텔레비전 전송을 포함한 여러 정보원과 다른 화상원으로부터 나오는 가시 정보를 제공하도록 배열된 표시 패널에 대한 블럭도이다.
제25도를 참조해 보면, 표시 패널(101), 표시 패널 구동 회로(102), 표시 패널 제어기(103), 멀티플렉서(104), 디코더(105), 입력/출력 인터페이스 회로(106), CPU(107), 화상 생성 회로(108), 화상 입력 메모리 인터페이스 회로(109, 110, 111), 화상 입력 인터페이스 회로(112), TV 신호 수신 회로(113, 114) 및 입력 장치(115)를 포함하고 있다. (만일 표시 장치가 화상과 음성 신호로 구성되는 텔레비전 신호를 수신하는데 사용되면, 도면에서 도시된 회로와 함께 음성 신호를 수신, 분리, 재생, 처리 및 기억하기 위한 회로, 스피커 및 기타 장치가 필요하다. 그러나, 이러한 회로와 소자들은 본 발명의 범위를 벗어나므로 이들에 대한 설명은 생략하기로 한다. )
지금부터, 상기 정치 내에서의 화상 신호의 흐름에 따라 장치의 구성 소자에 대해 설명하기로 한다.
우선, TV 신호 수신 회로(114)는 전자기파나 공간 광 통신망을 이용한 무선 전송 시스템을 통해 전송되는 TV 화상 신호를 수신하기 위한 회로이다. 사용되는 TV 신호 시스템은 특정 형태에 국한되지 않으며, NTSC, PAL 또는 SECAM 같은 어떠한 시스템도 실행 가능하게 사용될 수 있다. 이 회로는 특히 아주 많은 수의 픽셀을 포함하는 대형 표시 패널(101)용으로 사용될 수 있기 때문에 (MUSE 시스템과 같은 고선명 TV 시스팀인) 상당히 많은 수의 주사선을 포함하는 TV 신호에 적합하다. 상기 TV 신호 수신 회로(114)에서 수신된 TV신호는 디코더(105)로 출력된다.
TV 신호 수신 회로(113)은 동축 케이블이나 광 섬유를 사용하는 유선 전송 시스템을 통해 전송되는 TV화상 신호를 수신하기 위한 회로이다. TV 신호 수신 회로(114)와 같이, 여기서 사용되는 TV 신호 시스템도 특정 형태로 제한되지 않으며 이 회로에 의해 수신되는 TV 신호는 디코더(105)로 전송된다.
화상 입력 인터페이스 회로(112)은 TV 카메라 또는 촬상 스캐너(image pick-up scanner)같은 화상 입력 장치로부터 전송된 화상 신호를 수신하기 위한 회로이다. 이 회로도 또한 수신한 화상 신호를 디코더(105)로 출력한다.
화상 입력 메모리 인터페이스 회로(111)은 비디오 테이프 레코더(이후 VTR로 칭함)에 저장된 화상 신호를 검색하기 위한 회로로서, 검색된 화상 신호는 또한 디코더(105)로 전송된다.
화상 입력 메모리 인터페이스 회로(110)는 비디오 디스크에 저장된 화상 신호를 검색하기 위한 회로로서, 검색된 화상 신호는 또한 디코더(105)로 전송된다.
화상 입력 메모리 인터페이스 회로(109)는 소위 정지 디스크 같은 정지 화상 데이타를 저장하는 장치에 저장되어 있는 화상 신호를 검색하는 회로로서, 검색된 화상 신호는 또한 디코더(105)로 전송된다.
입력/출력 인터페이스 회로(106)는 표시 장치와, 컴퓨터, 컴퓨터망 또는 프린터 같은 외부 출력 신호원을 접속하기 위한 회로이다. 이 회로는 화상 데이타와 문자 및 그래픽 데이타의 입출력 작업과, 경우에 따라 표시 장치의 CPU(107)와 외부 출력 신호원 사이에서 제어 신호와 수치 데이타에 대한 입력/출력 작업을 수행한다.
화상 생성 회로(108)은 입력/출력 인터페이스 회로(106)를 통해 외부의 출력 신호원으로부터 또는 CPU(107)로부터의 문자 및 그래픽 데이타와 화상 데이타에 근거하여 표시 화면 상에 표시될 화상 데이타를 생성시키기 위한 회로이다. 이 회로는 화상 데이타와 문자 및 그래픽 데이타를 저장하는 제로드가능 메모리, 주어진 문자 코드에 대응하는 화상의 패턴을 저장하는 판독 전용 메모리, 화상 데이타를 처리하는 처리기 및 화면 화상을 생성시키는데 필요한 기타 회로 소자를 포함하고 있다.
화상 생성 회로 (108)에 의해 생성된 표시를 위한 화상 데이타는 디코더(105)로 전송되고, 경우에 따라서는, 입력/출력 인터페이스 회로(106)를 통해 컴퓨터망 또는 프린터 같은 외부 회로로 전송될 수 있다.
CPU(107)은 표시 장치를 제어하고, 표시 화면 상에 표시될 화상을 생성, 선택 및 편집하는 작접을 수행한다.
예를 들면, CPU(107)은 제어 신호를 멀티플렉서(104)로 전송하여, 표시 화면 상에 표시될 화상에 대한 신호를 적절히 선택하고 조합한다. 동시에, CPU는 표시 패널 제어기 (103)에 대한 제어 신호를 발생시켜, 화상표시 주파수, 주사 방법(예컨대, 비월 주사 또는 비비월 주사), 프레임 당 주사선의 수 등에 대한 표시 장치의 동작을 제어한다.
또한, CPU(107)은 화상 데이타와 문자 및 그래픽 데이타를 화상 생성 회로(108)로 직접 전송하고, 또한 입력/출력 인터페이스 회로(106)를 통해 외부 컴퓨터 및 메모리를 액세스하여 외부 화상 데이타와 문자 및 그래픽 데이타를 얻는다.
CPU(107)은 퍼스널 컴퓨터의 CPU 또는 워드 프로세서 같이 데이타를 생성 및 처리하는 작업을 포함하여 표시 장치의 다른 작업에도 관여하도록 설계될 수 있다.
또한, CPU(107)은 입/출력 인터페이스 회로(106)을 통해 외부의 컴퓨터망에 접속되어 외부 컴퓨터망과 협력하면서 계산 및 기타 작업들을 수행할 수 있다.
입력 장치(115)는 오퍼레이터가 입력 장치에 제공한 데이타 및 명령어와 프로그램을 CPU(107)로 입력하는데 사용된다. 사실상, 입력 장치는 키보드, 마우스, 죠이스틱, 바코드 판독기 및 음성 인식 장치 뿐만 아니라 이들의 결합체 등의 여러 가지 다양한 입력 장치 중에서 선택할 수 있다. 디코더(105)는 상기 회로(108 내지 114)를 통해 입력된 여러 화상 신호를 3원색 신호, 밝기 신호, 그리고 I 및 Q 신호로 역변환하는 회로이다. 디코더(105)는 신호 변환용의 화상 메모리를 필요로 하는 MUSE 시스템의 신호들과 같은 텔레비전 신호를 처리하기 위한 제25도에 점선으로 도시한 화상 메모리를 포함하는 것이 바람직하다. 화상 메모리의 제공으로, 정지 화상의 표시 뿐만 아니라 화상 생성 회로(108) 및 CPU(107)와 협동하여 디코더(105)에서 선택적으로 수행되는 프레임에 대한 솎아냄(thinning out), 보간, 확대, 축소, 합성 및 편집등의 작업이 용이해진다.
멀티플렉서(104)은 CPU(107)가 제공하는 제어 신호에 따라 표시 화면 상에 표시될 화상을 적절하게 선택하는데 사용된다. 환언하면, 멀티플렉서(104)는 디코더(105)로부터의 변환된 소정의 화상 신호를 선택하여 이를 구동 회로(102)에 출력한다. 또한, 멀티플렉서는 단일 프레임을 표시하는 시간 주기 내에서 한 집합의 화상 신호로부터 다른 집합의 화상 신호로 전환함으로써 표시 화면을 다수의 프레임으로 분할시켜 상이한 신호를 동시에 표시할 수 있다.
표시 패널 제어기(103)는 CPU(107)으로부터 전송된 제어 신호에 따라 구동 회로(102)의 동작을 제어하기 위한 회로이다.
특히, 표시 패널 제어기는 표시 패널의 기본 동작을 규정하기 위해 표시 패널을 구동시키는 전력원(도시되지 않음)의 동작 시퀸스를 제어하기 위한 신호를 구동회로(102)에 출력시킨다. 이 제어기는 또한 표시 패널의 구동 모드를 규정하기 위해, 화상 표기 주파수와 주사 방식(예컨대, 비월 주사 또는 비비월 주사)을 제어 하기 위한 신호를 구동회로(102)에 출력한다.
경우에 따라서는, 이 표시 패널 제어기(103)는 또한 표시 화면 상에 표시될 화상의 품질을 밝기, 콘트라스트, 색조 및 샤프니스(Sharpness)에 대해 제어하기 위한 신호를 구동 회로(102)에 출력시킨다.
구동회로(102)는 표시 패널(101)에 인가되는 구동 신호를 생성하기 위한 회로이다. 구동회로는 상기 멀티플렉서(104)로부터 입력되는 화상 신호와 상기 표시 패널 제어기 (103)로부터 입력되는 제어 신호에 따라 동작한다.
본 발명에 따르고 상기한 구성을 가지며 제25도에 도시된 표시 장치는 표시 패널(101) 상에 각종의 화상 데이타 원으로부터 제공되는 각종 화상을 표시할 수 있다. 보다 상세히 기술하자면, 텔레비전 화상 신호와 같은 화상 신호는 디코더(105)에 의해 역변환된 후, 멀티플렉서(104)에 의해 선택되어 구동 회로(102)에 출력된다.
반면 표시 제어기(103)는 표시 패널(101) 상에 표시될 화상에 대한 화상신호에 따라 구동회로(102)의 동작을 제어하기 위한 제어 신호를 발생시킨다.
다음에, 구동 회로(102)은 화상 신호와 제어 신호에 따라 구동 신호를 표시 패널(101)로 공급한다. 따라서, 화상이 표시 패널(101)상에 표시된다. 상술한 모든 오작은 CPU(107)에 의해 총괄적으로 제어된다.
상술한 표시 장치는 이 장치에 제공된 다수의 화상 중에서 특정의 화상들을 선택하여 표시할 수 있을 뿐만 아니라, 화상의 확대, 축소, 회전, 엣지 강조, 솎아냄, 보간, 색 변환 및 종횡비의 변경 등을 포함하는 여러가지 화상 처리 작업과, 화상들의 합성, 소거, 접속, 대체 및 삽입하는 등의 편집 작업을 수행할 수 있는데, 이러한 작업들은 디코더(105)에 포함된 화상 메모리, 화상 생성 회로(108) 및 CPU(107)가 이러한 적업에 관여할 때 행해진다. 비록 상기 실시예에서 설명하지는 않았지만, 상기 표시 장치는 음성 신호 처리와 편집 작업 전용의 회로를 추가로 구비할 수도 있다.
따라서, 본 발명에 따르면 상술한 구성을 갖는 표시 장치는 산업 및 상업 분양에 폭 넓은 응용할 수 있는데, 이것은 표시 장치가 텔레비전 방송용의 표시 장치, 원격지간 화상 회의용의 단말 장치, 정지 및 동화상(picture)용의 편집 장치, 컴퓨터 시스템용의 단말 장치, 워드 프로세서 같은 OA 장치, 게임기 및 기타 여거가지로 동작할 수 있기 때문이다.
물론 제25도는 다수의 표면 전도형 전자 방출 소자를 배치시켜 제조한 전자원이 구비된 표시 패널을 포함하는 표시 장치의 가능한 구성 중 단지 한 예를 도시하는 것으로서 본 발명이 이것에만 제한되는 것이 아니라는 것은 말할 것도 없다.
예를 들면, 용도에 따라 제25도의 회로 구성 소자 중 일부를 생략하거나 부가할 수도 있다. 예를 들어, 본 발명에 따른 표시 장치를 화상 전화에 이용하려면, 텔레비전 카메라, 마이크로 폰, 발광 장치 및 모뎀을 포함한 송신/수신 회로 같은 부품을 적절하게 부가할 수 있다.
상세히 기술한 바와 같이, 입사 전자들을 탄성으로 스캐터시키고 식(1)으로 정의된 길이 L을 갖는 전자-스캐터링 평면을 표면 전도형 전자 방출 소자의 고전위측 전도성 박막상에 이 소자의 표면에서부터 10nm 미만의 깊이로 배치시킴으로써 소자의 전자 방출 효율을 현저히 개선시킬 수 있다. 또한, 저전위측 전도성 박막 상에 전자 방출 영역에 근접한 위치에서 낮은 일함수 물질층을 배열시킴으로써 소자의 방출 전류를 개선시킬 수 있거나 또는 고융점 물질층을 배치시킴으로써 방출 전류의 감소를 억제시킬 수 있다.

Claims (44)

  1. 전자 방출 소자, 애노드, 상기 전자 방출 소자에 전압 Vf(V)을 인가하는 수단 및 상기 애노드에 다른 전압 Va(V)을 인가하는 수단을 포함하는 전자빔 장치에 있어서, 상기 전자 방출 소자는 저전위측 전극에 연결된 저전위측 전도성 박막과 고전위측 전극에 연결된 고전위측 전도성 박막 상이에 배치되는 전자 방출 영역과, 반도체 물질을 함유하며 10nm보다 크지 않은 두께를 갖는 막을 포함하며, 상기 반도체 함유막은 상기 전자 방출 영역으로부터 상기 고전위측 전극쪽으로 아래식 (1) 즉
    로 표현된 관계를 만족시키는 길이 L(m)로 상기 고전위측 전도성 박막상에 연장되어 있는 것을 특징으로 하는 전자빔 장치.
  2. 제1항에 있어서, 상기 반도체 물질 함유막은 상기 고전위측 전도성 박막의 표면상에 배치된 상기 반도체 물질과는 다른 물질의 막표면상에 배치되는 것을 특징으로 하는 전자빔 장치.
  3. 제2항에 있어서, 상기 다른 물질은 주 성분으로서 주기율표의 제2a 또는 3a 족의 원소를 함유하는 것을 특징으로 하는 전자빔 장치.
  4. 제2항에 있어서, 상기 반도체 물질은 Si 또는 B를 함유하며, 상기 다른 물질은 Sr, Ba, Sc 및 La 중 적어도 하나를 함유하는 것을 특징으로 하는 전자빔 장치.
  5. 제1항에 있어서, 상기 반도체 물질 함유막은 상기 고전위측 전도성 박막의 표면상에 직접 배치 되는 것을 특징으로 하는 전자빔 장치.
  6. 제5항에 있어서, 상기 반도체 물질은 Si 또는 B를 함유하는 것을 특징으로 하는 전자빔 장치.
  7. 제1항에 있어서, 상기 반도체 물질 함유막은 전자-스캐터링 평면을 형성하는 것을 특징으로 하는 전자빔 장치.
  8. 제7항에 있어서, 상기 반도체 물질 함유막은 상기 고전위측 전도성 박막의 표면상에 배치된 상기 반도체 물질과는 다른 물질의 막표면상에 배치되며, 상기 전자-스캐터링 평면은 상기 반도체 물질과 상기 다른 물질의 경계면상에 형성되는 것을 특징으로 하는 전자빔 장치.
  9. 제8항에 있어서, 상기 다른 물질은 주 성분으로서 주기율표의 제2a 또는 3a 족의 원소를 함유하는 것을 특징으로 하는 전자빔 장치.
  10. 제8항에 있어서, 상기 반도체 불질은 Si 또는 B를 함유하며, 상기 다른 물질은 Sr, Ba, Sc 및 La 중 적어도 하나를 함유하는 것을 특징으로 하는 전자빔 장치.
  11. 제7항에 있어서, 상기 반도체 물질 함유막은 상기 고전위측 전도성 박막의 표면상에 직접 배치되며, 상기 전자-스캐터링 평면은 상기 반도체 물질과 상기 다른 물질의 경계면상에 형성되는 것을 특징으로 하는 전자빔 장치.
  12. 제11항에 있어서, 상기 반도체 물질은 Si 또는 B를 함유하는 것을 특징으로 하는 전자빔 장치.
  13. 제1항에 있어서, 상기 전자 방출 소자는 적어도 상기 전자 방출 영역 부근의 상기 저전위측 전도성 박막 상에 상기 저전위측 전도성 박막의 물질보다 낮은 일함수를 갖는 물질층을 더 포함하는 것을 특징으로 하는 전자빔 장치.
  14. 제1항에 있어서, 상기 전자 방출 소자는 적어도 상기 전자 방출 영역 부근의 상기 저전위측 전도성 박막 상에 상기 저전위측 전도성 박막의 물질보다 높은 융점을 갖는 물질층을 더 포함하는 것을 특징으로 하는 전자빔 장치.
  15. 상기 고융점 물질은 Nb, Mo, Ru, Hf, Ta, W, Re, Os, Ir, Zr, 및 Rh중 적어도 하나를 함유하는 것을 특징으로 하는 전자빔 장치.
  16. 제1항 내지 15항 중 어느 한 항에 있어서, 기판상에 배치된 다수의 전자 방출 소자를 포함하는 것을 특징으로 하는 전자빔 앙치.
  17. 제16항에 있어서, 상기 다수의 전자 방출 소자들은 다수의 행방향 배선과 다수의 열방향 배선으로 배선되어 매트릭스 배선 구성을 형성하는 것을 특징으로 하는 전자빔 장치.
  18. 제16항에 있어서, 상기 다수의 전자 방출 소자들은 사다리형으로 배치되는 것을 특징으로 하는 전자빔 장치.
  19. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 전자 방출 소자에서 방출된 전자빔에 의해 조사되어 화상을 생성하는 화상 생성 부재를 더 포함하는 것을 특징으로 하는 전자빔 장치.
  20. 제19항에 있어서, 상기 다수의 전자 방출 소자들은 기판상에 배치되어 있는 것을 특징으로 하는 전자빔 장치.
  21. 제20항에 있어서, 상기 다수의 전자 방출 소자들은 다수의 행방향 배선과 다수의 열방향 배선으로 배선되어 매트릭스 배선 구성을 형성하는 것을 특징으로 하는 전자빔 장치.
  22. 제20항에 있어서, 상기 다수의 전자 방출 소자들은 사다리형으로 배치되는 것을 특징으로 하는 전자빔 장치.
  23. 저전위측 전극에 연결된 저전위측 전도성 박막과 고전위측 전극에 연결된 고전위측 전도성 박막 사이에 배치된 전자 방출 영역과, 반도체 물질을 함유하며 10nm보다 크지 않은 두께를 가지며 상기 전자 방출 영역에서부터 상기 고전위측 전극쪽으로 길이 L(m)만큼 상기 고전위측 전도성 박막상에 연장되어 있는 막을 포함하는 전자 방출 소자와; 상기 전자 방출 소자에서 거리 H(m)만큼 분리되어 배치되어 있는 애노드를 포함하는 전자빔 장치를 구동하는 방법에 있어서, 상기 전자 방출 소자에 인가되는 전압 Vf(V)과 상기 애노드에 인가되는 전압 Va(V)가 아래식(5), 즉,
    로 표현된 관계를 만족하도록 상기 전자빔 장치를 구동시키는 단계를 포함하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  24. 제23항에 있어서, 상기 반도체 물질 함유막은 상기 고전위측 전도성 박막의 표면상에 배치된 상기 반도체 물질과는 다른 물질의 막표면상에 배치되는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  25. 제24항에 있어서, 상기 다른 물질은 주 성분으로서 주기율표의 제2a 또는 제3a 족의 원소를 함유하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  26. 제24항에 있어서, 상기 반도체 물질은 Si 또는 B를 함유하며, 상기 다른 물질은 Sr, Ba, Sc 및 La 중 적어도 하나를 함유하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  27. 제23항에 있어서, 상기 반도체 물질 함유막은 상기 고전위측 전도성 박막의 표면상에 직접 배치 되는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  28. 제27항에 있어서, 상기 반도체 물질은 Si 또는 B를 함유하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  29. 제23항에 있어서, 상기 반도체 함유막은 전자-스케터링 평면을 형성하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  30. 제29항에 있어서, 상기 반도체 물질 함유막은 상기 고전위측 전도성 박막의 표면상에 배치된 상기 반도체 물질과는 다른 물질의 막표면상에 배치되며, 상기 전자-스캐터링 평면은 상기 반도체 물질과 상기 다른 물질의 경계면상에 형성되는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  31. 제30항에 있어서, 상기 다른 물질은 주 성분으로서 주기율표의 제2a 족 또는 제3a족의 원소를 함유하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  32. 제30항에 있어서, 상기 반도체 물질은 Si 또는 B를 함유하며, 상기 다른 물질은 Sr, Ba, Sc 및 La 중 적어도 하나를 함유하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  33. 제29항에 있어서, 상기 반도체 물질 함유막은 상기 고전위측 전도성 박막의 표면상에 직접 배치되며, 상기 전자-스캐터링 평면은 상기 반도체 물질과 상기 다른 물질의 경계면상에 형성되는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  34. 제33항에 있어서, 상기 반도체 물질은 Si 또는 B를 함유하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  35. 제23항에 있어서, 상기 전자 방출 소자는 적어도 상기 전자 방출 영역 부근의 상기 저전위측 전도성 박막 상에 상기 저전위측 전도성 박막의 물질보다 낮은 일함수를 갖는 물질층을 더 포함하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  36. 제23항에 있어서, 상기 전자 방출 소자는 적어도 상기 전자 방출 영역 부근의 상기 저전위측 전도성 박막 상에 상기 저전위측 전도성 박막의 물질보다 높은 융점을 갖는 물질층을 더 포함하는 것을 특징로 하는 전자빔 장치.
  37. 제36항에 있어서, 상기 고융점 물질은 Nb, Mo, Ru, Hf, Ta, W, Re, Os, Ir, Zr 및 Rh 중 적어도 하나를 함유하는 것을 특징으로 하는 전자빔 장치.
  38. 제23항 내지 제37항중 어느 한 항에 있어서, 기판상에 배치된 다수의 전자 방출 소자를 포함하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  39. 제38항에 있어서, 상기 다수의 방출 소자들은 다수의 행방향 배선과 다수의 열방향 배선으로 배선되어 매트릭스 배선 구성을 형성하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  40. 제38항에 있어서, 상기 다수의 전자 방출 소자들은 사다리형으로 배치되는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  41. 제23항 내지 제37항 어느 한 항에 있어서, 상기 전자 방출 소자에서 방출된 전자빔에 의해 조사되어 화상을 생성하는 화상 생성 부재를 더 포함하는 것을 특징으로 하는 전자빔 장치.
  42. 제41항에 있어서, 상기 다수의 전자 방출 소자들은 기판상에 배치되어 있는 것을 특징으로 하는 전자빔 장치.
  43. 제42항에 있어서, 상기 다수의 전자 방출 소자들은 다수의 행방향 배선과 다수의 열방향 배선으로 배선되어 매트릭스 배선 구성을 형성하는 것을 특징으로 하는 전자빔 장치의 구동 방법.
  44. 제42항에 있어서, 상기 다수의 전자 방출 소자들은 사다리형으로 배치되는 것을 특징으로 하는 전자빔 장치의 구동 방법.
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