KR100220135B1 - 전자 방출 소자, 전자원 및 화상 형성장치의 제조방법 - Google Patents

Abstract

전자 방출 영역을 갖고 있는 전자 도전막이 기판 상에 배치된 전극들 사이에 제공되는 전자 방출 소자의 제조 방법에 있어서, 전자 방출 영역의 형성 단계는 전자 도전막에 구조적 잠상을 형성하는 단계 및 구조적 잠상을 현상하는 단계를 포함한다. 기판 상에 배열된 다수의 전자 방출 소자를 포함하는 전자원 및 화상 형성 부재와 결합하는 화상 형성 장치는 상기 방법으로 제조된 전자 방출 소자를 사용하여 제조된다. 각 전자 방출 소자의 전자 방출 영역의 위치 및 형태는 균일한 소자 특성을 달성하도록 제어되어, 전자 방출 소자들 사이에 방출된 전자 량 및 화면의 밝기의 변화를 적게 할 수 있다. 또, 전자 방출 영역의 형성시 많은 전류를 흐르게 할 필요가 배제되고, 배선의 전류 용량이 감소될 수 있다.

Description

전자 방출 소자, 전자원 및 화상 형성 장치의 제조 방법

제1a도 및 제1b도는 본 발명에 의해 제조되는 표면 전도형 전자 방출 소자 구조의 제1실시예를 나타내는 개략도.

제2a도 및 제2b도는 본 발명에 의해 제조되는 표면 전도형 전자 방출 소자 구조의 제2실시예를 나타내는 개략도.

제3a도 및 제3b도는 본 발명에 의해 제조되는 표면 전도형 전자 방출 소자 구조의 제3실시예를 나타내는 개략도.

제4a도 내지 제4c도는 본 발명에 의해 제조되는 표면 전도형 전자 방출 소자 구조의 제1실시예에 대한 제조 공정을 설명하는 개략도.

제5a도 및 제5b도는 작동 단계에서 인가된 펄스의 파형을 나타내는 챠트로서, 제5a도는 고정된 극 값(fixed crest value)을 가진 3각파 펄스를 나타내고, 제5b도는 점진적으로 증가되는 극값을 가진 3각파 펄스를 나타내는 도면.

제6도는 본 발명에 사용되는 진공 처리 장치의 일 실시예를 개략적으로 나타내는 도면.

제7도는 본 발명에 의해 제조되는 표면 전도형 전자 방출 소자의 전류대 전압 특성을 나타내는 그래프.

제8도는 본 발명에 따라 제조되는 매트릭스 배선 형태의 전자원을 설명하기 위한 도면.

제9도는 본 발명에 따라 제조된 매트릭스 배선 형태의 전자원, 화상 형성 부재등을 서로 결합시킨 화상 형성 장치의 일 실시예를 개략 부분 절단한 사시도.

제10a도 및 제10b도는 형광막의 배열을 설명하기 위한 개략도.

제11도는 매트릭스 배선 형태의 전자원을 사용하여 디스플레이 장치(패널)에 NTSC 기준에 따른 TV 신호에 의해 TV 화면을 표시하기 위한 구동 회로의 일례를 개략적으로 도시하는 블럭도.

제12도는 본 발명에 따라 제조되는 계단형 배선 형태의 전자원의 구성을 설명하기 위한 개략도.

제13도는 본 발명에 따라 제조되는 매트릭스 배선 형태의 전자원, 화상 디스플레이 부재 등을 서로 결합시킨 화상 형성 장치의 일례를 개략적으로 부분 절단하여 도시한 사시도.

제14a도 및 제14b도는 본 발명의 제1실시예의 방법에 의해 제조되는 표면 전도형 전도 방출 소자 구조를 나타내는 개략도.

제15a도 내지 제15c도는 제1실시예의 제조 공정을 설명하는 개략도.

제16a도 및 제16b는 전계 방출형 주사 전자 마이크로스코프(FESEM)에 의해 제1실시예와 제1비교예에 의해 제조된 전자 방출 소자의 전자 방출 영역의 형태를 관측한 결과를 나타내는 개략도.

제17a도 및 제17b도는 본 발명의 제2실시예의 방법에 의해 제조된 표면 전도형 전자 방출 소자 구조를 나타내는 개략도.

제18a도 및 제18b도는 본 발명의 제3실시예의 방법에 의해 제조된 표면 전도형 전자 방출 소자 구조를 나타내는 개략도.

제19a도 및 제19b도는 전계 방출형 주사 전자 마이크로스코프(FESEM)에 의해, 제3실시예 및 제3비교예에 의해 제조된 전자 방출 소자의 전자 방출 영역의 형태를 관측한 결과를 나타내는 개략도.

제20a도 및 제20b도는 본 발명의 제7실시예의 방법에 의해 제조된 표면 전도형 전자 방출 소자 구조를 설명하기 위한 개략도.

제21a도 내지 제21c도는 본 발명에 의해 제조된 계단형 배선 형태의 전자원에 대한 제조 공정을 설명하기 위한 개략도.

제22도는 본 발명의 화상 형성 장치를 제조하는데 사용되는 진공 처리 장치의 구성을 도시하는 도면.

제23도는 매트릭스 배선 형태의 전자원의 구성의 일부분을 도시하는 개략 평면도.

제24도는 제23도에 도시한 라인 24-24를 따라 절취한 단면도.

제25a도 내지 제25h도는 매트릭스 배선 형태의 전자원의 제조 공정을 설명하는 개략도.

제26도는 화상 형성 장치의 구성의 일례를 나타내는 블럭도.

제27도는 종래 표면 전도형 전자 방출 소자의 구조를 설명하는 개략도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2, 3 : 소자 전극

4 : 전자 도전성 박막 5 : 전자 방출 영역

6 : 높이 규제 부재 8 : 구조적 잠상

9 : 스텝 형성 부재 11 : 전류계

12 : 전원 15 : 애노드 전극

16 : 진공 용기 17 : 배기 장치

19 : 밸브 및 질량 흐름 제어기 20 : 기압 측정 수단

21 : 샘플 홀더

본 발명은 전자 방출 소자의 신규한 제조 방법, 전자원의 제조 방법, 및 전자 방출 소자의 신규한 제조 방법에 따른 화상 형성 장치에 관한 것이다.

전자 방출 소자의 2개의 주된 형태로서, 열전자 음극형(thermoionic cathode type) 전자 방출 소자와 냉음극형(cold cathode type) 전자 방출 소자가 알려져 있다. 냉음극형 전자 방출 소자는 전계 방출 형태(이하 FE로 약칭한다), 금속/절연층/금속형태(이하 MIM으로 약칭한다), 표면 전도형 형태 등이 있다. FE 전자 방출 소자의 예들은, 즉 더블류. 피. 듀크(W.P. Dyke) 및 더블류. 더블류. 돌란(W.W. Dolan), 전계 방출(Field emission), Advance in Electron physics, 8, 89(1956) 및 씨. 에이. 스핀트(C.A. Spindt), 몰리브디늄 콘을 가진 박막 전계 방출 음극의 물리적 특성(PHYSICAL properties of thin-film field emission cathodes with molybdenium cones, J. Appl. phys., 47, 5248(1976)에 기재되어 있다.

MIM 전자 방출 소자의 일례는 씨.에이. 미드(C.A. Mead),'' 터널 방출 소자의 동작(operation of Tunne1-Emission Devices)'', J. Appl. phys., 32. 646(1961)에 기재되어 있다.

표면 전도형 전자 방출 소자의 일례는 엠. 아이. 엘린손(M.I. Elinson), Radio Eng. Electron phys., 10, 1290, (1965)에 기재되어 있다.

표면 전도형 전자 방출 소자는 소영역의 박막을 기판에 형성하여 상기 막 표면에 평행하게 전류가 흐르도록 할때, 전자가 박막 표면으로부터 방출되는 현상에 기초하여 동작한다. 이와 같은 표면 전도형 전자 방출 소자에 대해서는, 예를 들면, 상술한 엘린손에 의한 SnO₂박막을 이용하는것, AU 박막을 이용하는것[지. 디트머(G. Dittmer): 박막 고체 막(Thin Solid Films), 9, 317(1972)], In₂O₃/SnO₂의 박막을 이용하는것[엠. 하트웰(M. Hartwell) 및 씨. 지. 폰스태드(C. G. Fonstad): IEEE Trans. ED conf., 519(1975)], 그리고 카본(carbon) 박막을 이용하는것[히사시 아라끼 등(Hisashi Araki, et. al. : Vacuum, Vol. 26, No. 1, 22(1983)]이 보고되고 있다.

이들 표면 전도형 전자 방출 소자의 일반적인 예로서, 제27도는 상기 언급한 논문중에서 엠. 하트웰(M. Hartwell)등이 제안한 소자 구성을 개략 도시하고 있다. 제27도에서 참조 번호(1)은 기판이고, 참조 번호(4)는 H자형 패턴으로 스퍼터링하여 제조한 금속 산화물 박막으로 형성된 전자 도전성 박막이고, 여기에 전자 방출 영역(5)이 통전 포밍(energization forming)이라 불리는 통전 처리(후술함)에 의해 형성된다.

대향 소자 전극의 간극 L은 0.5-1.0mm으로 설정되고, 전자 도전성 박막의 폭 W'는 0.1mm로 설정된다.

표면 전도형 전자 방출 소자 구성은 상술한 H자형 패턴에 국한되지 않는다. 예를 들어, 상기 H자형 패턴의 대향 부분을 전극으로서 형성하고 이들 전극들을 전자 도전성 박막이 상호 접속하도록 형성함으로써 표면 전도형 전자 방출 소자를 구성할 수도 있다. 이러한 구성에서는 전극 및 전자 도전성 박막의 재료가 서로 다르거나 서로 두께가 다를 수 있다.

이들 표면 전도형 전자 방출 소자에서는 전자 방출을 개시하기 전에, 전자 도전성 박막(4)이 전자 방출 영역(5)를 형성하기 위해, 전자 도전성 박막(4)을 통전 포밍이라 불리우는 통전 처리를 하는 것이 일반적이었다. 특히, 통전 포밍(energization forming)이란 용어는 예를 들면, 전자 도전성 박막(4)을 따라 DC 전압 또는 약 1 V/min의 매우 낮은 속도로 점진적으로 증가하는 전압을 인가하여 박막을 국부적으로 파괴, 변형 또는 변성시켜 전기적으로 높은 저항성을 가진 형태로 변형된 전자 방출 영역(5)을 형성하는 처리를 의미한다. 전자 방출 영역(5)에서는, 전류가 소자를 통해 흐르도록 전압이 전자 도전성 박막(4)에 인가될때, 전자 도전성 박막(4)의 일부에 균열(fissure)이 발생되고, 이 균열이 생긴 부근에서 전자가 방출된다.

표면 전도형 전자 방출 소자는 구조가 간단하고 제조가 용이하여 대면적을 가진 어레이에 다수의 소자를 형성할 수 있는 장점이 있다. 따라서, 표면 전도형 전자 방출 소자의 상기 유리한 특성을 이용할 수 있다는 관점에서 다양한 응용분야의 연구가 행해지고 있다. 전형적인 응용분야에서는 충전 빔원 및 디스플레이 장치등이 있다. 다수의 표면 전도형 전자 방출 소자를 어레이 속에 형성하는 응용의 일례로서는, 상세히 후술하는 바와 같이, 병렬로 표면 전도형 전자 방출 소자를 배열하고, 하나의 로우(row)를 형성하기 위해 2개의 배선(공통배선이라 함)에 의해 개개의 소자의 양단부를 상호접속하며, 다수의 로우를 매트릭스 패턴을 형성하여 배열한 전자원(electron source)이 제안되고 있다.(일본 특허 출원 공보 제64-031332호, 제1-283749호 및 제2-257552호 참조). 디스플레이 장치와 같은 화상 형성 장치의 분야에 있어서, 특히 액정을 이용하는 평면형 디스플레이 장치가 최근에 CRT 대신에 유행하고 있지만, 이들은 자발광형(self-luminous)이 아니므로 백라이트(backlight)등을 필요로 하는 문제점이 있다. 따라서, 자발광형의 디스플레이 장치의 개발이 요구되고 있다. 다수의 표면 전도형 전자 방출 소자의 어레이를 가진 전자원과 전자원으로부터 방출된 전자가 충돌할때 가시광을 내는 형광막을 서로 결합시켜 디스플레이 장치를 형성하는 화상 형성 장치가 제안되고 있다(USP 제5,066,883호 참조).

공지된 제조 방법에서는, 전자 방출 영역을 형성하는 포밍 단계는 상술한 바와 같이 전압을 전자 도전성 박막에 인가함으로써 달성된다. 인가된 전압에 의해 발생되는 줄(Joule) 열에 의해, 전자 도전성 박막이 부분적으로 변성되고 높은 저항성을 가진 상태로 변형된다. 그러나, 이러한 방법은 다음과 같은 문제점이 있다.

(1) 전자 방출 영역의 위치 및 형태 제어의 문제점.

전자 도전성 박막이 변성 및 변형되는 위치는 여러가지 요인이 있겠지만 중요한 요인은 전자 도전성 박막의 어떤 부분에서는 발생된 열에 의해 온도가 급격히 상승된다는 점이다.

전자 도전성 박막이 균일하고, 소자 전극이 양호한 대칭성을 갖는다면, 전극간의 중앙부에서 온도가 가장 급격히 상승된다고 믿어진다. 그러나, 실제로는 여러가지 요인으로 인해 전자 도전성 박막은 균일하지 않으며, 프린팅 등에 의해 전극을 형성할 때 전극 모양의 대칭성은 통상 만족스럽지 못하다. 또한, 전자 방출 영역으로서 기능하는 높은 저항성의 부분은, 하나의 높은 저항성 부분이 전자 도전성 박막의 일부에 형성될때는 이에 상응하여 전류 분포가 변화되고, 이어서 다음의 높은 저항성의 부분은 전류가 새롭게 집중되는 부분에 형성되는 방식으로 복잡한 공정을 통해서 형성된다고 믿어진다. 따라서, 약간의 방해로 인해, 전자 방출 영역의 형태가 부분에 따라 다른 폭을 갖게되거나 또는 지그재그 방향으로 신장될 수 있다. 이로인해 소자의 특성을 균일하게 제어하는데 어려움이 있다. 특히, 다수의 전자 방출 소자의 어레이를 포함하는 전자원 및 전자원을 사용한 화상 디스플레이 장치를 제조할 때에는, 방출되는 전자의 량 및 화면의 밝기가 변화될 수 있다.

예를 들면, 전자원이 대면적을 가진 화상 디스플레이 장치에 사용될때는 일반적으로 제조 기술의 견지에서 스크린 프린팅에 의해 배선 및 전극을 형성하는 것이 바람직하다. 그러나, 이 경우에는 진공 증착 또는 스퍼터링에 의한 막 형성 및 포토리소그래픽에 의한 패터닝에 의할 때보다 서로 대향되는 소자 전극간의 간극이 꽤 넓게 된다. 이것은 전자 방출 영역을 지그재그 방향으로 더욱 신장시킬 수 있는 문제점이 있다.

(2) 큰 포밍 전류에 의한 배선의 전류 용량성의 문제점

통전 포밍 단계에는 전자 방출 소자로서 정상으로 동작하는 동안보다 더 많은 전류가 필요하다. 특히, 다수의 전자 방출 소자의 어레이를 포함하는 전자원을 제조할 때, 포밍 처리는 일반적으로 동시에 복수의 소자에 대하여 행해진다(즉, 소자들의 매트릭스 패턴의 각 로우에 대하여). 이 경우, 전자 방출 소자를 정상적으로 구동시킬 때 보다도 상당히 큰 전류가 흐르게 하는 것이 요구되므로 공급된 전류에 견딜수 있는 전류 능력을 갖도록 배선할 필요가 있다. 그러나, 일단 포밍 처리가 완료되면 정상 동작시 실제 필요로하는 전류 용량은 매우 낮은 레벨로 떨어지게 된다. 따라서, 이와 같은 전류 용량에서의 큰 차이를 제거할 수 있다면, 제조기술의 견지에서, 즉 배선의 폭을 좁게할 수 있고 장치 설계의 자유도를 증가시킬 수 있는 점에서 장점이 예견된다.

또한, 큰 전류가 배선을 통해 흐르기 때문에 전압 강하기 증가되어 결국 포밍 처리로부터 얻어지는 상태가 전자 방출 특성의 체계적인 분배를 이루도록 배선 방향을 따라 변화될 수 있다.

상술한 문제점을 해소하기 위해서는 전자 방출 소자의 신규한 제조 방법을 확립할 필요가 있다.

본 발명의 목적은 전자 방출 소자의 전자 방출 영역의 위치 및 형태를 제어할 수 있도록 하여 균일한 소자 특성을 얻고자 하는 것이다. 복수의 전자 방출 소자를 포함하는 전자원 및 전자원을 사용한 화상-형성 장치에 대하여, 본 발명의 목적은 전자 방출 소자들간의 방출된 전자의 양의 변화량을 억제하고, 화면 밝기의 변화 범위를 축소하여 고품질의 화상 디스플레이를 실현하기 위한 것이다.

본 발명의 다른 목적은 전자 방출 영역의 형성을 위해 대전류를 흘릴 필요성을 제거하여, 배선의 전류 용량을 감소시키고, 장치 설계의 자유도를 향상시키며, 제조 비용을 삭감할 수 있는 것과 같이 제조기술의 견지에서 장점을 제공하기 위한 것이다.

본 발명의 또 다른 목적은 상술한 요구를 만족시키는 전자 방출 소자, 전자원, 및 화상 형성 장치의 제조 방법을 제공하는 것이다.

본 발명은 상술한 목적을 달성하기 위한 것이다.

본 발명의 한 특징에 따르면, 전자 방출 영역을 가진 전자 도전성 막을 기판상에 배치된 전극들간에 제공하되, 상기 전자 방출 영역 형성 단계는 전자 도전성막내에 구조적 잠상(structural latent image)을 형성하는 단계 및 상기 구조적 잠상을 현상(developing)하는 단계를 포함하는 전자 방출 소자의 제조 방법이 제공된다.

본 발명의 다른 특징에 따르면, 전자 방출 소자 각각을 상술한 방법에 의해 제조하여 기판상에 복수의 전자 방출 소자를 배열하는 것을 포함하는 전자원의 제조 방법이 제공된다.

본 발명의 또다른 특징에 따르면, 전자 방출 소자의 어레이를 포함하는 전자원과 화상 형성 부재를 결합한 화상 형성 장치의 제조 방법으로서, 전자 방출 소자 각각은 상술한 방법에 의해 제조되는 화상 형성 장치의 제조 방법이 제공된다.

먼저, 본 명세서에서 사용되는 구조적 잠상(structural latent image)이란 용어는, 전자 도전성 박막 그자체 또는 그의 국부적 환경이 주변과 다른 구조를 갖고, 주위보다는 구조적으로 불안정하여 임의의 현상 방법에 의해 처리될 때 높은 저항성의 상태로 보다 쉽게 변성 및 변형되는 전자 도전성 박막의 일부분(전자 방출 영역으로 기능함)을 의미한다.

특히, 구조적 잠상은 전자 도전성 박막이 그 두께가 주위의 막두께와 다르거나 또는 다른 미세 구조(막질)를 갖거나, 또는 홈 및 돌출부와 같은 구조 또는 전자 도전성 박막과 임의의 반응을 하는 물질과 접촉하고 있는 전자 도전성 박막의 일부분을 의미한다.

현상 방법(developing method)이란 용어는 예를 들어, 실질적으로 외부로부터의 균일한 가열, 주사된 레이저 스폿(scanned laser spot)으로의 국부적 가열, 및 줄(Joule)열등에 의한 자체 가열등과 같은 열의 인가를 포함한다. 또한, 현상 방법은 임의의 반응을 야기하도록 적당한 대기에 전자 도전성 박막의 원하는 부분을 노출시키는 것, 및 박막을 식각하기 위해 산 등에 전자 도전성 박막의 원하는 부분을 침적하는 것을 포함한다. 상기한 방법의 둘 이상은 결합된 방식으로 사용될 수 있다.

이하에서는 예로써, 줄 열에 의한 가열과 같은 가열 방법을 설명하고자 하는 바, 이것은 종래의 통전 포밍과 다른것이다. 본 발명에서 요구되는 열은 구조적 잠상이 현상되는 정도이기만 하면 되므로, 요구되는 전력은 종래의 포밍 처리에서 요구되는 것보다 상당히 적다.

상술한 방법들 중 임의의 방법을 사용하면 상술한 약간의 방해로 인해 전자 방출 영역의 위치가 불안정하거나 지그재그 방향으로 움직이는 것을 방지할 수 있다. 또한, 전자 방출 영역 형성을 위한 동적 매커니즘(dynamic mechanism)은 상술한 전류 분포 집중에 의한 것보다는 구조적 잠상 그 자체의 구조적인 불안정에 의해 상당히 좌우된다고 생각된다. 따라서, 전자 방출 영역의 폭의 불균일성이 억제되어, 그 결과, 전자 방출 소자의 특성 변화가 억제된다.

이제부터 양호한 실시예와 관련하여 본 발명의 배열 및 동작에 대하여 상세히 설명한다.

제1a도 및 제1b도는 본 발명의 표면 전도형 전자 방출 소자의 기본 구조의 일례를 개략적으로 나타내고 있다. 제1a도 및 제1b도에서, 참조 번호(1)는 기판이고, 참조 번호(2, 3)는 소자 전극이며, 참조 번호(4)는 전자 도전성 박막이며, 참조 번호(5)는 전자 방출 영역이고, 참조 번호(6)은 구조적 잠상 형성 수단의 일부를 구성하는 높이 규제 부재이다.

기판(1)은 석영글라스, 감소된 크기로 Na 등의 불순물을 포함하는 글라스, 소다림 글라스(soda lime glass), 및 스퍼터링에 의해 소다림 글라스 상에 SiO₂의 코팅층을 갖고 있는 글라스등의 임의의 다양한 글라스 및 알루미나, 또는 Si 세라믹으로 만들어질 수 있다.

서로 대향하는 소자 전극(2,3)은 통상의 도전성 재료중 임의의 재료로 만들어질 수 있다. 예를 들면, 소자 전극 재료는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 및 Pd와 같은 금속 또는 그 합금, Pd, Ag, Au, RuO₂및 Pd-Ag와 같은 금속 또는 금속 산화물, 글라스등을 포함하는 프린팅 도체, In₂O₃-SnO₂등의 투명도체, 및 폴리실리콘등의 반도체로부터 선택될 수 있다.

소자 전극들 간의 간극 L, 각 소자 전극의 길이 W, 전자 도전성 박막(4)의 폭 W'은 응용 및 다른 조건의 형태에 따라 설계된다. 소자 전극들 간의 간극 L은 수백 nm내지 수백㎛의 범위, 보다 구체적으로 수 ㎛ 내지 수백 ㎛ 범위가 좋다.

소자 전극들 간의 저항값, 다수의 전자 방출 소자의 배열에 있어서의 한계등을 고려하여, 각 소자 전극의 길이 W는 수 ㎛ 내지 수백 ㎛의 범위로 설정될 수 있고, 소자 전극(2,3)의 막 두께 d는 수십 nm 내지 수 ㎛의 범위로 설정될 수 있다.

제1a도 및 제1b도에 도시된 소자구성의 일례에서는, 구조적 잠상 형성 수단이 소자 전극(2)과, 소자 전극(2)아래의 기판(1)의 돌출부에 의해 형성된 높이 규제 부재(6)에 의해 만들어진 계단(step)으로서 제공된다. 소자 전극과 기판 간의 스텝이 이 방식대로 구조적 잠상 형성 수단으로서 사용될 때, 이 계단은 소자 전극 자체를 수정함으로써도 제공될 수 있다. 특히, 하나의 소자 전극이 다른 전극보다 큰 두께를 갖도록 한쌍의 소자 전극을 형성함으로써, 두꺼운 소자 전극과 기판간의 계단이 구조적 잠상 형성 수단으로서 작용할 수 있다.

본 발명에서 사용되는 구조적 잠상 형성 수단의 다른 예로서, 제2a도 및 제2b도에 도시한 바와 같이 소자 전극(2, 3) 간에 형성된 SiO₂등의 절연체로 만들어진 계단 형성 부재(9)에 의해 계단이 제공될 수 있다.

소자 전극과 기판간의 계단이 구조적 잠상 형성 수단으로서 사용되는 경우에 계단 높이는 전자 도전성 박막(4)의 제조 방법에 따른 막의 막질 및 막 두께를 고려하여 설정된다. 계단 높이는 전자 도전성 박막 두께의 3배 이상이 좋으며, 더욱 좋은것은 막 두께의 10배 이상이다.

본 발명에 사용되는 구조적 잠상 형성 수단의 또다른 예는 제3a 및 제3b도에 도시한 바와 같이, 서로 다른 재료로 소자 전극(2, 3)을 형성하고, 하나의 전극의 재료와 전자 도전성 박막의 재료가 임의의 반응을 야기하도록 하여 특정한 온도에서 상기 박막을 변형 또는 변성시키되, 해당온도에서 다른 전극과 전자 도전성 박막간에서는 임의의 반응을 일으키지 않도록 재료를 선택함으로써 제공될 수 있다. 이 경우에는 하나의 전극과 전자 도전성 박막간의 접촉 부분이 구조적 잠상으로서 기능한다.

전자 방출 특성을 양호하게 제공하기 위해서는 전자 도전성 박막(4)이 미립자로 된 미립자 막으로 형성되는 것이 좋다. 전자 도전성 박막(4)의 두께는 대략적으로 소자 전극(2, 3)에 대한 계단 커버리지(step coverage), 소자 전극(2, 3)간의 저항, 포밍 처리의 조건(후술함) 등을 고려하여 설정된다. 일반적으로, 막 두께는 수 0.1nm 내지 수백nm 범위, 보다 양호하게는 1nm 내지 50nm 범위가 좋다. 또, 전자 도전성 박막(4)은 10²내지 10⁷Ω/? 범위의 저항값 Rs을 갖는다. Rs는 R=Rs(1/w)에 따라 결정되는데, R은 두께 t, 폭 W 및 길이 1을 가진 박막의 저항이다.

전자 도전성 박막(4)을 형성하는데 사용되는 재료의 예는 Pd, Pt, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pb 등의 금속, PdO, SnO₂, In₂O₃, PbO 및 Sb₂O₃등의 산화물, HfB₂, ZrB₂, LaB₆, CeB₆, YB₆및 GdB₄등의 붕화물 TiC, ZrC, HfC, TaC, SiC 및 W의 탄화물, TiN, ZeN 및 HfN 등의 질화물, Si 및 Ge의 반도체, 및 탄소를 포함한다.

본 명세서에서 사용되는 미립자 막(fine particle film)이란 용어는 서로 결합된 다수의 미립자를 포함하는 막을 의미하며, 미립자가 개개로 분산될 뿐만 아니라 서로 이웃하거나 중첩된 미세구조(몇몇의 미립자가 대체로 아일랜드를 형성하도록 그룹으로 결합되어 있는 미세구조 포함)를 갖는 막을 포함한다. 미립자의 입경은 수 0.1nm 내지 수백nm의 범위, 양호하게는 1nm 내지 20nm 범위이다.

본 명세서에서는 미립자 fine particle이란 용어가 자주 사용되므로, 이 용어에 대한 의미를 설명한다.

작은 입자는 미립자(fine particle)라고 하고, 미립자보다 작은 입자는 초미립자(ultra fine particle)라 한다. 일반적으로 초미립자보다 작고, 원자수가 백 미만으로 이루어지는 입자는 클러스터(cluster)''라고 한다.

그러나, 각 용어로 표현된 입경간의 범위는 엄격하지 않고, 소립자를 분리할 때의 고려되는 특성에 따라 변한다. 미립자와 초미립자는 흔히 미립자로 함께 불리며, 본 명세서도 이러한 법칙을 따른다.

Experimental Physics Lecture 14 Suface·Fine Particle(Compiled by Koreo Kinoshita, Kyoritsu publishing, published September 1, 1986)에는 다음과 같이 기재되어 있다.

이 원고에서 사용된 미립자의 용어는 입경이 대략 2-3㎛ 내지 10㎛인 입자를 의미하고, 특히 초미립자란 용어를 사용할때는 입자크기가 대략 10nm 내지 2-3nm 범위의 입자를 의미하는 것으로 추정된다. 이들 입자들은 통상 합쳐서 미립자로 간단히 표현되며, 상술한 범위는 엄격한 제한을 두고 있지 않지만 가이드라인으로서 이해되어야 한다. 입자를 이루는 원자의 수가 2 내지 수십으로부터 수백까지의 정도일때, 입자들은 클러스터(cluster)라 불린다(페이지 195, 라인 22-26).

또한, Hayashi·Ultra Fine Particle Project in New Technology Development Operation Group of Japan에 의해 제공된 초미립자의 정의에 따르면, 입자크기의 하한은 다음과 같이 상술한 것보다 낮다.

Creative Science Technology Promotion System에 따른 Ultra Fine Particle Project(1981-1986)에서는 약 1 내지 100nm 범위의 입자크기(직경)을 가진 입자를 초미립자로 부르기로 결정했다. 이러한 정의에 따라, 하나의 초미립자는 대략 원자수가 100 내지 10⁸모인 것이다. 원자 크기에서 보면, 초미립자는 크거나 또는 지나치게 큰 입자이다. (Ultra Fine Particle-Creative Science Technology-, Compiled by Chikara Hayashi, Ryoji Ueda, 및 Akira Tasaki; Mita Publishing, 1988, page 2, lines 1 내지 4); 그리고, 초미립자보다 작은 입자, 다시말해서 원자수가 수 내지 수백으로된 하나의 입자는 일반적으로 클러스터(cluster)라 불린다, (Ibid., page 2, line 12 내지 13).

일반적으로 사용된 상술한 표현에서, 본 명세서에 사용된 미립자란 용어는 하한이 대략 수 0.1nm 내지 1nm이고, 상한이 대략 수 ㎛인 입자크기를 가진 다수의 원자 및/또는 분자의 집합을 의미하는 것으로 한다.

전자 방출 영역(5)은 전자 도전성 박막(4)의 일부에서 발생되는 고저항의 균열에 의해 구성되며, 전자 도전성 박막(4)의 두께, 특성 및 재료, 포밍 처리 방법(후술함) 등에 따라 달리 형성된다. 전자 방출 영역(5)에는 수 0.1nm 내지 수십 nm 범위의 입경을 가진 전자 도전성 미립자가 존재할 수 있다. 전자 도전성 미립자는 전자 도전성 박막(4)의 재료를 이루는 원소(element)의 일부 또는 전체를 포함한다. 전자 방출 영역(5) 및 그 부근의 전자 도전성 박막(4)은 탄소 및 탄소 화합물을 포함할 수 있다.

제1a도 및 제1b도에 도시한 바와 같이 구성된 전자 방출 소자를 일례로 들어, 그 제조 방법의 일례를 제4a도 및 제4c도와 관련한 연속 단계를 이하 설명한다.

(1) 구조적 잠상 형성 수단을 형성하는 단계

기판(1)을 세정제, 순수(pure water), 유기 용매 등으로 충분히 세정한다. 그 후에 소자 전극중 하나(제1a도 및 제1b도의 소자 전극 2)가 형성될 영역위에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로서 사용하여 반응성 이온 에칭(RIE)에 의해 기판(1)을 에칭함으로써, 구조적 잠상 형성 수단으로서 기능하는 계단(step)이 제공되는 위치를 결정하는 높이 규제 부재(6)를 형성한다. 이어서, 소자 전극 재료를 진공 증착, 스퍼터링 등에 의해 기판상에 퇴적한다. 그후에, 기판(1) 위에 소자 전극(2,3)을 형성하기 위해, 예를 들어 포토리소그래픽에 의해 퇴적된 재료를 패턴한다(제4a도). 에칭에 의해 형성된 높이 규제 부재(6)와 그위에 형성된 소자 전극(2)에 의해 제공된 계단(7)이 구조적 잠상 형성 수단으로서 기능한다.

본 명세서의 기재는 높이 규제 부재(6)가 기판을 에칭함으로써 형성되는 것으로 되어 있으나, 이는 기판위에 적절한 재료를 퇴적함으로써 형성될 수도 있다.

(2) 구조적 잠상을 갖는 전자 도전성 박막을 형성하는 단계

상부에 형성된 소자 전극(2,3)을 포함하여 기판(1)위에, 유기 금속 박막을 형성하기 위하여, 유기 금속 용액을 코팅한다. 유기 금속 용액으로서는, 주성분으로서 전자 도전성 박막(4)의 재료와 동일한 금속을 포함하는 유기 금속 화합물의 용액이 사용될 수 있다. 유기 금속 박막은 가열 소성된 후 전자 도전성 박막(4)을 형성하기 위해 박리, 에칭등에 의해 패턴된다. 이때에, 구조적 잠상 형성 수단으로서의 계단(7)을 따라 전자 도전성 박막(4)에 구조적 잠상(8)이 형성된다(제4b도).

이 경우에는, 전자 도전성 박막이 작은 계단을 가진 소자 전극(3)상에는 양호한 계단 커버리지로 피복되고, 큰 계단을 가진 소자 전극(2) 위에는 불량한 계단 커버리지로 피복된다는 사실때문에, 기판과 접촉하여 계단(7)의 하부 에지를 따라 구조적 잠상(8)이 형성된다.

본 명세서에서는 유기 금속 용액이 코팅에 의해 기판(1)에 도포되는 것으로 기재되어 있지만, 단순한 코팅에 의해서만 아니라, 진공 증착, 스퍼터링, 화학적 증착, 분산 코팅(dispersion coating), 침적(dipping), 스피너 코팅(spinner coating)에 의해 전자 도전성 박막(4)를 형성할 수도 있다.

(3) 구조적 잠상 현상 단계

구조적 잠상은 여러가지 방법에 의해 현상될 수 있지만, 여기에서는 일례로서 소자를 거의 균일하게 가열하는 방법에 의해 현상한다. 따라서, 소자가 가열 퍼니스로 도입되고 적절한 온도의 가열하에 놓인다. 그 결과, 전자 도전성 박막(4)에 형성된 구조적 잠상이 고저항성 상태를 최종적으로 달성하도록 미세구조에서 변화가 발생된다.

상기와 같은 현상을 이하에서는 구조적 잠상의 현상(development of the structure latent image)라 하겠다.

(4) 활성화 단계

포밍 처리후에, 전자 방출 소자는 활성화 단계라고 불리우는 처리가 행해진다. 활성화 단계는 소자 전류 If 및 방출 전류 Ie를 현저하게 변화시키는 단계이다.

활성화 단계는, 예를 들면 유기 물질의 가스를 포함하는 대기에서, 제5a도 및 제5b도에 도시한 3각파 펄스를 반복적으로 인가함으로써 행해질 수 있다. 펄스들은 제5a도에 도시한 바와 같이 일정하게 유지되는 극값(crest value)을 갖거나, 제5B도에 도시한 바와 같이 점진적으로 변화되는 극값을 가질 수 있다. 이들 펄스의 형태들은 결합되어 사용될 수 있다. 적절한 펄스 열이 조건 및 목적에 따라 경우별로 선택된다.

상술한 대기는, 예를 들면 오일 확산 펌프, 회전 펌프 등에 의해 진공 용기(외장)를 배기하고 진공 용기 내부의 대기에 남아 있는 유기 가스를 이용하거나, 또는 상당히 높은 진공도를 발생하도록 이온 펌프에 의해 진공 용기를 배기한 후 이 진공 공간에 적당한 유기 물질의 가스를 도입함으로써 얻어진다. 이때에 유기 물질의 바람직한 가스 압력은 응용의 형태, 진공 용기의 구성, 유기 물질의 종류등에 의존하므로, 경우에 따라 적절히 설정된다. 적당한 유기 물질의 예에는 알칸, 알켄 및 알킨과 같은 지방족 탄화수소, 방향족 탄화수소, 알콜, 알데히드, 케톤, 아민 및 페놀, 카르복실산 및 술폰산 등의 유기산이 포함된다. 보다 구체적으로, 적절히 사용가능한 유기 물질은 메탄, 에탄 및 프로판 등과 같이 CnH_2n+2으로 표현되는 포화 탄화수소, 에틸렌 및 프로필렌, 벤젠, 톨루엔, 메탄올, 에탄올, 포름알데히드, 아세트 알데히드, 아세톤, 메틸 에틸 케톤, 메틸아민, 에틸아민, 페놀, 포름산, 아세트산, 프로피온산 등과 같이 CnH_2n으로 표현되는 불포화 탄화수소이다. 활성화 단계의 결과로서, 탄소 또는 탄소 화합물이 대기에 존재하는 유기 물질로부터 소자상에 퇴적되어 소자 전류 If 및 방출 전류 Ie가 현저하게 변하게 된다.

활성화 단계를 완료하는 타이밍은 소자 전류 If 및 방출 전류 Ie를 측정하면서 결정된다. 인가되는 펄스의 폭, 간격 및 극값은 적절하게 설정된다. 펄스파형은 예시된 3각파에 제한되지 않으며, 구형파등의 임의의 적절한 파형이 사용될 수 있다.

탄소 또는 탄소화합물은 HOPG(고배향 파이로리딕 그래파이트), PG(파이로 리딕 그래파이트), 및 GC(글래시 카본) 등의 그래파이트(HOPG는 실질적으로 완전한 결정구조를 가진 그래파이트를 의미하고, PG는 약 20nm의 결정 입자 크기와 약간 무질서한 결정 구조를 갖는 그래파이트를 의미하며, GC는 약 2nm의 결정 입자크기와 보다 더 무질서한 결정 구조를 갖는 그래파이트를 의미함), 또는 비정질(amorphous) 탄소(비정질 탄소 단독 및 비정질 탄소와 상술한 임의의 그래파이트의 미세결정의 혼합물을 포함함)의 형태이다. 퇴적된 틴소 또는 탄소 화합물의 두께는 50nm 이하가 좋고, 30 nm이하이면 보다 바람직하다.

(5) 안정화 단계

상기 단계들을 통해 얻어진 전자 방출 소자는 안정화 단계를 거치는 것이 좋다. 안정화 단계라는 것은 진공 용기로부터 유기 물질을 배기하는 단계이다. 진공 용기를 배기하는데 사용되는 진공 배기 장치는 소자 특성이 배기 장치에서 발생되는 오일의 영향을 받지 않도록 오일을 사용하지 않는 형태가 좋다. 특히, 진공 배기 장치의 예는 수착 펌프(Sorption pump), 이온 펌프등을 포함한다.

이전의 활성화 단계를 배기장치로서 오일 확산 펌프 또는 회전 펌프를 사용하고, 이 펌프로부터 발생된 오일 성분으로부터 발생된 유기 가스를 이용함으로써 행하는 경우에는, 이 오일 성분의 부분 압력을 가능한 한 낮게 억제할 필요가 있게 된다. 이 진공 용기내의 유기 성분의 부분 압력은 1 × 10^-6Pa 또는 그 이하가 좋지만, 1 × 10^-8Pa 또는 그 이하이면 더욱 좋다. 실질적으로 부분 압력이 상기한 값일때에는 탄소 또는 탄소화합물이 다시 소자에 퇴적되지 않는다. 진공 용기가 배기되고 있는 동안에는, 진공 용기의 전체를 가열하여 유기 물질의 분자가 진공 용기의 내측벽으로 흡수되게 하여 전자 방출 소자가 보다 용이하게 배기되게 하는 것이 바람직하다. 이때에는 진공 용기가 5시간 이상 동안 80 내지 250℃에서 가열되도록 하는 것이 좋다. 그러나, 가열조건은 상기한 수치에 제한되지 않으며 진공 용기의 크기 및 모양 그리고 전자 방출 소자의 구성과 같은 여러가지 요인에 따라 적절히 선택된다. 진공 용기의 압력은 가능한 작게 유지될 필요가 있으며 1 × 10^-5Pa 또는 그 이하가 좋고, 1 × 10^-6Pa 또는 그 이하이면 더욱 좋다.

안정화 단계후에 전자 방출 소자가 구동되는 대기는 안정화 단계 직후에 얻어진 것과 동일한 대기로 유지하는 것이 좋지만, 이 조건도 엄격하게 요구되는 것은 아니다. 유기 물질이 충분히 제거되면 진공도가 다소 감소되더라도 안정 특성이 만족스럽게 유지될 수 있다.

상술한 바와 같이 진공 대기를 설정함으로써, 새로운 탄소 또는 탄소 화합물의 퇴적을 방지할 수 있다. 그 결과, 소자 전류 I_f및 방출 전류 I_e가 안정화된다.

본 발명이 적용가능한 상술한 단계들을 통해 제조된 전자 방출 소자의 기본 특성에 대해 제6도 및 제7도를 참조하여 이하 설명한다.

제6도는 소자 특성을 평가하는 기능뿐만 아니라 상기 활성화 단계 및 안정화 단계를 이행하는 기능을 갖고 있는 진공 처리 장치의 일례를 나타내는 개략도이다.

제6도에 제1a도 및 제1b도와 동일한 부분에 대해서는 제1a도 및 제1b도의 참조번호와 동일한 번호를 병기하였다. 제6도를 참조하여 설명하면, 참조 번호(16)는 진공 용기이고, 참조 번호(17)는 배기 장치이다. 전자 방출 소자는 진공 용기(16) 내에 배치된다. 전자 방출 소자는 기판(1), 소자 전극(2,3), 전자 도전성 박막(4), 및 전자 방출 영역(5)을 포함한다. 또, 참조 번호(12)는 소자 전압 V_f을 전자 방출 소자에 인가하기 위한 전원이고, 참조 번호(11)은 소자 전극(2,3)간의 전자 도전성 박막(4)를 통해 흐르는 소자 전류 If를 측정하기 위한 전류계이며, 참조 번호(15)는 소자의 전자 방출 영역(5)으로부터 방출된 방출 전류 Ie를 포착하기 위한 애노드(anode) 전극이다. 또한, 참조 번호(14)는 애노드 전극(15)에 전압을 인가하기 위한 고압 전원이고, 참조 번호(13)는 소자의 전자 방출 영역(5)으로부터 방출된 방출 전류 Ie를 측정하기 위한 전류계이다. 이 측정은, 예를 들면 애노드 전극에 인가되는 전압을 1kV 내지 10kV의 범위내로 설정하고, 애노드 전극과 전자 방출 소자간의 거리 H를 2mm 내지 8mm 범위내로 설정하여 행해진다.

참조 번호(18)는 상기 활성화 단계에서 요구될때 진공 용기로 도입되는 유기물질의 양을 제어하는 수단이다. 특히, 이러한 유입량 제어 수단(18)은 다수의 밸브 및 질량 흐름 제어기를 포함한다. 참조 번호(19)는 앰퓰(ampule) 또는 범브(bomb) 형태의 물질원이다.

또, 진공 용기(16)에는 기압을 측정하는데 필요한 진공 게이지, 4중 질량 분광계(Q-질량) 등을 포함하는 대기 검출 수단(20)이 제공되어 있어서, 진공 용기의 대기를 측정할 수 있다. 유입량 검출 수단(18)과 대기 검출 수단(20)을 결합하여 사용함으로써, 원하는 대기가 진공 용기내에 생성될 수 있다. 배기 장치(17)는 터보펌프 및 회전 펌프를 포함하는 고 진공 장치 시스템 및 이온 펌프등을 포함하는 초-고 진공 장치 시스템을 포함한다. 참조 번호(21)는 전자 방출 소자 또는 전자원을 지지하는 샘플홀더이다. 샘플흘더(21)는 내장 히터(도시 생략)에 의해 500℃까지 가열될 수 있다. 전자원 기판이 배치되는 진공 처리 장치 전체는 히터(도시 생략)에 의해 400℃까지 가열될 수 있다.

제7도는 제6도에 도시된 진공 처리 장치를 이용하여 측정된 방출 전류 Ie 및 소자 전류 If와 소자 전압 Vf간의 관계를 도표로 나타낸 그래프이다. 제7도는 방출 전류 Ie가 소자 전류 If 보다 훨씬 작기 때문에 임의 단위로 그려진 그래프이다. 수직 및 수평축은 각각 선형 비율을 나타낸다.

제7도로부터 알 수 있듯이, 본 발명이 적용될 수 있는 표면 전도형 전자 방출 소자는 다음과 같이 방출 전류에 관한 3개의 특성을 갖고 있다.

i) 전자 방출 소자에 있어서, 방출 전류 I_e는 소정값(임계값으로도 불린다. 제7도의 Vth) 보다 큰 소자 전압이 인가될 때 급격히 증가하지만, 임계값 Vth 이하에서는 거의 검출되지 않는다. 그래서, 전자 방출 소자는 방출 전류 Ie에 대한 명확한 임계 값 Vth을 갖고 있는 비선형 소자이다.

ii) 방출 전류 Ie는 소자 전압 Vf에 따라서 단조 증가하며, 따라서 방출전류 Ie는 소자 전압 Vf에 의해 제어될 수 있다.

iii) 애노드 전극(15)에 의해 포획된 방출 전하들은 소자 전압 Vf가 인가되는 기간에 의존한다. 그러므로, 애노드 전극(15)에 의해 포획된 전하량은 소자 전압 V_f가 인가된 시간으로 제어된다.

상술된 설명으로부터 이해하듯이, 본 발명이 적용될 수 있는 표면 전도형 전자 방출 소자의 전자 방출 특성은 입력 신호에 응답해서 용이하게 제어될 수 있다.

이러한 특징을 이용함으로써 다수의 전자 방출 소자의 어레이를 이용하는 전자원, 화상-형성 장치 등을 포함하는 여러 분야에 대한 응용이 가능해진다.

더우기, 제7도에 소자 전류 If는 소자 전압 Vf에 따라 단조 증가한다(이하 MI 특성이라 함). 소자 전류 If는 소자 전압 Vf에 관하여 전압 제어부 저항 특성(VCNR 특성이라 함)을 나타낼 수 있다(도시 안됨). 이러한 소자 전류의 특성들은 상술된 제조 단계에서 조건들을 제어함으로써 선택할 수 있다.

이하에서 본 발명이 적용될 수 있는 전자 방출 소자의 응용예들을 설명하겠다.

예를 들어 전자원 또는 화상-형성 장치는 본 발명이 적용되는 다수의 표면 전도형 전자 방출 소자를 기판에 배열함으로써 만들 수 있다.

전자 방출 소자는 몇개의 방법으로 기판상에 배열될 수 있다.

한 방법에 의하면, 다수의 전자 방출 소자들은 나란히(행 방향으로) 배열되고 그들의 양 단부에서 배선에 의해 평행하게 상호 연결되어, 전자 방출 소자의 행이 형성된다. 이러한 전자 방출 소자들의 행은 많은 수로 배열된다. 전자 방출 소자로부터의 전자 방출을 제어하기 위해, 행 방향 배선들에 수직한 방향(열 방향이라 함)으로 제어 전극(그리드라고도 함)이 전자 방출 소자 위에 배치된다. 이것이 사다리 배선형(ladder wiring type) 전자원이다. 다른 방법에 의하면, 다수의 전자 방출 소자는 X방향과 Y방향으로 놓이도록 매트릭스로 배열된다. 동일한 행에 놓여 있는 다수의 전자 방출 소자의 마주보는 전극들 중 한쪽 전극들은 한 X방향 배선에 공통으로 연결되어 있고, 동일한 열에 놓여 있는 다수의 전자 방출 소자의 마주보는 전극들 중 다른쪽 전극들은 한 Y방향 배선에 공통으로 연결되어 있다. 이것이 단순 매트릭스 배선형(simple matrix wiring type)의 전자원이다. 먼저 단순 매트릭스 배선형에 대해서 상세히 설명하기로 한다.

본 발명이 적용되는 표면 전도형 전자 방출 소자는 상술된 특성 (i) 내지 (iii)을 갖고 있다. 즉, 표면 전도형 전자 방출 소자들 각각으로부터 방출된 전자들은 인가된 전압이 임계값보다 클때 서로 마주보는 소자 전극들 사이에 인가된 펄스형 전압의 극값과 폭에 따라서 제어된다. 한편, 임계값 보다 낮은 전압에서는 거의 전자 방출이 없다. 이들 특성에 기초하여, 많은 전자 방출 소자들이 배열되는 경우 일지라도 펄스형 전압을 각 대응하는 소자에 적절히 인가함으로써 전자 방출 소자들 중 임의의 원하는 소자를 선택하고 입력 신호에 응답해서 방출되는 전자량을 제어하는 것이 가능하다.

본 발명이 적용되는 다수의 전자 방출 소자를 배열함으로써 상기 원리에 따라 구성된 전자원 기판은 제8도를 참조하여 이하 설명된다. 제8도에서, 참조 번호(31)은 전자원 기판을 나타내고, 참조 번호(32)는 X방향 배선이며, 참조 번호(33)은 Y방향 배선이고, 참조 번호(34)는 표면 전도형 전자 방출 소자이며, 참조 번호(35)는 연결 배선을 나타낸다. 표면 전도형 전자 방출 소자(34)는 상기 설명된 방법들 중 임의 방법에 의해 제조될 수 있다.

m 라인의 X방향 배선(32) (Dx1, Dx2,..., Dxm)은 진공 증착, 인쇄, 스퍼터링등에 의해 전자 도정성 금속으로 형성된다. 배선들의 재료, 막 두께 및 폭은 경우에 따라서 적절히 설계될 수 있다. 또한, Y방향 배선(33)는 n 라인의 Dy1, Dy2,..., Dyn으로 X방향 배선(32)와 유사하게 만들어진다. 층간 절연층(도시 안됨)은 m 라인의 X방향 배선(32)와 n라인의 Y방향 배선(33) 사이에 삽입되어 있어서 배선들(32, 33)을 서로 전기적으로 절연시킨다(m, n은 각각 양의 정수임).

도시 안된 층간 절연층은 진공 증착, 인쇄, 스퍼터링등에 의해 SiO2 등으로 만들어진다. 예로, 층간 절연층은 X방향 배선(32)가 형성되어 있는 기판(31)의 전체 또는 부분 표면을 커버하도록 원하는 형태로 형성된다. 층간 절연층의 두께, 재료 및 제조 공정은 특히 X방향 배선(32)와 Y방향 배선(33)가 서로 교차하는 부분에서 전위차를 견딜수 있도록 적절히 설정된다. X방향 배선(32) 및 Y방향 배선(33)는 기판으로부터 외부로 돌출되어 외부 단자를 구성한다.

표면 전도형 전자 방출 소자(34)의 각각의 쌍으로된 전극(도시 안됨)들은 전자 도전성 금속등으로 형성된 연결 배선(35)에 의해 도시된 바와 같이 m 라인의 X방향 배선(32)와 n라인의 Y방향 배선(33)에 전기적으로 연결되어 있다. 배선(32 및 33)의 재료, 연결 배선(35)의 재료, 및 쌍으로된 소자 전극의 재료는 그들 구성 소자들이 부분적으로 또는 모두가 동일할 수 있으며, 또는 서로 다를 수도 있다. 이들 재료는, 예를 들어, 소자 전극들과 연관하여 상술된 재료들 중에서 적절히 선택된다. 소자 전극들과 배선들이 동일한 재료로 만들어질 때, 용어 소자 전극은 소자 전극과 이에 연결된 배선을 함께 의미하는데 사용될 수 있다.

X방향 배선(32)은 X방향으로 배열되어 있는 표면 전도형 전자 방출 소자(34)의 각 행을 선택하기 위한 주사 신호를 인가하기 위해, 주사 신호 인가 수단(도시 안됨)에 전기적으로 연결되어 있다. 한편, Y방향 배선(33)는 입력 변조 신호에 응답해서, Y방향으로 배열되어 있는 표면 전도형 전자 방출 소자(34)의 각 열을 변조하기 위해, 변조 신호 발생 수단(도시 안됨)에 전기적으로 연결되어 있다. 표면전도형 전자 방출 소자 각각에 인가되는 구동 전압은 이 소자에 함께 인가되는 주사 신호와 변조 신호간의 차 전압으로서 제공된다.

상기 배열에 있어서, 각각의 소자는 단순 매트릭스 배선에 기초하여 서로 독립적으로 선택되어 구동될 수 있다.

이하, 단순 매트릭스 배선형의 상기 전자원을 사용함으로써 구성되는 화상-형성 장치를 제9도, 제10a도, 제10b도 및 제11도를 참조해서 설명하기로 한다.

제9도는 이와 같은 화상 형성 장치의 디스플레이 패널의 한 예를 보여주는 개략적인 투시도이다. 제10a도 및 제10b도는 제9도의 화상 형성 장치에 이용되는 형광막의 개략도이고, 제11도는 NTSC 방식의 TV 신호에 따라서 화상을 디스플레이 하는데 이용되는 구동 회로의 한 예를 보여주는 블록 다이어그램이다.

제9도에서, 참조 번호(31)은 다수의 전자 방출 소자가 배열되어 있는 전자원 기판을 나타내고, 참조 번호(41)은 전자원 기판(31)이 고정되어 있는 뒷판이고, 참조 번호(46)은 형광막(44), 메탈 백(metal back; 45), 등을 유리 기판(43)의 내부 표면상에 적층(laminating)함으로써 제조된 면판(face plate)이며, 참조 번호(42)는 지지 프레임이다. 뒷판(41) 및 면판(46)는 프릿 글라스(frit glass) 등을 400℃ 내지 500℃의 온도에서 10분 이상 공기 또는 질소 가스의 대기내에서 베이크(bake)함으로써 지지 프레임(42)에 결합된다. 그 결과 결합된 부분들이 밀봉되어 엔벨로프(envelope; 47)이 만들어진다.

참조 번호(34)는 제1a도 및 제1b도에 도시된 바와 같이 전자 방출 영역을 구비하는 표면 전도형 전자 방출 소자를 나타낸다. 참조번호(32, 33)은 표면 도전형 전자 방출 소자의 쌍으로된 소자 전극들 각각에 연결된 X 및 Y방향 배선을 각각 나타낸다.

엔벨로프(47)는 면판(46), 지지 프레임(42) 및 뒷판(41)으로 구성되어 있다. 그러나, 뒷판(41)은 주로 기판의 강도를 강화시키기 위한 목적으로 제공되기 때문에, 개별 부재로서의 뒷판(41)은 기판(31) 그 자체가 충분한 정도의 강도를 갖고 있다면 없어도 된다. 이 경우에, 지지 프레임(42)은 밀봉식으로 기판(31)에 직접 결합될 수 있다. 이렇게 하면 엔벨로프(47)는 면판(46), 지지 프레임(42) 및 기판(31)으로 구성된다. 대안적으로 엔벨로프(47)가 대기 압력에 대해서 충분한 강도를 갖도록, 스페이서(spacer)라 불리는 도시되지 않은 지지부를 면판(46)과 뒷판(41) 사이에 배치시킬 수 있다.

제10a도 및 제10b도는 형광막(44)의 예들을 개략적으로 보여주고 있다. 형광 막(44)은 단색 디스플레이용만을 위한 형광 물질로 구성될 수 있다. 칼라 디스플레이를 위해서는, 형광 막(44)은 흑색 전도체(48)과 형광 물질(49)의 조합으로 형성된다. 흑색 전도체(48)는 형광 물질의 패턴에 따라 흑색 스트라이프 또는 흑색 매트릭스라 불린다. 흑색 스트라이프 또는 흑색 매트릭스를 제공하는 목적은 칼라 디스플레이를 위해 필요함 3원색은로 형공 물질(49)들 사이의 흑색 영역을 형성하는 것이다. 이렇게 하면, 칼라 혼합은 덜 눈에 띄게 되고 형광막(44)에 의한 외부 광의 반사에 의해 생긴 콘트라스트에서의 감쇄가 억압된다. 흑색 스트라이프등은 이 기술 분야에서 통상 이용되는 주 성분으로서 흑연을 포함하는 재료뿐만이 아니라, 전자 도전성이며, 작은 광 투과도와 반사도를 갖고 있는 임의의 다른 재료로 만들 수 있다.

디스플레이 화상이 단색이거나 칼라인가에 관계없이 형광 물질들은 침전, 인쇄등으로 유리 기판(43)상에 코팅될 수 있다.

형광 막(44)의 안쪽 표면에는 보통 메탈 백(metal back; 45)이 제공된다. 메탈 백은 면판을 향해서 형광 물질로부터 내부쪽으로 방출되는 미러-반사광에 의한 휘도를 증가시키는 기능, 전자 빔을 가속하기 위한 전압을 인가하는 전극으로서 작용하는 기능, 및 엔벨로프내에서 발생된 음 이온과의 충돌에 의해 형광 물질이 손상되는 것을 방지하는 기능을 갖고 있다. 메탈 백은 형광막을 형성한 후에 예를 들어, 형광막의 내부 표면을 평탄화시키고(이 단계는 통상 filming이라 불린다), 그 후 진공 증착으로 Al을 형광막의 내부 표면에 피착함으로써 제조할 수 있다.

형광 막(44)의 전기 전도도를 증가시키기 위해서, 면판는 형광 막(44)의 외부 표면에 제공된 투명 전극(도시안됨)을 포함할 수 있다.

상술한 바와 같이 엔벨로프를 밀봉하기 전에, 각 칼라의 형광 물질과 전자 방출 소자들이 서로 대응되게 정확히 배치되도록 칼라 디스플레이의 경우에 조심스런 얼라인먼트가 실행되어야만 한다.

포밍(forming) 단계, 활성화 단계등이 표면 전도형 전자 방출 소자에 대해 실행되는 시점에서, 전자원을 만드는 것은 잠상 형성 방법, 현상 방법 및 다른 조건에 따라서 사례 별로 적절히 결정된다.

제9도에 도시된 화상 형성 장치는 예로써 다음과 같이 제조된다.

상술한 안정화 단계에서와 같이, 엔벨로프(47)는 적절한 온도로 가열되면서 이온 펌프 또는 흡수 펌프와 같은 오일을 이용하지 않는 형태의 배기 장치에 의해 배기 튜브(도시 안됨)를 통해 배기되어, 그 결과, 엔벨로프(47)의 대기는 잔여 유기물질의 양이 충분히 작은 약 10^-5의 진공도로 설정된다. 이후, 엔벨로프(47)는 밀봉된다. 그러한 진공도를 밀봉된 엔벨로프(47)내에 유지하기 위해서, 엔벨로프는 게터링(gettering) 처리되어야 한다. 이 공정은 엔벨로프(47)가 밀봉되기 직전 또는 직후에, 게터(getter)의 진공 증착막을 형성하기 위하여 고주파수 가열 또는 저항 가열에 의해 엔벨로프(47) 내의 소정 위치에 배치된 게터(도시 안됨)를 가열함으로써 실행된다. 게터는 통상 기본 성분으로서 Ba를 포함한다. 엔벨로프의 내부 공간의 압력은 이 진공 증착막의 흡입 작용에 의해 1×10^-4내지 1×10^-5의 범위내의 진공도로 유지될 수 있다. 부연하면, 표면 전도형 전자 방출 소자들의 포밍 처리에 뒤따르는 단계들은 사례별로 적절히 설정할 수 있다.

단순 매트릭스 배선형의 전자원을 사용함으로써 구성된 디스플레이 패널상에 NTSC 방식의 TV 신호에 따라서 TV 화상을 디스플레이하기 위한 구동 회로의 예시적인 한 구성은 제11도를 참조하여 이하 설명하기로 한다. 제11도에서 51은 화상 디스플레이 패널을 나타내고, 52는 주사 회로, 53은 제어 회로, 54는 시프트 레지스터, 55는 라인 메모리, 56은 동기 신호 분리 회로, 57은 변조 신호 발생기, Vx 및 Va는 DC 전압 소스를 나타낸다.

디스플레이 패널(51)은 단자 Dox1 내지 Doxm, 단자 Doy1 내지 Doyn, 및 고전압 단자 Hv를 통해서 외부 전기 회로에 연결되어 있다. 단자 Dox1 내지 Doxm에는 디스플레이 패널 즉, 로우-바이-로우 식으로 M행과 N열의 매트릭스로 배선되어 있는 한 그룹의 표면 전도형 전자 방출 소자(N개의 소자 단위) 내에 제공되어 있는 전자원을 연속해서 구동하기 위한 주사 신호가 인가된다.

한편, 단자 Doy1 내지 Doyn에는 주사 신호에 의해 선택된 한 행에 있는 표면 전도형 전자 방출 소자로부터 출력된 전자 빔을 제어하기 위한 변조 신호가 인가된다. 고전압 단자 Hv에는 DC 전압 소스 Va로부터 예로 10kV의 DC 전압이 제공된다. 이 DC 전압은 표면 전도형 전자 방출 소자로부터 방출된 전자 빔에 대응하는 형광 물질을 여기 시키기에 충분한 에너지를 제공하기 위한 가속 전압으로서 작용한다.

주사 회로(52)를 설명한다. 주사 회로(52)는 M개의 스위칭 소자(제11도에 S1 내지 Sm으로 표시되어 있음)를 포함하고 있다. 스위칭 소자 각각은 DC 전압원 Vx의 출력 전압 또는 0V(접지 레벨)를 선택하고, 디스플레이 패널(51)의 단자 Dox1 내지 Doxm의 대응하는 단자에 전기적으로 연결된다. 스위칭 소자 S1 내지 Sm은 제어회로(53)에 의해 출력된 제어 신호 Tscan에 따라서 동작되고, FET와 같은 통상적인 스위칭 소자를 조합해서 쉽게 만들 수 있다.

DC 전압 소스 Vx는 주사되지 않고 있는 소자들에 인가되는 구동 전압이 전자 방출 임계 전압보다 낮게 유지되도록, 표면 전도형 전자 방출 소자의 특성에 근거해서 이 실시예에서 설정된 정전압(즉, 전자 방출 임계 전압)을 출력한다.

제어 회로(53)는 외부로부터 입력된 비디오 신호에 따라서 화상을 적절히 디스플레이하기 위하여 여러 부품들이 서로 일치되게 동작되게 하는 기능을 한다. 그래서, 동기 신호 분리 회로(56)로부터 공급된 동기 신호 T_SYNC에 따라서, 제어 회로(53)는 관련 부품에 대한 제어 신호 T_SCAN, T_SFT및 T_MRY를 생성한다.

동기 신호 분리 회로(56)는 외부로부터 인가된 NTSC 방식의 TV 신호로부터 동기 신호 성분과 휘도 신호 성분을 분리하는 회로이며, 일반적인 주파수 분리기(필터) 등을 이용해서 만들 수 있다. 동기 신호 분리 회로(56)에 의해 분리된 동기신호는 수직 동기 신호 및 수평 동기 신호를 포함하지만, 여기에서는 설명의 편의상 신호 T_SYNC로 표현되어 있다. 또한 TV 신호로부터 분리된 비디오 휘도 신호 성분은 설명의 편의상 신호 DATA로 표현했다. 신호 DATA는 시프트 레지스터(54)에 인가된다.

시프트 레지스터는 화상의 각 라인에 대해서 레지스터에 시간 순서로 입력되는 신호 DATA의 직렬/병렬 변환을 실행한다. 시프트 레지스터(54)는 제어 회로(53)로부터 공급된 제어 신호 T_SFT에 따라서 동작된다[그러므로 제어 신호 T_SFT는 시프트 레지스터(54)를 위한 시프트 클럭이라고 말할 수 있다]. 직/병렬 변환 결과인 화상의 한 라인에 대한 데이타(N개의 전자 방출 소자를 구동하기 위한 데이타에 해당함)는 N개의 병렬신호 Id1 내지 Idn으로서 시프트 레지스터(54)로부터 출력된다.

라인 메모리(55)는 요청된 시간 동안 화상의 한 라인에 대한 데이타를 저장하는 메모리이다. 라인 메모리(55)는 제어-회로(53)로부터 제공된 제어 신호 T_MRY에 따라서 병렬 신호 Id1 내지 Idn의 내용을 저장한다. 저장된 내용은 I'd1 내지 I'dn으로서 출력되어 변조 신호 발생기(57)에 인가된다.

변조 신호 발생기(57)는 각각의 비디오 데이타 I'd1 내지 I'dn에 따라서 변조된 방식으로 표면 전도형 전자 방출 소자를 적절하게 구동하기 위한 신호 소스이다. 변조 신호 발생기(57)로부터 출력된 신호는 단자 Doy1 내지 Doyn을 통해서 디스플레이 패널(51)내의 대응하는 표면 전도형 전자 방출 소자에 인가된다.

상술한 바와 같이, 본 발명이 적용되는 전자 방출 소자 각각은 방출 전류 I_e에 관하여 아래와 같은 기본 특성을 갖고 있다. 상세히 말하자면, 전자 방출 소자는 전자들의 방출을 위한 임계 전압 Vth를 갖고 있으며 Vth를 초과하는 전압이 인가될 때만 전자를 방출한다. 또한 전자 방출 임계값을 초과하는 전압에 대해서, 방출 전류는 소자에 인가된 전압의 변화에 따라서 변화된다. 그러므로, 펄스형 전압이 소자에 인가될 때, 인가된 전압이 전자 방출 임계값보다 낮으면 전자가 방출되지 않지만, 인가된 전압이 전자 방출 임계값을 초과하면 전자 빔이 방출된다. 이 경우에, 발생된 전자 빔의 세기는 펄스의 극값 Vm을 변화시킴으로써 제어될 수 있다.

더구나, 발생된 전자 빔의 전체 전하량은 펄스폭 Pw를 변화시키므로써 제어될 수 있다.

그래서, 전자 방출 소자는 전압 변조 방법, 펄스폭 변조 방법 등에 의해서 입력 신호에 따라 변조될 수 있다. 전압 변조 방법을 이용하는 경우에, 변조 신호 발생기(57)는 고정된 지속 기간을 갖고 있는 전압 펄스를 발생해서 입력 데이타에 따라, 이 전압 펄스의 극값을 변조하는 전압 변조형의 회로를 이용함으로써 실현될 수 있다.

펄스폭 변조 방법을 이용하는 경우에, 변조 신호 발생기(57)는 정해진 극값을 갖고 있는 전압 펄스를 발생하여 입력 데이타에 따라서 이 전압 펄스의 폭을 변조하는 펄스폭 변조형의 회로를 이용하여 실현할 수 있다.

시프트 레지스터(54)와 라인 메모리(55)는 임의의 디지탈 신호와 아날로그 신호에 대해서도 이용될 수 있게 설계될 수 있다. 어쨌든, 직/병렬 변환 및 비디오 신호의 저장이 선정된 속도로 실행되어야만 하는 것이 중요하다.

디지탈 신호 설계에 있어서, 동기 신호 분리 회로(56)로부터의 신호 DATA 출력을 디지탈 신호로 변환하는 것이 요구되지만, 이것은 회로(56)의 출력 부분에 A/D 변환기를 합체시켜 용이하게 실현할 수 있다. 더우기, 라인 메모리(55)의 출력신호가 디지탈 또는 아날로그인가에 따라서, 변조 신호 발생기(57)에 사용되는 회로는 약간 다른 방식으로 설계되어야만 한다. 보다 상세히 말하면, 디지탈 신호를 이용하는 전압 변조 방법이 이용될 때, 변조 신호 발생기(57)는 예를 들어, D/A 변환기로 구성되며, 필요하다면, 증폭기등을 더 포함할 수도 있다. 디지탈 신호를 이용하는 펄스폭 변조 방법이 이용될 때, 변조 신호 발생기(57)는 예를 들어 고속 발진기, 발진기로부터 출력된 파형 수를 계산하기 위한 카운터, 및 카운터의 출력 값과 라인 메모리의 출력값을 비교하기 위한 비교기의 조합으로 구성된다. 이 경우에, 필요하다면, 변조된 펄스 폭을 갖고 있고 비교기로부터 출력되는 변조 신호의 전압을 표면 전도형 전자 방출 소자용 구동 전압으로 증폭하는 증폭기가 부가될 수도 있다.

한편, 아날로그 신호를 이용하는 전압 변조 방법이 이용될 때, 변조 신호 발생기(57)는 예를 들어 연산 증폭기를 이용하는 증폭기 회로로 구성될 수 있고, 필요하다면 레벨 시프트 회로를 부가적으로 포함할 수 있다. 아날로그 신호를 이용하는 펄스폭 변조 방법이 이용될 때, 변조 신호 발생기(57)는 예를 들어 전압 제어 발진기(VCO)로 구성될 수 있다. 이 경우에도, 필요하다면, 변조 신호의 전압을 표면 전도형 전자 방출 소자용 구동 전압으로 증폭하기 위한 증폭기가 부가될 수도 있다.

본 발명이 적용되는 상기와 같은 화상 형성 장치에 있어서, 엔벨로프 외부로 뻗어있는 단자 Dox1 내지 Doxm 및 Doy1 내지 Doyn을 통해서 전압을 인가해서 전자 방출 소자로부터 전자들이 방출된다. 전자빔들은 고전압 단자 Hv를 통해서 고전압을 메탈 백(45) 또는 투명 전극(도시 안됨)에 인가함으로써 가속된다. 가속된 전자들은 형광막(44)에 충돌하고, 그 결과 화상을 형성하는 형광이 발생된다.

상술한 배열의 화상-형성 장치는 본 발명이 적용될 수 있는 화상 형성 장치의 한 예이고 본 발명의 기술적 개념에 근거해서 여러 방법으로 수정될 수 있다. 입력 신호는 앞서 언급한 NTSC TV 신호에 한정되지 않고 상기 형들보다도 많은 수의 주사선을 갖고 있는 다른 형태의 TV 신호(예를 들어, MUSE 방식의 고화질 TV 신호)를 포함해서 PAL 방식 및 SECAM 방식의 다른 TV 신호일 수도 있다.

사다리 배선형의 전자원과 그러한 전자원을 이용하는 화상-형성 장치는 제12도 및 제13도를 참조해서 이하 설명된다.

제12도는 사다리 배선 형의 전자원의 한 예를 보여주는 개략도이다. 제12도에서, 참조 번호(31)은 전자원 기판을 나타내고, 참조 번호(34)는 전자 방출 소자, 참조 번호(61 또는 Dx1 내지 Dx10)은 전자 방출 소자(34)를 상호연결하는 공통 배선을 나타낸다. 다수의 전자 방출 소자(34)는 X방향의 라인 끝까지 나란히 기판(31)상에 배열된다(이러한 배열 결과로서의 전자 방출 소자의 행은 소자 행이라 불린다). 이 소자 행은 전자원을 만들기 위해 다수회 배열되어 있다. 구동 전압을 각 소자 행의 공통 배선들 사이에 인가함으로써, 각각의 소자 행은 서로 독립적으로 구동될 수 있다 상세하게는, 전자 방출 임계값을 초과하는 전압은 소자 행들에 인가되어 전자빔이 방출되는 반면, 전자 방출 임계값보다 낮은 전압은 전자 소자행에 인가되어도 전자 빔이 방출되지 않는다. 부연하면, 두개의 인접한 소자행, 예를 들어, Dx2와 Dx3 사이에 위치해 있는 공통 배선 Dx2 내지 Dx9의 쌍들은 단일 배선로서 각각 형성될 수 있다.

제13도는 사다리 배선형의 전자원을 구비하는 화상 형성 장치의 패널 구조에 대한 한 예를 보여주는 개략도이다. 참조 번호(62)는 그리드 전극이고, 참조 번호(63)은 전자들이 통과하는 어퍼추어(aperture)이다. 참조 번호(64)는 Dox1, Dox2, ...,Doxm으로 표시된 바와 같이 엔벨로프로부터 밖으로 연장되는 단자들을 나타내고, 참조 번호(65)는 G1, G2,...,Gn으로 표시된 엔벨로프 밖으로 연장되고 대응하는 그리드 전극(62)에 연결되는 단자들을 나타낸다. 참조 번호(31)은 두개의 인접한 소자 행 사이에 위치한 공통 배선들이 각각 단일 배선으로서 형성될 수 있는 전자원 기판을 나타낸다. 제13도에 도시된 화상-형성 장치는 주로 그리드 전극(62)이 전자원 기판(31)과 면판(46) 사이에 삽입되어 있다는 점에서 제9도에 도시된 단순 매트릭스 배선형의 화상 형성 장치와는 다르다.

제13도에 도시된 화상 형성 장치는 전자원 기판(31)과 면판(46) 사이에 삽입된 그리드 전극(62)를 포함한다. 그리드 전극(62)은 표면 전도형 전자 방출 소자로 부터 방출된 전자 빔을 변조하는 역할을 한다. 그리드 전극(62)는 사다리 배선에서 소자 행에 수직하게 연장하는 스트라이프형 전극이며, 전자 방출 소자에 대하여 일대일 관계로 전자 빔의 통과를 위해 내부에 형성된 원형 어퍼추어(63)를 갖고 있다. 그리드 전극의 모양과 설정된 위치는 제13도에 도시된 것들에 한정되지 않는다. 예를 들어, 어퍼추어는 많은 수의 메쉬형(mesh-like)의 작은 개구일 수 있거나, 표면 전도형 전자 방출 소자 주위 또는 근처에 위치될 수 있다.

엔벨로프 밖으로 연장되는 외부 단자(64)와 외부 그리드 단자(65)는 제어 회로(도시 안됨)에 전기적으로 연결되어 있다.

이 실시예에의 화상 형성 장치에 있어서, 화상의 한 라인에 대한 변조 신호는 각 행별로(on a row-by-row basis) 연속해서 구동(주사)되는 소자 행과 동기해서 그리드 전극의 각 행에 동시에 인가된다. 결과적으로, 형광 물질에 전자 빔이 조사되는 것은 라인-바이-라인식으로(on a line-by-line basis) 화상을 디스플레이하기 위해 제어될 수 있다.

본 발명의 화상 형성 장치는 감광 드림 등에 의해 만들어진 광학 프린터용 화상 형성 장치를 포함하여, TV 방송용 디스플레이 뿐만아니라 TV 화상회의 시스템, 컴퓨터 등의 디스플레이로서 사용될 수 있다.

(제1실시예)

제14a도 및 제14b도는 본 제1실시예의 방법으로 제조된 표면 전도형 전자 방출 소자의 구조를 개략적으로 도시한 것이다.

본 실시예의 제조 공정은 제15a도 내지 제15c도를 참조하여 후술하겠다.

간단하게 하기 위해 도면에 한 소자의 구조만 도시되어 있지만, 4개의 동일 소자가 본 실시예의 단일 기판상에 제조된다.

단계-a

기판(1)은 석영 글라스를 세정제, 순수(pure water) 및 유기 용매로 세척하여준비된다. 그 다음, 소자 전극 물질로서 Pt는 소자 전극의 패턴에 대응하는 개구를 갖고 있는 마스크를 사용하여 스퍼터링하여 30nm의 두께로 퇴적된다. 그 다음, 소자 전극 중 하나에 대응하는 한 개구만을 폐쇄시킨 후, Pt를 80nm의 두께로 더 퇴적시킨다. 따라서, 두께가 110nm인 소자 전극(2) 및 두께가 30 nm인 소자 전극(3)이 형성된다(제15a도 참조).

부수적으로, 소자 전극들 사이의 간격은 L=100 pm로 설정된다.

단계-b

두께가 100nm인 Cr막은 소자 전극을 갖고 있는 기판 상에 진공 증착으로 형성된다. 그 다음, Cr막은 포토리소그래픽으로 패턴되어 전자 도전성 박막의 형태에 대응하는 개구를 한정한다. 개구의 폭은 100㎛로 설정된다.

그 다음, Pd 아민 복합 용액[Okuno Pharmaceutical Co., Ltd.사 제품인 ccp4230)을 스피너를 사용하여 회전시켜가며 기판상에 코팅시킨 후, 300℃에서 10분동안 대기중에서 가열 소성한다. 그 결과, 주로 PdO 미립자로 제조된 막이 형성된다. 이 막의 두께는 약 10nm이다.

그 후, Cr막은 리프트 오프(lift-off)에 의해 원하는 패턴으로 전자 도전성 박막(4)를 형성하기 위해 습식 에칭에 의해 제거된다(제15b도 참조). 전자 도전성 박막(4)의 저항값은 Rs=5 × 10⁴Ω/□이다.

이 단계에서의 소자는 전계 방출형 주사 전자 마이크로스코프(field emission type scanned electronic microscope : FESEM)를 사용하여 관찰된다. 결과적으로, 다른 부분보다 막이 더 얇고 다른 부분과는 미립자의 분산 조건이 명백히 다른 부분, 즉 구조적 잠상(8)이 소자 전극(2)에 의해 정의된 계단(step)의 하부 에지, 즉 소자 전극(2)와 기판(1) 사이의 경계를 따라 형성됨을 알 수 있다.

단계-C

이에 따라 얻어진 소자는 열 처리 퍼니스를 사용하여 400℃에서 30분동안 대기중에서 열 처리된다. 따라서, 구조적 잠상(8)은 저항이 높은 전자 방출 영역(5)로 변화된다(제15c도 참조).

단계

상기-d

상기 단계로 얻어진 소자는 제6도에 도시된 진공 처리 장치에서 설치되고, 진공 용기(16)은 압력이 약 1.3 × 10^-3Pa에 도달할 때까지 배기 장치(17)에 의해 배실시예에 사용된 배기 장치는 터보 펌프 및 회전 펌프를 포함하는 고진공 배기 시스테이다. 계속해서, 구형파 펄스를 소자에 인가함으로써 활성화 단계가 행해진다. 펄스 폭은 T1 =1msec이고, 펄스 간격은 T2=10msec이며, 극값은 Vact =15V이다.

활성화 단계 후, 압력은 약 1.3 × 10^-4Pa로 더 감소되고, 소자 전류 If 및 방출 전류 Ie는 활성화 단계에서 사용된 바와 유사한 펄스를 인가함으로써 측정된다.

그러나, 극값은 14V로 설정된다. 애노드 전극(15)와 소자 사이의 간격은 H=5mm이고, 전위 차는 1kV이다.

(제1 비교예)

단계-a

기판(1)은 석영 글라스를 세정제, 순수 및 유기 용매로 세척하여 준비한다.

그 다음, 소자 전극 물질로서 Pt는 소자 전극의 패턴에 대응하는 개구를 갖고 있는 마스크를 사용하여 스퍼터링함으로써 30nm의 두께로 퇴적되어 소자 전극을 형성한다.

부수적으로, 소자 전극들 사이의 간격은 L=100㎛로 설정된다.

단계-b

전자 도전성 박막은 제1실시예와 동일 방식으로 형성된다.

단계-c

소자는 제6도에 도시된 진공 처리 장치에 설치되고, 진공 용기(16)를 배기한 후, 전자 도전성 박막의 Pdo를 Pd로 환원시키기 위해 가열된다. 그 후, 통전 포밍을 실행하기 위해 3각파 펄스를 소자 전극들 사이에 인가하여 전자 방출 영역을 형성한다.

단계-d

활성화 단계는 제1실시예와 동일 방식으로 행해진다.

단계-e

안정화 단계는 제1실시예와 동일 방식으로 행해진다.

그 후, 전자 방출의 특성은 제1실시예와 동일 조건에서 측정된다. 제1실시예 및 제1비교예의 각각의 4개의 소자에서 측정된 If 및 Ie의 결과는 다음과 같다.

동시에, 형광막은 애노드 전극(15) 상에 배치되고, 전자 방출 소자로부터 방출된 전자 빔에 의해 발생된 형광막 상의 각각의 밝은 스폿의 형태가 측정된다. 그 결과, 제1실시예의 소자에 의해 발생된 밝은 스폿은 제1비교예의 소자로 발생된 밝은 스폿보다 35㎛ 더 적다.

또, 전자 방출 영역의 형태는 FESEM을 사용하여 관찰된다. 결과는 제16a도 및 제16b도에 개략적으로 도시되어 있다(상기한 바와 같이, 4개의 소자는 실제로 하나의 기판 상에 형성된다).

제16a도에 도시한 바와 같이 제1실시예의 4개의 소자 중에서, 미세구조에서 현저하게 변경되는 전자 방출 영역은 소자 전극(2) 가까이에 형성된 구조적 잠상을 포함하는 전자 도전성 박막 부분에 형성된다. 한편, 제16b도에 도시된 바와 같이, 제1비교예의 각 소자의 전자 방출 영역은 소자 전극(2와 3) 사이의 중심 가까이에 형성되고, 폭이 약 50㎛으로 지그재그 방향으로 연장된다.

(제2 실시예)

제17a도 및 제17b도는 제2 실시예의 방법으로 제조된 표면 전도형 전자 방출 소자의 구조를 개략적으로 도시한 것이다.

간단하게 하기 위해 도면에 한 소자의 구조만 도시되어 있지만, 4개의 동일 소자가 본 실시예의 단일 구조 상에 제조된다.

단계-a

기판(1)은 석영 글라스를 세정제, 순수(pure water) 및 유기 용매로 세척하여 준비된다. 그 다음, SiOx막은 스퍼터링에 의해 150nm의 두께로 퇴적되고, 레지스트가 이 위에 도포된 후, 패턴화되어 소자 전극 중 한 형태[즉, 소자 전극(2)]를 덮는 마스크를 형성한다.

마스크 영역을 제외한 SiOx막은 반응성 이온 에칭(RIE)에 의해 제거되고, 나머지 레지스트 패턴 또한 제거되어 SiOx로 제조된 높이 규제 부재(6)을 형성한다. 그 다음, 제1실시예에서와 같이, Pt는 마스크를 사용하여 스퍼터링으로 30nm 두께로 퇴적되어 소자 전극(2,3)을 형성한다. 부수적으로, 소자 전극간 간격은 50㎛로 설정된다.

단계-b

두께가 100nm인 Cr막은 소자 전극을 갖고 있는 기판 상에 진공 증착으로 형성된 다음, 패턴화되어 제1실시예와 같은 전자 도전성 박막의 형태에 대응하는 개구를 한정한다. 개구의 폭은 100㎛로 설정된다.

계속해서, Pd막은 진공 증착으로 100nm의 두께로 퇴적된 후, Cr막은 Pd막의 리프트 오프 패터닝에 의해 원하는 패턴으로 전자 도전성 박막(4)를 형성하기 위해 습식 에칭에 의해 제거된다. 전자 도전성 박막(4)의 저항값은 Rs=3.8 10²Ω/□이다.

이 단계에서, 구조적 잠상(8)은 높이 규제 부재(6)에 의해 정의된 계단의 그 계단의 바닥 부분에 Pd막의 형성을 방해하는 등의 효과로 인해, 이 높이 규제 부재(6)에 접촉하여 전자 도전성 박막(4)의 일부분에 형성된다.

단계-c

이에 따라 얻어진 소자는 제6도에 도시된 진공 처리 장치에 설치되고, 진공용기(16)은 압력이 약 1.3 × 10^-3Pa에 도달할 때까지 배기된다. 샘플 홀더(21)을 가열시켜 홀더를 300℃에서 30분 동안 유지한 후, 가열은 중지되고, 소자는 실내 온도로 점차적으로 냉각된다. 상기 처리의 결과로서, 구조적 잠상(8)은 현상되고, 전자 방출 영역(5)이 형성된다.

단계-d

구형파 펄스를 소자에 인가시킴으로써 활성화 단계가 행해진다. 펄스 폭은 T1=1msec이고, 펄스 간격은 T2=10msec이며, 극값은 Vact=15V이다.

그 다음, 진공 용기(16)은 압력이 1.3 × 10^-4Pa일 때까지 더 배기되고, 전자 방출의 특성이 측정된다. 소자에 인가된 전압은 구형파 펄스의 형태로 15V이고, 애노드 전극(15)와 소자 사이의 간격은 H=5mm이며, 전위차는 1kV이다.

(제2 비교예)

단계-a

제2실시예와 같이, Pt로 제조된 소자 전극(2, 3)은 마스크를 사용하여 스퍼터링함으로써 30nm의 두께로 세척된 석영 기판(1) 상에 형성된다. 소자 전극들 사이의 간격은 2㎛이다.

단계-b

제2실시예와 같이, 두께가 100nm인 Cr막은 소자 전극을 갖고 있는 기판상에 진공 증착으로 형성된 다음, 패턴화되어 전자 도전성 박막의 형태에 대응하는 개구를 형성한다. 개구의 폭은 100㎛로 설정된다.

계속해서, Pd막은 스퍼터링에 의해 약 3nm의 두께로 퇴적된 후, Cr막은 Pd막의 리프트 오프 패터닝에 의해 원하는 패턴으로 전자 도전성 박막(4)를 형성하기 위해 습식 에칭에 의해 제거된다.

단계-c

소자는 진공 처리 장치의 진공 용기에 설치되고, 진공 용기(16)는 1.3 × 10^-3Pa에 도달할 때까지 배기된다. 계속해서, 제1비교예에서와 같이, 3각파 펄스는 통전 포밍을 행하도록 인가되어 전자 방출 영역(5)를 형성한다.

단계-d

활성화 단계는 제2실시예와 동일 방식으로 행해진다.

그 후, 전자 방출의 특성은 제2실시예와 동일 조건으로 측정되고, 그 계산 결과는 다음과 같다.

동시에, 형광막은 애노드 전극(15) 상에 배치되고, 전자 방출 소자로부터 방출된 전자 빔에 의해 발생된 형광막 상의 각각의 밝은 스폿의 형태가 측정된다. 그 결과, 거의 동일 크기인 밝은 스폿이 관찰된다.

또, 전자 방출 영역의 형태는 SEM을 사용하여 관찰된다. 결과적으로, 제2실시예의 4개의 소자 중에서, 거의 직선으로 둘러싸인 전자 방출 영역(5)는 더 높은 계단을 갖고 있는 소자 전극(2) 근처에 형성되고, 제2비교예의 4개의 소자 중에서, 제2실시예와 유사하게 거의 직선으로 둘러싸여진 전자 방출 영역(5)는 소자 전극들 사이의 중심 근처에 형성됨을 알 수 있다.

상기 비교로부터, 본 발명의 방법에 따른 전자 방출 영역을 형성함으로써, 소자 전극들 사이의 간격이 2㎛로 설정된 종래 기술 방법으로 달성된 전자 방출 영역의 형태 및 특성의 균일성은 소자 전극 사이의 간격이 50㎛로 설정되어도 얻어질 수 있음을 알 수 있다.

(제3 실시예)

본 실시예에서, 계단은 제2a도 및 제2b도에 도시된 표면 전도형 전자 방출 소자의 구조와 유사한 구조적 잠상 형성 수단을 사용하여 소자 전극들 사이에 형성된다.

본 실시예의 제조 공정은 제18a도 및 제18b도를 참조하여 후술하겠다.

단계-a

기판(1)은 석영 글라스를 세정제, 순수 및 유기 용매로 세척하여 준비된다. 그 다음, 구조적 잠상 형성 수단으로서 작용하는 계단 형성 부재(9)가 RIE에 의해 형성된다. 계속해서, Pt는 마스크를 사용하여 스퍼터링함으로써 40nm의 두께로 퇴적되어 소자 전극을 형성한다. 소자 전극들 사이의 간격은 150㎛로 설정된다(제18a도 참조).

단계-b

두께가 100nm인 Cr막은 소자 전극을 갖고 있는 기판 상에 진공 증착으로 형성된 다음, 패턴화하여 전자 도전성 박막의 형태에 대응하는 개구를 한정한다.

그 다음, Pd 아민 복합 용액[Okuno Pharmaceutical Co., Ltd.사 제품인 ccp4230)을 스피너를 사용하여 회전시켜가며 기판 상에 코팅시킨 후, 300℃에서 10분동안 대기중에서 가열 소성한다. 그 결과, 주로 PdO 미립자로 제조된 막이 형성된다. 이 막의 두께는 약 6nm이다.

그 후, Cr막은 리프트 오프에 의해 원하는 패턴으로 전자 도전성 박막(4)를 형성하기 위해 습식 에칭에 의해 제거된다. 전자 도전성 박막(4)의 저항값은 Rs=2.8 × 10⁴Ω/□이다.

FESEM을 사용하여 이 단계에서 소자를 관찰한 결과로서는 다른 부분보다 막 두께가 더 얇고, 다른 부분과는 미립자의 분산 조건이 다른 부분, 즉 구조적 잠상(8)이 소자 전극(3)과 동일 측 상의 기판에 접촉하여 계단 형성 부재(9)의 하부 에지를 따라 형성됨을 알 수 있다.

단계-c

이에 따라 얻어진 소자는 열 처리 퍼니스를 사용하여 400℃에서 30분 동안 대기중에서 열 처리된다. 따라서, 구조적 잠상(8)은 현상되어 전자 방출 영역(5)가 형성된다.

단계-c

상기 단계에 의해 얻어진 소자는 제6도의 진공 처리 장치에 설치되고, 활성화 단계는 제1실시예와 유사한 펄스를 인가함으로써 행해진다. 이 때, 진공 용기(16)의 압력은 2.0 × 10^-3Pa이다.

그 다음, 진공 용기(16)의 압력은 1.3 × 10^-4Pa로 더 감소되어 전자 방출의 특성이 측정된다. 소자에 인가된 전압은 구형파 펄스의 형태로 14V이고, 애노드 전극(15)와 소자 사이의 간격은 H=5mm이며, 전위차는 1kV이다.

(제3 비교예)

제1비교예와 같이, 기판(1)은 석영 글라스를 세척하여 준비된다. 그 다음, Pt로 제조된 소자 전극(2, 3)은 마스크를 사용하여 스퍼터링으로 40nm의 두께로 형성된다. 소자 전극들 사이의 간격은 150㎛로 설정된다.

단계-b

제3실시예와 같이, PdO 미립자 막을 포함하는 전자 도전성 박막(4)는 Cr막을 형성하고 패터닝하고, Pd 아민 복합 용액을 코팅하며, 가열 소성하고, 습식 에칭으로 Cr막을 제거함으로써 원하는 패턴으로 형성된다.

단계-c

제1비교예와 같이, 전자 방출 영역(5)는 통전 포밍을 행함으로써 형성된다.

단계-d

활성화 단계는 제3실시예와 동일 방식으로 실행된다.

그 후, 전자 방출 특성은 제3실시예와 동일 조건으로 측정된다. 측정 결과는 다음과 같다.

그 후, 전자 방출 영역의 형태는 FESEM을 사용하여 관찰된다. 결과는 제19a도 및 제19b도에 개략적으로 도시되어 있다. 제3실시예의 4개의 소자 중에서, 미립자의 미세구조에서 현저하게 변경되는 전자 방출 영역(5)는 구조적 잠상(8)이 계단 형성 부재(9)의 한 단부에 인접하여 형성되는 부분에 형성된다. 가는 파선은 계단 형성 부재(9)의 다른 단부를 표시한다. 한편, 제3비교예의 각 소자에서의 전자 방출 영역은 소자 전극들 사이의 중심에 가깝게 형성되고, 약 65㎛의 폭으로 지그재그 방향으로 연장된다.

(제4 실시예)

단계-a

기판(1)은 세척된 소다림 글라스 상에 스퍼터링에 의해 두께가 0.5㎛인 실리콘 산화막을 형성하여 준비된다. 제1소자 전극(3)의 네가티브 패턴은 포토레지스트(Hitachi Chemical Co., Ltd.사 제품인 RD-2000N-41)를 사용하여 기판(1)상에 형성된다. 두께가 5nm인 Ti막 및 두께가 50nm인 Ni막은 진공 증착으로 이 순서대로 퇴적된다. 포토레지스트 패턴은 유기 용매로 용해되어 퇴적된 Ni/Ti막의 리프트 오프 패터닝에 의해 제1소자 전극(3)을 형성한다.

유사하게, 제2소자 전극(2)의 네가티브 패턴은 포토레지스트에 의해 형성된다. 두께가 5nm인 Cr막 및 두께가 50nm인 Au막은 진공 증착에 의해 이 순서대로 이들 상에 퇴적된다. 그 다음, 제2소자 전극(2)는 퇴적된 Au/Cr 막의 리프트 오프 패터닝에 의해 형성된다.

소자 전극들 사이의 간격 L은 L=30㎛로 설정되고, 각 소자 전극의 길이는 W=300㎛로 설정된다.

단계-b

두께가 100nm인 Cr막은 기판상에 진공 증착에 의해 퇴적된 다음, 전자 도전성 박막의 형태에 대응하는 개구를 한정하기 위해 상기 단계와 유사한 방식으로 패턴화되어, Cr 마스크를 형성한다. 그 다음, Pd 아민 복합 용액[Okuno Pharmaceutical Co., Ltd.사 제품인 ccp4230)을 스피너를 사용하여 회전시켜가며 기판상에 코팅시킨 후, 300℃에

서 10분동안 대기중에서 가열 소성한다. 그 결과, 주로 PdO 미립자로 제조된 막이 형성된다. 그 후, Cr 마스크는 PdO 막의 리프트 오프 패터닝으로 원하는 패턴의 전자 도전성 박막(4)를 형성하도록 습식 에칭으로 제거된다.

PdO로 제조된 전자 도전성 박막(4)는 두께가 약 10nm이고, 저항값은 Rs=2 x 10⁴Ω/□이다.

단계-c

이에 따라 얻어진 소자는 제6도에 도시된 진공 처리 장치의 진공 용기(16)에 설치되고, 진공 용기(16)은 압력이 1.3 × 10^-3Pa에 도달할 때까지 배기 장치(17)에 의해 배기된다. 샘플 홀더(21) 내에 내장된 히터(도시하지 않음)에 의해 소자를 가열하여 450℃에서 1시간 동안 유지한 후, 히터는 턴 오프되고, 소자는 실온으로 점차적으로 냉각된다.

열 처리 전에, 소자 저항은 약 1㏀이다. 가열로 인한 온도 상승 중에, 250℃에서는 갑자기 저 저항으로 떨어지는 변화가 발생된다. 추측상, 이것은 PdO에서 Pd로의 환원으로 인해 발생된다. 그 후, 소자 저항은 온도의 상승으로 복잡하게 변화되어, 실온으로 리턴될 때 200Ω이 된다. 소자 저항의 이러한 복잡한 반응은 전자 도전성 박막을 형성하는 미립자의 집합 및 제2소자 전극(2 : Au 전극)의 에지에 따른 균열 형성으로 인한 막 형태상의 변화에 기인한 것으로 생각된다.

전자 방출 영역을 확실히 형성하기 위해, 전압이 진공 용기(16) 내의 소자에 인가된다.

본 실시예에서, 구형파 펄스는 펄스 폭이 T1=1msec로 설정되고, 펄스 간격이 T2=10msec로 설정되어 인가된다. 펄스 극값은 0.2V/min.의 비율로 0.1V의 단계에서 증가된다. 동시에, 0.1V의 측정 펄스가 2개의 포밍 펄스 사이에 각각 삽입되어 소자 저항의 값을 측정한다. 따라서, 포밍 처리는 저항값을 측정하는 동안 행해지고, 펄스 인가는 저항값이 1㏁ 초과될 때 중지된다. 펄스 인가의 최후 극값은 1.0V이고, 저항값의 갑작스런 상승직전의 If의 최대값은 5mA이다.

단계-d

계속해서, 활성화 단계가 진공 용기(16)에서 행해진다. 상기 단계와 동일한 펄스 폭과 간격을 갖고 있는 구형파 펄스가 극값이 14V로 설정되어, 소자에 인가된다. 전압은 제2소자 전극(2 : Au 전극)이 네가티브 극성으로 설정되는 조건에서 인가된다. 이 때 진공 용기의 압력은 1.3 × 10^-3Pa이다. 이 활성화 단계는 소자 전류 If 및 방출 전류 Ie를 측정하는 동안 행해진다. 애노드 전극(15)와 소자 사이의 간격은 H=4mm이고, 전위차는 1kV이다. 방출 전류 Ie는 30분이 지나면 거의 포화되어 활성화 단계는 여기에서 종료된다.

(제4 비교예)

단계-a 및 단계-b는 제4실시예와 동일 방식으로 행해진다.

단계-c

전압을 진공 용기(16) 내의 소자에 인가함으로써 포밍 처리가 행해진다.

본 비교예에서, 구형파 펄스는 펄스 폭이 T1=1msec로 설정되고, 펄스 간격이 T2=10msec로 설정되어 인가된다. 펄스 극값은 0.2V/min.의 비율로 0.1V의 단계에서 상승된다. 동시에, 0.1V의 측정 펄스가 2개의 포밍 펄스 사이에 각각 삽입되어 소자의 저항값을 측정한다. 따라서, 포밍 처리는 저항값을 측정하는 동안 행해지고, 펄스 인가는 저항값이 1㏁를 초과할 때 중지된다. 펄스 인가 최후의 극 값은 5.0V이고, 저항값의 급격한 증가 바로 직전의 If의 최대값은 25mA이다.

단계-d

안정화 단계는 제4실시예와 동일 방식으로 행해진다.

제4실시예 및 제4비교예의 표면 전도형 전자 방출 소자는 상술한 단계를 통해 10회 제조된다. 제조된 소자의 각각의 특성은 진공 처리 장치를 사용하여 측정된다.

T1=100μsec 및 T2=10msec인 3각파 펄스를 인가하고, 전류 대 전압 특성을 측정하는 결과로서, 제7도에 도시된 바와 같은 안정된 MI 특성이 얻어진다. 그 다음,Ie 및 If는 상술한 바와 동일 값을 갖는 T1 및 T2로,14V의 구형파 펄스를 인가함으로써 측정된다. 측정 결과는 다음과 같다.

특성의 측정 후, 제4 실시예에 의해 제조된 소자는 주사 전자 마이크로스코프(scanned electron microscope : SEM)을 사용하여 각각 관찰된다. 결과로서, 전자 방출 영역(5)이 제2소자 전극(2 : Au 전극)의 에지를 따라 직선으로(rectilinearly) 형성되고, 코팅부는 전자 방출 영역의 포지티브 극성측의 전자 도전성 박막 상에 형성됨을 알 수 있다. 고해상도를 갖는 전계 방출형 주사 전자 마이크로스코프(FESEM)을 사용하여 소자를 관찰한 결과로서는 코팅부가 전자 도전성 박막을 구성하는 Pd 미립자 주위 및 사이에도 형성됨을 알 수 있다. 코팅부는 전이 전자 마이크로스코프(transmission electron microscope : TEM) 및 라만 포토스펙트로메터를 사용하여 측정된다. 측정 결과로부터 코팅 물질은 주요 성분으로서 탄소를 포함하고, 소정의 부분은 그래파이트로 구성되고 다른 부분은 비정질 탄소로 구성된다고 추정된다.

한편, 제4비교예의 각 소자의 전자 방출 영역은 폭이 약 20㎛인 넓은 범위를 지그재그로 형성된다.

상술한 바와 같이 본 실시예의 방법에 따르면, 소자 전극들 사이의 간격이 30㎛ 정도로 비교적 넓을지라도, 전자 방출 소자의 위치 및 형태는 양호하게 제어될 수 있고, 전자 방출 특성의 균일성은 향상될 수 있다.

(제5 실시에)

단계-a

기판(1)은 세척된 소다림 글라스 상에 스퍼터링에 의해 두께가 0.5㎛인 실리콘 산화막을 형성하여 준비된다. 두께가 5nm인 Ti막 및 두께가 5.0nm인 Pt막은 진공 증착으로 이 순서대로 이 위에 퇴적된 다음, 일반적인 포토리소그래픽으로 패턴화되어 소자 전극(2, 3)을 형성한다. 소자 전극들 사이의 간격은 제4 실시예와 같이 L=30㎛로 설정된다.

계속해서, Au는 전기 분해 플레이팅으로 소자 전극(3) 상에 퇴적되어, 두께가 0.1㎛인 Au 코팅 물질을 형성한다.

단계-b

제4실시예와 같이, Cr막 마스크를 사용하여 Pd 아민 복합 용액을 코팅하고 소성하여 형성된 PdO 미립자막은 리프트 오프로 패턴화되어, 전자 도전성 박막(4)를 형성 한다.

단계-c

이에 따라 얻어진 소자는 열 처리 퍼니스에 설치되고, 열 처리는 1atm에서 98% N₂-2% H₂의 가스 혼합물로 300℃에서 20분 동안 행해진다. 이 열 처리로, 전자 도전성 박막은 Pd 미립자의 막으로 변환을 위해 환원되고, 전자 방출 영역이 소자 전극(3)에 접촉한 막의 일부에 형성된다. 추측상, 이것은 Au와 Pd 사이에서 합금 반응이 일어나, Pd 원자를 다른 부분보다 확산으로 더 강하게 모여 소자 전극쪽으로 이동하게 한 결과라 생각된다.

단계-d

활성화 단계는 제4실시예와 동일 방식으로 행해진다.

제5실시예의 표면 전도형 전자 방출 소자는 상기 단계를 통해 10회 제조된다. 제4실시예와 동일 방식으로 제조된 소자 각각의 전류 대 전압 특성을 측정한 결과로서, 제4실시예와 유사한 특성이 얻어진다. 또, 이것은 14V의 펄스를 인가시킴으로써 측정된 Ie의 변화는 5%내로 유지되고, 제4실시예와 유사한 장점이 달성됨을 알 수 있다.

SEM을 사용하여 전자 방출 영역의 형태를 관찰한 결과로서, 전자 방출 영역은 제4실시예와 같이 소자 전극(3)의 에지를 따라 직선으로 형성됨을 알 수 있다.

(제6 실시예)

제5실시예의 단계-a 및 단계-b에서와 같이, 소자 전극(2,3) 및 전자 도전성 박막(4)는 기판(1)상에 형성된다.

단계-c

이에 따라 얻어진 소자는 진공 처리 장치에 설치되고, 배기한 후 수소 가스는 진공 용기(16)에 주입된다.

0.5V의 정전압이 소자에 인가되고, 이 조건이 10분 동안 유지될 때, 소자 저항은 1㏁ 초과되고, 이 시점에서 전압의 인가는 중지된다. 추측상, 이러한 고 저항은 포밍 처리가 제4 및 제5실시예와 같이 전압의 인가로 발생된 주울 열(Joule heat)로 행해지기 때문이라 생각된다.

단계-d

안정화 단계는 제4실시예에서 동일 방식으로 진공 용기(16)을 배기한 후 행해진다.

제조된 소자의 특성은 16V로 설정된 소자 전압으로 측정된다. 제4 및 제5실시예와 같이, 제6실시예의 표면 전도형 전자 방출 소자는 10회 제조되고, 특성에서의 변화가 측정된다. 측정 결과는 다음과 같다.

각 소자의 전자 방출 영역의 형태는 SEM을 사용하여 관찰된다. 결과적으로, 전자 방출 영역은 제4 및 제5실시예와 같이 소자 전극(3)의 에지를 따라 직선으로 형성됨을 알 수 있다.

(제7 실시예)

제7실시예에 의해 제조된 표면 전도형형 전자 방출 소자는 제20a도 및 제20b도에 도시된 바와 같은 구조로, 소자 전극 중 하나가 전자 도전막과 일체로 형성된다.

단계-a

세척된 소다림 글라스가 기판(1)로서 준비된다. 두께가 5nm인 Cr막 및 두께가 50nm인 Au막은 진공 증착에 의해 이 순서대로 이 위에 퇴적된 다음, 일반적인 포토리소그래픽으로 패턴화되어 소자 전극(3)을 형성한다.

단계-b

레지스트는 코팅되고 패턴화되어 소자 전극(2) 및 전자 도전성 박막(4)의 패턴에 해당하는 개구를 한정한다. 두께가 5nm인 Ti막 및 두께가 30nm인 Pt막은 진공 증착에 의해 이 순서대로 이들 상에 퇴적되어 리프트 오프에 의해 단일 구조의 소자 전극(2) 및 전자 도전성 박막(4)를 형성한다. 소자 전극 사이의 간격은 L=30㎛로 설정된다.

단계-c

열 처리는 N₂기류에서 600℃에서 1시간 동안 열 처리 퍼니스에서 행해진다. 이 열 처리로, 전자 방출 영역(5)이 소자 전극(30)의 에지를 따라 형성된다.

단계-d

활성화 단계는 제4실시예와 동일 방식으로 행해진다.

제7실시예의 표면 전도형 전자 방출 소자는 상기 단계를 통해 10회 제조되고, 제조된 소자의 각각의 전류 대 전압 특성은 제4실시예와 동일 조건에서 측정된다. 제4 실시예와 유사한 안정한 특성이 얻어진다. 14V의 펄스를 인가함으로써 결정된 If, Ie의 값 및 변화는 다음과 같다.

(제8 실시예)

제8실시예에서, 4개의 소자는 제1비교예의 단계-a 및 단계-b와 같이 제조되고, 세척된 석영 글라스가 기판으로서 사용되며, Pt의 2개의 소자 전극 및 PdO 미립자로 제조된 전자 도전성 박막이 기판 상에 형성된다.

단계-c

이에 따라 얻어진 소자는 진공 처리 장치에 설치되고, 진공 용기(16)은 1 × 10^-4Pa이하의 압력이 될때까지 배기된다. 본 실시예에 사용된 배기 장치는 수착 펌프 및 이온 펌프를 포함하는 초고진공 배기 시스템(ultra-high vacuum evacuation system)을 포함한다. 계속해서, 제5b도에 도시된 바와 같이 점차적으로 증가된 극 값을 갖고 있는 3각파 펄스가 소자에 인가된다. 펄스 폭은 1msec이고, 펄스 간격은 10msec로 설정된다. 3각파 펄스 사이의 오프 주기 동안, 0.1V의 구형파 펄스가 소자의 저항값을 측정하기 위해 삽입된다.

3각파 펄스의 극값이 점차적으로 증가될 때, 소자 전류 If의 피크값 또한 초기 단계 동안 비례 관계로 점차적으로 증가된다. 또, 측정된 저항값은 초기에 일정하다. 이어서, 저항값은 감소되고, If값은 비례 관계를 벗어나기 시작한다. 저항값이 10% 아래로 감소될 때, 펄스의 인가는 중지된다.

추측상, 저항값의 이러한 감소는 일부는 온도 상승으로 인한 PdO의 저항의 감소때문이고, 대부분은 PdO에서 Pd의 부분적인 환원때문이다. PdO는 산소가 없는 대기에서 가열함으로써 쉽게 환원된다. 상기 현상은 PdO막이 펄스의 인가에 따라 가열되고, PdO에서 Pd로의 환원이 소자 전극들 사이의 중간 근처에서 개시됨으로써 발생된다고 생각된다. 펄스 극값이 계속 증가될 경우, 종래의 통전 포밍은 발생되지만, 본 실시예에서는 펄스의 인가는 전자 도전성 박막의 중앙부에 매우 좁은 환원 영역이 형성되고, 이 환원 영역이 구조적 잠상으로서 기능하는 조건에서 중지된다.

단계-d

이에 따라 얻어진 소자는 진공 용기에서 꺼내서 희석된 질산에 담근다음 세척 및 건조된다. 환원된 Pd는 희석된 질산과 반응하여 용해되지만, PdO는 아무런 반응없이 존재한다. 이에 따라, 구조적 잠상은 현상되어 전자 방출 영역을 형성한다. Pt의 소자 전극은 크게 손상되지 않는다. 그 다음, 소자를 진공 용기에 다시 넣은 다음, 상기와 동일 펄스가 다시 소자에 인가된다. 이 처리는 이전 처리에서 완전히 삭제되지 않는 부분을 삭제하기 위해 시도되기 때문에, 전자 방출 영역이 완벽하게 형성된다.

펄스 극값이 약 1.0V에 도달할 때, 저항값은 1㏁를 초과하고, 이 시점에서 펄스 인가는 중지된다.

단계-e

진공 용기의 압력을 1.3 × 10^-4Pa로 낮춘 후, 진공 용기에 아세톤이 주입되고, 압력은 1.3 × 10^-1Pa로 조정된다. 활성화 단계는 극값이 15V, 펄스 폭이 1msec로, 펄스 간격이 10msec로 설정된 구형파 펄스를 인가함으로써 행해진다. 30분 후, 활성화 단계는 펄스 인가를 중지시키고 진공 용기를 더 배기시킴으로써 종료된다.

단계-f

안정화 단계는 진공 용기를 5시간 동안 계속 배기하면서, 진공 용기를 약 200℃까지 소자를 250℃까지 가열함으로써 행해진다.

그 다음, 가열을 중지하여 소자가 실온으로 돌아온 후, 각 소자로부터 전자방출의 특성을 제1실시예 및 제1비교예와 동일 조건으로 측정한다. 측정 결과는 다음과 같다.

그 후, 각 소자의 전자 방출 영역의 형태는 SEM을 사용하여 관찰된다. 전자 방출 영역은 어느 정도 지그재그로 연장되지만, 지그재그 패턴은 약 5㎛ 폭으로 조절된다. 제1비교예에서와 같은 위치에 따라 변하는 전자 방출 영역의 폭에서의 현저한 변화는 발견되지 않는다.

(제9 실시예)

본 실시예는 사다리 배선형의 전자원의 제조 및 이 전자원을 사용하는 화상 형성 장치의 제조에 관계한다. 제21a 내지 제21c도는 다음 단계의 일부를 개략적으로 도시한다. 이 제조 공정은 하나의 행에 100개의 전자 방출 소자를 배열하고, 사다리 배선으로 소자를 상호 접속시키며, 이어서 전체 100개의 행을 배열함으로써 구성된다.

단계-A

전자원 기판(31)은 세척된 소다림 글라스상에 스퍼터링에 의해 두께가 0.5㎛인 실리콘 산화물을 형성하여 준비된다. 포토레지스트(Hitachi Chemical Co., Ltd.사 제품인 RD-2000N-41)는 기판(1)상에 형성 및 패턴화하여, 중복되는 공통 배선중 포지티브 극성의 형태에 각각 대응하는 개구를 소자 전극으로서 갖는다. 그 다음 두께가 5nm인 Cr막 및 두께가 50nm인 Au막은 진공 증착에 의해 이 순서대로 기판 상에 퇴적된다. 포토레지스트 패턴은 퇴적된 Cr/Au 막을 리프트 오프에 의해 남기도록 유기 용매에 용해되어, 포지티브 극성측 상의 소자 전극으로서 중복되는 공통 배선(66)을 형성한다. 유사하게, 포토레지스트는 기판 상에 다시 형성 및 패턴화되어 공통 배선 중 네가티브 극성 배선의 형태에 대응하는 각각의 개구를 갖는다. 그 다음, 두께가 5nm인 Ti막 및 두께가 50nm인 Pt막은 이 순서대로 기판상에 퇴적되어, 리프트 오프에 의해 네가티브 극성측 상의 소자 전극으로서 중복되는 공통 배선(67)을 형성한다. 소자 전극들 사이의 간격은 L=50㎛로 설정된다.

(제21a도 참조).

단계-B

두께가 300nm인 Cr막은 기판 상에 진공 증착에 의해 퇴적되고, 각 전자 도전성 박막의 형태에 각각 대응하는 개구(68)은 일반적인 포토리소그래픽에 의해 정의되어, Cr 마스크(69)를 형성한다(제21b도 참조).

그 다음, Pd 아민 복합 용액[Okuno Pharmaceutical Co., Ltd. 제품인 ccp 4230)을 스피너를 사용하여 회전시켜가며 기판상에 코팅시킨 후 300℃에서 10분동안 대기중에서 가열 소성한다. 이에 따라 형성된 막은 주 성분으로서 PdO를 포함하고, 약 7nm의 두께를 갖고 있는 전자 도전 미립자이다.

단계-C

Cr막은 습식 에칭으로 제거된다. PdO 미립자막은 리프트 오프로 패턴화하여 원하는 패턴의 전자 도전성 박막(4)를 형성한다. 각각의 전자 도전성 박막(4)의 저항값은 Rs=2 × 10⁴Ω/□이다(제21c도 참조).

이에 따라 제조된 전자원을 사용하는 화상 형성 장치를 제조하는 공정의 한 실시예를 제12도 및 제13도를 참조하여 설명하겠다.

뒷판(41) 상에 전자원 기판(31)을 고정한 후, 그리드 전극(62)는 위치에 어셈블되고, 외부로 연장되는 단자(64) 및 외부로 연장되는 그리드 전극 단자(65)는 엔벨로프에 접속된다. 그 다음, 지지 프레임(42)을 사이에 두고 면판[46 : 글라스 밑판(43)의 내면 상에 적층된 형광막(44) 및 메탈 백(45)를 포함함]이 기판(31)상에 5mm 배치된다. 면판(46), 지지 프레임(42) 및 뒷판(41) 사이의 결합 부분에 프릿 글라스(frit glass)를 부착한 후, 어셈블리는 결합된 부분을 밀봉하기 위해 400℃에서 10분 이상 대기에서 베이크(bake)된다. 제1글라스는 기판(31)을 앞판(41)에 고정하는데 사용된다.

형광막(44)는 단색의 경우 한 가지 형광 물질로만 형성된다. 칼라 화상을 형성하기 위해서, 본 실시예는 형광 물질의 스트라이프(stripe) 패턴을 사용한다. 따라서, 형광막(44)는 흑색 스트라이프를 먼저 형성한 다음, 흑색 스트라이프 사이의 갭에 각 칼라로 형광 물질을 도포함으로써 제조된다. 흑색 스트라이프는 종래 기술에서 사용된 주 성분으로서 그래파이트를 포함하는 물질을 사용하여 형성된다. 형광물질은 슬러리법(slurry method)으로 유리 기판(43) 상에 도포된다.

형광막(44)의 내면상에는 일반적으로 메탈 백(45)가 배치된다. 형광막 형성 후, 메탈 백(45)는 형광막의 내부면을 평활하게 한(이 단계는 일반적으로 필밍(filing)이라 함) 다음, 진공 증착으로 이들 상에 Al을 퇴적함으로써 제조된다.

형광막(44)의 전기 전도도를 증가시키기 위해서, 면판(46)은 소정 경우에 형광막(44)의 외부면 상에 투명 전극(도시하지 않음)과 함께 제공될 수 있다. 충분한 전기 전도도를 메탈 백만으로도 얻을 수 있기 때문에 이러한 투명 전극이 본 실시예에서는 생략되었다.

상기 밀봉 전에, 칼라 경우에는 각 칼라의 형광 물질 및 전자 방출 소자가 서로 정확하게 배열되어야만 하기 때문에 각 부분의 배열은 신중하게 행해진다.

이에 따라 제조된 화상 형성 장치는 제22도에 도시된 진공 처리 장치에 접속된다. 따라서, 화상 형성 장치(51)은 배기 튜브(25)를 통해 진공 챔버(16)에 접속되고, 이는 이어서 배기 장치(17)에 차례로 접속된다. 이 실시예에서, 배기 장치(17)는 수착 펌프 및 이온 펌프를 포함하는 초고진공 배기 시스템을 포함한다. 배기 용량은 게이지 밸브(24)에 의해 조절가능하다. 활성 물질을 주입하는데 사용되는 한 시스템 및 에칭 가스를 주입하는데 사용되는 다른 한 시스템의 2개의 시스템에서 진공 챔버(16)에는 가스 주입/조절 수단(18)이 접속된다. 본 실시예는 활성 가스로서 아세톤을 사용하고 환원 가스로서 수소를 사용한다.

또, 진공 챔버(16)은 진공 챔버 내에는 압력 및 대기를 검출하기 위해 4중 질량 분광계(Q-질량 : 23) 및 압력 게이지(23)가 제공된다. Q-질량에 의해 검출된 대기를 진공 용기 또는 화상 형성 장치(51)의 엔벨로프의 대기로 간주함으로써 다음단계가 행해진다.

1 × 10^-5Pa 이하의 압력을 달성하도록 화상 형성 장치(51)의 내부를 배기한후, 수소 가스를 주입하여 압력을 1.3 × 10^-2Pa로 조정한다.

화상 형성 장치(51)은 핫 플레이트(hot plate; 도시하지 않음)을 사용하여 약 300℃로 가열된다. 상기 온도를 유지하면서 각 소자 행의 저항값을 측정한다. 30분 후, 모든 소자 행의 저항값은 10㏀을 초과하고, 가열 및 수소의 주입은 이 시점에서 중지된다. 화상 형성 장치(51)을 실온으로 복귀시키고, 진공 챔버(16)의 압력을 1 × 10^-5Pa 이하로 떨어뜨린 후, 아세톤이 주입되고, 압력은 1.3 × 10^-1Pa로 조정된다.

이 조건에서, 펄스 전압이 각 소자 로우의 포지티브와 네가티브 극성 측 사이에 인가된다.

인가된 펄스는 극값이 15V이고, 펄스 폭이 100msec이며, 펄스 간격이 10msec인 구형파 펄스이다. 30분 동안 이 처리를 실행한 후, 아세톤의 주입은 중지된다. 그 다음, 진공 용기는 핫 플레이트를 사용하여 250℃로 가열하면서 5시간 동안 계속 배기된다. 그 후, 전자 방출의 안정된 특성을 확인하기 위해 소자에 14V, 및 메탈 백과 소자 사이에 1kV의 구형파 펄스를 인가하면서 소자 전류 If 및 방출 전류 Ie를 측정한다. 계속해서, 배기 튜브를 가열하여 녹임으로써 밀봉한다. 그 다음, 게터(getter; 도시하지 않음)는 진공 용기의 압력을 충분히 낮은 레벨로 유지하기 위해 고주파 가열에 의해 연소(flash)된다.

(제5 비교예)

전자원은 제9실시예와 유사하게 상기 단계-a 내지 단계-c를 행함으로써 제조된다. 그 다음, 면판, 뒷판, 지지 프레임, 그리드 전극 등은 어셈블리되고, 밀봉되어 화상 형성 장치의 외부 구성을 완성한다. 화상 형성 장치는 상술한 바와 같은 유사한 진공 처리 장치에 접속되고, 진공 용기의 압력은 1 × 10^-5Pa 이하로 떨어진다.

계속해서, 포밍 처리가 제5b도에 도시된 바와 같이 점차적으로 증가된 극값을 갖고 있는 3각파 펄스를 인가함으로써 소자 행 각각에 대해 행해진다. 펄스 폭은 1msec로 설정되고, 펄스 간격은 10msec로 설정된다. 3각파 펄스 사이의 오프 주기 동안, 소자 행의 저항값을 검출하기 위해 If를 측정하면서 처리를 행하기 위해 저항을 측정하기 위한 0.1V의 구형파 펄스가 삽입된다. 저항값이 10㏀을 초과할 때, 포밍 처리는 중지된다. 모든 소자 행은 이 방식으로 포밍 처리된다.

그 다음, 제9실시예와 동일 방식으로 활성화 단계, 안정화 단계, 배기 튜브의 밀봉 및 게터의 연소를 거친 후, 화상 형성 장치가 완성된다.

제9실시예 및 제5비교예의 화상 형성 장치의 전자 방출 특성은 소자와 메탈 백 사이의 전위차가 1kV인 조건에서 소자 행의 각각에 대해 측정된다. 소자에 인가된 전압은 극값이 14V인 구형파 펄스, 극값이 14V이고, 펄스 폭이 100μsec이며, 펄스 간격이 10msec인 구형파 펄스의 형태로 제공된다. 소자 행(100개의 소자를 포함함) 각각에 대해 측정된 If 및 Ie의 평균값 및 변화는 다음과 같다.

(제10 실시예)

본 실시예는 단순 매트릭스 배선으로 상호 접속되어 배열된 다수의 표면 전도형 전자 방출 소자를 포함하는 전자원에 관한 것이다. 부수적으로, 어레이 크기는 60 × 60이다.

제23도는 전자원 부분의 평면도이고, 제24도는 제23도에서 라인 23-23를 따라 절취한 단면도이며, 제25a도 내지 제25h도는 제조 공정의 연속 단계를 도시한 것이다.

이들 도면에서, 참조 번호(31)은 기판이고, 참조 번호(32)는 Y방향 배선(또는 상부 배선이라 함)이며, 참조 번호(2, 3)은 소자 전극이고, 참조 번호(4)는 전자 방출 영역을 포함하는 박막이며, 참조 번호(71)은 층간 절연층이고, 참조 번호(72)는 소자 전극(2) 및 하부 배선(32)를 전기적으로 접속하는 콘택트 홀이다.

제조 공정은 제25a도 내지 제25h도를 참조하여 연속 단계로 상세히 후술하겠다. 다음 단계 A 내지 H는 각각 제25a도 내지 제25h도에 대응한다.

(단계 A)

기판(31)은 세척된 소다림 글라스 상에 스퍼터링에 의해 두께가 0.5㎛인 실리콘 산화물을 형성하여 준비한다. 그 다음, 두께가 5nm인 Cr막 및 두께가 600nm인 Au막은 진공 증착에 의해 이 순서대로 기판(31) 상에 적층된다. 이 위에 포토레지스트(Hoecst Co.사 제품인 AZ1370)를 스피너를 사용하여 회전시켜가며 도포시킨 다음 베이크한다. 그 후, 포토마스크 화상을 노출하고 현상하여, 하부 배선(32)을 위한 레지스트 패턴을 형성한다. 퇴적된 Au/Cr막은 습식 에칭에 의해 선택적으로 제거되어, 원하는 패턴으로 하부 배선(32)를 형성한다.

(단계 B)

그 다음, 두께가 1.0㎛인 실리콘 산화막으로 형성된 층간 절연막(71)은 RF스퍼터링에 의해 전체 기판 상에 퇴적된다.

(단계 C)

단계 B에서 퇴적된 실리콘 산화막에 콘택트 홀(72)를 형성하기 위한 포토레지스트 패턴을 도포하고, 이를 마스크로서 사용함으로써, 층간 절연층(71)이 선택적으로 에치되어 콘택트 홀(72)이 형성된다. 에칭은 CF₄및 H₂의 혼합 가스를 사용하여 RIE(반응성 이온 에칭)로 행해진다.

(단계 D)

소자 전극(2, 3) 및 이들 사이에 갭 G를 형성하기 위해, 포토레지스트(Hitachi Chemical Co., Ltd.사 제품인 RD-2000N-41)를 패턴으로 형성한다. 두께가 5nm인 Ti막 및 두께가 50nm인 Pt막이 진공 증착으로 이 순서대로 이 위에 퇴적된다. 포토레지스트 패턴은 퇴적된 Pt/Ti막이 남도록 리프트 오프로 유기 용매에 의해 용해되어, 소자 전극(2, 3)을 형성한다.

(단계 E)

상부 배선(33)용 포트레지스트 패턴이 소자 전극(2 및 3) 상에 형성된다. 그다음, 두께가 5nm인 Ti막 및 두께가 500nm인 Au막이 진공 증착으로 이 순서대로 이 위에 퇴적된다. 불필요한 포토레지스트 패턴은 제거되어, 리프트 오프로 원하는 패턴으로 상부 배선(33)을 형성한다. 그 다음, 두께가 50nm인 Au 코팅층(73)이 전기 분해 플레이팅에 의해 소자 전극(3)상에 형성된다. 부수적으로, 소자 전극들 사이의 간격은 L=30㎛로 설정된다.

(단계 F)

다음에, 두께가 100nm인 Cr막(74)이 진공 증착으로 퇴적되고, 포토리소그래픽에 의해 패턴화되어 전자 도전성 박막(4)의 패턴에 대응하는 개구를 갖는다. Pd 아민 복합 용액(ccp 4230)을 스피너를 사용하여 회전시켜가며 이 위에 도포한 다음, 300℃에서 10분동안 가열 소성된다. 이에 따라, PdO 미립자로 제조된 전자 도전성 박막(75)는 10nm의 막 두께로 형성된다.

(단계 G)

Cr막(74)는 PdO 미립자로 된 전자 도전성 박막(75)의 불필요한 부분을 따라 에칭제를 사용하여 습식 에칭으로 에칭된다. 원하는 패턴의 전자 도전성 박막(4)이 약 5 × 10⁴Ω/□의 저항 값 Rs를 갖도록 형성된다.

(단계 H)

콘택트 홀(72)을 제외한 표면을 피복하도록, 레지스트가 패턴으로 도포된다. 두께가 5nm인 Ti막 및 두께가 500nm인 Au막이 진공 증착에 의해 이 순서대로 이 위에 퇴적된다. 퇴적된 Au/Ri막의 불필요한 부분은 콘택트 홀(72)을 퇴적된 막으로 채우기 위해 리프트 오프로 제거된다.

(단계 I)

이에 따라 얻어진 전자원은 열 처리 퍼니스에 설치되고, 열 처리는 98% N₂-2 % H₂의 혼합 가스 대기에서 300℃에서 20분 동안 행해진다. 이 열 처리로, 전자 방출 영역(5)이 Au 코팅부(73)에 의해 피복된 소자 전극(3)의 에지를 전자 도전성 박막(4)의 각각에 형성된다.

이에 따라, 제조된 전자원을 사용하여 화상 형성 장치를 제조하는 공정의 한 실시예는 제9도를 참조하여 설명하겠다.

전자원 기판(31)은 뒷판(41) 상에 고정된다. 그 다음, 지지 프레임(32)을 사이에 두고 면판[36; 유리 기판(43)의 내부면에 적층된 형광막(44) 및 메탈 백(45)을 포함함]이 기판(31) 상에 5mm로 배치된다. 프릿 글라스를 면판(46), 지지 프레임(42) 및 뒷판(41) 사이의 결합 부분에 설치한 후, 어셈블리는 결합된 부분을 밀봉하기 위해 410℃ 에서 10분 동안 대기중에서 베이크된다. 또, 프릿 글라스는 기판(31)을 뒷판(41)에 고정하는데에도 사용된다. 제9도에서, 참조 번호(34)는 전자 방출 소자이고, 참조 번호(32, 33)은 각각 X- 및 Y- 방향 배선이다.

형광 물질, 메탈 백 등의 구성은 제9실시예와 동일하다. 면판과 전자원 사이의 배열 조정은 제9실시예에서 요구된 바와 같은 경우로 행해진다.

배기 튜브를 통해 진공 펌프로 화상 형성 장치의 유리 패널을 배기한 후, 외부로 연장하는 단자 Dox1 내지 Doxm 및 Doy1 내지 Doyn을 통해 소자 각각에 전압 펄스를 인가함으로써 활성화 단계가 행해진다.

Y- 방향 배선은 공통으로 접속된 채로, 펄스는 X- 방향 소자 행의 각각에 인가된다. 인가되는 펄수는 극값이 14V이고, 펄스 폭이 1msec이며, 펄스 간격이 10msec인 구형파 펄스이다. 유리 패널의 압력은 1.3 × 10^-3Pa이다.

그 후, 유리 패널은 4.2 × 10^-5Pa 이하의 압력을 달성하도록 계속해서 배기된다. 그 다음, 전자 방출 소자는 전자원이 화상을 디스플레이하기 위해 정상적으로 동작하고 전자원 및 특성이 안정됨을 확인하도록 단순 매트릭스 방식으로 구동된다. 확인 후, 배기 튜브(도시하지 않음)는 가스 버너에 의해 가열되고, 진공 엔벨로프를 밀봉하도록 멜트된다.

마지막으로, 밀봉 후, 원하는 정도의 진공을 유지하기 위해 엔벨로프에 배치된 게터는 고주파 가열로 연소된다.

이렇게 완성된 본 발명의 화상 형성 장치에서, 주사 신호 및 변조 신호를 외부로 연장되는 단자 Dox1 내지 Doxm 및 Doy1 내지 Doyn을 통해 각각 신호 발생 수단(도시하지 않음)으로부터 전자 방출 소자에 인가함으로써 전자가 방출된다. 전자 빔은 5.0kV의 고전압을 고전압 단자 Hv를 통해 메탈 백(45) 또는 투명 전극(도시하지 않음)에 인가함으로써 가속되고, 가속된 전자는 형광막(44)에 충돌하여, 형광막이 화상을 형성하기 위한 형광을 발생시키도록 여기시킨다.

전자원은 제1실시예의 표면 전도형 전자 방출 소자와 동일한 다수의 전자 방출 소자를 사용하여 제9 및 제10실시예에서 제조되지만, 본 발명에 따른 전자원 및 화상 형성 장치는 이들 실시예에 제한되지 않는다. 제2 내지 제8실시예와 동일한 임의의 전자 방출 소자를 사용하여 전자원을 구성하고, 제9 및 제10실시예 중 어떤 전자원을 사용하여도 화상 형성 장치를 구성할 수 있다.

제26도는 제10실시예의 화상 향성 장치(디스플레이 패널)가 예를 들면 TV방송을 포함하는 다양한 화상 정보원으로부터 제공되는 화상 정보를 표시할 수 있도록 배치된 디스플레이 장치의 한 실시예를 도시하는 블럭도이다. 제26도에서, 참조 번호(81)은 디스플레이 패널이고, 참조 번호(82)는 디스플레이 패널용 드라이버이며, 참조 번호(83)은 디스플레이 콘트롤러이고, 참조 번호(84)는 멀티플렉서이며, 참조 번호(85)는 디코더이고, 참조 번호(86)은 입출력 인터페이스이며, 참조 번호(87)은 CPU이고, 참조 번호(88)은 화상 발생기이며, 참조 번호(89, 90 및 91)은 화상 메모리 인터페이스이고, 참조 번호(92)는 화상 입력 인터페이스이며, 참조 번호(93 및 94)는 TV 신호 수신기이고, 참조 번호(95)는 입력부이다(본 실시예의 디스플레이 장치가, 예를 들어 비디오 정보 및 음성 정보를 포함하는 TV 신호를 수신할 때, 물론 소자는 화상을 표시함과 동시에 음성을 재생한다. 그러나, 음성 정보의 수신, 분리, 재생, 처리, 저장 등을 위해 필요하고, 본 발명의 특성에 직접 관계가 없는 회로, 스피커 등에 대해서는 후술하지 않겠다).

상기 부분의 기능은 화상 신호의 흐름에 따라 설명하겠다.

먼저, TV 신호 수신기(94)는 예를 들어 전자파 또는 우주 광통신 형태의 무선 송신 시스템을 통해 전송된 TV 신호를 수신하는 회로이다. 수신되는 TV 신호의 형태는 특정한 것에 제한되지는 않지만, 예를 들면 소정 형태의 NTSC-, PAL- 및 SECAM-표준일 수 있다. 상기 형태보다 주사 라인의 수가 더 많은 다른 형태의 TV 신호(예를 들면, MUSE 표준형을 포함하는 고품질 TV 신호)는 스크린의 크기 및 화소 수의 증가에 적합한 디스플레이 패널의 장점을 활용하는데 알맞은 신호원이다. TV 신호 수신기(94)에 수신된 TV 신호는 디코더(85)로 출력된다.

그 다음, TV 신호 수신기(93)은 동축 케이블 또는 광섬유의 형태의 유선 전송 시스템을 통해 전송된 TV 화상 신호를 수신하는 회로이다. TV 신호 수신기(94)와 같이, TV 신호 수신기(93)에 의해 수신되는 TV 신호의 형태는 특정한 것에 제한되지 않는다. 또, 수신기(93)에 수신된 TV 신호는 디코더(85)로 출력된다.

화상 입력 인터페이스(92)는 예를 들어 TV 카메라 또는 화상 판독 스캐너와 같은 화상 입력부로부터 공급된 화상 신호를 받아들이는 회로이다. 인터페이스(92)에 의해 받아들어진 화상 신호는 디코더(85)에 출력된다.

화상 메모리 인터페이스(91)은 비디오 테이프 레코더(이후, VTR이라 함)에 저장된 화상 신호를 받아들이는 회로이다. 인터페이스(91)에 의해 받아들여진 화상 신호는 디코더(85)로 출력된다.

화상 메모리 인터페이스(90)은 비디오 디스크에 저장된 화상 신호를 받아들이는 회로이다. 인터페이스(90)에 의해 받아들여진 화상 신호는 디코더(85)에 출력된다.

화상 메모리 인터페이스(89)는 소위 정지 화면 디스크와 같은 정지 화면 데이타를 저장하는 소자로부터 화상 신호를 받아들이는 회로이다.

인터페이스(89)에 의해 받아들여진 화상 신호는 디코더(85)에 출력된다.

입출력 인터페이스(86)은 디스플레이 장치를 외부 컴퓨터나 컴퓨터 네트워크, 또는 프린터와 같은 출력 소자에 접속하는 회로이다. 이것은 화상 데이타 및 문자/그림 정보의 입출력 뿐만 아니라 소정의 경우, 디스플레이 장치의 CPU(87)과 외측 사이의 조절 신호 및 숫자 데이타의 출력을 행할 수 있다.

화상 발생기(88)은 입출력 인터페이스(86)을 통해 외측으로부터 입력된 화상 데이타 및 문자/그림 정보, 또는 CPU(87)로부터 출력된 화상 데이타 및 문자/그림 정보에 기초한 디스플레이 화상을 발생하는 회로이다. 예를 들면, 화상 데이타 및 문자/그림 정보를 저장하는 재기록가능한 메모리, 문자 코드에 대응하는 화상 패턴을 저장하는 판독 전용 메모리, 화상 처리용 프로세서 및 화상 발생용으로 요구된 다른 회로가 화상 발생기(88)에 내장되어 있다.

화상 발생기(88)에 의해 발생된 디스플레이 화상 데이타는 일반적으로 디코더(85)에 입력되지만, 소정의 경우 입출력 인터페이스(86)을 통해 외부 컴퓨터 네트워크 또는 프린터에 출력될 수도 있다.

CPU(87)은 우선적으로 디스플레이 장치의 동작 제어, 및 디스플레이 화상의 발생, 선택 및 편집에 관한 일을 수행한다.

예를 들면, CPU(87)은 화상 신호 중 선택된 한 신호 또는 결합된 신호가 원하는 대로 디스플레이 패널에 디스플레이되도록 멀티플렉서(84)에 제어 신호를 출력한다. 이런 연결에서, CPU(87)은 디스플레이되는 화상 신호에 따라 디스플레이 패널 콘트롤러(83)로도 제어 신호를 출력하여, 화면 디스플레이 주파수, 주사 모드(예를 들면, 비월 주사 또는 논(non) 비월 주사), 화면 당 주사 라인의 수 등의 면에서 디스플레이 장치의 동작을 적절히 제어한다.

또, CPU(87)은 화상 데이타 및 문자/그림 정보를 화상 발생기(88)에 직접 출력하거나, 화상 데이타 및 문자/그림 정보를 입력하기 위해 입출력 인터페이스(86)을 통해 외부 컴퓨터 또는 메모리로 억세스한다. CPU(87)은 상기와 다른 목적용으로 임의의 적합한 태스크에 관계하여 사용될 수 있음은 물론이다. 예를 들면, CPU(87)은 퍼스널 컴퓨터나 워드 프로세서와 같은 정보의 재생 또는 처리 기능에 직접 관계될 수 있다. 대안적으로, CPU(87)은 외부 장치와 협력하여 수치 계산 및 다른 태스크를 행하기 위해 상기와 같이 입출력 인터페이스(86)을 통해 외부 컴퓨터 네트워크에 접속될 수 있다.

입력부(95)는 사용자가 명령어, 프로그램, 데이타 등을 CPU(87)에 입력할 때 사용되고, 키보드, 마우스, 조이 스틱, 바 코드 판독기 및 음성 인식 장치와 같은 임의의 다양한 입력 장치일 수 있다.

디코더(85)는 회로(88 내지 94)로부터 입력된 다양한 화상 신호를 삼원색용신호, 또는 휘도 신호, I 신호 및 Q 신호로 역 변환하는 회로이다. 도면에서 점선으로 표시한 바와 같이, 디코더(85)는 화상 메모리를 포함하는 것이 바람직하다. 이것은 디코더(85)가 역 변환용 화상 메모리를 필요로 하는, 예를 들면 MUSE 표준형을 포함하는 TV 신호를 취급할 수도 있기 때문이다. 또, 화상 메모리를 두게 되면, 정지 화면을 더 쉽게 표시할 수 있거나, 화상 발생기(88) 및 CPU(87)과 협력하여 화상의 미세화, 보간, 확대, 축소 및 합성과 같은 화상 처리 및 편집을 쉽게 행할 수 있다.

멀티플렉서(84)는 CPU(87)로부터 입력된 제어 신호에 따라 원하는 디스플레이 화상을 선택한다. 즉, 멀티플렉서(84)는 디코더(85)로부터 입력된 역 변환 화상 신호 중 원하는 한 신호를 선택하여 드라이버(82)에 출력한다. 이러한 연결에서, 한 화면용 디스플레이 시간동안 2이상의 화상 신호를 교대로 선택함으로써, 소위 멀티스크린 텔레비젼과 같이 하나의 스크린을 분할함으로써 정의된 복수의 영역에 다른 화상들이 표시될 수도 있다.

디스플레이 패널 콘트롤러(83)은 CPU(87)로부터 입력된 제어 신호에 따라 드라이버(82)의 동작을 제어하는 회로이다.

디스플레이 패널의 기본 동작에 관한 기능으로서, 콘트롤러(83)은 예를 들어 디스플레이 패널을 구동하는 전원(도시하지 않음)의 동작 시퀀스를 제어하는 신호를 드라이버(82)에 출력된다. 또, 디스플레이 패널을 구동하는 방법에 관한 기능으로서, 콘트롤러(83)은 예를 들어 화면 디스플레이 주파수 및 주사 모드(예를 들면, 비월 주사 또는 논 비월 주사)를 제어하는 신호를 드라이버(82)로 출력한다.

경우에 따라, 디스플레이 패널 콘트롤러(83)은 디스플레이 화상의 휘도, 콘트라스트, 톤 및 선명도 부분에서 화상 품질을 조절하는 제어 신호를 드라이버(82)에 출력할 수 있다.

드라이버(82)는 디스플레이 패널(81)에 인가되는 구동 신호를 발생시키는 회로이다. 드라이버(82)는 멀티플렉서(84)로부터 입력된 화상 신호, 및 디스플레이 패널 콘트롤러(83)으로부터 입력된 제어 신호에 따라 동작된다.

상술한 바와 같은 기능을 갖고 있는 다양한 부분들을 제26도에 도시된 바와 같이 배치하여, 다스플레이 소자는 다양한 화상 정보원으로부터의 화상 정보 입력을 디스플레이 패널(81)에 표시할 수 있다. 특히, TV 방송 신호를 포함하는 다양한 화상 신호는 디코더(85)에 의해 역 변환되고, 이들 중 적어도 하나는 요구에 따라 멀티플렉서(84)에 의해 선택된 다음, 드라이버(82)에 입력된다. 한편, 디스플레이 콘트롤러(83)은 표시되는 화상 신호에 따라 드라이버(82)의 동작을 제어하는 제어 신호를 지급한다. 드라이버(82)는 화상 신호 및 제어 신호에 따라 구동 신호를 디스플레이 패널(81)에 인가한다. 따라서, 화상은 디스플레이 패널(81)에 표시된다. 상기한 일련의 동작은 CPU(87)의 감시하에 제어된다.

디코더(85)에 설치된 화상 메모리, 화상 발생기(88) 및 CPU(87)의 도움으로 다수의 아이템으로부터 선택된 화상 정보를 단순히 표시하는 것 뿐만 아니라, 본 실시예의 디스플레이 장치는 표시되는 화상 정보에 대해 확대, 축소, 회전, 이동, 에지 강조, 미세화, 보간, 칼라 변환 및 화상 방위각의 변환과 같은 화상 처리 뿐만 아니라 합성, 삭제, 커플링, 배치 및 삽입 등과 같은 화상 편집을 행할 수 있다. 본 실시예의 설명에서 특히 기술되지 않더라도, 화상 처리 및 편집을 위해 상기 설명한 회로 뿐만 아니라 음성 정보를 처리 및 편집하기 위해 표시된 회로가 제공될 수도 있다.

따라서, 본 실시예의 디스플레이 장치의 단일부는 TV 방송, TV 회의용 단말기, 정지 및 동 화면을 처리하는 화상 편집기, 컴퓨터 단말기, 워드 프로세서를 포함하는 사무 자동 단말, 게임기 등을 위한 디스플레이의 기능을 가질 수 있을 정도로 매우 넓은 산업 및 가내 분야에 적용될 수 있다.

제26도는 전자원이 표면 전도형 전자 방출 소자를 포함하는 디스플레이 패널을 사용하는 디스플레이 장치의 구성의 한 예만을 도시하고 있으며, 본 발명은 이러한 실시예에 제한되지 않음은 말할 나위가 없다. 예를 들면, 사용하는데 필요하지 않는 제26도에 도시된 성분의 회로는 없어도 된다. 반면에, 사용 목적에 따라, 다른 부품이 추가될 수도 있다. 본 실시예의 디스플레이 장치가 TV 전화기로서 사용될 때, 추가 부품으로서, TV 카메라, 오디오 마이크로폰, 일루미네이터 및 모뎀을 포함하는 전송/수신 회로가 제공되는 것이 바람직하다.

(제11실시예)

단계 A 내지 C는 제10실시예와 동일 방식으로 행해진다.

단계-D

소자 전극(2, 3)의 형태에 대응하는 개구를 갖고 있는 포토레지스트 패턴이 형성된다. 그 다음, 두께가 5nm인 Ti막 및 두께가 30nm인 Ni막이 진공 증착에 의해 이 순서대로 이 위에 퇴적된다. 포토레지스트 패턴은 퇴적된 Ni/Ti막이 남도록 리프트 오프로 유기 용매에 의해 용해되어, 소자 전극의 패턴을 형성한다. 그 다음, 포토레지스트가 소자 전극(3)에 대응하는 각각의 부분을 제외한 기판 상에 도포된다. 두께가 90nm인 Ni막이 더 퇴적되고 다시 리프트 오프에 의해 패턴화되어, 두께가 120nm인 소자 전극(3)을 형성한다. 소자 전극들 사이의 간격은 L=80㎛이다.

단계-E

상부 배선(Y- 방향 배선)용 포토레지스트 패턴이 형성된다. 그 다음, 두께가 5nm인 Ti막 및 두께가 500nm인 Au막이 진공 증착으로 이 순서대로 이 위에 퇴적되어, 퇴적된 Au/Ti 막의 리프트 오프에 의해 원하는 패턴의 상부 배선을 형성한다.

단계-F

두께가 100nm인 Cr막이 기판상에 진공 증착에 의해 형성되고 패턴화되어 각 전자 도전성 박막에 대응하는 각각의 개구를 갖는 마스크가 제공된다.

그 다음, Pd 아민 복합 용액[Okuno Pharmaceutical Co., Ltd.사 제품인 ccp4230)을 스피너를 사용하여 회전시키면서 기판 상에 코팅시킨 후 300℃에서 12분동안 대기중에서 가열 소성한다.

계속해서, Cr막은 전자 도전성 박막(4)를 형성하기 위해 리프트 오프에 의해 습식 에칭으로 제거된다. 각각의 전자 도전성 박막(4)는 두께가 7nm이고, 저항값이 Rs=2.1 × l0⁴Ω/?이다. 이 때, 기판 상의 소자 전극(2)의 에지에 따른 각각의 전자 도전성 박막의 부분에는 막 두께가 다른 부분보다 더 얇고 미립자의 형태가 다른 구조적 잠상이 형성되어 있다.

단계-G

포토레지스트는 기판 전체를 덮고, 콘택트 홀에 대응하는 개구를 형성하도록 패턴화된다. 그 다음, 두께가 5nm인 Ti막 및 두께가 500nm인 Au를 진공 증착에 의해 이 순서대로 이 위에 퇴적하여, 콘택트 홀을 퇴적된 Au/Ti막으로 리프트 오프에 의해 채운다.

제9실시예와 같이, 이에 따라 제조된 전자원은 면판, 뒷판, 지지 프레임 등과 어셈블리되어, 화상 형성 장치를 구성한다. 밀봉용으로 사용된 프릿 글라스는 400℃에서 평상시보다 더 긴 시간(40분)동안 베이크된다. 이 처리로, 전자 도전성박막의 구조적 잠상은 현상되어 전자 방출 영역이 형성된다. 그 후, 활성화 단계는제10실시예와 동일 방식으로 행해지고, 배기 튜브는 밀봉되며, 게터는 연소된다.

이에 따라 제조된 화상 형성 장치는 휘도를 발생하는 전자 방출 소자로부터 전자를 방출하기 위해 통전된다. 결과적으로, 휘도의 변화가 적고 고품질의 화상이 표시된다.

상술한 바와 같이, 본 발명의 제조 방법은 전자 방출 소자의 전자 방출 영역의 위치 및 형태를 제어하고, 균일한 소자 특성을 달성할 수 있게 한다. 본 발명이 다수의 전자 방출 소자를 포함하는 전자원 및 이 전자원을 사용하는 화상 형성 장치용 제조 방법으로서 실행될 때, 전자 방출 소자들 사이에 방출된 전자량의 변화는 억제될 수 있고, 화면 밝기의 변화는 감소될 수 있으며, 고품질인 화상 디스플레이가 실현될 수 있다.

또, 전자 방출 영역의 형성을 위해 큰 전류를 흘릴 필요가 제거되기 때문에, 배선의 전류 용량이 감소될 수 있고, 장치 설계의 자유도가 증가될 수 있으며, 생산 비용을 감소시킬 수 있는 생산 기술의 관점으로부터 이러한 장점이 기대된다.

Claims (22)

1. (정정) 전자 방출 영역을 갖고 있는 전자 도전막이 기판 상에 배치된 전극들 사이에 제공되는 전자 방출 소자의 제조 방법에 있어서, 전자 도전막에 구조적 잠상을 형성하는 단계; 및 상기 전자 도전막을 전체적으로 가열함으로써 상기 구조적 잠상을 현상하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
2. 제1항에 있어서, 상기 구조적 잠상을 형성하는 단계는 상기 막이 국부적으로 막 두께가 다른 부분을 갖도록 상기 전자 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
3. 제1항에 있어서, 상기 구조적 잠상을 형성하는 단계는 상기 막이 국부적으로 막질이 다른 부분을 갖도록 상기 전자 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
4. (정정) 제1항에 있어서, 상기 구조적 잠상을 형성하는 단계는 상기 막이 상기 기판 상에 형성된 계단 부분에 걸치는(straddling) 상태로 연장되도록 상기 전자 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
5. (정정) 제4항에 있어서, 2개의 계단 부분이 상기 전극들 각각의 상부면과 상기 기판의 표면 사이에 높이가 다르게 되도록 형성되는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
6. 제5항에 있어서, 상기 2개의 계단 부분은 상기 전극들 중 한 전극이 상기 전극들 중 다른 전극보다 더 두껍게 되도록 상기 한 쌍의 전극을 형성함으로써 높이가 다르게 형성되는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
7. 제5항에 있어서, 상기 2개의 계단 부분은 상기 기판과 상기 전극들 중 한 전극 사이에 높이 규제 부재를 형성함으로써 높이가 다르게 형성되는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
8. (정정) 제4항에 있어서, 상기 계단 부분은 상기 전극들 사이에 계단 형성 부재를 배치함으로써 형성되는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
9. (정정) 제1항에 있어서, 상기 구조적 잠상을 형성하는 단계는 상기 현상 단계에서 상기 전자 도전막과 화학적 반응을 발생시키도록 하는 부재를 상기 전자 도전막 부분과 접촉하여 형성하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
10. 제9항에 있어서, 상기 전자 도전막과 화학적 반응을 발생시키는 상기 부재는 상기 전극들 중 한 전극의 적어도 일부를 형성하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
11. (정정) 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 전자 방출 소자는 상기 전자 도전막을 가열함으로써 형성되는 갈라진 틈(fissure)을 갖는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
12. (정정) 제11항에 있어서, 상기 전자 도전막은 외부 열원에 의해 가열되는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
13. (정정) 제9항 또는 제10항에 있어서, 상기 구조적 잠상을 현상하는 단계는 환원 가스, 불활성 가스의 대기 또는 감소된 압력하에서 상기 전자 도전막을 가열하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
14. (정정) 제9항 또는 제10항에 있어서, 상기 구조적 잠상을 현상하는 단계는 상기 전자 도전막에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
15. (정정) 제1항에 있어서, 상기 구조적 잠상을 형성하는 단계는 상기 전자 도전막의 일 부분을 국부적으로 변경시켜, 상기 변경된 부분이 이후에 행해지는 상기 현상 단계에서 화학적 반응에 의해 제거될 수 있게 하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
16. 제15항에 있어서, 상기 부분은 금속 산화물로 제조된 상기 전자 도전막의 일부분에 형성된 금속으로 제조되는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
17. (정정) 제16항에 있어서, 상기 구조적 잠상을 현상하는 단계는 금속으로 제조된 상기 부분을 에칭으로 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자의 제조 방법.
18. (정정) 제1항에 따른 방법으로 각각 제조된 다수의 전자 방출 소자를 기판상에 배열하는 것을 특징으로 하는 전자원의 제조 방법.
19. (정정) 제18항에 있어서, 상기 다수의 전자 방출 소자는 다수의 소자 행(row)을 형성하도록 상호 접속되어 있는 것을 특징으로 하는 전자원의 제조 방법.
20. 제18항에 있어서, 상기 다수의 전자 방출 소자는 매트릭스 배선 패턴으로 배열되는 것을 특징으로 하는 전자원의 제조 방법.
21. (정정) 전자 방출 소자의 어레이를 포함하는 전자원과 화상 형성 부재를 결합시킨 화상 형성 장치의 제조 방법에 있어서, 상기 전자 방출 소자 각각을 제1항에 따른 방법으로 제조되는 것을 특징으로 하는 화상 형성 장치의 제조 방법.
22. 제21항에 있어서, 상기 화상 형성 부재는 형광막인 것을 특징으로 하는 화상 형성 장치의 제조 방법.