KR100220133B1 - 전자 방출 소자, 전자원 및 화상 형성 장치와 그 제조방법 - Google Patents
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Abstract
전자 방출 소자는 기판 상에 배열된 한 쌍의 전극, 및 이들 전극들을 접속시키며 내부에 전자 방출 영역이 형성되어 있는 도전성 박막을 포함한다. 전자 방출 영역은 50nm 이하의 고른 폭을 갖는 균열을 포함하고, 양호하게는 5nm 이하의 전압 인가 길이를 보여준다. 다수의 전자 방출 소자들을 포함하는 전자원은 균일한 전자 빔 방출을 실현할 수 있고, 전자원을 포함하는 화상 형성 장치는 고해상도 화상 디스플레이에 적합하다.
Description
제1a도 및 제1b도는 본 발명에 따른 평면형 표면 도전성 전자 방출 소자의 평면도 및 단면도.
제2도는 본 발명에 따른 계단형 표면 도전성 전자 방출 소자의 단면도.
제3a도는 제1a 및 1b도의 표면 도전성 전자 방출 소자의 단면도로서 다른 제조 단계를 보인 도면.
제4a 및 4b도는 본 발명의 목적을 위한 에너지화 형성용으로 사용될 수 있는 전압 파형을 도시한 그래프.
제5도는 본 발명의 목적을 위해 전자 방출 소자의 전자 방출 수행을 판정하기 위한 게이징 시스템도.
제6도는 방출 전류 Ie와 소자 전압 Vf 및 소자 전류 If와 소자 전압 Vf와의 전형적인 관계를 보인 그래프.
제7도는 단순 매트릭스 배열을 갖는 전자원에 대한 평면도.
제8도는 단순 매트릭스 배열을 갖는 전자원을 포함하는 화상 형성 장치의 부분 절달된 사시도.
제9a도 및 제9b도는 본 발명의 목적을 위해 사용될 수 있는 형광 부재에 대한 2개의 가능한 배열을 도시한 도면.
제10도는 NTSC 텔레비젼 신호에 따른 화상을 디스플레이하는 데 사용될 수 있는 구동 회로도, 및 이러한 구동 회로를 갖는 화상 형성 장치의 블록도.
제11도는 래더형 배열을 갖는 전자원의 평면도.
제12도는 래더형 배열을 갖는 전자원을 포함하는 화상 형성 장치의 부분 절단된 사시도.
제13도는 예 1에서 준비된 표면 도전성 전자 방출 소자의 평면도.
제14도는 예 3에서 준비된 단순 매트릭스 배열을 갖는 전자원의 부분 평면도.
제15도는 15-15선을 따라 취한 제14도의 전자원의 부분 단면도.
제16a도 내지 제16h도는 제14도의 전자원의 부분 단면도로서 다른 제조 단계를 예시한 도면.
제17도는 본 발명에 따른 화상 형성 장치를 사용함으로써 실현된 화상 디스플레이 시스템의 블록도.
제18도는 공지의 표면 도전성 전자 방출 소자의 평면도.
제19도는 비교예 1에서 에너지화 형성용으로 사용된 전압 파형을 보인 그래프.
제20도는 비교예 1의 에너지화 형성 공정에서 관측된 전압과 전류간 관계를 보인 그래프.
제21도는 예 11의 화상 형성 장치를 위한 에너지화 형성용으로 사용된 회로도.
제22a도 내지 22c도는 본 발명에 따른 전자 방출 소자의 전자 방출 영역의 전압 인가 가능 길이를 판정하기 위한 전자 현미경을 통해 관측한 것을 도시한 도면.
제23a 및 23b도는 예9의 에너지화 형성용으로 사용된 삼각파 펄스 전압을 예시한 그래프.
제24도는 종래의 표면 도전성 전자 방출 소자의 에너지화 형성 공정에서 관측된 전압과 저항간의 전형적인 관계를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 전자 방출 영역
3 : 도전성 박막 4,5 : 소자 전극
21 : 계단 형성부 W1 : 소자 전극의 길이
W2 : 도전성 박막의 폭
본 발명은 전자 방출 소자(electron emitting device), 및 전자원(electron source) 및 이를 사용한 화상 형성 장치 및 그 제조 방법에 관한 것이다.
방출 소자로서 열 캐소드형 및 냉 캐소드형의 두가지가 알려져 있다. 이들 소자 중 냉 캐소드형은 전계 방출형(field emission type; 이하에서 FE형이라 약함) 소자, 금속/절연층/금속형(이하 MIM형이라 약함) 전자 방출 소자 및 표면 도전(surface coduction) 전자 방출 소자를 포함하는 소자를 언급한다. FE형 소자의 예로서, 예를 들어, 더블류. 피. 다이크(W. P. Dyke) 및 더블류. 더블류. 돌란(W. W. Dolan),“전계 방출”, Advance in Electron Physics, 8, 89, (1956), 시. 에이. 스핀트(C. A. Spindt), “몰리브덴 콘을 가진 박막 전계 방출 캐소드의 물리적 특성”, J. Appl. Phys., 47, 5248(1976) 등이 알려져 있다.
MIM형 소자의 예로서, 시. 에이. 미드(C. A. Mead), 터널-방출 소자의 동작, J. Appl. Phys., 32, 646(1961) 논문들에 개시되어 있다.
표면 도전성 전자 방출 소자로서, 예를 들어, 엠. 아이. 엘린슨(M. I. Elinson), Radio Eng. Electron Phys.,10, (1965)에 제안된 것을 포함한다.
표면 도전성 전자 방출 소자는 막 표면에 평행한 방향으로 전류를 공급하였을 때에 기판 상에 형성된 소형 박막에서 전자가 방출되는 현상을 이용한다. 이 형태의 소자로서, 엘린슨은 SnO2박막의 사용을 제안한 반면, Au 박막을 사용하는 소자가 지. 디트머(G. Dittmer), 고체(solid) 박막, 9, 317(1972)에 제안되어 있고, In2O3/SnO2박막의 사용 및 카본 박막을 사용하는 소자가 각각 엠. 하트웰(M. Hartwell) 및 시. 지. 폰스타드(C. G. Fonstad), IEEE Trans. ED Conf.:, 519 (1975) 및 에이치. 아라끼(H. Araki)외, 진공, Vol. 26, No. 1, 22(1983)에 각각 논의되어 있다.
첨부한 도면의 제18도는 엠. 하트웰이 제안한 표면 도전성 전자 방출 소자의 전형적인 예를 도시한 것이다. 제18도에서, 참조 번호 1201은 기판이다. 참조 부호 1203은 통상, 스퍼터링에 의해 H 형상의 금속 산화막을 제작하여 준비된 도전성 박막을 나타낸다. 이 막의 일부는 후술하는 에너지화 형성(energization forming)이라 부르는 전류 도전 처리를 받을 때, 전자 방출 영역(1202)를 구성한다. 제18도에서 한 쌍의 소자 전극들간에 배치된 협소한 막은 0.5 내지 1.0mm의 길이 L과 0.1mm의 폭 W'을 갖는다.
종래, 전자 방출 영역(1202)은 소자의 도전성 박막(1203)을 에너지화 형성이라고 하는 전류 도전 처리함으로써 표면 도전성 전자 방출 소자 내에 만들어진다. 에너지화 형성 공정에 있어서, 일정 DC 전압 또는 통상 1V/min의 속도로 서서히 증가하는 DC 전압을 도전성 박막(1203)의 소정의 대향 단부에 인가하여 막을 부분적으로 파괴, 변형 또는 변환시켜 전기적으로 고저항인 전자 방출 영역(1202)를 만든다. 이와 같이 하여, 전자 방출 영역(1202)은 도전성 박막(1202)의 일부가 되며, 이 박막은 그 안에 균열(fissure) 또는 다수의 균열을 포함하여, 전자들이 균열로부터 방출될 수 있도록 하고 있다. 일단 에너지화 형성 공정을 수행하면, 표면 도전성 전자 방출 소자는 이 소자를 통해 전류가 흐르도록 적당한 전압을 인가할 때는 언제나 소자의 전자 방출 영역(1202)로부터 전자들이 방출된다는 것을 유의하라.
공지의 표면 도전성 전자 방출 소자들은 상기 기술된 엠. 하트웰 소자 외에도, 일본국 특허 출원 번호 6-141670호에 제안된 것을 포함하며, 이 특허의 소자는 한 쌍의 대향하여 배치된 도전성 물질로 된 소자 전극 및 절연 기판 상에 전극들을 접속하는 독립된 도전성 박막을 배열하고, 이들을 에너지화 형성 처리하여 전자 방출 영역을 만듦으로써 마련된다. 또한 이 특허 문헌은 에너지화 형성에 사용될 수 있는 기술들은 전자 방출 소자에 펄스 전압을 인가하는 것을 포함하며 펄스 전압의 파고는 점진적으로 상승됨을 개시하고 있다.
전자 방출 소자에 대한 일관된 요구 사항으로서는 화상 형성 장치에서 사용될 때, 화소들의 고르지 못한 밝기 문제에서 벗어나 안정화된 화상들을 만들 수 있도록 전자 방출이 균일하고 안정하게 동작하는 것이다.
그러나, 상기 언급된 하트웰의 전자 방출 소자는 전자 방출의 균일성 및 안정성 면에서 반드시 만족될 필요는 없다.
소자의 전자 방출 영역은 상기 기술된 에너지화 형성에 의해서 형성되나, 에너지화 형성에 의해서 형성된 후, 이것은 전 영역에 걸쳐 불균일하고 불안정한 프로파일을 나타낸다.
이러한 소자가 기판 상에 배치되어 화상 형성 장치의 전자원을 형성할 때, 소자의 전자 방출 영역은 당연히 프로파일 및 전자 방출 능력 면에서 불균일하게 될 것이며, 전자 방출에 있어서 균일하고 안정되게 동작하는 전자 소자를 얻을 수 없게 될 것이다. 따라서, 이러한 전자원을 포함하는 화상 형성 장치는 균일하고 안정하게 동작하지는 못할 것이다.
상기 언급한 문제를 상당한 정도로 해결하여, 이러한 소자들을 포함하는 전자원을 제조 및 이러한 전자원을 포함하는 화상 형성 장치를 제조하는 데 사용될 수 있는 표면 도전성 전자 방출 소자를 제조하는 개선된 방법이 보고되어 있다. 상기 인용된 특허 문헌 또한 이러한 개선된 소자를 서술하고 있다.
그러나, 표면 도전성 전자 방출 소자들에 대한 더 높은 정도의 응용성 및 적응성을 달성하기 위해서, 이들은 균일성 및 안정성 면에서 더 개선된 전자 방출 수행 능력을 보여야 한다. 특히, 대량의 표면 도전성 전자 방출 소자를 배열하여 전자원을 제조하는 과정에 있어서는 소자 내에 전자 방출 영역을 만들기 위한 에너지화 형성을 위해서 비교적 큰 파워를 소비해야 한다. 이것은 큰 전류가 흐르는 배선들의 일부분에서 이를 통해 흐르는 전류를 저지하여 결과적으로 전압을 끌어 내리며, 에너지화 형성을 위한 전자 방출 소자들에 인가된 유효 전압이 소자마다 크게 변화하여 소자가 상당히 변동하는 전자 방출 동작 수준을 보이게 됨을 의미한다.
더우기, 전자 방출 영역을 형성하기 위해 사용된 큰 파워 때문에, 이들은 특히 전자 방출 효율면에서 반드시 양호한 형태로 나타나지 못하게 된다.
상기 언급한 기술적인 문제에 비추어 본 발명의 목적은 균일하고 안정하게 동작하는 전자 방출 소자를 제공하는 것이다. 본 발명의 또 다른 목적은 우수한 전자 방출 효율을 보이는 전자 방출 소자를 제공하는 것이다. 본 발명의 또 다른 목적은 미세하고 명확한 화상을 출력하도록 안정되고 균일하게 동작하는 화상 형성 장치를 제공하는 것이다.
본 발명의 제1 특징에 따라서, 기판 상에 배열된 한 쌍의 소자 전극 및 상기 소자 전극들을 접속하며 전자 방출 영역을 내부에 형성한 도전성 박막을 포함하는 표면 도전성 전자 방출 소자에 있어서, 50nm 이상의 균일한 폭을 갖는 균열이 상기 도전성 영역 내에 형성된 것을 특징으로 하는 표면 도전성 전자 방출 소자가 제공된다.
양호하게는, 이러한 표면 도전성 전자 방출 소자는 상기 전자 방출 영역 내에서 5nm이상의 전압 인가 가능 길이를 나타낸다.
본 발명에 따른 표면 도전성 전자 방출 소자는 한 쌍의 소자 전극을 동일 평면 상에 배열한 평면형일 수 있다.
본 발명에 따른 표면 도전성 전자 방출 소자의 또 다른 형태는 한 쌍의 전극을 겹쳐 배치하되 그 사이에 절연층을 배치하고, 상기 절연층의 측면 상에 배열된 전자 방출 영역을 포함하는 도전성 박막을 갖는 계단형일 수도 있다.
본 발명에 따른 제2 특징에 따라서, 에너지화 형성 단계를 포함하는 표면 도전성 전자 방출 소자를 제조하는 방법에 있어서, 상기 에너지화 형성 단계는 상기 도전성 박막의 부착을 촉진하는 물질을 함유하는 분위기에서 수행되는 것을 특징으로 한다.
본 발명의 제3 특징에 따라서, 에너지화 형성 단계를 포함하는 표면 도전성 전자 방출 소자를 제조하는 방법에 있어서, 상기 에너지화 형성 단계는 저항을 줄이고/줄이거나 도전성 박막의 부착을 개시하는 피크값을 갖는 펄스파 전압을 소정의 기간 동안 인가함으로써 전자 방출 영역을 만들도록 수행되는 것을 특징으로 하는 방법이 제공된다.
상기 인용한 일본국 특허 출원 번호 6-141670호에 개시된 바와 같이, 진공에서 전자 방출 소자의 PdO 미세 입자들로 만들어진 도전성 박막에 점진적으로 상승하는 피크값을 갖는 펄스파 전압을 인가함으로써 에너지화 형성 과정이 수행될 때, 첨부한 제24도에 도시한 바와 같이 인가된 펄스 전압의 피크값이 에너지화 형성 공정이 종료되는 Vform로 될 때까지 증가함에 따라 소자의 저항은 증가한다.
펄스 전압이 소자 전극들 간에 인가되어 전류가 도전성 박막을 통해 흐르게 될 때, 도전성 박막 내에서 열이 발생하여 도전성 박막의 온도를 상승시킨다. 대량의 열이 발생되면, 도전성 박막은 부분적으로 변형 및/또는 변환되어 큰 저항을 제공하게 된다. 그러나, 생성된 열이 그다지 많지 않다면, 도전성 박막의 물질은 점진적으로 부착된다. 도전성 박막이 비교적 쉽게 환원되는 물질이 PbO와 같은 금속 산화물로 만들어진다면, 화학적 환원이 동시에 발생한다. 제24도에서, 펄스파의 피크값이 Vs를 초과한 후의 저항의 초기 강하 및 연이은 상승은 화학적 환원에 기인한 저항의 강하 및 물질의 부착이 가져온 끊어진 전류 경로에 기인한 저항의 증가라는 2개의 상충되는 효과의 순 결과일 수 있다.
도전성 박막이 금속으로 만들어질 때, 금속 산화물로 만들어진 도전성 박막과 비교하여 저항의 강하는 작지만 그 막은 금속 산화물로 된 막과 거의 동일하게 작용한다. 금속으로 만들어진 도전성 박막의 경우에 저항 강하의 원인을 조사해야 하나, 본 발명의 발명자들은 박막을 구성하는 미세 금속 입자 또는 미세 결정 금속 입자는 이에 인가된 전압이 증가될 때 입자들의 접촉 저항이 부분적으로 감소될 수 있는 것으로 가정한다. 어떤 경우, 도전성 박막 재료는 막에 인가된 펄스 전압의 피크치가 Vs를 초과할 때 부착하는 것처럼 보인다. Vs의 실제값은 펄스 전압의 펄스 폭 및 펄스 간격, 및 도전성 박막의 저항 및 재료의 함수로서 결정된다.
도전성 박막의 저항의 강하 및/또는 부착이 부분적으로 시작되는 전압 레벨은 VS보다 크며 Vform보다는 훨씬 작다.
에너지화 형성 공정에 있어서, 도전성 박막에 인가된 펄스 전압의 피크는 저레벨로부터 점진적으로 증가되어 해당 레벨에 일단 이르면 일정 레벨로 유지되거나, 바로 그 시작으로부터 소정 기간 동안 일정 레벨로 유지될 수도 있다.
에너지화 형성 단계를 포함하며 본 발명의 제3 특징에 따른 표면 도전성 전자 방출 소자를 제조하는 방법에 있어서, 상기 에너지화 형성 단계는 소자에 펄스전압을 인가하되, 인가된 펄스 전압의 피크는 도전성 박막의 저항을 부분적으로 강하되고/또는 박막이 부착하기 시작하는 레벨로 소정의 시간 동안 유지된 후, 펄스 전압의 펄스 폭이 확장되고/또는 펄스의 피크 레벨이 상승되는 것이 좋다.
상기 에너지화 형성 단계는 상기 도전성 박막의 부착을 촉진하는 가스를 포함하는 분위기에서 수행되는 것이 좋다.
본 발명의 제4 특징에 따라서, 기판 상에 배열된 복수의 전자 방출 소자들을 포함하는 전자원이 제공된다.
본 발명의 제4 특징에 따른 전자원은 적어도 한 행의 전자 방출 소자 및 이 전자 방출 소자를 구동하기 위한 매트릭스 형태로 배열된 배선들을 포함하는 것이 바람직하다.
그렇지 않으면, 본 발명의 제4특징에 따른 전자원은 적어도 한 행의 전자 방출 소자 및 이 소자를 구동하는 사다리 형태로 배열된 배선을 포함할 수도 있다.
본 발명의 제5특징에 따라서, 본 발명의 제4특징에 따른 전자원 및 이 전자원으로부터 방출된 전자 빔에 의해서 화상을 생성하는 화상 형성 부재를 포함하는 화상 형성 장치가 제공된다.
본 발명의 제6특징에 따라서, 전자원 및 이를 포함하는 화상 형성 장치 제조시 표면 도전성 전자 방출 소자에 대해서 수행될 에너지화 형성 단계를 포함하는 제조 방법에 있어서, 상기 에너지화 형성 단계는 상기 도전성 박막의 부착을 촉진하는 가스를 함유하는 분위기에서 수행되는 것을 특징으로 하는 방법이 제공된다.
본 발명의 제7특징에 따라서, 전자원 및 이를 포함하는 화상 형성 장치 제조시 표면 도전성 전자 방출 소자에 대해서 수행될 에너지화 형성 단계를 포함하는 제조 방법에 있어서, 상기 에너지화 형성 단계는 소자에 펄스 전압을 인가하되, 인가된 펄스 전압의 피크는 도전성 박막의 저항을 부분적으로 강하되고/또는 박막이 부착하기 시작하는 레벨로 증가된 후 소정 기간 동안 그 레벨로 유지되는 것을 특징으로 하는 방법이 제공된다.
본 발명의 제7특징에 따라 전자원 및 이를 포함하는 화상 형성 장치에 제조에서 표면 도전성 전자 방출 소자에 대해서 수행될 에너지화 형성 단계를 포함하는 제조 방법에 있어서, 상기 에너지화 형성 단계는 소자에 펄스 전압을 인가하되, 인가된 펄스 전압의 피크는 도전성 박막의 저항이 부분적으로 강하되고/또는 박막이 부착하기 시작하는 레벨로 소정 시간 동안 그 레벨로 유지된 후, 펄스 전압의 펄스 폭이 확장되고/또는 펄스 피크 레벨이 상승되는 것이 좋다.
바람직하기로는, 상기 에너지화 형성 단계는 도전성 박막의 부착을 촉진하는 가스를 함유하는 분위기에서 수행된다.
본 발명의 제7특징에 따른 방법을 수행하는 바람직한 모드에서, 하나씩 다른 행을 선택하는 행 선택 수단에 의해 선택된 행의 전자 방출 소자들에 펄스 전압을 인가하되 모든 행의 모든 전자 방출 소자들이 에너지화 형성을 받을 때까지 인가한다.
전자원 및 이를 포함하는 화상 형성 장치를 제조하는 방법으로, 전자원의 모든 표면 도전성 전자 방출 소자들은 전자 방출에 있어 균일하고 안정하게 동작한다.
본 발명에 따른 전자원 및 이를 포함하는 화상 형성 장치는 픽셀의 불균일한 밝기 문제가 없어 안정화된 화상을 출력한다.
본 발명에 따른 표면 도전성 전자 방출 소자는 평면형 또는 계단형일 수 있다.
먼저, 평면형의 표면 도전성 전자 방출 소자에 대해서 설명한다.
제1a 및 1b도는 본 발명에 따른 평면형 표면 도전성 전자 방출 소자의 평면도 및 단면도이다.
기판(1)은 석영 유리, 감소된 농도 레벨로 Na 등의 불순물을 함유하는 유리, 소다 석회 유리, 스퍼터링에 의해서 소다 석회 유리 상에 SiO2를 형성함으로써 구현된 유리 기판, 알루미늄 또는 Si 같은 세라믹 기판을 포함한다.
대향하여 배치된 저전위측 및 고전위측 소자 전극(4 및 5)는 소정의 도전성이 큰 물질로 만들어질 수 있으며, 바람직한 후보 물질들로는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 및 Pd 등의 금속 및 그 합금, 금속 또는 유리와 더불어 Pd, Ag, Au, RuO2, Pd-Ag 등으로부터 선택된 금속 산화물로 만들어진 인쇄 도전 물질, In2O3-SnO2등의 투명 도전 물질 및 다결정 실리콘 등의 반도체 물질등이 포함된다.
제1a 및 1b도에서, 소자 전극들을 분리시키는 거리 L, 소자 전극의 길이 W1, 도전성 박막(3)의 폭 W2 및 소자 전극의 높이 d, 및 본 발명에 따른 표면 도전성 전자 방출 소자를 설계하는 기타 요인들은 소자의 응용에 따라서 결정될 수 있다. 소자 전극(4 및 5)을 분리시키는 거리 L은 수백 나노미터 내지 수백 마이크로미터내의 범위인 것이 좋으며, 더욱 바람직하기로는 소자에 인가될 전압에 따라 수 마이크로미터 내지 수십 마이크로미터 내의 범위인 것이 좋다.
소자 전극의 길이 W1은 전극의 저항 및 소자의 전자 방출 특성에 따라 수 마이크로미터 내지 수백 마이크로미터 범위인 것이 좋다. 소자 전극(4 및 5)의 막 두께 d는 수십 나노미터 내지 수 마이크로미터 범위 내이다.
본 발명에 따른 표면 도전성 전자 방출 소자는 제1a 및 1b도에 예시된 것 외의 구성을 가질 수 있으며, 아니면 기판(1) 상에 도전성 박막(3) 및 대향하여 배치된 소자 전극(4 및 5)을 연속적으로 배치하여 제조될 수 있다.
도전성 박막(3)은 우수한 전자 방출 특성을 제공하기 위해서 미세 입자막인 것이 좋다. 도전성 박막(3)의 두께는 소자 전극(4 및 5) 상의 도전성 박막의 단차 피복성, 소자 전극(4 및 5)간 전기 저항 및 후술할 형성 동작을 위한 파라미터, 또한 그외 요인이 함수로서 결정되며, 바람직하기로는 수십 나노미터 내지 수백 나노미터, 더 바람직하기로는 1 나노미터 내지 50 나노미터이다. 도전성 박막(3)은 통상 102내지 107Ω/? 시트 저항 Rs을 나타낸다. Rs는 R=Rs(1/w)로 정의되는 저항이며, 여기서, w 및 1은 각각 박막의 폭 및 길이이며, R은 박막의 길이 방향을 따라 결정된 저항이다.
도전성 박막(3)은 Pd, Pt, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta 및 Pb 등의 금속, PdO, SnO2, In2O3, PbO 및 Sb2O3등의 산화물, HfB2, ZrB2, LaB6, CeB6, YB4, GdB4등의 붕소 화합물, TiC, ZrC, HfC, TaC, SiC, WC 등의 카본화합물, TiN, ZrN, HfN 등의 질소 화합물, Si, Ge 등의 반도체 및 카본으로부터 선택된 물질로 만들어진다.
본 명세서에서 사용된 용어 미세 입자막은 개개로 분산되거나, 조밀하게 배열되거나 또는 상호 랜덤하게 중첩(어떤 조건 하에 섬(island) 구조를 형성하는)되어 있을 수 있는 다수의 미세입자로 구성된 박막을 말한다. 본 발명의 목적으로 사용될 미세 입자의 직경은 수십 나노미터 내지 수백 나노미터 범위이며 바람직하기로는 1 나노미터 내지 20 나노미터이다.
미세 입자 용어는 본 명세서에서 빈번하게 사용되므로, 이하 상세히 설명한다.
소(small) 입자를 미세 입자라 하며, 미세 입자보다 작은 입자를 초미세(ultrafine) 입자라 한다. 초미세 입자보다 작고 수백개의 원자들로 구성된 입자를 흔히 클러스터(cluster)라고 한다.
그러나, 이들 정의는 정확한 것이 아니며, 다루게 될 입자의 특정한 측면에 따라 변할 수 있다. 초미세 입자는 본 특허 출원의 경우 단순하게 미세 입자라고 언급한다.
실험 물리 코스 번호 14 : 표면/미세 입자(고레오 기노시따(Koreo Kinoshita) 간행; 교리뚜(Kyoritu) 출판, 1986년 9월 1일)에 다음이 기재되어 있다.
여기 사용된 미세 입자란 2 내지 3㎛ 및 10nm 내의 직경을 갖는 입자를 말하며 여기 사용된 초미세 입자는 10nm 내지 2nm 및 3nm 내의 직경을 갖는 입자를 말한다. 그러나, 이들 정의는 결코 정확한 것이 아니며 초미세 입자는 간단히 미세 입자라고도 한다. 그러므로, 2 내지 수백개의 원자로 구성된 입자를 클러스터라 한다.(같은 책,195 페이지 11.22-26).
또한, 뉴 테크놀로지 디벨롭먼트 코포레이션의 하야시의 초미세 입자 프로젝트는 입자 크기에 대한 보다 작은 하한을 사용하여, 다음과 같이 초미세 입자를 정의하고 있다.
창조 과학 및 기술 촉진 계획하의 초미세 입자 프로젝트(1981-1986)에서는 초미세 입자를 약 1 내지 100nm 범위의 직경을 갖는 입자로서 정의한다. 이것은 초미세 입자는 약 100 내지 108개의 원자가 모인 것임을 의미한다. 원자의 측면에서 본다면, 초미세 입자는 대형의 또는 초대형의 입자가 된다. (초미세 입자-창조 과학 및 기술 : 찌까라 하야시, 료지 우에다, 아끼라 다자끼(Chikara Hayashi, Ryoji Ueda, Akira Tazaki) 간행; 미따(Mita) 발행, 1988년, 2 페이지, 11.1-4) 초미세 입자보다 작으며 수개 내지 수백개의 원자들로 구성된 입자를 클러스터라 한다.(같은 책 2 페이지 11.12-13)
상기한 일반적인 정의를 고려하여, 여기 사용된 미세 입자라는 용어는 0.1nm 내지 1nm 범위의 하한과 수 마이크로미터의 상한의 직경을 갖는 대량의 원자 및/또는 분자가 모여있는 것을 나타낸다.
전자 방출 영역(2)은 비록 이의 수행 능력이 두께, 도전성 박막(3)의 도전 및 재료, 및 후술하는 에너지화 형성 공정에 의존하고 있지만, 도전성 박막(3)의 일부분 내에 형성되며, 전기적으로 높은 저항의 균열을 포함한다. 균열은 50nm이하의 균일한 폭을 갖는다. 균열의 폭은 전자 방출 영역의 전체 길이에 걸쳐 1㎛ 간격으로 일정하게 선택된 측정점에서 전자 현미경을 통해 관측하여 결정된다. 관측된 균열의 폭에 있어서 전체 길이의 70% 이하에 걸쳐, 중간값(median)으로부터 한 측의 편차가 20%범위를 초과하지 않는 것으로 관측되면, 균열은 균일한 균열 폭을 갖는 것으로 표현된다. 균열 폭이라는 용어가 사용될 때는 이것은 일반적으로 관측된 값들의 중간값을 언급하는 것이다. 카본 및/또는 하나 이상의 카본 화합물 또는 금속 및/또는 하나 이상의 금속 화합물은 본 발명에 따른 전자 방출 소자의 전자 방출 영역(2) 및 도전성 박막(3)의 상기 영역 근처에서 발견됨에 유의한다. 또한, 전자 방출 영역(2)의 위치는 제1a 및 1b도에 보인 것으로 한정되지 않음에 유의한다.
전압 인가 가능 길이 용어는 소자 전압이 전자 방출 소자의 전자 방출 영역에서 인가될 수 있는 지대의 길이를 나타낸다. 소자 전극들에 인가된 대부분의 소자 전압은 전압 하강을 일으키는 전자 방출 영역의 그 지대에 인가된다.
전압 인가 가능 길이는 이하 기술되는 방식으로 결정된다. 본 발명에 따른 전자 방출 소자는 소자 전압이 소자 전극들에 인가될 수 있도록 전자 현미경 상의 위치 내에 놓여진다. 전자식 현미경에는 오일을 쓰지않는 초고진공 펌프가 장치되어 있어 초고진공 상태, 또는 10-4Pa 이하의 압력을 구현하고 있다. 전자 현미경의 전자총으로부터 방출된 전자는 가속되어 전자 방출 소자의 전자 방출 영역에 충돌하여 2차 전자를 발생하게 되고, 이것은 전자 방출 영역의 전기 전위의 함수로서 변할 수 있는 2차 전자 화상으로서 관측된다. 소자 전극 및 도전성 박막의 저전위측 상에서 상기 발생된 2차 전자가 전자 현미경의 2차 전자 검출기를 스트라이크(strike)하여 화이트(white) 2차 전자 화상으로서 관측된다. 한편, 소자 전극 및 도전성 박막의 고전위측 상에서는 전자 방출 영역 근처에서 생성된 전계에 의해서 소수의 전자들만이 2차 전자 검출기에 충돌하여, 블랙 화상으로서 총체적으로 관측된다. 전위는 이 원리를 사용하고 2차 전자 화상을 관측함으로써 결정될 수 있다.
제22a도는 본 발명의 따른 표면 도전성 전자 방출 소자 시료에 전압이 인가되었을 때 전자 현미경을 통해 관측된 2차 전자 화상을 도시한 것이다. 소자에 인가된 전압은 낮으며 소자로부터 전자의 임의의 가능한 방출은 무시할 수 있다. 보다 상세히, 제6도에 도시한 Vth의 임계 전압보다 낮으며, 통상 1내지 4.0V 범위이다. 이 전압이 상기 레벨을 초과할 때, 전자 방출 영역으로부터 방출된 전자들은 2차 전자 검출기를 스트라이크하게 되어, 결국 전자 방출 영역의 전위를 올바르게 관측할 수 없다. 제22a도에서, 좌측은 표면 도전성 전자 방출 소자 시료의 저전위측이며, 우측은 고전위측이다. 2차 전자들은 전자 방출 영역(2)의 저전위측 상에서 화이트 화상으로부터 관측되며, 반면 고전위측에서 이들은 블랙화상으로서 관측된다. 전압이 인가되는 지대는 상기 2차 전자 화상에 대한 그레이 스케일 독출을 관측함으로써 정의할 수 있다 하더라도, 화상 중 한 화소, 전자 방출 영역에 인가된 전압을 반전한 후의 화상 중 또 다른 화소를 취하고 발생된 화소들을 겹쳐 놓음으로써 보다 쉽게 정의할 수 있다. 제22b도는 전압을 반전 인가한 후의 제22a도의 소자의 동일 영역의 화소를 도시한 것이다. 제22c도는 두개의 화소를 겹쳐 놓아 얻은 화상이다. 제22c도에서, 두개의 블랙 2차 전자 화상들 사이에 배치되는 화이트 지대는 소자 전압이 효과적으로 인가되는 지대를 나타낸다. 지대의 실제 길이 △L은 현미경 상의 명확한 길이를 측정하고 그 크기를 전자 방출 영역의 전체 길이에 걸쳐 사용함으로써 결정될 수 있다. 균열 폭의 경우와 같이, 상기 관측될 전압 인가 가능 길이가 측정한 전체 경우의 70% 이하에 대해 중간값으로부터 한 측 상에서 20% 범위를 초과하지 않는 편차를 보인다면, 전압 인가 가능 길이는 균일하다라고 표현된다. 전압 인가 가능 길이란 용어를 사용할 때, 이는 통상 관측된 값들의 중간값을 언급하는 것이다.
2차 전자의 블랙 화상이 공교롭게 불연속하게 된 경우, 전압 인가 가능 길이는 임의의 불연속한 영역의 길이를 측정하지 않고 결정되었다.
본 예 및 후술할 비교예에서 사용하진 않았지만, 스캐닝 동조 현미경(STM)은 상기 측정 조작용의 전자 현미경을 대신하여 사용될 수 있다. STM을 사용하여, 1 내지 2.5V의 전압을 전자 방출 소자에 인가하여, STM 프로브 소자의 저전위측에서 고전위측으로 스캐닝한다. 측정한 모든 것 중에서, △L은 인가된 전압의 30 내지 70% 범위 내의 값이 관측되는 영역들에 대해서 결정되며, 상기 얻어진 값들을 사용하여 전압 인가 가능 길이의 중간값을 결정한다.
전자 방출 영역 및 이의 근처를 스캐닝 전자 현미경으로 관측할 때, 카본, 하나 이상의 카본 화합물, 금속 및/또는 하나 이상의 금속 화합물이 증착된 것이 전자 방출 영역뿐만이 아니라 도전성 박막의 고전위측 상에서도 발견될 것이다. 이러한 증착은 마치 전자 방출 영역의 일 부분으로부터 방출된 것처럼 보인다. 이것은 증착이 상기 부분들로부터 방출된 전자의 영향하에서 형성된 것임을 암시할 수 있다. 환언하여, 그 증착을 관측함으로써, 전자들이 전 전자 방출 영역으로부터 방출되었는지 아니면 전자 방출 영역의 일부로부터만 방출되었는지를 알게 될 것이다.
제2도는 본 발명에 따른 계단형 반도체 전자 방출 소자의 단면도이다.
제2도에서, 제1a 및 1b도의 소자의 것들과 동일 내지는 유사한 구성 요소들은 동일 참조 부호 기호로 표시하였다. 참조 부호(21)는 계단 형성부를 나타낸다. 소자는 기판(1), 소자 전극(4 및 5), 도전성 박막(3) 및 전자 방출 영역(2)를 포함하며, 이들은 상기 기술된 평탄(평면)형 표면 도전성 전자 방출 소자와 동일 재료로 만들어지며, 뿐만 아니라 계단 형성부(21)는 진공 증착, 인쇄 또는 스퍼터링에 의해서 생성된 SiO2와 같은 절연 물질로 만들어지며 상기 기술된 평탄형 표면 도전성 전자 방출 소자의 소자 전극들을 분리시키는 거리 L에 대응하는 높이, 또는 수백 나노미터 내지 수백 마이크로미터 범위의 크기를 갖는다. 계단 형성부(21)의 높이는 사용된 계단 형성부를 생성하는 방법 및 소자 전극에 인가될 전압의 함수로서 선택되기는 하지만 수 마이크로미터 내지 수백 마이크로미터 범위 내에 있는 것이 좋다.
소자 전극(4 및 5) 및 계단 형성부(21)를 형성한 후에, 도전성 박막(3)은 소자 전극(4 및 5) 상에 놓인다. 전자 방출 영역(2)가 제2도에서 계단 형성부(21)상에 형성될 때, 이의 위치 및 궤적은 그 준비 조건에 의존하며, 에너지화 형성 조건 및 기타 관련된 조건은 여기 보인 것들로 한정되는 것은 아니다.
본 발명에 따른 표면 도전성 전자 방출 소자를 제조함에 있어 여러가지 방법을 생각해 볼 수 있는데, 제3a 내지 3c도는 이러한 방법 중 전형적인 한 방법을 도시한 것이다.
본 발명에 따른 평탄형 표면 도전성 전자 방출 소자를 제조하는 방법에 대해서 제3a도 및 제3b도를 참조하여 설명한다.
1) 기판 전체(1)를 청정제 및 순수물로 세척한 후에, 진공 증착, 스퍼터링 또는 어떤 다른 적당한 기술로 한 쌍의 소자 전극(4 및 5)용으로서 기판(1) 상에 재료를 증착하고, 이어서 포토리소그래피 기술로 패터닝된다(제3a도). 소자 전극(4 및 5) 중 하나, 예를 들면 소자 전극(5)이 다른 것보다 더 두껍게 만들어 지면, 소자 전극(4)을 마스크로 덮고 소자 전극의 물질을 상기 소자 전극(5) 상에 더 증착하여 소자 전극(5)의 계단부를 소자 전극(4)보다 더 높게 만든다.
2) 유기 금속 박막은 한 쌍의 소자 전극(4 및 5)을 위에 탑재한 기판(1)에 유기 금속 용액을 적용함으로써 기판 상에 형성된다. 유기 금속 용액은 도전성 박막(3)용으로서 상기 목록한 금속들 중 임의의 금속을 주요 성분으로서 포함할 수 있다. 그후, 유기 금속 박막을 가열, 베이킹, 및 리프트-오프 또는 에칭과 같은 적당한 기술을 사용하여 연이어 패턴 조작을 가해, 도전성 박막(제3b)을 생성한다. 유기 금속 용액은 상기 설명에서 박막을 생성하는 데 사용되지만, 도전성 박막(3)은 또 달리 진공 증착, 스퍼터링, 화학 기상 증착, 분산 코팅, 디핑, 스피닝 코팅 또는 기타 다른 기술에 의해서 형성될 수 있다.
3) 그후, 소자는 도전성 박막(3)의 부착을 촉진시키고 전자 방출 영역(2)을 생성하는 가스 분위기에서 수행되는 에너지화 형성이라 하는 공정으로 처리된다(제3a 내지 제3c도). 에너지화 형성의 결과로서, 도전성 박막(3)의 일부는 국부적으로 파괴, 변형 또는 변환되어 도전성 영역을 형성하게 된다.
에너지화 형성용으로 사용되는 전압은 펄스 파형인 것이 바람직하다. 일정 크기 또는 일정 피크 전압을 갖는 삼각파 펄스 전압은 제23a도에 도시한 바와 같이 연속적으로 인가될 수 있으며, 아니면 제23b도에 도시한 바와 같이 증가하는 파형 크기 또는 증가하는 피크 전압을 갖는 삼각파 펄스 전압이 인가될 수도 있다.
제23a도에서, 펄스 전압은 펄스 폭 T1 및 펄스 간격 T2를 가지며, 이들은 각각 통상 1㎲ 내지 10㎲ 범위 및 10㎲ 내지 100ms 범위 내에 있다. 삼각파의 파고(에너지화 형성 동작용 피크 전압)는 표면 도전성 전자 방출 소자의 프로파일에 의존하여 적당하게 선택될 수 있으며, 펄스 전압은 수초 내지 수분 간의 시간동안 인가된다.
제23b도는 펄스 높이가 시간에 따라 증가하는 펄스 전압을 도시한 것이다. 제23b도에서, 펄스 전압은 거의 제23a도의 것들과 유사한 폭 T1 및 펄스 간격 T2를 갖는다. 삼각파의 파고(에너지호 형성 동작용의 피크 전압)는 그러나 점진적으로 증가된다.
에너지화 형성 조작은 충분히 낮아 도전성 박막(2)을 국부적으로 파괴 또는 변형시킬 수 없는 약 0.1V의 전압이 펄스 전압의 T2 구간 동안 소자에 인가될 때 소자 전극을 통해 흐르는 전류를 측정함으로써 종료될 것이다. 통상, 에너지화 형성 조작은 대략 0.1V의 전압을 소자 전극에 인가하는 동안 도전성 박막(3)을 통해 흐르는 소자 전류에 대해서 1MΩ보다 큰 저항이 관측될 때 종료된다.
H2및 CO와 같은 환원 물질은 도전성 박막(3)이 금속 산화물로 만들어질 때 이 막의 부착을 촉진시키기 위한 가스용으로 사용될 수 있다. H2및 CO 외에도, 메탄, 에탄, 에칠렌, 플로필렌, 벤젠, 톨루엔, 메탄올, 에탄올, 아세톤도 효과적으로 사용될 수 있다. 이들 물질들은 도전성 박막의 금속 산화물이 금속으로 환원될 때 도전성 박막의 부착을 트리거하는 것으로 생각된다. 그러므로, 도전성 박막이 금속으로 만들어질 때, 환원되지 않아 어떠한 부착도 제공하지 못한다. 그러나, H2는 CO 및 아세톤이 어떤 그러한 효과를 보이지 않을지라도 부착을 촉진하는 데 잘 작용한다.
에너지화 형성 공정은 상기 기술된 분위기에서 수행될 때, 전력 소비는 공정이 진공 내에서 수행될 때 관측된 레벨로부터 수십 퍼센트만큼 감소될 수 있다.
이것은 소자를 통해 흐르는 전류에 의해서 쥴열(Joule's heat)이 발생되어 도전성 박막(3)의 온도를 상승시켜 결국 박막의 일부를 국부적으로 파괴, 변형 또는 변형시킴으로써 종래의 에너지화 형성으로 이에 전자 방출 영역(2)이 생성될 때, 반도체 박막의 국부적인 파괴, 변형 또는 변환은 도전성 박막의 부착을 촉진시키는 물질에 의해서 야기되어 결국 전력 소비를 감소시키게 된다.
도전성 박막의 부착을 효과적으로 촉진시킬 수 있는 가스 압력은 가스의 형태, 도전성 박막의 물질, 인가된 펄스 전압의 파형 및 기타 요인의 함수로서 변한다. 이 압력이 비교적 낮을 경우, 전력 소비를 감소시키는 효과는 먼저, 증가하는 펄스 크기를 갖는 펄스 전압을 인가함으로써, 에너지화 형성이 개시될 때 명백하게 된다. 압력이 상승하면, 가스는 균일한 폭을 갖는 균열을 제공하는 효과 및 누설 전류가 나타나는 것을 방지하는 부가적인 효과를 나타낸다.
4) 이어서, 소자는 활성화 공정을 거치는 것이 좋다. 활성화 공정은 소자 전류 If 및 방출 전류 Ie가 현저하게 변하게 되는 공정이다.
활성화 공정에서, 펄스 전압은 유기 물질의 가스 분위기에서 소자에 반복적으로 인가될 수 있다. 분위기는 오일 확산 펌프 및 회전 펌프에 의해서 챔버를 배기시킨 후의 진공 챔버 내에 잔유한 유기 가스를 이용하거나, 이온 펌프에 의해서 진공 챔버를 충분히 배기한 후 유기 물질 가스를 진공 챔버 내로 유입시킴으로써 만들어질 수 있다. 유기 물질의 가스 압력은 처리될 전자 방출 소자의 프로파일, 진공 챔버의 프로파일, 유기 물질의 형태 및 기타 요인들의 함수로서 결정된다. 활성화 공정의 목적으로 적합히 사용될 수 있는 유기 물질들은 알칸, 알켄 및 알킬 등의 지방족 탄화수소, 방향족 탄화수소, 알콜, 알데히드, 케톤, 아민, 페놀과 같은 유기산, 카르복실산 및 설폰산을 포함한다. 특정예로서, 메탄, 에탄 및 프로판과 같이 CnH2n+2의 일반식으로 표현되는 포화 탄화수소와, 에칠렌 및 프로필렌과 같이 일반식 CnH2n으로 표현되는 불포화 탄화수소, 벤젠, 톨루엔, 메탄놀, 에탄놀, 포름알데히드, 아세탈데하이드, 아세톤, 메칠에칠케톤, 메칠라민, 에칠라민, 페놀, 개미산, 초산 및 프로피온산을 들 수 있다. 활성화 공정의 결과로서, 카본 또는 카본 화합물은 분위기 내에 존재하는 유기 물질들로부터 소자 위에 피착되어 소자 전류 If 및 방출 전류 Ie를 현저하게 변화시킨다.
활성화 공정이 금속 화합물의 적당한 증기압을 갖는 분위기에서 전자 방출 소자에 수행될 때, 금속 화합물이 소자 상에 피착될 수 있다. 본 발명의 목적을 위해 사용될 수 있는 금속 화합물은 플르오르화물, 염화물, 브롬화물 및 요드화물, 메칠레이티드, 에칠레이티드 및 벤지레이티드 금속 등의 알킬 금속, 아세틸아세토네이트, 디피바놀메타네이트 및 헥사플르로르아세틸아세토네이드와 같은 메탈 β-다케토네이트, 사이클로펜타디에닐 복합물과 같은 메탄 에닐 복합물, 메탈 벤젠 복합물, 메탈 카르보닐, 메탈 알크옥사이드 및 이들 혼합 화합물과 같은 메탈 아렌 복합물을 포함한다. 고융점 물질이 본 발명의 목적을 위해 피착되어야 한다는 견지에서, 바람직한 화합물의 예로서는 NbF5, NbCl5, Nb(C5H5)(CO)4, Nb(C5H5)2Cl2, OsF4, Os(C3H7O2)3, Os(CO)5, Os3(CO)12, Os(C5H5)2, RcF5, ReCl5, Re(CO)10, ReCl(CO)5, Re(CH3)(CO)5, Re( C5H5)(CO)3, Ta(C5H5)(CO)4, Ta(OC2H5)5, Ta(C5H5)2Cl2, Ta(C5H5)2H3, WF6, W(CO)6, W(C5H5)2Cl2, W(C5H5)2H2, 및 W(CH3)6를 포함한다. 어떤 조건 하에서, 피착된 막은 금속 외에 카본 및 기타 물질을 포함할 수 있다.
소자 전류 If 및 방출 전류 Ie를 관측함으로써 활성화 공정의 종료 시기가 적당히 결정된다. 활성화 공정에 사용될 펄스 전압의 펄스 폭, 펄스 간격 및 펄스 파고는 적합하게 선택될 것이다.
본 발명의 목적에 있어서, 카본 및 카본 화합물은 흑연(즉 HOPG, PG 및 GC로 서, 이 중 HOPG는 거의 완벽한 흑연 결정 구조를 가지며, PG는 평균 결정 그레인 크기가 200Å인 다소 왜곡된 결정 구조를 가지며, GC의 결정 구조는 더욱 왜곡되어 있어 이의 평균 결정 그레인 크기는 20Å로 작다) 및 비결정 카본(비정질 카본 및 이것과 흑연의 미세 결정 그레인과의 혼합물을 말한다)를 포함하며, 피착된 막의 두께는 50nm이하인 것이 바람직하며, 보다 바람직하기로는 30nm이하이다.
5) 에너지화 형성 공정 및 활성화 공정에서 처리된 전자 방출 소자는 이때 안정화 공정을 거치는 것이 좋다. 이것은 진공 챔버 내에 남아있는 임의의 유기물질을 제거하는 공정이다. 진공 챔버 내 압력은 가능한한 낮게 할 필요가 있으며, 1.3 × 10-5Pa 이하가 좋고 1.3 × 10-6Pa 이하이면 더 좋다. 이 공정을 위해 사용될 진공 배기 장비는 공정 중 처리될 소자의 수행 후 악영향을 미칠 수 있는 임의의 증발된 오일을 생성하지 않도록 오일을 사용하지 않는 것이 좋다. 따라서, 수착 펌프 및 이온 펌프를 선택하여 사용하는 것이 좋다. 진공 챔버를 배기시키기 위해서, 전 챔버를 가열하여 진공 챔버의 내벽 및 전자 방출 소자에 의해 흡착된 유기 물질의 분자를 제거하기 쉽게하는 것이 좋다.
안정화 공정 후, 전자 방출 소자를 구동하기 위한 분위기는 챔버 내의 유기물질 또는 금속 화합물이 충분히 제거되더라도 전자 방출 소자 또는 전자 소자의 동작 안정성에 해가 됨이 없이 더 높은 압력을 선택적으로 사용할 수 있다 하더라도, 안정화 공정이 완료된 때의 분위기와 동일한 것이 좋다.
이러한 저압 분위기를 사용함으로서, 카본, 카본 화합물, 금속 또는 금속 화합물이 부가적으로 피착 형성되는 것을 효과적으로 억제할 수 있어 결국 소자 전류 If 및 방출 전류 Ie를 안정화시킬 수 있다.
본 발명에 따른 전자 방출 소자는 이하 설명되는 다른 방법으로 준비될 수 있다.
상기 기술된 단계 1) 및 2)에 이어진다.
3) 이어서, 소자는 에너지화 형성 공정을 거치게 되며, 여기서 전압은 소자 전극(4 및 5)에 인가되어, 도전성 박막(3)의 일부 구조를 변형해 전자 방출 영역(2)을 만들게 된다(제3c도).
제4a 및 4b도는 본 발명의 목적을 위한 에너지화 형성용으로 사용될 수 있는 전압파형을 도시한 것이다.
펄스 전압의 파고(피크값)는 예를 들면 스텝당 0.1V의 속도로 Vh로 될 때까지 증가하며, 이때 도전성 박막(3)은 이의 저항이 줄어들어 부착을 개시하게 된다. 그 후, Vh의 파고는 소정의 기간 Th로서 수초 내지 수십분 동안 유지된다. Vh를 정확하게 결정한다면, 펄스 전압의 파고는 시작하는 바로 그 때부터 Vh로 설정되어 그 레벨을 소정의 시간 동안 유지될 수 있다.
미세 입자의 불연속한 막의 영역은 인가된 전압에 의해서 도전성 박막의 물질이 점차 부착하게 되므로서 소정의 시간 동안 인가된 전압이 Vh로 유지될 때 도전성 박막의 일부에서 생성된다. 이 구간 동안, 도전성 박막(3)를 포함하는 소자 전극(4,5)간 저항은 에너지화 형성 공정이 종료되는 시점이 되는 충분히 높은 레벨로 될 때까지 상승한다. 저항은 구간 Th동안 충분히 높아지지 않으면, 소자에 인가되는 전압의 펄스 폭을 증가시켜 에너지화 형성을 종료시키기 전에 소자의 저항을 증가시킬 수도 있다(제4a도). 그렇지 않으면, 펄스 전압의 파고를 더 높여 에너지화 형성이 종료되기 전에 소자의 저항을 증가시킨다(제4b도). 또 다르게는, 펄스 폭을 증가시키는 기술 및 파고를 증가시키는 기술이 동시에 사용될 수 있다.
이 에너지화 형성 공정의 결과로서, 도전성 박막(3)의 일부에 50nm이하의 폭을 갖는 균열이 형성되어 전자 방출 영역(2)을 형성하게 된다.
소자의 저항의 급격한 상승을 가져오도록 단조롭게 증가되는 형성 전압용으로 선택된 대응하는 값들보다 10분의 1의 수배의 퍼센트 내지 수십 퍼센트인 각각의 값들로 하기의 값들이 유지된다 하더라도, 펄스 폭(T1)은 통상 1㎲ 내지 10ms 범위 내이며, 펄스 폭 T2는 통상 100㎲ 내지 수초 범위 내이며, 반면 T1'는 통상 10㎲ 내지 10s 범위 내이며, Vh는 도전성 박막(3)의 물질 및 궤적과 T1 및 T2의 값들의 함수로서 적합하게 결정된다. 펄스 폭 T1에 비교하여 펄스 간격 T2에 대해서는 충분히 큰 값을 선택하여 이들의 비가 관계식 T2/T1 ≥ 5, 바람직하기로는 T2/T1 ≥ 10 및 더 바람직하기로는 T2/T1 ≥ 100를 만족할 수 있도록 해야 한다. Vh값은 T1 및 T2의 값들에 의해서만이 아니라 인가된 펄스 전압의 파형에 의해서도 영향을 받기 때문에 그 값을 선택함에 있어 주의해야 하겠지만, 본 발명의 목적을 위해서, 삼각파형은 예시된 사각파형을 대신하여 사용될 수 있음에 유념한다.
상기 기술된 에너지화 형성 공정은 도전성 박막의 부착을 촉진하는 가스를 함유하는 분위기에서 수행될 수 있다.
도전성 박막을 비교적 쉽게 환원될 수 있는 금속 산화물로 만들었을 때, 가스의 사용은 도전성 박막의 저항의 편차에 의해서 야기되는 소자의 전자 방출 수행에서의 편차를 억제하는 효과를 나타낼 것으로 기대된다. 즉, 전류가 상기 가스 분위기에서 금속 산화물로 만들어진 도전성 박막을 통해 흐르도록 만들어질 때, 금속 산화물은 전류에 의해서 생성된 열에 의해 환원되기 쉬워 도전성 박막의 저항을 감소시키게 된다. 소자에 인가된 펄스 전압의 파고가 일정 레벨로 유지되기 때문에, 도전성 박막을 통해 흐르는 전류는 증가되며, 열 발생 속도도 증가된다. 전자 방출 영역을 만들 때 발생된 열의 양은 처리될 소자의 도전성 박막의 초기 저항에 관계없이 거의 일정한 것으로 믿어진다. 그러므로, 전자 방출 영역은 동일 조건하에서 펄스 전압이 인가된다면, 도전성 박막의 저항이 소정의 레벨로 낮아질 때 형성된다. 환언하여, 임의의 소자들은 동일 조건하에서 전자 방출 영역을 만들도록 처리되어 전자 방출 수행에 있어 결국 편차를 억제하게 된다.
다음에, 상기 기술된 단계 4) 및 5)와 같이 활성화 및 안정화 단계가 이어진다.
제5도는 현 형태의 전자 방출 소자의 수행 능력을 판정하기 위한 게이징 시스템으로서 사용될 수 있는 진공 챔버를 포함하는 구성에 대한 블록도이다.
제5도에서, 제1a 및 1b도의 것들과 유사하거나 동일안 구성 요소들은 동일 부호로 표시하였다. 게이징 시스템은 진공 챔버(55) 및 진공 펌프(56)을 포함한다. 전자 방출 소자는 진공 챔버(55) 내에 배치된다. 전자 방출 소자는 기판(1), 한 쌍의 소자 전극(4 및 5), 도전성 박막(3) 및 전자 방출 영역(2)을 포함한다. 그렇지 않으면, 게이징 시스템은 소자의 소자 전압 Vf를 인가하기 위한 전원, 소자 전극(4 및 5)간의 박막(3)를 통해 흐르는 소자 전류 If를 측정하기 위한 전류계(50), 소자의 전자 방출 영역로부터 방출된 전자들에 의해 생성된 방출 전류 Ie를 포획하기 위한 애노드(54), 게이징 시스템의 애노드(54)에 전압을 인가하기 위한 고전압원(53), 소자의 전자 방출 영역(2)로부터 방출된 전자들에 의해서 생성된 방출 전류 Ie를 측정하기 위한 또 다른 전류계(52)를 포함한다. 전자 방출 소자의 수행 능력을 판정하기 위해서, 1 내지 10KV 범위의 전압을 애노드에 인가할 수 있다. 상기 애노드는 2 내지 8mm 범위 내에 있는 거리 H만큼 전자 방출 소자로부터 이격되어 있다.
표면 도전성 전자 방출 소자 및 애노드(54) 및 기타 구성 요소들은 진공 챔버(55)내에 배열되는데, 이 챔버에는 진공 게이지(도시 없음) 및 기타 필요한 기구가 장치되어 있어, 챔버 내의 전자 방출 소자의 수행 능력은 소망하는 정도의 진공내에서 적절하게 검사될 수 있다.
진공 펌프(56)에는 터보 펌프 또는 회전식 펌프 및 필요할 때 스위칭 가능하게 사용될 수 있는 이온 펌프를 포함하는 초고진공 시스템을 포함하는 일반적인 고진공 시스템이 구비되어 있다. 이와 같이 하여, 이 진공 처리 구성은 에너지화 형성 공정 및 연이은 공정들용으로 사용될 수 있다.
제6도는 제5도의 게이징 시스템에 의해서 전형적으로 관측된 소자 전압 Vf와 방출 전류 Ie와 소자 전류 If 간 관계를 도시한 그래프이다. Ie가 If의 크기보다 훨씬 작은 크기를 갖는다는 사실로부터 제6도에서 Ie 및 If에 대한 단위를 임의로 다르게 선택하였음에 유의한다. 그래프의 종축 및 횡축은 선형 스케일을 나타냄에 유의한다.
제6도에 보인 바와 같이, 본 발명에 따른 전자 방출 소자는 방출 전류 Ie 면에서 3가지 현저한 특징을 갖는데, 이에 대하 이하 설명한다.
(i) 먼저, 본 발명에 따른 전자 방출 소자는 인가된 전압이 어떤 레벨(이하 임계 전압이라고 하며, 제6도에서 Vth로 표시되었음)을 초과할 때 방출 전류 Ie의 급작스런 첨예한 증가를 나타내는 한편, 방출 전류 Ie는 인가된 전압이 임계 전압 Vth 이하일 때는 실질적으로 검출할 수 없다. 다르게 말하여, 본 발명에 따른 전자 방출 소자는 방출 전류 Ie에 대해 명확한 임계 전압 Vth를 갖는 비선형 소자이다.
(ii) 두번째, 방출 전류 Ie는 소자 전압 Vf에 크게 의존하여 단조롭게 증가하기 때문에, 전자는 후자에 의해서 효율적으로 제어될 수 있다.
(iii) 세번째, 애노드(54)에 의해서 포획된 방출된 전하(제5도)는 소자 전압 Vf의 적응 시간의 기간의 함수이다. 환언하여, 애노드(54)에 의해서 포획된 전기 전하량은 소자 전압 Vf가 인가되는 시간에 의해서 효과적으로 제어될 수 있다.
상기한 현저한 특징 때문에, 본 발명에 따른 복수의 전자 방출 소자들을 포함하는 전자원의 전자 방출 동작 및 따라서 이러한 전자원을 포함하는 화상 형성 장치의 행동은 입력 신호에 응하여 쉽게 제어될 수 있음을 알 수 있을 것이다. 따라서, 이러한 전자원 및 화상 형성 장치는 다양하게 응용될 수 있다.
반면에, 소자 전류 If는 소자 전압 Vf(제6도에 도시된 바와 같은 특성, 이후 MI 특성이라 칭함)에 비례하여 단조롭게 증가하거나 변화하여 전압 제어 네거티브 저항 특성(비록 도시되지 않았지만, 이후 VCNR 특성이라 칭할 특성)에 특정한 곡선(도시되지 않음)을 나타낸다. 이러한 소자 전류의 특성은 제조 방범, 게이지 되는 상태 및 소자를 동작하는 환경을 포함하는 다수 인자들에 따른다.
이제, 본 발명이 적용된 전자 방출 소자 사용의 몇몇 예가 기술될 것이다. 본 발명에 따르면, 본 발명의 상기 특징에 따른 다수의 전자 방출 소자를 배열함으로써 전자원 및 이러한 전자원을 포함하는 화상 형성 장치가 실현될 수 있다.
전자 방출 소자는 다수의 상이한 모드로 기판 상에 배열될 수도 있다.
한 예로, 다수의 전자 방출 소자는 방향을 따라 병렬행(이후, 행 방향이라 칭함)으로 배열될 수도 있으며, 각각의 소자는 배선에 의해 그 양단에 접속되며 행 방향과 수직인 방향을 따라 전자 방출 소자 상의 공간에 배열되어 사다리형 배열을 실현하는 제어 전극(이후, 그리드라 칭함)에 의해 동작하도록 구동된다. 그렇지 않으면, 다수의 전자 방출 소자는 X-방향을 따라 행 및 Y-방향을 따라 열로 배열되어 매트릭스를 형성할 수 있으며, X-방향과 Y-방향은 서로 수직이며 동일한 행의 전자 방출 소자들은 각 소자의 전극들 중 한 전극을 이용하여 공통 X-방향 배선에 접속되며, 동일한 열의 전자 방출 소자는 각 소자의 다른 전극을 이용하여 공통 Y-방향 배선에 접속된다. 후자의 구성은 단순 매트릭스 배열이라 불린다. 이제, 단순 매트릭스 배열이 상세히 설명될 것이다.
본 발명이 적용된 표면 도전성 전자 방출 소자의 상기 기술된 3가지 기본 특징 (i) 내지 (iii) 면에서, 임계 전압 레벨 이상으로 소자의 상반 전극에 인가된 펄스 전압의 파고 및 파형 폭을 제어함으로써 전자 방출이 제어될 수 있다. 반면에, 소자는 임계 전압 레벨 미만에서는 실질적으로 어떠한 전자도 방출하지 않는다. 그러므로, 장치 내에 배열된 전자 방출 소자의 수와는 상관 없이, 원하는 표면 도전성 전자 방출 소자가 선택되어 선택된 소자들 각각에 펄스 전압을 인가함으로써 입력 신호에 응답하여 전자 방출을 위해 제어될 수 있다.
제7도는 상기 특징들을 이용하도록 본 발명이 적용가능한 다수의 전자 방출 소자를 배열함으로써 구현된 전자원 기판의 개략 평면도이다. 제7도에서, 전자원은 전자원 기판(71), X-방향 배선(72), Y-방향 배선(73), 표면 도전성 전자 방출 소자(74) 및 접속 배선(75)를 포함한다. 표면 도전성 전자 방출 소자들은 상술된 평면형 또는 계단형일 수도 있다.
Dx1, Dx2,…, Dxm 으로 표시되며 진공 증착, 프린팅 또는 스퍼터링에 의해 생성된 전자 도전성 금속으로 이루어진 총 m개의 X-방향 배선(72)이 제공된다. 이들 배선은 물질, 두께 및 폭에 대해 적절히 설계된다. Dy1, Dy2,…, Dyn으로 배열되며 표시된 총 n개의 Y-방향 배선(73)은 물질, 두께 및 폭 면에서 X-방향 배선과 유사하다. 층간 절연층(도시되지 않음)은 m개의 X-방향 배선(72)와 n개의 Y-방향 배선(73) 사이에 배치되어 서로 전기적으로 분리된다(m 및 n은 정수이다).
통상, 층간 절연층(도시되지 않음)은 진공 증착, 프린팅 또는 스퍼터링을 이용하여 원하는 외형을 나타내도록 절연 기판의 전체 표면 상에 또는 일부 표면 상에 형성된다. 예를 들어, 층간 절연층은 X-방향 배선(72)가 형성된 기판(71)의 전체 표면 또는 일부 표면 상에 형성될 수도 있다. 절연층의 두께, 물질 및 제조방법은 소정의 X-방향 배선(72)와 그것의 교점에서 볼 수 있는 소정의 Y-방향 배선(73) 사이의 전위차를 견디도록 선택된다. 각각의 X-방향 배선(72) 및 Y-방향 배선(73)은 외부 단자를 형성하도록 선택된다.
각각의 표면 도전성 전자 방출 소자의 상반되게 배열된 쌍 전극(도시되지 않음)은 전자 도전 금속으로 구성된 각각의 접속 배선(75)에 의해 m개의 X-방향 배선(72)들 중 관련된 하나 및 n개의 Y-방향 배선(73)들 중 관련된 하나에 접속된다.
소자 전극인 배선(72 및 73) 및 이들 배선(72 및 73)로부터 연장한 접속 배선(75)의 전자 도전 금속 물질은 동일하거나 공통 요소를 성분으로 함유할 수도 있다. 그렇지 않으면, 그들 배선은 서로 상이할 수도 있다. 통상, 이러한 물질들은 소자 전극용으로 앞에서 나열된 후보 물질로부터 적절히 선택될 수도 있다. 소자 전극 및 접속 배선이 동일한 물질로 구성되었으면, 접속 배선을 구별하지 않고 총괄하여 소자 전극이라 불릴 수 있다.
X-방향 배선(72)는 스캔 신호를 표면 도전성 전자 방출 소자(74)의 선택된 행에 인가하기 위해 스캔 신호 적용 수단(도시되지 앞음)에 전기적으로 접속된다. 반면에, Y-방향 배선(73)은 변조 신호를 표면 도전성 전자 방출 소자(74)에 인가하고 입력 신호에 따라 선택된 열을 변조하기 위해 변조 신호 발생 수단(도시되지 않음)에 전기적으로 접속된다. 각각의 표면 도전성 전자 방출 소자에 인가될 구동 신호는 소자에 인가된 스캔 신호 및 변조 신호의 전압차로서 표현된다.
상기 구성의 경우, 각각의 소자는 단순 매트릭스 배선 구성을 이용하여 개별적으로 동작하도록 선택되어 구동될 수 있다.
이제, 제8도, 제9a도, 제9b도 및 제10도를 참조하여, 상술된 바와 같은 단순 매트릭스 배열을 갖는 전자원을 포함하는 화상 형성 장치가 기술될 것이다. 제8도는 화상 형성 장치의 부분적으로 제거된 개략 사시도이며, 제9a도 및 제9b도는 제8도의 화상 형성 장치에 사용될 수 있는 형광막의 2가지 가능한 구성을 보여주며, 제10도는 NTSC 텔레비젼 신호용으로 동작하는 제8도의 화상 형성 장치의 구동회로의 블럭도이다.
먼저, 화상 형성 장치의 디스플레이 패널의 기본 구성을 도시하는 제8도를 참조하면, 그 위에 다수의 전자 방출 소자가 장착된 상술된 형태의 전자원 기판(71), 전자원 기판(71)을 견고하게 유지시키는 배면만(81), 글래스 기판(83)의 내부 표면상에 형광막(84) 및 메탈 백[metal back(85)]를 배치하여 제조된 전면판(86)을 구비하며, 상기 지지 프레임에는 배면판(81) 및 전면판(86)이 프리트(frit) 글래스에 의해 접착되어 있다. 참조 번호(88)은 분위기 또는 질소에서 10분 이상 동안 400 내지 500℃로 배이크되어 밀폐된 엔벨로프를 나타낸다.
제8도에서, 참조 번호(74)는 제1a도 및 제1b도의 전자 방출 영역(2)에 응하는 각각의 전자 방출 소자의 전자 방출 영역을 나타내며, 참조 번호(72 및 73)은 각각 전자 방출 소자의 각 소자 전극에 접속된 X-방향 배선 및 Y-방향 배선을 나타낸다.
엔벨로프(88)은 상술된 실시예에서의 전면판(86), 지지 프레임(82) 및 배면판(81)로 형성되며, 기판(71)을 보강하기 위해 주로 배면판(81)이 제공되기 때문에 기판(71)이 자체만으로 충분히 강하다면 배면판(81)이 생략될 수도 있다. 그러한 경우에, 각각의 배면판(81)이 필요없을 수도 있으며, 기판(71)은 엔벨로프(88)이 전면판(86), 지지 프레임(82) 및 기판(71)로 구성되도록 지지 프레임(82)에 직접 접착될 수도 있다. 전면판(86)과 배면판(81) 사이에 스페이서(도시되지 않음)라 불리는 다수의 지지 부재들을 배열함으로써 엔벨로프(88)의 전체 강도가 증가될 수도 있다.
제9a도 및 제9b도는 형광막의 2가지 가능한 구성을 개략적으로 도시한다. 형광막(84)는 디스플레이 패널이 블랙 및 화이트 화소를 나타내는데 사용되면, 단일 형광체만을 포함하지만, 그것은 컬러 사진 블랙 도전 부재(91) 및 형광체(92)를 디스플레이하기 위해 포함할 필요가 있으며, 전자는 형광체의 구성에 따른 블랙 스트라이프 또는 블랙 매트릭스의 부재라 불린다. 블랙 스트라이프 또는 블랙 매트릭스는 3가지 상이한 주요 컬러의 형광체(89)들이 거의 구별 불가능하며, 주변 영역을 검게 만듬으로써 외부광의 디스플레이된 화상의 휘도를 저하시키는 역효과가 약해지도록 컬러 디스플레이 패널용으로 배열된다. 통상, 블랙 스트라이프의 주요 성분은 흑연이지만, 낮은 광도전율 및 반사율을 갖는 다른 도전 물질이 대안적으로 사용될 수도 있다.
블랙 및 화이트 또는 컬러 디스플레이에 상관없이 글래스 기판(83) 상에 형광물질을 인가하는데 프리시피테이션(precipitation) 또는 프린팅 기술이 적절히 이용된다. 통상 메탈 백(85)는 형광막(84)의 내부 표면 상에 구성된다. 형광체로 부터 방출되어 엔벨로프의 내부로 향한 광선이 전면판(86)쪽으로 되돌아오게 함으로써 디스플레이 패널의 발광을 강화하고, 촉진 전압을 전자 빔에 인가하기 위한 전극으로서 사용하며, 엔벨로프 내부에서 발생된 음 이온이 그들과 충돌할 때 발생될 수 있는 손상에 대해 형광체를 보호하기 위해 메탈 백(85)가 제공된다. 메탈백은 형광막의 내부 표면을 평탄화하여(일반적으로, 필르밍이라 불리는 동작에서), 형광막을 형성한 후 그 상부에 진공 증착으로 Al막을 형성함으로써 제조된다.
투명한 전극(도시되지 않음)은 형광막(84)의 도전율을 증가시키기 위해 형광막(84)의 외부 표면에 면한 전면판(86)상에 형성될 수도 있다.
컬러 디스플레이가 포함되어 있다면, 상기 나열된 엔벨로프의 성분들이 서로 접착되기 전에, 각각의 컬러 형광체 및 전자 방출 소자 세트를 적절히 배열시키는데 주의하여야 한다.
엔벨로프(88)이 서로 접착되어 밀폐된 후, 전자 방출 소자들은 에너지화 형성 공정을 받게 된다. 진공 장치에 의해 엔벨로프를 만족스럽게 진공시킨 후, 만약 필요하다면, 원하는 가스가 엔벨로프에 주입되며 선택된 소자 행의 모든 전자 방출 소자에 펄스 전압이 인가된다. 각각의 전자 방출 소자 상에서 수행될 에너지화 형성 공정 경우에서와 같이 펄스 폭 T1, 펄스 간격 T2 및 파고의 값이 적절히 선택된다. 소자 행의 에너지화 형성 공정을 완료한 후, 선택된 행의 전자 방출 소자들에 펄스 전압이 인가될 수도 있으며, 선택된 다음 행의 소자들은 행 단위로 에너지화 형성 공정을 받을 수도 있다. 그렇지 않으면, 다수의 소자 행들이 각 펄스에 대해 행에서 행으로 전환함으로써 에너지화 형성의 영향을 동시에 받을 수 있도록 소자 행 선택 수단은 펄스 발생기와 전자원 사이에 배열될 수도 있다. 펄스간격 T2은 펄스 폭 T1보다 비교적 길기 때문에, 에너지화 형성 공정에 필요한 전체 시간이 크게 단축시키는데 후자 기술이 유리하게 이용될 수도 있다. 후자 기술의 경우, 전자원의 모든 소자 행들은 동시에 처리될 수도 있거나, 그렇지 않으면, 소자 행들은 여러 블럭으로 분할되어 각 블럭의 소자 행들의 소자들이 동시에 처리될 수도 있다는 것을 유의하라. 기술들 중 어느 것도 전자원의 크기, 펄스의 형태 및 다른 요인들에 따라 적절히 선택될 수도 있다.
전자 도전 박막이 화학적으로 쉽게 감소될 수 있는 금속 산화물로 이루어지며, H2와 같은 전자 도전 박막의 결합을 향상시키는 가스를 함유하는 분위기에서 에너지화 형성 공정이 수행되기 때문에, 상기 기술된 2개의 기술은 특히 효과적이다. 즉, 그러한 분위기에서, 전류가 흐르지 않아 열을 발생할 때에도 전자 도전 박막을 구성하는 금속 산화물의 화학적 환원은 천천히 진행될 수도 있다. 행 단위로 에너지화 형성 공정이 수행되는 경우, 이전 행 후에 처리되는 행에 속하는 전자 방출 소자들의 전자 도전 박막의 저항은 화학적 환원이 천천히 진행되기 때문에 크게 감소될 수 있지만, 이전 행은 소자들이 차등 에너지화 형성 상태에 영향을 받을 수도 있으므로, 결과적으로 소자들이 변화된 전자 방출 성능을 나타낸다.
이와는 반대로, 각각의 펄스에 대해 행에서 행으로 전환하는 상기 기술은 모든 소자 행들이 실질적으로 동시에 처리되기 때문에 그러한 문제점을 피할 수 있다.
엔벨로프(88)은 밀폐되었을 때, 예를 들어, 이온 펌프 및 수착(sorption) 펌프를 포함하며, 오일을 사용하지 않는 진공 시스템 및 배기관(도시되지 않음)을 이용하여, 상술된 안정화 공정의 경우에서와 같이 적절히 가열되면서 내부의 분위기가 저농도로 유기 물질을 포함하여 10-5Pa의 진공 정도로 감소될 때까지 진공된다. 밀폐된 후, 엔벨로프(88)의 내부에 달성된 진공 정도를 유지하기 위해 게터(getter) 공정이 수행될 수도 있다. 게터 공정에서, 엔벨로프(88) 내의 선정된 위치에 배열된 게터는 저항 히터 또는 고주파 히터를 이용하여 가열되어 엔벨로프(88)이 밀폐되기 전 또는 후에 즉시 진공 증착으로 막을 형성한다. 일반적으로, 게터는 주성분으로서 Ba를 포함하며 증기 증착막의 흡습 효과에 의해 1.3 × 10-3Pa와 1.3 × 10-5Pa 사이 정도의 진공을 유지할 수 있다. 형성 공정 후 화상 형성 장치의 표면 전도 전자 방출 소자를 제조하는 공정은 의도하는 응용의 특정 필요성을 충족시키도록 적절히 설계될 수 있다.
이제, 제10도를 참조하여 NYSC 텔레비젼 신호에 따라 텔레비젼 화상을 디스플레이하기 위한 단순 매트릭스 배열을 가진 전자원을 포함하는 디스플레이 패널을 구동하는 구동 회로가 기술될 것이다. 제10도에서, 참조 번호(101)은 화상 형성 장치를 나타낸다. 반면에, 회로는 주사 회로(102), 제어 회로(103), 시프트 레지스터(104), 라인 메모리(105), 동기 신호 분리 회로(106) 및 변조 신호 발생기(107)을 포함한다. 제10도의 Vx 및 Va는 DC 전원을 나타낸다.
화상 형성 장치(101)은 단자 Dox1 내지 Doxm, Doy1 내지 Doym 및 고전압 단자 Hv를 통해 외부 회로에 접속되며, 상기 단자 Dox1 내지 Doxm는 M개의 행 및 N개의 열을 가진 매트릭스 형태로 배열된 다수의 표면 도전형 전자 방출 소자를 포함하는 장치 내의 전자원의 행(N개의 소자의)을 하나씩 순차적으로 구동하기 위해 스캔 신호를 수신하도록 설계되어 있다.
반면에, 단자 Doy1 내지 Doyn는 스캔 신호에 의해 선택된 행의 각각의 표면 도전형 전자 방출 소자의 출력 전자 빔을 제어하기 위해 변조 신호를 수신하도록 설계되어 있다. 고전압 단자 Hv는 선택된 표면 도전형 전자 방출 소자의 형광체를 에너지화하기에 충분히 높은 통상 10kV 정도의 레벨의 DC 전압을 가진 DC전원 Va에 의해 인가된다.
스캔 회로(102)는 다음과 같은 방식으로 동작한다. 회로는 M개의 스위칭 소자(소자 S1 및 Sm만은 제10도에 표시되어 있음)를 포함하며, 상기 각각의 스위칭 소자는 DC 전원 Vx의 출력 전압 또는 0[V](접지 전위 레벨)를 취하며, 디스플레이 패널(101)의 단자 Dox1 내지 Doxm 중 한 단자와 접속된다. 각각의 스위칭 소자 S1 내지 Sm는 제어 회로(103)으로부터 인가된 제어 신호 Tscan에 따라 동작하며, FET와 같은 트랜지스터를 결합시킴으로써 제조될 수 있다.
이 회로의 DC 전원 Vx는 정전압을 출력하도록 설계되어, 스캔되지 않은 소자에 인가된 소정의 구동 전압은 표면 도전성 전자 방출 소자의 성능으로 인한 임계 전압(또는 전자 방출을 위한 임계 전압)이하로 감소된다.
제어 회로(103)은 화상이 외부에서 인가된 비디오 신호에 따라 적절히 디스플레이될 수 있도록 관련 소자의 동작을 조정한다. 그것은 후술될 동기 신호 분리 회로(106)로부터 인가된 동기 신호에 응하여 제어 신호 Tscan, Tsft 및 Tmry를 발생한다.
동기 신호 분리 회로(106)은 외부에서 인가된 NTSC 텔레비젼 신호로부터 동기 신호 소자 및 발광 신호 소자를 분리하며 공지된 주파수 분리 (필터) 회로를 사용하여 용이하게 실형될 수 있다. 동기 신호 분리 회로(106)에 의해 텔레비젼 신호로부터 도출된 동기 신호가 잘 알려진 바와 같이, 수직 동기 신호 및 수평 동기 신호로 구성되지만, 여기서는, 그 성분 신호와 관계 없이 편의를 위해 Tsync 신호로 간단히 나타낸다. 반면에, 시프트 레지스터(104)에 인가된 텔레비젼 신호로부터 추출된 발광 신호는 DATA 신호로서 설계된다.
시프트 레지스터(104)는 제어 회로(103)으로부터 인가된 제어 신호 Tsft에 따라 시간 단위로 연속적으로 인가되는 DATA 신호의 직렬/병렬 변환을 각 라인에 대해 수행한다.(즉, 제어 신호 Tsft는 시프트 레지스터(104)에 대해 시프트 클럭으로서 동작한다. 직렬/병렬 변환을 취한(N개의 전자 방출 소자용 구동 데이타 세트에 응하는) 라인에 대한 데이타 세트는 N개의 병렬 신호 Id1 내지 Idn으로서 시프트 레지스터(104)에서 전송된다.
라인 메모리(105)는 제어 회로(103)으로부터 입력된 제어 신호 Tmry에 따라 원하는 기간 동안 신호 Id1 내지 Idn인 라인에 대한 데이타 세트를 저장하는 메모리이다. 저장된 데이타는 I'dn 내지 I'dn로서 전송되어 변조 신호 발생기(107)에 인가된다.
상기 변조 신호 발생기(107)은 사실상 화상 데이타 I'dn 내지 I'dn에 따라 각각의 표면 도전형 전자 방출 소자 동작을 적절히 구동하여 변조하는 신호원이며, 이러한 소자의 출력 신호는 단자 Doy1 내지 Doyn를 통해 디스플레이 패널(101) 내의 표면 도전형 전자 방출 소자에 인가된다.
상술된 바와 같이, 본 발명이 적용될 수 있는 전자 방출 소자는 방출 전류 Ie면에서 다음 특징들에 의해 특징된다. 먼저, 클리어 임계 전압 Vth 및 Vth 이상의 전압만이 인가되는 소자 방출 전자들이 존재한다. 두번째로, 방출 전류 Ie의 레벨은 변동 함수로서 임계 레벨 Vth 이상의 인가 전압으로 변동한다. 특히, 본 발명에 따른 전자 방출 소자에 펄스형 전압이 인가되면, 인가 전압이 임계 레벨 미만을 유지하는 한, 방출 전류가 실제적으로 발생되지 않는 반면, 인가 전압이 임계 전압 이상으로 증가되면 전자 빔이 방출된다. 여기서, 펄스형 전압의 피크 레벨 Vm을 변화시킴으로써 출력 전자 빔의 강도가 제어될 수 있다는 것이 주지되어야 한다. 더우기, 전자 빔의 전하의 전체량은 펄스 폭 Pw을 변화시킴으로써 제어될 수 있다.
따라서, 입력 신호에 응하여 전자 방출 소자를 변조하는데 전압 변조 방법 또는 펄스 폭 변조 방법이 이용될 수도 있다. 전압 변조의 경우, 펄스형 전압의 펄스 폭은 일정하게 유지되면서 입력 데이타에 따라 피크 레벨이 변조되도록 변조 신호 발생기(107)에 전압 변조형 회로가 사용된다.
반면에, 펄스 폭 변조의 경우, 인가 전압의 피크 레벨은 일정하게 유지되면서 입력 데이타에 따라 펄스 폭이 변조될 수 있도록 변조 신호 발생기(107)에 펄스 폭 변조형 회로가 사용된다.
비록 자세히 상술하지는 않았지만, 시프트 레지스터(104) 및 라인 메모리(105)는 소정 속도로 비디오 신호의 직렬/병렬 변환 및 저장되는 한 디지탈 또는 아날로그 신호 형태일 수도 있다.
디지탈 신호 형태 소자가 사용되면, 동기 신호 분리 회로(106)의 출력 신호 DATA가 디지탈화될 필요가 있다. 그러나, 그러한 변환은 동기 신호 분리 회로(106)의 출력에 A/D 변환기를 배열함으로써 쉽게 수행될 수 있다. 라인 메모리(105)의 출력 신호가 디지탈 신호인지 아날로그 신호인지에 따라 상이한 회로들이 변조 신호 발생기(107)에 사용될 수도 있다는 것은 당연하다. 디지탈 신호가 사용되면, 공지된 형태의 D/A 변환기 회로가 변조 신호 발생기(107)에 사용될 수도 있으며, 필요하다면, 증폭기 회로가 추가적으로 사용될 수도 있다. 펄스 폭 변조의 경우와 같이, 변조 신호 발생기(107)은 고속 발진기, 상기 발진기에 의해 발생된 파형의 갯수를 카운트하는 카운터 및 상기 카운터의 출력과 상기 메모리의 출력을 비교하는 비교기를 결합하는 회로를 사용하여 실현될 수 있다. 필요하다면, 변조된 펄스 폭을 갖는 비교기의 출력 신호의 전압을 본 발명에 따른 표면 도전형 전자 방출 소자의 구동 전압의 레벨로 증폭하기 위해 증폭기가 추가될 수도 있다.
반면에, 전압 변조에 아날로그 신호가 사용되면, 공지된 동작 증폭기를 포함하는 증폭기 회로가 변조 신호 발생기(107)에 적절히 사용될 수 있으며, 필요하다면 레벨 시프트 회로가 추가적으로 사용될 수도 있다. 펄스 폭 변조의 경우와 같이, 필요하다면 표면 도전형 전자 방출 소자의 구동 전압까지 전압 증폭에 사용될 추가 증폭기에 공지된 전압 제어형 발진 회로(VCO)가 사용될 수 있다.
본 발명이 적용될 수 있는 상기 구조를 가진 화상 형성 장치의 경우, 전자 방출 소자는 외부 단자 Dox1 내지 Doxm 및 Doy1 내지 Doyn에 의해 전압이 인가될 때 전자를 방출한다. 그 후, 발생된 전자 빔은 고전압 단자 Hv에 의해 메탈 백(85) 또는 투명 전극(도시되지 않음)에 고전압을 인가함으로써 가속된다. 가속된 전자들은 마침내 형광막(84)에 충돌하여 빛을 내어 화상을 형성한다.
상술된 구조의 화상 형성 장치는 본 발명이 적용될 수 있으며 다양하게 변형될 수 있는 유일한 예이다. 그러한 장치와 사용될 TV 신호 시스템은 특정 예로 한정되지 않으며, NTSC, PAL 및 SECAM과 같은 소정 시스템이 실행가능하게 사용될 수 있다. 그것은 다수의 화소를 포함하는 다수의 디스플레이 패널에 사용될 수 있기 때문에, 많은 수의 스캐닝 라인(통상, MUSE 시스템과 같은 고해상도 TV시스템)을 포함하는 TV 신호에 특히 적합하다.
이제, 제11도 및 제12도를 참조하여, 사다리형 방식으로 배열된 다수의 표면 도전성 전자 방출 소자를 포함하는 전자원 및 그러한 전자원을 포함하는 화상 형성 장치가 기술될 것이다.
먼저, 사다리형 배열을 가진 전자원을 개략적으로 도시한 제11도를 참조하면, 참조 번호(110)은 전자원 기판을 나타내며, 참조 번호(111)은 기판 상에 배열된 표면 도전성 전자 방출 소자를 나타내며, 참조 번호(112)는 표면 도전성 전자 방출 소자(111)을 접속시키는 (X-방향) 배선 Dx1 내지 Dx10를 나타낸다. 전자 방출 소자(111)은 기판(110) 상에 행(이후, 소자 행이라 칭함)으로 배열되어 다수의 소자행을 포함하는 전자원을 형성하며, 상기 각각의 행은 X-방향으로 다수의 소자를 가진다. 각각의 소자 행의 표면 도전성 전자 방출 소자들은 적당한 구동 전압을 한쌍의 공통 배선에 인가함으로써 독립적으로 구동될 수 있도록 한 쌍의 공통 배선에 의해 서로 병렬로 전기적으로 접속된다. 특히, 구동될 소자 행에 전자 방출 임계 전압 이상의 전압이 인가되어 전자를 방출하며, 나머지 소자 행에는 전자 방출 임계 전압 미만의 전압이 인가된다. 그렇지 않으면, 2개의 인접한 소자 행들 사이에 배열된 소정의 2개의 외부 단자들은 단일 공통 배선을 공유할 수 있다. 따라서, 예를 들어, 공통 배선 Dx2 내지 Dx9, Dx2 및 Dx3는 2개의 배선 대신에 단일 공통 배선을 공유할 수 있다.
제12도는 전자 방출 소자의 사다리형 배열을 가진 전자원을 구현하는 화상 형성 장치의 디스플레이 패널의 개략적 사시도이다. 제12도에서, 디스플레이 패널은 전자들이 관통하도록 하는 다수의 보어(121)이 있는 그리드 전극(120), Dox1, Dox2,…, Doxm의 외부 단자 세트(122) 및 각각의 그리드 전극(120)과 전자원 기판(110)에 접속된 G1, G2,…, Gn의 외부 단자 세트(123)을 포함한다. 제12도의 화상 형성 장치는 전자원 기판(110)과 전면판(86) 사이에 배열된 그리드 전극(120)을 가지고 있다는 점에서 제8도의 단순 매트릭스 배열을 가진 화상 형성 장치와 상이하다.
제12도에서, 스트라이프형 그리드 전극(120)은 기판(100)과 전면판(86) 사이에 표면 도전성 전자 방출 소자로부터 방출된 전자 빔을 변조하는 사다리형 소자에 대해 수직으로 배열되며, 각각의 그리드 전극은 전자 빔이 관통하도록 하는 각각의 전자 방출 소자에 대응하는 관통 보어(121)을 구비한다. 그러나, 스트라이프형 그리드 전극들이 제12도에 도시되어 있지만, 전극들의 측면도 및 배치는 그것에 한정되지는 않는다. 예를 들어, 그리드 전극들은 메쉬형 개구를 대안적으로 구비할 수도 있으며, 표면 도전성 전자 방출 소자 주위 또는 근접하여 배열될 수도 있다.
그리드용 외부 단자(122) 및 외부 단자(123)은 제어 회로(도시되지 않음)에 전기적으로 접속된다.
상술된 바와 같은 구성을 가진 화상 형성 장치는 화상이 라인 단위로 디스플레이될 수 있도록 행 단위로 전자 방출 소자를 구동(스캐닝) 동작과 동시에 단일 라인의 화상용 그리드 전극들의 행에 변조 신호들을 동시에 인가함으로써 전자 빔 방사용으로 동작될 수 있다.
따라서, 상술된 구성을 가진 본 발명에 따른 디스플레이 장치는 텔레비젼 방송용 디스플레이 장치, 비디오 화상 회의용 단자 장치, 감광성 드럼을 구비한 광학 프린터 및 많은 다른 방식으로 동작할 수 있기 때문에 다양하게 산업 및 상업적으로 응용된다.
이제, 예를 사용하여 본 발명을 설명하고자 한다. 그러나, 본 발명은 그 예에만 한정되지는 않으며 본 발명의 범위에서 벗어나지 않는 변형 및 변경이 가능하다.
[실시예 1-2, 비교예 1]
제1a도는 본 예에서 제조된 전자 방출 소자를 개략적으로 도시한다. 각각의 전자 방출 소자를 제조하는데 사용된 공정은 제3a도 내지 제3c도를 참조하여 설명될 것이다.
단계-a:
각각의 예에서, 소다 석회 글래스판을 완전히 세정한 후, 스퍼터링에 의해 0.5㎛ 두께의 실리콘 산화막이 그 위에 형성되어, 그 상부에 한 쌍의 전극들의 패턴에 대응하는 개구를 가진 포토레지스트(RD-2000N-41 : 히다찌 케미컬사에서 상용화)의 패턴이 생성된 기판(1)을 생성한다. 그 후, Ti막 및 Ni막은 진공 증착에 의해 각각 5nm 및 100nm의 두께로 순차적으로 형성된다. 그 후, 포토레지스트는 유기 용매에 의해 용해되어, Ni/Ti막은 리프트 오프되어 한 쌍의 소자 전극(4 및 5)를 생성한다. 소자 전극은 10㎛ 거리 L만큼 분리되며 300㎛의 길이 W1를 가진다(제3a도 참조).
단계-b :
전자 도전 박막(3)을 생성하기 위해, 진공 증착에 의해 Cr막의 마스크가 소자상에 100nm 두께로 형성된 후, 전자 도전 박막의 패턴에 대응하는 개구가 포토리소그래피에 의해 형성된다. 그 후, 유기 Pd 용액(ccp4230: 오쿠노 제약 회사에서 상용화)은 스피너(spinner)를 이용하여 Cr막에 사용되어, 300℃ 분위기에서 10분간 배이크된다.
단계-c :
Cr 마스크는 습식 에칭에 의해 제거되며 PdO 미세 특정막은 리프트 오프되어 원하는 프로파일을 가진 전자 도전 박막(3)을 얻는다(제3b도 참조).
단계-d :
상술된 소자는 제5도에 도시된 바와 같은 게이징 시스템의 진공 챔버(55) 내에 배치되며, 시스템의 진공 챔버(55)는 진공 펌프 유닛을 이용하여 예 1의 경우 1.3 × 10-3Pa의 압력으로, 예 2의 경우 1.3 × 10-2Pa의 압력으로 배기된 후, 98%의 N2와 2%의 H2를 함유한 혼합 가스가 진공 챔버(55) 내로 도입된다. 비교예 1의 경우, 진공 챔버는 1.3 × 10-3Pa의 압력으로 배기되지만 혼합 가스는 도입되지 않는다. 그 후, 소자 전극(4 및 5)들 사이에 펄스 전압이 인가되어 전기적 형성 공정을 수행하여 전자 도전 박막(3) 내에 전자 방출 영역(2)를 생성한다. 펄스 전압은 제23b도에 도시된 바와 같이, 시간에 따라 피크값이 점진적으로 증가되는 삼각 펄스 전압이다. T1=1msec의 펄스 폭 및 T2=10msec의 펄스 간격이 사용된다. 전기적 형성 공정 중에, 전자 방출 소자의 저항을 결정하기 위해 0.1V의 여분의 사각 펄스(도시되지 않음)가 형성 펄스 전압의 간격 내에 삽입되며, 저항이 1MΩ 이상일 때 전기적 형성 공정이 종료된다. 그 후, 진공 챔버가 배기된다. 이러한 단계 마지막으로 전자 방출 영역(2)가 각각의 예에서 생성된다(제3c도 참조).
이러한 단계 중에, 소자를 통해 흐르는 최대 전류 또는 형성 전류 Iform, Iform을 구하기 위해 인가된 전압 또는 Vform및 2개의 값의 적 또는 형성 전력 Pform을 관측할 수 있다.
표 1은 3개의 3개의 변수에 대해 구해진 값을 보여준다.
[표 1]
단계-e :
그 후, 활성화 공정이 수행된다.
이 단계에서 진공 챔버(55) 내의 압력은 1.3 × 10-3Pa이다. 활성화 공정은 14V의 파고를 갖는 삼각 펄스 전압을 20분간 인가함으로써 수행된다.
단계-f :
그 후, 안정화 공정이 수행된다.
이 단계에서, 진공 펌프 유닛(56)은 흡착 펌프 및 이온 펌프 세트로부터 극초 진공 펌프 유닛으로 전환되며, 진공 챔버(55) 내의 소자는 진공 챔버(55) 내의 소자는 진공 챔버 내의 압력을 매우 낮게 유지하여 120℃에서 10시간 동안 가열된다.
애노드(54) 및 소자는 5mm의 거리 H만큼 분리되며 고전원(53)으로부터 1kV의 전압이 애노드(54)에 인가된다.
14V의 파고를 가진 펄스 전압이 전자 방출 소자에 인가되어, 이러한 상태의 소자 전류 If 및 방출 전류 Ie를 구한다. 진공 챔버는 4.3 × 10-5Pa의 내압을 보여준다.
각각의 소자의 경우, Ie =0.9㎂ 및 If =1.0mA가 구해진다.
[예 3, 비교예 2]
이들 각각의 예에서 제조된 표면 도전성 전자 방출 소자는 소자 전극들 사이의 거리가 L =2㎛라는 사실을 제외하고 상술된 예 1 및 예 2의 소자와 동일하다. 예 1 및 예 2의 경우 상술된 다음 단계-a 내지 c에 의해, 한 쌍의 소자 전극(4 및 5) 및 전자 도전 박막(3)은 예 3 및 비교예 2 각각의 경우 기판(1) 위에 형성된다(제3b도를 참조).
단계-d :
소자는 진공 챔버(55) 내에 배치되며 진공 챔버는 배기된다. 그 후, 예 3의 경우, 진공 챔버(55) 내로 아세톤이 주입되어 내부압을 1.3 × 10-2Pa로 증가시킨다. 예 1 및 예 2의 경우에서와 같이, 에너지화 형성을 위해 펄스 전압이 소자 전극(2 및 3)들 사이에 인가되어 전자 도전 박막(3) 내에 전자 방출 영역(2)를 생성한다.(제3c도 참조)
비교예 2의 경우, 아세톤이 주입되지 않으며, 진공 챔버는 에너지화 형성 공정을 위해 펄스 전압을 인가하기 전에 1.3 × 10-3Pa이하로 배기된다.
는 예 3 및 비교예 2의 경우 구해진 Iform, Vform, Pform을 보여준다.
[표 2]
그 후, 예 1 및 예 2의 경우에서와 같이, 활성화 공정 및 안정화 공정이 수행된다. 전자 방출 성능이 관측되면, 예 3의 소자는 예 1 및 예 2의 소자와 같이 우수하게 동작한다.
[예 4, 비교예 3]
이들 예 각각에서, 기판 상에 배열되며 매트릭스 배선 배열을 구비한 다수의 표면 도전성 전자 방출 소자를 포함하는 전자원이 제조된다.
제14도는 이 예에서 제조된 전자원의 부분 평면도이다. 제15도는 라인 15-15를 따라 취해진 단면도이다. 제14도, 제15도 및 제16a도 내지 제16h도에서 서로 동일하거나 유사한 소자는 동일 참조 부호로 나타난다는 것을 주의하라.
참조 번호(71)은 기판을 나타내며, 참조 번호(72 및 73)은 각각 X-방향 배선(하부 배선) 및 Y-방향 배선(상부 배선)를 나타낸다. 반면에, 전자 도전 박막(3), 소자 전극(4 및 5), 층간 절연층(131), 및 상기 소자 전극(4)와 하부 배선(72)를 전기적으로 접속하는 접촉홀(132)이 도시된다.
이제, 제16a도 내지 제16h도를 참조하여, 전자 방출 소자에서 화상 형성 장치를 제조하는데 사용되는 방법이 설명될 것이다. 제16a도 내지 제16h도에 각각 대응하는 다음 제조 단계, 또는 단계-A 내지 단계-H를 유의하라.
단계-A :
소다 석회 글래스판을 완전히 세정한 후, 스퍼터링에 의해 0.5㎛ 두께의 실리콘 산화막이 그 위에 형성되어, Cr 및 Au가 각각 5nm 600nm 두께로 순차적으로 배치된 후 스피너에 의해 그 상부에 포토레지스터(AZ1370 : Hoechst사에서 상용화)가 생성되어 배이크된 기판(72)를 생성한다. 그 후, 포트마스크 화상은 노광되어 광화학적으로 전개되어 하부 배선(72)용 레지스터 패턴을 생성한 후, 증착된 Au/Cr막은 습식 에칭되어 원하는 프로파일을 가진 하부 배선(72)를 실질적으로 생성한다.
단계-B :
실리콘 산화막은 RF 스퍼터링에 의해 층간 절연층(131)로서 1.0㎛ 두께로 형성된다.
단계-C :
포토레지스트 패턴은 단계-B에서 증착된 실리콘 산화막 내에 접촉홀(132)를 생성하기 위해 제조되며, 상기 접촉홀(132)는 마스크용 포토레지스트 패턴을 사용하여 층간 절연막(131)을 에칭함으로써 실질적으로 형성된다. CF4및 H2가스를 사용하는 RIE(Reactive Ion Etching) 기술이 에칭 동작에 이용된다.
단계-D :
그 후, 한 쌍의 소자 전극(4 및 5) 및 전극들을 분리하는 갭 L에 대해 포토레지스트 패턴이 형성된 후, 진공 증착에 의해 각각 5nm 및 50nm 두께로 Ti 및 Ni가 순차적으로 증착된다. 포토레지스트 패턴은 유기 용매로 용해되며, 리프트-오프 기술을 이용하여 Ni/Ti 증착막이 처리되어 W1=300㎛의 폭을 가지며 L=10㎛의 거리만큼 서로 분리된 한 쌍의 소자 전극(4 및 5)을 생성한다.
단계-E :
소자 전극(4 및 5) 상에 상부 배선(73)용으로 포토레지스트 패턴이 제조되며, 진공 증착에 의해 각각 5nm 및 500nm 두께로 Ti 및 Au가 순차적으로 증착된다. 포토레지스트의 불필요한 부분이 제거되어 리프트-오프 기술을 이용하여 원하는 프로파일을 가진 상부 배선(73)을 생성한다.
단계-F :
그 후, 진공 증착에 의해 100nm 두께로 Cr막(133)이 형성된 후 패터닝되어 소자 전극 및 그 근방에서 갭 L만큼 분리된 개구를 가진 마스크를 사용하여 원하는 프로파일을 생성한다. Pd 아민 화합물(ccp4230 : 오쿠노 제약 회사에서 상용화) 용액은 스피너를 사용하여 Cr막 상에 적용되어 300℃에서 12분간 배이크되어 PdO 미세 입자들로 이루어진 70nm 두께의 전자 도전 박막(134)을 생성한다.
단계-G :
Cr막(133)은 습식 에칭에 의해 PdO 미세 입자의 전자 도전막(134)의 불필요한 부분을 따라 산성 에천트를 사용하여 제거되어, 원하는 프로파일을 가진 전자 도전 박막(3)을 생성한다. 전자 도전 박막(3)은 7nm의 두께 및 Rs =2.1 × 104Ω/□의 전기 저항을 나타낸다.
단계-H :
레지스트가 전 표면에 인가되어 마스크를 사용하여 노광된다. 그 후, 레지스트는 광화학적으로 전개되어 접촉홀(132)에 대한 영역에서만 제거된다. 그 후, 진공 증착에 의해 Ti 및 Au가 각각 5nm 및 500nm 두께로 순차적으로 증착되며, 접촉홀(132)는 리프트-오프 기술을 이용하여 불필요한 영역을 제거함으로써 매립된다.
상기 단계의 결과, 전체적으로 다수의 전자 도전 박막(3)은 하부 배선(73) 및 상부 배선(72)에 의해 접속되어 에너지화 형성 공정을 받는 전자원의 기판 상에 매트릭스 배선 패턴을 형성하도록, 하부 배선(72), 층간 절연층(131), 상부 배선(73), 한 쌍의 소자 전극(4 및 5) 및 전자 도전 박막(3)이 각각의 소자용 기판(71)상에 형성된다.
그 후, 에너지화 형성 공정을 받지 않은 제조된 전자원 기판은 후술될 다음 단계에 의해 화상 형성 장치를 제조하는데 사용된다. 제8도, 제9a도 및 제9b를 참조하여 이것이 후술될 것이다.
배면판(81) 상에 전자원 기판(71)을 확보한 후, 전면판[86;글래스 기판(83)의 내부 표면 상에 형광막(84) 및 메탈 백(85)를 배치함]은 그 사이에 배치된 지지 프레임(82)가 있는 기판(71) 상에 5mm 배열된 후, 전면판(86), 지지 프레임(82) 및 배면판(81)의 접촉 영역에 프리트 글래스가 적용되어 콘테이너를 밀폐하기 위해 400℃의 분위기에서 10분간 배이크된다. 기판(71)은 또한 프리트 글래스에 의해 배면판(81)에 확보된다.
형광막(84)는 장치가 블랙 및 화이트용이면 형광체만으로 구성되지만, 이 예(제9a도 참조)의 형광막(84)는 제1장소에서 블랙 스트라이프(91)을 형성하여 주요 컬러의 스트라이프형 형광 부재들로 갭을 채움으로써 제조된다. 블랙 스트라이프(91)은 주요 성분으로서 그래파이트를 함유한 상용 물질로 구성된다. 슬러리(slurry) 기술은 글래스 기판(71) 상에 형광 물질을 적용하는데 사용된다.
메탈 백(85)는 형광막(84)의 내부 표면 상에 배열된다. 형광막을 제조한 후, 평탄화 동작을 수행한 후 그 상부에 진공 증착에 의해 알루미늄층을 형성함으로써 형광막(84)의 내부 표면 상에 메탈 백(85)가 제조된다.
상기 접착 동작을 위해, 컬러 형광 부재들과 전자 방출 소자 사이에 정확한 위치 대응을 보장하도록 소자들은 주의하여 배열된다.
그 후, 화상 형성 장치가 진공 처리 시스템 내에 배치되며, 진공 챔버는 내압이 1.3 × 10-3Pa로 감소되도록 배기된다. 그 후, 내압이 5 × 10-2Pa로 증가할 때 까지 각각 98% 및 2%를 함유한 N2및 H2의 혼합 가스가 진공 콘테이너 내로 도입된다.
제21도는 각각의 예에서 펄스 전압을 인가하는데 사용되는 배선 배열의 개략적 구성도를 도시한다. 제21도를 참조하면, Y-방향 배선(73)은 그들의 외부 단자 Doy1 내4지 Doyn를 공통 전극(1401)에 접속시킴으로써 공통 전극(1401) 및 펄스 발생기(1402)의 접지측 단자에 공통으로 접속된다. X-방향 배선(72)는 그들의 외부단자 Dox1 내지 Doxm를 이용하여 제어 스위칭 회로(1403)에 접속된다(제21도에서, m=20이며 n =60임). 제21도에 도시된 바와 같이, 스위칭 회로는 펄스 발생기(1402) 또는 접지의 각각의 단자에 설계되어 있다.
에너지화 형성 공정의 경우, X-방향을 따라 배열된 하나의 소자 행은 펄스 전압이 인가된 스위칭 회로(1403)에 의해 선택되며, 펄스 전압 인가 후 다른 소자 행이 펄스 전압 인가를 위해 선택된다. 이러한 방식으로, 모든 소자 행은 동시에 펄스 전압을 인가받는다. 인가된 펄스 전압은 예 1 또는 예 2에서 사용된 펄스전압과 유사하다.
혼합 가스가 도입되지 않고 장치가 에너지화 형성 공정을 받기 전 유사한 펄스 전압을 사용하여 1.3 × 10-3Pa로 진공 챔버가 배기된다는 점을 제외한 상술된 바와 같은 에너지화 형성 공정이 비교예 3의 장치에 행해진다.
그 후, 활성화 공정이 수행된다. 이 동작 단계에서, 진공 챔버는 2.7 × 10-3Pa의 압력을 나타낸다. 14V의 파고 및 30μses의 펄스 폭을 가진 삼각 펄스 전압이 에너지화 형성의 경우와 같이, 소자 행에 인가된다.
활성화 공정 후, 내압을 약 1.3 × 10-4Pa로 감소시키기 위해 진공 챔버를 가열하면서 엔벨로프가 재배기되며, 배기 파이프(도시되지 않음)는 엔벨로프를 밀폐하기 위해 가스 버너로 가열하여 녹는다. 마지막으로, 엔벨로프 내에 배열된 게터(도시되지 않음)는 고주파 가열에 의해 가열되어 게터 공정을 수행한다.
그 후, 상기 단계 후에 생성된 화상 형성 장치는 단순 매트릭스 배선을 사용하여 신호 발생기(도시되지 않음)로부터의 스캔 신호 및 변조 신호를 전자 방출 소자에 인가함으로써 동작하여, 전자 방출 소자가 순차적으로 전자를 방출하도록 구동된다. 그 후, 소자의 성능 편차를 판정하도록 각각의 소자에 대해 방출 전류 Ie가 측정된다. 변동은 예 4의 장치의 경우 5% 범위 내에서, 비교예 3의 경우 15% 범위 내에서 발견되어 전자가 후자보다 매우 우수하다는 것을 증명한다.
전자의 우수한 성능은 전자 도전 박막의 접착력을 향상시킨 물질을 함유한 분위기에서 행해진 에너지화 형성 공정의 결과이며, 에너지화 형성에는 저전류가 필요하므로 배선의 저항에 기인한 저전압 강하는 소자의 균일한 상태를 제공하는 에너지화 형성을 위해 소자에 인가된 전압 변동을 감소시킨다고 가정할 수도 있다.
[예 5-1 내지 5-6, 비교예 4]
각각의 예에서, 제1a도 및 제1b도에 개략적으로 도시된 바와 같은 구성을 가진 전자 방출 소자가 제조된다. 이 예들은 제3a도 내지 제3c도를 참조하여 기술될 것이다.
단계-a :
각각의 예에서, 세정제, 순수물 및 유기 용매를 이용하여 석영 글래스의 기판(1)을 완전히 세정한 후, 소자 전극용 Pt가 스퍼터링에 의해 기판 상에 50nm 두께로 증착된다. 3㎛의 거리 L만큼 분리된 소자 전극의 프로파일에 대응하는 개구를 가진 마스크로 기판을 덮음으로써 소자 전극(4 및 5)가 형성된다(제3a도 참조).
단계-b :
전자 도전 박막(3)을 생성하기 위해, 진공 증착에 의해 Cr막(도시되지 않음)의 마스크가 소자 상에 50nm 두께로 형성된 후, 포토리소그래피에 의해 전자 도전 박막의 패턴에 대응하는 개구가 형성된다. 개구는 100㎛의 폭을 갖는다.
단계-c :
그 후, 유기 Pd 용액(ccp4230 : 오쿠노 제약 회사에서 상용화)은 스피너(spinner)를 이용하여 Cr막에 사용되어, 310℃ 분위기에서 배이크되어 주요 성분으로서 팔라듐 산화물(PdO)의 미세 입자(평균 직경이 5nm임)를 포함하는 전자 도전 박막(3)을 생성한다. 막두께는 약 6nm이다. 그 후, Cr 마스크는 습식 에칭에 의해 제거되며 PdO 미세 특정막은 전자 도전 박막(3)을 위해 리프트 오프되어 원하는 프로파일을 가진 전자 도전 박막(3)을 얻는다. 전자 도전 박막(3)은 Rs =2.1 × 104Ω/□ 의 저항을 나타낸다.
단계-d :
상술된 소자는 제5도에 도시된 바와 같은 게이징 시스템 진공 챔버(55) 내에 배치되며, 소자 전압 Vf을 인가하기 위해 전원(51)로부터 소자 전극(4 및 5)들 사이에 펄스 전압이 인가되어 전기적 형성 공정을 수행하여 전자 도전 박막(3) 내에 전자 방출 영역(2)를 생성한다.
상기 예 5를 참조하여 제4a도에 도시된 바와 같이, 에너지화 형성에 사용된 펄스 전압은 사각 펄스 전압이다. 초기 단계에서, 펄스파 높이는 Vh에 도달될 때까지 시간에 따라 점진적으로 증가한다. 그 때, Vh 레벨은 기간 Th동안 유지된다. T1=1 msec의 펄스 폭 및 T2=100msec의 펄스 간격이 사용된다. 시간 Th의 주기는 10분이다. 파고 전압 Vh은 예 5-1의 경우 6V, 예 5-2의 경우 10V, 예 5-3의 경우 14V, 및 예 5-4의 경우 18V이다. 각각의 상태에 2개의 소자들이 사용된다. 펄스 파고는 Vh로 유지되면서, 소자의 저항은 점진적으로 증가되며 소자를 통해 흐르는 전류는 점진적으로 감소한다. 수개의 펄스를 인가한 후, 소자의 저항은 1㏁ 내로 증가하며, 이때 활성화 공정이 종료된다(제3c도 참조).
T1=1msec 및 T2=10msec 값을 선택한 제19도에 도시된 바와 같은 사각 펄스 전압이 비교예 4의 소자에 인가된다. 펄스 파고는 0V로부터 점진적으로 증가된다. 제20도는 소자를 통해 흐르는 전류와 인가된 펄스 전압의 파고간의 관계를 나타낸다. 소자는 전압이 저항이 약간 감소하기 시작하는 4.5V에 도달할 때까지 일정 저항을 나타낸 후, 전압이 6V의 최소 레벨로 감소될 때 급격히 증가한다. 에너지화 형성 공정은 저항이 1㏁ 이상이면 종료된다.
각각의 예 5-1 내지 5-4의 2개의 소자들 중 하나 및 비교예 4의 소자는 전자 현미경을 통해 전자 방출 영역의 경우에 대해 관측된다.
단계-e :
그 후, 진공 챔버(55) 내에 배치함으로써 각각의 예의 다른 2개의 소자에 대해 활성화 공정이 수행된다. 이 경우, 진공 챔버(55) 내에 아세톤이 도입되며, 15V의 파고, 1msec의 펄스 폭 및 10msec의 펄스 간격을 가진 사각 펄스 전압이 1.3 × 10-2Pa에서 15분간 소자 전극(4 및 5)들 사이에 인가된다.
단계-f :
그 후, 안정화 공정이 수행된다. 진공 챔버(55)는 내압이 약 10-6Pa에 도달할 때까지 6시간 동안 가열하면서 배기된다.
따라서, 전자 방출 소자들은 활성화 공정을 위해 25분의 시간이 선택되는 것을 제외한 예 5-1 및 예 5-3의 경우에서와 같이 예 5-5 및 예 5-6에서 제조된다.
제조된 소자들 각각은 내압을 변화시키지 않으면서 진공 챔버 내에서 동작하도록 구동되어 구동 전류 If 및 방출 전류 Ie를 관측한다.
애노드(54) 및 소자는 5mm의 거리 H만큼 분리되고, 1KV의 전압은 고전압원(53)으로부터 애노드(54)에 인가된다. 15V의 파고를 갖는 펄스 전압은 전자 방출소자에 인가된다. 소자 전극(4)는 애노드이고, 소자 전극(5)는 캐소드이다.
표 3은 관측 결과를 나타낸다.
[표 3]
전자 현미경을 통한 관측 결과로서, 예 5 그룹의 Vh =6V, 10V 및 314V의 소자들은 전자 방출 영역의 전체 길이에 걸쳐 50nm 이하의 폭을 갖는 균일하게 프로파일된 균열을 나타낸다. Vh =18V의 소자 경우에, 50nm을 초과하는 균열 폭은 거의 균일한 값을 나타낸다. 반대로, 비교예 4의 소자는 폭이 40nm과 100nm 사이에서 랜덤하게 변하기 때문에 중간값이 결정되지 않는 균열을 나타낸다.
상기 예 5의 그룹에서 활성화 공정 및 후속 공정에 의해 처리되는 모든 소자들에 있어서, 전자들이 전자 방출 영역(2)의 전체면으로부터 방출된 것이 드러나도록, 사실상 전자 방출 영역(2) 전체에 걸쳐 카본 막이 형성된다. 반면에, 비교예 4의 소자에 있어서, 어떠한 카본 막도 전자 방출 영역(2) 부분 상에 형성되지 않는다. 이는 방출 전류 Ie의 레벨과 관련될 수 있다.
예 5 그룹의 소자들 각각은 비교예 4의 소자의 전류보다 작은 소자 전류 If를 나타낸다. 이는 균일한 균열이 이전 소자의 전자 방출 영역 내에 형성되는데, 이로 인해 소정의 누설 전류의 발생을 억제하도록 후속 활성화 단계에서 균일하게 활성화될 수 있기 때문이다. 비교예 4의 소자의 전자 방출 영역의 균열은 균일하지 않기 때문에, 전자 방출 영역은 고르지 않게 활성화되어 상기 영역 일부에 누설 전류 경로를 생성한다.
예 5-1 및 5-3의 소자가 예 5-5 및 5-6의 소자와 비교될 때, 20nm의 균열 폭을 갖는 소자에서는 활성화 단계에 긴 시간이 걸리더라도 전류 Ie 및 If에서 어떠한 변화도 나타나지 않으며, 전압 인가 길이에서도 변화가 나타나지 않음을 알 수 있다. 그러나, 50nm의 균열 폭을 갖는 소자의 전류 Ie 및 If는 모두 상당히 증가하며 전압 인가 길이가 감소되었음을 입증한다. 이러한 관측으로부터 명백히 알 수 있는 것은 균일한 균열 폭이 달성되는 경우에 활성화 공정 기간을 연장시키므로써 전압 인가 길이는 감소될 수 있고 전류 Ie는 증가될 수 있다는 것이다. 그러나, 상기 활성화 조건하에서 전압 인가 길이의 한계값이 3.0nm이라는 것을 주지해야 한다. 즉, 소자의 전류 Ie 및 전압 인가 길이 둘다는 소자의 균열 폭이 비교적 큰 변화를 나타내는 경우라도, 장기간의 활성 시간을 사용하므로써 거의 일정한 레벨로 유지될 수 있다. 한계값을 얻기 위해 필요한 시간은 짧은 균열 폭을 사용하여 단축될 수 있다.
[예 6-1 내지 6-4, 비교예 5]
예 6-1 내지 6-4의 소자는 예 5-1 내지 5-4의 단계들을 따르므로써 준비된다. 성능을 측정하고 소자들을 관측하는데 사용된 절차는 선행 예들에서 사용된 것들과 동일하다.
예 6 그룹의 소자의 에너지화 형성 공정은 1.3Pa 압력 레벨의 H2함유 분위기 내에서 수행된다. 각각의 소자에 있어서, 에너지화 형성 공정은 Vh의 펄스 전압을 가하면서 소자의 저항이 1㏁을 초과할 때 종료된다.
비교예 5의 소자에 있어서, 에너지화 형성 공정은 T1=1msec, T2=10msec 및 Vh=6V 하에서 1.3 × 10-5의 압력의 진공에서 30분 동안 수행된다. 소자의 저항은 점진적으로 증가하나 절대적으로 1㏁을 초과하지는 않는다.
표 4는 관측 결과를 도시한다.
[표 4]
전자 현미경을 통한 관측 결과로서, 예 6의 Vh=6V, 10V 및 14V의 소자에는 전자 방출 영역의 전체 길이에 걸쳐 50nm보다 크지 않은 폭을 갖는 균일하게 프로 파일된 균열이 나타난다. Vh=18V의 소자 경우에, 균열폭은 50nm을 초과하지만, 거의 균일한 값을 나타낸다. 반대로, 비교예 5의 소자는 폭이 35nm보다 작아 특정 위치에서 도전성 박막이 브리지될 정도로 불충분한 균열을 나타낸다.
상기 예 6의 그룹에서 활성화 공정 및 후속 공정에 의해 처리되는 모든 소자들에 있어서, 전자들이 전자 방출 영역(2)의 전체면으로부터 방출된 것이 드러나도록, 사실상 전자 방출 영역(2) 전체에 걸쳐 카본 막이 형성된다. 반면에, 비교예 5의 소자에 있어서는, 어떠한 카본 막도 전자 방출 영역(2) 부분 상에 형성되지 않는다. 이는 방출 전류 Ie의 레벨과 관련될 수 있다.
예 6 그룹의 소자들 각각은 비교예 5의 소자의 전류보다 작은 소자 전류 If를 나타낸다. 이는 균일한 균열이 이전 소자의 전자 방출 영역 내에 형성되는데, 이로 인해 소정의 누설 전류의 발생을 억제하도록 후속 활성화 단계에서 균일하게 활성화될 수 있기 때문이다. 비교예 5의 소자 내의 특정 위치에서 전자 방출 영역의 균열이 브리지되어, 상기 영역 내에 1개 이상의 누설 전류 경로를 생성한다.
표 3과 4를 비교하여 알 수 있는 바와 같이, 균열 폭과 전압 인가 길이에서의 감소, 및 방출 전류에서의 증가는 예 5 그룹의 소자들과 비교할 때 예 6의 소자에서 관측된다. 이는 에너지화 형성 공정이 H2함유 분위기 내에서 이전 소자를 위해 수행되어 도전성 박막의 화학적 환원 및 응집을 촉진하고, 반면에 후자의 소자에 대해서 상기 공정은 진공에서 수행되기 때문이다. 따라서, 분명히, 이전 소자에 대한 에너지화 형성 공정에서의 전력 소모는 감소되어 균열을 좁게 만든다.
비교예 5의 소자에 있어서, 인가 펄스 전압이 Vh에 도달되어 그 레벨에 유지된 후에는 T1이 더 이상 연장되지 않기 때문에, 누설 전류 경로가 형성되어야 한다.
[예 7-1 내지 7-4]
이들 예의 소자들은 예 5-1 내지 5-4의 다음 단계들에 의해 준비된다.
이들 각각의 예에서, 도전성 박막(3)은 Pt를 스퍼터링하여 형성된다. 도전성 박막(3)은 두께가 약 2.5nm이고, 전기 저항은 Rs = 3.5×104Ω/□이다.
예 7-1 내지 7-4의 에너지화 형성 공정에 대한 진공 챔버 내의 분위기들은 각각 (1) 진공 (약 1.3 × 10-4Pa), (2) H21.3Pa, (3) CO 130Pa, 및 (4) 아세톤 1.3 × 10-3Pa이다. 인가 펄스 전압은 T1=1msec, T2=100msec, Vh =10V 및 Th=10min을 포함한다. 저항이 점진적으로 상승하더라도, H2가 사용된 예를 제외하고 1㏁ 초과하지는 않는다. 펄스 파고가 12V로 상승되면, 저항은 몇몇 펄스 인가후에 1㏁을 초과하므로, 각 예에서 에너지화 형성 공정은 종료된다.
에너지화 형성 공정 후에, 전체 진공 챔버(55)는 180℃로 가열되고 6시간 동안 진공되어 내압을 활성화 공정 동안에 약 1.3 × 10-6Pa로 감소시킨다.
표 5는 관측 결과를 나타낸다.
[표 5]
전자 현미경을 통한 관측 결과, 모든 소자들에는 에너지화 형성 처리된 후 전체 전자 방출 영역에 걸쳐 20nm 이하의 균일한 폭을 갖는 균열이 나타난다. 이들 예 그룹의 소자들 각각의 균열 폭은 예 5 및 6 그룹들과 비교예 4 및 5의 어떤 소자들의 폭보다 작다. 이는 균열 폭이 도전성 박막의 물질에 따라 변하고, 이들 소자의 도전성 박막 물질이 이전 예들의 물질보다 용융점이 높다는 사실에 의해 설명될 수 있다.
활성화 공정 후, 이 예 그룹의 소자들 각각은 카본 막이 전체 전자 방출 영역 (2) 상에 균일하게 형성되어 있어, 전자들이 전자 방출 영역의 전체 표면으로부터 사실상 방출되었다는 것을 입증한다.
반면에, 이 예 그룹의 소자들 소자 전류가 비교예 4 및 5의 어떤 소자들의 전류보다 작음을 보여준다. 이는 균일한 균열이 그 곳에 형성되고 전자 방출 영역이 이 예 그룹의 소자들 각각에서 균일하게 활성화될 때 누설 전류의 경로가 형성되지 않을 수 있기 때문이다.
표 5에서 알 수 있는 바와 같이, 에너지화 형성 공정이 H2함유 분위기 내에서 수행되는 소자는 소정의 다른 소자보다 균열 폭이 작고 방출 전류가 큼을 보여준다. 이는 도전성 박막(Pt)의 응집이 H2의 존재에 의해 촉진되고, 에너지화 형성 공정이 감소된 전류 레벨로 수행되어 결과적으로 균열 폭을 감소시키기 때문일 수 있다. 반면에, CO 및 아세톤은 진공의 경우에서와 같이 Pt 입자의 응집을 촉진시키기 위한 어떤 효과도 보여주지 못한다.
[예 8-1 내지 8-2]
이들 예의 소자들은 다음을 제외한 예 5-1 내지 5-4의 경우에서와 같이 준비된다.
이들 예 각각에서, 도전성 박막(3)은 예 5 그룹에서와 같이 PdO 미세 입자로 만들어진다. 에너지화 형성에 사용된 펄스 전압은 T1=1msec, T2=100msec 및 Vh=6.0V의 장방형 펄스이다. Vh=6.0V가 유지되는 동안, 저항은 점진적으로 증가되고, 에너지화 형성 공정은 펄스 파고가 7.0V로 증가되고 저항이 1㏁이상일 때 종료된다.
예 8-1 및 8-2의 에너지화 형성 공정에 대한 진공 챔버 내의 분위기는 각각 (1) CO 13 Pa 및 (2) 아세톤 1.3 × 10-3Pa이다.
표 6은 관측 결과를 나타낸다.
[표 6]
상술한 바와 같이, CO 및 아세톤은 예 7 그룹에서 도전성 박막의 응집을 촉진시키기 위한 어떤 효과도 보여주지 못하며, 여기에서 도전성 박막은 Pt로 만들어진다. 이와 반대로, 도전성 박막의 화학적 환원 및 최종 응집은 이 예 그룹에서 촉진되어 에너지화 형성 공정에 대한 전력 소모 및 균열 폭도 감소시킨다. 도전성 박막에 다른 쉽게 감소가능한 산화 금속의 사용은 유사한 효과를 제공할 수 있다.
[예 9-1 내지 9-5]
이들 예의 소자들은 다음을 제외한 예 5-1 내지 5-4의 경우에서와 같이 준비된다.
이들 예에서, 에너지화 형성 공정은 1.3 × 10-4Pa의 진공에서 수행되고, 에너지화 형성에 사용된 펄스 전압은 각각의 예에 대해서 T1=1msec, 및 (1) 2msec, (2) 5msec, (3) 10msec, (4) 100msec 및 (5) 1sec의 변수 T2를 갖는 장방형 펄스이다. Vh =6.0V의 정전압이 선택된다. Vh=6.0V가 유지되는 동안에 저항은 점진적으로 증가되고, 그 후 Vh는 7.0V로 증가되어, 에너지화 형성 공정이 종료된 때에 소자의 저항이 1㏁ 이상임을 알 수 있다.
표 7은 관측 결과를 도시한다.
[표 7]
상기 표 7로부터 알 수 있듯이, 균열 폭, 전압 인가 길이 및 전자 방출 성능은 에너지화 형성에 사용된 펄스 간격 T2에 좌우된다. 이는 펄스 간격 T2가 펄스폭 T1에 크게 비례하지 않는 경우, 펄스 전압의 인가에 의해 발생된 열은 소자 내에 누적되어 전자 방출 영역의 온도를 상승시키고 균열 폭을 크게 만든다는 사실에 기인할 수 있다. 따라서, T2는 T1보다 양호하게는 5배이고, 더 양호하게는 10배이며, 가장 양호하게는 100배이다.
[예 10, 비교예 6]
이들 각각의 예에서, 다수의 소자들은 제13도에 도시된 바와 같이 단일 기판상에 준비되며, 소자들 각각은 제1a도 및 제1b도에 도시된 바와 같은 구성을 갖는다. 이 예들의 소자들은 예 5-1 내지 5-4의 단계들에 의해 준비되고 측정되며 관측된다.
이들 각각의 예에서, 각 소자의 도전성 박막(3)은 Pt를 스퍼터링하여 형성된다. 도전성 박막(3)은 그 두께가 1.5nm이고, 전기 저항은 Rs=5×104Ω/□이다.
각 예의 에너지화 형성 공정은 약 1.3 × 10-4Pa의 진공에서 수행된다. 인가 펄스 전압은 T1=1msec, T2=100msec, Vh=5.5V 및 Th=10min을 포함한다. 전압을 선정된 기간으로 유지시킨 후에, 에너지화 형성 공정이 종료된 때에 T1은 5msec로 변하고 소자의 저항은 1㏁ 이상이 된다.
전압은 예들 둘다에 대해서 비교예 1에서와 같이 파고가 점진적으로 증가하는 장방형 펄스 전압이다.
22V의 소자 전압이 예 10에서 사용되는 반면에, 비교예 6의 소자 전압으로는 18V가 선택된다. If 및 Ie는 특히 변동 측면에서 관측된다.
표 8은 관측 결과를 나타낸다.
[표 8]
전자 현미경을 통한 관측 결과, 비교예 10의 소자에는 에너지화 형성 처리된 후, 전체 전자 방출 영역에 걸쳐 50nm 이하의 균일한 폭을 갖는 균열이 나타나는 반면, 에너지화 형성 공정까지 처리된 비교예 6의 소자에는 폭이 40nm에서 100nm까지 변하는 고르지 않은 균열이 나타난다.
활성화 공정 후의 단계들을 거친 소자들 각각에서, 카본 막이 전체 전자 방출 영역 상에 형성되어 있어, 전자들이 전자 방출 영역의 전체 표면으로부터 방출되었다는 것을 입증한다. 이와 반대로, 비교예 6의 소자의 전자 방출 영역(2) 일부에는 카본 막이 결여되어 있다.
따라서, 본 발명에 따라 준비된 소자는 균일한 전자 방출 성능을 실현한다.
[예 11]
이들 예의 소자들은 다음을 제외하고는 예 5-1 내지 5-4의 경우에서와 같이 준비된다.
이 예에서, 소자 전극들은 2㎛의 거리 L만큼 분리되어 있다. 도전성 박막은 예 5 그룹의 경우에서와 같이 PdO의 미세 입자로 만들어지며, 그 두께는 약 6nm이고 저항은 Rs=4.2 × 104Ω/□이다. 에너지화 형성 공정은 10-6Pa의 진공에서 수행되고, 에너지화 형성에 사용된 펄스 전압은 T1=1msec, T2=100msec, Vh=5.5V 및 Th=10 min의 장방형 펄스이다. 선정된 시간 후, T1은 5msec로 변경되어, 에너지화 형성 공정이 종료된 때 소자 저항이 1㏁을 초과함을 알 수 있다.
활성화 공정은 진공 챔버(55) 내에서 수행되어, 1.3 × 10-1Pa의 내압을 실현하기 위해 WF5를 유입한다. 이 때, T1=2msec, T2=10msec 및 파고 20V의 장방형 펄스 전압이 인가된다. 기판은 150℃로 가열된다.
안정화 공정에 있어서, 진공 챔버는 200℃로 가열되고, 압력이 약 10-6Pa로 떨어질 때까지 2시간 동안 진공된다.
성능을 관측하기 위해서는, 파고 20V의 펄스 전압이 소자에 인가된다.
표 9은 관측 결과를 도시한다.
[표 9]
전자 현미경을 통한 관측 결과, 이 예의 소자는 에너지화 형성 공정이 완료된 때에 전자 방출 영역(2)의 전체 길이에 걸쳐 30nm의 폭을 갖는 균일한 균열을 보여준다. 활성화 공정 후의 단계들이 끝나면, W 피착막이 전체 전자 방출 영역(2) 상에서 관측되어, 전자들이 전자 방출 영역의 전체 표면으로부터 방출되었음을 입증한다.
따라서, 본 발명에 따라 준비된 소자는 균일하고 우수한 전자 방출 성능을 실현한다.
[예 12, 비교예 7]
이들 예의 소자들은 예 5-1 내지 5-4의 다음 단계들에 의해 준비된다.
이들 각각의 예에서, 소자 전극은 스퍼터링에 의해 Ni를 피착하므로써 형성된다. 소자 전극은 50㎛의 길이 L만큼 분리된다. 도전성 박막은 PdO 미세 입자로 만들어지고, 그 두께는 10nm이다. 막은 저항이 Rs=8 × 104Ω/□이다.
예 12에서, 제23a도에 도시된 바와 같은 T1=100μsec 및 T2=10msec의 장방형 펄스 전압은 에너지화 형성 공정에 사용된다. 펄스 파고는 10V의 일정 레벨로 유지된다. 소자를 통해 흐르는 전류는 피크 값이 2.5mA이다. 진공 챔버 내에서의 분위기는 초기에는 1.3 × 10-4Pa와 같으며, 그 다음에는 H22%-N298%의 혼합 가스를 유입하므로써 1.3 × 103Pa로 상승된다.
소자를 통해 흐르는 전류는 혼합 가스의 유입 후에 점진적으로 강하되고, 그 다음 가스 유입 개시 후 3분 시점부터 8.5mA로 상승된 다음 갑자기 10nA로 강하된다. 이 기간 동안의 최대 전력 소모율은 85mW이다.
비교예 7의 소자는 제23b도에 도시된 바와 같이 파고가 증가되는 장방형 펄스 전압을 인가하므로써 에너지화 형성 처리된다. 에너지화 형성 공정이 종료되면, 초기 파고는 5V인데, 이는 점진적으로 14V까지 증가된다. 이 기간 중에 최대 전류는 10.5 mA이고, 최대 전력 소모율은 147mW이다. 진공 챔버는 1.3 × 10-4Pa로 유지된다. 각 소자의 If 및 Ie는 20V의 장방형 펄스 전압을 소자에 인가하므로써 관측된다.
표 10은 관측 결과를 도시한다.
[표 10]
[예 13]
이 예의 소자는 예 8-1 내지 8-2의 다음 단계들에 의해 준비된다.
예 13에서, T1=100μsec 및 T2=16.7msec의 장방형 펄스 전압은 에너지화 형성 공정에 사용된다. 펄스 파고는 10V의 일정 레벨로 유지된다. 소자를 통해 흐르는 전류는 피크 값이 1.7mA이다. 이러한 조건하에서, 압력이 1.3 × 103Pa까지 상승할 때까지 H21% - Ar99%의 혼합 가스는 진공 챔버 내에 유입된다. 에너지화 형성 공정은 혼합 가스의 유입 개시 후 약 5분에 종료된다. 소자의 If 및 Ie는 18V의 펄스 전압을 소자에 인가하므로써 관측된다.
표 11은 관측 결과를 도시한다.
[표 11]
[예 14-1 내지 14-3, 비교예 8]
이들 각각의 예에서, 기판 상에 배열되어 매트릭스 배선 배치를 갖는 다수의 표면 전도형 전자 방출 소자들이 준비되어, 예 4의 경우에서와 같이 각각의 화상 형성 장치 내에 제공된다. 전자 방출 소자들은 원색마다 복수개를 포함하는 20행과 60열의 매트릭스로 배열된다.
예 4의 단계 A 내지 H, 및 밀봉 절차는 이들 예에 대해서 수행된다. 그러나, 각 소자에 대해서, 소자 전극은 L=3㎛의 거리만큼 분리되고, W1=200㎛의 길이를 갖는다. Pt 도전성 박막은 두께 1.5nm으로 스퍼터링하므로써 생성된다. 패터닝에 사용된 Cr 마스크는 두께 50nm을 갖는다. 도전성 박막의 전기 저항은 Rs=5×104Ω/?이다.
밀봉 동작의 완료 후, 3쌍의 화상 형성 장치는 후술될 각각의 방법 A 내지 C를 사용하여 에너지화 형성 처리된다. 비교예 8에 있어서, 다른 쌍의 화상 형성 장치도 역시 후술될 제4 방법 또는 방법 D를 사용하여 에너지화 형성 처리된다. 각 쌍의 장치들 중 하나는 에너지화 형성 공정 후에 전자 현미경을 통해 관측된다.
제21도에 도시된 바와 같이, Y-방향 배선(73)은 공통 전극(1401)에 공통으로 접속되고 또한, 외부 단자 Doy1 내지 Doy60을 공통 전극(1401)에 접속시키므로써 펄스 발생기(1402)의 접지측 단자에 접속된다. X-방향 배선(72)는 외부 단자 Dox1 내지 Dox20에 의해 제어 스위칭 회로(1403)에 접속된다. 스위칭 회로는 제21도에 개략적으로 도시된 바와 같이, 단자들 각각에 지정되어 펄스 발생기(1402) 또는 접지에 접속된다.
방법 A :
엔벨로프(88)은 1.3 × 10-4Pa 이하로 내압이 떨어질 때까지 진공 시스템에 의해 배출 파이프를 통해 진공된 다음, 펄스 전압이 소자에 인가된다. 파고가 그 레벨로 유지되면, 펄스 전압의 파고는 0V로부터 점진적으로 증가되어 6V에 이른다. 펄스 폭은 T1=100μsec이고, 펄스 간격은 T2=833μsec인데, 이는 주파수 f=1,200Hz와 동등하다. 이 시점에서, 스위칭 제어 회로(1403)은 외부 단자 Dox1 내지 Dox20 중 하나에 의해 펄스 발생기(1402)에 접속되고 또한 접지에 접속되어, T2와 주기적으로 동기하여 소자 행들 중 하나를 선택한다. 따라서, 펄스 폭이 T1=100㎛이고 펄스 간격이 T2=16.7msec인 펄스 전압은 f=60Hz의 전자 방출 소자들 각각에 인가된다.
펄스 파고는 소자 전류가 점진적으로 강하되는 동안에 10분 동안 6V로 유지된다. 그 후, 펄스 폭은 T=500μsec로 변경된다. 펄스 파고 및 소자 전류로부터 결정된 각 X-방향 배선의 저항이 16.7kΩ(각 소자에 대해서는 1㏁의 저항)을 초과하면, 펄스 전압 인가는 종료된다.
방법 B :
상기 방법 A에서와 같이 엔벨로프(88)의 진공 후, H2가스는 압력 1.3Pa에 달할 때까지 유입된다.
그 후, 방법 A에서와 동일한 펄스 전압이 인가되고, 파고는 10분 동안 6V로 유지되어, 펄스 파고 및 소자 전류로부터 결정된 각 X-방향 배선의 저항이 16.7kΩ을 초과하고, 그 때 펄스 전압 인가는 종료됨을 알 수 있다. 그 후, 엔벨로프가 다시 진공된다.
방법 C :
상기 방법 A에서와 같이 엔벨로프(88)의 진공 후, 펄스 폭이 T1=100㎛이고 펄스 간격이 T2=16.7msec인 펄스 전압을 주파수가 f =60Hz인 전자 방출 소자들 각각에 인가하기 위해, X-방향 배선들 중 Dox1만이 펄스 발생기(1402)에 접속된다. 방법 A에서와 같이, 펄스 파고는 10분 동안 6V로 유지되고, 그 후 펄스 폭은 T1=500μsec로 변경된다. X-방향 배선의 저항이 16.7kΩ을 초과하면, 펄스전압 인가는 종료된다. 그 다음, 스위칭 회로는 다른 에너지화 형성 동작을 위한 다음 소자 행을 선택하도록 동작된다. 이 절차는 20개의 소자 행들 모두가 에너지화 형성을 위해 처리될 때까지 반복된다.
방법 D :
상기 방법 A에서와 같이 엔벨로프(88)의 진공 후, 펄스 폭이 T1=100μsec이고 펄스 간격이 T2=833μsec인 펄스 전압이 전자 방출 소자들 각각에 인가된다.
스위칭 회로는 방법 A에서와 같이 동작된다. 따라서, 방범 A와 마찬가지로, 펄스 폭이 T1=100μsec이고 펄스 간격이 T2=16.7msec인 펄스 전압이 주파수가 f =60Hz인 전자 방출 소자들 각각에 인가된다. 펄스 파고는 0.1V의 단계로 한 단계씩 상승된다. 파고가 12V에 이르면, 각 소자의 저항이 16.7kΩ을 초과하여 펄스 전압 인가는 중지된다.
처리된 소자들 각각의 전자 방출 영역(2)에서, 10nm(방법 B) 또는 15nm(방법 A 또는 C)의 균일한 균열이 관측된다. 비교예 8에서, 균열 폭은 고르지 않고, 100nm과 200nm 사이에서 변동된다.
그 후, 소자들은 펄스 전압을 인가하므로써 활성화 공정에 의해 처리된다. 예 14 그룹에서, 방법 A를 참조하여 기술된 펄스 폭 및 펄스 간격을 갖는 장방형 펄스 전압이 사용되지만, 15V의 파고가 선택된다. 소자 전류 If를 관측하면서, 아세톤은 내압이 1.3 × 10-2Pa에 이를 때까지 엔벨로프(88) 내에 유입된다.
결국, 안정화 공정이 실행된다. 이 공정에서, 엔벨로프(88)은 160℃로 가열되고, 내압이 1.3 × 10-5Pa로 떨어질 때까지 진공된다. 그 다음, 배출 파이프(도시안됨)는 가스 버너로 녹임으로써 폐쇄되어 엔벨로프(88)을 밀봉시킨다. 게터 처리는 엔벨로프 내부를 그 진공도로 유지시키기 위해서 고주파 가열 기술에 의해 수행된다.
그 다음, 준비된 화상 형성 장치들 각각은 외부 단자 Dox1 내지 Dox20, 및 Doy1 내지 Doy60에 의해 신호 발생기(도시되지 않음)로부터 스캔 신호 및 변조 신호를 제공하므로써 동작하도록 구동되기 때문에, 전압은 전자 방출 소자(74)들 각각에 인가되어 전자를 방출한다. 이 시점에서, 안정한 상태로 정밀하고 우수한 화상을 생성하도록 번갈아 형광되는 형광막(84)와 함께 충돌되어 여기될 때까지 전자 빔을 가속시키기 위해서, 7kV의 고전압은 고전압 단자 Hv에 의해 메탈 백(85)에 인가된다.
이 시점에서, 고전압 단자 Hv 내로 흐르는 전류, 및 방출 전류 Ie는 측정된다. 각 장치에 있어서, 각 소자 행(60 소자)의 편차 △Ie 및 평균 Ie는 다음 표12에서 도시된다.
[표 12]
각 예 14-1 내지 14-3의 전자원의 △Ie는 비교예 8의 전자원의 대응부와 비교할 때 매우 작아, 전자 방출 소자의 균일성을 입증한다. 각 예 14-1 내지 14-3의 전자원의 전자 방출 소자들은 에너지화 형성 공정 중에 소정의 펄스 파고 Vh(6V)를 유지하는 반면, 비교예 8의 전자원의 전자 방출 소자들은 0과 12V 사이에서 현저한 편차를 보여준다. (에너지화 형성 이전의) 소자의 저항에서의 편차는 전자방출 소자에 인가된 전압에서의 편차에 반영된다. 추가적으로, 예 8에 사용된 펄스 전압은 예 14 그룹의 대응부보다 더 높다.
[예 15]
제17도는 본 발명에 따른 방법을 사용하여 실현된 디스플레이 장치, 및 예 14에서 준비되어, 텔레비전 전송을 포함하는 정보의 다양한 소스 및 다른 화상 소스로부터의 가시 정보를 제공하도록 배열된 디스플레이 패널의 블록도이다.
제17도에는, 디스플레이 패널(1001), 디스플레이 패널 구동기(1002), 디스플레이 패널 제어기(1003), 멀티플렉서(1004), 디코더(1005), 입/출력 인터페이스 회로(1006), CPU(1007), 화상 발생기(1008), 화상 입력 메모리 인터페이스 회로(1009, 1010 및 1011), 화상 입력 인터페이스 회로(1012), TV 신호 수신기(1013 및 1014), 및 입력 유닛(1015)가 도시되어 있다.(디스플레이 장치가 비디오 및 오디오 신호로 구성된 텔레비전 신호를 수신하기 위해 사용되면, 회로, 스피커 및 다른 소자들은 도면에 도시된 회로와 함께 오디오 신호의 수신, 분리, 재생, 처리 및 저장을 위해 필요하다. 그러나, 그러한 회로 및 소자는 본 발명의 범위 측면에서 생략된다).
이제, 장치의 부품이 화상 신호의 흐름에 따라 설명된다.
먼저, TV 신호 수신기(1014)는 전자파를 사용하는 무선 전송 시스템 및/또는 공간 광 전기통신 네트워크를 통해 전송된 TV 화상 신호를 수신하는 회로이다. 사용될 TV 신호 시스템은 특정한 것에 국한되지 않으며, NTSC, PAL 또는 SECAM과 같은 소정 시스템이 함께 사용될 수 있다. 이는 특히 다수의 스캐닝 라인들을 포함하는 TV 신호에 적합한데(MUSE 시스템과 같은 전형적인 고품질 TV 시스템의), 그 이유는 다수의 픽셀들을 포함하는 대형 디스플레이 패널(1001)에 사용될 수 있기 때문이다. TV 신호 수신기(1014)에 의해 수신된 TV 신호는 디코더(1005)으로 전송된다.
TV 신호 수신기(1013)은 동축 케이블 및/또는 공섬유를 사용하는 유선 전송 시스템을 통해 전송된 TV 화상 신호를 수신하는 회로이다. TV 신호 수신기(1014)와 마찬가지로, 사용될 TV 신호 시스템은 특정한 것에 국한되지 않으며, 회로에 의해 수신된 TV 신호는 디코더(1005)에 보내진다.
화상 입력 인터페이스 회로(1012)는 TV 카메라 또는 화상 픽업 스캐너와 같은 화상 입력 소자로부터 전송된 화상 신호를 수신하는 회로이다. 이는 또한, 수신된 화상 신호를 디코더(1005)에 전송한다.
화상 입력 메모리 인터페이스 회로(1011)는 비디오 테이프 레코더(이하, VTR)에 저장된 화상 신호를 검색하는 회로이고, 검색된 화상 신호는 또한 디코더(1005)에 전송된다.
화상 입력 메모리 인터페이스 회로(1010)는 비디오 디스크에 저장된 화상 신호를 검색하는 회로이고, 검색된 화상 신호는 또한 디코더(1005)에 전송된다.
화상 입력 메모리 인터페이스 회로(1009)는 소위, 정지 디스크와 같은 정지 화상 데이타를 저장하는 소자 내에 저장된 화상 신호를 검색하는 회로이고, 검색된 화상 신호는 또한 디코더(1005)에 전송된다.
입/출력 인터페이스 회로(1006)은 컴퓨터, 컴퓨터 네트워크 또는 프린터와 같은 외부 출력 신호원과 디스플레이 장치를 접속시키는 회로이다. 이는 화상 데이타와 문자 및 그래픽 상의 데이타, 및 적절하다면, 디스플레이 장치의 CPU(1007)와 외부 출력 신호원 사이의 제어 신호 및 수자 데이타에 대한 입/출력 동작을 실행한다.
화상 발생 회로(1008)은 입/출력 인터페이스 회로(1006)을 통해 외부 출력 신호원으로부터 입력된 화상 데이타와 문자 및 그래픽 상의 데이타, 또는 CPU(1007)로부터의 데이타에 기초하여, 디스플레이 스크린 상에 디스플레이될 화상 데이타를 발생하는 회로이다. 회로는 화상 데이타와 문자 및 그래픽 상의 데이타를 저장하는 재로드가능 메모리, 소정의 문자 코드에 대응하는 화상 패턴을 저장하는 판독 전용 메모리, 화상 데이타를 처리하는 프로세서, 및 스크린 화상의 발생에 필요한 다른 회로 부품을 포함한다.
디스플레이용 화상 발생 회로(1008)에 의해 발생된 화상 데이타는 디코더(1005)에 전송되고, 적절한 경우, 이들은 또한 입/출력 인터페이스 회로(1006)를 통해 컴퓨터 네트워크와 같은 외부 회로에 전송될 수 있다.
CPU(1007)은 디스플레이 장치를 제어하고, 디스플레이 스크린 상에 디스플레이될 화상의 발생, 선택 및 편집 동작을 실행한다.
예를 들면, CPU(1007)은 제어 신호를 멀티플렉서(1004)에 보내어, 디스플레이 스크린 상에 디스플레이될 화상에 대한 신호를 적절히 선택 또는 결합한다. 동시에 CPU(1007)은 디스플레이 패널 제어기(1003)에 제어 신호를 발생하며, 화상 디스플레이 주파수, 스캐닝 방법(예를 들면, 인터레이스 스캐닝 또는 논-인터레이스 스캐닝), 프레임 당 스캐닝 라인 수 등등의 견지에서 디스플레이 장치의 동작을 제어한다.
CPU(1007)은 또한, 화상 데이타와 문자 및 그래픽 상의 데이타를 직접 화상 발생 회로(1008)에 전송하고 입/출력 인터페이스 회로(1006)을 통해 외부 컴퓨터 및 메모리를 액세스하여, 외부 화상 데이타와 문자 및 그래픽 상의 데이타를 얻는다. CPU(1007)은 추가적으로, 개인용 컴퓨터 또는 워드프로세서의 CPU와 같이, 데이타의 발생 및 처리 동작을 포함하는 디스플레이 장치의 다른 동작을 갖도록 설계될 수 있다. CPU(1007)은 또한, 입/출력 인터페이스 회로(1006)을 통해 외부 컴퓨터 네트워크에 접속될 수 있어, 계산 및 다른 동작들을 수행하여, 서로 함께 협동하도록 한다.
입력 유닛(1015)은 명령, 프로그램 및 조작자에 의해 주어진 데이타를 CPU(1007)에 전송하는데 사용된다. 그 결과, 키보드, 마우스, 조이스틱, 바코드 판독기 및 음성 인식 소자 뿐만 아니라, 이들의 소정의 조합과 같은 다양한 입력 소자들로부터 선택될 수 있다.
디코더(1005)은 상기 회로(1008 내지 1014)를 통해 입력된 다양한 화상 신호를 3원색에 대한 신호, 휘도 신호, 및 I 및 Q 신호로 역변환하기 위한 회로이다. 양호하게는, 디코더(1005)은 신호 변환을 위해 화상 메모리를 필요로 하는 MUSE 시스템의 것들과 같은 텔레비전 신호를 처리하기 위해, 제22a 내지 제22c도에서 점선으로 표시된 화상 메모리를 포함한다. 화상 메모리의 프로비전은 추가적으로, 화상 발생 회로(1008)와 CPU(1007)와 협동하여, 디코더(1005)에 의해 임의로 실행될 프레임의 희박화(thinning out), 보간, 확대, 축소, 합성 및 편집과 같은 동작들 뿐만 아니라, 정지 화상의 디스플레이를 용이하게 한다.
멀티플렉서(1004)는 CPU(1007)에 의해 주어진 제어 신호에 따라 디스플레이 스크린 상에 디스플레이될 화상을 적절히 선택하는데 사용된다. 즉, 멀티플렉서(1004)은 디코더(1005)로부터의 특정 변환된 화상 신호를 선택하여, 이들을 구동회로(1002)에 전송한다. 이는 또한, 단일 프레임을 디스플레이하는 기간 내에 한 세트의 화상 신호를 다른 세트의 화상 신호로 스위칭하므로써 서로 다른 화상을 동시에 디스플레이하기 위해 디스플레이 스크린을 다수의 프레임으로 분할할 수 있다.
디스플레이 패널 제어기(1003)은 CPU(1007)로부터 전송된 제어 신호에 따라 구동 회로(1002)의 동작을 제어하는 회로이다.
특히, 그 중에서도, 디스플레이 패널 제어기(1003)은 디스플레이 패널의 기본 동작을 한정하기 위해서, 디스플레이 패널을 구동하기 위한 전원(도시 안됨)의 동작 시퀀스를 제어하기 위한 구동 회로(1002)에 신호를 전송하도록 동작한다. 이는 또한, 디스플레이 패널의 구동 모드를 한정하기 위해서, 화상 디스플레이 주파수 및 스캐닝 방법(예를 들면, 인터레이스 스캐닝 또는 논-인터레이스 스캐닝)을 제어하기 위한 구동 회로(1001)에 신호를 전송한다. 적절한 경우, 이는 또한 휘도, 콘트라스트, 색조 및 선명도의 견지에서 디스플레이 스크린 상에 디스플레이될 화상의 질을 제어하기 위한 구동 회로(1002)에 신호를 전송한다.
적절한 경우, 디스플레이 패널 제어기(1003)은 화상의 밝기, 콘트라스트, 색조 및/또는 선명도의 견지에서 디스플레이되는 화상의 질을 제어하기 위한 제어 신호를 구동 회로(1002)에 전송한다.
구동 회로(1002)은 디스플레이 패널(1001)에 인가될 구동 신호를 발생하는 회로이다. 이는 상기 멀티플렉서(1004)로부터의 화상 신호, 및 디스플레이 패널 제어기(1003)로부터의 제어 신호에 따라 동작한다.
본 발명에 따르면, 상기와 같이 기술되고 제22a도 내지 제22c도에 도시된 구성을 갖는 디스플레이 장치는 다양한 화상 데이타 소스로부터 주어진 다양한 화상을 디스플레이 패널(1001) 상에 디스플레이할 수 있다. 특히, 텔레비전 화상 신호와 같은 화상 신호는 디코더(1005)에 의해 역변환된 다음, 구동 회로(1002)에 전송되기 전에 멀티플렉서(1004)에 의해 선택된다. 반면에, 디스플레이 패널 제어기(1003)은 디스플레이 패널(1001) 상에 디스플레이될 화상에 대한 화상 신호에 따라 구동 회로(1002)의 동작을 제어하기 위한 제어 신호를 발생한다. 그 다음, 구동 회로(1002)는 화상 신호 및 제어 신호에 따라 디스플레이 패널(1001)에 구동 신호를 제공한다. 따라서, 화상은 디스플레이 패널(1001) 상에 디스플레이된다. 상기 모든 동작은 조정된 방식으로 CPU(1007)에 의해 제어된다.
상세히 설명된 바와 같이, 본 발명은 대량의 전자 방출 소자들을 갖는 전자 방출 소자를 제공하며, 대량의 소자들로 이루어진 전자원, 및 우수한 질의 화상을 디스플레이할 수 있는 화상 형성 장치 뿐만 아니라 전자 방출을 위해 안정되게 동작한다.
Claims (36)
- 기판 상에 배열된 한 쌍의 전극, 및 이 전극들을 접속시키며 내부에 전자 방출 영역이 형성되어 있는 도전성 박막을 포함하는 전자 방출 소자에 있어서, 50nm이하의고른 폭을 갖는 균열(fissure)이 상기 전자 방출 영역 내에 형성되는 것을 특징으로 하는 전자 방출 소자.
- 제1항에 있어서, 상기 전자 방출 영역 내에서 전압 인가 길이는 5nm이하인 것을 특징으로 하는 전자 방출 소자.
- 제1항에 있어서, 상기 전자 방출 영역은 상기 도전성 박막의 물질과는 다른 물질로 만들어진 코팅막을 보유하는 것을 특징으로 하는 전자 방출 소자.
- 제3항에 있어서, 상기 전자 방출 영역의 상기 코팅막의 물질은 카본, 카본 화합물 또는 이의 혼합물인 것을 특징으로 하는 전자 방출 소자.
- 제3항에 있어서, 상기 전자 방출 영역의 상기 코팅막의 물질은 금속, 금속 화합물 또는 이의 혼합물인 것을 특징으로 하는 전자 방출 소자.
- 제1항 내지 제5항 중 어느 한 항에 따른 다수의 전자 방출 소자들을 포함하는 것을 특징으로 하는 전자원.
- (정정) 제6항에 있어서, 다수의 전자 방출 소자들, 및 이들 각각을 구동하기 위한 매트릭스 배선 배열을 갖는 1개 이상의 행들을 포함하는 것을 특징으로 하는 전자원.
- (정정) 제6항에 있어서, 다수의 전자 방출 소자들, 및 이들 각각을 구동하기 위한 사다리형 배선 배열을 갖는 1개 이상의 행들을 포함하는 것을 특징으로 하는 전자원.
- 제6항에 따른 전자원, 및 이 전자원으로부터 방출된 전자 빔으로 조사될 때 화상을 형성하는 화상 형성 부재를 포함하는 것을 특징으로 하는 화상 형성 장치.
- 제6항에 따른 전자원, 이 전자원으로부터 방출된 전자 빔의 ON/OFF 및 세기를 제어하는 제어 수단, 및 상기 전자원으로부터 방출된 전자 빔으로 조사될 때 화상을 형성하는 화상 형성 부재를 포함하는 것을 특징으로 하는 화상 형성 장치.
- 기판 상에 배열된 한 쌍의 전극, 및 이 전극들을 접속시키며 내부에 전자 방출 영역이 형성되어 있는 도전성 박막을 포함하는 전자 방출 소자의 제조 방법에 있어서, 상기 도전성 박막 내에 상기 전자 방출 영역을 형성하는 단계를 포함하며, 상기 단계는 상기 도전성 박막의 화학적 환원 및/또는 응집을 촉진시키기 위한 가스를 함유하는 분위기 내에서 수행되는 것을 특징으로 하는 전자 방출 소자 제조 방법.
- 제11항에 있어서, 상기 도전성 박막의 화학적 환원 및/또는 응집을 촉진시키기 위한 상기 가스는 H2인 것을 특징으로 하는 전자 방출 소자 제조 방법.
- 제11항에 있어서, 상기 도전성 박막의 화학적 환원 및/또는 응집을 촉진시키기 위한 상기 가스는 CO 또는 유기 물질인 것을 특징으로 하는 전자 방출 소자 제조 방법.
- 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 전자 방출 영역을 형성하는 상기 단계는 금속 산화물로 만들어진 상기 도전성 박막을 통해 전류를 흐르게 하는 단계를 포함하는 것을 특징으로 하는 전자 방출 소자 제조 방법.
- (정정) 제14항에 있어서, 상기 전류는 상기 도전성 박막에 펄스 전압을 인가하므로써 상기 도전성 박막을 통해 흐르게 되고, 상기 펄스 전압은 T2≥5×T1의 조건을 충족시키며, 여기에서 T1은 펄스 폭이고, T2는 펄스 간격이며, 상기 펄스 전압의 파고는 상기 도전성 박막의 물질을 점진적으로 응집시키거나 선정된 전압 레벨까지 점진적으로 상승된 후 그 레벨로 유지되도록 정해지는 것을 특징으로 하는 전자 방출 소자 제조 방법.
- 제15항에 있어서, 상기 펄스 전압의 파고는 선정된 전압 레벨로 유지되고, 그 후에 상기 펄스 폭이 증가되는 것을 특징으로 하는 전자 방출 소자 제조 방법.
- (정정) 제15항에 있어서, 상기 펄스 전압의 파고는 선정된 전압 레벨로 유지된 후, 증가되는 것을 특징으로 하는 전자 방출 소자 제조 방법.
- 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 전자 방출 영역은 상기 도전성 박막의 물질과는 다른 물질로 만들어진 코팅막을 보유하는 것을 특징으로 하는 전자 방출 소자 제조 방법.
- 제18항에 있어서, 상기 전자 방출 영역의 상기 코팅막의 물질은 카본, 카본 화합물 또는 이의 혼합물인 것을 특징으로 하는 전자 방출 소자 제조 방법.
- 제18항에 있어서, 상기 전자 방출 영역의 상기 코팅막의 물질은 금속, 금속 화합물 또는 이의 혼합물인 것을 특징으로 하는 전자 방출 소자 제조 방법.
- 다수의 전자 방출 소자들을 포함하는 전자원의 제조 방법에 있어서, 상기 전자 방출 소자는 제11항 내지 제13항 중 어느 한 항에 정의된 방법에 따라 제조되는 것을 특징으로 하는 전자원 제조 방법.
- 제21항에 있어서, 상기 전자 방출 영역을 형성하는 상기 단계는 금속 산화물로 만들어진 도전성 박막을 통해 전류를 흐르게 하는 단계를 포함하는 것을 특징으로 하는 전자원 제조 방법.
- (정정) 제22항에 있어서, 상기 전류는 상기 도전성 박막에 펄스 전압을 인가하므로써 상기 도전성 박막을 통해 흐르게 되고, 상기 펄스 전압은 T2≥5×T1의 조건을 충족시키며, 여기에서 T1은 펄스 폭이고, T2는 펄스 간격이며, 상기 펄스 전압의 파고는 상기 도전성 박막의 물질을 점진적으로 응집시키거나 선정된 전압 레벨까지 점진적으로 상승된 후 그 레벨로 유지되도록 정해지는 것을 특징으로 하는 전자원 제조 방법.
- (정정) 제23항에 있어서, 상기 펄스 전압의 파고는 선정된 전압 레벨로 유지된 후, 상기 펄스 폭이 증가되는 것을 특징으로 하는 전자원 제조 방법.
- (정정) 제23항에 있어서, 상기 펄스 전압의 파고는 선정된 전압 레벨로 유지된 후, 증가되는 것을 특징으로 하는 전자원 제조 방법.
- 제21항에 있어서, 상기 전자 방출 영역은 상기 도전성 박막의 물질과는 다른 물질로 만들어진 코팅막을 보유하는 것을 특징으로 하는 전자원 제조 방법.
- 제26항에 있어서, 상기 전자 방출 영역의 상기 코팅막의 물질은 카본, 카본 화합물 또는 이의 혼합물인 것을 특징으로 하는 전자원 제조 방법.
- 제26항에 있어서, 상기 전자 방출 영역의 상기 코팅막의 물질은 금속, 금속화합물 또는 이의 혼합물인 것을 특징으로 하는 전자원 제조 방법.
- 다수의 전자 방출 소자, 및 전자원으로부터 방출된 전자 빔으로 조사될 때 화상을 형성하는 화상 형성 부재를 포함하는 화상 형성 장치의 제조 방법에 있어서, 상기 전자 방출 소자는 제11항 내지 제13항 중 어느 한 항에 정의된 방법에 따라 제조되는 것을 특징으로 하는 화상 형성 장치 제조 방법.
- 제29항에 있어서, 상기 전자 방출 영역을 형성하는 상기 단계는 금속 산화물로 만들어진 도전성 박막을 통해 전류를 흐르게 하는 단계를 포함하는 것을 특징으로 하는 화상 형성 장치 제조 방법.
- (정정) 제30항에 있어서, 상기 전류는 상기 도전성 박막에 펄스 전압을 인가하므로써 상기 도전성 박막을 통해 흐르게 되고, 상기 펄스 전압은 T2≥5×T1의 조건을 충족시키며, 여기에서 T1은 펄스 폭이고, T2는 펄스 간격이며, 상기 펄스 전압의 파고는 상기 도전성 박막의 물질을 점진적으로 응집시키거나 선정된 전압 레벨까지 점진적으로 상승된 후 그 레벨로 유지되도록 정해지는 것을 특징으로 하는 화상 형성 장치 제조 방법.
- (정정) 제31항에 있어서, 상기 펄스 전압의 파고는 선정된 전압 레벨로 유지된 후, 상기 펄스 폭이 증가되는 것을 특징으로 하는 화상 형성 장치 제조 방법.
- (정정) 제31항에 있어서, 상기 펄스 전압의 파고는 선정된 전압 레벨로 유지된 후, 증가되는 것을 특징으로 하는 화상 형성 장치 제조 방법.
- 제29항에 있어서, 상기 전자 방출 영역은 상기 도전성 박막의 물질과는 다른 물질로 만들어진 코팅막을 보유하는 것을 특징으로 하는 화상 형성 장치 제조 방법.
- 제34항에 있어서, 상기 전자 방출 영역의 상기 코팅막의 물질은 카본, 카본 화합물 또는 이의 혼합물인 것을 특징으로 하는 화상 형성 장치 제조 방법.
- 제34항에 있어서, 상기 전자 방출 영역의 상기 코팅막의 물질은 금속, 금속 화합물 또는 이의 혼합물인 것을 특징으로 하는 화상 형성 장치 제조 방법.
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