JPH08167629A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH08167629A
JPH08167629A JP31064394A JP31064394A JPH08167629A JP H08167629 A JPH08167629 A JP H08167629A JP 31064394 A JP31064394 A JP 31064394A JP 31064394 A JP31064394 A JP 31064394A JP H08167629 A JPH08167629 A JP H08167629A
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
semiconductor
lead pattern
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP31064394A
Other languages
English (en)
Other versions
JP3400877B2 (ja
Inventor
Shinji Baba
伸治 馬場
Jun Shibata
潤 柴田
Tetsuya Ueda
哲也 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP31064394A priority Critical patent/JP3400877B2/ja
Priority to US08/571,604 priority patent/US5969426A/en
Publication of JPH08167629A publication Critical patent/JPH08167629A/ja
Priority to US09/360,484 priority patent/US6071755A/en
Application granted granted Critical
Publication of JP3400877B2 publication Critical patent/JP3400877B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the bump preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】パッケージの剛性を保ちながら、微細なリード
パターンが形成でき、コア基板を不要にして半導体装置
全体を薄型化することができ、さらにコア基板の貫通ス
ルーホールをなくすことによりリークの原因を除去して
信頼性を向上させることができる、半導体装置を提供す
ることを目的とする。 【構成】半導体基板を封止するための封止樹脂と、この
封止樹脂の下面に転写されたリードパターンと、このリ
ードパターンの下面に形成された複数の外部電極と、か
ら半導体装置を構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄型化が可能で且つ高
信頼性を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、電気機械の小型化・高機能化を実
現するため、半導体装置への小型化、多ピン化が進んで
いる。図２６の（ａ）は小型化を実現するために提案さ
れた半導体装置を示す斜視図、また同図（ｂ）はこの半
導体装置の外部接続用電極近傍の断面図である。図２６
において、電気回路（図示せず）を形成した半導体基板
１の表面には外部接続用のアルミニウム合金等からなる
ボンディングパッッド２と電気回路の保護用のＳｉＮ、
ＳｉＯ等からなる絶縁膜３が形成されている。また上記
の半導体基板１上のボンディングパッッド２上には密着
層と拡散防止層とを備えている。またこの半導体装置で
は、多層金属層からなる下地金属層４、外部接続のため
下地金属層４の領域のみ開口するポリイシド等からなる
保護膜５、外部電極との接続層６、基板（図示せず）上
に形成した電極を転写して形成した転写バンプ７、以上
の１〜７をすべて覆うように封止した樹脂８、外部接続
のための外部電極９を設けている。
【０００３】以上の半導体装置では、半導体基板１上に
外部電極９を形成するようにしているため、半導体基板
１に封止樹脂８の厚さのみ大きくなるだけの超小型半導
体装置が実現される。
【０００４】また図２７は、特開平１−１７９３３４号
公報に開示された半導体装置の製造方法を示す断面図で
ある。図２７に基づいてこの製造フローを説明する。ま
ず図２７（ａ）に示すように、銅、アルミニウム、ステ
ンレス等からなる厚さ０．１〜３ｍｍ程度の転写用基板
１０上に、レジスト１１でパターニングを行い、開口部
に電解メッキ等の方法で厚さ５〜５０μｍ程の銅、アル
ミニウム等のリードパターン１２を形成する。次に図２
７（ｂ）に示すように、半田、導電ペースト等の導電接
合材１３を用いて、半導体基板１をリードパターン１２
上に接合する。さらに、図２７（ｃ）に示すように、封
止樹脂８により全体を覆う。そして、転写用基板１０を
除去することにより、図２７（ｄ）に示すような半導体
装置が完成する。さらに、リードパターン１２を封止樹
脂８より外側に引き出し半導体装置を実装する回路基板
上のボンディング位置に合わせることも可能としている
（図２７（ｅ））。
【０００５】また図２８は、特開平５−２８３４６０号
公報に開示された半導体装置の断面図である。本半導体
装置では、絶縁性のベースフィルム１４上にリードパタ
ーン１２を設け、半導体基板１は封止樹脂８によりベー
スフィルム１４上に封止する。リードパターン１２はベ
ースフィルム１４の開口部において露出させ、この露出
部分には外部接続用電極１５を形成したものである。
【０００６】また、従来のＰＧＡ、ＢＧＡなどのパッケ
ージにおいて、高密度配線、高電気特性（低誘電率）を
必要とする場合、ポリイミドなどの低誘電率の有機材料
を用いた薄膜多層積層基板が用いられてきた。従来の有
機材料多層積層基板を用いた半導体装置の断面図を図２
９に示す。図において３１は半導体素子、３２は半導体
素子３１の突起電極、３３はコア基板、３４はコア基板
３３の両面に形成された積層配線層、３５は積層配線層
３４の表層にある内部電極パッドであり、突起電極３２
と接続されている。３６は積層配線層３４の内部の配
線、３７はポリイミドなどの絶縁層、３８はガラスエポ
キシなどのコア基板３３の表層と裏層を電気的につなぐ
スルーホール、３９は外部電極パッド、４０は外部電極
パッド３９に取り付けられた半田ボール、４１は半導体
素子３１を封止するモールド樹脂、４２は内部電極パッ
ド３５が露出するように表層の配線を覆うソルダーレジ
ストである。
【０００７】次にこの従来例の動作について説明する。
半導体素子３１と外部との信号入力及び電源の供給は、
半導体装置が実装された実装基板のランドから半田ボー
ル４０を介して外部電極パッド３９に伝わり、コア基板
３３の裏面の積層配線層３４の配線３６に伝わり、コア
基板３３の貫通スルーホール３８を通じてコア基板３３
の表面の積層配線層３４の配線３６に伝えられる。さら
に配線３６から内部電極パッド３５に伝わり突起電極３
２を通じて半導体素子３１に伝えられる。半導体素子３
１からの出力はこれとは逆の経路をたどり外部回路に伝
えられる。
【０００８】また図３０は、従来の半導体装置を示す断
面図で、６１は半導体基板、６２は配線、６３半導体基
板６１と配線６２を接続する金属細線、６４はコア基
板、６５はコア基板６４に形成された貫通スルーホー
ル、６６はコア基板６４の下面に外部電極ランド６７を
介して形成された半田ボール、６８はモールド樹脂であ
る。
【０００９】
【発明が解決しようとする課題】図２６に示す従来例
も、図２７と同じく、外部電極を形成する部分が半導体
基板１の下面しかできず電極を多数設けられないなどの
問題がある。
【００１０】また図２７に示す従来例では、転写用基板
１０の上にリードパターン１２を形成し、このリードパ
ターン１２と半導体基板１とを接合させ、リードパター
ン１２を半導体基板１に転写させ、半導体基板１を覆う
ように樹脂で封止しているが、この例では、外部電極を
形成する部分が半導体基板１の下面しかないので、外部
電極を多数設けることができないなどの問題がある。
【００１１】また図２８に示す従来例では、ベースフィ
ルム１４上にリードパターン１２を設けているので、ベ
ースフィルム１４の厚さなどのために半導体装置全体の
薄型化が妨げられるなどの問題がある。
【００１２】また図２９に示す従来の有機材料多層積層
基板を用いたパッケージでは、コア基板の両面または片
面に積層配線層が形成された基板のうえに半導体素子が
実装され樹脂でオーバーコートされた面とその反対面に
外部電極パッドを備えた構造を持っている。半導体素子
からの信号はコア基板の貫通スルーホールを通じて外部
電極に伝えられている。このような構造では、貫通スル
ーホールの真上は平坦ではないので貫通スルーホールの
真上に配線を形成することが難しく、形成しても配線の
断線や細りなどの不良が発生する。このため、通常は、
配線は貫通スルーホールの真上を避けて形成されてい
る。そのため、配線密度が低下してしまいパッケージの
小型化ができないという問題がある。
【００１３】また図２９の例で、コア基板であるガラス
エポキシなどの有機材料基板は、強度をもたせるために
ガラス繊維布に樹脂を含浸させた構造となっていて、ガ
ラス繊維と樹脂の界面を伝って、配線材であるＣｕのマ
イグレーションが起こり貫通スルーホール間でリークの
原因になりやすい。これらのため、基板の下面に外部電
極を設ける代わりに外周部のみから外部リードを設けた
ＱＦＰタイプのパッケージが一般的であった。これを回
避する対策としては、コア基板に貫通スルーホールを必
要としないセラミック基板を使用することが考えられ
る。しかしセラミック基板では、一般に電子機器に使わ
れているガラエポなどプラスチック実装基板と熱膨張率
が合わず外部電極の半田ボールに応力がかかり実装の信
頼性が低下するという問題がある。
【００１４】また、特開平３−２５０６４９号、特開平
５−２２６５０９号などの配線済み有機材料フィルムを
複数積層する積層基板の製造方法によれば、コア基板を
使用しない積層基板が得られるが、コア基板がなく剛性
が弱いため、基板の剛性が必要なワイヤーボンド工程や
基板の平坦性が必要なフィリップチップボンド工程など
のパッケージ製造工程上で不良が発生し易く、また有機
材料フィルムは寸法安定性が低いため内部電極パッドの
ピッチずれを起こす恐れがあるなどの問題がある。ま
た、特開平３−２５０６４９号、特開平５−２２６５０
９号などの製造方法では、各層のフィルムは機械的強度
を持たせるためのガラス繊維布、カーボン繊維布などの
構造材を含んでいないので変形しやすく少なくとも数十
μｍ程度以上の厚みを持たせる必要があり、薄型の基板
が得られない、などの問題がある。
【００１５】また図３０に示す従来例では、パッケージ
の剛性を保つ必要や配線６２の形成時の必要などからコ
ア基板６４が設けられており、このコア基板６４の厚さ
だけパッケージが厚くなり薄型化できないという問題が
ある。また、配線６２と外部電極との接続のため、コア
基板６４に貫通スルーホール６５を形成しているが、こ
の貫通スルーホール６５の間でリークの問題が生じて信
頼性が損なわれる可能性があるなどの問題がある。
【００１６】本発明はこのような従来技術の問題点に着
目してなされたもので、特に、パッケージの剛性を保ち
ながら、微細なリードパターンが形成でき、コア基板を
不要にして半導体装置全体を薄型化することができ、さ
らにコア基板の貫通スルーホールをなくすことによりリ
ークの原因を除去して信頼性を向上させることができ
る、半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板を封止するための封止樹脂と、この封止
樹脂の下面に転写されたリードパターンと、このリード
パターンの下面に形成された複数の外部電極と、を含ん
でいる。
【００１８】また本発明による半導体装置では、半導体
基板を封止するための封止樹脂と、この封止樹脂の下面
に転写された多層の積層配線層と、この積層配線層の下
面に形成された複数の外部電極と、を含んでいる。
【００１９】また本発明による半導体装置では、半導体
基板を封止するための封止樹脂と、この封止樹脂の下面
に固定されたリードフレームから成るリードパターン
と、このリードパターンの下面に形成された複数の外部
電極と、を含んでいる。
【００２０】また本発明の半導体装置の製造方法は、転
写用基板にリードパターンを形成する工程と、このリー
ドパターンを形成した転写用基板の上に半導体基板を接
合する工程と、前記半導体基板を覆うように前記転写用
基板の上側を樹脂封止する工程と、前記の封止樹脂及び
半導体基板に前記リードパターンを接着させたまま前記
転写用基板だけを除去する工程と、から成ることを特徴
としている。
【００２１】また本発明による半導体装置の製造方法
は、転写用基板に多層の積層配線層を形成する工程と、
この積層配線層を形成した転写用基板の上に半導体基板
を接合する工程と、前記半導体基板を覆うように前記転
写用基板の上側を樹脂封止する工程と、前記の封止樹脂
及び半導体基板に前記積層配線層を接着させたまま前記
転写用基板だけを除去する工程と、から成ることを特徴
としている。
【００２２】また本発明による半導体装置の製造方法
は、リードフレームに半導体基板をダイボンドしてこれ
らを接続する工程と、前記半導体チップを覆うように前
記リードフレームの上側を樹脂で封止する工程と、前記
リードフレームの下面に複数の外部電極を形成する工程
と、から成ることを特徴としている。
【００２３】また本発明の半導体装置の製造方法では、
前記転写用基板は、熱硬化性樹脂層を含み、この熱硬化
性樹脂層の上に前記リードパターンが形成されているこ
とが望ましい。
【００２４】また本発明の半導体装置の製造方法では、
前記熱硬化性樹脂層は、熱可塑性樹脂層を介してフレー
ム基板上に積層されていることが望ましい。
【００２５】また本発明の半導体装置においては、前記
半導体基板と前記リードフレームから成るリードパター
ンとを接続するための接合層が、前記半導体基板と前記
リードパターンとの間に形成されていることが望まし
い。
【００２６】また本発明の半導体装置においては、リー
ドパターンの下面が、樹脂でコーティングされているこ
とが望ましい。
【００２７】また本発明の半導体装置においては、リー
ドパターンの下面が、封止樹脂で覆われていることが望
ましい。
【００２８】また本発明の半導体装置においては、前記
半導体基板の裏面が封止樹脂から露出されていることが
望ましい。
【００２９】また本発明の半導体装置においては、前記
の露出された半導体基板の裏面に、放熱フィン又は放熱
板が備えられていることが望ましい。
【００３０】また本発明の半導体装置においては、前記
リードパターンが封止樹脂の外部まで引き伸ばされるこ
とによりテストパッドが形成されていることが望まし
い。
【００３１】また本発明の半導体装置においては、前記
封止樹脂の内部には、複数個の半導体基板又は電子部品
が埋設されていることが望ましい。
【００３２】また本発明の半導体装置においては、前記
リードパターン上の、リードパターンと外部電極又は半
導体基板との接続のための接合層が形成された接合領域
以外の領域には、絶縁材料から成る保護膜が形成されて
いることが望ましい。
【００３３】また本発明の半導体装置においては、前記
リードパターンの、リードパターンと外部電極又は半導
体基板との接続のための接合層が形成された接合領域の
上に、めっき層が形成されていることが望ましい。
【００３４】また本発明の半導体装置においては、前記
半導体基板上には、ボンディングパッドと外部電極又は
リードパターンとを電気的に接続するための下地金属層
が形成されていることが望ましい。
【００３５】また本発明の半導体装置において、前記リ
ードパターン上には、パッケージに剛性を持たせるため
の枠フレームが接着されていることが望ましい。
【００３６】また本発明の半導体装置において、前記多
層の積層配線層上には、パッケージに剛性を持たせるた
めの枠フレームが接着されていることが望ましい。
【００３７】また本発明の半導体装置の製造方法におい
ては、転写用基板にリードパターンを形成する工程と、
このリードパターンを形成した転写用基板の上に半導体
基板を接合する工程と、前記半導体基板を囲むように枠
フレームを前記リードパターン上に接着する工程と、前
記半導体基板を樹脂封止する工程と、これらの封止樹脂
及び半導体基板に前記リードパターンを接着させたまま
前記転写用基板だけを除去する工程と、から成ることが
望ましい。
【００３８】また本発明の半導体装置の製造方法では、
転写用基板に多層の積層配線層を形成する工程と、この
積層配線層を形成した転写用基板の上に半導体基板を接
合する工程と、前記半導体基板を囲むように枠フレーム
を前記積層配線層上に接着する工程と、前記半導体基板
を樹脂封止する工程と、これらの封止樹脂及び半導体基
板に前記積層配線層を接着させたまま前記転写用基板だ
けを除去する工程と、から成ることが望ましい。
【００３９】さらに本発明の半導体装置の製造方法にお
いては、前記転写用基板には、外部電極パッドの下の位
置にコンタクト用穴が形成されていることが望ましい。
【００４０】さらに本発明の半導体装置の製造方法にお
いては、前記転写用基板には、内部電極パッドと電気的
に接続されたテスト用電極パッドの下の位置にコンタク
ト用穴が形成されていることが望ましい。
【００４１】
【作用】本発明による半導体装置では、封止樹脂の下面
にリードパターンを転写しているので、コア基板が不要
になり、半導体装置全体の薄型化が実現できると共に、
貫通スルーホールがないためにリークの問題がなくなり
信頼性が向上されるようになる。またリードパターンの
下面に複数の外部電極と形成しているので、多ピン化が
可能になる。
【００４２】また本発明による半導体装置では、封止樹
脂の下面に積層配線層を転写しているので、コア基板が
不要になり、半導体装置全体の薄型化が実現できると共
に、貫通スルーホールがないためにリークの問題がなく
なり信頼性が向上されるようになる。また積層配線層の
下面に複数の外部電極と形成しているので、多ピン化が
可能になる。
【００４３】また本発明による半導体装置では、封止樹
脂の下面に固定されたリードフレームをそのままリード
パターンとして利用しているので、製造方法が容易にな
り低コスト化が可能になると共に、半導体装置の薄型化
と信頼性の向上が可能になる。
【００４４】また本発明の半導体装置の製造方法では、
転写用基板にリードパターンを形成し、この転写用基板
の上側を半導体基板を含めて樹脂封止し、転写用基板を
除去するようにしているので、前記封止樹脂の下面にリ
ードパターンが形成され、このリードパターンの下面に
外部電極を多数形成することができるようになる。した
がって、多ピン化を可能にしながら、半導体装置の薄型
化と信頼性向上を図ることができるようになる。
【００４５】また本発明の半導体装置の製造方法では、
転写用基板に積層配線層を形成し、この転写用基板の上
側を半導体基板を含めて樹脂封止し、転写用基板を除去
するようにしているので、前記封止樹脂の下面に積層配
線層が形成され、この積層配線層の下面に外部電極を多
数形成することができるようになる。したがって、多ピ
ン化を可能にしながら、半導体装置の薄型化と信頼性向
上を図ることができるようになる。
【００４６】また本発明による半導体装置の製造方法で
は、半導体チップを覆うようにリードフレームの上側を
樹脂で封止し、このリードフレームの下面に複数の外部
電極を形成するようにしているので、半導体装置の製造
方法を従来と大きく変更することなく低コストで、薄型
で高信頼性の半導体装置を製造することができるように
なる。
【００４７】また本発明の半導体装置の製造方法では、
前記転写用基板の熱硬化性樹脂層の上に前記リードパタ
ーンを形成してるので、リードパターンの転写性が向上
されるようになる。
【００４８】また本発明の半導体装置の製造方法では、
前記熱硬化性樹脂層とフレーム基板との間に熱可塑性樹
脂層を介在させているので、熱硬化性樹脂層とフレーム
基板が剥離してしまうことがなくなり、リードパターン
の転写性がより向上されるようになる。
【００４９】また本発明の半導体装置においては、前記
半導体基板と前記リードフレームから成るリードパター
ンとを接続するための接合層を、前記半導体基板と前記
リードパターンとの間に形成することにより、ワイヤボ
ンディングが不可能な場合でも、リードフレームをリー
ドパターンとして使用できるようになる。
【００５０】また本発明の半導体装置においては、前記
封止樹脂とリードパターンの下面を樹脂でコーティング
するようにすることにより、外部電極の位置を制御でき
ると共に外部電極の半田流れを防ぐことができ、またこ
の樹脂コーティングによりリードパターンが保護される
ようになる。
【００５１】また本発明の半導体装置においては、前記
封止樹脂とリードパターンの下面を封止樹脂で覆うこと
により、外部電極の位置を制御できると共に外部電極の
半田流れを防ぐことができ、またこの封止樹脂によりリ
ードパターンが保護されるようになる。
【００５２】また本発明の半導体装置においては、前記
半導体基板の裏面を封止樹脂から露出することにより、
半導体装置の放熱性が向上させられるようになる。
【００５３】また本発明の半導体装置においては、前記
の露出された半導体基板の裏面に放熱フィン又は放熱板
を備えることにより、半導体装置の放熱性が向上させら
れるようになる。
【００５４】また本発明の半導体装置においては、前記
リードパターンを封止樹脂の外部まで引き伸ばしてテス
トパッドを形成すことにより、樹脂封止前のテスト・バ
ーインが可能になる。
【００５５】また本発明の半導体装置においては、前記
封止樹脂の内部に、複数個の半導体基板又は電子部品を
埋設させるようにすることにより、半導体装置のより一
層の高密度実装が可能になる。
【００５６】また本発明の半導体装置においては、前記
リードパターン上の、リードパターンと外部電極又は半
導体基板との接続のための接合層が形成された接合領域
以外の領域に、絶縁材料から成る保護膜を形成するよう
にすることにより、接合層の半田流れを防止すると共に
接合層の形状や高さを制御することができるようにな
る。
【００５７】また本発明の半導体装置においては、前記
リードパターンの、リードパターンと外部電極又は半導
体基板との接続のための接合層が形成された接合領域の
上に、めっき層を形成するようにすることにより、接合
層の半田流れを防止すると共に接合層の形状や高さを制
御することができるようになる。
【００５８】また本発明の半導体装置においては、前記
半導体基板上に、ボンディングパッドと外部電極又はリ
ードパターンとを電気的に接続するための下地金属層を
形成することにより、ボンディングパッドのサイズを小
さくすることができるようになり、半導体装置のより一
層の小型化が可能になる。
【００５９】また本発明の半導体装置において、前記リ
ードパターン上に、パッケージに剛性を持たせるための
枠フレームを接着させることにより、パッケージの剛性
を高められるようになる。また、枠フレームを、パッケ
ージが搭載される実装基板の熱膨張率に近い熱膨張率の
材質で構成することにより、実装信頼性を高められるよ
うになる。
【００６０】また本発明の半導体装置において、前記多
層の積層配線層上に、パッケージに剛性を持たせるため
の枠フレームを接着させることにより、パッケージの剛
性を高められるようになる。また、枠フレームを、パッ
ケージが搭載される実装基板の熱膨張率に近い熱膨張率
の材質で構成することにより、実装信頼性を高められる
ようになる。
【００６１】また本発明の半導体装置の製造方法におい
ては、リードパターンと半導体基板を接合した後に、前
記半導体基板を囲むように枠フレームを前記リードパタ
ーン上に接着するようにしているので、この枠フレーム
によりパッケージの剛性が高められるようになる。ま
た、枠フレームを、パッケージが搭載される実装基板の
熱膨張率に近い熱膨張率の材質で構成することにより、
実装信頼性を高められるようになる。
【００６２】また本発明の半導体装置の製造方法におい
ては、積層配線層と半導体基板を接合した後に、前記半
導体基板を囲むように枠フレームを前記積層配線層上に
接着するようにしているので、この枠フレームによりパ
ッケージの剛性が高められるようになる。また、枠フレ
ームを、パッケージが搭載される実装基板の熱膨張率に
近い熱膨張率の材質で構成することにより、実装信頼性
を高められるようになる。
【００６３】さらに本発明の半導体装置の製造方法にお
いて、前記転写用基板の外部電極パッドの下の位置に、
コンタクト用穴を形成することにより、外部電極パッド
と外部電極パッドとの配線のテストが容易にできるよう
になる。
【００６４】さらに本発明の半導体装置の製造方法にお
いては、前記転写用基板の内部電極パッドと電気的に接
続されたテスト用電極パッドの下の位置に、コンタクト
用穴を形成することにより、テスト用電極パッドと内部
電極パッドとの配線のテストが容易にできるようにな
る。
【００６５】
【実施例】
実施例１．図１は、実施例１の半導体装置の概略を示す
斜視図、図２は図１の電気的接続部分を模式的に拡大し
た断面図、図３は実施例１の半導体装置の製造フローの
概略をしめす断面図である。
【００６６】図１及び図２において、１は半導体基板、
２は外部接続用のアルミニウム合金等からなるボンディ
ングパッド、３は電気回路保護用のＳｉＮ，ＳｉＯ等か
らなる絶縁膜、４は前記ボンディングパッド２上に形成
され密着層と拡散防止層とを備える多層金属層からなる
下地勤続層、５は外部接続のため下地金属層４の領域の
み開口しているポリイミド等からなる保護膜、６は外部
電極との接合層、７は転写用基板１０（図３参照）上に
形成した電極を転写して形成したリードパターン、８は
以上の１から７までをすべて覆うように封止した樹脂、
９は外部接続のための外部電極である。この実施例１で
は、下地金属層４により、ボンディングパット２と接合
層６との電気的接続を行っている。また実施例１では、
接合層６の形成部分以外を保護膜５で覆い保護膜５の開
口部に接合層６を形成している。また接合層６は次に説
明する転写用フレーム上に形成することも可能である。
【００６７】次にこの実施例１の製造工程を図３を用い
て説明する。この実施例１の製造工程では、まず図３
（ａ）に示すように、転写用基板１０を用意し、この上
にリードパターン７を形成する。ここで、この転写用基
板１０の構成は、次のようなものである。すなわち、図
４の断面模式図に示すように、この転写用基板１０で
は、まず銅、ステンレス等からなりハンドリングが容易
な例えば５０μｍ程度の厚さの金属基板１６上に、熱可
塑性樹脂層１７が形成され、さらにその上に熱硬化性樹
脂層１８が形成され、この熱硬化性樹脂層１８の上にリ
ードパターン７が形成されている。このリードパターン
７を形成するには、前記熱硬化性樹脂層１８の上に、
銅、アルミニウム等の導電箔層（図示せず）を形成し、
次にこの導電箔上にレジスト（図示せず）を用いてパタ
ーンニングを行い、エッチング法等によりリードパター
ン７を形成する。次に前述したように、接合層６を半導
体基板１側か熱転写用基板１０側のどちらかにボールセ
ット法、スクーリン印刷法、蒸着法、又はめっき法等に
より形成する。この接合層６を介して、半導体基板１を
転写用基板１０にフェイスダウンボンディングする。ボ
ンディング後の断面図は図３（ａ）に示すとおりであ
る。
【００６８】次に図３（ｂ）で示すように転写用基板１
０の上側の全体を封止樹脂８により覆い、図３（ｃ）で
示すように転写用基板１０をピーリングにより除去す
る。さらに図３（ｄ）で示すように外部接続用電極９を
ボールセット法等により形成する。以上により、図１〜
図３で示す半導体装置が完成する。
【００６９】この実施例１の半導体装置では次のような
メリットが得られる。まず、転写用基板１０によりリー
ドパターン７を接合層６及び封止樹脂８に転写し、その
後この転写用基板１０を除去するようにしている。すな
わち、リードパターン７の形成は転写用基板１０上で行
い、封止樹脂８でモールドすることにより半導体基板１
及びその周辺の剛性を保たせ、リードパターン７は転写
により半導体基板１及び封止樹脂８の下面に形成させる
ようにしているので、従来の半導体装置において存在し
ていたコア基板をなくすることができ、半導体装置全体
を薄型化できるようになる。また同様に、コア基板をな
くすことにより、従来のように外部電極とリードパター
ンとを電気的に接続するためにコア基板に形成していた
スルーホールをもなくすことができるので、従来のよう
に隣り合うスルーホール間の信号等のリークの問題が回
避されると共に、スルーホール上に配線ができないため
に高密度配線が妨げられるという問題も回避されるよう
になる。
【００７０】また実施例１では、図４で示すように、転
写用基板１０の中に熱硬化性樹脂層１８を含み、この熱
硬化性樹脂層１８の上にリードパターン７を形成するよ
うにしているので、リードパターン７の転写の際に加熱
されてもリードパターン７の熱硬化性樹脂層１８に対す
る接着力はほとんど変化せず一定に保たれるので、加熱
等によりリードパターン７が転写用基板１０側に接着し
たまま転写用基板１０と一緒に除去されてしまう等の転
写不良が生じることを防ぐことができる。また、実施例
１では、リードパターン７が形成される熱硬化性樹脂層
１８と金属基板１６との間に、熱可塑性樹脂層１７を介
在させ、この熱可塑性樹脂層１７により熱硬化性樹脂層
１８と金属基板１６とを十分に接着するようにしている
ので、図３（ｃ）で示す転写用基板１０を引き剥がす際
に、リードパターン７と熱硬化性樹脂層１８とが接着し
たまま金属基板１６だけが除去されることが防止される
ようになる。
【００７１】また実施例１では、熱膨張差が少なくハン
ドリング強度も十分で且つ安価な金属基板１６上にリー
ドパターン７を形成するようにしているため、１００μ
ｍ以下のパターン幅の形成が可能となり、数１００ピン
以上の多ピン半導体装置が安価に実現できるようにな
る。また、リードパターン７により半導体基板１以外の
領域に外部電極９を形成することが可能となり、さらに
この外部電極９を突起状に形成することにより、半導体
装置の下面又は上面に外部電極９をアレイ状に形成して
外部電極９同士のピッチを大きくすることができるの
で、半導体装置の回路基板への実装も容易となる。
【００７２】実施例２．次に図５は本発明の実施例２に
よる半導体装置の断面図、図６は図５の半導体装置を下
面から見た平面図を示している。この実施例２は、実施
例１におけるリードパターン７の代わりに、半導体装置
で一般に用いられているリードフレームを使用したもの
である。すなわち、図５及び図６において、１は半導体
基板、７ａはリードフレームのダイパッド部、７ｂはリ
ードフレームから成るリードパターン、７ｃは前記ダイ
パッド部７ａを保持するためのリードフレームのダイパ
ット吊りリード、８は封止樹脂、９は外部電極である。
【００７３】次に、この実施例２の製造方法を図５を参
照して説明する。この実施例２の製造方法では、一般的
な半導体装置と同様に、リードフレームのダイパット部
７ａに半導体基板１をダイボンドする。次に半導体基板
１上のボンディングパッド（図示せず）とリードパター
ン７ｂを金属細線１９を用いてワイヤボンディングす
る。リードパターン７ｂにより、金属細線１９から外部
電極９までの電気的配線の引き廻しを形成する。次にリ
ードパターン７ｂ上を封止樹脂８により覆いモールドす
る。次にリードパターン７ｂの下面にボール状の外部電
極９を形成して、この実施例２の半導体装置を完成す
る。
【００７４】この実施例２では、リードフレームから成
るリードパターン７ｂ上を封止樹脂８でモールドするこ
とにより半導体装置全体の剛性を保たせているので、従
来の半導体装置におけるようなコア基板が不要になり、
半導体装置全体の薄型化が可能になる。また同様に、コ
ア基板をなくすことにより、従来のように外部電極とリ
ードパターンとを電気的に接続するためにコア基板に形
成していたスルーホールをなくすことができるので、従
来のように隣り合うスルーホール間の信号等のリークの
問題が回避されると共に、スルーホール上に配線ができ
ないために高密度配線が妨げられるという問題も回避さ
れるようになる。なおこの実施例２では、リードフレー
ムを引き廻し配線に用いているため、リードパターン７
ｂの幅は１００μｍ程度までが限界であり、１００ピン
以下のレベルの半導体装置のみに適用が可能となる。こ
の実施例２では、大部分が一般的な半導体装置の製造技
術のみで製造できるので、半導体装置を安価に実現する
ことが可能となる。
【００７５】実施例３．次に実施例２の一応用例として
の実施例３を図７に示す。実施例２では半導体基板１と
リードパターン７との接続を金属細線１９により行って
いたが、この実施例３では、接続層６を半導体基板１又
はリードパターン７上に形成し、半導体基板１とリード
フレームからなるリードパターン７の接続をこの接合層
６を用いてフェイスダウンボンディングすることにより
行っている。この実施例３によれば、接続層６を半導体
基板１上にアレイ状に形成することが可能である。した
がって、半導体基板１が小さいために実施例２における
ボンディングパッドが形成不可能な場合でも十分適応可
能となる。
【００７６】実施例４．次に実施例１〜３の一応用例と
しての実施例４を図８を参照して説明する。図８では実
施例１の応用例を示しているが、実施例２及び３につい
ても適応可能である。この実施例４においては、外部電
極９の形成部分以外の半導体装置下面を樹脂２０でコー
ティングしたものである。樹脂２０はソルダーレジスト
等を使用してスクリーン印刷等の方法で形成することが
可能であり、これにより外部電極９の位置及び半田流れ
の制御とリードパターン７の保護が可能となり、半導体
装置の信頼性向上が図れるようになる。
【００７７】実施例５．次に実施例１〜３の一応用例を
図９に示す。本実施例は実施例４と同等の目的及び効果
を得るもので、外部電極９を形成する前に、リードパタ
ーン７の下面で外部電極９の接合領域以外の部分を封止
樹脂８ｂで覆ったものである。
【００７８】実施例６．実施例１及び３の一応用例を図
１０に示す。本実施例は、半導体基板１の裏面を封止樹
脂８から露出させたものであり、樹脂コート２０の有無
には関係なく応用できる。これにより、半導体基板１で
発生する熱に対する放熱性を向上させることができる。
さらに、半導体基板１の露出面に放熱フィン（図示せ
ず）を備えることにより、より一層の放熱性の向上を図
ることができる。
【００７９】実施例７．実施例１〜３の一応用例を図１
１に示す。図１１は転写用基板１０を除去する前の断面
図である。本実施例では、リードパターン７ｂを封止樹
脂８の外側まで引き伸ばすことにより、テストパツド７
ａを形成したものである。これにより、外部電極９を形
成する前に又は封止樹脂８により封止する前に、テスト
・バーインが可能となり、リペアも可能となる。
【００８０】実施例８．実施例１〜３の一応用例を図１
２に示す。本実施例においては、封止樹脂８の内部に複
数個の半導体基板１ａ、１ｂ及び電子部品（図示せず）
等を備えており、これらが接合層６によりリードパター
ン７に接合されている。本実施例によれば、高密度に実
装した半導体装置が得られるようになる。
【００８１】実施例９．実施例３の一応用例を図１３に
示す。図１３は、半導体装置の接合層６近傍の断面拡大
図である。本実施例では、転写用基板１０上に形成した
リードパターン７上において、接合層６との接合領域以
外をソルダーレジスト又はポリイミド等の絶縁材料から
成る保護膜２１により覆ったものである。本実施例によ
れば、接合層６のリードパターン７への拡散を防止し、
接合層６の高さ及び形状を制御でき、信頼性の高い半導
体装置が得られるようになる。
【００８２】実施例１０．実施例１〜３の一応用例を図
１４に示す。図１４は図１３と同様の断面拡大図であ
る。本実施例では、リードパターン７上の接合層６との
接合領域のみに銀等のめっき層２２を形成し、めっき層
２２のみが接合層６と接合するようにしたものである。
したがって、本実施例によれば実施例９と同様の効果を
得ることができる。
【００８３】実施例１１．実施例１〜３の一応用例を図
１５に示す。図１５は保護膜５まで形成した半導体装置
（製造途中）のボンディングパッド２近傍の拡大断面図
である。本実施例では、一般的な半導体基板１上に形成
したボンディングパッド２と外部電極およびリードパタ
ーン間との電気的接続を、Ｔｉ／Ｎｉ／Ａｕ、ＴｉＮ／
Ｎｉ／Ａｕ、Ｔｉ／Ｐｄ、Ｔｉ／Ｃｕ／Ａｕ等からなる
多層金属層である下地金属層４による配線で行ったもの
である。この下地金属層４は、ボンディングパッド２を
形成するアルミニウム合金等の拡散を防止し、接合層６
の接合とその拡散を防止するものである。
【００８４】本実施例によれば、ボンディングパッド２
の大きさは、一般的な１００μｍ角程度から５０μｍ角
以下程度の大きさで十分であり、半導体基板１上の配置
も自由となるので、半導体装置の設計が容易になり、且
つ半導体基板１の縮小が可能となる。また下地金属層４
の露出部を５０μｍ角以上の大きさにでき、接合層の形
成が容易になり且つ接合層の位置を標準化することも可
能となる。さらに上記露出部を用いてウェハテストを行
うことも可能となる。
【００８５】実施例１２．次にこの発明の実施例１２を
説明する。図１６は本実施例を示す断面図である。図に
おいて、３１は半導体素子、３２は半導体素子３１の突
起電極、３４は積層配線層、３５は積層配線層３４の表
層にある内部電極パッドであり、突起電極３２と接続さ
れている。３６は積層配線層３４の内部の配線、３７は
積層配線層３４の絶縁層、３９は外部電極パッド、４０
は外部電極パッド３９に取り付けられた半田ボール、４
１は半導体素子３１を封止すると共にパッケージ本体に
機械的強度を付加するモールド樹脂、４２は内部電極パ
ッド３５が露出するように表層の配線を覆うソルダーレ
ジストである。
【００８６】次にこの実施例１２の動作について説明す
る。半導体素子３１と外部回路との信号入力及び電源の
供給は、半導体装置が実装された実装基板のランドから
半田ボール４０に伝わり積層配線層３４の外部電極パッ
ド３９に伝わり、外部電極パッド３９から配線３６を通
じて内部電極パッド３５に伝わり、突起電極３２を通じ
て半導体素子３１に伝えられる。半導体素子３１からの
出力はこれとは逆の経路をたどり外部回路に伝えられ
る。
【００８７】この積層配線層３４は外部電極パッド３９
の配線層から絶縁層３７と配線層３６を交互に積み上げ
て構成してあり、各配線層３６間の接続は、絶縁層３７
にビアホールを形成し、下層の配線層３６の上に蒸着、
スパッタ、メッキなどにより上層の配線層を積み上げる
ことによりコンタクトをとる。配線の材料としては、Ｃ
ｕ、Ａｌなどである。絶縁層３７の材料としてはポリイ
ミドやエポキシなどで、特に電気特性が必要な場合はポ
リイミドのような低誘電率の材料を用いる。絶縁層３７
にはガラス繊維布のような強化繊維は含まない。このよ
うな構成をとることにより、配線層３６及び絶縁層３７
の厚みを数十〜数μｍにすることができ、パッケージを
薄型にできる。また貫通スルーホールを有さず、ガラス
繊維布を含まないので、耐湿性、耐リーク性が向上す
る。また配線層３６中に電源プレーン及びＧＮＤプレー
ンを設けることにより、電気特性を向上させることが出
来る。
【００８８】実施例１３．次にこの発明の実施例１３を
説明する。図１７は本実施例による半導体装置を示す断
面図である。図において３１，３２，３４，３５，３
６，３７，４０，４２は、実施例１２と同様のものであ
る。また図１７において、４１は半導体素子３１を封止
すると共にパッケージ本体に機械的強度を付加するモー
ルド樹脂であり、半導体素子３１の裏面が露出するよう
に形成してある。
【００８９】次にこの実施例の動作について説明する。
電気的には実施例１２と同様の動作を行う。本実施例で
は、半導体素子３１の裏面がモールド外部に露出してい
るので、回路動作による熱が放散し易く、放熱フィンを
取り付ける場合でもチップに直に放熱フィンを接触させ
ることができるのでより効果的である。
【００９０】実施例１４．次にこの発明の実施例１３を
説明する。図１８は本実施例による半導体装置を示す断
面図である。図において３１，３２，３４，３５，３
６，３７，３９，４０，４２は、実施例１２と同様のも
のである。また図１８において、５１は放熱板、５２は
放熱板５１を半導体素子３１裏面に接着する接着材であ
り、モールド樹脂４１は放熱板５１が外部に露出するよ
うに形成されている。
【００９１】次にこの実施例の動作について説明する。
電気的には実施例１２と同様の動作を行う。本実施例で
は、半導体素子３１裏面に接着された放熱板５１の裏面
がモールド外部に露出しているので、特に放熱フィンを
取り付けなくても高い放熱性を奏することができ、また
放熱フインを取り付ければより一層放熱効果を高めるこ
とができる。
【００９２】実施例１５．次にこの発明の実施例１５を
説明する。図１９は本実施例による半導体装置の製造工
程を示す断面図である。図において３１，３２，３４，
３５，３６，３７，３９，４０，４２は、実施例１２に
おけると同様のものである。また図１９において、４５
はパッケージ本体に機械的強度を付加する枠フレーム、
４６は枠フレーム１５を積層配線層３４に接着する接着
材、４７は半導体素子３１を封止し保護するモールド樹
脂である。
【００９３】次にこの実施例の動作について説明する。
電気的には実施例１２と同様の動作を行う。本実施例で
は、実施例１２におけるモールド樹脂４１の代わりに枠
フレーム４５によりパッケージに剛性を持たせているの
で、枠フレーム４５を、本実施例の半導体装置が搭載さ
れる実装基板の熱膨張率と近い材料で構成すれば、半田
ボール４０に熱応力がかからないため高い信頼性の接続
が得られる。
【００９４】本実施例においても実施例１３及び実施例
１４と同様に半導体素子３１の裏面をモールド樹脂４７
の外に露出したり、放熱板を内蔵させることにより、高
い放熱性を得ることができる。なお、前記のパッケージ
の剛性を高めるための枠フレーム４５は、実施例１のよ
うな多層の積層配線層でないリードパターン７を有する
半導体装置にも適用することができることはもちろんで
ある。
【００９５】実施例１６．次にこの発明の実施例１６を
説明する。図２０は本実施例による半導体装置を示す断
面図である。図において３１，３２，３４，３５，３
６，３７，３９，４０，４１，４２は、実施例１２にお
けると同様のものである。また図２０において、５３は
抵抗やコンデンサーなどのチップ部品である。
【００９６】次にこの実施例の動作について説明する。
電気的には実施例１２と同様に半導体素子３１と外部回
路を積層配線層３４により接続すると共に、複数個搭載
された半導体素子３１やチップ部品間を接続する回路配
線が積層配線層３４に形成されている。このように、本
実施例では複数の半導体素子３１やチップ部品を一つの
パッケージングしているので、半導体素子３１の一つ一
つをパッケージングする場合に比べて、より高密度で高
機能の半導体装置を得ることができ、電子機器の小型化
が実現できるようになる。
【００９７】実施例１７．次にこの発明の実施例１７を
説明する。図２１（ａ）（ｂ）（ｃ）（ｄ）は半導体装
置の製造工程を示す断面図である。図２１において、３
１は半導体素子、３２は半導体素子３１の突起電極、３
４は積層配線層、３５は積層配線層３４の表層にある内
部電極パッドであり、前記突起電極３２と接続されてい
る。３６は積層配線層３４の内部の配線、３７は積層配
線層３４の絶縁層、３９は外部電極パッド、４０は外部
電極パッド３９に取り付けられた半田ボール、４１は半
導体素子３１を封止すると共にパッケージ本体に機械的
強度を付加するモールド樹脂、４２は内部電極パッド３
５が露出するように表層の配線を覆うソルダーレジス
ト、４３はＣｕ、ＳＵＳなどのコアフレーム、４４は積
層配線層３４とコアフレーム４３とを仮接着しておくた
めの樹脂層である。
【００９８】次に、この実施例の動作について説明す
る。まず図２１（ａ）に基づいて、コアフレーム４３上
に積層配線層３４を形成する工程について説明する。コ
アフレーム４３上に熱可塑性または熱硬化性の樹脂層４
４を塗布した後、銅箔をラミネートし、エッチングによ
り外部電極パッド３９を形成する。次にポリイミド、エ
ポキシなどの絶縁層３７を形成し、感光性樹脂やドライ
エッチ法によりビアホールを形成した後に、スパッタ、
メッキなどにより配線層３６を形成する。これを繰り返
すことにより多層の積層配線層３４を形成する。コアフ
レーム４３に寸法安定性の良い金属材料を選べば、精度
の良い積層配線層３４が得られる。また、樹脂層４４と
外部電極パッド３９の間及び樹脂層４４と絶縁層３７の
間の接着強度は、コアフレーム４３と樹脂層４４の間の
密着強度より弱くなるように、ラミネートする銅箔の表
面粗度や樹脂層４４の硬化度などにより調整する。
【００９９】次の工程としてコアフレーム４３付き積層
配線層３４上に半導体素子３１を搭載する。本実施例で
はフッリプチッ方式により搭載している。半導体素子３
１の突起電極３２は金バンプに半田コートしたものか半
田ボールなどである。突起電極３２を内部電極パッド３
３上に位置合わせし加熱溶融して接合する。その際ソル
ダーレジスト４２は半田が不要な部分に濡れ広がらない
ように半田ダムの役目をする。半導体素子３１に突起電
極３２を設ける代わりに予め内部電極パッド３５上に半
田ボールを設けておいても良い。また、コアフレーム４
３の材料として半導体素子３１と熱膨張率が近い材料を
選べば、突起電極接合の信頼性を高くできる。
【０１００】次の工程として、半導体素子３１をモール
ド樹脂４１により封止し半導体素子３１を保護すると共
に、モールド樹脂４１の外形を所定の形状に成形しパッ
ケージ自体に剛性を付与する。モールド方法としては、
金型により外形がきっちり形成できるトランスファーモ
ールドが適している。
【０１０１】次の工程として、積層配線層３４とコアフ
レーム４３とを引き剥がす。剥離後の状態を図２１
（ｂ）に示す。この剥離工程では、その前のコアフレー
ム４３上に積層配線層３４を形成する工程において樹脂
層４４と積層配線層３４の界面の密着性を低くしている
ので、両者の分離は容易に行えるようになっている。
【０１０２】次の工程として図２１（ｃ）に示すよう
に、パッケージが規定のサイズになるよう積層配線層３
４を切断する。切断方法は、金型、ダイシングなどによ
る。最後の工程として図２１（ｄ）に示すように、外部
電極パッド３９に半田ボール４０を付ける。この工程は
外形切断の工程の前に行っても良い。本実施例では、一
個の半導体装置を製造する例を説明したが、短冊状また
はリール状のコアフレーム上に、複数の半導体装置を連
続して製造しても良い。また、本実施例は、半導体素子
３１の実装にフリップチップ方式を用いているが、ワイ
ヤーボンド方式やＴＡＢ方式などを用いるようにしても
良い
【０１０３】実施例１８．次にこの発明の実施例１８を
図について説明する。図２２（ａ）（ｂ）（ｃ）（ｄ）
は本実施例による半導体装置の製造工程を示す断面図で
ある。図において、３１は半導体素子、３２は半導体素
子３１の突起電極、３４は積層配線層、３５は積層配線
層３４の表層にある内部電極パッドであり、突起電極３
２と接続されている。３６は積層配線層３４の内部の配
線、３７は積層配線層３４の絶縁層、３９は外部電極パ
ッド、４０は外部電極パッド３９に取り付けられた半田
ボール、４２は内部電極パッド３５が露出するように表
層の配線を覆うソルダーレジスト、４３はＣｕ、ＳＵＳ
などからなるコアフレーム、４４は積層配線層３４とコ
アフレーム４３とを仮接着しておく樹脂層、４５はパッ
ケージ本体に機械的強度を付加する枠フレーム、４６は
枠フレーム４５を積層配線層３４に接着する接着材、４
７は半導体素子３１を封止し保護するモールド樹脂であ
る。
【０１０４】次に、この実施例の動作について説明す
る。まず図２２（ａ）においてコアフレーム４３上に積
層配線層３４を形成する工程について説明する。コアフ
レーム４３上に熱可塑性または熱硬化性の樹脂層４４を
塗布した後、銅箔をラミネートし、エッチングにより外
部電極パッド３９を形成する。次にポリイミド、エポキ
シなどの絶縁層３７を形成し、感光性樹脂やドライエッ
チ法によりビアホールを形成した後に、蒸着、スパッ
タ、メッキなどによりＣｕ、Ａｌなどの配線層３６を形
成する。これを繰り返すことにより多層の積層配線層３
４を形成する。樹脂層４４と外部電極パッド３９の間及
び樹脂層４４と絶縁層３７の間の接着強度は、コアフレ
ーム４３と樹脂層４４の密着強度より弱くなるように、
ラミネートする銅箔の表面粗度や樹脂層４４の硬化度な
どにより調整しておく。
【０１０５】次の工程として、コアフレーム４３付き積
層配線層３４上に、半導体素子３１を搭載する。本実施
例ではフッリプチッ方式より搭載している。また、コア
フレーム４３の材料としては、半導体素子３１と熱膨張
率が近い材料を選べば突起電極接合の信頼性を高くでき
る。半導体素子３１の突起電極３２は金バンプに半田コ
ートしたものか半田ボールなどである。突起電極３２を
内部電極パッド３５上に位置合わせし加熱溶融して接合
する。この際ソルダーレジスト４２は半田が不要な部分
に濡れ広がらないように半田ダムの役目をする。なお半
導体素子３１に突起電極３２を設ける代わりに予め内部
電極パッド３５上に半田ボールを設けておいても良い。
【０１０６】次の工程として、半導体素子３１を囲むよ
うな形状のフレーム４５を接着材４６により積層配線層
３４に接着する。枠フレーム４５の材質は、銅やガラエ
ポ基板など熱膨張率が本パッケージが搭載される実装基
板の熱膨張率に近いものを選べば実装信頼性も良くな
る。次の工程として、半導体素子３１をモールド樹脂４
１により封止し半導体素子３１を保護する。モールド方
法としては、ポッティングモールドでもトランスファー
モールドでも良い。
【０１０７】次の工程として、積層配線層３４とコアフ
レーム４３とを引き剥がす。剥離後の状態を図２２
（ｂ）に示す。この剥離工程では、その前のコアフレー
ム４３上に積層配線層３４を形成する工程において樹脂
層４４と積層配線層３４の界面の密着性を低くしてある
ので、容易に剥離することが可能である。
【０１０８】次の工程として図２２（ｃ）に示すよう
に、パッケージが規定のサイズになるよう積層配線層３
４を切断する。切断方法は、金型、ダイシングなどによ
る。最後の工程として、図２２（ｄ）に示すように、外
部電極パッド３９に半田ボール４０を付ける。この工程
は外形切断の工程の前に行っても良い。
【０１０９】本実施例では一個の半導体装置を製造する
例を説明したが、短冊状またはリール状のコアフレーム
上に複数の半導体装置を連続して製造するようにしても
良い。また、本実施例では、半導体素子の実装にフリッ
プチップ方式を用いるが、ワイヤーボンド方式やＴＡＢ
方式などを用いても良い。また本実施例で使用する枠フ
レーム４５は、本実施例のような多層の積層配線層では
なく実施例１のようなリードパターン７を有する半導体
装置の製造方法にも適用できることはもちろんである。
【０１１０】実施例１９．次に以下この発明の実施例１
９を説明する。図２３は本実施例のパッケージ製造方法
に用いるコアフレーム付き積層配線層の断面図である。
図２３において、３４，３５，３６，３７，３９，４
２，４３は、実施例１２から１８までと同様のものであ
る。本実施例では、樹脂層４４の中に引き出し配線４８
を設け、外部電極パッド３９とテスト用電極４９とを電
気的に結んでいる。
【０１１１】次に本実施例の動作を説明する。外部電極
パッド３９とテスト用電極４９を電気的に結ぶことによ
り「内部電極パッド３５から外部電極パッド３９までの
配線が正常であるか」を内部電極パッド３５とテスト用
電極４９との間をチェックすることにより知ることがで
きる。これにより半導体素子を搭載する前に積層配線層
３４の良否を知り得るので、不良の基板に良品の半導体
素子を搭載してしまう無駄が防止できる。また半導体素
子を搭載した後はテスト用電極４９を通じて半導体素子
の良否及び接続の良否を知ることが出来るので、良品へ
の置き換えが出来る。この例では、引き出し配線４８の
層と外部電極パッド３９の層とを別にしているので、電
極数の多いパッケージでも引き出し配線の妨げにならな
い。
【０１１２】実施例２０．次にこの発明の実施例２０を
説明する。図２４では本実施例のパッケージ製造方法に
用いるコアフレーム付き積層配線層の断面図である。図
において、３４，３５，３６，３７，３９，４２は、実
施例１２から１９までと同様のものである。本実施例で
は外部電極パッド３９の直下に対応する箇所のコアフレ
ーム４３及び樹脂層４４に、コンタクト用穴５０を設け
ている。
【０１１３】次に本実施例の動作について説明する。外
部電極パッド３９にテストプローブを当てることができ
るよう、外部電極パッド３９の直下に対応する箇所のコ
アフレーム４３及び樹脂層４４にコンタクト用穴５０を
設けている。したがって、本実施例では、「内部電極パ
ッド３５から外部電極３９までの配線が正常であるか」
を、内部電極パッド３５と外部電極パッド３９とにテス
トプローブを当ててチェックすることにより、知ること
ができる。
【０１１４】したがって、本実施例では、半導体素子を
搭載するまえに積層配線層３４の良否を知ることが出来
るので、不良の基板に良品の半導体素子を搭載してしま
うという無駄が防止できる。また半導体素子を搭載した
あとは外部電極パッド３９を通じて半導体素子の良否及
び接続の良否を知ることが出来るので、良品への置き換
えが出来る。また本実施例では引き出し配線を使わず外
部電極パッド３９に直接コンタクトできるので、外部電
極パッド３９からテスト用電極の間の引き出し配線の不
良を含むことがなく、より正確なテストが可能になる。
なお本実施例のコンタクト用穴の構成は、本実施例のよ
うな多層の積層配線層ではなく実施例１のようなリード
パターン７を有する半導体装置にも適用できることはも
ちろんである。
【０１１５】実施例２１．次にこの発明の実施例２１を
説明する。図２５は本実施例のパッケージ製造方法に用
いるコアフレー付き積層配線層の断面図である。図２５
において、３４，３５，３６，３７，３９，４２は、実
施例１２から２０までと同様のものである。本実施例で
は、引き出し配線４８をパッケージの外周部に引き出
し、テスト用電極４９に接続している。そして、テスト
用電極４９の直下に対応する箇所のコアフレーム４３及
び樹脂層４４に、コンタクト用穴５０を設けている。こ
のコンタクト用穴５０を使用して、内部電極パッド３５
とテスト用電極４９とにテストプローブを当ててチェッ
クすることにより、内部電極パッド３５と外部電極パッ
ド３９までの配線が正常かどうかをテストすることがで
きる。
【０１１６】よって、本実施例では、半導体素子を搭載
する前に積層配線層の良否を知ることが出来るので、不
良の基板に良品の半導体素子を搭載してしまうという無
駄が防止できる。また半導体素子を搭載したあとはテス
ト用電極４９を通じて半導体素子の良否および接続の良
否を知ることが出来るので、良品への置き換えが出来
る。実施例２０では外部電極パッド３９が露出している
ため、製造工程中の熱履歴により酸化し易く、半田ボー
ルの取り付け時に半田の濡れが悪くなるためこれを防ぐ
ために金メッキを施す必要があるが、本実施例では、半
田ボールを付ける工程までは外気に触れないので特にメ
ッキの必要はない。なお本実施例のコンタクト用穴の構
成は、本実施例のような多層の積層配線層ではなく実施
例１のようなリードパターン７を有する半導体装置にも
適用できることはもちろんである。
【０１１７】
【発明の効果】本発明による半導体装置では、封止樹脂
の下面にリードパターンを転写しているので、コア基板
が不要になり、半導体装置全体の薄型化が実現できると
共に、貫通スルーホールがないためにリークの問題がな
くなり信頼性が向上されるようになる。またリードパタ
ーンの下面に複数の外部電極と形成しているので、多ピ
ン化が可能になる。
【０１１８】また本発明による半導体装置では、封止樹
脂の下面に積層配線層を転写しているので、コア基板が
不要になり、半導体装置全体の薄型化が実現できると共
に、貫通スルーホールがないためにリークの問題がなく
なり信頼性が向上されるようになる。また積層配線層の
下面に複数の外部電極と形成しているので、多ピン化が
可能になる。
【０１１９】また本発明による半導体装置では、封止樹
脂の下面に固定されたリードフレームをそのままリード
パターンとして利用しているので、製造方法が容易にな
り低コスト化が可能になると共に、半導体装置の薄型化
と信頼性の向上が可能になる。
【０１２０】また本発明の半導体装置の製造方法では、
転写用基板にリードパターンを形成し、この転写用基板
の上側を半導体基板を含めて樹脂封止し、転写用基板を
除去するようにしているので、前記封止樹脂の下面にリ
ードパターンが形成され、このリードパターンの下面に
外部電極を多数形成することができるようになる。した
がって、多ピン化を可能にしながら、半導体装置の薄型
化と信頼性向上を図ることができるようになる。
【０１２１】また本発明の半導体装置の製造方法では、
転写用基板に積層配線層を形成し、この転写用基板の上
側を半導体基板を含めて樹脂封止し、転写用基板を除去
するようにしているので、前記封止樹脂の下面に積層配
線層が形成され、この積層配線層の下面に外部電極を多
数形成することができるようになる。したがって、多ピ
ン化を可能にしながら、半導体装置の薄型化と信頼性向
上を図ることができるようになる。
【０１２２】また本発明による半導体装置の製造方法で
は、半導体チップを覆うようにリードフレームの上側を
樹脂で封止し、このリードフレームの下面に複数の外部
電極を形成するようにしているので、半導体装置の製造
方法を従来と大きく変更することなく低コストで、薄型
で高信頼性の半導体装置を製造することができるように
なる。
【０１２３】また本発明の半導体装置の製造方法では、
前記転写用基板の熱硬化性樹脂層の上に前記リードパタ
ーンを形成してるので、リードパターンの転写性が向上
されるようになる。
【０１２４】また本発明の半導体装置の製造方法では、
前記熱硬化性樹脂層とフレーム基板との間に熱可塑性樹
脂層を介在させているので、熱硬化性樹脂層とフレーム
基板が剥離してしまうことがなくなり、リードパターン
の転写性がより向上されるようになる。
【０１２５】また本発明の半導体装置においては、前記
半導体基板と前記リードフレームから成るリードパター
ンとを接続するための接合層を、前記半導体基板と前記
リードパターンとの間に形成することにより、ワイヤー
ボンドが不可能な場合でも、リードフレームをリードパ
ターンとして使用できるようになる。
【０１２６】また本発明の半導体装置においては、前記
封止樹脂とリードパターンの下面を樹脂でコーティング
するようにすることにより、外部電極の位置を制御でき
ると共に外部電極の半田流れを防ぐことができ、またこ
の樹脂コーティングによりリードパターンが保護される
ようになる。
【０１２７】また本発明の半導体装置においては、前記
封止樹脂とリードパターンの下面を封止樹脂で覆うこと
により、外部電極の位置を制御できると共に外部電極の
半田流れを防ぐことができ、またこの封止樹脂によりリ
ードパターンが保護されるようになる。
【０１２８】また本発明の半導体装置においては、前記
半導体基板の裏面を封止樹脂から露出することにより、
半導体装置の放熱性が向上させられるようになる。
【０１２９】また本発明の半導体装置においては、前記
の露出された半導体基板の裏面に放熱フィン又は放熱板
を備えることにより、半導体装置の放熱性が向上させら
れるようになる。
【０１３０】また本発明の半導体装置においては、前記
リードパターンを封止樹脂の外部まで引き伸ばしてテス
トパッドを形成すことにより、樹脂封止前のテスト・バ
ーインが可能になる。
【０１３１】また本発明の半導体装置においては、前記
封止樹脂の内部に、複数個の半導体基板又は電子部品を
埋設させるようにすることにより、半導体装置のより一
層の高密度実装が可能になる。
【０１３２】また本発明の半導体装置においては、前記
リードパターン上の、リードパターンと外部電極又は半
導体基板との接続のための接合層が形成された接合領域
以外の領域に、絶縁材料から成る保護膜を形成するよう
にすることにより、接合層の半田流れを防止すると共に
接合層の形状や高さを制御することができるようにな
る。
【０１３３】また本発明の半導体装置においては、前記
リードパターンの、リードパターンと外部電極又は半導
体基板との接続のための接合層が形成された接合領域の
上に、めっき層を形成するようにすることにより、接合
層の拡散を防止すると共に接合層の形状や高さを制御す
ることができるようになる。
【０１３４】また本発明の半導体装置においては、前記
半導体基板上に、ボンディングパッドと外部電極又はリ
ードパターンとを電気的に接続するための下地金属層を
形成することにより、ボンディングパッドのサイズを小
さくすることができるようになり、半導体装置のより一
層の小型化が可能になる。
【０１３５】また本発明の半導体装置において、前記リ
ードパターン上に、パッケージに剛性を持たせるための
枠フレームを接着させることにより、パッケージの剛性
を高められるようになる。また、枠フレームを、パッケ
ージが搭載される実装基板の熱膨張率に近い熱膨張率の
材質で構成することにより、実装信頼性を高められるよ
うになる。
【０１３６】また本発明の半導体装置において、前記多
層の積層配線層上に、パッケージに剛性を持たせるため
の枠フレームを接着させることにより、パッケージの剛
性を高められるようになる。また、枠フレームを、パッ
ケージが搭載される実装基板の熱膨張率に近い熱膨張率
の材質で構成することにより、実装信頼性を高められる
ようになる。
【０１３７】また本発明の半導体装置の製造方法におい
ては、リードパターンと半導体基板を接合した後に、前
記半導体基板を囲むように枠フレームを前記リードパタ
ーン上に接着するようにしているので、この枠フレーム
によりパッケージの剛性が高められるようになる。ま
た、枠フレームを、パッケージが搭載される実装基板の
熱膨張率に近い熱膨張率の材質で構成することにより、
実装信頼性を高められるようになる。
【０１３８】また本発明の半導体装置の製造方法におい
ては、積層配線層と半導体基板を接合した後に、前記半
導体基板を囲むように枠フレームを前記積層配線層上に
接着するようにしているので、この枠フレームによりパ
ッケージの剛性が高められるようになる。また、枠フレ
ームを、パッケージが搭載される実装基板の熱膨張率に
近い熱膨張率の材質で構成することにより、実装信頼性
を高められるようになる。
【０１３９】さらに本発明の半導体装置の製造方法にお
いて、前記転写用基板の外部電極パッドの下の位置に、
コンタクト用穴を形成することにより、外部電極パッド
と外部電極パッドとの配線のテストが容易にできるよう
になる。
【０１４０】さらに本発明の半導体装置の製造方法にお
いては、前記転写用基板の内部電極パッドと電気的に接
続されたテスト用電極パッドの下の位置に、コンタクト
用穴を形成することにより、テスト用電極パッドと内部
電極パッドとの配線のテストが容易にできるようにな
る。
【図面の簡単な説明】
【図１】 実施例１の半導体装置の概略を示す斜視図で
ある。
【図２】 実施例１の半導体装置の電気的接続部分の拡
大断面図である。
【図３】 実施例１の半導体装置の製造方法を示す断面
図である。
【図４】 実施例１で用いる転写用基板の断面図であ
る。
【図５】 実施例２の半導体装置の断面図である。
【図６】 実施例２の半導体装置の下面から見た平面図
である。
【図７】 実施例２の一応用例を示す実施例３の半導体
装置の断面図である。
【図８】 実施例１〜３の一応用例である実施例４の半
導体装置の断面図である。
【図９】 実施例１〜３の一応用例である実施例５の半
導体装置の断面図である。
【図１０】 実施例１と３の一応用例である実施例６の
半導体装置の断面図である。
【図１１】 実施例１〜３の一応用例である実施例７の
転写用基板除去前の半導体装置の断面図である。
【図１２】 実施例１〜３の一応用例である実施例８の
半導体装置の断面図である。
【図１３】 実施例１〜３の一応用例である実施例９の
接合層近傍の断面拡大図である。
【図１４】 実施例１〜３の一応用例である実施例１０
の接合層近傍の断面図拡大図である。
【図１５】 実施例１〜３の一応用例である実施例１１
のボンディングパッド近傍の断面拡大図である。
【図１６】 この発明の実施例１２の半導体装置を示す
断面図である。
【図１７】 この発明の実施例１３の半導体装置を示す
断面図である。
【図１８】 この発明の実施例１４の半導体装置を示す
断面図である。
【図１９】 この発明の実施例１５の半導体装置を示す
断面図である。
【図２０】 この発明の実施例１６の半導体装置を示す
断面図である。
【図２１】 この発明の実施例１７の半導体装置の製造
方法を示す断面図である。
【図２２】 この発明の実施例１８の半導体装置の製造
方法を示す断面図である。
【図２３】 この発明の実施例１９の半導体装置の製造
に用いるフレーム材料を示す断面図である。
【図２４】 この発明の実施例２０の半導体装置の製造
に用いるフレーム材料を示す断面図である。
【図２５】 この発明の実施例２１の半導体装置の製造
に用いるフレーム材料を示す断面図である。
【図２６】 （ａ）は従来の半導体装置を示す斜視図、
（ｂ）はその部分断面図である。
【図２７】 従来の半導体装置の製造工程を示す図であ
る。
【図２８】 従来の半導体装置を示す断面図である。
【図２９】 従来の半導体装置を示す断面図である。
【図３０】 従来の半導体装置を示す断面図である。
【符号の説明】
１ 半導体基板 ２ ボンディングパッド ３ 絶縁層 ４ 下地金属層 ５ 保護膜 ６ 接合層 ７，７ｂ リードパターン ７ａ リードフレームのダイパッド部 ７ｃ ダイパッド吊りリード ７ｄ テストパッド ８，８ａ，８ｂ，４１ 封止樹脂 ９ 外部電極 １０ 転写用基板 １６ 金属基板 １７ 熱可塑性樹脂層 １８ 熱硬化性樹脂層 １９ 金属細線 ２０ 樹脂コート ２１，３７ 絶縁層 ２２ めっき層 ３１ 半導体素子 ３２ 突起電極 ３４ 積層配線層 ３５ 内部電極パッド ３６ 配線 ３９ 外部電極パッド ４０ 半田ボール ４２ ソルダーレジスト ４３ コアフレーム ４４ 樹脂層 ４５ 枠フレーム ４９ テスト用電極 ５０ コンタクト用穴 ５１ 放熱板 ５３ チップ部品
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/14

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板を封止するための封止樹脂
    と、この封止樹脂の下面に転写されたリードパターン
    と、このリードパターンの下面に形成された複数の外部
    電極と、を含む半導体装置。
  2. 【請求項２】 半導体基板を封止するための封止樹脂
    と、この封止樹脂の下面に転写された多層の積層配線層
    と、この積層配線層の下面に形成された複数の外部電極
    と、を含む半導体装置。
  3. 【請求項３】 半導体基板を封止するための封止樹脂
    と、この封止樹脂の下面に固定されたリードフレームか
    ら成るリードパターンと、このリードパターンの下面に
    形成された複数の外部電極と、を含む半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置の製造方法で
    あって、 転写用基板にリードパターンを形成する工程と、 このリードパターンを形成した転写用基板の上に半導体
    基板を接合する工程と、 前記半導体基板を覆うように前記転写用基板の上側を樹
    脂封止する工程と、 前記の封止樹脂及び半導体基板に前記リードパターンを
    接着させたまま前記転写用基板だけを除去する工程と、
    から成る半導体装置の製造方法。
  5. 【請求項５】 請求項２記載の半導体装置の製造方法で
    あって、 転写用基板に多層の積層配線層を形成する工程と、 この積層配線層を形成した転写用基板の上に半導体基板
    を接合する工程と、 前記半導体基板を覆うように転写用基板の上側を樹脂封
    止する工程と、 前記の封止樹脂及び半導体基板に前記積層配線層を接着
    させたまま前記転写用基板だけを除去する工程と、から
    成る半導体装置の製造方法。
  6. 【請求項６】 請求項３記載の半導体装置の製造方法で
    あって、 リードフレームに半導体基板をダイボンドしてこれらを
    接続する工程と、 前記半導体チップを覆うように前記リードフレームの上
    側を樹脂で封止する工程と、 前記リードフレームの下面に複数の外部電極を形成する
    工程と、から成る半導体装置の製造方法。
  7. 【請求項７】 請求項４又は５記載の半導体装置の製造
    方法であって、前記転写用基板は、熱硬化性樹脂層を含
    み、この熱硬化性樹脂層の上に前記リードパターンが形
    成されていることを特徴とする、半導体装置の製造方
    法。
  8. 【請求項８】 請求項７記載の半導体装置の製造方法で
    あって、前記熱硬化性樹脂層は、熱可塑性樹脂層を介し
    てフレーム基板上に積層されていることを特徴とする、
    半導体装置の製造方法。
  9. 【請求項９】 請求項３記載の半導体装置において、前
    記半導体基板と前記リードフレームから成るリードパタ
    ーンとを接続するための接合層が、前記半導体基板と前
    記リードパターンとの間に形成されている半導体装置。
  10. 【請求項１０】 請求項１，２，３又は９記載の半導体
    装置において、前記封止樹脂とリードパターンの下面
    が、樹脂でコーティングされている半導体装置。
  11. 【請求項１１】 請求項１，２，３又は９記載の半導体
    装置において、前記封止樹脂とリードパターンの下面
    が、封止樹脂で覆われている半導体装置。
  12. 【請求項１２】 請求項１，２，３，９，１０又は１１
    記載の半導体装置において、前記半導体基板の裏面が封
    止樹脂から露出されている半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、前記の露出された半導体基板の裏面に、放熱フィン
    又は放熱板が備えられている半導体装置。
  14. 【請求項１４】 請求項１，２，３，９，１０，１１，
    １２又は１３記載の半導体装置において、前記リードパ
    ターンが封止樹脂の外部まで引き伸ばされることにより
    テストパッドが形成されている半導体装置。
  15. 【請求項１５】 請求項１，２，３，９，１０，１１，
    １２，１３又は１４記載の半導体装置において、前記封
    止樹脂の内部には、複数個の半導体基板又は電子部品が
    埋設されている半導体装置。
  16. 【請求項１６】 請求項１，２，３，９，１０，１１，
    １２，１３，１４又は１５記載の半導体装置において、
    前記リードパターン上の、リードパターンと外部電極又
    は半導体基板との接続のための接合層が形成された接合
    領域以外の領域には、絶縁材料から成る保護膜が形成さ
    れている半導体装置。
  17. 【請求項１７】 請求項１，２，３，９，１０，１１，
    １２，１３，１４，１５又は１６記載の半導体装置にお
    いて、前記リードパターンの、リードパターンと外部電
    極又は半導体基板との接続のための接合層が形成された
    接合領域の上に、めっき層が形成されている半導体装
    置。
  18. 【請求項１８】 請求項１，２，３，９，１０，１１，
    １２，１３，１４，１５，１６又は１７記載の半導体装
    置において、前記半導体基板上には、ボンディングパッ
    ドと外部電極又はリードパターンとを電気的に接続する
    ための下地金属層が形成されている半導体装置。
  19. 【請求項１９】 請求項１，３，９，１０，１１，１
    ２，１３，１４，１５，１６，１７又は１８記載の半導
    体装置において、前記リードパターン上には、パッケー
    ジに剛性を持たせるための枠フレームが接着されている
    半導体装置。
  20. 【請求項２０】 請求項２記載の半導体装置において、
    前記多層の積層配線層上には、パッケージに剛性を持た
    せるための枠フレームが接着されている半導体装置。
  21. 【請求項２１】 請求項１９記載の半導体装置の製造方
    法であって、 転写用基板にリードパターンを形成する工程と、 このリードパターンを形成した転写用基板の上に半導体
    基板を接合する工程と、 前記半導体基板を囲むように枠フレームを前記リードパ
    ターン上に接着する工程と、 前記半導体基板を覆うように前記転写用基板の上側を樹
    脂封止する工程と、 前記の封止樹脂及び半導体基板に前記リードパターンを
    接着させたまま前記転写用基板だけを除去する工程と、
    から成る半導体装置の製造方法。
  22. 【請求項２２】 請求項２０記載の半導体装置の製造方
    法であって、 転写用基板に多層の積層配線層を形成する工程と、 この積層配線層を形成した転写用基板の上に半導体基板
    を接合する工程と、 前記半導体基板を囲むように枠フレームを前記積層配線
    層上に接着する工程と、 前記半導体基板を覆うように前記転写用基板の上側を樹
    脂封止する工程と、 前記の封止樹脂及び半導体基板に前記積層配線層を接着
    させたまま前記転写用基板だけを除去する工程と、から
    成る半導体装置の製造方法。
  23. 【請求項２３】 請求項４，５，６，７，８，２１又は
    ２２記載の半導体装置の製造方法において、前記転写用
    基板には、外部電極パッドの下の位置にコンタクト用穴
    が形成されている半導体装置の製造方法。
  24. 【請求項２４】 請求項４，５，６，７，８，２１又は
    ２２記載の半導体装置の製造方法において、前記転写用
    基板には、内部電極パッドと電気的に接続されたテスト
    用電極パッドの下の位置にコンタクト用穴が形成されて
    いる半導体装置の製造方法。
JP31064394A 1994-12-14 1994-12-14 半導体装置及びその製造方法 Expired - Fee Related JP3400877B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP31064394A JP3400877B2 (ja) 1994-12-14 1994-12-14 半導体装置及びその製造方法
US08/571,604 US5969426A (en) 1994-12-14 1995-12-13 Substrateless resin encapsulated semiconductor device
US09/360,484 US6071755A (en) 1994-12-14 1999-07-23 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31064394A JP3400877B2 (ja) 1994-12-14 1994-12-14 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH08167629A true JPH08167629A (ja) 1996-06-25
JP3400877B2 JP3400877B2 (ja) 2003-04-28

Family

ID=18007723

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31064394A Expired - Fee Related JP3400877B2 (ja) 1994-12-14 1994-12-14 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US5969426A (ja)
JP (1) JP3400877B2 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151622A (ja) * 2000-11-09 2002-05-24 Sumitomo Metal Electronics Devices Inc 半導体回路部品及びその製造方法
US6562662B2 (en) 1998-11-05 2003-05-13 International Business Machines Corporation Electronic package with bonded structure and method of making
JP2005251780A (ja) * 2004-03-01 2005-09-15 Matsushita Electric Ind Co Ltd 半導体回路部品およびその製造方法
US7138064B2 (en) 2002-02-15 2006-11-21 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7217999B1 (en) 1999-10-05 2007-05-15 Nec Electronics Corporation Multilayer interconnection board, semiconductor device having the same, and method of forming the same as well as method of mounting the semiconductor chip on the interconnection board
KR100720049B1 (ko) * 1999-04-15 2007-05-18 신꼬오덴기 고교 가부시키가이샤 다층 배선판 및 그 제조 방법
JP2008283226A (ja) * 2000-10-18 2008-11-20 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
US7800233B2 (en) 2005-07-26 2010-09-21 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7944039B2 (en) 2008-04-03 2011-05-17 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
EP2287897A3 (en) * 1996-05-27 2011-11-02 Dai Nippon Printing Co., Ltd. Circuit member for semiconductor device, semiconductor device using the same, and process for producing said circuit member and said semiconductor device
US8114766B1 (en) 2005-09-19 2012-02-14 Renesas Electronics Corporation Method for manufacturing semiconductor device
JP2012084761A (ja) * 2010-10-14 2012-04-26 Fujitsu Ltd 半導体装置及びその製造方法
US10398027B2 (en) 2017-12-08 2019-08-27 Shinko Electric Industries Co., Ltd. Wiring board

Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6881611B1 (en) * 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
CN1420538A (zh) * 1996-07-12 2003-05-28 富士通株式会社 半导体装置的制造方法和半导体装置及其装配方法
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6127724A (en) * 1996-10-31 2000-10-03 Tessera, Inc. Packaged microelectronic elements with enhanced thermal conduction
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
TW378345B (en) 1997-01-22 2000-01-01 Hitachi Ltd Resin package type semiconductor device and manufacturing method thereof
US5891753A (en) * 1997-01-24 1999-04-06 Micron Technology, Inc. Method and apparatus for packaging flip chip bare die on printed circuit boards
WO1998043289A1 (en) 1997-03-21 1998-10-01 Seiko Epson Corporation Semiconductor device, film carrier tape, and method for manufacturing them
WO1999000842A1 (en) * 1997-06-26 1999-01-07 Hitachi Chemical Company, Ltd. Substrate for mounting semiconductor chips
US6252639B1 (en) * 1997-08-25 2001-06-26 Harris Corporation Vibration and shock resistant liquid crystal display and associated methods
US6317333B1 (en) * 1997-08-28 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Package construction of semiconductor device
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JPH11186326A (ja) * 1997-12-24 1999-07-09 Shinko Electric Ind Co Ltd 半導体装置
US6297565B1 (en) 1998-03-31 2001-10-02 Altera Corporation Compatible IC packages and methods for ensuring migration path
US8330270B1 (en) 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6194782B1 (en) * 1998-06-24 2001-02-27 Nortel Networks Limited Mechanically-stabilized area-array device package
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
WO2000007242A1 (de) * 1998-07-28 2000-02-10 Infineon Technologies Ag Leiterbahnrahmen, platine mit leiterbahnrahmen und verfahren zur herstellung eines leiterbahnrahmens
JP3832102B2 (ja) * 1998-08-10 2006-10-11 ソニー株式会社 半導体装置の製造方法
US6224711B1 (en) * 1998-08-25 2001-05-01 International Business Machines Corporation Assembly process for flip chip package having a low stress chip and resulting structure
US6486544B1 (en) 1998-09-09 2002-11-26 Seiko Epson Corporation Semiconductor device and method manufacturing the same, circuit board, and electronic instrument
JP3171176B2 (ja) * 1998-12-15 2001-05-28 日本電気株式会社 半導体装置およびボール・グリッド・アレイ製造方法
US6396136B2 (en) * 1998-12-31 2002-05-28 Texas Instruments Incorporated Ball grid package with multiple power/ground planes
JP4036555B2 (ja) * 1999-01-14 2008-01-23 松下電器産業株式会社 実装構造体の製造方法および実装構造体
US6784541B2 (en) * 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
WO2000059036A1 (en) * 1999-03-26 2000-10-05 Hitachi, Ltd. Semiconductor module and method of mounting
US6221693B1 (en) * 1999-06-14 2001-04-24 Thin Film Module, Inc. High density flip chip BGA
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
US6261869B1 (en) * 1999-07-30 2001-07-17 Hewlett-Packard Company Hybrid BGA and QFP chip package assembly and process for same
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
JP2001244376A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置
US6949822B2 (en) * 2000-03-17 2005-09-27 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6876052B1 (en) 2000-05-12 2005-04-05 National Semiconductor Corporation Package-ready light-sensitive integrated circuit and method for its preparation
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
TW507352B (en) * 2000-07-12 2002-10-21 Hitachi Maxell Semiconductor module and producing method therefor
JP2002033411A (ja) * 2000-07-13 2002-01-31 Nec Corp ヒートスプレッダ付き半導体装置及びその製造方法
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
US6471525B1 (en) * 2000-08-24 2002-10-29 High Connection Density, Inc. Shielded carrier for land grid array connectors and a process for fabricating same
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置
CN1184684C (zh) * 2000-10-05 2005-01-12 三洋电机株式会社 半导体装置和半导体模块
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
US6798078B2 (en) * 2000-12-14 2004-09-28 Yamaha Hatsudoki Kabushiki Kaisha Power control device with semiconductor chips mounted on a substrate
US6632704B2 (en) * 2000-12-19 2003-10-14 Intel Corporation Molded flip chip package
US20020110956A1 (en) * 2000-12-19 2002-08-15 Takashi Kumamoto Chip lead frames
KR20020058209A (ko) * 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
SG95637A1 (en) 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
JP2003007962A (ja) * 2001-06-19 2003-01-10 Toshiba Corp 半導体積層モジュール
US7057294B2 (en) * 2001-07-13 2006-06-06 Rohm Co., Ltd. Semiconductor device
JP4595265B2 (ja) * 2001-08-13 2010-12-08 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP2003152021A (ja) * 2001-11-09 2003-05-23 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TW517360B (en) * 2001-12-19 2003-01-11 Ind Tech Res Inst Enhanced type wafer level package structure and its manufacture method
TW530363B (en) * 2001-12-27 2003-05-01 Advanced Semiconductor Eng Ball grid array package and method for testing the same
DE10205208A1 (de) * 2002-02-08 2003-09-18 Conti Temic Microelectronic Schaltungsanordnung mit einer mit einem programmierbaren Speicherelement bestückten Leiterplatte
US6509582B1 (en) * 2002-03-27 2003-01-21 Fairchild Semiconductor Corporation Semiconductor pad construction enabling pre-bump probing by planarizing the post-sort pad surface
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6809337B2 (en) * 2002-04-22 2004-10-26 Intel Corporation Liquid crystal display devices having fill holes and electrical contacts on the back side of the die
US7329563B2 (en) * 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
US6734039B2 (en) 2002-09-06 2004-05-11 Advanpack Solutions Pte Ltd. Semiconductor chip grid array package design and method of manufacture
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
JP3952963B2 (ja) * 2003-02-21 2007-08-01 ヤマハ株式会社 半導体装置及びその製造方法
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
JP3789443B2 (ja) * 2003-09-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置
TWI233677B (en) * 2003-10-28 2005-06-01 Advanced Semiconductor Eng Ball grid array package and method thereof
US20050093181A1 (en) * 2003-11-04 2005-05-05 Brandenburg Scott D. Heat sinkable package
US6919635B2 (en) * 2003-11-04 2005-07-19 International Business Machines Corporation High density microvia substrate with high wireability
US7100814B2 (en) * 2004-02-18 2006-09-05 Cardiac Pacemakers, Inc. Method for preparing integrated circuit modules for attachment to printed circuit substrates
DE102004027074B4 (de) * 2004-06-02 2009-06-04 Infineon Technologies Ag Verfahren zur Herstellung eines BGA (Ball Grid Array)-Bauteils mit einer dünnen metallischen Kühlfolie
US6940183B1 (en) * 2004-06-04 2005-09-06 Lu-Chen Hwan Compound filled in lead IC packaging product
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
US20060028228A1 (en) * 2004-08-05 2006-02-09 Bor-Doou Rong Test pads for IC chip
US7268012B2 (en) * 2004-08-31 2007-09-11 Micron Technology, Inc. Methods for fabrication of thin semiconductor assemblies including redistribution layers and packages and assemblies formed thereby
US7160755B2 (en) * 2005-04-18 2007-01-09 Freescale Semiconductor, Inc. Method of forming a substrateless semiconductor package
CN101278394B (zh) 2005-10-03 2010-05-19 罗姆股份有限公司 半导体装置
JP2007115957A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置及びその製造方法
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7323968B2 (en) * 2005-12-09 2008-01-29 Sony Corporation Cross-phase adapter for powerline communications (PLC) network
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7330353B2 (en) * 2006-06-26 2008-02-12 International Business Machines Corporation Modular heat sink fin modules for CPU
US8030138B1 (en) * 2006-07-10 2011-10-04 National Semiconductor Corporation Methods and systems of packaging integrated circuits
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
US20080123335A1 (en) * 2006-11-08 2008-05-29 Jong Kun Yoo Printed circuit board assembly and display having the same
TWI353661B (en) * 2007-04-09 2011-12-01 Unimicron Technology Corp Circuit board structure capable of embedding semic
US8129229B1 (en) 2007-11-10 2012-03-06 Utac Thai Limited Method of manufacturing semiconductor package containing flip-chip arrangement
JP5079475B2 (ja) * 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
US7749809B2 (en) * 2007-12-17 2010-07-06 National Semiconductor Corporation Methods and systems for packaging integrated circuits
JP5110441B2 (ja) * 2008-01-15 2012-12-26 大日本印刷株式会社 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置
US8048781B2 (en) * 2008-01-24 2011-11-01 National Semiconductor Corporation Methods and systems for packaging integrated circuits
WO2010013470A1 (ja) * 2008-07-31 2010-02-04 三洋電機株式会社 半導体モジュールおよび半導体モジュールを備える携帯機器
US8361840B2 (en) * 2008-09-24 2013-01-29 Eastman Kodak Company Thermal barrier layer for integrated circuit manufacture
US7884462B2 (en) * 2008-09-30 2011-02-08 Inpaq Technology Co., Ltd. Insulation covering structure for a semiconductor element with a single die dimension and a manufacturing method thereof
JP5293469B2 (ja) * 2009-07-13 2013-09-18 大日本印刷株式会社 半導体装置用複合配線部材および樹脂封止型半導体装置
JP2011029287A (ja) * 2009-07-22 2011-02-10 Renesas Electronics Corp プリント配線基板、半導体装置及びプリント配線基板の製造方法
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
TWI395311B (zh) * 2009-10-28 2013-05-01 Inpaq Technology Co Ltd 單一晶粒尺寸半導體元件封裝絕緣批覆結構及其製程（二）
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
CN102097406B (zh) * 2009-12-11 2012-10-03 佳邦科技股份有限公司 单一晶粒尺寸半导体元件封装绝缘批覆结构及批覆方法
US8897046B2 (en) * 2009-12-25 2014-11-25 Rohm Co., Ltd. DC voltage conversion module, semiconductor module, and method of making semiconductor module
US8278756B2 (en) * 2010-02-24 2012-10-02 Inpaq Technology Co., Ltd. Single chip semiconductor coating structure and manufacturing method thereof
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
JP2012009713A (ja) * 2010-06-25 2012-01-12 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体パッケージの製造方法
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US9263374B2 (en) * 2010-09-28 2016-02-16 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US20120098114A1 (en) * 2010-10-21 2012-04-26 Nokia Corporation Device with mold cap and method thereof
JP2012114241A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体チップおよび半導体装置
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
JP5502139B2 (ja) * 2012-05-16 2014-05-28 日本特殊陶業株式会社 配線基板
CN104882386B (zh) 2014-02-27 2019-03-01 恩智浦美国有限公司 半导体器件格栅阵列封装
US9508703B2 (en) 2014-04-30 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked dies with wire bonds and method
US9875988B2 (en) * 2015-10-29 2018-01-23 Semtech Corporation Semiconductor device and method of forming DCALGA package using semiconductor die with micro pillars

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01179334A (ja) * 1988-01-05 1989-07-17 Citizen Watch Co Ltd 半導体素子の実装方法
JPS6479334A (en) * 1988-03-28 1989-03-24 Nippon Mining Co Material for piezoelectric vibrator case
JPH03250649A (ja) * 1990-02-28 1991-11-08 Nec Corp 多層有機フィルム回路基板
JP3150351B2 (ja) * 1991-02-15 2001-03-26 株式会社東芝 電子装置及びその製造方法
JP3111590B2 (ja) * 1992-02-14 2000-11-27 株式会社日立製作所 多層回路の製造方法
JP3480950B2 (ja) * 1992-04-02 2003-12-22 新光電気工業株式会社 半導体装置と半導体装置用フイルムキャリア
US5313365A (en) * 1992-06-30 1994-05-17 Motorola, Inc. Encapsulated electronic package
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US5394009A (en) * 1993-07-30 1995-02-28 Sun Microsystems, Inc. Tab semiconductor package with cushioned land grid array outer lead bumps
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
JP3073644B2 (ja) * 1993-12-28 2000-08-07 株式会社東芝 半導体装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2287897A3 (en) * 1996-05-27 2011-11-02 Dai Nippon Printing Co., Ltd. Circuit member for semiconductor device, semiconductor device using the same, and process for producing said circuit member and said semiconductor device
US6562662B2 (en) 1998-11-05 2003-05-13 International Business Machines Corporation Electronic package with bonded structure and method of making
KR100720049B1 (ko) * 1999-04-15 2007-05-18 신꼬오덴기 고교 가부시키가이샤 다층 배선판 및 그 제조 방법
US8008130B2 (en) 1999-10-05 2011-08-30 Renesas Electronics Corporation Multilayer interconnection board, semiconductor device having the same, and method of forming the same as well as method of mounting the semicondutor chip on the interconnection board
US7217999B1 (en) 1999-10-05 2007-05-15 Nec Electronics Corporation Multilayer interconnection board, semiconductor device having the same, and method of forming the same as well as method of mounting the semiconductor chip on the interconnection board
JP2008283226A (ja) * 2000-10-18 2008-11-20 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP4589519B2 (ja) * 2000-11-09 2010-12-01 ルネサスエレクトロニクス株式会社 半導体回路部品の製造方法
JP2002151622A (ja) * 2000-11-09 2002-05-24 Sumitomo Metal Electronics Devices Inc 半導体回路部品及びその製造方法
US7138064B2 (en) 2002-02-15 2006-11-21 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2005251780A (ja) * 2004-03-01 2005-09-15 Matsushita Electric Ind Co Ltd 半導体回路部品およびその製造方法
US7800233B2 (en) 2005-07-26 2010-09-21 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US8058165B2 (en) 2005-07-26 2011-11-15 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8114766B1 (en) 2005-09-19 2012-02-14 Renesas Electronics Corporation Method for manufacturing semiconductor device
US7944039B2 (en) 2008-04-03 2011-05-17 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
JP2012084761A (ja) * 2010-10-14 2012-04-26 Fujitsu Ltd 半導体装置及びその製造方法
US10398027B2 (en) 2017-12-08 2019-08-27 Shinko Electric Industries Co., Ltd. Wiring board

Also Published As

Publication number Publication date
US5969426A (en) 1999-10-19
US6071755A (en) 2000-06-06
JP3400877B2 (ja) 2003-04-28

Similar Documents

Publication Publication Date Title
JP3400877B2 (ja) 半導体装置及びその製造方法
JP3578770B2 (ja) 半導体装置
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
US6734552B2 (en) Enhanced thermal dissipation integrated circuit package
KR100384260B1 (ko) 반도체장치 및 그 제조방법
US6060778A (en) Ball grid array package
US5567656A (en) Process for packaging semiconductor device
US7015072B2 (en) Method of manufacturing an enhanced thermal dissipation integrated circuit package
KR100424058B1 (ko) 반도체장치 및 그의 제조방법
JP2825083B2 (ja) 半導体素子の実装構造
JP2768650B2 (ja) ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ
US7790515B2 (en) Semiconductor device with no base member and method of manufacturing the same
JP2003522401A (ja) 積層型集積回路パッケージ
JPH11204720A (ja) 半導体装置及びその製造方法
JP2002026198A (ja) 半導体装置及びその製造方法
JPH10116935A (ja) 半導体装置及びその製造方法
JP2003017518A (ja) 混成集積回路装置の製造方法
US6558981B2 (en) Method for making an encapsulated semiconductor chip module
JPH1197573A (ja) 半導体パッケージ
KR100363933B1 (ko) 반도체 장치 및 반도체 장치의 제조공정
JPH0864635A (ja) 半導体装置
JP3293202B2 (ja) 半導体装置及びその製造方法
KR100610916B1 (ko) 반도체패키지
JP3337911B2 (ja) 半導体装置及びその製造方法
JPH08153826A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030204

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090221

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090221

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120221

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130221

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees