TWI395311B - 單一晶粒尺寸半導體元件封裝絕緣批覆結構及其製程（二） - Google Patents

Description

單一晶粒尺寸半導體元件封裝絕緣批覆結構及其製程(二)

本發明係有關於一種單一晶粒尺寸半導體元件絕緣批覆結構及其方法，尤指一種具有絕緣批覆結構之單一晶粒尺寸半導體元件。

隨著半導體製程技術能力不斷向上提升，半導體晶片的功能日益強大，以致半導體晶片訊號的傳輸量逐漸增加，晶片的腳數亦隨之增加；進而使封裝技術必須隨著技術的演進而不斷提升。半導體封裝提供積體電路保護、散熱、及電路導通等功能，習知技術除高階封裝技術，如球柵陣列封裝(Ball Grid Array，BGA)、覆晶封裝(Flip-Chip，FC)、及多晶片模組(Multi Chip Module，MCM)，最常用的還是導線架封裝方式，其主要以黏晶(Die Bond)、焊線(Wired Bond)、封裝(Molding)、及印字(Marking)等製程將元件進行封裝。

然，本案發明人為了解決傳統採用導線架封裝，利用黏晶、焊線、及封裝製程等，所衍生出的問題，例如封裝製程繁瑣複雜且耗費時間，造成成本提高等等，提出一種直接在元件本體上製作具有焊接介面及批覆結構的電子元件。而發明人又更進一步針對各種不同態樣的電子元件進行研究、開發，以期能廣泛地應用上述的具有焊接介面及批覆結構的電子元件，進以提高產業界的製程水準及增進元件的可靠度。

緣是，本發明人有感傳統缺失之可改善以及提高前一發明的可應用性，特提出一種設計合理且有效改善上述缺失之本發明。

本發明之主要目的，在於提供一種單一晶粒尺寸半導體元件絕緣批覆方法及其絕緣批覆結構，該絕緣批覆結構可包覆元件之側面(非導接側面)，且在導接側面上形成端電極等具有導電性及可焊接性的結構，以提供該元件較佳的保護性，且更可以直接將成品焊接固定於電路基板上。

為了達成上述之目的，本發明係提供單一晶粒尺寸半導體元件絕緣批覆方法，步驟如下：提供一單一晶粒尺寸半導體元件，其具有三組兩兩相對的側面，且該三組中之其中一組相對的側面上分別具有一金屬引線區域，此金屬引線區域位於晶圓用於製程加工的上下面，此製程加工包含微影、薄膜沉積、蝕刻、摻雜等，而兩金屬墊係分別設置於該金屬引線區域上；利用一治具以遮蔽該兩金屬墊的其中之一及其所對應之該金屬引線區域；進行一批覆步驟，以形成一絕緣批覆層於該單一晶粒尺寸半導體元件上；進行一移除步驟，以裸露被該絕緣批覆層所覆蓋之該金屬墊；以及形成兩端電極，其分別覆蓋於該兩金屬墊及金屬引線區域，藉此可形成一單一晶粒尺寸半導體元件絕緣批覆結構，以提供元件更佳之保護功能，並簡化元件與基板的固接製程。

本發明亦提供一種依上述方法所製得之單一晶粒尺寸半導體元件絕緣批覆結構，其包括：一單一晶粒尺寸半導體元件，該單一晶粒尺寸半導體元件具有三組兩兩相對的側面，且該三組中之其中一組相對的側面上分別具有一金屬引線區域，此金屬引線區域位於晶圓用於製程加工的上下面，此製程加工包含微影、薄膜沉積、蝕刻、摻雜等，而兩金屬墊係分別設置於該金屬引線區域上；一絕緣批覆層，其覆蓋於該單一晶粒尺寸半導體元件之另外兩組不具有該金屬墊之側面上；以及兩端電極，其分別覆蓋於該兩金屬墊及金屬引線區域。

本發明具有以下有益的效果：本發明提出之絕緣批覆方法，可應用於多種態樣之單一晶粒尺寸半導體元件，例如在一實施例中，該單一晶粒尺寸半導體元件的金屬墊係設於相對的上頂面及下底面，此上頂面及下底面同時為矽晶圓用於製程加工的上下面；而在另一實施例中，該單一晶粒尺寸半導體元件的金屬墊係設於相對的上頂面及下底面，此上頂面及下底面同時為矽晶圓用於製程加工的上下面，此製程加工包含微影、薄膜沉積、蝕刻、摻雜等，此兩金屬墊並靠近相對的左右兩側面；換言之，本發明可依照元件態樣的不同，調整製程順序或條件參數，以在元件的非導接表面(即不具有金屬墊的表面)形成絕緣批覆層，並於金屬墊上形成具有焊接性的端電極及連接層，使半導體元件可直接固接於電路基板上，以解決傳統封裝製程所衍生出的問題。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。

請參閱第一圖及第二D圖，本發明係提供一種單一晶粒尺寸半導體元件絕緣批覆方法及其批覆結構，該批覆製程所製成的元件可以直接與電路板進行電性連接，而不需透過打線等方式，故可簡化後續製程的複雜度，其批覆製程包括如下步驟(請同時參閱第二圖至第二C圖)：步驟S101：如第一A圖所示，提供一單一晶粒尺寸半導體元件1，此實施例中該單一晶粒尺寸半導體元件1為一六面體之被動元件，換言之，該單一晶粒尺寸半導體元件1具有三組兩兩相對的側面，如第一A圖所示，在本具體實施例中，該三組側面係為第一側面10(左、右側面)、第二側面11(前、後側面)及第三側面12(上頂面、下底面)；另外，該三組中之其中一組相對的側面上分別具有一金屬引線區域120，此相對側面亦同時為晶圓(例如矽晶圓)用於製程加工的上下面，此製程加工包含微影、薄膜沉積、蝕刻、摻雜等(但不以上述為限)，而兩金屬墊13係分別設置於該金屬引線區域上，在本具體實施例中，該第三側面12(上頂面、下底面)分別具有金屬引線區域120，而金屬墊13則分別設置於第三側面12(上頂面、下底面)之金屬引線區域上。然，第一A圖僅為本具體實施例的示意圖，該單一晶粒尺寸半導體元件1可為各種不同外觀、形態的電子元件。

另一方面，該單一晶粒尺寸半導體元件1之長寬高尺寸可為0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm等等，但不以上述為限。

步驟S103：利用一治具200以遮蔽該兩金屬墊13的其中之一及其所對應之該金屬引線區域120(請參閱第二圖)。在此步驟中，係將該單一晶粒尺寸半導體元件1置放該治具200上，以利用該治具200遮蔽該金屬墊13的其中之一及其所對應之該金屬引線區域120；如第二圖所示，在本具體實施例中，該治具200係遮蔽該單一晶粒尺寸半導體元件1之上頂面的金屬引線區域120及金屬墊13，以避免上頂面的金屬引線區域120及金屬墊13受到後續製程的影響。

步驟S105：進行一批覆步驟(請參考第二A圖)；此步驟則是形成一絕緣批覆層20於該單一晶粒尺寸半導體元件1上，換言之，除了被該治具200所遮蔽之側面外，該絕緣批覆層20係成型於該單一晶粒尺寸半導體元件1上的其他側面。而在本具體實施例中，係將該治具200及該單一晶粒尺寸半導體元件1放置於一鍍膜設備中，調整鍍膜的條件參數，以形成一絕緣批覆層20於該單一晶粒尺寸半導體元件1之側面上(除了上頂面外)，該絕緣批覆層20可以是有機高分子塗料、氧化矽或多晶矽，且該絕緣批覆層20的厚度約介於1至50μm，以達成保護該單一晶粒尺寸半導體元件1的效果，但不以上述為限。

而在該批覆步驟之後，更將該單一晶粒尺寸半導體元件1自該治具200上取下。

步驟S107：進行一移除步驟(如第二B圖所示)，以裸露被該絕緣批覆層20所覆蓋之該金屬墊13。在此步驟中，係將部分的絕緣批覆層20加以移除，以裸露出被該絕緣批覆層20所覆蓋的該金屬墊13。因此，在本具體實施例中，係移除該單一晶粒尺寸半導體元件1之下底面的絕緣批覆層20，以使該單一晶粒尺寸半導體元件1之下底面的金屬墊13裸露出來。

而在另一變化實施例中，在該批覆步驟之後，可先進行移除步驟將部分之絕緣批覆層20加以移除，再將該單一晶粒尺寸半導體元件1自該治具200上取下；換言之，本發明並不限定上述的步驟順序。

接著步驟S109：形成兩端電極30(請參考第二C圖)。在此步驟中，係將該單一晶粒尺寸半導體元件1之裸露兩端(即上、下兩側端)沾附銀或者銅成分之材料，用以形成一導電層(即為端電極30)；因此，在本具體實施例中，係將銀膠沾附於該單一晶粒尺寸半導體元件1之第三側面12(即上頂面、下底面)，並經乾燥(drying)製程、固化(curing)製程或燒附(firing)處理，以形成上述之端電極30，而該端電極30係覆蓋於該單一晶粒尺寸半導體元件1之第三側面12(即上頂面、下底面)的金屬墊13，以形成對外的導接路徑。

另外，如第二C圖所示，每一該端電極30的兩側端係延伸覆蓋於該絕緣批覆層20上。

而如第二D圖所示，在形成兩端電極30的步驟之後，更包括一成型連接層40的步驟，該連接層40係分別包覆於該兩端電極30。在本具體實施例中，該連接層40係以電鍍方法成型，例如電鍍鎳或錫等組成於該兩端電極30上而形成上述之連接層40，且該連接層40的兩側端係延伸覆蓋於該絕緣批覆層20上；該連接層40係具有焊接性而形成一焊接介面，以提高該兩端電極30的可焊接性，因此，可將該單一晶粒尺寸半導體元件1以焊接方式連接於電路基板上的電子電路。

本發明依據上述步驟之後，則可以得到一具有良好批覆結構及可焊接結構之單一晶粒尺寸半導體元件1，該單一晶粒尺寸半導體元件1具有多組的兩兩相對側面，且一組預定相對側面上分別具有一金屬引線區域120，而兩金屬墊13係分別設置於該金屬引線區域120上；一絕緣批覆層20覆蓋於該單一晶粒尺寸半導體元件1之不具有該金屬墊13之側面上；而兩端電極30，其分別覆蓋於該兩金屬墊13及金屬引線區域120。另外，該端電極30外更包覆有一連接層40，使該單一晶粒尺寸半導體元件1可直接以焊接的方式固接於電路基板上。據此，在結構上而言，元件的非導接側面(即不具有金屬墊13的側面)上形成有絕緣批覆層20，而元件之導接側面(即具有金屬墊13之側面)上形成具有焊接性的端電極30及連接層40。

再一方面，如第二D圖所示，該兩金屬墊13的位置係為相互對齊，換言之，該兩金屬墊13係分別設置於該單一晶粒尺寸半導體元件1之上頂面及下底面的中央位置，此上頂面及下底面同時為矽晶圓用於製程加工的上下面；而第三圖則顯示另一實施例，其中該兩金屬墊13係分別設置於該單一晶粒尺寸半導體元件1之上頂面及下底面，此上頂面及下底面同時為矽晶圓用於製程加工的上下面，且每一該金屬墊13的位置係鄰近於其所對應兩側面的邊緣，以形成相互錯置的兩金屬墊13。因此，本發明之絕緣批覆方法可適用於各種不同態樣之元件，以簡化元件的封裝製程。

綜上所述，本發明具有下列諸項優點：

1、本發明提出一種絕緣批覆製程，使該單一晶粒尺寸半導體元件上形成被動元件常見之端電極與具備焊接介面之連接層，用以與其他電路基板進行電性連接，而不必使用傳統之導線架封裝製程(例如利用黏晶、焊線、封裝等步驟)，即可達成固接於電路基板上，進而降低製程之難度。

2、另一方面，本製程利用絕緣批覆層、端電極及該連接層的配合，用以保護該單一晶粒尺寸半導體元件不受環境條件，如水氣、或灰塵等其他異物影響，以提高元件的可靠度。

惟以上所述僅為本發明之較佳實施例，非意欲侷限本發明之專利保護範圍，故舉凡運用本發明說明書及圖式內容所為之等效變化，均同理皆包含於本發明之權利保護範圍內，合予陳明。

1．．．單一晶粒尺寸半導體元件

10．．．第一側面

11．．．第二側面

12．．．第三側面

120．．．金屬引線區域

13．．．金屬墊

20．．．絕緣批覆層

30．．．端電極

40．．．連接層

200．．．治具

S101～S109．．．製作流程說明

第一圖係為本發明之單一晶粒尺寸半導體元件絕緣批覆方法之流程圖。

第一A圖係為本發明之單一晶粒尺寸半導體元件之立體示意圖。

第二圖係為本發明之單一晶粒尺寸半導體元件裝設於治具上之示意圖。

第二A圖係為本發明之單一晶粒尺寸半導體元件進行批覆步驟之示意圖。

第二B圖係為本發明之單一晶粒尺寸半導體元件進行移除絕緣批覆層之步驟的示意圖。

第二C圖係為本發明之單一晶粒尺寸半導體元件進行端電極製作之步驟的示意圖。

第二D圖係為本發明之單一晶粒尺寸半導體元件進行連接層製作之步驟的示意圖。

第三圖係為本發明第二實施例之單一晶粒尺寸半導體元件絕緣批覆結構之示意圖。

S101～S109．．．製作流程說明

Claims (16)

1. 一種單一晶粒尺寸半導體元件絕緣批覆結構，包括：一單一晶粒尺寸半導體元件，該單一晶粒尺寸半導體元件具有多組兩兩相對的側面，且該多組中之其中一組相對的側面上分別具有一金屬引線區域，該一組相對的側面均為晶圓用於製程加工的上下面，而兩金屬墊係分別設置於該金屬引線區域上；一絕緣批覆層，其覆蓋於該單一晶粒尺寸半導體元件之另外不具有該金屬墊之側面上；兩端電極，其分別覆蓋於該兩金屬墊及金屬引線區域，並且每一該端電極的兩側端係延伸覆蓋於該絕緣批覆層上；以及兩具有焊接性的連接層，該兩連接層係各自對應地包覆該端電極。
2. 如申請專利範圍第1項所述之單一晶粒尺寸半導體元件絕緣批覆結構，其中該連接層係以電鍍方法成型，且該連接層兩側端係延伸覆蓋於該絕緣批覆層上。
3. 如申請專利範圍第2項所述之單一晶粒尺寸半導體元件絕緣批覆結構，其中該連接層至少含有鎳成分或者該電鍍層至少含有錫成分。
4. 如申請專利範圍第1項所述之單一晶粒尺寸半導體元件絕緣批覆結構，其中該兩金屬墊的位置係為相互對齊。
5. 如申請專利範圍第1項所述之單一晶粒尺寸半導體元 件絕緣批覆結構，其中該兩金屬墊的位置係為相互錯置。
6. 如申請專利範圍第5項所述之單一晶粒尺寸半導體元件絕緣批覆結構，其中每一該金屬墊的位置係鄰近於其所對應之該側面的邊緣。
7. 如申請專利範圍第1項所述之單一晶粒尺寸半導體元件絕緣批覆結構，其中該端電極至少含有銀成分或者該端電極至少含有銅成分。
8. 一種單一晶粒尺寸半導體元件絕緣批覆方法，包括以下步驟：提供一單一晶粒尺寸半導體元件，其具有多組兩兩相對的側面，且該多組中之其中一組相對的側面上分別具有一金屬引線區域，該一組相對的側面均為晶圓用於製程加工的上下面，而兩金屬墊係分別設置於該金屬引線區域上；利用一治具以遮蔽該兩金屬墊的其中之一及其所對應之該金屬引線區域；進行一批覆步驟，以形成一絕緣批覆層於該單一晶粒尺寸半導體元件上，該絕緣批覆層覆蓋於該單一晶粒尺寸半導體元件之另外不具有該兩金屬墊之側面上；進行一移除步驟，以裸露被該絕緣批覆層所覆蓋之該金屬墊；以及形成兩端電極，其分別覆蓋於該兩金屬墊及金屬 引線區域，並且每一端電極的兩側端係延伸覆蓋於該絕緣批覆層上；以及成型兩連接層的步驟，該兩連接層各自對應地包覆於該端電極。
9. 如申請專利範圍第8項所述之單一晶粒尺寸半導體元件絕緣批覆方法，其中在該批覆步驟中，係將該治具及該單一晶粒尺寸半導體元件放置於一鍍膜設備。
10. 如申請專利範圍第8項所述之單一晶粒尺寸半導體元件絕緣批覆方法，其中在該批覆步驟之後，係將該單一晶粒尺寸半導體元件自該治具上取下。
11. 如申請專利範圍第8項所述之單一晶粒尺寸半導體元件絕緣批覆方法，其中該連接層係以電鍍方法成型，且該連接層之兩側端係延伸覆蓋於該絕緣批覆層上。
12. 如申請專利範圍第8項所述之單一晶粒尺寸半導體元件絕緣批覆方法，其中該兩金屬墊的位置係為相互對齊。
13. 如申請專利範圍第8項所述之單一晶粒尺寸半導體元件絕緣批覆方法，其中該兩金屬墊的位置係為相互錯置。
14. 如申請專利範圍第12項所述之單一晶粒尺寸半導體元件絕緣批覆方法，其中每一該金屬墊的位置係設於其所對應之該側面的邊緣。
15. 如申請專利範圍第8項所述之單一晶粒尺寸半導體 元件絕緣批覆方法，其中該單一晶粒尺寸半導體元件之長寬高尺寸係為0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。
16. 如申請專利範圍第8項所述之單一晶粒尺寸半導體元件絕緣批覆方法，其中該製程加工係包含微影、薄膜沉積、蝕刻、摻雜。