TWI389270B - 單一晶粒尺寸半導體元件絕緣被覆結構及其製程 - Google Patents

Description

單一晶粒尺寸半導體元件絕緣被覆結構及其製程

本發明是有關於一種半導體元件絕緣被覆結構及其製程，尤指一種單一晶粒尺寸半導體元件絕緣被覆結構及其製程。

按，半導體封裝提供積體電路保護、散熱、及電路導通等功能，習知技術除高階封裝技術，如球柵陣列封裝(Ball Grid Array，BGA)覆晶封裝(Flip－Chip，FC)、及多晶片模組(Multi Chip Module，MCM)，最常用的還是導線架封裝方式，其主要為黏晶(Die Bond)、焊線(Wired Bond)、封裝(Molding)、及印字(Marking)等封裝過程。

如，中華民國專利證號I249208「晶圓級封裝製程與晶圓級晶粒尺寸封裝結構」，係提供一晶圓，該晶圓具有一第一表面與相對於該第一表面之一第二表面及至少一切割道；在該晶圓之該第一表面上形成多數個盲孔，其中該晶圓具有多數個第一接墊，且每一該些盲孔的位置係分別對應於該些第一接墊其中之一的位置；在該些盲孔內形成多數個導電柱，其中每一該些導電柱的一端係分別與該些接墊其中之一電性連接；在該晶圓之該第一表面上配置多數個膠框；將一基板配置於該些膠框上，其中該基板與該晶圓之間係藉由該些膠框維持一間隙；以及研磨該晶圓，以暴露出每一該些導電柱的另一端。其中，該些第二接墊上形成多數個銲球；該晶圓之該第二表面上形成一重配線路層；該重配線路層上形成多數個銲球，且該些銲球係經由該重配線路層電性連接至該些第二接墊。

然而，上述習知採用導線架封裝，利用黏晶、焊線、及封裝等，使得封裝製程繁瑣複雜且耗費時間，造成成本提高。

緣是，本發明人有感上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理以及被動元件製程之運用，而提出一種設計合理且有效改善上述缺失之本發明。

因此本發明之目的在於提供一種單一晶粒尺寸半導體元件絕緣被覆結構及其製程，達到簡化製程及降低成本的目的。

根據本發明之上述目的，本發明提出一種單一晶粒尺寸半導體元件絕緣被覆結構，包括：一單一晶粒尺寸半導體元件，該單一晶粒尺寸半導體元件具有一前側面、一後側面、一左側面、一右側面、一底面、及一上表面，該單一晶粒尺寸半導體元件之該上表面具有二金屬墊；以及一絕緣被覆層，該絕緣被覆層覆蓋於該單一晶粒尺寸半導體元件之該前側面、該後側面、該左側面、該右側面、及該底面。

本發明另提出一種單一晶粒尺寸半導體元件絕緣被覆製程，包括下列步驟：首先提供一單一晶粒尺寸半導體元件及一治具；將該單一晶粒尺寸半導體元件之上表面貼附於該治具；然後執行一絕緣被覆製程，一起將該治具、及該單一晶粒尺寸半導體元件放置於一鍍膜設備，形成一絕緣被覆層於該單一晶粒尺寸半導體元件上，藉由該治具遮蔽該單一晶粒尺寸半導體元件之上表面，該單一晶粒尺寸 半導體元件之上表面定義一金屬引線區域(Metal Wire Area)，該金屬引線區域形成二金屬墊(Metal Pad)；接著一起將該治具、及該單一晶粒尺寸半導體元件從該鍍膜設備取出，隨後分離該治具與該單一晶粒尺寸半導體元件；隨後將該單一晶粒尺寸半導體元件之二端形成一導電層，該導電層覆蓋於該絕緣被覆層、及該二金屬墊；以及最後將該單一晶粒尺寸半導體元件之二端形成一電鍍層，該電鍍層包覆於該導電層。

本發明係具有以下有益效果：(一)利用被動元件之製程，可以得到相同的可靠度，但是尺寸較小之半導體元件，舉例說明，單一晶粒的大小已經可以輕易製作到1.0mm×0.5mm×0.5mm，甚至0.5mm×0.25mm×0.25mm，保護該單一晶粒尺寸半導體元件不受環境影響，如水氣、或灰塵等其他異物影響。

(二)利用被動元件製程之治具、及設計，不僅簡單化半導體元件封裝製程，且同時在該單一晶粒尺寸半導體元件上形成被動元件採用之端電極與具備焊接介面之電鍍層，用以與其他基板電性連接，節省了精密封裝設備之費用，並降低製程之難度。

為了使本發明之敘述更加詳盡與完備，以下發明內容中，提供許多不同的實施例或範例，可參照下列描述並配合圖式，用來瞭解在不同實施例中的不同特徵之應用。

請參照第一圖所繪示，本發明提供一種單一晶粒尺寸半導體元件封裝製程S100，包括下列步驟：流程步驟S1 02、流程步驟S104、流程步驟S106、流程步驟S108、流程步驟S110、以及流程步驟112。

流程步驟S102

請參照第二圖，首先提供一單一晶粒尺寸半導體元件100，該單一晶粒尺寸半導體元件100為一立方體，該立方體具有六面係由前側面101、後側面102、左側面103、右側面104、底面105、及上表面106所組成，該立方體之長寬高尺寸約為0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。

請參照第三圖，然後提供一治具200，該治具200係由使用者自行設計。

流程步驟S104

將該單一晶粒尺寸半導體元件100置放該治具200上，使該單一晶粒尺寸半導體元件100之上表面106貼附於該治具200上表面。

流程步驟S106

然後執行一絕緣被覆製程，一起將該治具200、及該單一晶粒尺寸半導體元件100放置於一鍍膜設備(未顯示)，請參照第四圖，形成一絕緣被覆層110於該單一晶粒尺寸半導體元件100上，該絕緣被覆層110可以是有機高分子塗料、氧化矽、或多晶矽，該絕緣被覆層110覆蓋於該單一晶粒尺寸半導體元件100之前側面101、後側面102、左側面103、右側面104、及底面105，該絕緣被覆層110的厚度介於約1至50 μm，可足以保 護該單一晶粒尺寸半導體元件100。

藉由該治具200遮蔽該單一晶粒尺寸半導體元件100之該上表面106，該單一晶粒尺寸半導體元件100之上表面106定義形成一金屬引線區域(Metal Wire Area)106a，請參照第五圖，該金屬引線區域106a在進行絕緣被覆製程前，該金屬引線區域106a已具有二金屬墊(Metal Pad)120，該二金屬墊120用以與其他基板電性連接，形成該些金屬墊120的方法為半導體製程常用的技術，如半導體曝光顯影(Lithography)、及金屬蝕刻(Metal Etching)，不是本發明重點，故不在此詳述。

流程步驟S108

接著將該治具200、及該單一晶粒尺寸半導體元件100一起從該絕緣被覆設備取出，隨後分離該治具200與該單一晶粒尺寸半導體元件100。

流程步驟S110

請參照第六圖，隨後將該單一晶粒尺寸半導體元件100之二端沾附銀膠後進行乾燥(drying)或固化(curing)或燒附(Firing)處理，用以形成一導電層，在本實施例中，該導電層又稱一端電極130，該端電極130覆蓋該絕緣被覆層110及該些金屬墊120。

流程步驟S112

請參照第七圖，最後將該單一晶粒尺寸半導體元件100之二端電鍍以形成一電鍍層140，該電鍍層140包含鎳、及錫，該電鍍層140包覆於該端電極130，完成一單一晶粒尺寸半導體元件絕緣被覆結構100a。

請參照第一圖所繪示，本發明提供一種單一晶粒尺寸半導體元件封裝製程S100，包括下列步驟：流程步驟S102、流程步驟S104、流程步驟S106、流程步驟S108、流程步驟S110、以及流程步驟112。

流程步驟S102

請參照第二圖，首先提供一單一晶粒尺寸半導體元件100，該單一晶粒尺寸半導體元件100為一立方體，該立方體具有六面係由前側面101、後側面102、左側面103、右側面104、底面105、及上表面106所組成，該立方體之長寬高尺寸約為0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。

請參照第三圖，然後提供一治具200，該治具200係由使用者自行設計。

流程步驟S104

將該單一晶粒尺寸半導體元件100置放該治具200上，使該單一晶粒尺寸半導體元件100之上表面106貼附於該治具200上表面。

流程步驟S106

然後執行一絕緣被覆製程，一起將該治具200、及該單一晶粒尺寸半導體元件100放置於一鍍膜設備(未顯示)，請參照第四圖，形成一絕緣被覆層110於該單一晶粒尺寸半導體元件100上，該絕緣被覆層110可以是有機高分子塗料、氧化矽、或多晶矽，該絕緣被覆層110覆蓋於該單一晶粒尺寸半導體元件100之前側面1 01、後側面102、左側面103、右側面104、及底面105，該絕緣被覆層110的厚度介於約1至50 μm，可足以保護該單一晶粒尺寸半導體元件100。

藉由該治具200遮蔽該單一晶粒尺寸半導體元件100之該上表面106，該單一晶粒尺寸半導體元件100之上表面106定義形成一金屬引線區域(Metal Wire Area)106a，請參照第五圖，該金屬引線區域106a在進行絕緣被覆製程前，該金屬引線區域106a已具有二金屬墊(Metal Pad)120，該二金屬墊120用以與其他基板電性連接，形成該些金屬墊120的方法為半導體製程常用的技術，如半導體曝光顯影(Lithography)、及金屬蝕刻(Metal Etching)，不是本發明重點，故不在此詳述。

流程步驟S108

接著將該治具200、及該單一晶粒尺寸半導體元件100一起從該絕緣被覆設備取出，隨後分離該治具200與該單一晶粒尺寸半導體元件100。

流程步驟S110

請參照第六圖，隨後將該單一晶粒尺寸半導體元件100之二端沾附銀膠後進行乾燥(drying)或固化(curing)或燒附(Firing)處理，用以形成一導電層，在本實施例中，該導電層又稱一端電極130，該端電極130覆蓋該絕緣被覆層110及該些金屬墊120。

流程步驟S112

請參照第七圖，最後將該單一晶粒尺寸半導體元件1 00之二端電鍍以形成一電鍍層140，該電鍍層140包含鎳、及錫，該電鍍層140包覆於該端電極130，完成一單一晶粒尺寸半導體元件絕緣被覆結構100a。

本發明與習知比較之下可達到下列效果：(一)由於不使用一般半導體元件之導線架封裝(利用黏晶、焊線、然後封裝)，而利用被動元件之製程，可以得到相同可靠度，但是尺寸較小之半導體元件。例如一般被動元件的大小已經可以輕易製作到1.0mm×0.5mm×0.5mm，甚至0.5mm×0.25mm×0.25mm，這是習知半導體封裝接腳所無法輕易達成的。利用該絕緣被覆層110、該端電極130及該電鍍層140，用以保護該單一晶粒尺寸半導體元件封裝絕緣被覆製品100a不受環境影響，如水氣、或灰塵等其他異物影響。

(二)利用該治具200及其設計，不僅簡單化半導體元件封裝保護製程，且同時在該單一晶粒尺寸半導體元件上形成被動元件常見之端電極130與具備焊接介面之電鍍層140，用以與其他基板電性連接。而不必使用半導體業界習知之導線架封裝(利用黏晶、焊線、然後封裝)來達成與其他基板電性連結。節省了精密封裝設備之費用，並降低製程之難度。

雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，可輕易思及之變化或修飾，皆可涵蓋在以下本案之申請專利範圍。(二)利用該治具200及其設計，不僅簡單化半導體元件封裝保護製程，且同時在該單一晶粒尺寸半導體元件上形成被動元件常見之端電極130 與具備焊接介面之電鍍層140，用以與其他基板電性連接。而不必使用半導體業界習知之導線架封裝(利用黏晶、焊線、然後封裝)來達成與其他基板電性連結。節省了精密封裝設備之費用，並降低製程之難度。

雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，可輕易思及之變化或修飾，皆可涵蓋在以下本案之申請專利範圍。

流程步驟‧‧‧S100－S112

單一晶粒尺寸半導體元件‧‧‧100

單一晶粒尺寸半導體元件絕緣被覆結構‧‧‧100a

前側面‧‧‧101

後側面‧‧‧102

左側面‧‧‧103

右側面‧‧‧104

底面‧‧‧105

上表面‧‧‧106

金屬引線區域‧‧‧106a

絕緣被覆層‧‧‧110

金屬墊‧‧‧120

端電極‧‧‧130

電鍍層‧‧‧140

治具‧‧‧200

第一圖 為本發明實施例之方法流程圖。

第二圖 為本發明實施例之單一晶粒尺寸半導體元件之立體示意圖。

第三圖 為本發明實施例之單一晶粒尺寸半導體元件放置治具之立體示意圖。

第四圖 為本發明實施例之製程剖面示意圖(一)。

第五圖 為本發明實施例之製程剖面示意圖(二)。

第六圖 為本發明實施例之製程剖面示意圖(三)。

第七圖 為本發明實施例之製程剖面示意圖(四)。

單一晶粒尺寸半導體元件絕緣被覆結構‧‧‧100a

金屬引線區域‧‧‧106a

絕緣被覆層‧‧‧110

金屬墊‧‧‧120

端電極‧‧‧130

電鍍層‧‧‧140

Claims (3)

1. 一種單一晶粒尺寸半導體元件絕緣被覆製程，包括下列步驟：首先提供一單一晶粒尺寸半導體元件及一治具；將該單一晶粒尺寸半導體元件之上表面貼附於該治具；然後執行一絕緣被覆製程，一起將該治具、及該單一晶粒尺寸半導體元件放置於一鍍膜設備，形成一絕緣被覆層於該單一晶粒尺寸半導體元件上，藉由該治具遮蔽該單一晶粒尺寸半導體元件之上表面，該單一晶粒尺寸半導體元件之上表面定義一金屬引線區域(Metal Wire Area)，該金屬引線區域形成二金屬墊(Metal Pad)；接著一起將該治具、及該單一晶粒尺寸半導體元件從該鍍膜設備取出，隨後分離該治具與該單一晶粒尺寸半導體元件；隨後將該單一晶粒尺寸半導體元件之二端形成一導電層，該導電層覆蓋於該絕緣被覆層、及該二金屬墊；以及最後將該單一晶粒尺寸半導體元件之二端形成一電鍍層，該電鍍層包覆於該導電層。
2. 如申請專利範圍第1項所述之單一晶粒尺寸半導體元件絕緣被覆製程，其中該晶粒尺寸半導體元件之長寬高尺寸約為0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。
3. 如申請專利範圍第1項所述之單一晶粒尺寸半導體元件絕緣被覆製程，其中該二金屬墊用以與其他基板電性連接。