CN102097406B - 单一晶粒尺寸半导体元件封装绝缘批覆结构及批覆方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000005538 encapsulation Methods 0.000 title description 6
- 239000002184 metal Substances 0.000 claims abstract description 83
- 229910052751 metal Inorganic materials 0.000 claims abstract description 83
- 239000013078 crystal Substances 0.000 claims description 71
- 238000000576 coating method Methods 0.000 claims description 42
- 238000009413 insulation Methods 0.000 claims description 31
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 27
- 239000011248 coating agent Substances 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 5
- 238000000427 thin-film deposition Methods 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 238000009713 electroplating Methods 0.000 claims description 2
- 238000000465 moulding Methods 0.000 claims description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 2
- 229910052759 nickel Inorganic materials 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000005253 cladding Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000003466 welding Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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- Wire Bonding (AREA)
Abstract
一种单一晶粒尺寸半导体元件绝缘批覆结构及批覆方法，步骤如下：提供一单一晶粒尺寸半导体元件，其具有三组两两相对的侧面，且该三组中的其中一组相对的侧面上分别具有一金属引线区域，此金属引线区域位于晶片用于工艺加工的上下面，而两金属垫分别设置于该金属引线区域上；利用一夹具遮蔽该两金属垫的其中之一及其所对应的该金属引线区域；进行一批覆步骤，以在该单一晶粒尺寸半导体元件上形成一绝缘批覆层；进行一移除步骤，以裸露被该绝缘批覆层所覆盖的该金属垫；以及形成两端电极，其分别覆盖于该两金属垫及金属引线区域，由此可形成一单一晶粒尺寸半导体元件绝缘批覆结构，以为元件提供更好的保护功能，并简化元件与基板的固接工艺。
Description
技术领域
本发明涉及一种单一晶粒尺寸半导体元件绝缘批覆结构及其方法，尤指一种具有绝缘批覆结构的单一晶粒尺寸半导体元件。
背景技术
随着半导体工艺技术能力不断向上提升，半导体芯片的功能日益强大，以致半导体芯片讯号的传输量逐渐增加，芯片的脚数也随之增加；进而使封装技术必须随着技术的演进而不断提升。半导体封装提供集成电路保护、散热、及电路导通等功能，现有技术除高阶封装技术，如球栅阵列封装(Ball GridArray，BGA)、覆晶封装(Flip-Chip，FC)、及多芯片模块(Multi Chip Module，MCM)，最常用的还是导线架封装方式，其主要以黏晶(Die Bond)、焊线(WiredBond)、封装(Molding)、及印字(Marking)等工艺将元件进行封装。
为了解决采用传统导线架封装方法，利用上述黏晶、焊线及封装等工艺所衍生出的问题，例如工艺繁琐复杂且耗费时间，造成成本高等等，本案发明人已经提出了一种直接在元件本体上制作具有焊接接口及批覆结构的电子元件的方法。在此基础上，本案发明人又针对各种不同态样的电子元件进行研究、开发，以期能广泛地应用上述的具有焊接接口及批覆结构的电子元件，进以提高产业界的工艺水平及增进元件的可靠度。
发明内容
本发明的主要目的在于提供一种单一晶粒尺寸半导体元件绝缘批覆方法及其绝缘批覆结构，该绝缘批覆结构可包覆元件的侧面(非导接侧面)，且在导接侧面上形成端电极等具有导电性及可焊接性的结构，以为该元件提供较佳的保护性，且还可以直接将成品焊接固定于电路基板上。
为了达成上述目的，本发明提供单一晶粒尺寸半导体元件绝缘批覆方法，步骤如下：提供一单一晶粒尺寸半导体元件，其具有三组两两相对的侧面，且该三组中的其中一组相对的侧面上分别具有一金属引线区域，此金属引线区域位于晶片用于工艺加工的上下面，此工艺加工包含光刻、薄膜沉积、蚀刻、掺杂等，而两金属垫分别设置于该金属引线区域上；利用一夹具遮蔽该两金属垫的其中之一及其所对应的该金属引线区域；进行一批覆步骤，以在该单一晶粒尺寸半导体元件上形成一绝缘批覆层；进行一移除步骤，以裸露被该绝缘批覆层所覆盖的该金属垫；以及形成两端电极，其分别覆盖于该两金属垫及金属引线区域，由此可形成一单一晶粒尺寸半导体元件绝缘批覆结构，以为元件提供更好的保护功能，并简化元件与基板的固接工艺。
本发明还公开一种依上述方法所制得的单一晶粒尺寸半导体元件绝缘批覆结构，其包括：一单一晶粒尺寸半导体元件，该单一晶粒尺寸半导体元件具有三组两两相对的侧面，且该三组中的其中一组相对的侧面上分别具有一金属引线区域，此金属引线区域位于晶片用于工艺加工的上下面，此工艺加工包含光刻、薄膜沉积、蚀刻、掺杂等，而两金属垫分别设置于该金属引线区域上；一绝缘批覆层，其覆盖于该单一晶粒尺寸半导体元件的另外两组不具有该金属垫的侧面上；以及两端电极，其分别覆盖于该两金属垫及金属引线区域。
本发明具有以下有益的效果：本发明提出的绝缘批覆方法，可应用于多种型号的单一晶粒尺寸半导体元件，例如在一实施例中，该单一晶粒尺寸半导体元件的金属垫设于相对的上顶面及下底面，此上顶面及下底面同时为硅晶片用于工艺加工的上下面；而在另一实施例中，该单一晶粒尺寸半导体元件的金属垫设于相对的上顶面及下底面，此上顶面及下底面同时为硅晶片用于工艺加工的上下面，此工艺加工包含光刻、薄膜沉积、蚀刻、掺杂等，此两金属垫并靠近相对的左右两侧面；换言之，本发明可依照元件型号的不同，调整工艺顺序或条件参数，以在元件的非导接表面(即不具有金属垫的表面)形成绝缘批覆层，并于金属垫上形成具有可焊接性的端电极及连接层，使半导体元件可直接固接于电路基板上，以解决传统封装工艺所衍生出的问题。
为更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附图式仅为提供参考与说明，并非用来对本发明加以限制。
附图说明
图1为本发明的单一晶粒尺寸半导体元件绝缘批覆方法的流程图。
图1A为本发明的单一晶粒尺寸半导体元件的立体示意图。
图2为本发明的单一晶粒尺寸半导体元件装设于夹具上的示意图。
图2A为本发明的单一晶粒尺寸半导体元件进行批覆步骤的示意图。
图2B为本发明的单一晶粒尺寸半导体元件进行移除绝缘批覆层的步骤的示意图。
图2C为本发明的单一晶粒尺寸半导体元件进行端电极制作的步骤的示意图。
图2D为本发明的单一晶粒尺寸半导体元件进行连接层制作的步骤的示意图。
图3为本发明第二实施例的单一晶粒尺寸半导体元件绝缘批覆结构的示意图。
【主要元件符号说明】
1单一晶粒尺寸半导体元件
10第一侧面
11第二侧面
12第三侧面 120金属引线区域
13金属垫
20绝缘批覆层
30端电极
40连接层
200夹具
S101～S109制作流程说明
具体实施方式
请参阅图1及图2D，本发明提供一种单一晶粒尺寸半导体元件绝缘批覆方法及其批覆结构，该批覆工艺所制成的元件可以直接与电路板进行电连接，而不需通过打线等方式，故可简化后续工艺的复杂度，其批覆工艺包括如下步骤(请同时参阅图2至图2C)：
步骤S101：如图1A所示，提供一单一晶粒尺寸半导体元件1，此实施例中该单一晶粒尺寸半导体元件1为一六面体的被动元件，换言之，该单一晶粒尺寸半导体元件1具有三组两两相对的侧面，如图1A所示，在本具体实施例中，该三组侧面为第一侧面10(左、右侧面)、第二侧面11(前、后侧面)及第三侧面12(上顶面、下底面)；另外，该三组中的其中一组相对的侧面上分别具有一金属引线区域120，此相对侧面同时为晶片(例如硅晶片)的用于工艺加工的上下面，此工艺加工包含光刻(photolithography)、薄膜沉积、蚀刻(etch)、掺杂等(但不以上述为限)，而两金属垫13分别设置于该金属引线区域上，在本具体实施例中，该第三侧面12(上顶面、下底面)分别具有金属引线区域120，而金属垫13则分别设置于第三侧面12(上顶面、下底面)的金属引线区域上。然而，图1A仅为本具体实施例的示意图，该单一晶粒尺寸半导体元件1可为各种不同外观、形态的电子元件。
另一方面，该单一晶粒尺寸半导体元件1的长宽高尺寸可为0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm等等，但不以上述为限。
步骤S103：利用一夹具200遮蔽该两金属垫13的其中之一及其所对应的该金属引线区域120(请参阅图2)。在此步骤中，将该单一晶粒尺寸半导体元件1置放该夹具200上，以利用该夹具200遮蔽该金属垫13的其中之一及其所对应之该金属引线区域120；如图2所示，在本具体实施例中，该夹具200遮蔽该单一晶粒尺寸半导体元件1的上顶面的金属引线区域120及金属垫13，以避免上顶面的金属引线区域120及金属垫13受到后续工艺的影响。
步骤S105：进行一批覆步骤(请参考图2A)；此步骤在该单一晶粒尺寸半导体元件1上形成一绝缘批覆层20，换言之，除了被该夹具200所遮蔽的侧面外，该绝缘批覆层20成型于该单一晶粒尺寸半导体元件1上的其它侧面。而在本具体实施例中，将该夹具200及该单一晶粒尺寸半导体元件1放置于一镀膜设备中，调整镀膜的条件参数，以在该单一晶粒尺寸半导体元件1的侧面上(除了上顶面外)形成一绝缘批覆层20，该绝缘批覆层20可以是有机高分子涂料、氧化硅或多晶硅，且该绝缘批覆层20的厚度约介于1至50μm，以达到保护该单一晶粒尺寸半导体元件1的效果。
在该批覆步骤之后，将该单一晶粒尺寸半导体元件1自该夹具200上取下。
步骤S107：进行一移除步骤(如图2B所示)，以裸露被该绝缘批覆层20所覆盖的该金属垫13。在此步骤中，将部分的绝缘批覆层20加以移除，以裸露出被该绝缘批覆层20所覆盖的该金属垫13。因此，在本具体实施例中，移除该单一晶粒尺寸半导体元件1的下底面的绝缘批覆层20，以使该单一晶粒尺寸半导体元件1的下底面的金属垫13裸露出来。
而在另一变化实施例中，在该批覆步骤之后，可先进行移除步骤将部分绝缘批覆层20加以移除，再将该单一晶粒尺寸半导体元件1自该夹具200上取下；换言之，本发明并不限定上述步骤的顺序。
接着进行步骤S109：形成两端电极30(请参考图2C)。在此步骤中，将该单一晶粒尺寸半导体元件1的裸露两端(即上、下两侧端)沾附银或者铜成分之材料，用以形成一导电层(即为端电极30)；因此，在本具体实施例中，将银胶沾附于该单一晶粒尺寸半导体元件1的第三侧面12(即上顶面、下底面)，并经干燥(drying)工艺、固化(curing)工艺或烧附(firing)处理，以形成上述端电极30，而该端电极30覆盖于该单一晶粒尺寸半导体元件1的第三侧面12(即上顶面、下底面)的金属垫13，以形成对外的导接路径。
另外，如图2C所示，每一该端电极30的两侧端延伸覆盖于该绝缘批覆层20上。
而如图2D所示，在形成两端电极30的步骤之后，还包括一形成连接层40的步骤，该连接层40分别包覆于该两端电极30。在本具体实施例中，该连接层40经电镀而形成，由例如电镀镍或锡等附着于该两端电极30上而形成上述连接层40，且该连接层40的两侧端延伸覆盖于该绝缘批覆层20上；该连接层40具有可焊接性而形成一焊接界面，以提高该两端电极30的可焊接性，因此，可将该单一晶粒尺寸半导体元件1以焊接方式连接于电路基板上的电子电路。
上述步骤之后，则可以得到一具有良好批覆结构及可焊接结构的单一晶粒尺寸半导体元件1，该单一晶粒尺寸半导体元件1具有多组两两相对的侧面，且一组预定相对侧面上分别具有一金属引线区域120，而两金属垫13分别设置于该金属引线区域120上；一绝缘批覆层20覆盖于该单一晶粒尺寸半导体元件1的不具有该金属垫13的侧面上；而两端电极30分别覆盖于该两金属垫13及金属引线区域120。另外，该端电极30外还包覆有一连接层40，使该单一晶粒尺寸半导体元件1可直接以焊接的方式固接于电路基板上。据此，从结构上而言，元件的非导接侧面(即不具有金属垫13的侧面)上形成有绝缘批覆层20，而元件之导接侧面(即具有金属垫13之侧面)上形成具有可焊接性的端电极30及连接层40。
再一方面，如图2D所示，该两金属垫13的位置为相互对齐，换言之，该两金属垫13分别设置于该单一晶粒尺寸半导体元件1的上顶面及下底面的中央位置，此上顶面及下底面同时为硅晶片的用于工艺加工的上下面；而图3则显示另一实施例，其中该两金属垫13分别设置于该单一晶粒尺寸半导体元件1的上顶面及下底面，此上顶面及下底面同时为硅晶片的用于工艺加工的上下面，且每一该金属垫13的位置邻近于其所对应两侧面的边缘，以形成相互错置的两金属垫13。因此，本发明的绝缘批覆方法可适用于各种不同态样之元件，以简化元件的封装工艺。综上所述，本发明具有下列诸项优点：
1.本发明提出一种绝缘批覆方法，使该单一晶粒尺寸半导体元件上形成无源元件常见的端电极与具备焊接接口的连接层，用以与其它电路基板进行电性连接，而不必使用传统的导线架封装工艺(例如利用黏晶、焊线、封装等步骤)，即可达成固接于电路基板上，进而降低工艺的难度。
2.另一方面，本方法利用绝缘批覆层、端电极及该连接层的配合，用以保护该单一晶粒尺寸半导体元件不受环境条件，如水气、或灰尘等其它异物影响，以提高元件的可靠度。
以上所述仅为本发明的较佳实施例，不应以其局限本发明的专利保护范围，凡是运用本发明说明书及图式内容所做的等效变化，均被包含于本发明的权利保护范围内。
Claims (10)
1.一种单一晶粒尺寸半导体元件绝缘批覆结构，其特征在于，包括：
一单一晶粒尺寸半导体元件，该单一晶粒尺寸半导体元件具有多组两两相对的侧面，且该多组中的其中一组相对的侧面上分别具有一金属引线区域，该一组相对的侧面为晶片用于工艺加工的上下面，而两金属垫分别设置于该金属引线区域上；
一绝缘批覆层，其覆盖于该单一晶粒尺寸半导体元件的另外不具有该金属垫的侧面上；
两端电极，其分别覆盖于该两金属垫及金属引线区域；以及
两可焊接性的连接层，其包覆该两端电极。
2.如权利要求1所述的单一晶粒尺寸半导体元件绝缘批覆结构，其特征在于：每一该端电极的两侧端延伸覆盖于该绝缘批覆层上。
3.如权利要求1所述的单一晶粒尺寸半导体元件绝缘批覆结构，其特征在于：该连接层以电镀方法成型，且该连接层两侧端延伸覆盖于该绝缘批覆层上，其中该连接层至少含有镍成分或者至少含有锡成分。
4.如权利要求1所述的单一晶粒尺寸半导体元件绝缘批覆结构，其特征在于：该两金属垫的位置为相互对齐，或者该两金属垫的位置为相互错置而每一该金属垫的位置邻近于其所对应的该侧面的边缘。
5.一种单一晶粒尺寸半导体元件绝缘批覆方法，其特征在于，包括以下步骤：
提供一单一晶粒尺寸半导体元件，其具有多组两两相对的侧面，且该多组中的其中一组相对的侧面上分别具有一金属引线区域，该一组相对的侧面为晶片用于工艺加工的上下面，而两金属垫分别设置于该金属引线区域上；
利用一夹具遮蔽该两金属垫的其中之一及其所对应的该金属引线区域；
进行一批覆步骤，以在该单一晶粒尺寸半导体元件上形成一绝缘批覆层；
进行一移除步骤，以裸露被该绝缘批覆层所覆盖的该金属垫；以及
形成两端电极，其分别覆盖于该两金属垫及金属引线区域。
6.如权利要求5所述的单一晶粒尺寸半导体元件绝缘批覆方法，其特征在于：在该批覆步骤中，将该夹具及该单一晶粒尺寸半导体元件放置于一镀膜设备；在该批覆步骤之后，将该单一晶粒尺寸半导体元件自该夹具上取下。
7.如权利要求5所述的单一晶粒尺寸半导体元件绝缘批覆方法，其特征在于：在形成两端电极的步骤之后，还包括一形成一连接层的步骤，该连接层的两部分分别包覆于该两端电极。
8.如权利要求5所述的单一晶粒尺寸半导体元件绝缘批覆方法，其特征在于：该两金属垫的位置为相互对齐；或者该两金属垫的位置为相互错置而每一该金属垫的位置设于其所对应的该侧面的边缘。
9.如权利要求5所述的单一晶粒尺寸半导体元件绝缘批覆方法，其特征在于：该单一晶粒尺寸半导体元件的长宽高尺寸为0.6mm×0.3mm×0.5mm、1.0mm×0.5mm×0.5mm、或1.6mm×0.8mm×0.5mm。
10.如权利要求5所述的单一晶粒尺寸半导体元件绝缘批覆方法，其特征在于：该工艺加工包含光刻、薄膜沉积、蚀刻、掺杂。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910253260A CN102097406B (zh) | 2009-12-11 | 2009-12-11 | 单一晶粒尺寸半导体元件封装绝缘批覆结构及批覆方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910253260A CN102097406B (zh) | 2009-12-11 | 2009-12-11 | 单一晶粒尺寸半导体元件封装绝缘批覆结构及批覆方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102097406A CN102097406A (zh) | 2011-06-15 |
| CN102097406B true CN102097406B (zh) | 2012-10-03 |
Family
ID=44130409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910253260A Active CN102097406B (zh) | 2009-12-11 | 2009-12-11 | 单一晶粒尺寸半导体元件封装绝缘批覆结构及批覆方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102097406B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI509678B (zh) * | 2011-07-27 | 2015-11-21 | Inpaq Technology Co Ltd | 平面式半導體元件及其製作方法 |
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-
2009
- 2009-12-11 CN CN200910253260A patent/CN102097406B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102097406A (zh) | 2011-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |