JP7555893B2 - 積層された単一光子アバランシェダイオード（ｓｐａｄ）画素アレイとのトランジスタ統合 - Google Patents

積層された単一光子アバランシェダイオード（ｓｐａｄ）画素アレイとのトランジスタ統合 Download PDF

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Description

本開示は、概して、光検出器、集光エレメント、又は光検出エレメントとして単一光子アバランシェダイオード（ＳＰＡＤ）を有する画素アレイを含む画像センサに関する。
（関連出願の相互参照）
本出願は、非暫定的であり、２０２０年９月２５日に出願された米国仮特許出願第Ｎｏ．６３／０８３，２６２号の３５ Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下で利益を主張するものであり、その内容は、本明細書に完全に開示されているかのように参照により本明細書に組み込まれる。
電子イメージング又はカメラデバイスは、現在、セル式電話、タブレット又はデスクトップコンピュータ、携帯情報端末などの様々な種類の電子デバイス上で一般的である。これらのイメージングデバイスは、個々の集光センサのアレイ、又は画素のみを使用する場合がある。画素は、多くの場合、半導体ベースであり、受信した光を、電気信号に変換し全画像のそれぞれの部分を生成するように処理される。
個々の画素はそれぞれ、画素の光感知又はイメージング動作を制御する付随回路（例えば、電源ライン、クエンチング又はゲートトランジスタなどの制御エレクトロニクス、及びその他の構成要素又は回路）と接続され得る。画素の付随回路及び集光半導体部分の配置方法は、画素の集光能力に影響を及ぼし得る。画素の付随回路及び集光半導体部分をどのように配置するかは、電子イメージングデバイス又はカメラデバイスに含まれるウエハの数をより良く使用又は決定することができる。いくつかの実施形態では、画素アレイは、第１のウエハが接合される第２のウエハ上に実装される付随回路と共に、第１のウエハの一部として実装され得る。他の実施形態では、画素アレイは、第１のウエハの一部として実装され、画素の制御又は他の回路構成要素を含む第２のウエハと接合又は結合されてもよく、第２のウエハは、供給及び論理構成要素並びに回路を含む第３のウエハと接合又は結合され得る。
この概要は、以下の「発明を実施するための形態」のセクションにおいて更に説明される、選択された概念を、単純化した形で紹介するために提供される。この概要は、クレームされている主題の主要な特徴又は本質的な特徴を特定することを意図されておらず、また、クレームされている主題の範囲の決定を支援するものとして使用されることも意図されていない。
光検出器、光センサ若しくは画像センサ、それらの内部構成要素、及びそれらの内部構成要素の配置についてデバイス、システム、及び構造体が本明細書に開示される。画像センサは、光検出器が単一光子アバランシェダイオード（ＳＰＡＤ）を含む画素アレイを含み得る。画像センサは、画素ウエハ及び論理及び／又は制御回路ウエハなど、１つ以上の別個に作製されたウエハ又はチップを接続又は結合することによって形成されてもよい。
様々な実装及び実施形態は、ＳＰＡＤの内部構造化、並びにＳＰＡＤの様々な供給及び／又は制御トランジスタの位置決めを対象とする。特定の供給及び制御トランジスタは、それぞれのＳＰＡＤに近接して画素ウエハ上に配置されてもよく、又はいくつかの実施形態では、専用ウエハ上に別々に配置され得る。
より具体的には、実施形態の第１のセットには、画素アレイの構造が開示される。１つ以上の画素は、ＳＰＡＤ、並びに画素内に形成され、ＳＰＡＤと動作可能に接続された１つ以上の制御トランジスタを含むことができる。制御トランジスタは、画素アレイの半導体基板内に形成され、画素は画素の集光面とは反対側の画素の上面に隣接し得る。画素は、画素の上面から画素の集光面まで少なくとも部分的に延在している絶縁壁の間に配置され得る。ＳＰＡＤのアノード層は、半導体基板内に形成され得、基板はドーピング勾配で形成され得る。第１のファミリー内の特定の実施形態は、１つ、２つ、又は３つの制御トランジスタを有する実施形態を説明する。
別の実施形態のセットは、長方形アレイとして配置された複数の画素セル及び複数のトランジスタ領域を有する、半導体基板内に形成された画素ウエハを説明する。画素アレイの各画素は、ＳＰＡＤを含み、少なくとも１つの制御トランジスタが各トランジスタ領域内に形成される。深いトレンチ絶縁壁は、画素ウエハの上面から半導体基板の中に、又は上面と反対側の画素ウエハの裏面の近くまで延在し得る。深いトレンチ絶縁壁は、トランジスタ領域を画素セルから分離している。各画素セルのＳＰＡＤは、上面に近接するｎ型カソード、及び上面と反対側のｎ型カソードの下に形成されたｐ型アノードによって形成される。半導体基板は、ドーピング勾配を有するｐ型半導体であり得る。
別の一組の実施形態は、画素セルのアレイを含む画素ウエハと、画素ウエハに接合された第１の側面を有する制御トランジスタウエハと、第１の側面とは反対側の制御トランジスタウエハの第２の側面に接合された論理ウエハと、を含む、光検出器デバイスを説明する。画素ウエハ内の画素セルのアレイの各画素セルは、ＳＰＡＤを含む。制御トランジスタウエハは、各画素セルに対して、それぞれの制御トランジスタ用の、少なくとも再充電トランジスタ、ゲートトランジスタ、及びクエンチングトランジスタを含む制御トランジスタを含む。制御トランジスタは、対応する画素のＳＰＡＤの光検出動作を制御することができる。論理ウエハは、光検出動作に基づいて、制御トランジスタウエハからの相互接続パッドを介して電気信号を受信し得る回路構成要素を含み得る。
本開示は、添付の図面と併せて以下の詳細な説明によって容易に理解され、同様の参照番号は同様の構造要素を示す。
単一光子アバランシェダイオード（ＳＰＡＤ）画素のアレイの斜視図を示す。 論理又は制御回路ウエハに取り付けられたＳＰＡＤ画素ウエハの斜視図を示す。 単一のＳＰＡＤ画素に関連付けられた供給又は制御回路の２つの回路図を示す。 供給、制御、又は論理回路ウエハと接続されたＳＰＡＤ画素ウエハの断面図を示す。 ＳＰＡＤ画素アレイの単一のＳＰＡＤ画素の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素に関連付けられた供給及び制御回路の回路図を示す。 一実施形態に係る、ＳＰＡＤ画素の構成要素の平面図を示す。 一実施形態に係る、図３ＡのＳＰＡＤ画素の第１の断面図を示す。 一実施形態に係る、図３ＡのＳＰＡＤ画素の第２の断面図を示す。 一実施形態に係る、図３ＡのＳＰＡＤ画素の第３の断面図を示す。 一実施形態に係る、図３ＡのＳＰＡＤ画素の第４の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素の構成要素の平面図を示す。 一実施形態に係る、図４ＡのＳＰＡＤ画素の第１の断面図を示す。 一実施形態に係る、図４ＡのＳＰＡＤ画素の第２の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素に関連付けられた供給及び制御回路の回路図を示す。 一実施形態に係る、図５Ａの回路を実装するＳＰＡＤ画素の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素に関連付けられた供給及び制御回路の回路図を示す。 一実施形態に係る、図６ＡのＳＰＡＤ画素の構成要素の平面図を示す。 一実施形態に係る、図６ＢのＳＰＡＤ画素の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素の構成要素の平面図を示す。 一実施形態に係る、図７ＡのＳＰＡＤ画素の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素に関連付けられた供給及び制御回路の回路図を示す。 一実施形態に係る、図８ＡのＳＰＡＤ画素の構成要素の平面図を示す。 一実施形態に係る、図８ＡのＳＰＡＤ画素の第１の断面図を示す。 一実施形態に係る、図８ＡのＳＰＡＤ画素の第２の断面図を示す。 一実施形態に係る、３つの制御トランジスタを有するＳＰＡＤ画素の平面図を示す。 ４つの制御トランジスタを有するＳＰＡＤ画素の回路図を示す。 図９Ｂの画素に含まれ得るようなインバータ回路の回路図を示す。 図９Ｂの画素の平面図を示す。 図９Ｄの画素の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素に関連付けられた供給及び制御回路の回路図を示す。 一実施形態に係る、図１０ＡのＳＰＡＤ画素の構成要素の平面図を示す。 一実施形態に係る、図１０ＢのＳＰＡＤ画素の第１の断面図を示す。 一実施形態に係る、図１０ＢのＳＰＡＤ画素の第２の断面図を示す。 一実施形態に係る、図１０ＢのＳＰＡＤ画素の第３の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素アレイの断面の平面図である。 一実施形態に係る、ＳＰＡＤ画素アレイの断面の平面図である。 一実施形態に係る、図１２ＡのＳＰＡＤ画素アレイの断面の詳細図である。 一実施形態に係る、ＳＰＡＤ画素アレイの断面の平面図である。 一実施形態に係る、図１３ＡのＳＰＡＤ画素アレイの断面の詳細図である。 一実施形態に係る、ＳＰＡＤ画素アレイの断面の平面図である。 一実施形態に係る、図１４ＡのＳＰＡＤ画素アレイの断面の詳細図である。 一実施形態に係る、ＳＰＡＤ画素に関連付けられた供給及び制御回路の回路図を示す。 一実施形態に係る、ＳＰＡＤ画素及び図１５Ａの供給及び制御回路の様々な構成要素の平面図を示す。 一実施形態に係る、図１５ＡのＳＰＡＤ画素及び回路の断面図を示す。 一実施形態に係る、ＳＰＡＤ画素に関連付けられた供給及び制御回路の回路図を示す。
添付の図でのクロスハッチング又はシェーディングの使用は、概して、隣り合う要素間の境界を明らかにし、図の視認性も促進するためにも提供される。したがって、クロスハッチング又はシェーディングの存在も不在も、添付の図に示される任意の要素に関する特定の材料、材料特性、要素の割合、要素の寸法、同様に図示されている要素の共通点、又は任意の他の特質、属性、若しくは特性についてのいかなる選好又は要件も伝達又は指示するものではない。
追加的に、種々の特徴及び要素（並びにそれらの集合及び群）の（相対的であれ絶対的であれ）割合及び寸法、並びにそれらの間に提示される境界、分離点及び位置関係は、単に本明細書に述べられる種々の実施形態の理解を容易にするために添付の図に提供されるものであり、したがって必ずしも一定の縮尺で提示又は図示されていない場合があり、図示される実施形態についての任意の選好又は要件を、それを参照して述べられる実施形態を除外して示す意図はないことを理解されたい。
ここで、添付図面に図示される代表的な実施形態が詳細に説明される。以下の説明は、これらの実施形態を１つの好ましい実施形態に限定することを意図するものではないことを理解されたい。反対に、以下の説明は、添付の特許請求の範囲により定義される記載された実施形態の趣旨及び範囲に含むことができるような、代替形態、修正形態及び同等物を包含することを意図している。
本明細書に記載される実施形態は、概して、光検出センサ、光検出器（又は「光受容体」）の構造体、並びにそれらを使用するデバイス及びシステムを対象とする。このようなデバイスの例としては、デジタルカメラ、光検出と測距（ＬＩＤＡＲ）システム及びデバイスなどが挙げられる。このようなデバイスは、単一の半導体ウエハ上に形成された光検出器のアレイを用いることが多い。個々の光検出器及び付随回路の構成要素は、画素又は画素セルと呼ばれ、半導体ウエハは画素ウエハと呼ばれる。
画素は、光検出構成要素として、ダイオード接合部がアバランシェ領域に逆バイアスされる単一光子アバランシェダイオード（ＳＰＡＤ）を含むことができる。ＳＰＡＤのカソードは、多くの場合、カソードにあたる光子がＳＰＡＤに接続された回路構成要素によって検出される電荷キャリアの拡張カスケードを引き起こすように、画素の表面付近に位置されることが多い。画素ウエハは、画素ウエハの「裏側」とも呼ばれる第１の側に集光表面を有するアレイとして配置された複数のＳＰＡＤ画素で形成され得る。画素ウエハは、集光裏面と反対側の「フロント側」と呼ばれる、第２の側に検出回路構成要素の少なくとも一部を用いて形成又は製造され得る。
正味の集光表面を増やすために、いくつかの実施態様では、画素ウエハは、ＳＰＡＤをバイアスする場合などの、画素ウエハ上の限られた追加の回路構成要素のみを有するＳＰＡＤ画素セルを主に含むように製造又は形成されることができる。「論理」及び／又は「制御」ウエハと呼ばれる１つ以上の追加のウエハは、次いで、ＳＰＡＤ画素によって生成された信号を検出、調整、及び／又は処理するための回路構成要素を含むように形成され得る。次いで、画素ウエハ及び他のウエハを、整合する電気的相互接続を有するスタック構成に接合又は結合することができる。
この実装では、ＳＰＡＤの制御トランジスタなどの特定の回路素子は、論理ウエハ上に形成され得る。このような制御トランジスタは、クエンチングトランジスタ、ゲートトランジスタ、及び再充電トランジスタなどの、より高い電圧源、又は二重電圧源を使用することができる。これにより、論理ウエハ内の回路レイアウト及びスペース制約の課題が生じる場合がある。例えば、論理ウエハ（時間サンプリング回路、カウンタ、画像プロセッサ、グラフィックプロセッサ、又は他の構成要素など）の様々な他の回路構成要素は、低電圧電源で動作し得る。
本明細書に開示される実施形態の一群は一般に、ＳＰＡＤ画素及びそれらの関連する制御トランジスタが、ＳＰＡＤに大きな集光面を依然として提供しながら、画素ウエハ上に形成又は製造され得る構造又は構成に関する。一般に、各ＳＰＡＤは、広いアバランシェ領域を形成しているカソード／アノード接合部を用いて実装され得る。ＳＰＡＤの集光面は、ＳＰＡＤ内にドーピング勾配が形成される画素ウエハの片側に形成され得る。ドーピング勾配により、光子誘起電荷キャリアがＳＰＡＤのアバランシェ領域に誘導されることが可能となる。制御トランジスタ（及び場合によっては他の回路構成要素）は、画素ウエハの集光面とは反対側の画素ウエハの側に形成され得る。ＳＰＡＤのカソード／アノード接合部は、少なくとも部分的に、接合領域を増やせるように、制御トランジスタの下の画素ウエハ内に位置付けることができる。各画素の制御トランジスタは、浅いトレンチ絶縁壁若しくは構造体を用いることにより、又は深いトレンチ絶縁壁若しくは構造体によって、半導体ウェル内の形成によって電気的に又は別の方法で分離されてもよい。
第１のファミリーの実施形態では、ＳＰＡＤ用の２つの制御トランジスタは、それぞれの画素上に形成され得る。第２のファミリーの実施形態では、ＳＰＡＤ用の３つ以上の制御又は論理トランジスタは、それぞれの画素上に形成され得る。第３のファミリーの実施形態では、ＳＰＡＤ用の単一の制御トランジスタは、それぞれの画素上に形成され得る。第４のファミリーの実施形態では、制御トランジスタは、画素ウエハ上に形成されるが、ＳＰＡＤを含む対応する画素の外部にある。制御トランジスタは、深いトレンチ絶縁壁によってＳＰＡＤ画素から分離された領域内に形成される。第５のファミリーの実施形態では、制御ウエハは、画素ウエハ又は論理回路ウエハのいずれかとは別個の専用ウエハ上に形成される。専用ウエハは、画素ウエハと論理回路ウエハとの間に位置され、接合又は結合されている。
これらの実施形態及び他の実施形態について、図２～１５Ｃを参照して以下に説明する。図１Ａ～１Ｅは、画素ウエハ及び論理及び／又は制御回路ウエハを含むデュアルウエハ画像センサに関する一般的な考慮事項及び実装を説明し、概説する。しかしながら、当業者であれば、これらの図２～１５Ｃに関して本明細書により与えられた詳細な記述は説明目的のものに過ぎず、限定するものとして解釈されるべきではないことを容易に理解するであろう。
更に、画像センサを有する特定の電子デバイスが、以下に記載又は説明されているが、本明細書に記載された実施形態は、携帯電話、パーソナルデジタルアシスタント、計時デバイス、健康監視デバイス、ウェアラブル電子デバイス、入力デバイス（スタイラスなど）、デスクトップコンピュータ、ウェアラブル電子メガネ等を含む様々な電子デバイスと共に使用され得るが、これらに限定されるものではない。
他の実施形態及び実装は、本開示及び添付の請求項の範囲及び趣旨内にある。例えば、機能を実装する機構は、機能の一部が異なる物理的位置に実装されるように分散されることを含めて、様々な位置に物理的に配置されてもよい。また、請求項を含めて、本明細書で使用される場合、「少なくとも１つの」で始められる項目のリストで使用される「又は」は、分離的なリストを示し、例えば、「Ａ、Ｂ、又はＣの少なくとも１つ」のリストはＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を示す。更に、用語「例示的」は、記載された例が他の例よりも好ましいか又はより良好であることを意味するものではない。
図１Ａ～１Ｅは、光検出器又は画像感知デバイスを作製するために、光検出器のアレイを論理ウエハと共に含む画素ウエハなどの複数のウエハを使用する一般的な説明を提供する。図２～１５Ｃに記載された実施形態の記載のコンテクスト及びコントラストを提供する説明を行う。
図１Ａは、単一の画素ウエハ１０８上に形成された画素アレイ１００を示す。画素アレイ１００は、裏面１０６と反対側の上面１０２と共に示されている。画素１０４ａ及び１０４ｂなどの個々の画素は、単一光子アバランシェダイオード（ＳＰＡＤ）、及び場合によっては付随回路などの光受容体を含む。画素アレイは、様々な半導体製造プロセスのいずれかによって画素ウエハ１０８内に形成され得る。例えば、画素ウエハ１０８は、光受容体と、エッチング及び蒸着、イオン注入、及び／又は他の製造方法によって形成される任意の付随回路を有するｐ型半導体であってもよい。光受容体のアノード又はカソードへの付随回路構成要素又は接続構成要素は、裏面１０６が画像キャプチャのために光に露出した側であり得るように、製造プロセスによって上面１０２上に形成されてもよい。画素アレイ１００は、相互接続パッド１０７．などの様々な相互接続パッドで作製され得る。
画素アレイ１００は、本明細書では「論理ウエハ」と称される第２のウエハに結合され得るように作製され得、第２のウエハは、光受容体の電源電圧ライン又は接続のいずれか、光受容体の様々な制御トランジスタ（さらに後述されるような）、処理回路（例えば、バッファ、時間デジタルカウンタ、画像プロセッサ、フィルタなど）、又は他の構成要素を含み得る。
図１Ｂは、論理（又は制御回路）ウエハ１１２に接合又は結合された画素アレイ１００の斜視図１１０を示す。画素ウエハ１０８は、裏面１０６が最上部に示されるように反転されており、ここで上面１０２が論理ウエハ１１２とインタフェース又は接合される。論理ウエハ１１２はまた、回路又は電気的接続をするように、画素アレイ１００上に製作された相互接続パッド１０７と一致及び／又は接合する相互接続パッドを用いて製造される。
図１Ｃは、図１Ａ～１Ｂに示されるような画像センサを形成しているデュアルウエハプロセスにおいて使用され得る回路１２０及び回路１４０の第１及び第２の回路図を示す。第２の回路１４０は、その内容全体が参照により本明細書に含まれる米国特許出願第１５／８７９，３５０号の開示に基づく。回路１２０及び１４０では、光受容体は、それぞれの画素ウエハ、１２２及び１４２上に実装されたＳＰＡＤ、１２４及び１４４であり、これらは図示の制御トランジスタ及び電圧源を含む論理ウエハに結合又は接合されている。
第１の回路１２０において、高電圧ＶDDH１３４ａ、アノード電源電圧ＶSPAD１３４ｂ、及びゼロ電圧源１３４ｃ等の様々な電源電圧が存在し得る。ＳＰＡＤ１２４は、画素ウエハ１２２と論理ウエハとの間の相互接続パッド１２３ａを介して、及び相互接続パッド１２３ｂを介して、アノード電源電圧ＶSPAD１３４ｂに電気的に連結される。
本明細書において「論理回路」又は「制御回路」とも称される論理及び／又は制御回路は、少なくとも３つのトランジスタ：電圧ＶQを印加するｐＭＯＳクエンチングトランジスタ１２６、電圧ＶFRCHを印加するｐＭＯＳ高速再充電トランジスタ１２８、及び電圧ＶGATEを印加するｐＭＯＳゲートトランジスタ、を含む。ｐＭＯＳクエンチングトランジスタ１２６により、光子誘起アバランシェ電流の検出後に、ＳＰＡＤ１２４のバイアスをブレークダウン未満に減らすことが可能となる。ｐＭＯＳ高速再充電トランジスタ１２８は、ＳＰＡＤ１２４内の電荷キャリアの急速な復元を可能にするようにゲートされ得る。ｐＭＯＳゲートトランジスタ１３０は、ＳＰＡＤ１２４からの出力シグナリングを制御することができる。出力信号は、レベルダウンシフタ（高電圧トランジスタ（単数又は複数）を有し得る）１３２ａ及びインバータ（場合によっては低電圧トランジスタ（単数又は複数）を有する）１３２ｂを介して送信され、そのいずれかはまた、出力接続リンク１３４ｄを介して後続の処理回路に増幅を提供し得る。当業者であれば、ＳＰＡＤ光受容体の第１の回路１２０の代替又は変形が可能であることを認識するであろう。
第２の回路１４０は、そのような１つの変形を示す。第２の回路１４０では、ＳＰＡＤ１４４が画素ウエハ１４２に含まれている。第２の回路１４０は、第１の電源電圧１５２ａ及び第２の電源電圧１５２ｂを有する。画素ウエハ１４２は、相互接続パッド１４１ａ，１４１ｂを介して別個の論理ウエハ内の論理回路及び制御回路に、及びＳＰＡＤ１４４のアノードに接続された第２の電源電圧１５２ｂに、電気的に接続され得る。第２の回路１４０は、電圧信号ＶRCHを印加するｐＭＯＳ再充電トランジスタ１４８と、電圧信号ＶQCHを印加するｐＭＯＳクエンチングトランジスタ１４６と、電圧信号ＶGATEによって制御されるｐＭＯＳ選択トランジスタ１５０ａ及びｎＭＯＳゲートトランジスタ１５０ｂの組み合わせと、を含む。ｎＭＯＳゲートトランジスタ１５０ｂのソースは、回路グランドに接続されている。
図１Ｄは、画素ウエハ１７０が制御回路ウエハ１１２に接合又は結合され得る方法の一例の組み合わせ断面図及び回路図を示す。画素ウエハ１７０は、絶縁壁１６８などの絶縁壁によって分離されたＳＰＡＤ画素１６２などのＳＰＡＤ画素のアレイ１００を含む。ＳＰＡＤ画素１６２は、アノード１６６及びカソード１６４を含む。画素ウエハ１７０はまた、制御回路ウエハ１１２へのビア１７４などのビア及び相互接続リンクを含む接合層１７２を含むことができる。画素ウエハ１７０は、インタフェース１７１に沿って制御回路ウエハ１１２と接合又は結合され得る。画素ウエハ１７０と制御回路ウエハ１１２との間の電気的接続は、相互接続パッド１２３ａ及び１２３ｂなどの相互接続パッドで提供されることができる。図示されるように、画素ウエハ１７０の上面は、図１Ａ～１Ｂに関連して上述した裏面１０６であり得、ここで光感知又は画像キャプチャのために光に曝露される表面となっている。
制御回路ウエハ１１２は、１つ以上の電圧レベルを画素ウエハ１７０に提供することができ、また場合によっては上記の回路１２０及び１４０などのクエンチ／再充電回路１８２にも提供することができる電圧源１８０を含むことができる。
図１Ｅは、画素ウエハ１７０内のＳＰＡＤ画素１６２のＳＰＡＤなどのＳＰＡＤ１９０の様々な詳細の断面図を示す。ＳＰＡＤ１９０は、ｐ型アノード１９２及びｎ型カソード１９４が作製されたｐ型ボディ１９１を含む。ｐ型アノード１９２とｎ型カソード１９４との接合部には、アバランシェ領域１９３が存在し得る。ＳＰＡＤ画素１６２は、絶縁壁１６８によって画素ウエハ１７０の隣接するＳＰＡＤから電気的に遮蔽され得る。
ＳＰＡＤ画素１６２は、ｐ型本体１９１がドーピング勾配を有するようにドープされ得、このドーピング勾配では、ドーパントの濃度は、勾配インジケータ１９６ａによって示されるように、表面１０２から集光裏面１０６まで垂直方向と、勾配インジケータ１９６ｂによって示されるように、ｐ型本体の中心から絶縁壁１６８まで横方向との両方向に増加する。ＳＰＡＤ画素１６２のドーピング勾配は、米国特許出願第１５／７１３，４７７号、現在は米国特許第１０，４３８，９８７号の開示に記載されるドーピング勾配に基づくことができ、その内容は参照によりその全体が本明細書に含まれる。
ドーピング勾配により、光子誘起電荷キャリアを、ｎ型カソード１９４とｐ型アノード１９２との接合部へ誘導することが可能となり得る。例えば、中央到達光子１９８ａは、次いで垂直勾配によって接合部へと誘導される電荷キャリア１９９ａ（この場合、電子）を生成することができる。あるいは、側壁付近のＳＰＡＤ画素１６２に入射する光子１９８ｂは、横方向ドーピング勾配によって中心に向かって誘導され得る電荷キャリア１９９ｂを生成することができ、したがって、接合部でアバランシェ電流を誘導する可能性がより大きくなり得る。
実施形態のファミリーの概要及び背景
以下に説明するのは、制御回路及び画素ウエハ、光受容体画素及びそれらに含まれるＳＰＡＤ、並びに画像センサの一部を形成し得る他の構成要素の回路、構成、及びレイアウトの実施形態の少なくとも４つのファミリーである。この分類は限定的又は制限的であるとして解釈されるべきではないことを理解されたい。実施形態の様々な特徴、構成要素、及び構成は、２つ以上のファミリーで生じ得る。更に、これらのファミリーの実施形態に記載される特徴、構成要素、及び構成は、更に別の実施形態で組み合わされてもよい。
第１の実施形態について記載された特定の特徴、構成要素、及び下位構成要素の記載は、第２の実施形態の類似の特徴、構成要素、及び下位構成要素に関して参照されるか、又は適用されるものとして記載され得るが、第２の実施形態のそれらの類似の特徴、構成要素、及び下位構成要素は、それらの記載の範囲と一致する変形で実施され得ることを理解されたい。
これらの実施形態では、二重レベルの電源電圧：高レベルの電源電圧ＶDDH、及び低レベルの電源電圧ＶDDLが存在し得る。更に、実施形態は、ＳＰＡＤ電圧源及びグランド供給を有し得る。記載されたいくつかの実施形態では、特定の制御トランジスタ、例えばゲートトランジスタを画素アレイ上に配置することができる。いくつかの実施形態では、これらは、高電圧源で作動する必要があり得る制御トランジスタであってもよい。
画素の様々な構成要素は、イオン注入、エッチング及び蒸着、又は他の製造技術などの様々な製造技術のいずれかによって形成されてもよい。様々な構成要素は、半導体ウエハ、例えば、ｐ型基板又はｎ型基板に形成又は製造されてもよい。
第１のファミリー：ＳＰＡＤ画素セル内の２つのトランジスタ
実施形態の第１のファミリーは、光又は画像センサ、並びに論理又は制御回路ウエハに接合又は結合された画素ウエハ上に形成された画素のアレイを含む、それらの内部構成要素及び特徴を対象とする。画素は、光検出器としてＳＰＡＤを含むことができる。実施形態の第１のファミリーでは、制御回路のトランジスタのうちの２つが、画素毎に画素ウエハ上に形成されている。画素は、本明細書では、「画素セル」とも称される。
図２は、画素セル２１０及び関連する制御及び供給回路の一実施形態の一般化された図２００を示す。画素セル２１０は、画素ウエハ上の画素アレイの部分であってもよい。画素セル２１０は、一般に、ＳＰＡＤ、ゲートトランジスタ、クエンチングトランジスタなどの高電圧回路素子を含んでいる。画素セル２１０は、上述したように、別個の制御ウエハ上に配置され得る外部回路構成要素との電気的接続を提供する、相互接続パッド２１２ａ～２１２ｄを有する。相互接続パッド２１２ａ～２１２ｄは、銅であり得、論理ウエハ上の一致する銅の相互接続パッドと接合され得る。
対照的に、低電圧回路セグメント２２４は、クエンチングトランジスタ、バッファ／インバータなどの低電圧素子を含んでいる。一般に、低電圧回路セグメント２２４は、画素セル２１０の外部の回路を含み、ＶDDLソース２０２から電圧を引き出すことができる。出力信号は、接続２０８を介して、信号調整及び画像処理構成要素などの更なる構成要素に送信されてもよい。
図３Ａは、画素セル２１０の構成要素の第１の構成を提供する画素セル３００の平面図を示す。図示された画素セル３００の表面は、図１Ａの表面１０２に対応することができ、画素セル３００の集光面は、画素セル３００の図示された表面とは反対側にある。画素セル３００は、画素セル３００を画素ウエハ内の他の画素セルから分離した絶縁層３０２でリングされた長方形のウェルで構成されている。絶縁層は、二酸化ケイ素であり得る。画素セル３００は、絶縁層３０２に内部的に隣接するアノード層３０４を有している。アノード層３０４は、ｐ型であり得、相互接続パッド２１２ｄに電気的に接続され得る。
画素セル３００は、アノード層３０４の内部に浅いトレンチ分離（ＳＴＩ）層３０６を備え、少なくとも３つの領域：分離されたウェル内にある、第１のトランジスタ領域３１５ａ、中央のＳＰＡＤ領域３１５ｂ、及び第２のトランジスタ領域３１５ｃ、を形成しているように構成されている。示された実施形態の特定のバージョンでは、第１のトランジスタ領域３１５ａは、中央ＳＰＡＤ領域３１５ｂの第１の側に配置されており、第２のトランジスタ領域３１５ｃは、第１の側とは反対側の中央ＳＰＡＤ領域３１５ｂの第２の側に配置されている。示された実施形態の特定のバージョンでは、ＳＴＩ層３０６は、第１のトランジスタ領域３１５ａ、中央ＳＰＡＤ領域３１５ｂ、及び第２のトランジスタ領域３１５ｃの周りに周囲リングを形成している。本実施形態の他の変形例は、３つの領域の代替的な配置を有し得る。
この構成のＳＰＡＤ２１４は、以下に更に図示及び記載されるように、（図示の配向に対して）ｐ型アノード層の上に配置されたｎ型カソード層３２０として実装され得る。ＳＰＡＤ２１４は、ｎ型カソード層３２０に接続されたカソード電極３２２を有し得る。カソード電極は、ｎ型カソード層の一部又は全部の上に延在していることができる。カソード電極３２２は、金属又は他のトレースであり得る相互接続線３２４と電気的に接続され得る。
（図２の画素セル２１０の一部であり得る）ｐＭＯＳ ＨＶクエンチングトランジスタは、第１のトランジスタ領域３１５ａ内に位置し得る。ｐＭＯＳ ＨＶクエンチングトランジスタ２１６は、ｎ型半導体ウェル（ＮＷ）３１０ａ内に位置し得る。ＮＷ３１０ａは、ＮＷ接続線３１０ｃにリンクされた、ＮＷバイアス区分３１０ｂを有し得る。バイアス電圧は、ＮＷ接続線３１０ｃに印加することができる。いくつかの変形例では、バイアス電圧は０．８Ｖであり得、他のバイアス電圧を使用することもできる。ｐＭＯＳ ＨＶクエンチングトランジスタ２１６のソースは、上述のように、相互接続パッド２１２ａに接続されている。ｐＭＯＳ ＨＶクエンチングトランジスタ２１６のドレインは、相互接続線３２４と連結されて、画素セル２１０内にノード２２０を形成している。ｐＭＯＳ ＨＶクエンチングトランジスタ２１６のゲート２１７は、上述のように、相互接続パッド２１２ｂと連結されている。
ｎＭＯＳゲートトランジスタ２１８は、第２のトランジスタ領域３１５ｃ内に位置し得る。ｎＭＯＳゲートトランジスタ２１８は、ｐ型半導体ウェル（ＰＷ）３４４内に位置し得る。ＰＷ３４４は、ＰＷバイアス電圧が印加され得るＰＷ接続リンク３４６ｂと連結されたＰＷバイアス区分３４６ａを有することができる。いくつかの変形例では、ＰＷバイアス印加電圧はＶDDL～ＶDDHであり得る。次いで、ＰＷ３４４は、深いｎ型半導体ウェル（ＤＮＷ）３４０内に位置する。ＤＮＷ３４０は、ＤＮＷ接続線３４２ｂに連結されたＤＮＷバイアス区分３４２ａを有し得る。バイアス電圧は、ＮＷ接続線３１０ｃに印加することができる。いくつかの変形例では、バイアス電圧は０．８Ｖであり得、他のバイアス電圧を使用することもできる。上記のように、ｎＭＯＳゲートトランジスタ２１８のソースは、電圧供給リンク２２２に沿って電源電圧ＶDDL～ＶDDHに接続されている。ｎＭＯＳゲートトランジスタ２１８のドレインは、相互接続線３２４と連結されて、ノード２２０を形成している。ｎＭＯＳゲートトランジスタ２１８のゲート２１９は、上述したように、相互接続パッド２１２ｃと連結されている。
相互接続パッド２１２ａ～２１２ｄは、図示の上面の平面内ではなく、画素セル３００の表面の上方に（すなわち、ページの外に）位置付けられ得る。相互接続パッド２１２ａ～２１２ｄのそのような構成又は位置決めは、図１Ｄに基づくことができる。このような構成、又は同様の構成により、画素セル３００を収容するウエハは、図２に示す外部回路構成要素（例えば、高電圧回路セグメント２２４）を含む制御ウエハに接合されることが可能となる。
図３Ｂは、図３Ａの水平切断線Ａ－Ａ’に沿った水平（「Ｘ軸」）断面図３５０を示す。断面図３５０の左縁部及び右縁部は、絶縁層３０２及びアノード層３０４が、イメージングで受光される裏面１０６まで延在し得ることを示しているが、これは必須ではない。断面図３５０は、画素セル３００がｐ型基板３５４（Ｐ－ＥＰＩ）を含み、その中にｐＭＯＳ ＨＶクエンチングトランジスタ２１６が形成されていることを示す。ＳＴＩ層３０６は、裏面１０６まで延在していることなく形成され得るが、ｐＭＯＳ ＨＶクエンチングトランジスタ２１６を電気的に絶縁するのに十分に延在してもよく、ＮＷ３１０ａよりも深く延在してもよいが、これは必須ではない。ＮＷ３１０ａは、ＳＴＩ層３０６に接触するように延在し得るか、又は、ＮＷ３１０ａとＳＴＩ層３０６との間のｐ型基板３５４の延長部を含む間隙が存在し得る。断面図３５０に示される実施形態の特定のバージョンでは、ＮＷバイアス区分３１０ｂは、ドレイン３５２ａ及びｐＭＯＳ ＨＶクエンチングトランジスタ２１６のソース３５２ｂから離れて配置されている。
図３Ｃは、図３Ａの水平切断線Ｂ－Ｂ’に沿った画素セル３００の水平（「Ｘ軸」）断面図３６０を示す。絶縁層３０２のアノード層３０４及びＳＴＩ層３０６は、図３Ｂに関して説明したとおりであり得る。この実施形態の画素セル３００は、ｐ型アノード層３６２の上方に配置されたｎ型カソード層３２０を有する。ＳＴＩ層３０６は、ｐ型アノード層３６２よりも深く延在し得るが、これは必須ではない。ｐ型基板３５４は、図１Ｅに関してなされた説明に基づき得るドーピング勾配輪郭レベル３６４ａ及び３６４ｂと共に示されている。ｎ型カソード層３２０は、上述のように、ノード２２０に電気的接続を提供するカソード電極３２２を有する。
図３Ｄは、図３Ａの水平切断線Ｃ－Ｃ’に沿った画素セル３００の水平（「Ｘ軸」）断面図３７０を示す。絶縁層３０２、アノード層３０４及びＳＴＩ層３０６は、図３Ｂに関して説明したとおりであり得る。ＰＷ３４４は、ＤＮＷ３４０に含まれていることが示されている。ＰＷバイアス区分３４６ａは、ＤＮＷバイアス区分３４２ａの位置と対向するｎＭＯＳゲートトランジスタ２１８の側のＰＷ３４４内に配置されているが、これは必須ではない。上記のように、ｎＭＯＳゲートトランジスタ２１８のドレイン３４３ａ及びソース３４３ｂを通る導通は、ゲート２１９に印加される電圧信号によって制御される。
図３Ｅは、図３Ａの垂直切断線Ｄ－Ｄ’に沿った画素セル３００の垂直（「ｙ軸」）断面図３８０を示す。断面図３８０は、勾配レベル線３８６ａ及び３８６ｂによって示されるｐ型基板３５４内のドーピング勾配が、ｐＭＯＳ ＨＶクエンチングトランジスタ２１６及びｎＭＯＳゲートトランジスタ２１８の下に延在し得ることを示す。このようなドーピング勾配により、画素セル３００の裏面の中心で受容した光子によって誘起される光子誘起電荷キャリア３８８ａは、偏向することなくｐ型アノード層３６２とｎ型カソード層３２０との境界面のアバランシェ接合領域に向かって導かれ得る。しかし、画素セル３００の裏面の縁部に向かって受容される光子は、ドーピング勾配により、アバランシェ接合領域に向かって偏向され得る。
図４Ａは、２つの制御トランジスタが画素ウエハの各画素セルに含まれ得る、第２の実施形態の平面図を示す。画素セル４００は、図２に関して説明した回路を実装することができる。画素セル４００は、図３に関連して説明及び示された、ｐＭＯＳ ＨＶクエンチングトランジスタ２１６及びｎＭＯＳゲートトランジスタ２１８のレイアウト又は構成を実装する。図３Ａ～３Ｅに記載されている実施形態とは異なり、画素セル４００は、構成要素のための分離された領域を形成している浅いトレンチ分離を使用しない。その代わりに、画素セル４００は、アバランシェ接合部を形成しているｎ型カソード層とｐ型アノード層の両方が画素セル４００の表面の下に少なくとも部分的に形成されるＳＰＡＤを実装する。
図４Ａは、図３Ａ～３Ｅに関連して上述したように、周囲の絶縁層３０２及びアノード層３０４を有する長方形ウェルとして形成された画素セル４００を示す。アノード層３０４は、前述のように、相互接続パッド２１２ｄを介してバイアス電圧ソースＶSPADに電気的に接続され得る。画素セル４００の構成要素は、図４Ｂ～４Ｃにより詳細に示されるように、ｐ型基板４０２内又は上に形成され得る。ｐ型基板４０２内で、ノード２２０への電気的接続としてカソード電極４２０を有するｎ型ウェル（ＮＷ）４０４内に形成され得る。
図４Ａに示す構成では、ｐＭＯＳ ＨＶクエンチングトランジスタ２１６は、内部ＮＷ４０８内に配置され得、それ自体は深いｐ型ウェル（ＤＰＷ）４０６内に配置されている。ＤＰＷには、ＤＰＷバイアス区分４１２にバイアス電源電圧が設けられてもよく、内部ＮＷ４０８は、ＮＷバイアス区分４１１ｂに設けられたＮＷバイアス電圧４１１ａと連結されてもよい。図３Ａ～３Ｅの実施形態について説明したように、ｐＭＯＳ ＨＶクエンチングトランジスタ２１６は、相互接続パッド２１２ａに接続されたソースと、相互接続パッド２１２ｂに接続されたそのゲート２１７と、ノード２２０に接続されたそのドレインとを有することができる。
ｎＭＯＳゲートトランジスタ２１８は、ＰＷバイアス電圧４１９ｂによってバイアス区分４１９ａに供給され得るＰＷ４１４内に配置されてもよい。ｎＭＯＳゲートトランジスタ２１８は、図３Ａ～３Ｅの実施形態について説明したように接続されたドレイン及びソースと、相互接続パッド２１２ｃに接続されたそのゲート２１９とを有することができる。ｐＭＯＳ ＨＶクエンチングトランジスタ２１６は、そのソース／ゲート／ドレイン軸が、ｎＭＯＳゲートトランジスタ２１８のソース／ゲート／ドレイン軸に直角となって示されているが、これは必須ではない。
図４Ｂは、ｎＭＯＳゲートトランジスタ２１８を通る、図４Ａの切断線Ｂ－Ｂ’に沿った画素セル４００の水平断面（「Ｘ軸」）図４３０を示す。図４３０は、画素セル４００のＳＰＡＤのカソードを形成しているｎ型カソード層４０４内のＰＷ４１４の配置を示す。ｐ型アノード層４３２は、ｐ型基板４０２内でｎ型カソード層４０４の下に埋設層として配置されている。ｎＭＯＳゲートトランジスタは、ゲート２１９に関して示されるように、ＰＷ４１４内に配置されたそのドレイン４１８ａと、ソース４１８ｂとを有する。
図４Ｃは、図４Ａに示される二重及びシフトされた切断線Ａ－Ａ’及びＣ－Ｃ’に沿った、シフトされた（「ジグザグ」）垂直断面図（「ｙ軸」）４４０を示す。図４Ｃは、ｎ型カソード層４０４が、ｐＭＯＳ ＨＶクエンチングトランジスタ２１６及びｎＭＯＳゲートトランジスタ２１８の下の埋設層として延在してもよく、また、それぞれ、ｐＭＯＳ ＨＶクエンチングトランジスタ２１６及びｎＭＯＳゲートトランジスタ２１８の絶縁を提供するＤＰＷ４１６及びＰＷ４１４から離れて画素セル４００の表面に延在し得ることを示す。前述したように、ｐ型基板４０２は、光子誘導電荷キャリアを画素セル４００の中心に導くように動作し得るドーピング勾配輪郭線４４４ａ及び４４４ｂによって示されるような、ドーピング勾配を有し得る。
図５Ａは、特定の詳細部を有するが、図２の回路図２００と概念的に類似している回路図５００を示す。回路図５００では、図３のｎＭＯＳゲートトランジスタ２１８の代わりに、ｐＭＯＳゲートトランジスタ５１８が使用されている。図５Ａに示される他の構成要素は、図２及び３に関連して説明されたとおりである。
図５Ｂは、２つの制御トランジスタが画素ウエハの各画素に含まれ得る第３の実施形態の構成の平面図を示す。画素５１０は、図３Ａ～３Ｅに関連して説明される画素セル３００と類似している。具体的には、画素５１０は、ＳＴＩ層３０６を使用して、図５Ａに示す構成要素の分離領域を形成している。領域５１２は、画素セル３００について説明したとおりであり得る。画素５１０は、画素セル３００のｎＭＯＳゲートトランジスタ２１８の代わりにｐＭＯＳゲートトランジスタ５１８が存在するという点で、画素セル３００とは異なる。ｐＭＯＳゲートトランジスタ５１８は、図示のように、相互接続パッド２１２ｃに接続されたゲート５１９を有する、ＮＷ５１６内に形成される。ＮＷ５１６は、ＮＷバイアス電圧５１４ｂが印加されるバイアス区分５１４ａを有し得る。図５Ｂの水平切断線Ｃ－Ｃ’に沿って、断面図は、図３Ｂに示される断面図と類似しており、同様の対応する記載を含んでいる。
図６Ａは、ＳＰＡＤ６１４及び２つの制御トランジスタ、並びに関連する供給及び制御回路要素を含むＳＰＡＤ画素セルを示す回路図６００である。これは、ＳＰＡＤ光検出器のアレイを有する画素ウエハは、そうでなければ画素ウエハが接合又は結合される論理ウエハ上に配置され得る、２つの制御トランジスタを含むことができる、第４の実施形態を示す。図６Ａの実施形態は、各画素セル６０２内に２つのｎＭＯＳトランジスタを含み、そのため、バイアスは、前述の実施形態とは異なる方式で実装され得る。
画素セル６０２の外部にある関連する供給及び制御回路要素は、そのソースが回路グランド６０６に接続されており。そのドレインが画素セル６０２の相互接続パッド６１２ｄにリンクされたｎＭＯＳクエンチングトランジスタ６０４を含み得る。ｎＭＯＳクエンチングトランジスタ６０４は、ゲート６０５に印加された電圧信号ＶBNなどのゲート６０５で受信された信号によって制御される。画素セル６０２の出力は、ｎＭＯＳクエンチングトランジスタ６０４のドレインで受信され、バッファ６０８によって送信され、バッファ６０８はまた、出力ライン６０９上に信号の増幅も与え得る。
画素セル６０２は、少なくともＳＰＡＤ６１４、ｎＭＯＳバイアストランジスタ６１６、及びｎＭＯＳゲートトランジスタ６１８を含む。ｎＭＯＳバイアストランジスタ６１６は、光子検出のためにＳＰＡＤ６１４を逆バイアス状態にするように動作することができる。ｎＭＯＳゲートトランジスタ６１８のドレインはＶDDHでバイアスされ、そのゲートは、相互接続パッド６１２ｂを介してゲート信号を受信するように連結されている。ＳＰＡＤ６１４のカソードは、相互接続パッド６１２ａを介して電源電圧ＶSPADに接続することができる、この電源電圧ＶSPADは、この実施形態のいくつかの実装では、ＶSPAD＝ＶBD＋ＶDDHであり得、ＶBDはＳＰＡＤ６１４のブレークダウン電圧である。
図６Ｂは、画素セル６０２内の回路図６００の回路構成要素のレイアウト又は構成の平面図６１０を示す。先の実施形態について説明したように、画素セル６０２は、内部がアノード層３０４となっている長方形の絶縁層３０２内に収容され得る。画素セル６０２内の構成要素は、ｐ型基板６２２上に実装され得る。ｎ型カソード層６２４は、以下に示すように、ｎＭＯＳバイアストランジスタ６１６及びｎＭＯＳゲートトランジスタ６１８の下に延在しているように埋設層内に存在することができ、大きなアバランシェ接合領域を提供する。ｎ型カソード層はまた、以下に示すように、上面まで延在していることができ、相互接続パッド６１２ａに接続されたカソード電極６２０を有する。
ｎＭＯＳバイアストランジスタ６１６及びｎＭＯＳゲートトランジスタ６１８は、それぞれ、ＰＷ６１３及び６１７内に形成されている。ＰＷ６１３及び６１７は、簡略化のために示されていないが、バイアス区分４１９ａに類似したバイアス区分を有することができ、バイアス区分４１９ａにおいてそれぞれのバイアス電圧が印加され得る。ｎＭＯＳバイアストランジスタ６１６及びｎＭＯＳゲートトランジスタ６１８は、ドレイン／ゲート／ソース軸が直交するように配置されているが、この実施形態の他の変形例では、ｎＭＯＳバイアストランジスタ６１６及びｎＭＯＳゲートトランジスタ６１８は、画素セル６０２内では異なって配置されてもよい。ｎＭＯＳバイアストランジスタ６１６のゲート６１５は、相互接続パッド６１２ｃと連結され、ｎＭＯＳゲートトランジスタ６１８のゲート６１９は、相互接続パッド６１２ｂと連結されている。
図６Ｃは、図６Ｂに示す切断線Ｂ－Ｂ’に沿った水平断面図６３０を示す。ｎＭＯＳゲートトランジスタ６１８は、ＰＷ６１７内に形成されている。ＰＷ６１７自体は、ｎ型カソード層６２４内に形成され、これは、ＰＷ６１７の下及びそれを超えて延在し得る。ｐ－アノード層６３２は、ｎ型カソード層６２４の下に形成されて、ｐ－アノード層６３２とｎ型カソード層６２４との接合部における大きなアバランシェ領域を可能にする。ｐ型基板６２２は、前述したように、ドーピング勾配で実装され得る。図６Ｃもまた、図６Ｂの切断線Ａ－Ａ’に沿った垂直断面図を示しているため、説明は繰り返さない。
図７Ａは、画素ウエハの各画素セルに２つの制御トランジスタが含まれた、第５の実施形態の画素セル７００の構成の平面図を示す。この構成は、図６Ａの画素セル６０２に関連して説明された回路素子に基づくものである。この違いは、ここでは、画素セル７００はｎ型基板上に形成され、制御トランジスタは、ｎＭＯＳであり、それぞれの深いｎ－ウェル（ＤＮＷｓ）に形成されていることである。
先の実施形態について説明したように、画素セル７００は、長方形の絶縁層３０２内に収容され得る。しかしながら、ここでは、絶縁層３０２に内部で隣接するｎ型カソード層７０５が存在する。この実施形態では、ｎ型カソード層７０５は、相互接続パッド６１２ａを介してカソード電圧ＶSPADにバイアスをかけるカソードに連結されている。ＶSPADは、ＶSPAD＝ＶBD+ＶDDH、ＶBDについてはブレークダウン電圧として設定され得るが、これは必須ではない。
画素セル７００は、以下に更に示すように、ｎＭＯＳバイアストランジスタ６１６及びｎＭＯＳゲートトランジスタ６１８の下に延在し、ｎ型基板に形成されたｎ型カソード層の上方に配置されたｐ型アノード層７０４を含むことができる。ｐ型アノード層７０４はアノード電極７２０と接続する。
ｎＭＯＳゲートトランジスタ６１８は、相互接続パッド６１２ｂを介して画素セル７００の外部の制御回路に連結されたゲート７１６に印加される信号によって制御される。ｎＭＯＳゲートトランジスタ６１８は、ＰＷ７１４内に配置されている。ＰＷ７１４は、バイアス電圧が印加されるバイアス区分７１９を有してもよい。ＰＷ７１４は、ＤＮＷ７１２内に形成され、これは、ＤＮＷバイアス電圧が印加されるバイアス区分７１７を有し得る。ゲート７１６は、相互接続パッド６１２ｂに接続し、そこから外部信号を受信する。ｎＭＯＳゲートトランジスタ６１８のソースは、ＶDDHであり得るＶDDHソースに接続することができる。
ｎＭＯＳバイアストランジスタ６１６は、ｎＭＯＳゲートトランジスタ６１８と同様に構成又は形成されてもよい。ｎＭＯＳバイアストランジスタ６１６は、ＤＮＷ７０６内に形成され得るＰＷ７０８内に形成されてもよい。ＰＷ７０８及びＤＮＷ７０６は、上述のようにそれぞれのバイアス区分で実装され得るが、簡潔にするために図示されていない。ｎＭＯＳバイアストランジスタ６１６のゲート７１０は、相互接続パッド６１２ｃに連結され、相互接続パッド６１２ｃを介して外部信号を受信することができる。ｎＭＯＳバイアストランジスタ６１６のドレインは、一般に、ｎＭＯＳゲートトランジスタ６１８のドレインと共に相互接続パッド６１２ｄを介して、外部回路構成要素に連結されている。
図７Ｂは、図７Ａの切断線Ａ－Ａ’に沿った水平断面図７３０を示す。ｎＭＯＳゲートトランジスタ６１８は、ＰＷ７１４の断面図に示されており、これは次にＤＮＷ７１２内にある。ＤＮＷ７１２の下に延在しているｐ－アノード層７３２の一部が存在し、これはまた、画素セル７００の上面に延在している延長部７０４を有し得る。ｎ型カソード層７３４は、ｐ－アノード層７３２の全て又は大部分の下に形成されて、ｎ型カソード層７３４及びｐ－アノード層７３２によって形成されるアバランシェ領域のサイズを増大させることができる。ｎ型カソード層７３４の下のｎ型基板７０２の領域は、ドーピング勾配輪郭レベル７３８ａび７３８ｂによって示されるように、ドーピング勾配で形成され得る。
図７Ａ～７Ｂに関連して説明された第５の実施形態と同様に、図６Ａ～６Ｃに関連して説明される第４の実施形態を実装するが、半導体の原子価タイプ（ｎ型及びｐ型）が基板に対して反転されており、ＳＰＡＤのアノード及びカソードに関しては、当業者であれば、他の前述の実施形態を同様に逆の半導体タイプで実装する方法を理解するであろう。同様に、以下の実施形態のそれぞれに関して、同様に反転された半導体タイプを有する類似の対応する実施形態が存在することが理解されるであろう。
第２のファミリー：ＳＰＡＤ画素セル内の少なくとも３つのトランジスタ
このセクションの以下の実施形態では、ＳＰＡＤ画素のアレイを含む画素ウエハが、各画素セル内に３つの制御トランジスタを含み得る回路及び構成を説明する。そのような制御トランジスタは、他の実装形態では、画素ウエハが接合される論理ウエハ上に配置され得る。画素ウエハ上に３つの制御トランジスタを含むことにより、論理ウエハ上の回路構成要素により多くのスペースを提供することができる。これらの実施形態で説明される回路及び構成は、各ＳＰＡＤ内で大きなアバランシェ領域を維持することができる。以下の実施形態の特徴、構成要素、及び下位構成要素の多くは、前述の実施形態の特徴、構成要素、及び下位構成要素と類似又は類似し得るため、そのような特徴、構成要素、及び下位構成要素は、同じ詳細には記載されない。当業者であれば、有用であるか又は必要であり得るような、可能な変形及び適応を認識するであろう。
図８Ａは、画素セル８０２内に３つのトランジスタが存在する第６の実施形態の回路図８００である。画素セル８０２及びＳＰＡＤ８１０は、そのアノードで、電圧ソースＶSPADへの相互接続パッド８１２ｅに接続されている。ＳＰＡＤ８１０のカソードは、高電圧クエンチングトランジスタである、第１の内部ｐＭＯＳトランジスタ８１４のドレインに接続されており。そのゲート８１５は、制御信号が受信され得る相互接続パッド８１２ｂに接続されている。第１の内部ｐＭＯＳトランジスタ８１４のソースは、相互接続パッド８１２ａに接続されており。それを介して電源電圧ＶDDL８０５が受信される。外部ｐＭＯＳトランジスタ８０４は、低電圧クエンチングトランジスタである。外部制御回路は、相互接続８０８上のＳＰＡＤの出力信号を論理又は制御ウエハの更なる構成要素に適用する反転バッファ８０６を含むことができる。
画素セル８０２は、ｐＭＯＳ再充電トランジスタ８１８を含んでおり、そのゲート８１７は相互接続パッド８１２ｃに接続されており。それを介して更なる制御信号が印加され得る。ｐＭＯＳ再充電トランジスタ８１８は、ＶDDHレベルの電源電圧よってそのソースに供給される。これらの実施形態では、提供される２つの高電圧：ＶDDL及びＶDDH、並びにそのオフセット及びアノード電圧ＶSPADが存在する。ｐＭＯＳ再充電トランジスタ８１８のドレインは、相互接続パッド８１２ｄに接続されたゲート８２１を有するｎＭＯＳゲートトランジスタ８２０のドレインと直列に接続されており。相互接続パッド８１２ｄを介してゲート信号（例えば、「オン／オフ」信号）は、外部制御回路から受信され得る。ｐＭＯＳ再充電トランジスタ８１８及びｎＭＯＳゲートトランジスタ８２０のドレインを接続しているノードは、ＳＰＡＤ８１０のカソードに接続する。ｎＭＯＳゲートトランジスタ８２０のソースは、低くした電源電圧８２２に接続されており、この電圧はＶDDL～ＶDDHの値、又は別の値を有し得る。
図８Ｂは、図８Ａの画素セル８０２の特定素子の構成の平面図８３０を示す。画素セル８０２は、前述のように、その内部では境界アノード層３０４である絶縁層３０２によって囲まれている。画素セル８０２は、それぞれｐ型及びｎ型であり得る半導体基板８３２内に形成されたｎ型カソード層８３４を有する。カソード電極８２４は、ｎ型カソード層８３４の表面に形成され得る。正方形として示されているが、カソード電極８２４は、多かれ少なかれカソード電極８２４の上に延在してもよい。
第１の内部ｐＭＯＳトランジスタ８１４及びｐＭＯＳ再充電トランジスタ８１８の両方は、それぞれのＮＷ８３８ａ及び８３８ｂ内に形成され、これは次に、それぞれの深いｐ－ウェル（ＤＰＷｓ）８３６ａ及び８３６ｂ内に形成されている。第１の内部ｐＭＯＳトランジスタ８１４及びｐＭＯＳ再充電トランジスタ８１８は、それらのソース／ゲート／ドレイン軸と並列に配置されているが、他の配置及び構成が使用されてもよい。ｎＭＯＳゲートトランジスタ８２０は、ＰＷ８２３内に形成されている。
図８Ｃは、切断線Ａ－Ａ’に沿った、図８Ｂに関連して説明される構成を有する画素セル８０２の断面図８４０を示す。ｎ型層８４２は、ｎ型カソード層の一部であってもよく、ＳＰＡＤ８１０のカソードの一部を形成している。図示のように、ＳＰＡＤ８１０のｐ型アノード層８４４は、ｎ型層８４２の下の半導体基板８３２内に形成されている。ｎ型層８４２は、図示のように、ＤＮＷ８３６ａ及び８３６ｂの下に延在して、ｎ型層８４２及びｐ型アノード層８４４の境界面におけるアバランシェ接合領域を増加させることができる。ＤＮＷ８３６ａ及び８３６ｂから離れて、ｎ型層８４２は、画素セル８０２の上面に近接して延在し得るｎ型カソード層８４２に接合する。
図８Ｄは、切断線Ｂ－Ｂ’に沿って図８Ｂに関連して説明される構成を有する画素セル８０２の断面図８５０を示す。ｎＭＯＳゲートトランジスタ８２０は、ｎ型カソード層８３４内に順に形成される、ＰＷ８２３内に形成されて示されている。ｐ型アノード層８４４は、ｎ型カソード層８３４の下に延在している。ｎ型カソード層８３４及びｎ型カソード層８３４の下のｐ型アノード層８４４の拡張は、それらの境界面でのアバランシェ接合領域の増加を提供する。
図９Ａは、図８Ａ～８Ｄに関連して説明された実施形態の第１の変形例の平面図９００を示す。図９Ａに示される実施形態は、図８Ａに示す回路図８００を修正して、ｎＭＯＳゲートトランジスタ８２０を、ゲート９２１を有するｐＭＯＳゲートトランジスタ９２０に置き換える。回路図８００の他の構成要素は、説明されたとおりである。平面図９００は、上記の平面図８３０について説明した通りであるが、ただし、ｐＭＯＳゲートトランジスタ９２０は、ＮＷ９１２内に形成され、これは次に、ＤＰＷ９１０内に形成されている。制御トランジスタにｐＭＯＳのみを使用することにより、本実施形態のより単純な製造が可能となり得る。図９Ａの切断線Ｂ－Ｂ’に沿った断面図は、図８Ｃの断面図と類似している。
図９Ｂ～９Ｅは、図８Ａ～８Ｄに関連して説明された実施形態の第２の変形例を示す。この第２の変形例では、インバータ８０６の構成トランジスタは、ゲートトランジスタ及び再充電トランジスタと共に、ＳＰＡＤを含む画素セルの一方の側に配置される。そのような実施形態は、画素セル上に実装されるインバータが高電圧トランジスタを使用するのに対して論理回路ウエハ上に配置されたインバータは低電圧トランジスタで実装され得るため、速度の改善が可能となり、したがって画素セル８０２の出力間の電圧レベルシフタの必要性がなくなる。図９Ｂ～９Ｅの実施形態において、画素セルのＳＰＡＤは、以下に記載されるように、ＳＰＡＤ接合部用の大部分が埋められたアノード及びカソードで形成され、トランジスタは画素ウエハのフロント側で形成されている。ＳＰＡＤのカソードは、フロント側を通って延在し得、例えば、その上のトランジスタへの電気的接続を行う。
図９Ｂは、画素ウエハの画素セル９３２が、ＳＰＡＤ９３４、インバータ９３８、ｐＭＯＳ再充電トランジスタ９３６、及びｎＭＯＳゲートトランジスタ９４０を含む構成９３０を示す。画素セル９３２は、電圧供給線ＶDDL９３１と、接点９３３を介して供給された電圧ＶSPADとによって供給される。画素セル９３２を含む画素ウエハは、論理回路ウエハ９４５と接合又は結合されてもよい。再充電トランジスタ９３６のゲートは、接点９３７を介して印加される信号によって制御され、ゲートトランジスタ９４０のゲートは、接点９４１を介して印加される信号によって制御される。
図９Ｂはまた、金属－金属接続部９３９を介して画素セル９３２に接続され得る論理回路ウエハ９４５の区分を示す。代替的に、論理回路ウエハ９４５は、図１５Ｃに関連して以下に記載されるように、貫通シリコンビア（ＴＳＶ）によって、画素セル９３２を含む画素ウエハと接合又は接続され得る。論理回路ウエハ９４５は、画素セル９３２の出力に基づいて標準パルスを生成する１ショット９４２を含むことができる。次いで、１ショットの出力は、ヒストグラムカウンタ９４４によって受信され得る。論理回路ウエハ９４５は、ヒストグラムカウンタのデータを使用して画像情報又は他の情報を生成し得る、マイクロコントローラ、マイクロプロセッサ、信号プロセッサ、メモリ、又は他の構成要素を含むことができる。
図９Ｃは、インバータ９３８を実装するために使用され得る２つのトランジスタの構成９５０を示す。上部ｐＭＯＳトランジスタ９５２は、そのドレインが下部ｎＭＯＳトランジスタ９５４のソースと接続するように積層されている。上部ｐＭＯＳトランジスタ９５２のソースは、電圧ＶDDによって供給され、下部ｎＭＯＳトランジスタ９５４のドレインはグランドに接続されている。入力信号ＶIN９５１が、図示された両方のトランジスタのゲートに印加されると、出力信号ＶOUT９５３は、入力信号ＶIN９５１に対して極性が反転される。画素セル９３２内のインバータ９３８のこの実装を使用すると、２つのｎＭＯＳトランジスタ、ゲートトランジスタ９４０及びインバータ９３８の下部ｎＭＯＳトランジスタ、並びに２つのｐＭＯＳトランジスタ：再充電トランジスタ９３６及びインバータ９３８の上部ｐＭＯＳトランジスタが存在する。
図９Ｄは、画素セル９３２のフロント側（集光裏面の反対側）に実装された、ゲートトランジスタ９４０、再充電トランジスタ９３６、上部ｐＭＯＳトランジスタ９５２、及び下部ｎＭＯＳトランジスタ９５４の構成９６０を示す。この構成は、図８Ｂ及び９Ａに示された構成の変形である。図８Ｂ及び９Ａにも示され、図９Ｄに示される特徴は、上記のとおりであり得る。ｐＭＯＳトランジスタ９３６及び９５２は、それぞれ、分離されたｎ型ウェル（ＮＷ）８３８ａ及び８３８ｂに形成されている。次に、２つのＮＷ８３８ａ及び８３８ｂは、深いｐ型ウェル（ＤＰＷ）８３６ａ及び８３６ｂ内に形成されている。この実施形態では、ＤＰＷは単一のＤＰＷとして形成され得るが、これは必須ではない。
図９Ｄの構成では、２つのｎＭＯＳトランジスタ９４０及び９５４は、共通のｐ型ウェル（ＰＷ）９５５内に形成されている。ＰＷ９５５は、接続パッド９５６などの１つ以上の場所でグランド（０Ｖ）にバイアスされ得る。インバータ９３８の出力は、金属－金属接続、又は別の種類であり得る接続９３９を介して論理回路ウエハ９４５に接続されてもよい。
図９Ｄの示された切断線Ａ－Ａ’に沿った断面図は、図８Ｃの対応する特徴について示されているとおりであり、説明は繰り返さない。
図９Ｅは、図９Ｄの切断線Ｂ－Ｂ’に沿った断面図９７０を示す。図９Ｅは、ＳＰＡＤ９３４の接合部を形成しているｎ型カソード９６２及びｐ型アノード９６４の区分が、インバータ９３８、ｐＭＯＳ再充電トランジスタ９３６、及びｎＭＯＳゲートトランジスタ９４０の４つのトランジスタを形成している半導体構造の下に形成されていることを示す。ｎ型カソード９６２及びｐ型アノード９６４は、図１Ｅに関して上述したように、ｐ型本体９６６内に形成され得、これはドーピング勾配によって実装され得る。ｎ型カソード９６２の区分は、カソード電極８２４（などのフロント側（図９Ｅの上部に示される）まで延在してもよい。
第３のファミリー：ＳＰＡＤ画素セル内の単一トランジスタ
このファミリーの実施形態では、画素セルは、ＳＰＡＤ及び単一の制御トランジスタで形成されている。これらの実施形態は、対応する画素アレイの製作を容易にすることができる。例えば、実施形態は、関連する制御回路ウエハと接合する相互接続パッドをより少なくすることができる。
図１０Ａは、画素セル１００２の画素アレイ区分、及び関連する外部制御回路を有する回路図１０００である。画素セル１００２は、ＳＰＡＤ１００４及びｐＭＯＳ高電圧（ＨＶ）クエンチングトランジスタ１００６を含んでいる。前述のように、制御回路は、画素セル１００２を含む画素ウエハに接合された別個のウエハ上に配置され得る。制御回路は、そのソースが電圧ソース１０１４に接続された低電圧クエンチングトランジスタ１０１０を含み、この電圧ソース１０１４は、レベルＶDDLであり得る。低電圧クエンチングトランジスタ１０１０のドレインは、相互接続パッド１００８ａにおいて画素セル１００２に接続し、相互接続パッドを介して画素セル１００２からの信号が取得される。画素セル１００２からの信号は、反転バッファ１０１２によって調整（例えば、増幅又は緩衝）されて、更なる論理回路に送信され得るＶOUTを生成することができる。
ＳＰＡＤ１００４のアノードは、バイアス電圧ＶSPADが印加される相互接続パッド１００８ｃに接続されている。ＳＰＡＤ１００４のカソードは、そのゲート１００７において相互接続パッド１００８ｂを介して制御信号を受信する、ｐＭＯＳ ＨＶクエンチングトランジスタ１００６のドレインに接続している。
図１０Ｂは、図１０Ａの回路図を実装する構成における画素セル１００２の上面の平面図１０２０を示す。ｐＭＯＳ ＨＶクエンチングトランジスタ１００６は、ＳＰＡＤ１００４内のアバランシェ領域を増大できるように、画素セル１００２のコーナーに配置されている。画素セル１００２は、前述の実施形態に記載されているように、周囲の絶縁層３０２及びその境界アノード層３０４で形成され得る。画素セル１００２は、ｐ型半導体基板１０２８内に形成されたｎ型カソード層１０３０を含むことができる。ｎ型カソード層１０３０は、ｐＭＯＳ ＨＶクエンチングトランジスタ１００６のドレインに接続されたカソード電極１０３２を有することができる。ｐＭＯＳ ＨＶクエンチングトランジスタ１００６は、浅いトレンチ分離（ＳＴＩ）ウェル１０２４によって、ｎ型カソード層１０３０から分離され得る。ＳＴＩウェル１０２４内で、ｐＭＯＳ ＨＶクエンチングトランジスタ１００６は、ＮＷ１０２６内に形成されている。ＮＷ１０２６は、先の実施形態で説明したように、電圧ソースによって供給されるバイアス区分（簡潔にするために図示されていない）を有し得る。
図１０Ｃは、図１０Ｂの切断線Ｂ－Ｂ’に沿った画素セル１００２の断面図１０４０である。ｐＭＯＳ ＨＶクエンチングトランジスタ１００６は、ＮＷ１０２６内に形成されＳＴＩ壁１０２４ａ及び１０２４ｂによって、アノード層３０４から分離され、且つｐアノード領域１０４２の上に形成されたｎ型カソード層１０３０の区分から分離されている。アノード層３０４は、ＶSPADに接続する電極１０４４を有する。
図１０Ｄは、図１０Ｂの切断線Ｃ－Ｃ’に沿った画素セル１００２の断面図１０５０である。ＳＰＡＤ１００４のｎ型カソード層１０３０及びＰアノード領域１０４２は、画素セル１００２内の大きなエリアにわたって延在していることができ、光検出効率の向上を可能にする。ｐ型半導体基板１０２８は、図１０Ｅに示すように、ドーピング勾配を有し得る。
図１０Ｅは、図１０Ｂの切断線Ａ－Ａ’に沿った画素セル１００２の断面図１０６０である。ｐ型半導体基板１０２８は、ドーピングレベルの輪郭１０６２ａ～１０６２ｃによって示されるように、ドーピング勾配を有し、ｎ型カソード層１０３０とＰアノード領域１０４２との接合部に形成されたアバランシェ領域に光誘起電荷キャリアを誘導することができる。
第４のファミリー：画素セルの外部のトランジスタ
前述の実施形態のファミリーでは、１つ以上の制御トランジスタは、画素アレイ内の個々の画素セルを分離し得る絶縁層３０２内など、画素セル内に形成されている。これらの実施形態では、制御トランジスタは、浅いトレンチ分離ウェル内での形成、又は深いｎ型若しくはｐ型ウェル内での形成、のいずれかによって、画素セルのＳＰＡＤから動作的に又は電気的に分離されている。
第４のファミリーでは、画素セル及びそれらの１つ以上のそれぞれの制御トランジスタの両方を含む画素ウエハについて実施形態が記載される。これらの実施形態は、深いトレンチ分離（ＤＴＩ）を利用して、画素セルとその関連する制御トランジスタとの間の分離を提供することができる。ＤＴＩは、画素領域及びＤＴＩによって分離されたトランジスタ領域への画素ウエハの分離を提供する。ＤＴＩを使用して、画素ウエハの上面から、画素ウエハの裏側（照明される）側又はその近くまでの垂直壁として、酸化物などの絶縁材料が形成されている。
図１１は、画素ウエハ１１００の一部の平面図を示す。画素ウエハ１１００は、ＤＴＩ壁１１０４ａなどのＤＴＩ壁によって分離された、画素セル１１０２などの画素セルの長方形アレイとして形成されている。画素セル１１０２内には、前述したように、境界アノード層３０４が存在する。アノード層３０４は、電極１１０８を介して相互接続パッド１００８ｃに接続されており。相互接続パッドを介してバイアス電圧ＶSPADが印加され得る。画素セル１１０２は、ＳＰＡＤを含み、画素セル１１０２内のＳＰＡＤと、単一の関連するｐＭＯＳクエンチングトランジスタ１００６との組み合わせにより、図１０Ａの画素セル１００２内の回路が実装される。
画素セル１１０２内で、ＳＰＡＤは、ｐ型アノード層の上に配置されたｎ型カソード層１１０５として形成されている。ｎ型カソード層１１０５は、前述のように、カソード電極１１０６からｐＭＯＳ ＨＶクエンチングトランジスタ１００６のドレインへ接続することによって、ｐＭＯＳ ＨＶクエンチトランジスタ１００６に接続されている。画素セル１１０２の中心を通る垂直断面は、図１０Ｄの断面図１０５０と同様である。
ｐＭＯＳ ＨＶクエンチングトランジスタ１００６は、ＤＴＩ壁１１０４ｂによって画素セルのアレイから分離された長方形のトランジスタ内に形成されている。画素ウエハ１１００に示される構成は、画素セル１１０２とｐＭＯＳ ＨＶクエンチングトランジスタ１００６との間のノイズ及び信号分離をより良好にすることができる。
図１２Ａは、図１１の実施形態の変形例を実装する画素アレイ１２００の区分の平面図を示す。画素ウエハ１２００は、ＤＴＩ壁１２０４ａなどのＤＴＩ壁によって分離された、画素セル１２０２などの画素セルの長方形アレイとして形成されている。画素セル１２０２内には、前述のとおり、境界アノード層３０４が存在する。アノード層３０４は、電極１２０８を介して相互接続パッド１００８ｃに接続されており。相互接続パッドを介してバイアス電圧ＶSPADが印加され得る。画素セル１２０２はＳＰＡＤを含んでいる。ＳＰＡＤは、画素セル１２０２の上面の近くに配置されたｎ型カソード層１２０５を有する。カソード電極１２０６は、図１２Ｂに更に詳細に示されるトランジスタ領域１２０９内に位置する制御トランジスタへの接続１２０７を有する。画素セル１２０２内のＳＰＡＤとトランジスタ領域１２０９内の単一の制御トランジスタとの組み合わせにより、図１０Ａの画素セル１００２内の回路が実装されている。
ＤＴＩ壁１２０４ｂは、トランジスタ領域１２０９を包囲する。ＤＴＩ壁１２０４ｂは、画素の長方形アレイを画定する水平軸及び垂直軸に対して対角線に配向されている。トランジスタ領域１２０９のそのような対角線又は菱形形状の構成は、画素セル１２０２内の増大したエリアを提供し得る。
図１２Ｂは、画素セル１２０２に関連付けられたｐＭＯＳ ＨＶクエンチングトランジスタ１００６を含むトランジスタ領域１２０９の拡大平面図を示す。ｐＭＯＳ ＨＶクエンチングトランジスタ１００６は、ＮＷ１２１２内に形成され、記載のとおり、接続部１２０７に接続されたドレインを有する。
図１３Ａは、画素ウエハ１３００の一部の平面図を示す。画素ウエハ１３００は、画素セル１３０２などの画素セルの長方形アレイを含んでいる。水平方向に配向されたトランジスタ領域１３０６ａ～１３０６ｃは、画素セルの長方形アレイの列と交互になっている。水平ＤＴＩ壁１３０４ａ及び１３０４ｂなどの水平ＤＴＩ壁は、トランジスタ領域１３０６ａ～１３０６ｃと画素セルの長方形アレイの列との間に分離を形成している。垂直ＤＴＩ壁１３０４ｃなどの垂直ＤＴＩ壁は、画素セルの長方形アレイの各列内の画素セル間の分離を形成している。以下に詳細に示されるように、各画素セルに対して、トランジスタ領域１３０６ａ～ｎＭＯＳ１３０６ｃ内は、画素セル内に回路を形成しているように構成されたそれぞれのｐＭＯＳ再充電トランジスタ及びゲートトランジスタ用である。
画素セル１３０２は、ｎ型カソード層１３０５の下に形成されたｐ－アノード層上に、ｎ型カソード層１３０５で形成されたＳＰＡＤを含んでいる。画素セル１３０２は、ＤＴＩ壁を境界とする、先に記載したようなアノード層３０４を有する。アノード層３０４は、前述したように、アノード電極１３０８から相互接続パッド２１２ｄに連結されている。画素セル１３０２の中心を通る垂直断面は、図１０Ｄの断面図１０５０と同様である。カソード電極１３１０は、トランジスタ領域１３０６ａ内の対応するｐＭＯＳ再充電トランジスタ及びｎＭＯＳゲートトランジスタへの接続１３１２ａ及び１３１２ｂを有する。
図１３Ｂは、画素ウエハ１３００のトランジスタ区分１３０６ａの拡大平面図１３２０を示す。トランジスタ区分１３０６ａ内には、ｎＭＯＳゲートトランジスタ２１８と直列に配置されており、図２の画素セル２１０内に配置され得る回路を形成しているように接続された、ｐＭＯＳ ＨＶクエンチングトランジスタ２１６が存在する。ｐＭＯＳ ＨＶクエンチングトランジスタ２１６は、ＤＮＷ１３２２内に形成されたＮＷ１３２４内に形成されている。ｎＭＯＳゲートトランジスタ２１８は、ＮＷ１３２６内に形成される。
更に、ｐＭＯＳ再充電トランジスタ及びｎＭＯＳゲートトランジスタは、トランジスタ領域１３０６ａ内に順次配置されており、画素セルで示される最上列内の他の画素セルと関連付けられる。同様に、更なるｐＭＯＳ再充電トランジスタ及びｎＭＯＳゲートトランジスタは、トランジスタ領域１３０６ａ内に順次配置され得、図１３Ａに示される画素セルの第２の列内の他の画素セルと関連付けられる。
図１４Ａは、画素アレイ１４００の平面図を示す。画素アレイ１４００は、図１３Ａ～１３Ｂに関連して説明された実施形態の変形形態として構成される。各画素セルのＳＰＡＤがトランジスタ領域内に位置する３つの制御トランジスタと接続して、画素セル８０２内に図８Ａに示す回路を形成しているように適応されている。画素アレイ１４００は、画素セル１４０２などの画素セルの長方形アレイを含んでいる。水平方向に配向されたトランジスタ領域１４０６ａ～１４０６ｂは、画素セルの長方形アレイの列と交互になっている。水平ＤＴＩ壁１４０４ａ及び１４０４ｂなどの水平ＤＴＩ壁は、トランジスタ領域１４０６ａ～１４０６ｂと、画素セルの長方形アレイの列との間の分離を形成している。垂直ＤＴＩ壁１４０４ｃ～１４０４ｄなどの垂直ＤＴＩ壁は、画素セルの長方形アレイの各列内に画素セル間の分離を形成し、画素セルの長方形アレイの列の画素セル間のトランジスタ領域１４０６ｃなどのトランジスタ領域を形成している。
画素セル１４０２は、画素セル１４０２を取り囲むＤＴＩ壁に隣接する、上述したようなアノード層を含むことができる。画素セル１４０２は、図１４Ｂに詳細に示されるように、カソード電極１４１０を介して、トランジスタ領域１４０６ａ及び１４０６ｃ内に配置された３つの制御トランジスタに接続されたｎ型カソード層１４０８を有するＳＰＡＤを含んでいる。図示の実施形態では、画素セル１４０２に関連付けられたｎＭＯＳゲートトランジスタ８２０及びｐＭＯＳ再充電トランジスタ８１８は、水平方向に延在しているトランジスタ領域１４０６ａ内に配置されており、画素セル１４０２に関連する内部ｐＭＯＳトランジスタ８１４は、トランジスタ領域１４０６ｃ内に配置されている。
図１４Ｂは、画素アレイ１４００の画素セル１４０２と、トランジスタ領域１４０６ａ及び１４０６ｃとの拡大平面図１４２０を示す。平面図１４２０に示される構成及び接続は、図８Ａの画素セル８０２内の回路を実装する。画素セル１４０２のＳＰＡＤのｎ型カソード層１４０８は、接続部１４１２ａによってカソード電極１４１０から、ｎＭＯＳゲートトランジスタ８２０のドレインに接続する。ｎＭＯＳゲートトランジスタ８２０は、ＤＮＷ１４２２に形成されたＰＷ１４２４内に形成されている。画素セル１４０２のＳＰＡＤのｎ型カソード層１４０８は、接続部１４１２ｂによってカソード電極１４１０から、ｐＭＯＳ再充電トランジスタ８１８のドレインに接続する。ｐＭＯＳ再充電トランジスタ８１８は、ＮＷ１４２６内に形成されている。内部ｐＭＯＳトランジスタ８１４は、ＮＷ１４２８内のトランジスタ領域１４０６ｃ内に形成され、接続線１４１２ｂによってカソード電極１４１０に接続されている。他の態様では、図１４Ｂに示された残りの構成要素の接続は、図８Ａに示す回路図に記載されているとおりである。
第５のファミリー：別個のウエハ上の制御トランジスタ
別の実施形態のセットは、３つの異なるウエハ；画素セルのアレイを含む画素アレイウエハ、制御トランジスタなどのバイアス及び制御回路素子を含み得る制御回路ウエハ、及び処理構成要素を含み得る論理回路ウエハ、を接合することによって形成される光感知及びイメージングデバイスを対象とする。このような処理構成要素としては、フィルタ、ヒストグラムカウンタ、画像若しくは他のデジタルプロセッサ、マイクロプロセッサ、又は更に他の構成要素を挙げることができるが、これらに限定されない。制御回路ウエハは、高電圧ソースから動作し得る画素セル内のＳＰＡＤ用のゲートトランジスタ又は制御トランジスタなどの回路素子を含むことができる。特定の制御トランジスタを使用して、出力が論理回路ウエハに接続されたインバータ回路を実装することができる。
図１５Ａは、ＳＰＡＤ１５０８に対応する論理回路ウエハ１５０２と画素アレイウエハ１５０６との間に配置された制御回路ウエハ１５０４の特定の構成要素の構成１５００の回路図である。ウエハは、ｎ型又はｐ型のいずれかであり得る、個別の半導体基板内に形成され得る。論理回路ウエハ１５０２は、電圧信号ＶBPによって制御されるゲートを有する、ｐＭＯＳクエンチングトランジスタ１５０９を含むことができる。ｐＭＯＳクエンチングトランジスタ１５０９は、電源ライン１５１２ａ上の低レベル電源電圧ＶDDLに接続されたソースを有し得る。ｐＭＯＳクエンチングトランジスタのドレインは、相互接続パッド１５１０ａを介して制御回路ウエハに接続する。論理回路ウエハ１５０２は、更なる回路素子を含むことができる。
画素アレイウエハ１５０６は、画素セルのアレイを含んでもよく、画素セルのうちの少なくとも一部は、光検出用のＳＰＡＤ１５０８などのＳＰＡＤを含み得る。画素セル１５０６は、貫通シリコンビア（ＴＳＶ）１５１９ａにおいて、相互接続パッド１５１０ｅを介して、制御回路ウエハ１５０４に供給される、バイアス電圧源ＶSPADに接続され得る。ＳＰＡＤ１５０８のアノードは、別のＴＳＶ１５１９ｂによって制御回路ウエハ１５０４に接続することができる。ＳＰＡＤ１５０８のカソードは、ＴＳＶ１５１９ａにおいて受信されるバイアス電圧源ＶSPADに接続することができる。
制御回路ウエハ１５０４は、画素アレイウエハ１５０６のそれぞれのＳＰＡＤの集光又は検出動作を制御する制御トランジスタを含むことができる。図示の実施形態では、制御回路ウエハ１５０４は、図８Ａに示す制御回路を実装する３つの制御トランジスタを含んでいる。相互接続パッド１５１０ｃに連結されたゲート１５１３を有し外部制御回路から入力を受信するｐＭＯＳ再充電トランジスタ１５１４と、相互接続パッド１５１０ｂに接続されたゲート１５１７を有するｐＭＯＳ高電圧クエンチングトランジスタ１５１８と、相互接続パッド１５１０ｄに接続されたゲート１５１５を有するｎＭＯＳゲートトランジスタ１５１６と、が存在する。これらのトランジスタ及びそれらの相互接続の説明は、図８Ａに関する説明と類似しており、ここでは繰り返さない。
図１５Ｂは、ＳＰＡＤ１５０８を含む画素セルの構成と、ｐＭＯＳ再充電トランジスタ１５１４、ｐＭＯＳ高電圧クエンチングトランジスタ１５１８、及びｎＭＯＳゲートトランジスタ１５１６の構成又はレイアウトと、を示す拡大平面図１５２０である。ｎＭＯＳゲートトランジスタ１５１６は、ＤＮＷ１５２６内に形成されたＰＷ１５２８内に形成されている。ｐＭＯＳ高電圧クエンチングトランジスタ１５１８は、ＮＷ１５３０内に形成されている。ｐＭＯＳ再充電トランジスタ１５１４は、ＮＷ１５３２内に形成されている。
図１５Ｃは、図１５Ｂの切断線Ａ－Ａ’に沿った、画素アレイウエハ１５０６と接合又は結合された制御回路ウエハ１５０４の断面図１５４０である。ＳＰＡＤ１５０８は、ｎ型カソード層１５０８ａとｐ－アノード層１５０８ｂとの接合部として形成され得る。ＳＰＡＤ１５０８の画素セルは、前述されたような絶縁層３０２によって画素アレイウエハ１５０６の他の画素セルから絶縁され得る。絶縁層３０２の内部は、前述されたようなアノード層３０４であり得る。画素セル内の半導体基板は、ｐ型であってもよく、ドーピング輪郭線１５０７ａ～１５０７ｃによって示されるような、ドーピング勾配を有し得る。
画素アレイウエハ１５０６は、中間層１５４１と接合又は結合されて、制御回路ウエハ１５４４に接合又は結合される第１の組み合わせ層１５４２を形成していることができる。ＴＳＶ１５１９は、ＳＰＡＤ１５０８と制御回路ウエハ１５４４の制御トランジスタとの間に電気的接続を提供し得る。論理回路ウエハ１５０２は、制御回路ウエハ１５４４の上面１５４６に接合又は結合され得る。
制御回路ウエハ１５４４内で、ｐＭＯＳ高電圧クエンチングトランジスタ１５１８は絶縁構造体１５４８ａ上に配置され得、ｎＭＯＳゲートトランジスタ１５１６は絶縁構造体１５４８ｂ上に配置され得る。ノード１５２１は、制御回路ウエハ１５０４の半導体基板に埋設された導体として実装することができる。
図１６は、図１５Ａ～１５Ｃに関連して説明した実施形態の変形例を示す。図１６の実施形態は、３つの接合又は結合されたウエハ：制御トランジスタを有さないＳＰＡＤ画素セルのアレイを含む画素ウエハと、高電圧であり得る制御トランジスタを含む中間ウエハと、論理回路ウエハと、を使用する。図１６の実施形態は、インバータ用のトランジスタが中間ウエハ上に位置している点で、図１５Ａ～１５Ｃとは異なる。後述するように、ＳＰＡＤ画素は、図１５Ｂに関連して開示されるように実装され得、ゲートトランジスタ、再充電トランジスタ及びインバータトランジスタの構成は、図９Ｄに関連して開示されるように実装され得る。
図１６は、論理回路ウエハ１６０１、中間ウエハ１６０５、及び画素ウエハ１６１１の構成要素の構成１６００を示す。中間ウエハ１６０５は、画素ウエハ１６１１上に位置する１つ以上のＳＰＡＤの制御トランジスタを含んでいる。この実施形態では、画素ウエハ１６１１は、ＳＰＡＤ１６１２などのＳＰＡＤをそれぞれ含む画素セルのアレイを含んでいる。この実施形態では、中間ウエハ１６０５は、少なくとも再充電トランジスタ１６０６、ゲートトランジスタ１６１０、及びインバータ１６０８を含んでいる。インバータ１６０８は、図９Ｃに示すように、積層されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタとして形成されてもよく、又はトランジスタの別の構成で実装されてもよい。画素ウエハ１６１１は、貫通シリコンビア１６１３ａ及び１６１３ｂによるか、論理回路ウエハ１６０１を中間ウエハ１６０５に接続する１６０３などの金属ー金属接続によるか、又は別の構造によって、中間ウエハ１６０５と接合され得る。論理回路ウエハ１６０１は、少なくとも１ショット１６０２を含み、インバータ１６０８から受信した信号に基づいて標準パルスを生成する。標準パルスは、ヒストグラムカウンタ１６０４によって受信される。ヒストグラムカウンタ１６０４に加えて、論理回路ウエハ１６０１は、画像データを生成するように動作し得るマイクロプロセッサ、マイクロコントローラ、シグナルプロセッサ、メモリユニットなどの他の関連する論理回路を含むことができる。
構成１６００の実施形態では、画素アレイ１６１１の画素セルのうちの少なくとも一部は、関連する制御トランジスタを含んでいない。この実施形態では、このような画素セルは、図１５Ｂに示され、前述された構造を有し得る。
構成１６００の中間ウエハ１６０５では、再充電トランジスタ１６０６、ゲートトランジスタ１６１０、及びインバータ１６０８の２つのトランジスタは、図９Ｄに示され、前述された半導体構成で配置及び実装され得る。中間ウエハ１６０５では、４つのトランジスタのそのような実装は、ＳＰＡＤ１６１２に関連する４つのトランジスタの各セットを分離するために、同じ構造又は代替の構造を使用することができる。
前述の記載では、説明のために、記載された実施形態の完全な理解をもたらすために特定の専門用語を用いた。しかし、記述される実施形態を実施するために、具体的な詳細は必要とされないことは、当業者には明らかであろう。従って、本明細書に述べられる特定の実施形態の前述の説明は、図示及び説明の目的で提示されている。これらの説明は、網羅的であること、又は開示されるまさにその形態に実施形態を限定することをターゲットとしたものではない。上記の教示を考慮すれば、多くの変更及び変形が可能であることが、当業者には明らかであろう。

Claims (14)

  1. 画素アレイの画素であって、
    前記画素は、前記画素の側面を形成し、前記画素アレイの上面と前記上面の反対側の前記画素アレイの集光面との間で、前記画素アレイの半導体基板を少なくとも部分的に通って延在している絶縁壁と、
    前記上面に隣接するカソード層、及び前記半導体基板内に埋め込まれ、前記上面の反対側の前記カソード層の側面上に隣接して堆積されたアノード層を、含む単一光子アバランシェダイオード（ＳＰＡＤ）と、
    前記上面に隣接し、前記ＳＰＡＤと電気的に接続された制御トランジスタであって、前記アノード層の外側に、かつ少なくとも部分的に前記カソード層内に形成され、または少なくとも部分的に前記カソード層と前記上面との間に形成された制御トランジスタと、を備え、
    前記アノード層と前記カソード層との間の界面にアバランシェ接合領域が存在し、前記アバランシェ接合領域は、少なくとも部分的に、前記制御トランジスタの下に延長している、画素アレイの画素。
  2. 前記制御トランジスタが第１の制御トランジスタであり、
    前記画素は、第２の制御トランジスタを更に備え、
    前記第１の制御トランジスタがゲートトランジスタであり、
    前記第２の制御トランジスタは、前記ＳＰＡＤに電気的に接続されているクエンチングトランジスタである、請求項１に記載の画素。
  3. ｐ－ウェル領域と、前記ｐ－ウェル領域から分離された深いｐ－ウェル領域と、を更に備え、
    前記深いｐ－ウェル領域は、内部ｎ－ウェル領域を含み、
    前記クエンチングトランジスタが、前記内部ｎ－ウェル領域内に形成されたｐＭＯＳトランジスタであり、
    前記ゲートトランジスタは、前記ｐ－ウェル領域内に形成されたｎＭＯＳトランジスタである、請求項２に記載の画素。
  4. 第１のｐ－ウェル領域と、第２のｐ－ウェル領域と、を更に備え、
    前記クエンチングトランジスタは、前記第１のｐ－ウェル領域内に形成された第１のｎＭＯＳトランジスタであり、
    前記ゲートトランジスタは、前記第２のｐ－ウェル領域内に形成された第２のｎＭＯＳトランジスタである、請求項２に記載の画素。
  5. 第１のｐ－ウェル領域を含む第１の深いｎ－ウェル領域と、第２のｐ－ウェル領域を含む第２の深いｎ－ウェル領域と、を更に備え、
    前記半導体基板は、ｎ型であり、
    前記クエンチングトランジスタが、前記第１のｐ－ウェル領域内に形成された第１のｎＭＯＳトランジスタであり、
    前記ゲートトランジスタは、前記第２のｐ－ウェル領域に形成された第２のｎＭＯＳトランジスタである、請求項２に記載の画素。
  6. 前記制御トランジスタは、第１の制御トランジスタであり、
    前記画素は、第２の制御トランジスタを更に含み、
    前記画素は、第３の制御トランジスタを更に含み、
    前記第１の制御トランジスタは、前記ＳＰＡＤの第１の電圧ソースとカソードとの間に電気的に接続されたクエンチングトランジスタであり、
    前記第２の制御トランジスタは再充電トランジスタであり、
    前記第３の制御トランジスタはゲートトランジスタであり、
    前記再充電トランジスタは、共通ノードにおいて、第２の電圧ソースと第３の電圧ソースとの間の前記ゲートトランジスタと直列に接続されており、
    前記ＳＰＡＤの前記カソードが、前記共通ノードに接続されている、請求項１に記載の画素。
  7. 第１のｎ－ウェル領域と、前記第１のｎ－ウェル領域から分離された第２のｎ－ウェル領域と、ｐ－ウェル領域と、を含む深いｐ－ウェル領域を更に備え、
    前記ゲートトランジスタは、前記ｐ－ウェル領域に形成されたｎＭＯＳトランジスタであり、
    前記再充電トランジスタは、前記第１のｎ－ウェル領域内に形成された第１のｐＭＯＳトランジスタであり、
    前記クエンチングトランジスタは、前記第２のｎ－ウェル領域に形成された第２のｐＭＯＳトランジスタである、請求項６に記載の画素。
  8. 第１のｎ－ウェル領域を含む第１の深いｐ－ウェル領域と、第２のｎ－ウェル領域を含む第２の深いｐ－ウェル領域と、第３のｎ－ウェル領域を含む第３の深いｐ－ウェル領域と、を更に備え、
    前記ゲートトランジスタは、前記第１のｎ－ウェル領域に形成された第１のｐＭＯＳトランジスタであり、
    前記再充電トランジスタは、前記第２のｎ－ウェル領域内に形成された第２のｐＭＯＳトランジスタであり、
    前記クエンチングトランジスタは、前記第３のｎ－ウェル領域に形成された第３のｐＭＯＳトランジスタである、請求項６に記載の画素。
  9. 前記上面から前記半導体基板内に少なくとも部分的に延在している浅いトレンチ絶縁材料を更に備え、
    前記浅いトレンチ絶縁材料は、前記画素の第１の領域と、前記画素の第２の領域と、前記画素の第３の領域とを分離しており、
    前記クエンチングトランジスタが、前記第１の領域内に形成されており、
    前記ＳＰＡＤの前記アノード層及び前記カソード層は、少なくとも部分的に前記第２の領域内に形成されており、
    前記ゲートトランジスタ及び前記再充電トランジスタは、前記第３の領域内に形成されている、請求項６に記載の画素。
  10. 上面及び前記上面の反対側の裏面を有する画素ウエハであって、
    半導体基板と、
    画素セルの長方形アレイと、
    複数のトランジスタ領域と、
    前記画素ウエハの前記上面から前記裏面に近接して前記半導体基板内に延在している深いトレンチ絶縁材料と、を備え、
    画素セルの前記長方形アレイの各画素セルが、単一光子アバランシェダイオード（ＳＰＡＤ）を含み、
    各トランジスタ領域は、対応する画素セルと関連付けられており、
    各トランジスタ領域は、前記トランジスタ領域が関連付けられている前記対応する画素セルの前記ＳＰＡＤと電気的に接続された制御トランジスタを含み、
    前記深いトレンチ絶縁材料は、画素セルの前記長方形アレイの各画素セルの周囲の側面を形成し、
    各トランジスタ領域は、前記深いトレンチ絶縁材料によって、画素セルの前記長方形アレイの各画素セルから分離されており、
    各トランジスタ領域は、画素セルの前記長方形アレイの格子点位置に位置し、かつ画素セルの前記長方形アレイに対して斜めに配向された長方形領域であり、
    画素セルの前記長方形アレイの各画素セルの前記ＳＰＡＤは、前記上面に近接するｎ型カソードと、前記上面の反対側の前記ｎ型カソードの下に形成されたｐ型アノードとを備えて形成されており、
    前記半導体基板は、ドーピング勾配を有するｐ型であり、
    各トランジスタ領域の前記制御トランジスタは、前記トランジスタ領域が関連付けられている前記対応する画素セルの前記ＳＰＡＤの集光動作を制御する、画素ウエハ。
  11. 前記制御トランジスタが、前記ＳＰＡＤの前記ｎ型カソードと電圧ソースとの間に接続されたｐＭＯＳトランジスタである、請求項１０に記載の画素ウエハ。
  12. 複数のトランジスタ領域の第１のトランジスタ領域の前記制御トランジスタは、前記対応する画素セルの前記ＳＰＡＤの前記ｎ型カソードと第１の電圧源との間に接続されたｎＭＯＳゲートトランジスタであり、
    前記第１のトランジスタ領域が、前記対応する画素セルの前記ＳＰＡＤの前記ｎ型カソードと第２の電圧源との間に接続された、ｐＭＯＳクエンチングトランジスタを含む、請求項１０に記載の画素ウエハ。
  13. 前記対応する画素セルの前記ＳＰＡＤの前記ｎ型カソードと第３の電圧源との間に接続されたｐＭＯＳ高速再充電トランジスタを含む第２のトランジスタ領域をさらに含む、請求項１２に記載の画素ウエハ。
  14. 上面及び前記上面の反対側の裏面を有する画素ウエハであって、
    半導体基板と、画素セルの長方形アレイとを備え、
    少なくとも１つの画素セルは、
    前記半導体基板の隣接する異なる層内に形成されたカソード及び埋め込まれたアノードを含む単一光子アバランシェダイオード（ＳＰＡＤ）と、
    前記上面に近接して、前記アノードの外側に、かつ少なくとも部分的に前記カソード内に、または少なくとも部分的に前記カソードと前記上面との間に形成された制御トランジスタのグループとを含み、
    前記制御トランジスタのグループが、前記ＳＰＡＤの再充電トランジスタと、前記ＳＰＡＤのゲートトランジスタと、前記ＳＰＡＤの前記カソードに接続された入力を有するインバータ回路を形成している第１のトランジスタ及び第２のトランジスタとを含み、
    前記アノードと前記カソードとの間の界面にアバランシェ接合領域が存在し、前記アバランシェ接合領域は、少なくとも部分的に、前記制御トランジスタのグループのトランジスタの下に延長している、画素ウエハ。
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