JP2020143959A - 制御回路および測距システム - Google Patents

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Abstract

【課題】ダイナミックレンジを拡大することができる制御回路および測距システムを提供する。【解決手段】本開示に係る制御回路は、パッシブ回路と、アクティブ回路とを備える。パッシブ回路は、ＳＰＡＤ（Single Photon Avalanche Diode）素子に１つの供給路から電流を供給可能に構成され、ＳＰＡＤ素子で発生する信号に応じた第１パルス信号を出力する。アクティブ回路は、ＳＰＡＤ素子に複数の供給路から選択的に電流を供給可能に構成され、ＳＰＡＤ素子で発生する信号に応じた第２パルス信号を出力する。【選択図】図５

Description

本開示は、制御回路および測距システムに関する。
光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time of Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する（たとえば、特許文献１参照）。
特開２０１４−０８１２５４号公報
しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ（Single Photon Avalanche Diode）素子のデッドタイムより短い間隔で再度ＳＰＡＤ素子が反射光を受光した場合、かかる再度の反射光を検知することが困難である。
そして、上記の従来技術では、測距システムのダイナミックレンジがＳＰＡＤ素子のデッドタイムで律速する。したがって、ＳＰＡＤ素子のデッドタイムを短くしない限り、測距システムのダイナミックレンジを拡大することは困難である。
そこで、本開示では、ダイナミックレンジを拡大することができる制御回路および測距システムを提案する。
本開示によれば、制御回路が提供される。制御回路は、パッシブ回路と、アクティブ回路とを備える。パッシブ回路は、ＳＰＡＤ（Single Photon Avalanche Diode）素子に１つの供給路から電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第１パルス信号を出力する。アクティブ回路は、前記ＳＰＡＤ素子に複数の供給路から選択的に電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第２パルス信号を出力する。
本開示によれば、ダイナミックレンジを拡大することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。 本開示の実施形態に適用可能である受光部が受光した時刻に基づく一例のヒストグラムを示す図である。 本開示の実施形態に係る測距装置の構成例を示すブロック図である。 本開示の実施形態に係る受光部に適用可能であるデバイスの構成の例を示す模式図である。 本開示の実施形態に係るパルス出力部の構成例を示す回路図である。 本開示の実施形態に係るパルス出力部のパッシブ回路の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るパルス出力部のアクティブ回路の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るパッシブ回路とアクティブ回路とにおける１フレーム当たりの入射光量と１フレーム当たりのカウント数との関係を示す図である。 本開示の実施形態に係る遅延回路のインバータの構成例を示す回路図である。 本開示の実施形態の変形例に係るパルス出力部の構成例を示す回路図である。
以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する。
しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ素子のデッドタイムより短い間隔で再度ＳＰＡＤ素子が反射光を受光した場合、かかる再度の反射光を検知することが困難である。
そして、上記の従来技術では、測距システムのダイナミックレンジがＳＰＡＤ素子のデッドタイムで律速する。したがって、ＳＰＡＤ素子のデッドタイムを短くしない限り、測距システムのダイナミックレンジを拡大することは困難である。
かかるＳＰＡＤ素子のデッドタイムは、ＳＰＡＤ素子に供給される電流の値によって決まり、かかる供給される電流の値を大きくすることによりＳＰＡＤ素子のデッドタイムを短くすることができる。
一方で、ＳＰＡＤ素子に供給される電流の値を大きくしすぎると、ＳＰＡＤ素子が受光した際にＳＰＡＤ素子内で発生するなだれ増幅が停止しなくなるという弊害が生じる。
そこで、上述の問題点を克服し、ダイナミックレンジを拡大することができる制御回路および測距システムの実現が期待されている。
［測距方法］
本開示は、光を用いて測距を行う技術に関するものである。そこで、本開示の実施形態の理解を容易とするために、図１および図２を参照しながら、実施形態に適用可能な測距方法について説明する。
図１は、本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。実施形態では、測距方式として直接ＴｏＦ方式を適用する。
かかる直接ＴｏＦ方式は、光源部２からの射出光Ｌ１が被測定物１００により反射した反射光Ｌ２を受光部３により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。
測距装置１は、光源部２と、受光部３とを備える。測距装置１は、測距システムの一例である。光源部２は、たとえばレーザダイオードである光源４（図３参照）を有し、レーザ光をパルス状に発光するように駆動される。
光源部２からの射出光Ｌ１は、被測定物１００により反射され、反射光Ｌ２として受光部３に受光される。受光部３は、光電変換によって光を電気信号に変換する画素アレイ部６（図３参照）を含み、受光した光に応じた信号を出力する。
ここで、光源部２が発光した時刻（発光タイミング）を時間ｔ0、光源部２からの射出光Ｌ１が被測定物１００により反射された反射光Ｌ２を受光部３が受光した時刻（受光タイミング）を時間ｔ1とする。
定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）とすると、測距装置１と被測定物１００との間の距離Ｄは、次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ1−ｔ0) …（１）
なお、測距装置１は、上述の処理を、複数回繰り返して実行するとよい。また、受光部３は、複数のＳＰＡＤ素子６ａ（図４参照）を有し、各ＳＰＡＤ素子６ａに反射光Ｌ２が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。
測距装置１は、発光タイミングの時間ｔ0から受光部３に光が受光された受光タイミングまでの時間ｔm（以下、「受光時間ｔm」とも呼称する。）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
図２は、本開示の実施形態に適用可能である受光部３が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸はビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。
具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ−２）が(Ｎ−２)×ｄ≦ｔm＜(Ｎ−１)×ｄとなる。受光部３の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄとなる。
測距装置１は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度２００を求め、ヒストグラムを生成する。ここで、受光部３は、光源部２からの射出光Ｌ１が反射された反射光Ｌ２以外の光も受光する。
たとえば、対象となる反射光Ｌ２以外の光の例として、測距装置１の周囲の環境光がある。かかる環境光は、受光部３にランダムに入射される光であって、ヒストグラムにおける環境光による環境光成分２０１は、対象となる反射光Ｌ２に対するノイズとなる。
一方、対象となる反射光Ｌ２は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分２０２として現れる。このアクティブ光成分２０２内のピークの頻度に対応するビンが、被測定物１００の距離Ｄに対応するビンとなる。
測距装置１は、そのビンの代表時間（たとえばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物１００までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距が実行可能となる。
［測距装置の構成］
つづいて、実施形態に係る測距装置１の構成について、図３および図４を参照しながら説明する。図３は、本開示の実施形態に係る測距装置１の構成例を示すブロック図である。上述のように、測距装置１は、光源部２と、受光部３とを備える。
光源部２は、光源４と、光源駆動部５とを有する。光源４は、たとえば、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）などのレーザダイオードで構成される。なお、光源４は、ＶＣＳＥＬに限られず、レーザダイオードがライン上に配列されたレーザダイオードアレイなどを用いてもよい。
光源駆動部５は、光源４を駆動する。光源駆動部５は、たとえば、受光部３の制御部８からの発光制御信号に基づき、光源４から所定のタイミングおよびパルス幅を有する射出光Ｌ１が出射されるように光源４を駆動する。
光源駆動部５は、たとえば、ライン上に配列されるレーザダイオードを有する光源４から、レーザ光がラインに垂直の方向にスキャンされるように光源４を駆動することができる。
受光部３は、画素アレイ部６と、パルス出力部７と、制御部８とを有する。
画素アレイ部６は、２次元格子状に配列される複数のＳＰＡＤ素子６ａ（図４参照）を有する。かかるＳＰＡＤ素子６ａは、アバランシ増倍が発生する大きな逆バイアス電圧をカソードに印加することにより、１光子の入射に応じて発生した電子に起因して、内部でアバランシ増倍が生じる。
すなわち、ＳＰＡＤ素子６ａは、１光子の入射に応じて大電流が流れる特性を有する。そして、ＳＰＡＤ素子６ａでは、かかる特性を利用することで、反射光Ｌ２に含まれる１光子の入射を高感度で検知することができる。
画素アレイ部６における複数のＳＰＡＤ素子６ａの動作は、制御部８によって制御される。たとえば、制御部８は、各ＳＰＡＤ素子６ａからの信号の読み出しを、行方向にｎ画素、列方向にｍ画素の、（ｎ×ｍ）個のＳＰＡＤ素子６ａを含むブロック毎に制御することができる。
また、制御部８は、当該ブロックを単位として、各ＳＰＡＤ素子６ａを行方向にスキャンし、さらに行毎に列方向にスキャンして、各ＳＰＡＤ素子６ａから信号を読み出すことができる。
なお、実施形態において、制御部８は、各ＳＰＡＤ素子６ａからそれぞれ単独に信号を読み出してもよい。画素アレイ部６のＳＰＡＤ素子６ａで発生する信号は、パルス出力部７に供給される。
パルス出力部７は、ＳＰＡＤ素子６ａで発生する信号に応じて、所定のパルス信号をデジタル信号として制御部８に出力する。かかるパルス出力部７の詳細については後述する。
制御部８は、たとえば予め組み込まれるプログラムに従い、測距装置１の全体の動作を制御する。たとえば、制御部８は、光源駆動部５を制御することにより、光源４の発光タイミングを制御する。
また、制御部８は、パルス出力部７から出力されるパルス信号に基づいて、図２に示したヒストグラムを生成する。また、制御部８は、生成されたヒストグラムのデータに基づいて所定の演算処理を行い、被測定物１００までの距離Ｄを算出する。
図４は、本開示の実施形態に係る受光部３に適用可能であるデバイスの構成の例を示す模式図である。図４において、受光部３は、それぞれ半導体チップからなる受光チップ３ａとロジックチップ３ｂとが積層されて構成される。なお、図４では、理解の容易のため、受光チップ３ａとロジックチップ３ｂとが分離された状態で示している。
受光チップ３ａには、画素アレイ部６の領域にＳＰＡＤ素子６ａが２次元格子状に配列される。ロジックチップ３ｂには、パルス出力部７と、制御部８とが設けられる。なお、受光チップ３ａおよびロジックチップ３ｂの構成は、図４の例に限定されない。
［パルス出力部の構成および動作］
つづいて、実施形態に係るパルス出力部７の構成および動作について、図５〜図９を参照しながら説明する。図５は、本開示の実施形態に係るパルス出力部７の構成例を示す回路図である。
図５に示すように、パルス出力部７は、パッシブ回路１０と、アクティブ回路２０とを有する。かかるパッシブ回路１０およびアクティブ回路２０は、制御部８からの制御信号により、制御部８に選択されたいずれか一方が動作する。
そこで、まず最初にパッシブ回路１０の構成および動作について説明する。パッシブ回路１０は、Ｐ型トランジスタ１１と、Ｐ型トランジスタ１２と、インバータ１３とを有する。
Ｐ型トランジスタ１１のソースは電源電圧Ｖｄｄに接続され、Ｐ型トランジスタ１１のドレインはノード１４に接続される。また、Ｐ型トランジスタ１２のソースはノード１４に接続され、Ｐ型トランジスタ１２のドレインは信号線１５に接続される。
かかる信号線１５は、画素アレイ部６の接続部６ｂを介して、ＳＰＡＤ素子６ａのカソードとインバータ１３の入力端子との間を接続する。また、ＳＰＡＤ素子６ａのアノードは接地され、インバータ１３の出力端子はノード１６を介して制御部８（図３参照）に接続される。
ここで、アクティブ回路２０ではなくパッシブ回路１０が選択されている場合、制御部８は、Ｐ型トランジスタ１１のゲートに所定の第１リファレンス電圧ＶＲＥＦ１を入力するとともに、Ｐ型トランジスタ１２のゲートにローレベルの選択信号Ｓａを入力する。
これにより、Ｐ型トランジスタ１１およびＰ型トランジスタ１２が含まれる供給路Ｒｐを介して、第１リファレンス電圧ＶＲＥＦ１で制御された所定の電流がＳＰＡＤ素子６ａのカソードに供給される。そして、かかる所定の電流によって、制御部８は、ＳＰＡＤ素子６ａを動作させることができる。
なお、パッシブ回路１０が選択されている場合、制御部８は、後述するアクティブ回路２０におけるＰ型トランジスタ２２のゲートにハイレベルの選択信号Ｓｂを入力し、Ｐ型トランジスタ２３のゲートにハイレベルの選択信号Ｓｃを入力する。
また、制御部８は、否定論理積回路２４の入力端子にローレベルの選択信号Ｓｄを入力する。これにより、ＳＰＡＤ素子６ａのカソードには、上述した所定の電流以外の電流は供給されない。
次に、図５に加えて図６も参照しながら、パッシブ回路１０の動作について説明する。図６は、本開示の実施形態に係るパルス出力部７のパッシブ回路１０の動作をタイミングチャートで示す説明図である。
ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで、逆バイアスの電圧Ｖａが印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソードから出力される信号Ｓ１は、この電圧Ｖａとなる。そして、インバータ１３にはしきい電圧Ｖｔｈ以上の電圧Ｖａが信号Ｓ１として入力されることから、インバータ１３はローレベルの信号Ｓ２を出力する。
そして、電圧Ｖａが印加されたＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンして供給路Ｒｐに電流が流れる。これにより、信号Ｓ１は、電圧Ｖａから急激に減少する。そして、時間Ｔ２で信号Ｓ１がしきい電圧Ｖｔｈより小さくなると、インバータ１３はハイレベルの信号Ｓ２を出力する。
そして、信号Ｓ１は、時間Ｔ３でＳＰＡＤ素子６ａ内のなだれ増幅が停止することから、電圧Ｖｂで下げ止まる。さらに、信号Ｓ１は、供給路Ｒｐを介してＳＰＡＤ素子６ａが再充電されることにより上昇する（いわゆるクエンチング動作）。
そして、信号Ｓ１がしきい電圧Ｖｔｈ以上になった時間Ｔ４で、インバータ１３はローレベルの信号Ｓ２を出力する。最後に、ＳＰＡＤ素子６ａは、時間Ｔ５で初期状態の電圧Ｖａに復帰し、ＳＰＡＤ素子６ａおよびパッシブ回路１０は初期状態に戻る。
このように、パッシブ回路１０は、１光子が入射することによりＳＰＡＤ素子６ａで発生する信号Ｓ１を、インバータ１３で第１パルス信号Ｐ１に変換して出力する。この第１パルス信号Ｐ１は、図６の例において時間Ｔ２から時間Ｔ４までのパルス幅を有する信号である。
図６に示すように、第１パルス信号Ｐ１のパルス幅は、ＳＰＡＤ素子６ａの回復時間（時間Ｔ１〜時間Ｔ５）によって規定される。そして、ＳＰＡＤ素子６ａの回復時間は、ＳＰＡＤ素子６ａの特性（たとえば、素子の容量）と、供給路Ｒｐから供給される電流の値とにより決定される。
また、ＳＰＡＤ素子６ａは、かかる回復時間の最中に新たな光子の入射があった場合、かかる新たな光子を検出することができない。これは、かかる新たな光子が入射した場合にはＳＰＡＤ素子６ａで再度なだれ増幅が発生することから、回復時間の最中に新たな光子が入射した場合でも、第１パルス信号Ｐ１のパルス数は合わせて１つになってしまうからである。
すなわち、ＳＰＡＤ素子６ａの回復時間は第１パルス信号Ｐ１のパルス幅に対応し、かかる第１パルス信号Ｐ１のパルス幅はＳＰＡＤ素子６ａのデッドタイムに対応する。
ここで、供給路Ｒｐから供給される電流の値を大きくした方がＳＰＡＤ素子６ａの回復時間を短くすることができる一方、供給される電流の値を大きくしすぎるとＳＰＡＤ素子６ａ内でのなだれ増幅が停止しなくなる。
したがって、パッシブ回路１０内の供給路ＲｐからＳＰＡＤ素子６ａに供給される電流の値は、決まった値以上に大きくすることができない。
すなわち、パッシブ回路１０からＳＰＡＤ素子６ａに電流を供給する場合、ＳＰＡＤ素子６ａの回復時間（すなわち、第１パルス信号Ｐ１のパルス幅）は、ＳＰＡＤ素子６ａが良好に動作可能な範囲の電流値によって決まる時間以上に短くすることは困難である。
そこで、実施形態では、パルス出力部７にアクティブ回路２０を追加することにより、ＳＰＡＤ素子６ａの回復時間をさらに短くすることとした。かかるアクティブ回路２０の回路構成について、図５に戻って説明する。
アクティブ回路２０は、Ｐ型トランジスタ１１と、インバータ１３と、Ｐ型トランジスタ２１と、Ｐ型トランジスタ２２と、Ｐ型トランジスタ２３と、否定論理積回路２４と、遅延回路２５と、Ｐ型トランジスタ２６とを有する。また、遅延回路２５は、４つのインバータ３１〜３４を有する。
Ｐ型トランジスタ２１のソースは電源電圧Ｖｄｄに接続され、Ｐ型トランジスタ２１のドレインはＰ型トランジスタ２２のソースに接続され、Ｐ型トランジスタ２１のゲートはノード１６に接続される。また、Ｐ型トランジスタ２２のドレインは、信号線１５に接続される。
Ｐ型トランジスタ２３のソースはノード１４に接続され、Ｐ型トランジスタ２３のドレインは遅延回路２５のインバータ３１に接続される。
否定論理積回路２４の２つの入力端子は、ノード１６およびインバータ３４の出力端子に接続される。また、否定論理積回路２４のもう１つの入力端子には、選択信号Ｓｄが入力される。
否定論理積回路２４の出力端子は、インバータ３１の入力端子に接続される。インバータ３１の出力端子は、インバータ３２の入力端子に接続される。インバータ３２の出力端子は、インバータ３３の入力端子に接続される。インバータ３３の出力端子は、インバータ３４の入力端子に接続される。
すなわち、アクティブ回路２０では、否定論理積回路２４および４つのインバータ３１〜３４がリングオシレータとなる。
Ｐ型トランジスタ２６のソースは電源電圧Ｖｄｄに接続され、Ｐ型トランジスタ２１のドレインは信号線１５に接続され、Ｐ型トランジスタ２１のゲートはインバータ３４の出力端子に接続される。
ここで、パッシブ回路１０ではなくアクティブ回路２０が選択されている場合、制御部８は、Ｐ型トランジスタ２２のゲートにローレベルの選択信号Ｓｂを入力する。また、Ｐ型トランジスタ２２に直列に接続されるＰ型トランジスタ２１のゲートには、初期状態でローレベルの信号Ｓ２がノード１６を介して入力される。
これにより、初期状態では、Ｐ型トランジスタ２１およびＰ型トランジスタ２２を含んだ第１の供給路Ｒａ１によって、ＳＰＡＤ素子６ａのカソードに所定の電流が供給される。そして、かかる所定の電流によって、制御部８は、ＳＰＡＤ素子６ａを動作させることができる。
また、制御部８は、Ｐ型トランジスタ１１のゲートに所定の第２リファレンス電圧ＶＲＥＦ２を入力するとともに、Ｐ型トランジスタ１２のゲートにハイレベルの選択信号Ｓａを入力する。
さらに、制御部８は、Ｐ型トランジスタ２３のゲートにローレベルの選択信号Ｓｃを入力し、否定論理積回路２４の入力端子にハイレベルの選択信号Ｓｄを入力する。また、Ｐ型トランジスタ２６のゲートには、初期状態でハイレベルの信号Ｓ３が入力される。
これにより、初期状態において、ＳＰＡＤ素子６ａのカソードには上述した第１の供給路Ｒａ１以外からの電流は供給されない。
次に、図５に加えて図７も参照しながら、アクティブ回路２０の動作について説明する。図７は、本開示の実施形態に係るパルス出力部７のアクティブ回路２０の動作をタイミングチャートで示す説明図である。
パッシブ回路１０と同様に、アクティブ回路２０においても、ＳＰＡＤ素子６ａにはなだれ増幅が起きる寸前の状態になるまで逆バイアスの電圧Ｖａが印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソードから出力される信号Ｓ１は、この電圧Ｖａとなる。
そして、インバータ１３にはしきい電圧Ｖｔｈ以上の電圧Ｖａが信号Ｓ１として入力されることから、インバータ１３はローレベルの信号Ｓ２を出力する。また、インバータ１３からローレベルの信号Ｓ２が否定論理積回路２４に入力されることから、遅延回路２５からはハイレベルの信号Ｓ３が出力される。
そして、電圧Ｖａが印加されたＳＰＡＤ素子６ａに時間Ｔ１ａで１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンして第１の供給路Ｒａ１に電流が流れる。これにより、信号Ｓ１は、電圧Ｖａから急激に減少する。そして、時間Ｔ２ａで信号Ｓ１がしきい電圧Ｖｔｈより小さくなると、インバータ１３はハイレベルの信号Ｓ２を出力する。
そして、信号Ｓ１は、時間Ｔ３ａにおいてなだれ増幅が停止することから、電圧Ｖｂで下げ止まる。一方で、アクティブ回路２０では、時間Ｔ２ａでハイレベルとなった信号Ｓ２がＰ型トランジスタ２１のゲートに入力されることから、第１の供給路Ｒａ１は切断される。
これにより、ＳＰＡＤ素子６ａのカソードは、電源電圧Ｖｄｄから切断されたフローティング状態となる。したがって、信号Ｓ１は、時間Ｔ３ａ以降でも電圧Ｖｂで固定される。
さらに、時間Ｔ２ａでハイレベルとなった信号Ｓ２は、否定論理積回路２４にも入力される。この時間Ｔ２ａの時点において、否定論理積回路２４にはハイレベルの選択信号Ｓｄとハイレベルの信号Ｓ３とが入力されていることから、否定論理積回路２４は、ローレベルの信号を出力する。
そして、遅延回路２５は、かかる否定論理積回路２４からのローレベルの信号に基づいて、時間Ｔ２ａから所定の遅延時間だけ経過した時間Ｔ４ａに、ローレベルの信号Ｓ３を出力する。
この時間Ｔ４ａでローレベルとなった信号Ｓ３は、Ｐ型トランジスタ２６のゲートに入力される。これにより、Ｐ型トランジスタ２６が導通状態となることから、アクティブ回路２０内にＰ型トランジスタ２６を含んだ第２の供給路Ｒａ２が開通する。
したがって、信号Ｓ１は、かかる第２の供給路Ｒａ２を介してＳＰＡＤ素子６ａが再充電されることにより上昇する。
すなわち、実施形態のアクティブ回路２０には、ＳＰＡＤ素子６ａに電流を供給する供給路として、第１の供給路Ｒａ１および第２の供給路Ｒａ２が設けられる。第１の供給路Ｒａ１は、Ｐ型トランジスタ２１、２２を含み、初期状態およびＳＰＡＤ素子６ａ内でなだれ増幅が発生している際に、ＳＰＡＤ素子６ａに電流を供給する。
また、第２の供給路Ｒａ２は、Ｐ型トランジスタ２６を含み、ＳＰＡＤ素子６ａ内でなだれ増幅が停止した後に、ＳＰＡＤ素子６ａに電流を供給する。
そして、実施形態では、Ｐ型トランジスタ２６の内部抵抗をＰ型トランジスタ２１の内部抵抗よりも小さくするとよい。すなわち、実施形態では、第２の供給路Ｒａ２の抵抗値を、第１の供給路Ｒａ１の抵抗値よりも小さくするとよい。
これにより、第２の供給路Ｒａ２からＳＰＡＤ素子６ａに大きな電流を供給することができることから、パッシブ回路１０よりもすばやくＳＰＡＤ素子６ａを再充電することができる。
なお、第２の供給路Ｒａ２は、ＳＰＡＤ素子６ａ内でなだれ増幅が発生する際には電流を供給しない。したがって、Ｐ型トランジスタ２６の内部抵抗を小さくしたとしても、ＳＰＡＤ素子６ａ内でなだれ増幅が停止しないなどの弊害は生じない。
また、第１の供給路Ｒａ１は、パッシブ回路１０の供給路Ｒｐと同様、ＳＰＡＤ素子６ａが良好に動作可能な範囲の電流値を供給可能な抵抗値に設定されるとよい。
そして、信号Ｓ１がしきい電圧Ｖｔｈ以上になった時間Ｔ５ａで、インバータ１３はローレベルの信号Ｓ２を出力する。さらに、ＳＰＡＤ素子６ａは、時間Ｔ６ａで初期状態の電圧Ｖａに復帰する。
このように、アクティブ回路２０は、１光子が入射することによりＳＰＡＤ素子６ａで発生する信号Ｓ１を、インバータ１３で第２パルス信号Ｐ２に変換して出力する。この第２パルス信号Ｐ２は、図７の例において時間Ｔ２ａから時間Ｔ５ａまでのパルス幅を有する信号である。
そして、時間Ｔ５ａでローレベルになった信号Ｓ２は、Ｐ型トランジスタ２１のゲートに入力される。これにより、Ｐ型トランジスタ２１およびＰ型トランジスタ２２を介して、ＳＰＡＤ素子６ａのカソードに所定の電流が供給される。
さらに、時間Ｔ５ａでローレベルとなった信号Ｓ２は、否定論理積回路２４にも入力される。これにより、否定論理積回路２４は、ハイレベルの信号を出力することから、遅延回路２５は、時間Ｔ５ａから所定の遅延時間だけ経過した時間Ｔ７ａに、ハイレベルの信号Ｓ３を出力する。
この時間Ｔ７ａでハイレベルとなった信号Ｓ３は、Ｐ型トランジスタ２６のゲートに入力される。これにより、Ｐ型トランジスタ２６が切断状態となり、ＳＰＡＤ素子６ａおよびアクティブ回路２０は初期状態に戻る。
ここまで説明したように、実施形態のアクティブ回路２０は、ＳＰＡＤ素子６ａのカソードに電流を供給する供給路を複数（第１の供給路Ｒａ１および第２の供給路Ｒａ２）設けることにより、ＳＰＡＤ素子６ａをすばやく回復させることができる。
これにより、ＳＰＡＤ素子６ａの回復時間を短くすることができることから、ＳＰＡＤ素子６ａのデッドタイムを短くすることができる。したがって、実施形態によれば、測距装置１のダイナミックレンジを拡大することができる。
なお、制御部８によるパッシブ回路１０とアクティブ回路２０との切替処理は、図８に示す方針で実施するとよい。図８は、本開示の実施形態に係るパッシブ回路１０とアクティブ回路２０とにおける１フレーム当たりの入射光量と１フレーム当たりのカウント数との関係を示す図である。
図８に示すように、画素アレイ部６に対する１フレーム当たりの入射光量が小さい範囲では、パッシブ回路１０から出力される第１パルス信号Ｐ１の１フレーム当たりのカウント数は、１フレーム当たりの入射光量に比例して増加する。
同様に、画素アレイ部６に対する１フレーム当たりの入射光量が小さい範囲では、アクティブ回路２０から出力される第２パルス信号Ｐ２の１フレーム当たりのカウント数は、１フレーム当たりの入射光量に比例して増加する。
一方で、画素アレイ部６に対する１フレーム当たりの入射光量が次第に大きくなると、パッシブ回路１０から出力される第１パルス信号Ｐ１のカウント数は、アクティブ回路２０から出力される第２パルス信号Ｐ２のカウント数よりも早く飽和する。これは、パッシブ回路１０を選択した場合、ＳＰＡＤ素子６ａのデッドタイムがアクティブ回路２０よりも長いことが原因である。
そこで、制御部８は、かかる飽和が始まる直前のしきいカウント数Ｃｔｈより小さいカウント数ではパッシブ回路１０を選択し、しきいカウント数Ｃｔｈ以上のカウント数ではアクティブ回路２０を選択する。
これにより、しきいカウント数Ｃｔｈ以上のカウント数でも、入射光量に応じたカウント数の第２パルス信号Ｐ２を出力することができる。したがって、実施形態によれば、測距装置１のダイナミックレンジを拡大することができる。
一方で、パッシブ回路１０は、回路構成が簡素であることから、アクティブ回路２０にくらべて消費電力が低い。したがって、しきいカウント数Ｃｔｈより小さいカウント数ではパッシブ回路１０を選択することにより、パルス出力部７の消費電力を低減することができる。
たとえば、制御部８は、アクティブ回路２０が選択されており、あるフレームでのカウント数がしきいカウント数Ｃｔｈより小さくなった場合に、次のフレームからパッシブ回路１０を選択するとよい。
また、制御部８は、パッシブ回路１０が選択されており、あるフレームでのカウント数がしきいカウント数Ｃｔｈ以上になった場合に、次のフレームからアクティブ回路２０を選択するとよい。
また、実施形態では、第１パルス信号Ｐ１のパルス幅よりも第２パルス信号Ｐ２のパルス幅を短くするとよい。これにより、アクティブ回路２０が選択されている際に、ＳＰＡＤ素子６ａのデッドタイムを短くすることができる。
したがって、実施形態によれば、測距装置１のダイナミックレンジを拡大することができる。
また、実施形態では、遅延回路２５の遅延時間に基づいて第２パルス信号Ｐ２のパルス幅を設定するとよい。これにより、第２パルス信号Ｐ２のパルス幅のバラツキを小さくすることができる。
したがって、実施形態によれば、第２パルス信号Ｐ２のパルス幅が短くなりすぎることにより、第２パルス信号Ｐ２が制御部８で誤って検知されないことを抑制することができる。
また、実施形態では、図９に示すように、定電流源として機能するＰ型トランジスタ１１を用いて、遅延回路２５のインバータ３１に電流を供給するとよい。図９は、本開示の実施形態に係る遅延回路２５のインバータ３１の構成例を示す回路図である。
図９に示すように、インバータ３１は、上チャネルのＰ型トランジスタ３１ａと、下チャネルのＮ型トランジスタ３１ｂとがＣＭＯＳ回路となって構成される。そして、かかる上チャネルのＰ型トランジスタ３１ａのソースが、定電流源であるＰ型トランジスタ１１に接続される。
これにより、図７に示した時間Ｔ２ａから時間Ｔ４ａまでの遅延時間より、時間Ｔ５ａから時間Ｔ７ａまでの遅延時間を短くすることができる。すなわち、信号Ｓ２（第２パルス信号Ｐ２）のパルス幅より、信号Ｓ３のパルス幅を短くすることができる。その理由を以下に説明する。
時間Ｔ２ａで信号Ｓ２がハイレベルになった際には、インバータ３１にはローレベルの信号が否定論理積回路２４から入力される。したがって、インバータ３１は、定電流源であるＰ型トランジスタ１１から、導通状態となったＰ型トランジスタ３１ａを介してインバータ３２にハイレベルの信号を出力する。
そして、Ｐ型トランジスタ１１には、上述のように第２リファレンス電圧ＶＲＥＦ２が入力されることから、かかる第２リファレンス電圧ＶＲＥＦ２を制御することにより、Ｐ型トランジスタ３１ａに供給される電流量を制限することができる。
これにより、実施形態では、インバータ３１にローレベルの信号が入力されてから、インバータ３１がハイレベルの信号を出力するまでの遅延時間を長くすることができる。
一方、時間Ｔ５ａで信号Ｓ２がローレベルになった際には、インバータ３１にはハイレベルの信号が否定論理積回路２４から入力される。したがって、インバータ３１は、グランドから導通状態となったＮ型トランジスタ３１ｂを介してインバータ３２にローレベルの信号を出力する。
そして、Ｎ型トランジスタ３１ｂはグランドに直接接続されていることから、Ｐ型トランジスタ３１ａに比べてすばやく導通状態にすることができる。これにより、実施形態では、インバータ３１にハイレベルの信号が入力されてから、インバータ３１がローレベルの信号を出力するまでの遅延時間を短くすることができる。
ここまで説明したように、遅延回路２５は、１段目のインバータ３１に制限された値の電流を供給することにより、信号Ｓ２（第２パルス信号Ｐ２）のパルス幅より、信号Ｓ３のパルス幅を短くすることができる。
これにより、実施形態では、第２パルス信号Ｐ２のパルス幅が短くなりすぎて、制御部８で検知できない現象を抑制することができるとともに、遅延回路２５をすばやく初期状態に戻すことができる。
また、実施形態では、パッシブ回路１０でＳＰＡＤ素子６ａに供給される電流を制御するトランジスタと、アクティブ回路２０でインバータ３１に供給される電流を制御するトランジスタとをＰ型トランジスタ１１で共有する。
これにより、パルス出力部７のレイアウト制限の際に問題となる、パッシブ回路１０とアクティブ回路２０とのミスマッチ特性の悪化を最小限にすることができる。したがって、実施形態によれば、測距装置１のダイナミックレンジ拡大を最大化することができる。
なお、実施形態では、遅延回路２５における１段目のインバータ３１に制限された値の電流を供給する例について示したが、奇数段目のインバータ（たとえば、３段目のインバータ３３）であれば、いずれのインバータに制限された値の電流が供給されてもよい。
また、実施形態では、第２の供給路Ｒａ２の抵抗値を、第１の供給路Ｒａ１の抵抗値と等しくしてもよいし、第１の供給路Ｒａ１の抵抗値より大きくしてもよい。
［変形例］
つづいて、実施形態の変形例について、図１０参照しながら説明する。図１０は、本開示の実施形態の変形例に係るパルス出力部７の構成例を示す回路図である。
この変形例では、アクティブ回路２０でインバータ３１に供給される電流を制御するトランジスタの構成が実施形態と異なる。
具体的には、変形例では、アクティブ回路２０でインバータ３１に供給される電流を制御するトランジスタとして、Ｐ型トランジスタ２７が別に設けられる。
Ｐ型トランジスタ２７のソースは電源電圧Ｖｄｄに接続され、Ｐ型トランジスタ２７のドレインはＰ型トランジスタ２３のソースに接続される。また、Ｐ型トランジスタ２７のゲートには、所定の第２リファレンス電圧ＶＲＥＦ２が入力される。
なお、パッシブ回路１０でＳＰＡＤ素子６ａに供給される電流を制御するトランジスタは、実施形態と同様にＰ型トランジスタ１１である。かかるＰ型トランジスタ１１のゲートには、所定の第１リファレンス電圧ＶＲＥＦ１が入力される。
このような変形例でも、実施形態と同様に、アクティブ回路２０が選択されることによりＳＰＡＤ素子６ａの回復時間を短くすることができることから、ＳＰＡＤ素子６ａのデッドタイムを短くすることができる。したがって、変形例によれば、測距装置１のダイナミックレンジを拡大することができる。
また、この変形例は、第１リファレンス電圧ＶＲＥＦ１の値と第２リファレンス電圧ＶＲＥＦ２の値との差が大きく、Ｐ型トランジスタ１１のゲート電圧をすばやく切り替えることが困難である場合に特に有効である。
［効果］
実施形態に係る制御回路は、パッシブ回路１０と、アクティブ回路２０とを備える。パッシブ回路１０は、ＳＰＡＤ素子６ａに１つの供給路Ｒｐから電流を供給可能に構成され、ＳＰＡＤ素子６ａで発生する信号に応じた第１パルス信号Ｐ１を出力する。アクティブ回路２０は、ＳＰＡＤ素子６ａに複数の供給路（第１の供給路Ｒａ１および第２の供給路Ｒａ２）から選択的に電流を供給可能に構成され、ＳＰＡＤ素子６ａで発生する信号に応じた第２パルス信号Ｐ２を出力する。
これにより、測距装置１のダイナミックレンジを拡大することができる。
また、実施形態に係る制御回路において、第２パルス信号Ｐ２のパルス幅は、第１パルス信号Ｐ１のパルス幅より短い。
これにより、アクティブ回路２０が選択されている際に、ＳＰＡＤ素子６ａのデッドタイムを短くすることができる。
また、実施形態に係る制御回路において、アクティブ回路２０は、第１の供給路Ｒａ１と、第２の供給路Ｒａ２とを有する。第１の供給路Ｒａ１は、ＳＰＡＤ素子６ａ内でなだれ増幅が発生している際にＳＰＡＤ素子６ａに電流を供給する。第２の供給路Ｒａ２は、ＳＰＡＤ素子６ａ内でなだれ増幅が停止した後にＳＰＡＤ素子６ａに電流を供給する。
これにより、ＳＰＡＤ素子６ａの回復時間を短くすることができることから、ＳＰＡＤ素子６ａのデッドタイムを短くすることができる。
また、実施形態に係る制御回路において、第２の供給路Ｒａ２の抵抗値は、第１の供給路Ｒａ１の抵抗値より小さい。
これにより、第２の供給路Ｒａ２からＳＰＡＤ素子６ａに大きな電流を供給することができることから、パッシブ回路１０よりもすばやくＳＰＡＤ素子６ａを再充電することができる。
また、実施形態に係る制御回路は、パッシブ回路１０およびアクティブ回路２０を制御する制御部８をさらに備える。制御部８は、パッシブ回路１０またはアクティブ回路２０から出力される第１パルス信号Ｐ１または第２パルス信号Ｐ２の１フレーム当たりのカウント数に応じて、ＳＰＡＤ素子６ａに接続される回路をパッシブ回路１０またはアクティブ回路２０に切り替える。
これにより、測距装置１のダイナミックレンジを拡大することができるとともに、パルス出力部７の消費電力を低減することができる。
また、実施形態に係る制御回路において、アクティブ回路２０は、遅延回路２５を有し、遅延回路２５の遅延時間に基づくパルス幅の第２パルス信号Ｐ２を出力する。
これにより、第２パルス信号Ｐ２が制御部８で誤って検知されないことを抑制することができる。
また、実施形態に係る制御回路において、遅延回路２５は、インバータ３１を有し、インバータ３１に供給される電流の値に基づいて遅延時間を設定する。
これにより、第２パルス信号Ｐ２のパルス幅が短くなりすぎて、制御部８で検知できない現象を抑制することができるとともに、遅延回路２５をすばやく初期状態に戻すことができる。
また、実施形態に係る制御回路は、パッシブ回路１０でＳＰＡＤ素子６ａに供給される電流を制御するトランジスタと、アクティブ回路２０でインバータ３１に供給される電流を制御するトランジスタとを共有する。
これにより、測距装置１のダイナミックレンジ拡大を最大化することができる。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
ＳＰＡＤ（Single Photon Avalanche Diode）素子に１つの供給路から電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第１パルス信号を出力するパッシブ回路と、
前記ＳＰＡＤ素子に複数の供給路から選択的に電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第２パルス信号を出力するアクティブ回路と、
を備える制御回路。
（２）
前記第２パルス信号のパルス幅は、前記第１パルス信号のパルス幅より短い
前記（１）に記載の制御回路。
（３）
前記アクティブ回路は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
前記（１）または（２）に記載の制御回路。
（４）
前記第２の供給路の抵抗値は、前記第１の供給路の抵抗値より小さい
前記（３）に記載の制御回路。
（５）
前記パッシブ回路および前記アクティブ回路を制御する制御部、
をさらに備え、
前記制御部は、前記パッシブ回路または前記アクティブ回路から出力される前記第１パルス信号または前記第２パルス信号の１フレーム当たりのカウント数に応じて、前記ＳＰＡＤ素子に接続される回路を前記パッシブ回路または前記アクティブ回路に切り替える
前記（１）〜（４）のいずれか一つに記載の制御回路。
（６）
前記アクティブ回路は、遅延回路を有し、前記遅延回路の遅延時間に基づくパルス幅の前記第２パルス信号を出力する
前記（１）〜（５）のいずれか一つに記載の制御回路。
（７）
前記遅延回路は、インバータを有し、前記インバータに供給される電流の値に基づいて前記遅延時間を設定する
前記（６）に記載の制御回路。
（８）
前記パッシブ回路で前記ＳＰＡＤ素子に供給される電流を制御するトランジスタと、前記アクティブ回路で前記インバータに供給される電流を制御するトランジスタとを共有する
前記（７）に記載の制御回路。
（９）
被測定物に光を照射する光源と、
前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
前記ＳＰＡＤ素子に１つの供給路から電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第１パルス信号を出力するパッシブ回路と、前記ＳＰＡＤ素子に複数の供給路から選択的に電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第２パルス信号を出力するアクティブ回路と、を有する制御回路と、
を備える測距システム。
（１０）
前記第２パルス信号のパルス幅は、前記第１パルス信号のパルス幅より短い
前記（９）に記載の測距システム。
（１１）
前記アクティブ回路は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
前記（９）または（１０）に記載の測距システム。
（１２）
前記第２の供給路の抵抗値は、前記第１の供給路の抵抗値より小さい
前記（１１）に記載の測距システム。
（１３）
前記制御回路は、前記パッシブ回路および前記アクティブ回路を制御する制御部、
をさらに有し、
前記制御部は、前記パッシブ回路または前記アクティブ回路から出力される前記第１パルス信号または前記第２パルス信号の１フレーム当たりのカウント数に応じて、前記ＳＰＡＤ素子に接続される回路を前記パッシブ回路または前記アクティブ回路に切り替える
前記（９）〜（１２）に記載の測距システム。
（１４）
前記アクティブ回路は、遅延回路を有し、前記遅延回路の遅延時間に基づくパルス幅の前記第２パルス信号を出力する
前記（９）〜（１３）に記載の測距システム。
（１５）
前記遅延回路は、インバータを有し、前記インバータに供給される電流の値に基づいて前記遅延時間を設定する
前記（１４）に記載の測距システム。
（１６）
前記制御回路は、前記パッシブ回路で前記ＳＰＡＤ素子に供給される電流を制御するトランジスタと、前記アクティブ回路で前記インバータに供給される電流を制御するトランジスタとを共有する
前記（１５）に記載の測距システム。
１ 測距装置（測距システムの一例）
２ 光源部
３ 受光部
６ａ ＳＰＡＤ素子
７ パルス出力部
８ 制御部
１０ パッシブ回路
２０ アクティブ回路
２５ 遅延回路
３１ インバータ
Ｐ１ 第１パルス信号
Ｐ２ 第２パルス信号
Ｒｐ 供給路
Ｒａ１ 第１の供給路
Ｒａ２ 第２の供給路

Claims (9)

  1. ＳＰＡＤ（Single Photon Avalanche Diode）素子に１つの供給路から電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第１パルス信号を出力するパッシブ回路と、
    前記ＳＰＡＤ素子に複数の供給路から選択的に電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第２パルス信号を出力するアクティブ回路と、
    を備える制御回路。
  2. 前記第２パルス信号のパルス幅は、前記第１パルス信号のパルス幅より短い
    請求項１に記載の制御回路。
  3. 前記アクティブ回路は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
    請求項１に記載の制御回路。
  4. 前記第２の供給路の抵抗値は、前記第１の供給路の抵抗値より小さい
    請求項３に記載の制御回路。
  5. 前記パッシブ回路および前記アクティブ回路を制御する制御部、
    をさらに備え、
    前記制御部は、前記パッシブ回路または前記アクティブ回路から出力される前記第１パルス信号または前記第２パルス信号の１フレーム当たりのカウント数に応じて、前記ＳＰＡＤ素子に接続される回路を前記パッシブ回路または前記アクティブ回路に切り替える
    請求項１に記載の制御回路。
  6. 前記アクティブ回路は、遅延回路を有し、前記遅延回路の遅延時間に基づくパルス幅の前記第２パルス信号を出力する
    請求項１に記載の制御回路。
  7. 前記遅延回路は、インバータを有し、前記インバータに供給される電流の値に基づいて前記遅延時間を設定する
    請求項６に記載の制御回路。
  8. 前記パッシブ回路で前記ＳＰＡＤ素子に供給される電流を制御するトランジスタと、前記アクティブ回路で前記インバータに供給される電流を制御するトランジスタとを共有する
    請求項７に記載の制御回路。
  9. 被測定物に光を照射する光源と、
    前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
    前記ＳＰＡＤ素子に１つの供給路から電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第１パルス信号を出力するパッシブ回路と、前記ＳＰＡＤ素子に複数の供給路から選択的に電流を供給可能に構成され、前記ＳＰＡＤ素子で発生する信号に応じた第２パルス信号を出力するアクティブ回路と、を有する制御回路と、
    を備える測距システム。
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