CN111526306A - 具有单光子雪崩二极管像素的半导体器件 - Google Patents

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Abstract

本发明题为“具有单光子雪崩二极管像素的半导体器件”。本发明公开了一种半导体器件，所述半导体器件可包括单光子雪崩二极管像素的阵列。所述单光子雪崩二极管(SPAD)像素可包括经由第一复位路径和第二复位路径耦接到电源电压端子的SPAD。所述第一复位路径可以是为所述SPAD提供短恢复时间的快速复位路径。所述第二复位路径可以是为所述SPAD提供较长恢复时间的较慢复位路径，但是还用于确保即使与所述第一复位路径相关联的淬灭电阻低时所述SPAD也淬灭。逻辑电路可选择性地激活所述第一复位或所述第二复位以淬灭并且复位所述SPAD。所述SPAD像素还可以包括一个或多个开关，所述一个或多个开关在所述SPAD像素未激活时将所述SPAD像素中的节点保持在恒定电压。

Description

具有单光子雪崩二极管像素的半导体器件
技术领域
本发明整体涉及成像系统，并且更具体地，涉及包括单光子雪崩二极管(SPAD)的成像系统。
背景技术
现代电子设备(诸如蜂窝电话、相机和计算机)常常使用图像传感器。图像传感器(有时称为成像器)可由二维图像感测像素的阵列形成。每个像素通常包括接收入射光子(光)并且将光子转变为电信号的光敏元件。电信号用于生成图像帧。
为了提高对入射光的敏感度，有时可在成像系统中使用单光子雪崩二极管(SPAD)。由于SPAD像素具有单光子灵敏度，因此可以在低光条件下利用SPAD像素。然而，特定的应用需要像素还具有足够大的动态范围，以在高光条件下工作。在这些条件下，SPAD可能会遭受检测器瘫痪现象，如果单个光子到达之间的时间间隔(即，到达间隔时间)平均起来小于SPAD从先前的检测事件中完全恢复其过量电压所花费的时间(即，恢复时间)，则输出数字脉冲宽度会延长。对于高强度光，SPAD最终可能会变得完全饱和，并且无法检测到任何光子。
主动淬灭和复位电路允许更短的恢复时间，从而导致更高的动态范围。这些电路可操作来调节SPAD淬灭电阻：在检测到光子之前，将淬灭电阻设置为尽可能高的值，一旦检测到光子并且雪崩电流淬灭，就将淬灭电阻最小化以减少恢复时间，从而延长动态范围。
然而，在这些方案中，当将淬灭电阻值减小到超低的值来从先前的检测事件中对SPAD进行再充电时，如果光子在很短的恢复时间期间到达，则雪崩电流增长可能仅受二极管的空间电荷电阻的限制。最终，雪崩电流可达到恒定值，然后几乎不可能检测到后续的光子。
因此，期望能够提供具有改善的单光子雪崩二极管像素的系统。
附图说明
图1是根据一些实施方案的具有基于SPAD的半导体器件的示例性成像系统的示意图。
图2是根据一些实施方案的示例性像素阵列以及用于在基于SPAD的半导体器件中读出图像信号的相关联的读出电路的示意图。
图3是根据一些实施方案的示例性单光子雪崩二极管像素的电路图。
图4是根据一些实施方案的采用混合淬灭和复位方案的示例性单光子雪崩二极管像素的示意图。
图5是根据一些实施方案的具有用于实现混合淬灭和复位方案的示例性电路的示例性单光子雪崩二极管像素的电路图。
图6是根据一些实施方案的可在图4和图5所示类型的示例性单光子雪崩二极管像素中使用的示例性延迟元件的电路图。
图7是根据一些实施方案的用于操作图4和图5所示类型的示例性单光子雪崩二极管像素的示例性时序图。
图8是根据一些实施方案的具有耦接到列选择电路的单光子雪崩二极管像素的示例性像素阵列的示意图。
具体实施方式
根据本文实施方案的各个方面的设备和方法可提供甚至在明亮的条件下(例如更短的光子到达间隔时间)也具有宽动态范围(例如短脉冲宽度)和可靠的淬灭的单光子雪崩二极管(SPAD)。具体地，这些实施方案的各个方面可应用于远程线扫描应用、汽车应用和LiDAR(光检测和测距)应用等等。这些实施方案的各个方面可改善SPAD像素阵列在明亮的光照条件下的稳健性。例如，在功能安全性方面，这对于汽车应用可能特别有利。随着SPAD技术在汽车、消费和医疗应用中变得越来越普及，这些实施方案的各个方面可提供SPAD阵列的更宽的动态范围和更低的功耗。
一些成像系统包括图像传感器，该图像传感器通过将撞击光子转换成在传感器阵列内的像素光电二极管中积聚的(例如，收集的)电子或空穴来感测光。在完成积聚周期之后，收集到的电荷被转换成电压，该电压被提供给传感器的输出端子。在互补金属氧化物半导体(CMOS)图像传感器中，电荷到电压的转换直接在像素本身中完成，并且模拟像素电压通过各种像素寻址和扫描方案被转移到输出端子。模拟像素电压也可随后在片上被转换成数字等同物，并且在数字域中以各种方式进行处理。
另一方面，在单光子雪崩二极管(SPAD)器件(诸如结合本文图1至图8所述的器件)中，光子检测原理是不同的。SPAD偏置在略高于其击穿点，并且当入射光子生成电子或空穴时，该载流子会通过正在生成的附加的载流子启动雪崩击穿。雪崩倍增可产生电流信号，该电流信号能够通过与SPAD相关联的读出电路被容易地检测。需要通过将二极管偏置降低到其击穿点或低于其击穿点来停止(即，淬灭)雪崩过程。因此，每个SPAD可包括用于淬灭SPAD的被动和/或主动淬灭电路。随后SPAD可偏置在其击穿点之上，以检测附加的光子。
SPAD像素可在成像系统中以多种方式使用。例如，可只是对到达的光子进行计数(例如，在低光度应用中)以确定场景的光强度。又如，SPAD像素可用于测量从同步光源到场景对象点再返回到传感器的光子飞行时间(ToF)，该光子飞行时间可用于获得场景的三维图像。如果需要，SPAD像素可以任何其它合适的方式使用以获得成像系统中的场景信息。
图1示出了具有基于SPAD的半导体器件的成像系统10。成像系统10可以是电子设备，诸如数字相机、计算机、蜂窝电话、医疗设备或其它电子设备。成像系统10可以是车辆上的成像系统(有时称为车载成像系统)。成像系统10可用于LiDAR应用或任何其它合适的应用。
成像系统10可包括一个或多个基于SPAD的半导体器件14(有时称为半导体器件14、器件14、基于SPAD的图像传感器14或图像传感器14)。一个或多个透镜18可任选地覆盖每个半导体器件14。在操作期间，透镜18(有时称为光学器件18)可将光聚焦到基于SPAD的半导体器件14上。基于SPAD的半导体器件14可包括将光转换成模拟信号和/或数字数据的SPAD像素。基于SPAD的半导体器件可具有按任何方式布置的任意数量的SPAD像素(例如，数百、数千、数百万或更多)。
基于SPAD的半导体器件14可任选地包括附加的电路，诸如偏置电路(例如，源极跟随器负载电路)、采样和保持电路、相关双采样(CDS)电路、放大器电路、模拟-数字(ADC)转换器电路、数据输出电路、存储器(例如，缓冲电路)、地址电路等。
可将来自基于SPAD的半导体器件14的图像数据提供给图像处理电路16。图像处理电路16可用于执行图像处理功能，诸如自动聚焦功能、深度感测、数据格式化、调整白平衡和曝光、实现视频图像稳定、脸部检测等。例如，在自动聚焦操作期间，图像处理电路16可处理由SPAD像素采集的数据，以确定将感兴趣的对象聚焦所需的透镜移动(例如，透镜18的移动)的幅度和方向。图像处理电路16可以处理由SPAD像素采集的数据，以确定场景的深度图。
成像系统10可为用户提供许多高级功能。例如，在计算机或高级移动电话中，可为用户提供运行用户应用的能力。为了实现这些功能，成像系统可包括输入输出设备12，诸如小键盘、按钮、输入输出端口、操纵杆和显示器。附加的存储和处理电路，诸如易失性和非易失性存储器(例如，随机存取存储器、闪存存储器、硬盘驱动器、固态驱动器等)、微处理器、微控制器、数字信号处理器、专用集成电路和/或其它处理电路，也可包括在成像系统中。
输入输出设备12可包括与基于SPAD的半导体器件结合工作的输出设备。例如，发光部件可包括在成像系统中以发射光(例如，红外线或任何其它期望类型的光)。半导体器件14可测量从对象离开的光的反射，以在LiDAR方案中测量到对象的距离。
图2示出了用于半导体器件14的一种举例布置，该举例布置包括按行和列布置的SPAD像素20(在本文中有时称为图像像素或像素)的阵列60。阵列60可包括例如数百或数千行以及数百或数千列的SPAD像素20。每个SPAD像素可耦接到基于接收的光子生成对应的像素电压的(模拟)脉冲计数器或其它读出电路。每个SPAD像素20可附加地或代替地耦接到飞行时间至电压转换器电路或其它合适的读出电路。例如，像素电压可存储在像素电容器上，并且随后可以逐行的方式进行扫描。控制电路64可耦接到行控制电路66和图像读出电路68(有时称为列控制电路、读出电路、处理电路或列解码器电路)。行控制电路66可从控制电路64接收行地址，并且通过行控制路径70将对应的行控制信号提供给SPAD像素20。可将一根或多根导线(诸如，列线72)耦接到阵列60中的像素20的每一列。列线72可用于从像素20读出图像信号以及用于将偏置信号(例如，偏置电流或偏置电压)提供给像素20(以用于读取操作)。如果需要，在像素读出操作期间，可使用行控制电路66选择阵列60中的像素行，并且可沿列线72读出由该像素行中的图像像素20生成的图像信号。
图像读出电路68可通过列线72接收图像信号(例如，来自SPAD像素的模拟或数字信号)。图像读出电路68可包括用于对从阵列60读出的图像信号进行采样和暂时存储的采样保持电路、放大器电路、模拟-数字转换(ADC)电路、偏置电路、列存储器、用于选择性启用或禁用列电路的锁存电路，或者耦接到阵列60中的一个或多个像素列以用于操作像素20和用于从像素20读出信号的其它电路。读出电路68中的ADC电路可将从阵列60接收的模拟像素值转换成对应数字像素值(有时称为数字图像数据或数字像素数据)。另选地，ADC电路可结合到每个SPAD像素20中。图像读出电路68可针对一个或多个像素列中的像素20通过路径65将数字像素数据提供给控制和处理电路64和/或图像处理和数据格式化电路16(图1)。
使读出电路68以逐行方式从SPAD像素读出信号的图像传感器14的示例仅仅是示例性的。在其它实施方案中，图像传感器中的读出电路可只是包括耦接到每个SPAD像素的数字脉冲计数电路。可使用任何其它期望的读出电路布置。
如果需要，阵列60可以是堆叠管芯布置方式的一部分，其中阵列60的像素20被划分在两个或更多个堆叠衬底之间。另选地或除此之外，像素20可形成在第一衬底(或多个衬底)中，并且对应的控制电路和读出电路中的一些或全部可形成在第二衬底中。如果需要，阵列60中的每个像素20可在像素内的任何期望节点处的两个管芯之间划分(例如，同一像素20的部分、电路元件、晶体管、电荷生成/存储元件可在多个管芯之间划分)。例如，像素20中的读出晶体管可形成在第一管芯上，而像素20中的光敏元件可形成在第二管芯上。又如，像素20中的电荷存储结构可形成在第一管芯上，而像素20中的光敏元件可形成在第二管芯上。再如，像素20中的光敏元件和相邻的电荷转移晶体管可形成在第一管芯上，而像素20中电路的其余部分可以形成在第二管芯上。这些示例仅仅是示例性的。如果需要，可使用这些配置中的任何一种或配置的组合。如果需要，可在多于两个的管芯上实现(在其之间划分)像素20、基于SPAD的器件14和/或成像系统10。
图3是示例性SPAD器件20的电路图。在本文中，每个SPAD器件可称为SPAD像素20。如图3所示，SPAD器件20包括与淬灭电路26串联耦接在第一电源电压端子28(例如，接地电源电压端子)和第二电源电压端子30(例如，正电源电压端子)之间的SPAD 24。在SPAD器件20的操作期间，电源电压端子28和30可用于将SPAD 24偏置到高于SPAD 24的击穿电压的电压。理想的是，击穿电压是能够施加的不会导致二极管中的泄漏电流呈指数级增加的最大(反向)偏置电压。当SPAD 24以这种方式偏置在击穿电压之上时，单光子的吸收可通过碰撞电离触发短时间但是相对较大的雪崩电流。
淬灭电路26(有时称为淬灭元件26)可用于将SPAD 24的偏置电压降低到击穿电压的水平或低于击穿电压的水平。将SPAD 24的偏置电压降低到低于击穿电压将停止雪崩过程和对应的雪崩电流。有多种方法来形成淬灭电路26。淬灭电路26可以是被动淬灭电路或主动淬灭电路。一旦雪崩启动，被动淬灭电路无需外部控制或监测即可自动淬灭雪崩电流。例如，图1示出了使用电阻器来形成淬灭电路26的示例。这是被动淬灭电路的一个示例。雪崩启动后，产生的电流会迅速将器件的容量进行放电，从而将SPAD处的电压降低至击穿电压附近或低于击穿电压。与淬灭电路26中的电阻器相关联的电阻可能导致最终电流低于维持其自身所要求的电流。然后可将SPAD24复位到击穿电压之上，以便能够检测另一个光子。
被动淬灭电路的这个示例仅仅是示例性的。主动淬灭电路也可用在SPAD器件20中。主动复位电路可减少SPAD器件20恢复所花费的时间。这可允许SPAD器件20以比使用被动复位电路时更快的速率检测入射光，从而改善SPAD器件的动态范围。主动复位电路可调节SPAD淬灭电阻。例如，在检测到光子之前，将淬灭电阻设置为较高的值，然后一旦检测到光子并且雪崩淬灭，就将淬灭电阻最小化以减少恢复时间。
SPAD器件20还可包括读出电路32。有多种方式形成读出电路32以从SPAD器件20获得信息。读出电路32可包括对到达的光子进行计数的脉冲计数电路。另选地或除此之外，读出电路32可包括用于测量光子飞行时间(ToF)的飞行时间电路。光子飞行时间信息可用于执行深度感测。如果需要，读出电路32可包括任何合适的功能电路。例如，如果需要，读出电路32还可包括放大电路和/或驱动器电路。
在一些实施方案中，可将多个SPAD器件(例如，多个SPAD 24)分组在一起作为硅光电倍增器以增大动态范围。用于硅光电倍增器的读出电路可测量来自硅光电倍增管中全部SPAD像素的组合输出电流。硅光电倍增器可具有通用的输出或逐像素读出能力。又如，可在成像系统中包括硅光电倍增器的阵列(每个硅光电倍增器包括多于一个的SPAD像素)。该阵列可能够在线阵列(例如，具有单行多列或单列多行的阵列)或具有多于十个、多于一百个或多于一千个的行和/或列的阵列中进行独立检测(无论是在硅光电倍增管中使用单个SPAD像素还是多个SPAD像素)。如上所述，虽然SPAD像素有多个可能的用例，但是用于检测入射光的基础技术是相同的。使用SPAD元件的器件的全部上述示例以及通常具有以本文所述方式运行的SPAD或元件的任何器件可统称为基于SPAD的半导体器件。
仍然参考图3，图3中的SPAD像素20可能会遭受检测器瘫痪现象，如果相邻光子到达之间的时间间隔平均起来小于SPAD 24从先前的检测事件中完全恢复其过量电压所花费的时间，则像素输出脉冲宽度会延长。虽然主动复位和淬灭电路(如果实现的话)允许更短的恢复时间，但是这样的SPAD器件在恢复期间期间会遭受脆弱性(例如，在当复位电路降低了淬灭电阻期间接收到的光子可能会永久性地禁用SPAD)。
为了减轻这些问题，在图4中引入了SPAD像素100。如图4所示，SPAD像素100可包括沿着第一路径串联耦接在SPAD 24和电源电压端子28之间的晶体管102和104。另外，晶体管106可沿着平行于第一路径的第二路径耦接在SPAD 24和电源电压端子28之间。晶体管102、104和106的组合可实现淬灭和复位电路，用于SPAD 24在接收入射光子之后进行SPAD恢复。晶体管102和106可在淬灭复位逻辑(电路)112的相应的栅极端子处接收控制信号VQ和VR2。虽然分开示出了耦接到晶体管104和106的端子28，但是由于端子28提供相同的电压(例如，接地电压)，因此在本文中将该分开的端子称为相同端子。换句话讲，耦接到相同端子28的晶体管104和106可指晶体管104和106耦接到提供相同电压的一个或多个导电结构(例如，电压供应轨)上的分开位置的情况。该解释可类似地应用于任何其它类似的端子耦接。
SPAD像素100的读出路径可将节点VA耦接到节点VPD。延迟电路110、开关114和缓冲电路115可沿着读出路径串联耦接。节点VR2可插置在开关114和缓冲电路115之间。晶体管104可在其栅极端子处的节点VR2处接收信号。淬灭复位逻辑112可耦接到节点VA和VPD，并且在这些节点处接收信号作为输入以生成控制信号VQ和VR2。
SPAD像素110还可包括供应电压VDD(其可与在端子30处供应的电压相同或不同)的电源电压端子31。上拉开关108可将端子31耦接到节点VA以选择性地将节点VA上拉至电压VDD。下拉开关116可耦接在节点VR1与电源电压端子28之间，以选择性地将节点VR1下拉至端子28处提供的电压，并且将端子28处提供的电压提供给晶体管104的栅极端子。
将节点VA耦接到端子28的第一路径(例如，晶体管102和104所在的路径)在本文中可称为第一复位路径、主复位路径或快速复位路径，例如，导致小于5ns的短输出脉冲宽度。具体地，晶体管102和104可为第一路径提供淬灭电阻，并且因此用作第一路径的可变电阻器。晶体管104可被选择性地启用以降低沿着第一路径的淬灭电阻并且提供快速的恢复时间。换句话讲，晶体管104可向SPAD 24提供复位能力(例如，可操作为将SPAD 24返回到偏置条件，该偏置条件使SPAD 24在晶体管102和104两者都处于启用状态时能够检测光子)。
将节点VA耦接到端子28的第二路径(例如，晶体管106所在的路径)在本文中可称为第二复位路径、次级复位路径或缓慢复位路径。晶体管106可为第二路径提供淬灭电阻，并且因此用作第二路径的可变电阻器。通过同时启用晶体管102和104，第一路径可用于期望地向SPAD 24提供快速恢复，从而提供沿着第一路径的降低的淬灭电阻和快速复位操作。但是，通过这样做，由于较低的电阻，第一路径容易受到冲击电流(例如来自入射光子)的影响。因此，当淬灭电阻降低时，在第一路径的恢复过程中，当光子到达SPAD时，第二路径为SPAD 24提供另选的复位路径。具体地，可禁用晶体管102，并且可启用晶体管106以使用第二路径。通过这样做，沿着第一路径的淬灭电阻升高，并且沿着第二路径的淬灭电阻降低，从而从第一路径切换到第二路径以使用晶体管106执行恢复(例如，复位)操作。换句话讲，晶体管106现在可向SPAD 24提供复位能力(例如，可操作为将SPAD 24返回到偏置条件，该偏置条件使SPAD 24在晶体管106处于启用状态时能够检测光子)。甚至在这种情况下，禁用的晶体管102也可为SPAD 24提供淬灭。淬灭复位逻辑112可用于通过提供对应的控制信号VQ和VR2来控制晶体管102和106以上述方式操作。
SPAD像素100还可包括开关108、114和116，这些开关可基于相同的控制信号(例如，像素选择信号、列选择信号等)来控制。例如，在SPAD像素100的操作期间(例如，当SPAD像素100是活动的并且被启用以检测光子，并且基于检测到的光子读出电信号时)，开关S1和S3可断开或禁用，而开关S2可闭合和启用。当禁用SPAD像素100时，开关S1和S3可闭合和启用，而开关S2可断开和禁用。通过提供这些开关，可通过将节点固定在设定电压并且禁用原本可能会对相邻像素的操作产生不利影响或不期望地消耗过量电力的反馈路径来主动禁用SPAD像素100。
图5示出了SPAD像素100的示例性电路实施方式。如图5所示，图5中的像素100可具有与图4中的像素100中的部件相似的一些部件(例如，第一复位路径和第二复位路径、晶体管102、104和106、SPAD 24、端子28、30和31等)。为了防止不必要地混淆本发明的实施方案，省略了这些部件的描述。图5中的被提及为与图3中的元件相似的元件可被假设为提供类似的功能、以类似的方式操作等，除非另有描述。
参考图5，可使用NAND逻辑门120和反相器118来实现淬灭复位逻辑112。NAND逻辑门120可具有耦接到节点VA的第一输入和耦接到节点VPD的第二输入。NAND门120的输出可耦接到晶体管102的栅极端子和反相器118的输入。反相器118的输出可耦接到晶体管106的栅极端子。
开关108、114和116(在本文中有时称为切换电路)可被实现为晶体管。例如，开关108可被实现为在其栅极端子处接收控制信号VSEL的PMOS晶体管108，开关114可被实现为在其栅极端子处接收控制信号VSEL的NMOS晶体管114，并且开关116可被实现为在其栅极端子处(经由反相器122)接收控制信号VSEL的反相型式的NMOS晶体管116。切换电路的这个实施方式仅仅是示例性的。如果需要，可使用任何合适的多组晶体管或开关来实现切换电路。
图4中的缓冲电路115可被实现为一系列反相器(例如，串联耦接的反相器124、126、128和130)。反相器124的输入可耦接到晶体管114的源极-漏极端子。反相器126的输出可以是耦接到晶体管104的栅极端子的节点VR1。反相器130的输出可以是耦接到NAND逻辑门120的第二输入的节点VPD。这仅仅是示例性的。如果需要，反相器124和126可被实现为延迟电路110而不是缓冲电路115的一部分。例如，可从图5中省略反相器124和126，相反可在图5的延迟电路110中实现它们。
用于SPAD像素100的读出电路可包括放大器电路，诸如耦接在节点VOUT和端子28之间的晶体管132。具体地，节点VPD可耦接到晶体管132的栅极端子，而节点VOUT和端子28可耦接到晶体管132的相应的源极-漏极端子。诸如像素选择晶体管134的附加晶体管可插置于晶体管132与节点VOUT之间，以进一步控制SPAD像素100的输出。节点VOUT可提供用于SPAD像素100的输出信号，该输出信号随后可在像素阵列读出电路(例如，图2中的电路68)处接收到。
如果需要，图4中的延迟电路110可被实现为如图5所示的电压控制延迟元件110。图5中的电压控制延迟元件110可接收控制电压VDP和VDN，该电压控制延迟元件110的操作(例如，调整光子检测和SPAD再充电之间的可变延迟或关断时间段、调整输出脉冲宽度、调整延迟元件110的操作特性)。图6示出了延迟元件110的示例性配置。
如图6所示，延迟元件110可包括晶体管150、152、154和156，以及反相器158。晶体管150、152、154和156可串联耦接在端子28和30之间。晶体管150和156的栅极端子可耦接到延迟元件110的输入节点VIN。晶体管152的栅极端子可接收控制输入电压VDP。晶体管154的栅极端子可接收控制输入电压VDN。晶体管152和154的彼此耦接的源极-漏极端子也可耦接到反相器158的输入。反相器158的输出可耦接到延迟元件110的输出节点VOUT。
以这种方式配置的延迟元件110可使用多个偏置设置来操作(例如，通过在晶体管152和154的栅极端子处提供不同的偏置电压来以多种模式操作)。例如，在第一偏置设置中，电压VDN可处于第一高电压电平(例如，3.3V)，并且电压VDP可处于低电压电平(例如，0V)。使用第一偏置设置，延迟元件110可表现出短的关断时间段和短的输出脉冲。又如，在第二偏置设置中，电压VDN可处于第一中间电压电平(例如，1V)，并且电压VDP可处于低电压电平(例如，0V)。使用第二偏置设置，延迟元件110可表现出更长的关断时间段和短的输出脉冲。再如，在第三偏置设置中，电压VDN可处于高电压电平(例如，3.3V)，并且电压VDP可处于第二中间电压电平(例如，1.65V)。使用第三偏置设置，延迟元件110可表现出短的关断时间段和更长的输出脉冲。再如，在第四偏置设置中，电压VDN可处于第一中间电压电平(例如，1V)，并且电压VDP可处于第二中间电压电平(例如，1.65V)。使用第四偏置设置，延迟元件110可表现出更长的关断时间段和更长的输出脉冲。
这些偏置设置和任何其它合适的设置可根据SPAD像素100的操作要求用于期望地操作延迟元件110。具体地，关断时间段是指在SPAD再充电之前、在光子检测事件之后SPAD阳极(例如，图4和图5中的节点VA)保持高电平的时间段。这可帮助降低后脉冲速率。另外，输出脉冲宽度与SPAD像素中下拉网络的驱动能力相关。
图6中延迟元件110的用途仅仅是示例性的。如果需要，可使用其它电压控制延迟元件(例如，变容二极管)。电压控制延迟元件的用途类似地是示例性的。如果需要，可使用任何合适的延迟元件，诸如其它主动延迟元件或被动延迟元件。如果需要，可在延迟元件110中实现一个或多个附加的延迟元件(例如，图5中的缓冲电路115的反相器124和126)。
另外，图4和图5中的像素100的配置和实施方式仅仅是示例性的。如果需要，在不脱离上述原理的情况下，可为图4和图5中的像素100提供任何合适的修改或配置(例如，两个复位路径、用于禁用启用像素100的多个切换晶体管、管理用于SPAD 24的淬灭和复位路径的逻辑电路等)。例如，图4中的SPAD像素100可没有设置开关108、114或116中的一个或多个。又如，图4中的SPAD像素100没有设置一个或多个晶体管102、104和106，而是包括由控制逻辑控制的其它可变电阻路径。再如，淬灭复位逻辑112可在没有反相器118和NAND门120中的一个或多个的情况下实现，而是包括耦接到SPAD像素100内的其它节点的其它逻辑门或电路。如果需要，可使用多于四个的反相器或少于四个的反相器来实现缓冲电路115，或者可使用除反相器之外的电路来实现该缓冲电路。
如果需要，可以与关于图3中的像素20所述的相似的方式来组织图4和图5中的SPAD像素100。例如，可将多个SPAD像素100组织为具有列和行的像素阵列。又如，具有像素100的SPAD像素阵列可以结合针对像素20的图2所述方式耦接行控制电路、列控制和读出电路、控制和处理电路以形成基于SPAD的半导体器件。再如，可以结合针对基于SPAD的半导体器件14的图1所述方式在成像系统中实现具有像素100的基于SPAD的半导体器件。
图7示出了用于操作图4和图5所示类型的SPAD像素(例如，图4中的SPAD像素100)的示例性时序图。在时间t1之前，可将SPAD像素100去激活。可使控制信号VSEL失效，以启用(即，闭合)开关108和116，并且禁用(即，断开)开关114(并且禁用图5中的晶体管134)。可将SPAD节点VA拉高(经由开关108)，从而关闭SPAD 24。另外，可以使用于晶体管104和106的控制信号失效，并且通过第一复位路径和第二复位路径的淬灭电阻两者可以非常大。
在时间t1，可以使控制信号VSEL生效(例如，以启用SPAD像素100、以启用像素列中包括SPAD像素100的全部像素、以启用像素行中包括SPAD像素100的全部像素等)。生效的控制信号VSEL可启用开关114并且可禁用开关116和108(并且启用图5中的晶体管134)。可首先拉高节点VR1(例如，通过经由开关114耦接到节点VA处的高电压)。节点VR1的高电平可传播到节点VPD，并且随后可转换为节点VOUT的下拉。拉高的节点VR1也可接通晶体管104。这继而可将SPAD节点VA拉低以启用SPAD 24用于光子检测。当SPAD节点VA保持为低电平时，则可将节点VR1和VPD拉低，并且因此可(例如，使用外部行驱动器)将节点VOUT拉高。
在时间t1之前可分别使用于晶体管102和106的门控制信号生效和失效，并且将其一直保持，只要期望启用第一复位路径并禁用第二复位路径。
在时间t2，光子可入射到SPAD 24，导致SPAD节点VA被拉高。在通过延迟电路110和通过缓冲电路115中的反相器的合适的延迟时间段之后，节点VR1和VPD也可被拉高。在节点VPD处的生效信号可接通晶体管132并且将节点VOUT下拉。
类似于时间t1和t2之间的时间段，拉高的节点VR1可接通晶体管104。这继而可将SPAD节点VA拉低以再次启用SPAD 24用于后续的光子检测。当SPAD节点VA保持为低电平时，则可将节点VR1和VPD拉低，并且因此可再次(例如，使用外部行驱动器)将节点VOUT拉高。
由于在时间t2与t3之间的节点VR1生效的(例如，拉高的)时间段期间没有附加的光子入射到SPAD 24，因此可分别使晶体管102和106生效和失效以使用第一复位路径(而不是第二复位路径)用于复位SPAD 24。换句话讲，由于在节点VPD处的电压被拉高之前节点VA处的电压被拉低，因此晶体管102保持接通(例如，使用图5中的NAND逻辑门120)，并且晶体管106保持关闭(例如，使用图5中的NAND逻辑门120和反相器118)。
在时间t3，附加的光子可入射到SPAD 24。类似于时间t1和t2之间的时间段，SPAD节点VA可被拉高。在合适的延迟时间段之后，节点VR1可被拉高以接通晶体管104并减小第一复位路径的淬灭电阻。当晶体管104接通时，第三光子可在时间t4入射到SPAD 24。在这种情况下，在SPAD节点VA完全复位(例如，完全拉低)之前，第三入射光子将SPAD节点VA拉高。由于节点VA和节点VPD两者都被拉高，因此淬灭复位逻辑112(在图4中)可关闭晶体管102以使用第一复位路径来实现淬灭，并且可接通晶体管106以使用第二复位路径来实现复位。在时间t4之后，晶体管106可将SPAD节点VA拉低以执行淬灭和复位操作。一旦节点VA被拉低，淬灭复位逻辑112可再次接通晶体管102并且关闭晶体管106。节点VR1和VPD可类似地在延迟之后被拉低，并且VOUT可由外部行驱动器电路向上拉回。
在节点VA被拉低、晶体管102接通并且晶体管106关闭之后，SPAD 24可操作为使用第一复位路径来检测后续的光子。在时间t5，可以使控制信号VSEL失效以结束光子收集时间段(例如，时间段TCOL)。通过提供两个单独的复位路径，甚至可有效检测光子，诸如在时间t4接收到的光子，而不会对SPAD 24产生不利影响。例如，相比于在时间t2和t3之间或在时间t3和t4之间节点VA的下拉的斜率，第二复位路径可以是缓慢复位路径，如时间点t4之后节点VA的下拉的更浅的斜率所指出的那样。
图8提供了具有耦接到行驱动器182和列选择电路184的像素阵列180的基于SPAD的示例性半导体器件(例如，器件14)。可以列扫描方案来实现器件14。具体地，阵列180中的像素100(例如，每个具有与图4和图5中的像素100类似的配置)可按列和行布置。给定行中的像素100的一半可使用对应的行线192耦接到共享或公共的驱动器电路。行线192可用作共享驱动器电路的上拉网络。相比之下，每个像素100可包括其本身的下拉网络(例如，将像素100的节点耦接到图4和图5中的端子28的电路)。虽然入射光子可使特定像素将对应的行线192下拉，但是当需要时，对应的共享行驱动器可将行线192向上拉回。
另外，像素100的每一列可经由相应的列线194耦接到列选择电路184。每个共享的列线可向该列中的像素100提供控制信号VSEL或其它控制信号。这样，主动列可接收生效的控制信号VSEL，而剩余的列可接收失效的控制信号VSEL。
图8中的器件14的配置仅仅是示例性的。如果需要，可以任何合适的方式划分像素行100中的每一行(例如，不仅划分成两半)以共享耦接到对应的公共行驱动器的行线。如果需要，可将行驱动器182和列选择电路实现为行控制电路和/或列控制和读出电路的一部分(例如，作为图2中的行电路66和列电路68的一部分)。如果需要，可仅在像素阵列180的一侧而不是在两侧提供行驱动器182。
已经描述了各种实施方案，示出了具有改善的SPAD器件的系统和用于操作这些改善的SPAD器件的方法。
根据各个方面的实施方案可使用混合的被动/主动复位/淬灭方案。根据示例性实施方案，SPAD单元可包括主(快速)复位路径，该主(快速)复位路径被配置为为主光子提供快速复位路径，从而导致短的输出脉冲宽度，例如小于5ns的输出脉冲宽度。SPAD单元可包括次级(缓慢)复位路径，该次级(缓慢)复位路径被配置为，即使光子在从先前的检测事件起的复位期间到达，例如当淬灭阻抗仍处于低值时，也能确保雪崩淬灭。主动淬灭可用于在次级光子在主复位期间到达的情况下将雪崩电流淬灭。在一些实施方案中，主动淬灭可将这种雪崩电流完全淬灭。在一些示例性实施方案中，可通过集成开关的应用来支持像素列扫描模式，该集成开关在像素列被禁用时断开主动复位反馈路径。根据各种实施方案(参考图4)，开关S1可用于将阳极电压(禁用SPAD)上拉，而开关S2和S3可断开主动复位反馈回路，使得当SPAD被禁用时不会出现振荡和电流。
参考图5，根据本发明的各个方面的SPAD单元可包括SPAD、SPAD启用/禁用件、延迟元件、内部驱动器、下拉网络、快速复位路径、缓慢复位路径、淬灭复位逻辑和列选择控件。SPAD可包括p+/n-阱SPAD。SPAD启用/禁用件可包括上拉晶体管，例如阳极上拉晶体管。延迟元件可包括电压控制延迟元件。内部驱动器可包括一个或多个串联连接的反相器。列选择控件可包括一个或多个列选择开关和/或被配置为在列被禁用时断开内部VR1反馈路径的其它器件。在示例性实施方案中，通过流过占据更小面积并且提供更高电阻的晶体管的电流来实现淬灭操作。在示例性实施方案中，因为主动淬灭是事件驱动的，所以雪崩电流总是呈指数衰减，而不管复位时间内何时发生雪崩。
参考图8，示出了根据各种实施方案的SPAD像素阵列。像素可设计用于列扫描阵列实施方式。半行像素可以共享由行驱动器电路端接的公共行线。行驱动器电路可用作公共行线的上拉网络。每个单独的像素可包含一个独立的下拉网络。光子的到达可导致像素将行线下拉，行驱动器电路在固定延迟后将行线向上拉回。单列像素可由列选择电路激活，从而为每一列提供VSEL信号。
参考图7，示出了根据本技术的各个方面的SPAD单元(例如参考图5)的定时。示例性定时序列可包括以下内容：
·VSEL为低电平(LOW)，VA被拉至高电平(HIGH)，因此SPAD关(OFF)，VR1为低电平，MR1和MR2关，SPAD淬灭电阻非常大
·VSEL变为高电平以启用像素列，MS1开(ON)并且MS2关，VR1被拉至高电平，MPD将VOUT下拉，MR1开，VA被拉至低电平
(配备了SPAD)，MR1关，MPD关，外部行驱动器将VOUT向上拉回
·光子到达将VA拉高(被动淬灭)，VR1和VPD变为高电平，MPD将VOUT下拉
·VR1上升沿接通MR1，在延迟dt之后将VA向下拉回(降低淬灭电阻用于实现快速复位)，VR1和VPD向下返回，外部行驱动器电路将VOUT上拉
·如果在复位期间没有光子到达，则VA在VPD上升之前下降，从而确保MQ保持开(快速复位)
·如果光子在复位期间到达，则当VPD为高电平时VA被向上拉回
·NAND门检测到VA和VPD两者为高电平，因此MQ关(提高淬灭电阻)
·MR2开(缓慢复位路径)，通过MR2将VA和VR1向下拉回，MQ重新开，MPD关，VOUT由外部行驱动器电路向上拉回
·当VSEL为高电平时准备检测下一个光子
参考图6，电压控制延迟元件可允许像素以不同的关断时间段和输出脉冲宽度来操作。关断时间是光子检测和SPAD再充电之间的时间延迟。关断是指SPAD阳极电压在光子检测事件之后的一段时间内保持高电平，以允许在SPAD再充电之前，结中被俘获的载流子数量衰减。这可有助于降低后脉冲速率。较宽的输出脉冲宽度可为像素内下拉网络提供更好的驱动能力，这在公共行线电容非常大时可能很重要，比如大型阵列中的情况。可使用任何合适的延迟元件。
各种实施方案可使用变容二极管、电流饥饿型反相器、输出划分型反相器或任何其它合适的电压控制延迟元件。
在一些实施方案中，一种图像像素可包括耦接的单光子雪崩二极管，将单光子雪崩二极管耦接到接地电压端子的第一复位路径，以及将单光子雪崩二极管耦接到接地电压端子的第二复位路径。单光子雪崩二极管可具有耦接到正电源电压端子的第一端子和耦接到节点的第二端子。第一晶体管和第二晶体管可分别沿着第一复位路径和第二复位路径并联耦接在节点和第二电源电压端子之间。
该图像像素可包括逻辑电路，该逻辑电路被配置为生成用于第一晶体管的栅极端子的第一控制信号和用于第二晶体管的栅极端子的第二控制信号。第一控制信号可以是第二控制信号的反相型式。该图像像素可包括将单光子雪崩二极管耦接到读出电路的读出路径，以及沿着读出路径插置并且具有耦接到逻辑电路的输入的延迟电路。该图像像素可包括缓冲电路，该缓冲电路沿着延迟电路和读出电路之间的读出路径插置，并且具有耦接到逻辑电路的输出。逻辑电路可被配置为基于从延迟电路的输入和缓冲电路的输出接收的信号来生成第一控制信号和第二控制信号。该图像像素可包括沿着第一复位路径与第一晶体管串联耦接的第三晶体管。延迟电路的输出可耦接到第三晶体管的栅极端子。换句话讲，第一晶体管是基于沿着读出路径生成的第一信号来控制的，其中第二晶体管是基于沿着读出路径生成的第二信号来控制的，并且其中第三晶体管是基于沿着读出路径生成的第三信号来控制的。
该图像像素可包括切换电路，该切换电路可操作为将延迟电路的输入耦接到第三电源电压端子，并且可操作为将延迟电路的输出耦接到第二电源电压端子。切换电路可包括将节点耦接到附加的正电源电压端子的上拉晶体管和将延迟电路的输出耦接到接地电压端子的下拉晶体管。上拉晶体管和下拉晶体管可在该像素未激活时启用。
该图像像素可设置在半导体器件中。第二晶体管可操作为将节点下拉至接地电压。第一晶体管和第二晶体管可操作为将节点下拉至接地电压。
在一些实施方案中，一种半导体器件可包括按行和列布置的单光子雪崩二极管像素的阵列。该阵列的一行中的第一组单光子雪崩二极管像素可经由第一行线耦接到第一行驱动器，并且该阵列的该行中的第二组单光子雪崩二极管像素可经由第二行线耦接到第二行驱动器。该半导体器件可包括选择电路，该选择电路经由对应的列线耦接到该阵列的每一列。
该阵列中的每个单光子雪崩二极管像素可包括至少两个晶体管，该至少两个晶体管是基于经由对应的列线接收的信号来控制的。该至少两个晶体管可包括将单光子雪崩二极管像素中的第一节点耦接到第一电源电压端子的上拉晶体管，以及将单光子雪崩二极管像素中的第二节点耦接到第二电源电压端子的下拉晶体管。
根据一个实施方案，一种图像像素可包括耦接在第一电源电压端子和第二电源电压端子之间的单光子雪崩二极管，将单光子雪崩二极管耦接到第二电源电压端子的第一复位路径，以及将单光子雪崩二极管耦接到第二电源电压端子的第二复位路径。
根据另一个实施方案，第一电源电压端子可被配置为提供正电源电压，而第二电源电压端子可被配置为提供接地电压。
根据另一个实施方案，单光子雪崩二极管可具有耦接到第一电源电压端子的第一端子和耦接到节点的第二端子。第一晶体管和第二晶体管可并联耦接在节点和第二电源电压端子之间。
根据另一个实施方案，该图像像素可包括沿着第一复位路径耦接的第一晶体管和沿着第二复位路径耦接的第二晶体管。
根据另一个实施方案，该图像像素可包括逻辑电路，该逻辑电路被配置为生成用于第一晶体管的栅极端子的第一控制信号和用于第二晶体管的栅极端子的第二控制信号。
根据另一个实施方案，第一控制信号可以是第二控制信号的反相型式。
根据另一个实施方案，该图像像素可包括将单光子雪崩二极管耦接到读出电路的读出路径，以及沿着该读出路径插置的延迟电路。该延迟电路可具有耦接到逻辑电路的输入。
根据另一个实施方案，该图像像素可包括沿着读出路径插置在延迟电路和读出电路之间的缓冲电路。该缓冲电路可具有耦接到逻辑电路的输出。
根据另一个实施方案，逻辑电路可被配置为基于从延迟电路的输入和缓冲电路的输出接收的信号来生成第一控制信号和第二控制信号。
根据另一个实施方案，该图像像素可包括沿着第一复位路径与第一晶体管串联耦接的第三晶体管。延迟电路的输出可耦接到第三晶体管的栅极端子。
根据另一个实施方案，该图像像素可包括切换电路，该切换电路可操作为将延迟电路的输入耦接到第三电源电压端子，并且可操作为将延迟电路的输出耦接到第二电源电压端子。
根据一个实施方案，一种半导体器件可具有包括单光子雪崩二极管的像素，该单光子雪崩二极管具有耦接电源电压端子的第一端子和耦接到节点的第二端子。节点可响应于入射光子被上拉至第一电压。该像素可包括耦接到节点并且可操作为将节点下拉至第二电压的第一晶体管，并且可包括耦接到节点并且可操作为将节点下拉至第二电压的第二晶体管。
根据另一个实施方案，该像素可包括与第一晶体管串联耦接的第三晶体管。第一晶体管和第三晶体管可操作为将节点下拉至第二电压。
根据另一个实施方案，该像素可包括耦接到节点的读出电路和插置在节点和读出电路之间的延迟电路。
根据另一个实施方案，该像素可包括将节点耦接到第一附加的电源电压端子的上拉晶体管和将延迟电路的输出耦接到第二附加的电压端子的下拉晶体管。
根据另一个实施方案，上拉晶体管和下拉晶体管可在该像素未激活时启用。
根据另一个实施方案，该像素可包括读出路径。第一晶体管可基于沿着读出路径生成的第一信号来控制。第二晶体管可基于沿着读出路径生成的第二信号来控制。第三晶体管可基于沿着读出路径生成的第三信号来控制。
根据一个实施方案，一种半导体器件可包括按行和列布置的单光子雪崩二极管像素的阵列，并且可包括行驱动器电路。该阵列的一行中的第一组单光子雪崩二极管像素可经由第一行线耦接到行驱动器电路中的第一行驱动器，并且该阵列的该行中的第二组单光子雪崩二极管像素可经由第二行线耦接到行驱动器电路中的第二行驱动器。该半导体器件可包括选择电路，该选择电路经由对应的列线耦接到该阵列的每一列。
根据另一个实施方案，该阵列中的每个单光子雪崩二极管像素可包括至少两个晶体管，该至少两个晶体管是基于经由对应的列线接收的信号来控制的。
根据另一个实施方案，该至少两个晶体管可包括将单光子雪崩二极管像素中的第一节点耦接到第一电源电压端子的上拉晶体管，以及将单光子雪崩二极管像素中的第二节点耦接到第二电源电压端子的下拉晶体管。
前述内容仅仅是对本发明原理的示例性说明，并且本领域技术人员可以进行多种修改。上述实施方案可单个实施或以任意组合方式实施。

Claims (12)

1.一种图像像素，包括：
单光子雪崩二极管，所述单光子雪崩二极管耦接在第一电源电压端子和第二电源电压端子之间；
第一复位路径，所述第一复位路径将所述单光子雪崩二极管耦接到所述第二电源电压端子；和
第二复位路径，所述第二复位路径将所述单光子雪崩二极管耦接到所述第二电源电压端子。
2.根据权利要求1所述的图像像素，其中所述第一电源电压端子被配置为提供正电源电压，并且所述第二电源电压端子被配置为提供接地电压。
3.根据权利要求2所述的图像像素，其中所述单光子雪崩二极管具有耦接到所述第一电源电压端子的第一端子和耦接到节点的第二端子，并且其中第一晶体管和第二晶体管并联耦接在所述节点和所述第二电源电压端子之间。
4.根据权利要求2所述的图像像素，还包括：
第一晶体管，所述第一晶体管沿着所述第一复位路径耦接；
第二晶体管，所述第二晶体管沿着所述第二复位路径耦接；和
逻辑电路，所述逻辑电路被配置为生成用于所述第一晶体管的栅极端子的第一控制信号和用于所述第二晶体管的栅极端子的第二控制信号，其中所述第一控制信号是所述第二控制信号的反相型式。
5.根据权利要求4所述的图像像素，还包括：
读出路径，所述读出路径将所述单光子雪崩二极管耦接到读出电路；和
延迟电路，所述延迟电路沿着所述读出路径插置，其中所述延迟电路具有耦接到所述逻辑电路的输入。
6.根据权利要求5所述的图像像素，还包括：
缓冲电路，所述缓冲电路沿着所述读出路径插置在所述延迟电路和所述读出电路之间，其中所述缓冲电路具有耦接到所述逻辑电路的输出，并且所述逻辑电路被配置为基于从所述延迟电路的所述输入和所述缓冲电路的所述输出接收的信号来生成所述第一控制信号和所述第二控制信号；
第三晶体管，所述第三晶体管沿着所述第一复位路径与所述第一晶体管串联耦接，其中所述延迟电路的输出耦接到所述第三晶体管的栅极端子；和
切换电路，所述切换电路可操作为将所述延迟电路的所述输入耦接到第三电源电压端子，并且可操作为将所述延迟电路的输出耦接到所述第二电源电压端子。
7.一种半导体器件，包括：
像素，所述像素包括：
单光子雪崩二极管，所述单光子雪崩二极管具有耦接到电源电压端子的第一端子和耦接到节点的第二端子，其中所述节点响应于入射光子被上拉至第一电压；
第一晶体管，所述第一晶体管耦接到所述节点，并且所述第一晶体管可操作为将所述节点下拉至第二电压；和
第二晶体管，所述第二晶体管耦接到所述节点，并且所述第二晶体管可操作为将所述节点下拉至所述第二电压。
8.根据权利要求7所述的半导体器件，其中所述像素包括与所述第一晶体管串联耦接的第三晶体管，并且其中所述第一晶体管和所述第三晶体管可操作为将所述节点下拉至所述第二电压。
9.根据权利要求8所述的半导体器件，其中所述像素包括：
读出电路，所述读出电路耦接到所述节点；
延迟电路，所述延迟电路插置在所述节点和所述读出电路之间；
上拉晶体管，所述上拉晶体管将所述节点耦接到第一附加的电源电压端子；和
下拉晶体管，所述下拉晶体管将所述延迟电路的输出耦接到第二附加的电压端子，其中所述上拉晶体管和所述下拉晶体管在所述像素未激活时启用。
10.根据权利要求8所述的半导体器件，其中所述像素包括读出路径，其中所述第一晶体管是基于沿着所述读出路径生成的第一信号来被控制的，其中所述第二晶体管是基于沿着所述读出路径生成的第二信号来被控制的，并且其中所述第三晶体管是基于沿着所述读出路径生成的第三信号来被控制的。
11.一种半导体器件，包括：
单光子雪崩二极管像素的阵列，所述单光子雪崩二极管像素的阵列按行和列布置；
行驱动器电路，其中所述阵列的行中的第一组单光子雪崩二极管像素经由第一行线耦接到所述行驱动器电路中的第一行驱动器，并且所述阵列的所述行中的第二组单光子雪崩二极管像素经由第二行线耦接到所述行驱动器电路中的第二行驱动器；和
选择电路，所述选择电路经由对应的列线耦接到所述阵列的每一列。
12.根据权利要求11所述的半导体器件，其中所述阵列中的每个单光子雪崩二极管像素包括至少两个晶体管，所述至少两个晶体管是基于经由所述对应的列线接收的信号来被控制的，并且其中所述至少两个晶体管包括：
上拉晶体管，所述上拉晶体管将所述单光子雪崩二极管像素中的第一节点耦接到第一电源电压端子；和
下拉晶体管，所述下拉晶体管将所述单光子雪崩二极管像素中的第二节点耦接到第二电源电压端子。
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