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Description
本発明は、駆動回路に関する。または、当該駆動回路を具備する表示装置に関する。また
は、当該表示装置を具備する電子機器に関する。
は、当該表示装置を具備する電子機器に関する。
表示装置は、液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い製品が求
められており、開発が進められている。特に、チャネル領域が非晶質半導体、特に酸化物
半導体によって構成される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板に走
査線駆動回路などの駆動回路を構成する技術は、活発に開発が進められている。
められており、開発が進められている。特に、チャネル領域が非晶質半導体、特に酸化物
半導体によって構成される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板に走
査線駆動回路などの駆動回路を構成する技術は、活発に開発が進められている。
チャネル領域が非晶質半導体によって構成される薄膜トランジスタは、単極性の回路構成
によって駆動回路を構成することが多く、一例としては、特許文献１に記載の構成が挙げ
られる。
によって駆動回路を構成することが多く、一例としては、特許文献１に記載の構成が挙げ
られる。
チャネル領域が非晶質半導体によって構成される薄膜トランジスタを単極性の駆動回路に
用いる場合、しきい値電圧の変動を生じる等により、トランジスタがディプレッション型
（ノーマリーオンともいう）になることがある。ノーマリーオンの場合には、トランジス
タからのリーク電流により、消費電力の増大、及び出力信号の異常といった誤動作の原因
になるといった問題がある。
用いる場合、しきい値電圧の変動を生じる等により、トランジスタがディプレッション型
（ノーマリーオンともいう）になることがある。ノーマリーオンの場合には、トランジス
タからのリーク電流により、消費電力の増大、及び出力信号の異常といった誤動作の原因
になるといった問題がある。
上述のしきい値電圧の変動の程度は、基板毎に異なるといったばらつきが生じることもあ
り、予めノーマリーオンとなる際の対策を講じた回路設計では、そのばらつきにまで対応
することは難しくなるといった問題もあり得る。そのため、薄膜トランジスタの特性がノ
ーマリーオンとなるしきい値電圧のシフトの大きさに関わらず、消費電力の増加、誤動作
のない駆動回路となる回路設計であることが求められる。
り、予めノーマリーオンとなる際の対策を講じた回路設計では、そのばらつきにまで対応
することは難しくなるといった問題もあり得る。そのため、薄膜トランジスタの特性がノ
ーマリーオンとなるしきい値電圧のシフトの大きさに関わらず、消費電力の増加、誤動作
のない駆動回路となる回路設計であることが求められる。
しきい値電圧を制御できる薄膜トランジスタの一例としては、第１のゲート端子（第１の
ゲートという）と、第２のゲート端子（第２のゲートという）と、ドレイン端子（ドレイ
ンともいう）と、ソース端子（ソースともいう）とを含む少なくとも四つの端子を有する
素子がある。前述の４端子の薄膜トランジスタは、ドレイン領域とソース領域の間にチャ
ネル領域を有しており、チャネル領域を介してドレイン領域とソース領域の間に電流を流
すことが出来る。前述の４端子の薄膜トランジスタでは、チャネル領域の上下に第１のゲ
ート、及び第２のゲートが配置され、第１のゲートに薄膜トランジスタの導通または非導
通といったスイッチングを制御する信号（第１の信号ともいう）が供給され、第２のゲー
トに薄膜トランジスタのしきい値電圧を制御する信号（第２の信号ともいう）が供給され
る。
ゲートという）と、第２のゲート端子（第２のゲートという）と、ドレイン端子（ドレイ
ンともいう）と、ソース端子（ソースともいう）とを含む少なくとも四つの端子を有する
素子がある。前述の４端子の薄膜トランジスタは、ドレイン領域とソース領域の間にチャ
ネル領域を有しており、チャネル領域を介してドレイン領域とソース領域の間に電流を流
すことが出来る。前述の４端子の薄膜トランジスタでは、チャネル領域の上下に第１のゲ
ート、及び第２のゲートが配置され、第１のゲートに薄膜トランジスタの導通または非導
通といったスイッチングを制御する信号（第１の信号ともいう）が供給され、第２のゲー
トに薄膜トランジスタのしきい値電圧を制御する信号（第２の信号ともいう）が供給され
る。
なお前述の４端子の薄膜トランジスタでは、高電源電位Ｖｄｄを供給するための配線側に
接続される端子をドレイン端子、低電源電位Ｖｓｓを供給するための配線側に接続される
端子をソース端子として説明することもあるが、ソース端子とドレイン端子を、第１端子
、第２端子と表記するものとする。また、第１のゲートと第２のゲートに供給される信号
は、第１の信号を第２のゲートに供給し、第２の信号を第１のゲートに供給するといった
ように、逆の関係であっても構わない。
接続される端子をドレイン端子、低電源電位Ｖｓｓを供給するための配線側に接続される
端子をソース端子として説明することもあるが、ソース端子とドレイン端子を、第１端子
、第２端子と表記するものとする。また、第１のゲートと第２のゲートに供給される信号
は、第１の信号を第２のゲートに供給し、第２の信号を第１のゲートに供給するといった
ように、逆の関係であっても構わない。
図８（Ａ）に、前述の４端子の薄膜トランジスタの断面構成の一例を示す。図８（Ａ）に
示すように薄膜トランジスタ９００は、基板９０７上に第１のゲート９０１が設けられ、
第１のゲート９０１上にゲート絶縁膜９０２が設けられ、ゲート絶縁膜９０２上に酸化物
半導体膜９０３が設けられ、酸化物半導体膜９０３上を一部覆って導電膜でなるソース端
子９０４Ａ、ドレイン端子９０４Ｂが設けられ、酸化物半導体膜９０３、ソース端子９０
４Ａ、及びドレイン端子９０４Ｂを覆って絶縁層９０５が設けられ、絶縁層９０５上に第
２のゲート９０６が設けられるように形成される。
示すように薄膜トランジスタ９００は、基板９０７上に第１のゲート９０１が設けられ、
第１のゲート９０１上にゲート絶縁膜９０２が設けられ、ゲート絶縁膜９０２上に酸化物
半導体膜９０３が設けられ、酸化物半導体膜９０３上を一部覆って導電膜でなるソース端
子９０４Ａ、ドレイン端子９０４Ｂが設けられ、酸化物半導体膜９０３、ソース端子９０
４Ａ、及びドレイン端子９０４Ｂを覆って絶縁層９０５が設けられ、絶縁層９０５上に第
２のゲート９０６が設けられるように形成される。
図８（Ａ）に示すチャネル領域の上下に第１のゲート９０１、及び第２のゲート９０６が
配置される薄膜トランジスタ９００の回路記号を図８（Ｂ）に示す。図８（Ｂ）に示すよ
うに、薄膜トランジスタ９００は、第１のゲート９０１と、第２のゲート９０６と、ソー
ス端子９０４Ａと、ドレイン端子９０４Ｂの端子を有する。薄膜トランジスタ９００は、
第１のゲート９０１にソース端子９０４Ａとドレイン端子９０４Ｂとの間の導通または非
導通といったスイッチングを制御する第１の信号Ｇ１が入力され、第２のゲート９０６に
薄膜トランジスタのしきい値電圧を制御する第２の信号Ｇ２を入力するものである。なお
、図８（Ｂ）に示す薄膜トランジスタ９００のシンボルは、４端子によって制御される薄
膜トランジスタを意味するものとする。
配置される薄膜トランジスタ９００の回路記号を図８（Ｂ）に示す。図８（Ｂ）に示すよ
うに、薄膜トランジスタ９００は、第１のゲート９０１と、第２のゲート９０６と、ソー
ス端子９０４Ａと、ドレイン端子９０４Ｂの端子を有する。薄膜トランジスタ９００は、
第１のゲート９０１にソース端子９０４Ａとドレイン端子９０４Ｂとの間の導通または非
導通といったスイッチングを制御する第１の信号Ｇ１が入力され、第２のゲート９０６に
薄膜トランジスタのしきい値電圧を制御する第２の信号Ｇ２を入力するものである。なお
、図８（Ｂ）に示す薄膜トランジスタ９００のシンボルは、４端子によって制御される薄
膜トランジスタを意味するものとする。
なお第１の信号Ｇ１とは、ソース端子９０４Ａとドレイン端子９０４Ｂとの間の電気的な
制御（スイッチング）を行う信号である。また、第２の信号Ｇ２とは、薄膜トランジスタ
のしきい値電圧を制御する信号であり、ｎチャネル型トランジスタの場合、負の電圧を印
加することにより、ディプレッション型（ノーマリーオン）のトランジスタをエンハンス
メント型（ノーマリーオフ）のトランジスタとするための信号である。なお、第２の信号
Ｇ２のことを、以下バックゲート電圧Ｖｂｇともいう。
制御（スイッチング）を行う信号である。また、第２の信号Ｇ２とは、薄膜トランジスタ
のしきい値電圧を制御する信号であり、ｎチャネル型トランジスタの場合、負の電圧を印
加することにより、ディプレッション型（ノーマリーオン）のトランジスタをエンハンス
メント型（ノーマリーオフ）のトランジスタとするための信号である。なお、第２の信号
Ｇ２のことを、以下バックゲート電圧Ｖｂｇともいう。
図９で図８（Ａ）、（Ｂ）で示したｎチャネル型の薄膜トランジスタのドレイン電流Ｉｄ
とゲート電圧Ｖｇの関係についてグラフを示す。ディプレッション型のトランジスタでは
、図９中の曲線９１１のような関係となり、第１の信号Ｇ１により第１のゲートに印加す
る電圧が０であっても、ドレイン電流Ｉｄが少なからず流れることとなる。駆動回路のよ
うな複数の薄膜トランジスタで構成される回路の場合、第１のゲートに印加する電圧が０
、すなわち、駆動回路を動作させない際にも、流れる電流が累積していき、消費電力の増
加が無視できなくなる。また一方で、バックゲートに負の電圧を印加することで、図９に
示す曲線９１２のように曲線９１１からプラス側にシフトし、エンハンスメント型のトラ
ンジスタとすることができる。エンハンスメント型のトランジスタでは、第１の信号Ｇ１
により第１のゲートに印加する電圧が０の場合、ドレイン電流Ｉｄが小さく、駆動回路の
消費電力を小さくすることができる。ただし、バックゲート電圧Ｖｂｇを負の方向へより
大きくすることで曲線９１３のように曲線９１１から大きくプラス側にシフトした場合、
薄膜トランジスタを第１の信号により導通させる際、第１のゲートにより高い電圧を印加
することが必要となって結局消費電力が増加し、場合によっては駆動回路が誤動作を引き
起こすこともある。
とゲート電圧Ｖｇの関係についてグラフを示す。ディプレッション型のトランジスタでは
、図９中の曲線９１１のような関係となり、第１の信号Ｇ１により第１のゲートに印加す
る電圧が０であっても、ドレイン電流Ｉｄが少なからず流れることとなる。駆動回路のよ
うな複数の薄膜トランジスタで構成される回路の場合、第１のゲートに印加する電圧が０
、すなわち、駆動回路を動作させない際にも、流れる電流が累積していき、消費電力の増
加が無視できなくなる。また一方で、バックゲートに負の電圧を印加することで、図９に
示す曲線９１２のように曲線９１１からプラス側にシフトし、エンハンスメント型のトラ
ンジスタとすることができる。エンハンスメント型のトランジスタでは、第１の信号Ｇ１
により第１のゲートに印加する電圧が０の場合、ドレイン電流Ｉｄが小さく、駆動回路の
消費電力を小さくすることができる。ただし、バックゲート電圧Ｖｂｇを負の方向へより
大きくすることで曲線９１３のように曲線９１１から大きくプラス側にシフトした場合、
薄膜トランジスタを第１の信号により導通させる際、第１のゲートにより高い電圧を印加
することが必要となって結局消費電力が増加し、場合によっては駆動回路が誤動作を引き
起こすこともある。
図１０に、駆動回路を構成する回路の一例として、ｎチャネル型のトランジスタを複数用
いて作製したブートストラップ型のインバータ回路について示す。図１０に示すインバー
タ回路は、薄膜トランジスタ９２１、薄膜トランジスタ９２２、薄膜トランジスタ９２３
、薄膜トランジスタ９２４、容量素子９２５を有し、配線９２６より高電源電位Ｖｄｄが
供給され、配線９２７より低電源電位Ｖｓｓが供給される。また薄膜トランジスタ９２１
乃至９２４の第２のゲートは、バックゲート電圧Ｖｂｇを供給する配線９２８に接続され
ている。また薄膜トランジスタ９２１及び薄膜トランジスタ９２３の第１のゲートには第
１の信号となる入力信号Ｉｎが供給され、薄膜トランジスタ９２４及び薄膜トランジスタ
９２３が接続されたノードより出力信号Ｏｕｔを出力する。
いて作製したブートストラップ型のインバータ回路について示す。図１０に示すインバー
タ回路は、薄膜トランジスタ９２１、薄膜トランジスタ９２２、薄膜トランジスタ９２３
、薄膜トランジスタ９２４、容量素子９２５を有し、配線９２６より高電源電位Ｖｄｄが
供給され、配線９２７より低電源電位Ｖｓｓが供給される。また薄膜トランジスタ９２１
乃至９２４の第２のゲートは、バックゲート電圧Ｖｂｇを供給する配線９２８に接続され
ている。また薄膜トランジスタ９２１及び薄膜トランジスタ９２３の第１のゲートには第
１の信号となる入力信号Ｉｎが供給され、薄膜トランジスタ９２４及び薄膜トランジスタ
９２３が接続されたノードより出力信号Ｏｕｔを出力する。
図９で説明したように、図１０に示すインバータ回路がディプレッション型のトランジス
タを有する場合、配線９２６と配線９２７が導通状態となり、大きなリーク電流が流れる
こととなる。また各薄膜トランジスタにバックゲート電圧を印加することで、エンハンス
メント型のトランジスタにし、リーク電流を低減したとしても、入力信号Ｉｎの電圧次第
では、薄膜トランジスタ９２１及び薄膜トランジスタ９２３が導通状態とならず、誤動作
をおこしてしまう。また入力信号Ｉｎの電圧を高くしても消費電力が増加してしまう。
タを有する場合、配線９２６と配線９２７が導通状態となり、大きなリーク電流が流れる
こととなる。また各薄膜トランジスタにバックゲート電圧を印加することで、エンハンス
メント型のトランジスタにし、リーク電流を低減したとしても、入力信号Ｉｎの電圧次第
では、薄膜トランジスタ９２１及び薄膜トランジスタ９２３が導通状態とならず、誤動作
をおこしてしまう。また入力信号Ｉｎの電圧を高くしても消費電力が増加してしまう。
そこで本発明の一態様は、チャネルが非晶質半導体によって構成される薄膜トランジスタ
を単極性の駆動回路に用いる際、ディプレッション型となるしきい値電圧の変動の程度に
応じてしきい値電圧を補正し、消費電力の増大、誤動作を低減できるといった駆動回路を
提供することを課題の一とする。
を単極性の駆動回路に用いる際、ディプレッション型となるしきい値電圧の変動の程度に
応じてしきい値電圧を補正し、消費電力の増大、誤動作を低減できるといった駆動回路を
提供することを課題の一とする。
本発明の一態様は、半導体層の上下に絶縁層を介して配置された第１のゲート及び第２の
ゲートを有する単極性のトランジスタで構成される駆動回路において、第１のゲートには
、トランジスタのスイッチングを制御するための第１の信号が入力され、第２のゲートに
は、トランジスタのしきい値電圧を制御するための第２の信号が入力され、第２の信号は
、トランジスタのソースとドレインとの間を流れる電流を含む、駆動回路の消費電流の値
に応じて制御される駆動回路である。
ゲートを有する単極性のトランジスタで構成される駆動回路において、第１のゲートには
、トランジスタのスイッチングを制御するための第１の信号が入力され、第２のゲートに
は、トランジスタのしきい値電圧を制御するための第２の信号が入力され、第２の信号は
、トランジスタのソースとドレインとの間を流れる電流を含む、駆動回路の消費電流の値
に応じて制御される駆動回路である。
本発明の一態様により、ディプレッション型となる薄膜トランジスタを単極性の駆動回路
に用いる際に、しきい値電圧の変動の程度に応じてしきい値電圧を補正し、消費電力の増
大、誤動作の低減を行うことのできる駆動回路を提供することができる。
に用いる際に、しきい値電圧の変動の程度に応じてしきい値電圧を補正し、消費電力の増
大、誤動作の低減を行うことのできる駆動回路を提供することができる。
なお本明細書でいう単極性回路とは、同じ導電型によるトランジスタ素子で構成される回
路のことをいう。具体的にはｎチャネル型トランジスタで構成される回路、またはｐチャ
ネル型トランジスタで構成される回路のことをいう。
路のことをいう。具体的にはｎチャネル型トランジスタで構成される回路、またはｐチャ
ネル型トランジスタで構成される回路のことをいう。
以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本
発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸
脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解さ
れる。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。な
お、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間におい
て共通とする。
発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸
脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解さ
れる。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。な
お、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間におい
て共通とする。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明
瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定
されない。
瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定
されない。
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
（実施の形態１）
本実施の形態では、駆動回路周辺の各回路のブロック図について示す。図１では、表示
装置の駆動回路を例に挙げて説明を行うものである。
本実施の形態では、駆動回路周辺の各回路のブロック図について示す。図１では、表示
装置の駆動回路を例に挙げて説明を行うものである。
本実施の形態で示す駆動回路１００は、表示部駆動回路１０１、制御回路１０２を有す
る。
る。
表示部駆動回路１０１は、一例として、ゲート線駆動回路１０３Ａ、信号線駆動回路１０
３Ｂを有する。ゲート線駆動回路１０３Ａ、信号線駆動回路１０３Ｂは、複数の画素を有
する表示部１０４を駆動するための駆動回路である。また、ゲート線駆動回路１０３Ａ、
信号線駆動回路１０３Ｂ、及び表示部１０４は、同じ基板１０５に形成される薄膜トラン
ジスタにより回路が構成されるものである。
３Ｂを有する。ゲート線駆動回路１０３Ａ、信号線駆動回路１０３Ｂは、複数の画素を有
する表示部１０４を駆動するための駆動回路である。また、ゲート線駆動回路１０３Ａ、
信号線駆動回路１０３Ｂ、及び表示部１０４は、同じ基板１０５に形成される薄膜トラン
ジスタにより回路が構成されるものである。
なおゲート線駆動回路１０３Ａ、信号線駆動回路１０３Ｂ、及び表示部１０４を構成する
薄膜トランジスタは、単極性のトランジスタ、特にｎチャネル型の薄膜トランジスタであ
る。ｎチャネル型の薄膜トランジスタとしては、半導体層を酸化物半導体とした薄膜トラ
ンジスタを用いることが好ましい。酸化物半導体を薄膜トランジスタの半導体層として用
いることにより、アモルファスシリコン等のシリコン系半導体材料と比較して電界効果移
動度を高めることが出来る。なお酸化物半導体としては、例えば、酸化亜鉛（ＺｎＯ）、
酸化スズ（ＳｎＯ２）なども用いることができる。また、ＺｎＯにＩｎやＧａなどを添加
することもできる。
薄膜トランジスタは、単極性のトランジスタ、特にｎチャネル型の薄膜トランジスタであ
る。ｎチャネル型の薄膜トランジスタとしては、半導体層を酸化物半導体とした薄膜トラ
ンジスタを用いることが好ましい。酸化物半導体を薄膜トランジスタの半導体層として用
いることにより、アモルファスシリコン等のシリコン系半導体材料と比較して電界効果移
動度を高めることが出来る。なお酸化物半導体としては、例えば、酸化亜鉛（ＺｎＯ）、
酸化スズ（ＳｎＯ２）なども用いることができる。また、ＺｎＯにＩｎやＧａなどを添加
することもできる。
酸化物半導体としてＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）で表記される薄膜を用いることが
できる。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えば
Ｍとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記
金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金
属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸
化物が含まれているものがある。例えば、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系
膜を用いることができる。
できる。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えば
Ｍとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記
金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金
属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸
化物が含まれているものがある。例えば、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系
膜を用いることができる。
酸化物半導体（ＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜）としてＩｎ−Ｇａ−Ｚｎ−Ｏ系膜
のかわりに、Ｍを他の金属元素とするＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜を用いてもよ
い。また、酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚ
ｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系
、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、
Ｚｎ−Ｏ系の酸化物半導体を適用することができる。
のかわりに、Ｍを他の金属元素とするＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜を用いてもよ
い。また、酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚ
ｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系
、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、
Ｚｎ−Ｏ系の酸化物半導体を適用することができる。
なおゲート線駆動回路１０３Ａ、信号線駆動回路１０３Ｂは、図８で説明したように、半
導体層の上下に絶縁層を介して配置された第１のゲート、及び第２のゲートを有する単極
性のトランジスタによって構成されることとなる。なお第１のゲートと第２のゲートとの
位置関係については、逆であってもよい。
導体層の上下に絶縁層を介して配置された第１のゲート、及び第２のゲートを有する単極
性のトランジスタによって構成されることとなる。なお第１のゲートと第２のゲートとの
位置関係については、逆であってもよい。
また、本明細書で説明する駆動回路に用いるトランジスタは、図８で説明したように、第
１のゲートと、第２のゲートと、ドレインと、ソースとを含む少なくとも四つの端子を有
する素子であり、ドレインとソースとの間にチャネル領域を介して電流を流すことが出来
る。なお第１のゲートに入力される第１の信号は、トランジスタのスイッチングを制御す
るための信号であり、第２のゲートに入力される第２の信号は、トランジスタのしきい値
電圧を制御する信号である。なお、第２の信号のことを、バックゲート電圧Ｖｂｇという
こともある。
１のゲートと、第２のゲートと、ドレインと、ソースとを含む少なくとも四つの端子を有
する素子であり、ドレインとソースとの間にチャネル領域を介して電流を流すことが出来
る。なお第１のゲートに入力される第１の信号は、トランジスタのスイッチングを制御す
るための信号であり、第２のゲートに入力される第２の信号は、トランジスタのしきい値
電圧を制御する信号である。なお、第２の信号のことを、バックゲート電圧Ｖｂｇという
こともある。
制御回路１０２は、表示部１０４にて表示を行うために駆動する表示部駆動回路１０１を
制御するための信号を供給する回路である。制御回路１０２は、表示部駆動回路１０１よ
り表示部１０４でのパネル表示を行うための各種信号を出力する信号生成回路１０６、表
示部駆動回路を構成する単極性のトランジスタのしきい値電圧を制御するためのバックゲ
ート電圧制御回路１０７を有する。
制御するための信号を供給する回路である。制御回路１０２は、表示部駆動回路１０１よ
り表示部１０４でのパネル表示を行うための各種信号を出力する信号生成回路１０６、表
示部駆動回路を構成する単極性のトランジスタのしきい値電圧を制御するためのバックゲ
ート電圧制御回路１０７を有する。
信号生成回路１０６は、ゲート線駆動回路１０３Ａ、及び信号線駆動回路１０３Ｂよりパ
ルス信号を表示部１０４に出力して、表示部１０４でのパネル表示を行うための各種信号
を、配線を介して表示部駆動回路１０１に出力するための回路である。具体的には、ゲー
ト線駆動回路１０３Ａ、及び信号線駆動回路１０３Ｂに電源電圧である高電源電位Ｖｄｄ
、低電源電位Ｖｓｓを供給し、ゲート線駆動回路１０３Ａには、ゲート線駆動回路用のス
タートパルスＳＰ、クロック信号ＣＫ、及び／または、信号線駆動回路１０３Ｂには、信
号線駆動回路用のスタートパルスＳＰ、クロック信号ＣＫを生成し、出力する回路である
。なお他にも画像信号、ラッチ信号等の信号を生成する回路であってもよい。
ルス信号を表示部１０４に出力して、表示部１０４でのパネル表示を行うための各種信号
を、配線を介して表示部駆動回路１０１に出力するための回路である。具体的には、ゲー
ト線駆動回路１０３Ａ、及び信号線駆動回路１０３Ｂに電源電圧である高電源電位Ｖｄｄ
、低電源電位Ｖｓｓを供給し、ゲート線駆動回路１０３Ａには、ゲート線駆動回路用のス
タートパルスＳＰ、クロック信号ＣＫ、及び／または、信号線駆動回路１０３Ｂには、信
号線駆動回路用のスタートパルスＳＰ、クロック信号ＣＫを生成し、出力する回路である
。なお他にも画像信号、ラッチ信号等の信号を生成する回路であってもよい。
バックゲート電圧制御回路１０７は、電流値検出回路１０８、判定回路１０９、補正電圧
記憶回路１１０、補正電圧出力回路１１１を有する。
記憶回路１１０、補正電圧出力回路１１１を有する。
なお電流値検出回路１０８では、任意の期間毎に、電流値を測定して判定回路１０９に出
力する。電流値検出回路１０８は、電流値の測定に限らず、直列にある一定の抵抗を繋い
でその両端に加わる電圧値を検出する構成としてもよい。また、電流値検出回路１０８は
、電源電位（Ｖｄｄ、Ｖｓｓ）を供給する配線、クロック信号及びスタートパルスを供給
する配線に接続される構成について示したが、他の構成でもよい。例えば、電源電位を供
給する配線のみに、電流値検出回路１０８を設ける構成としてもよい。電源電位は、直流
の信号であり、リーク電流による電流値の増加を検出しやすいため好適である。
力する。電流値検出回路１０８は、電流値の測定に限らず、直列にある一定の抵抗を繋い
でその両端に加わる電圧値を検出する構成としてもよい。また、電流値検出回路１０８は
、電源電位（Ｖｄｄ、Ｖｓｓ）を供給する配線、クロック信号及びスタートパルスを供給
する配線に接続される構成について示したが、他の構成でもよい。例えば、電源電位を供
給する配線のみに、電流値検出回路１０８を設ける構成としてもよい。電源電位は、直流
の信号であり、リーク電流による電流値の増加を検出しやすいため好適である。
なおバックゲート電圧設定処理を開始するタイミング、つまり電流値検出回路１０８での
電流値または電圧値を測定する期間（電流値測定期間ともいう）は、駆動回路１００の電
源投入後であってもよいし、駆動回路１００が動作中の任意の期間毎としてもよい。
電流値または電圧値を測定する期間（電流値測定期間ともいう）は、駆動回路１００の電
源投入後であってもよいし、駆動回路１００が動作中の任意の期間毎としてもよい。
判定回路１０９は、電流値検出回路１０８で検出した電流値または電圧値の強度Ｘが、あ
らかじめ設定した基準値の強度Ａと比較して小さくなっているかどうかを判定する。強度
Ｘが強度Ａよりも大きい場合、当該電流値測定期間でのバックゲート電圧Ｖｂｇの値では
、駆動回路を構成するトランジスタのソースとドレインとの間を流れる電流が大きく、駆
動回路を構成する複数の単極性のトランジスタのＩｄ−Ｖｇ特性がノーマリーオンとなっ
ており、表示部駆動回路１０１を構成するトランジスタのソースとドレインとの間を流れ
る電流を含む消費電流が大きい状態であることが分かる。
らかじめ設定した基準値の強度Ａと比較して小さくなっているかどうかを判定する。強度
Ｘが強度Ａよりも大きい場合、当該電流値測定期間でのバックゲート電圧Ｖｂｇの値では
、駆動回路を構成するトランジスタのソースとドレインとの間を流れる電流が大きく、駆
動回路を構成する複数の単極性のトランジスタのＩｄ−Ｖｇ特性がノーマリーオンとなっ
ており、表示部駆動回路１０１を構成するトランジスタのソースとドレインとの間を流れ
る電流を含む消費電流が大きい状態であることが分かる。
なお強度について本実施の形態では、電流値または電圧値として説明したが、他の物理量
に変換した強度Ｘとして、基準値の強度Ａと比較する構成としてもよい。
に変換した強度Ｘとして、基準値の強度Ａと比較する構成としてもよい。
なお消費電流の低下は、トランジスタがスイッチング動作を行わない場合においても起こ
りえる。例えば、過度にバックゲート電圧の値を低くして第２のゲートに印加すると、消
費電流が低下するとともに、所望のパルス波形が得られない。そのため、バックゲート電
圧を設定する場合には、予め充分に高い電圧、例えばトランジスタが確実にディプレッシ
ョン型となる電圧を、バックゲート電圧設定処理開始時のバックゲート電圧の初期値とし
て印加する構成とすることが好ましい。この様に、ｎチャネル型トランジスタにおいてバ
ックゲート電圧の初期値を充分に高い値に設定することで、元々過度にしきい値電圧がシ
フトしたエンハンスメント型となってしまっていて正常動作が困難な場合でも、より安定
した動作が実現できるようにバックゲート電圧を設定することもできるようになる。
りえる。例えば、過度にバックゲート電圧の値を低くして第２のゲートに印加すると、消
費電流が低下するとともに、所望のパルス波形が得られない。そのため、バックゲート電
圧を設定する場合には、予め充分に高い電圧、例えばトランジスタが確実にディプレッシ
ョン型となる電圧を、バックゲート電圧設定処理開始時のバックゲート電圧の初期値とし
て印加する構成とすることが好ましい。この様に、ｎチャネル型トランジスタにおいてバ
ックゲート電圧の初期値を充分に高い値に設定することで、元々過度にしきい値電圧がシ
フトしたエンハンスメント型となってしまっていて正常動作が困難な場合でも、より安定
した動作が実現できるようにバックゲート電圧を設定することもできるようになる。
補正電圧記憶回路１１０は、バックゲート電圧Ｖｂｇを設定するための回路であり、判定
回路１０９の判定結果に基づき、バックゲート電圧Ｖｂｇとして補正電圧出力回路１１１
より出力する電圧の大きさを設定して記憶する回路である。具体的には、判定回路１０９
の結果が強度Ｘ≧強度Ａであれば、Ｖｂｇの値にあらかじめ設定したＶｓｔｅｐを加えた
値、つまりＶｂｇ−Ｖｓｔｅｐの値を新たなＶｂｇの値として記憶する。一方、判定回路
１０９の結果が強度Ｘ＜強度Ａであれば、Ｖｂｇの値は現設定処理時の値をそのまま記憶
して、Ｖｂｇの設定処理作業を終了する。
回路１０９の判定結果に基づき、バックゲート電圧Ｖｂｇとして補正電圧出力回路１１１
より出力する電圧の大きさを設定して記憶する回路である。具体的には、判定回路１０９
の結果が強度Ｘ≧強度Ａであれば、Ｖｂｇの値にあらかじめ設定したＶｓｔｅｐを加えた
値、つまりＶｂｇ−Ｖｓｔｅｐの値を新たなＶｂｇの値として記憶する。一方、判定回路
１０９の結果が強度Ｘ＜強度Ａであれば、Ｖｂｇの値は現設定処理時の値をそのまま記憶
して、Ｖｂｇの設定処理作業を終了する。
そして補正電圧記憶回路１１０が記憶したバックゲート電圧Ｖｂｇの値は、補正電圧出力
回路１１１よりバックゲート電圧Ｖｂｇとして出力する。すなわち、バックゲート電圧設
定処理期間以外の期間においては、補正電圧記憶回路１１０が記憶したバックゲート電圧
Ｖｂｇの値に基づいて、補正電圧出力回路１１１より一定のバックゲート電圧Ｖｂｇを出
力し続けることとなる。
回路１１１よりバックゲート電圧Ｖｂｇとして出力する。すなわち、バックゲート電圧設
定処理期間以外の期間においては、補正電圧記憶回路１１０が記憶したバックゲート電圧
Ｖｂｇの値に基づいて、補正電圧出力回路１１１より一定のバックゲート電圧Ｖｂｇを出
力し続けることとなる。
補正電圧記憶回路１１０は、不揮発性の記憶装置を有する構成であることが望ましい。電
源オフ時には、補正電圧記憶回路１１０に記憶したバックゲート電圧Ｖｂｇが不揮発性の
記憶装置に記憶され、電源投入時に再び前の電源切断時と同じバックゲート電圧Ｖｂｇを
補正電圧出力回路１１１より出力することができる。すなわち、駆動回路１００の電源投
入の度にバックゲート電圧設定処理を実行せずに、バックゲート電圧Ｖｂｇの出力を速や
かに行うこともできる。
源オフ時には、補正電圧記憶回路１１０に記憶したバックゲート電圧Ｖｂｇが不揮発性の
記憶装置に記憶され、電源投入時に再び前の電源切断時と同じバックゲート電圧Ｖｂｇを
補正電圧出力回路１１１より出力することができる。すなわち、駆動回路１００の電源投
入の度にバックゲート電圧設定処理を実行せずに、バックゲート電圧Ｖｂｇの出力を速や
かに行うこともできる。
なお、信号生成回路１０６、及びバックゲート電圧制御回路１０７は、ゲート線駆動回路
１０３Ａ、信号線駆動回路１０３Ｂ、及び表示部１０４とは別の基板に形成されたトラン
ジスタで構成することが好ましい。一例としては、単結晶半導体を用いて作製されるトラ
ンジスタで構成することが好ましい。単結晶半導体を用いて作製されるトランジスタは、
しきい値電圧のシフトが小さいため、誤動作することがほとんどなく、安定した信号の出
力をすることができる。
１０３Ａ、信号線駆動回路１０３Ｂ、及び表示部１０４とは別の基板に形成されたトラン
ジスタで構成することが好ましい。一例としては、単結晶半導体を用いて作製されるトラ
ンジスタで構成することが好ましい。単結晶半導体を用いて作製されるトランジスタは、
しきい値電圧のシフトが小さいため、誤動作することがほとんどなく、安定した信号の出
力をすることができる。
なお高電源電位とは、基準電位より高い電位の信号のことであり、低電源電位とは基準電
位以下の電位の信号のことをいう。なお高電源電位及び低電源電位ともに、トランジスタ
が動作でき、かつ劣化や破壊及び消費電力が問題とはならない程度の電位であることが望
ましい。なお基準電位としては、グラウンド電位ＧＮＤ等である。
位以下の電位の信号のことをいう。なお高電源電位及び低電源電位ともに、トランジスタ
が動作でき、かつ劣化や破壊及び消費電力が問題とはならない程度の電位であることが望
ましい。なお基準電位としては、グラウンド電位ＧＮＤ等である。
なお、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
次に、図１で示した駆動回路でのバックゲート電圧制御回路１０７の動作について図２の
フローチャートを用いて説明する。そして本実施の形態における駆動回路によって、ノー
マリーオンの程度がばらつく場合にあっても、消費電力が少なく、且つ誤動作の少ない構
成となることについて説明する。
フローチャートを用いて説明する。そして本実施の形態における駆動回路によって、ノー
マリーオンの程度がばらつく場合にあっても、消費電力が少なく、且つ誤動作の少ない構
成となることについて説明する。
まず、表示部駆動回路への電源電圧の印加、及び第２のゲートへのバックゲート電圧Ｖｂ
ｇの印加を行う（図２、ステップ２０１）。第２のゲートに印加するバックゲート電圧Ｖ
ｂｇの値は、予め初期値を図１に示す補正電圧記憶回路１１０に強制的に設定しても良い
し、前の電源切断時に補正電圧記憶回路１１０が記憶していたバックゲート電圧Ｖｂｇを
そのまま出力してもよい。バックゲート電圧Ｖｂｇは、図１に示す補正電圧出力回路１１
１から、駆動回路が有するトランジスタの第２のゲートに印加される。
ｇの印加を行う（図２、ステップ２０１）。第２のゲートに印加するバックゲート電圧Ｖ
ｂｇの値は、予め初期値を図１に示す補正電圧記憶回路１１０に強制的に設定しても良い
し、前の電源切断時に補正電圧記憶回路１１０が記憶していたバックゲート電圧Ｖｂｇを
そのまま出力してもよい。バックゲート電圧Ｖｂｇは、図１に示す補正電圧出力回路１１
１から、駆動回路が有するトランジスタの第２のゲートに印加される。
次いで、図１に示すバックゲート電圧制御回路１０７の電流値検出回路１０８では、信号
生成回路１０６より供給される配線に流れる電流値、または直列に繋がれたある一定の抵
抗の両端の電圧値の大きさについて計測を行う（図２、ステップ２０２）。上述のように
、ディプレッション型のトランジスタであれば、エンハンスメント型のトランジスタと比
較して電流値検出回路で読み取られる電流値（又は電圧値）が大きくなる。
生成回路１０６より供給される配線に流れる電流値、または直列に繋がれたある一定の抵
抗の両端の電圧値の大きさについて計測を行う（図２、ステップ２０２）。上述のように
、ディプレッション型のトランジスタであれば、エンハンスメント型のトランジスタと比
較して電流値検出回路で読み取られる電流値（又は電圧値）が大きくなる。
次いで、図１に示す判定回路１０９にて、電流値、または電圧値の強度Ｘが基準値の強度
Ａ未満か否かの判定を行う（図２、ステップ２０３）。このときステップ２０１でのバッ
クゲート電圧Ｖｂｇの印加により、トランジスタがエンハンスメント型のトランジスタと
なり、電流値、または電圧値の強度Ｘが基準値強度Ａ未満であれば、トランジスタを介し
て流れるリーク電流を含む消費電流が小さい状態と判断され、補正電圧記憶回路１１０に
現設定処理時バックゲート電圧Ｖｂｇの値が記憶される。
Ａ未満か否かの判定を行う（図２、ステップ２０３）。このときステップ２０１でのバッ
クゲート電圧Ｖｂｇの印加により、トランジスタがエンハンスメント型のトランジスタと
なり、電流値、または電圧値の強度Ｘが基準値強度Ａ未満であれば、トランジスタを介し
て流れるリーク電流を含む消費電流が小さい状態と判断され、補正電圧記憶回路１１０に
現設定処理時バックゲート電圧Ｖｂｇの値が記憶される。
一方、判定回路１０９にて、電流値、または電圧値の強度Ｘが基準値の強度Ａ以上の場合
、表示部駆動回路１０１を構成する各トランジスタを介して流れるリーク電流を含む消費
電流が大きい状態と判断される。この場合、バックゲート電圧Ｖｂｇには、さらにあらか
じめ設定したＶｓｔｅｐを加えた値、つまりＶｂｇ−Ｖｓｔｅｐの値を新たなＶｂｇの値
として設定し、第２のゲートに印加する（図２、ステップ２０４）。
、表示部駆動回路１０１を構成する各トランジスタを介して流れるリーク電流を含む消費
電流が大きい状態と判断される。この場合、バックゲート電圧Ｖｂｇには、さらにあらか
じめ設定したＶｓｔｅｐを加えた値、つまりＶｂｇ−Ｖｓｔｅｐの値を新たなＶｂｇの値
として設定し、第２のゲートに印加する（図２、ステップ２０４）。
なおバックゲート電圧Ｖｂｇを設定するＶｓｔｅｐは、バックゲート電圧Ｖｂｇの設定動
作の連続試行回数に応じて設定されるものである。
作の連続試行回数に応じて設定されるものである。
次いで、ステップ２０２と同様に、図１に示すバックゲート電圧制御回路１０７の電流値
検出回路１０８では、信号生成回路１０６より供給される配線に流れる電流値、または電
圧値の大きさについて計測を行う。（図２、ステップ２０５）。
検出回路１０８では、信号生成回路１０６より供給される配線に流れる電流値、または電
圧値の大きさについて計測を行う。（図２、ステップ２０５）。
次いで、ステップ２０３と同様に、図１に示す判定回路１０９にて、電流値、または電圧
値が基準値以下か否かの判定を行う（図２、ステップ２０６）。このときステップ２０４
でのバックゲート電圧Ｖｂｇの印加により、トランジスタがエンハンスメント型のトラン
ジスタとなり、電流値、または電圧値の強度Ｘが基準値強度Ａ未満であれば、トランジス
タを介して流れるリーク電流を含む消費電流が小さい状態と判断され、補正電圧記憶回路
１１０に現設定処理時バックゲート電圧Ｖｂｇの値が記憶される。
値が基準値以下か否かの判定を行う（図２、ステップ２０６）。このときステップ２０４
でのバックゲート電圧Ｖｂｇの印加により、トランジスタがエンハンスメント型のトラン
ジスタとなり、電流値、または電圧値の強度Ｘが基準値強度Ａ未満であれば、トランジス
タを介して流れるリーク電流を含む消費電流が小さい状態と判断され、補正電圧記憶回路
１１０に現設定処理時バックゲート電圧Ｖｂｇの値が記憶される。
なお、より安定した駆動回路の正常動作を実現させる場合には、あらかじめ設定した余分
（マージン）の電圧を、消費電流の低下が判定されたバックゲート電圧Ｖｂｇの値にさら
に加えて補正電圧記憶回路１１０に記憶することが好ましい。この様にバックゲート電圧
Ｖｂｇにマージンを持たせることで、バックゲート電圧設定処理間隔が長くてその間にＴ
ＦＴ特性が多少変動したとしても、正常動作をより確実に実現することが可能となる。
（マージン）の電圧を、消費電流の低下が判定されたバックゲート電圧Ｖｂｇの値にさら
に加えて補正電圧記憶回路１１０に記憶することが好ましい。この様にバックゲート電圧
Ｖｂｇにマージンを持たせることで、バックゲート電圧設定処理間隔が長くてその間にＴ
ＦＴ特性が多少変動したとしても、正常動作をより確実に実現することが可能となる。
再度、判定回路１０９にて、電流値、または電圧値の強度Ｘが基準値の強度Ａ以上の場合
、表示部駆動回路１０１を構成する各トランジスタを介して流れるリーク電流を含む消費
電流が大きい状態と判断される。この場合、また図２に示すステップ２０４へ戻って処理
を続けることとなる。
、表示部駆動回路１０１を構成する各トランジスタを介して流れるリーク電流を含む消費
電流が大きい状態と判断される。この場合、また図２に示すステップ２０４へ戻って処理
を続けることとなる。
上述の動作によって、表示部駆動回路において、ディプレッション型となる薄膜トランジ
スタを単極性の駆動回路に用いる際に、しきい値電圧の変動の程度に応じてしきい値電圧
を補正し、消費電力の増大、誤動作の低減を行うことができる。
スタを単極性の駆動回路に用いる際に、しきい値電圧の変動の程度に応じてしきい値電圧
を補正し、消費電力の増大、誤動作の低減を行うことができる。
次いで、表示部駆動回路を構成するシフトレジスタの構成について図３に一例を示す。
図３（Ａ）に示すシフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出
力回路１０＿Ｎ（Ｎ≧３の自然数）を有している。図３（Ａ）に示すシフトレジスタの第
１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配線１１よ
り第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２、第３の配
線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信号ＣＫ４が
供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からのスタートパ
ルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス出力
回路１０＿ｎ（ｎは、２≦ｎ≦Ｎの自然数）では、一段前段のパルス出力回路からの信号
（前段信号ＯＵＴ（ｎ−１）という）（ｎ≧２の自然数）が入力される。また第１のパル
ス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３からの信号が入力さ
れる。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２
）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が
入力される。従って、各段のパルス出力回路からは、後段及び／または二つ前段のパルス
出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（ＳＲ
））、別の配線等に電気的に接続される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（Ｎ））
が出力される。また各段のパルス出力回路には、第６の配線１６より、バックゲート電圧
制御回路１０７からのバックゲート電圧Ｖｂｇが供給される。なお、図３（Ａ）に示すよ
うに、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されな
いため、一例としては、別途第７の配線１７より第２のスタートパルスＳＰ２、第８の配
線１８より第３のスタートパルスＳＰ３をそれぞれ入力する構成でもよい。または別途、
内部で生成された信号であってもよい。例えば、表示部へのパルス出力に寄与しない第（
ｎ＋１）のパルス出力回路１０＿（ｎ＋１）、第（ｎ＋２）のパルス出力回路１０＿（ｎ
＋２）を設け（ダミー段ともいう）、当該ダミー段より第２のスタートパルス（ＳＰ２）
及び第３のスタートパルス（ＳＰ３）に相当する信号を生成する構成としてもよい。
力回路１０＿Ｎ（Ｎ≧３の自然数）を有している。図３（Ａ）に示すシフトレジスタの第
１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配線１１よ
り第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２、第３の配
線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信号ＣＫ４が
供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からのスタートパ
ルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス出力
回路１０＿ｎ（ｎは、２≦ｎ≦Ｎの自然数）では、一段前段のパルス出力回路からの信号
（前段信号ＯＵＴ（ｎ−１）という）（ｎ≧２の自然数）が入力される。また第１のパル
ス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３からの信号が入力さ
れる。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２
）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が
入力される。従って、各段のパルス出力回路からは、後段及び／または二つ前段のパルス
出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（ＳＲ
））、別の配線等に電気的に接続される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（Ｎ））
が出力される。また各段のパルス出力回路には、第６の配線１６より、バックゲート電圧
制御回路１０７からのバックゲート電圧Ｖｂｇが供給される。なお、図３（Ａ）に示すよ
うに、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されな
いため、一例としては、別途第７の配線１７より第２のスタートパルスＳＰ２、第８の配
線１８より第３のスタートパルスＳＰ３をそれぞれ入力する構成でもよい。または別途、
内部で生成された信号であってもよい。例えば、表示部へのパルス出力に寄与しない第（
ｎ＋１）のパルス出力回路１０＿（ｎ＋１）、第（ｎ＋２）のパルス出力回路１０＿（ｎ
＋２）を設け（ダミー段ともいう）、当該ダミー段より第２のスタートパルス（ＳＰ２）
及び第３のスタートパルス（ＳＰ３）に相当する信号を生成する構成としてもよい。
なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔で
Ｈ信号とＬ信号を繰り返す信号である。また、第１のクロック信号（ＣＫ１）〜第４のク
ロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１のク
ロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆
動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ、ＳＣ
Ｋということもあるが、ここではＣＫとして説明を行う。
Ｈ信号とＬ信号を繰り返す信号である。また、第１のクロック信号（ＣＫ１）〜第４のク
ロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１のク
ロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆
動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、ＧＣＫ、ＳＣ
Ｋということもあるが、ここではＣＫとして説明を行う。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７、第６の入力端子２８を有している（
図３（Ｂ）参照）。
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７、第６の入力端子２８を有している（
図３（Ｂ）参照）。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１
〜第４の配線１４のいずれかと電気的に接続されている。例えば、図３（Ａ）、（Ｂ）に
おいて、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気
的に接続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端
子２３が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿
２は、第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が
第３の配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接
続されている。
〜第４の配線１４のいずれかと電気的に接続されている。例えば、図３（Ａ）、（Ｂ）に
おいて、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気
的に接続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端
子２３が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿
２は、第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が
第３の配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接
続されている。
また図３（Ａ）、（Ｂ）において、第１のパルス出力回路１０＿１は、第４の入力端子２
４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され
、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力
端子２７より第２の出力信号ＯＵＴ（１）が出力され、第６の入力端子２８よりバックゲ
ート電圧Ｖｂｇが入力されていることとなる。
４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され
、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力
端子２７より第２の出力信号ＯＵＴ（１）が出力され、第６の入力端子２８よりバックゲ
ート電圧Ｖｂｇが入力されていることとなる。
次に、パルス出力回路の具体的な回路構成の一例について、図３（Ｃ）で説明する。
図３（Ｃ）において第１のトランジスタ３１は、第１端子が配線５１に電気的に接続さ
れ、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第
４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が電
源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に
接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されている
。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第２
端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第１
端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続さ
れている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、第２
端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に
電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６の
トランジスタ３６は、第１端子が配線５１に電気的に接続され、第２端子が第２のトラン
ジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、
ゲート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３７は
、第１端子が配線５１に電気的に接続され、第２端子が第８のトランジスタ３８の第２端
子に電気的に接続され、ゲート電極が第３の入力端子２３に電気的に接続されている。第
８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第４のト
ランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子２２に電
気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジスタ３１
の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子が第３
のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電気的に
接続され、ゲート電極が配線５１に電気的に接続されている。第１０のトランジスタ４０
は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力端子２７
に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的に接続さ
れている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続され、第
２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジスタ３２
のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されている。また
第１のトランジスタ３１乃至第１１のトランジスタ４１の第２のゲートには、バックゲー
ト電圧Ｖｂｇを供給するための配線５２に電気的に接続されている。
れ、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第
４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が電
源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に
接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されている
。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第２
端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第１
端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続さ
れている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、第２
端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に
電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６の
トランジスタ３６は、第１端子が配線５１に電気的に接続され、第２端子が第２のトラン
ジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、
ゲート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３７は
、第１端子が配線５１に電気的に接続され、第２端子が第８のトランジスタ３８の第２端
子に電気的に接続され、ゲート電極が第３の入力端子２３に電気的に接続されている。第
８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第４のト
ランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子２２に電
気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジスタ３１
の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子が第３
のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電気的に
接続され、ゲート電極が配線５１に電気的に接続されている。第１０のトランジスタ４０
は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力端子２７
に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的に接続さ
れている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続され、第
２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジスタ３２
のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されている。また
第１のトランジスタ３１乃至第１１のトランジスタ４１の第２のゲートには、バックゲー
ト電圧Ｖｂｇを供給するための配線５２に電気的に接続されている。
図３（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＮＡとする
。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、
第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトラン
ジスタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノード
ＮＢとする。
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＮＡとする
。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、
第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトラン
ジスタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノード
ＮＢとする。
図３（Ｃ）におけるパルス出力回路が第１のパルス出力回路１０＿１の場合、第１の入
力端子２１には第１のクロック信号ＣＫ１が入力され、第２の入力端子２２には第２のク
ロック信号ＣＫ２が入力され、第３の入力端子２３には第３のクロック信号ＣＫ３が入力
され、第４の入力端子２４にはスタートパルスＳＰが入力され、第５の入力端子２５には
後段信号ＯＵＴ（３）が入力され、第１の出力端子２６からは第１の出力信号ＯＵＴ（１
）（ＳＲ）が出力され、第２の出力端子２７からは第２の出力信号ＯＵＴ（１）が出力さ
れ、第６の入力端子２８には判定信号ＪＳが入力される。
力端子２１には第１のクロック信号ＣＫ１が入力され、第２の入力端子２２には第２のク
ロック信号ＣＫ２が入力され、第３の入力端子２３には第３のクロック信号ＣＫ３が入力
され、第４の入力端子２４にはスタートパルスＳＰが入力され、第５の入力端子２５には
後段信号ＯＵＴ（３）が入力され、第１の出力端子２６からは第１の出力信号ＯＵＴ（１
）（ＳＲ）が出力され、第２の出力端子２７からは第２の出力信号ＯＵＴ（１）が出力さ
れ、第６の入力端子２８には判定信号ＪＳが入力される。
ここで、図３（Ｃ）に示したパルス出力回路を複数具備するシフトレジスタのタイミング
チャートについて図４に示す。なおシフトレジスタが走査線駆動回路である場合、図４中
の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当する。
チャートについて図４に示す。なおシフトレジスタが走査線駆動回路である場合、図４中
の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当する。
図３、４で、一例として示した、ｎチャネル型のトランジスタを複数用いて作製した駆動
回路においては、バックゲート電圧Ｖｂｇを印加することにより、駆動回路を構成するト
ランジスタでディプレッション型のトランジスタを有する場合、配線５１と配線５３が導
通状態となり、リーク電流が流れることによる消費電力の増加を低減することができる。
また過度にしきい値電圧がシフトしたエンハンスメント型のトランジスタにすることなく
、駆動回路の動作を妨げない程度に薄膜トランジスタをエンハンスメント型のトランジス
タとすることができる。そのため、表示部駆動回路において、ディプレッション型となる
薄膜トランジスタを単極性の駆動回路に用いる際に、しきい値電圧の変動の程度に応じて
しきい値電圧を補正し、消費電力の増大、誤動作の低減を行うことができる。
回路においては、バックゲート電圧Ｖｂｇを印加することにより、駆動回路を構成するト
ランジスタでディプレッション型のトランジスタを有する場合、配線５１と配線５３が導
通状態となり、リーク電流が流れることによる消費電力の増加を低減することができる。
また過度にしきい値電圧がシフトしたエンハンスメント型のトランジスタにすることなく
、駆動回路の動作を妨げない程度に薄膜トランジスタをエンハンスメント型のトランジス
タとすることができる。そのため、表示部駆動回路において、ディプレッション型となる
薄膜トランジスタを単極性の駆動回路に用いる際に、しきい値電圧の変動の程度に応じて
しきい値電圧を補正し、消費電力の増大、誤動作の低減を行うことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した駆動回路、及び当該駆動回路によって制御
される表示部を具備する表示装置の断面図について、図５を用いて説明する。また本実施
の形態では、表示装置として液晶表示装置の一例について説明をおこなうが、有機ＥＬ等
の発光素子を具備する表示装置、または電気泳動素子を具備する電子ペーパーの駆動回路
としても適用することが可能である。なお、上記実施の形態で説明した構成は、表示装置
の駆動回路に限らず、光センサ用駆動回路等の他の装置にも適用可能である。
本実施の形態では、上記実施の形態で説明した駆動回路、及び当該駆動回路によって制御
される表示部を具備する表示装置の断面図について、図５を用いて説明する。また本実施
の形態では、表示装置として液晶表示装置の一例について説明をおこなうが、有機ＥＬ等
の発光素子を具備する表示装置、または電気泳動素子を具備する電子ペーパーの駆動回路
としても適用することが可能である。なお、上記実施の形態で説明した構成は、表示装置
の駆動回路に限らず、光センサ用駆動回路等の他の装置にも適用可能である。
本発明の一形態である液晶表示装置を図５に示す。図５の液晶表示装置は、薄膜トランジ
スタ７０１及び容量７０２を含む画素部、及び薄膜トランジスタ７０３を含む駆動回路部
、画素電極層７０４、配向膜として機能する絶縁層７０５が設けられた基板７０６と、配
向膜として機能する絶縁層７０７、対向電極層７０８、カラーフィルタとして機能する着
色層７０９が設けられた対向基板７１０とが液晶層７１１を挟持して対向している。また
、基板７０６及び対向基板７１０の液晶層７１１と反対側には、それぞれ偏光板（偏光子
を有する層、単に偏光子ともいう）７１２ａ、７１２ｂが設けられ、ゲート配線の端子部
には第１の端子７１３、接続電極７１４、及び接続用の端子電極７１５、ソース配線の端
子部には第２の端子７１６及び接続用の端子電極７１７が設けられている。
スタ７０１及び容量７０２を含む画素部、及び薄膜トランジスタ７０３を含む駆動回路部
、画素電極層７０４、配向膜として機能する絶縁層７０５が設けられた基板７０６と、配
向膜として機能する絶縁層７０７、対向電極層７０８、カラーフィルタとして機能する着
色層７０９が設けられた対向基板７１０とが液晶層７１１を挟持して対向している。また
、基板７０６及び対向基板７１０の液晶層７１１と反対側には、それぞれ偏光板（偏光子
を有する層、単に偏光子ともいう）７１２ａ、７１２ｂが設けられ、ゲート配線の端子部
には第１の端子７１３、接続電極７１４、及び接続用の端子電極７１５、ソース配線の端
子部には第２の端子７１６及び接続用の端子電極７１７が設けられている。
駆動回路部において、薄膜トランジスタ７０３はゲート電極層７２１及びゲート絶縁層７
２２上に半導体層７２３が設けられ、半導体層７２３上に酸化物絶縁層７２４が設けられ
、酸化物半導体層７２４上に導電層７１８が設けられる。ドレイン電極層７１９ｂはゲー
ト電極層と同工程で形成される導電層７２０と電気的に接続している。また、画素部にお
いて、薄膜トランジスタ７０１のドレイン電極層は画素電極層７０４と電気的に接続して
いる。
２２上に半導体層７２３が設けられ、半導体層７２３上に酸化物絶縁層７２４が設けられ
、酸化物半導体層７２４上に導電層７１８が設けられる。ドレイン電極層７１９ｂはゲー
ト電極層と同工程で形成される導電層７２０と電気的に接続している。また、画素部にお
いて、薄膜トランジスタ７０１のドレイン電極層は画素電極層７０４と電気的に接続して
いる。
酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減するこ
とができる。また酸化物半導体を用いた薄膜トランジスタは電界効果移動度が高く表示装
置の画素部及び駆動回路を構成するものとして好適である。一方で、酸化物半導体は外因
性の不純物が添加されなくても、酸素が抜けた空孔欠陥によりｎ型化しやすいという性質
がある。酸化物半導体層に接して酸化物絶縁膜を形成することによって、安定した電気特
性を有する薄膜トランジスタを得ることができるが、仮に酸化物半導体ｎ型化してノーマ
リーオンの薄膜トランジスタが形成された場合でも、本実施の形態の駆動回路を用いるこ
とによってしきい値電圧の変動の程度に応じてしきい値電圧を補正し、消費電力の増大、
誤動作の低減を行うことができる。
とができる。また酸化物半導体を用いた薄膜トランジスタは電界効果移動度が高く表示装
置の画素部及び駆動回路を構成するものとして好適である。一方で、酸化物半導体は外因
性の不純物が添加されなくても、酸素が抜けた空孔欠陥によりｎ型化しやすいという性質
がある。酸化物半導体層に接して酸化物絶縁膜を形成することによって、安定した電気特
性を有する薄膜トランジスタを得ることができるが、仮に酸化物半導体ｎ型化してノーマ
リーオンの薄膜トランジスタが形成された場合でも、本実施の形態の駆動回路を用いるこ
とによってしきい値電圧の変動の程度に応じてしきい値電圧を補正し、消費電力の増大、
誤動作の低減を行うことができる。
なお、本実施の形態では上記実施の形態の薄膜トランジスタにおいて、酸化物半導体を半
導体層に用いる例について説明したが、実施の形態１で開示する構成は、駆動回路を構成
するディプレッション型となる薄膜トランジスタが第１のゲート及び第２のゲートを有す
る構成とするものである。従って、例えば、非晶質シリコンで形成される半導体層におい
て、意図的または非意図的にｎ型の導電性を付与する不純物が含まれることによってノー
マリーオンとして動作するトランジスタにも、実施の形態１で開示する構成を用いること
ができる。
導体層に用いる例について説明したが、実施の形態１で開示する構成は、駆動回路を構成
するディプレッション型となる薄膜トランジスタが第１のゲート及び第２のゲートを有す
る構成とするものである。従って、例えば、非晶質シリコンで形成される半導体層におい
て、意図的または非意図的にｎ型の導電性を付与する不純物が含まれることによってノー
マリーオンとして動作するトランジスタにも、実施の形態１で開示する構成を用いること
ができる。
表示部駆動回路において、上記実施の形態と同様の駆動回路の構成とすることで、ディプ
レッション型となる薄膜トランジスタを単極性の駆動回路に用いる際に、しきい値電圧の
変動の程度に応じてしきい値電圧を補正し、消費電力の増大、誤動作の低減を行うことが
できる。
レッション型となる薄膜トランジスタを単極性の駆動回路に用いる際に、しきい値電圧の
変動の程度に応じてしきい値電圧を補正し、消費電力の増大、誤動作の低減を行うことが
できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
（実施の形態３）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。なお基板上に配置する薄膜トランジス
タは、実施の形態２の断面図に示すよう形成すればよい。
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。なお基板上に配置する薄膜トランジス
タは、実施の形態２の断面図に示すよう形成すればよい。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、Ｎチャネル型ＴＦＴであ
る例を説明する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、Ｎチャネル型ＴＦＴであ
る例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）に制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋ
と信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋ
の電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
との導通状態（第１端子と第２端子との間の導通）に制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋ
と信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋ
の電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図６（Ａ）の信号線駆動回路の動作について、図６（Ｂ）のタイミングチャートを
参照して説明する。図６（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａ
ｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シ
フトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは
、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号線
駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択
期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択
された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。
参照して説明する。図６（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａ
ｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シ
フトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは
、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号線
駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択
期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択
された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタやバ
ッファ等を有していてもよい。また場合によってはレベルシフタを有していても良い。走
査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信
号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバ
ッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の
画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトラン
ジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能
なものが用いられる。
ッファ等を有していてもよい。また場合によってはレベルシフタを有していても良い。走
査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信
号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバ
ッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の
画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトラン
ジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能
なものが用いられる。
本実施形態の駆動回路に、上記実施の形態で説明した制御回路を用いることで、しきい値
電圧の変動の程度に応じてしきい値電圧を補正し、消費電力の増大、誤動作の低減を行う
ことができる。
電圧の変動の程度に応じてしきい値電圧を補正し、消費電力の増大、誤動作の低減を行う
ことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
（実施の形態４）
本実施形態においては、上記実施の形態で説明した表示装置を表示部に具備する電子機器
の例について説明する。
本実施形態においては、上記実施の形態で説明した表示装置を表示部に具備する電子機器
の例について説明する。
上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用するこ
とができる。具体的には、電子機器の表示部に適用することができる。そのような電子機
器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュー
タ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は
電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａ
ｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレ
イを備えた装置）などが挙げられる。
とができる。具体的には、電子機器の表示部に適用することができる。そのような電子機
器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュー
タ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は
電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａ
ｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレ
イを備えた装置）などが挙げられる。
図７（Ａ）はディスプレイであり、筐体１０１１、支持台１０１２、表示部１０１３を含
む。図７（Ａ）に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能を有する。なお、図７（Ａ）に示すディスプレイが有する機能は
これに限定されず、様々な機能を有することができる。
む。図７（Ａ）に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能を有する。なお、図７（Ａ）に示すディスプレイが有する機能は
これに限定されず、様々な機能を有することができる。
図７（Ｂ）はカメラであり、本体１０３１、表示部１０３２、受像部１０３３、操作キー
１０３４、外部接続ポート１０３５、シャッターボタン１０３６を含む。図７（Ｂ）に示
すカメラは、静止画を撮影する機能を有する。また動画を撮影する機能を有していてもよ
い。なお、図７（Ｂ）に示すカメラが有する機能はこれに限定されず、様々な機能を有す
ることができる。
１０３４、外部接続ポート１０３５、シャッターボタン１０３６を含む。図７（Ｂ）に示
すカメラは、静止画を撮影する機能を有する。また動画を撮影する機能を有していてもよ
い。なお、図７（Ｂ）に示すカメラが有する機能はこれに限定されず、様々な機能を有す
ることができる。
図７（Ｃ）はコンピュータであり、本体１０５１、筐体１０５２、表示部１０５３、キー
ボード１０５４、外部接続ポート１０５５、ポインティングデバイス１０５６を含む。図
７（Ｃ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示
部に表示する機能を有する。なお、図７（Ｃ）に示すコンピュータが有する機能はこれに
限定されず、様々な機能を有することができる。
ボード１０５４、外部接続ポート１０５５、ポインティングデバイス１０５６を含む。図
７（Ｃ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示
部に表示する機能を有する。なお、図７（Ｃ）に示すコンピュータが有する機能はこれに
限定されず、様々な機能を有することができる。
本実施形態の表示部に上記実施の形態で説明した表示装置を用いる構成とすることで、し
きい値電圧の変動の程度に応じてしきい値電圧を補正し、消費電力の増大、誤動作の低減
を行うことができ、低消費電力化及び表示品質の向上した電子機器とすることができる。
きい値電圧の変動の程度に応じてしきい値電圧を補正し、消費電力の増大、誤動作の低減
を行うことができ、低消費電力化及び表示品質の向上した電子機器とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
図１１は、駆動回路に接続する配線において、第２のゲートに印加するバックゲート電圧
Ｖｂｇを横軸、高電源電位Ｖｄｄを入力する配線、及び低電源電位Ｖｓｓを入力する配線
における消費電流を縦軸とした際のグラフである。なお図１１中、菱形印が高電源電位を
供給する配線での消費電流（以下、Ｉｓｖｄｄという）について示したグラフに相当し、
三角印が低電源電位を供給する配線での消費電流（以下、Ｉｓｖｓｓという）について示
したグラフに相当する。なお、図１１のグラフにおける高電源電位Ｖｄｄ及び低電源電位
Ｖｓｓを供給する駆動回路は、図３で示した駆動回路の構成についてである。
Ｖｂｇを横軸、高電源電位Ｖｄｄを入力する配線、及び低電源電位Ｖｓｓを入力する配線
における消費電流を縦軸とした際のグラフである。なお図１１中、菱形印が高電源電位を
供給する配線での消費電流（以下、Ｉｓｖｄｄという）について示したグラフに相当し、
三角印が低電源電位を供給する配線での消費電流（以下、Ｉｓｖｓｓという）について示
したグラフに相当する。なお、図１１のグラフにおける高電源電位Ｖｄｄ及び低電源電位
Ｖｓｓを供給する駆動回路は、図３で示した駆動回路の構成についてである。
図１１に示すようにバックゲート電圧Ｖｂｇを０Ｖよりマイナス側にシフトさせていくに
したがって、消費電流は減少していく。図１１中、−２．０Ｖから−３．５ＶにかけてＩ
ｓｖｄｄ及びＩｓｖｓｓ共に大きく減少することがわかる。当該消費電流の減少は、駆動
回路を構成するトランジスタの閾値電圧がシフトすることによってディプレッション型か
らエンハンスメント型のトランジスタとなったことによるものである。エンハンスメント
型のトランジスタとなったことでリーク電流の減少が見られ、実際に駆動回路のパルス出
力の波形と照らし合わせても、−３．５Ｖから−７．０Ｖの範囲（より好ましくは−４．
０Ｖから−６．０の範囲：図１１中、矢印１１０１の範囲）にかけて駆動回路が正常動作
していくことがわかった。つまりこの場合には、上記実施の形態１の図１、図２を用いて
説明したバックゲート電圧設定処理の中で、基準値強度ＡをＩｓｖｄｄであれば１．５ｍ
Ａ、Ｉｓｖｓｓであれば４．０ｍＡとあらかじめ設定することで、バックゲート電圧Ｖｂ
ｇが−３．５Ｖとなった時点で電流値の強度Ｘが基準値強度Ａを下回ることになり、バッ
クゲート電圧Ｖｂｇを−３．５Ｖに設定することが可能となる。
したがって、消費電流は減少していく。図１１中、−２．０Ｖから−３．５ＶにかけてＩ
ｓｖｄｄ及びＩｓｖｓｓ共に大きく減少することがわかる。当該消費電流の減少は、駆動
回路を構成するトランジスタの閾値電圧がシフトすることによってディプレッション型か
らエンハンスメント型のトランジスタとなったことによるものである。エンハンスメント
型のトランジスタとなったことでリーク電流の減少が見られ、実際に駆動回路のパルス出
力の波形と照らし合わせても、−３．５Ｖから−７．０Ｖの範囲（より好ましくは−４．
０Ｖから−６．０の範囲：図１１中、矢印１１０１の範囲）にかけて駆動回路が正常動作
していくことがわかった。つまりこの場合には、上記実施の形態１の図１、図２を用いて
説明したバックゲート電圧設定処理の中で、基準値強度ＡをＩｓｖｄｄであれば１．５ｍ
Ａ、Ｉｓｖｓｓであれば４．０ｍＡとあらかじめ設定することで、バックゲート電圧Ｖｂ
ｇが−３．５Ｖとなった時点で電流値の強度Ｘが基準値強度Ａを下回ることになり、バッ
クゲート電圧Ｖｂｇを−３．５Ｖに設定することが可能となる。
なお本実施例では、上記実施の形態１の図１、図２を用いて説明したバックゲート電圧設
定処理において、消費電流の減少の度合いを判定する構成について示したが、図１１を見
てもわかるように、より確実に駆動回路の正常な動作を実現する場合には、消費電流の低
下が判定されたバックゲート電圧Ｖｂｇからさらに−１．５Ｖ程度の余分（マージン）を
予め設定しておくことで、バックゲート電圧Ｖｂｇの設定が−５．０Ｖになるようにする
ことが好ましい。
定処理において、消費電流の減少の度合いを判定する構成について示したが、図１１を見
てもわかるように、より確実に駆動回路の正常な動作を実現する場合には、消費電流の低
下が判定されたバックゲート電圧Ｖｂｇからさらに−１．５Ｖ程度の余分（マージン）を
予め設定しておくことで、バックゲート電圧Ｖｂｇの設定が−５．０Ｖになるようにする
ことが好ましい。
また図１１からもわかるように、バックゲート電圧の印加が−７．０Ｖ以下になると、さ
らに消費電流が低下することになるが、当該消費電流の低下は、トランジスタのスイッチ
ングに動作が行えなくなることによるものである。実際に駆動回路のパルス出力の波形を
みても、バックゲート電圧の印加が−７．０Ｖ以下になると所望のパルス波形が得られて
いなかった。そのため、バックゲート電圧を設定する場合には、予め高い電圧、例えばこ
の図１１のケースであれば０Ｖをバックゲート電圧の初期値として印加する構成とするこ
とが好ましい。
らに消費電流が低下することになるが、当該消費電流の低下は、トランジスタのスイッチ
ングに動作が行えなくなることによるものである。実際に駆動回路のパルス出力の波形を
みても、バックゲート電圧の印加が−７．０Ｖ以下になると所望のパルス波形が得られて
いなかった。そのため、バックゲート電圧を設定する場合には、予め高い電圧、例えばこ
の図１１のケースであれば０Ｖをバックゲート電圧の初期値として印加する構成とするこ
とが好ましい。
なお本実施例は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
１６ 配線
１７ 配線
１８ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
２８ 入力端子
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
５１ 配線
５２ 配線
５３ 配線
６１ 期間
６２ 期間
１００ 駆動回路
１０１ 表示部駆動回路
１０２ 制御回路
１０４ 表示部
１０５ 基板
１０６ 信号生成回路
１０７ バックゲート電圧制御回路
１０８ 電流値検出回路
１０９ 判定回路
１１０ 補正電圧記憶回路
１１１ 補正電圧出力回路
２０１ ステップ
２０２ ステップ
２０３ ステップ
２０４ ステップ
２０５ ステップ
２０６ ステップ
７０１ 薄膜トランジスタ
７０２ 容量
７０３ 薄膜トランジスタ
７０４ 画素電極層
７０５ 絶縁層
７０６ 基板
７０７ 絶縁層
７０８ 対向電極層
７０９ 着色層
７１０ 対向基板
７１１ 液晶層
７１３ 端子
７１４ 接続電極
７１５ 端子電極
７１６ 端子
７１７ 端子電極
７１８ 導電層
７２０ 導電層
７２１ ゲート電極層
７２２ ゲート絶縁層
７２３ 半導体層
７２４ 酸化物絶縁層
９００ 薄膜トランジスタ
９０１ ゲート
９０２ ゲート絶縁膜
９０３ 酸化物半導体膜
９０５ 絶縁層
９０６ ゲート
９０７ 基板
９１１ 曲線
９１２ 曲線
９１３ 曲線
９２１ 薄膜トランジスタ
９２２ 薄膜トランジスタ
９２３ 薄膜トランジスタ
９２４ 薄膜トランジスタ
９２５ 容量素子
９２６ 配線
９２７ 配線
９２８ 配線
１０１１ 筐体
１０１２ 支持台
１０１３ 表示部
１０３１ 本体
１０３２ 表示部
１０３３ 受像部
１０３４ 操作キー
１０３５ 外部接続ポート
１０３６ シャッターボタン
１０３Ａ ゲート線駆動回路
１０３Ｂ 信号線駆動回路
１０５１ 本体
１０５２ 筐体
１０５３ 表示部
１０５４ キーボード
１０５５ 外部接続ポート
１０５６ ポインティングデバイス
１１０１ 矢印
２０４Ａ ソース端子
２０４Ｂ ドレイン端子
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
７１９ｂ ドレイン電極層
９０４Ａ ソース端子
９０４Ｂ ドレイン端子
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
１６ 配線
１７ 配線
１８ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
２８ 入力端子
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
５１ 配線
５２ 配線
５３ 配線
６１ 期間
６２ 期間
１００ 駆動回路
１０１ 表示部駆動回路
１０２ 制御回路
１０４ 表示部
１０５ 基板
１０６ 信号生成回路
１０７ バックゲート電圧制御回路
１０８ 電流値検出回路
１０９ 判定回路
１１０ 補正電圧記憶回路
１１１ 補正電圧出力回路
２０１ ステップ
２０２ ステップ
２０３ ステップ
２０４ ステップ
２０５ ステップ
２０６ ステップ
７０１ 薄膜トランジスタ
７０２ 容量
７０３ 薄膜トランジスタ
７０４ 画素電極層
７０５ 絶縁層
７０６ 基板
７０７ 絶縁層
７０８ 対向電極層
７０９ 着色層
７１０ 対向基板
７１１ 液晶層
７１３ 端子
７１４ 接続電極
７１５ 端子電極
７１６ 端子
７１７ 端子電極
７１８ 導電層
７２０ 導電層
７２１ ゲート電極層
７２２ ゲート絶縁層
７２３ 半導体層
７２４ 酸化物絶縁層
９００ 薄膜トランジスタ
９０１ ゲート
９０２ ゲート絶縁膜
９０３ 酸化物半導体膜
９０５ 絶縁層
９０６ ゲート
９０７ 基板
９１１ 曲線
９１２ 曲線
９１３ 曲線
９２１ 薄膜トランジスタ
９２２ 薄膜トランジスタ
９２３ 薄膜トランジスタ
９２４ 薄膜トランジスタ
９２５ 容量素子
９２６ 配線
９２７ 配線
９２８ 配線
１０１１ 筐体
１０１２ 支持台
１０１３ 表示部
１０３１ 本体
１０３２ 表示部
１０３３ 受像部
１０３４ 操作キー
１０３５ 外部接続ポート
１０３６ シャッターボタン
１０３Ａ ゲート線駆動回路
１０３Ｂ 信号線駆動回路
１０５１ 本体
１０５２ 筐体
１０５３ 表示部
１０５４ キーボード
１０５５ 外部接続ポート
１０５６ ポインティングデバイス
１１０１ 矢印
２０４Ａ ソース端子
２０４Ｂ ドレイン端子
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
７１９ｂ ドレイン電極層
９０４Ａ ソース端子
９０４Ｂ ドレイン端子
Claims (3)
- 第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタは、第１の半導体層の上下に絶縁層を介して配置された、第１のゲート及び第２のゲートを有し、
前記第２のトランジスタは、第２の半導体層の上下に絶縁層を介して配置された、第３のゲート及び第４のゲートを有し、
前記第１のゲートには、前記第１のトランジスタのスイッチングを制御するための信号が入力され、
前記第３のゲートには、前記第２のトランジスタのスイッチングを制御するための信号が入力され、
前記第２のゲートには、前記第１のトランジスタのしきい値電圧を制御するための信号が入力され、
前記第４のゲートには、前記第２のトランジスタのしきい値電圧を制御するための信号が入力され、
前記第１のトランジスタの第１のソース又は第１のドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタの第１のソース又は第１のドレインの他方は、前記第２のトランジスタの第２のソース又は第２のドレインの一方と電気的に接続され、
前記第２のトランジスタの第２のソース又は第２のドレインの他方は、第２の配線と電気的に接続され、
前記第１のゲートは、第３の配線と電気的に接続され、
前記第３のゲートは、第４の配線と電気的に接続され、
前記第２のゲート、及び前記第４のゲートは、第５の配線と電気的に接続され、
前記第５の配線へ供給される信号は、前記第１の配線と前記第２の配線との間を流れるリーク電流の値に応じて制御されることを特徴とする表示装置。 - 第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタは、第１の酸化物半導体層の上下に絶縁層を介して配置された、第１のゲート及び第２のゲートを有し、
前記第２のトランジスタは、第２の酸化物半導体層の上下に絶縁層を介して配置された、第３のゲート及び第４のゲートを有し、
前記第１のゲートには、前記第１のトランジスタのスイッチングを制御するための信号が入力され、
前記第３のゲートには、前記第２のトランジスタのスイッチングを制御するための信号が入力され、
前記第２のゲートには、前記第１のトランジスタのしきい値電圧を制御するための信号が入力され、
前記第４のゲートには、前記第２のトランジスタのしきい値電圧を制御するための信号が入力され、
前記第１のトランジスタの第１のソース又は第１のドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタの第１のソース又は第１のドレインの他方は、前記第２のトランジスタの第２のソース又は第２のドレインの一方と電気的に接続され、
前記第２のトランジスタの第２のソース又は第２のドレインの他方は、第２の配線と電気的に接続され、
前記第１のゲートは、第３の配線と電気的に接続され、
前記第３のゲートは、第４の配線と電気的に接続され、
前記第２のゲート、及び前記第４のゲートは、第５の配線と電気的に接続され、
前記第５の配線へ供給される信号は、前記第１の配線と前記第２の配線との間を流れるリーク電流の値に応じて制御されることを特徴とする表示装置。 - 請求項１又は請求項２において、
前記第１のトランジスタは、ｎチャネル型のトランジスタであり、
前記第２のトランジスタは、ｎチャネル型のトランジスタであることを特徴とする表示装置。
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