JP2022079465A - 半導体装置 - Google Patents

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Abstract

【課題】静電破壊による歩留まりの低下を防ぎ、信頼性の高い半導体装置を提供する。【解決手段】ゲート電極層と、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上の酸化物絶縁層と、酸化物絶縁層上に接し、ゲート電極層と重畳する酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、を有し、ゲート絶縁層は、窒素を含むシリコン膜を含んで構成され、酸化物絶縁層は、酸化物半導体層の構成元素から選択される一又は複数の金属元素を含み、ゲート絶縁層の膜厚は、酸化物絶縁層よりも厚い半導体装置を提供する。【選択図】図１

Description

本明細書等で開示する発明は、半導体装置及び半導体装置の作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも
表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導
体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半
導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ－Ｇａ－Ｚｎ系酸化物半導体を用いて
トランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
酸化物半導体を用いた半導体装置を大量生産（以下、量産と略記する）する場合において
、開発コスト、及び開発スピードを考慮すると、実用化されている量産技術である非晶質
シリコンや多結晶シリコンといったシリコン系半導体材料を用いたトランジスタ構成、プ
ロセス条件、又は生産装置等の利用が望まれる。
しかしながら、酸化物半導体のキャリア生成メカニズムは、シリコン系半導体材料と大き
く異なり、酸化物半導体の物性は、トランジスタの特性、又はトランジスタの信頼性に大
きく影響する。
特に、シリコン系半導体材料に対して用いていたゲート絶縁層は、酸化物半導体に適用す
るには当該酸化物半導体との界面特性を十分に満たす構成ではない。そのため、酸化物半
導体を用いた半導体装置に適したゲート絶縁層の開発が望まれている。
また、非晶質シリコンや多結晶シリコンといったシリコン系半導体材料を用いたトランジ
スタで構成された半導体装置は、第８世代（横２１６０ｍｍ×縦２４６０ｍｍ）以上のガ
ラス基板に対応できるため、生産性が高く、コストが低いという利点を有する。一方で、
ガラス基板を用いる場合、その絶縁性が高く、またその面積が大きいことから、静電気に
よる破壊（ＥＳＤ：Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）の問題が特に
顕在化する。これは、酸化物半導体材料を用いる場合にも当然に考慮すべき問題である。
上述したような技術的背景のもと、本発明の一態様は、実用化されている量産技術からの
トランジスタ構成、プロセス条件、又は生産装置等の変更が少なく、半導体装置に安定し
た電気特性を付与し、信頼性の高い半導体装置を提供することを課題の一とする。
また、本発明の一態様は、静電破壊による歩留まりの低下を防ぐことができる半導体装置
を提供することを課題の一とする。
開示する発明の一態様は、ゲート電極層と酸化物半導体層との間に、ゲート電極層側から
、窒素を含むシリコン膜と、酸化物半導体層の構成元素から選択される一又は複数の金属
元素を含む酸化物絶縁層とを含む積層構造を有する半導体装置である。
窒素を含むシリコン膜は、酸化シリコン膜と比較して比誘電率が高いため、同等の静電容
量を得るのに必要な膜厚が大きくなる。よって、窒素を含むシリコン膜を用いてゲート絶
縁層を構成することで、ゲート絶縁層を物理的に厚膜化することができるため、絶縁耐圧
の低下を抑制、好ましくは絶縁耐圧を向上させることができる。従って、このようなゲー
ト絶縁層を含む半導体装置の静電破壊を抑制することができる。
窒素を含むシリコン膜の膜厚は、３２５ｎｍ以上５５０ｎｍ以下とすることが好ましく、
３５５ｎｍ以上５５０ｎｍ以下とすることがより好ましい。また、窒素を含むシリコン膜
としては、窒化シリコン膜を好ましく用いることができる。
窒素を含むシリコン膜は、非晶質シリコンや多結晶シリコンといったシリコン系半導体材
料のゲート絶縁層としても実用化されているため、プロセス条件又は生産装置等の転用が
可能である。よって、窒素を含むシリコン膜をゲート絶縁層に適用することで、酸化物半
導体を用いたトランジスタを低コストで量産することが可能となる。
また、酸化物半導体層に接して、酸化物半導体層の構成元素から選択される一または複数
の金属元素の酸化物絶縁層を設けることで、該酸化物絶縁層と酸化物半導体層との界面の
状態を良好に保ち、界面劣化を防止することができる。特に、酸化物絶縁層と酸化物半導
体層との界面でのキャリアの捕獲を抑制することで、トランジスタの光劣化（例えば光負
バイアス劣化）を低減することができ、信頼性の高いトランジスタを得ることができる。
すなわち、本発明の一態様によって、実用化されているシリコン系半導体材料の量産技術
を一部利用しながら、窒素を含むシリコン膜と、酸化物半導体層の構成元素から選択され
た一又は複数の金属元素を含む酸化物絶縁層と、酸化物半導体層と、の積層構造を含む構
成とすることで、シリコン系半導体材料を用いた半導体装置とは異なる新規の効果を奏す
る半導体装置を提供することができる。具体的には、例えば以下の構成とすることができ
る。
本発明の一態様は、ゲート電極層と、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上
の酸化物絶縁層と、酸化物絶縁層上に接し、ゲート電極層と重畳する酸化物半導体層と、
酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、を有し、ゲート
絶縁層は、窒素を含むシリコン膜を含んで構成され、酸化物絶縁層は、酸化物半導体層の
構成元素から選択される一又は複数の金属元素を含み、ゲート絶縁層の膜厚は、酸化物絶
縁層よりも厚い半導体装置である。
上記の半導体装置において、酸化物半導体層と酸化物絶縁層との端部が一致していること
が好ましい。なお、本明細書等において、一致とは、概略一致も含むものとする。例えば
、同じマスクを用いてエッチングした積層構造の層Ａの端部と層Ｂの端部とは一致してい
るとみなす。
酸化物半導体層の下層に接して設けられた、酸化物半導体層の構成元素から選択された一
又は複数の金属元素を含む酸化物絶縁層と窒素を含むシリコン膜との積層構造に加えて、
酸化物半導体層の上層に接して該積層構造を設けてもよい。このような構成とすることで
、半導体装置により安定した電気特性を付与、及び／又は、半導体装置の静電破壊をより
防止することが可能となる。
すなわち、本発明の他の一態様は、ゲート電極層と、ゲート電極層上のゲート絶縁層と、
ゲート絶縁層上の第１の酸化物絶縁層と、第１の酸化物絶縁層上に接し、ゲート電極層と
重畳する酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極層及びドレイ
ン電極層と、ソース電極層及びドレイン電極層を覆い、酸化物半導体層の一部と接する第
２の酸化物絶縁層と、第２の酸化物絶縁層上の保護絶縁層と、を有し、ゲート絶縁層及び
保護絶縁層は、窒素を含むシリコン膜を含んで構成され、第１の酸化物絶縁層及び第２の
酸化物絶縁層は、酸化物半導体層の構成元素から選択される一又は複数の金属元素を含み
、ゲート絶縁層の膜厚は、第１の酸化物絶縁層の膜厚よりも厚く、保護絶縁層の膜厚は、
第２の酸化物絶縁層の膜厚よりも厚い半導体装置である。
また、上記の半導体装置において、酸化物半導体層と、第１の酸化物絶縁層との端部が一
致していることが好ましい。
また、上記の半導体装置のいずれか一において、ゲート絶縁層の膜厚は、３２５ｎｍ以上
５５０ｎｍ以下であることが好ましい。また、ゲート絶縁層として、窒化シリコン膜を適
用することが好ましい。
また、酸化物半導体層に接する酸化物絶縁層は、化学量論的組成よりも過剰に酸素を含む
領域（以下、酸素過剰領域）を含むことが好ましい。酸化物半導体層と接する酸化物絶縁
層が酸素過剰領域を含むことで、酸化物半導体層へ酸素を供給することが可能となる。酸
化物半導体にとって酸素欠損はドナーとなり、酸化物半導体中にキャリアとなる電子を生
成するため、酸化物半導体層へ酸素を供給して酸素欠損を補填することで、信頼性の高い
トランジスタとすることができる。
本発明の一態様によって提供される半導体装置は、実用化されている量産技術からの変更
が少ない製造方法によって製造された、安定した電気特性を有し、信頼性の高い半導体装
置である。
また、本発明の一態様によって、静電破壊による歩留まりの低下を防ぐことが可能な半導
体装置を提供することができる。
半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の作製工程の一例を示す図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 電子機器を示す図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す平面図及び断面図。 ＥＳＲ測定の結果。 ＴＤＳ測定の結果。 本発明の一態様のトランジスタに含まれる積層構造のエネルギーバンド図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以
下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容
易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場
合がある。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭
化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであ
り、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するた
めの事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１、図２、図３
、図１０及び図１１を用いて説明する。本実施の形態では、半導体装置の一例として、酸
化物半導体層を有するボトムゲート型のトランジスタを示す。
〈半導体装置の構成例１〉
図１（Ａ）乃至図１（Ｃ）にトランジスタ３００の構成例を示す。図１（Ａ）は、トラン
ジスタ３００の平面図であり、図１（Ｂ）は、図１（Ａ）中の鎖線Ｘ１－Ｙ１における断
面図であり、図１（Ｃ）は、図１（Ａ）中の鎖線Ｖ１－Ｗ１における断面図である。
トランジスタ３００は、絶縁表面を有する基板４００上に設けられたゲート電極層４０２
と、ゲート電極層４０２上のゲート絶縁層４０４と、ゲート絶縁層４０４上の酸化物絶縁
層４０６と、酸化物絶縁層４０６上に接し、ゲート電極層４０２と重畳する酸化物半導体
層４０８と、酸化物半導体層４０８と電気的に接続するソース電極層４１０ａ及びドレイ
ン電極層４１０ｂと、を含む。
トランジスタ３００において、ゲート絶縁層４０４は、窒素を含むシリコン膜を含んで構
成される。窒素を含むシリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の
静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁層を物理的に厚膜化することが
できる。よって、トランジスタ３００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上
させて、半導体装置の静電破壊を抑制することができる。
ゲート絶縁層４０４の膜厚は、少なくとも酸化物絶縁層４０６よりも厚い膜厚で設けるも
のとし、３２５ｎｍ以上５５０ｎｍ以下とすることが好ましく、３５５ｎｍ以上５５０ｎ
ｍ以下とすることがより好ましい。
窒素を含むシリコン膜としては、例えば、窒化シリコン膜、窒化酸化シリコン膜、酸化窒
化シリコン膜が挙げられるが、窒素の含有量が多い程高い比誘電率を有するため、窒化シ
リコン膜を適用することが好ましい。また、酸化シリコンのエネルギーギャップが８ｅＶ
であるのに対して窒化シリコンのエネルギーギャップは５．５ｅＶと小さく、それに応じ
て固有抵抗も小さいため、窒化シリコン膜を用いることでより高いＥＳＤ耐性を付与する
ことが可能となる。さらに、窒化シリコン膜をＣＶＤ法で成膜する場合、窒化酸化シリコ
ン膜等の酸素と窒素を含むシリコン膜をＣＶＤ法で成膜する場合に適用される温室効果ガ
スであるＮ２Ｏガスを用いる必要がない。なお、本明細書中において、酸化窒化シリコン
膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜
とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
トランジスタ３００において酸化物絶縁層４０６は、酸化物半導体層４０８の構成元素か
ら選択される一又は複数の金属元素を含んで構成される。このような材料を用いて酸化物
絶縁層４０６を構成することで、酸化物半導体層４０８との界面を安定化させることがで
き、該界面に電荷がトラップされることを抑制することができる。よって、トランジスタ
の劣化、特に光劣化を防止し、信頼性の高いトランジスタとすることができる。
具体的には、酸化物絶縁層４０６として、例えば、酸化ガリウム膜（ＧａＯｘとも表記す
る、なお、ｘは自然数とは限らず、非自然数を含む）、酸化ガリウム亜鉛膜（Ｇａ２Ｚｎ
ｘＯｙ（ｘ＝１～５）とも表記する）、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、ガリウムの含有量
が多く、且つ、インジウムの含有量の少ない絶縁性のＩｎ－Ｇａ－Ｚｎ系酸化物膜などを
設けることが好ましい。
酸化物絶縁層４０６と酸化物半導体層４０８の構成元素を同一とし、両者の組成を異なら
せてもよい。例えば、酸化物半導体層４０８として、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体層
を用いる場合、インジウム（Ｉｎ）とガリウム（Ｇａ）の比率によって、エネルギーギャ
ップを制御することが可能であるため、酸化物半導体層４０８の原子数比をＩｎ：Ｇａ：
Ｚｎ＝１：１：１、又は、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２として、酸化物絶縁層４０６の
原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とすればよい。なお、酸化物絶縁層４０６及び
酸化物半導体層４０８は、スパッタリング法によって形成することができ、スパッタリン
グターゲットにインジウムを含有すると成膜時のパーティクルの発生を低減することがで
きる。よって、インジウムを含む酸化物絶縁層４０６及びインジウムを含む酸化物半導体
層４０８とすることが好ましい。
なお、図１のトランジスタ３００においては、酸化物半導体層４０８を島状に加工する際
のエッチング処理によって、酸化物絶縁層４０６も島状に加工する例を示す。よって、酸
化物半導体層４０８と、酸化物絶縁層４０６との端部は一致している。
以下では、酸化物半導体層の構造について説明する。
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化
物半導体層、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体層が典型である。
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体層よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
なお、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で
配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層４０８は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層
、ＣＡＡＣ－ＯＳ膜のいずれの構造を有していてもよいし、これらの混合膜であってもよ
い。または、これらの構造のうち、二種以上を有する積層膜であってもよい。
なお、酸化物絶縁層４０６は、酸化物半導体層４０８と比較して結晶性が低い場合がある
。酸化物絶縁層４０６は、例えば、非晶質部又はナノ結晶を有する場合がある。
トランジスタ３００の構成要素として、ソース電極層４１０ａ及びドレイン電極層４１０
ｂを覆い、酸化物半導体層４０８と接する酸化物絶縁層４１２、及び／又は、酸化物絶縁
層４１２上の保護絶縁層４１４を含めてもよい。
酸化物絶縁層４１２としては、酸化物絶縁層４０６と同様に、酸化物半導体層４０８の構
成元素から選択された一又は複数の金属元素を含んで構成される層を適用することが好ま
しい。このような材料を用いることで、酸化物絶縁層４１２と酸化物半導体層４０８の界
面を安定化させることができる。酸化物絶縁層４１２は酸化物半導体層４０８のバックチ
ャネル側と接する絶縁層であるため、当該２層の界面における電荷トラップを抑制するこ
とで、寄生チャネルの発生を抑制することができる。
また、酸化物半導体層４０８を挟むように上下に接して酸化物半導体層の構成元素から選
択される一又は複数の金属元素を含む酸化物絶縁層を設けることで、外部から酸化物半導
体層に影響を与える恐れのある不純物（例えば窒素や金属元素など）の拡散による侵入を
ブロックする役目を果たしうる。従って、酸化物半導体層を挟む、或いは酸化物半導体層
を囲むように該酸化物絶縁層を設けることで、囲まれている酸化物半導体層の組成および
その純度を一定に保ち、安定した電気特性を有する半導体装置を実現することができる。
保護絶縁層４１４としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒
化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン
膜等を用いることができる。
〈半導体装置の構成例２〉
図２（Ａ）乃至図２（Ｃ）にトランジスタ３１０の構成例を示す。図２（Ａ）は、トラン
ジスタ３１０の平面図であり、図２（Ｂ）は、図２（Ａ）中の鎖線Ｘ２－Ｙ２における断
面図であり、図２（Ｃ）は、図２（Ａ）中の鎖線Ｖ２－Ｗ２における断面図である。
図２に示すトランジスタ３１０は、図１のトランジスタ３００と同様に、絶縁表面を有す
る基板４００上に設けられたゲート電極層４０２と、ゲート電極層４０２上のゲート絶縁
層４０４と、ゲート絶縁層４０４上の酸化物絶縁層４０６と、酸化物絶縁層４０６上に接
し、ゲート電極層４０２と重畳する酸化物半導体層４０８と、酸化物半導体層４０８と電
気的に接続するソース電極層４１０ａ及びドレイン電極層４１０ｂと、を含む。また、ソ
ース電極層４１０ａ及びドレイン電極層４１０ｂを覆い、酸化物半導体層４０８と接する
酸化物絶縁層４１２と、酸化物絶縁層４１２上の保護絶縁層４１４と、をトランジスタ３
１０の構成要素としてもよい。
トランジスタ３１０は、ゲート絶縁層４０４と、酸化物半導体層４０８の構成が、トラン
ジスタ３００と相違する。すなわちトランジスタ３１０においてゲート絶縁層４０４は、
ゲート電極層４０２と接するゲート絶縁層４０４ａと、ゲート絶縁層４０４ａと酸化物絶
縁層４０６との間に設けられたゲート絶縁層４０４ｂと、を含んで構成される。また、ト
ランジスタ３１０において酸化物半導体層４０８は、酸化物絶縁層４０６と接する酸化物
半導体層４０８ａと、酸化物絶縁層４１２と接する酸化物半導体層４０８ｂと、を含んで
構成される。なお、トランジスタ３１０において、ゲート絶縁層４０４及び酸化物半導体
層４０８以外の構成は、トランジスタ３００と同様であり、トランジスタ３００について
の説明を参酌することができる。
トランジスタ３１０において、ゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂは、窒化
シリコン膜を含む。
ゲート絶縁層４０４ａは、ゲート絶縁層４０４ｂよりも厚い膜厚を有し、膜中欠陥が低減
された窒化シリコン膜を含むものとする。例えば、ゲート絶縁層４０４ａの膜厚を３００
ｎｍ以上４００ｎｍ以下とする。また、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ
Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）においてＮｃセンター（ｇ値が２．００３）に現れる信
号に対応するスピン密度が、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以下、より好ま
しくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である窒化シリコン膜を適用する。このよう
に、膜中欠陥が低減された窒化シリコン膜を厚い膜厚（例えば、３００ｎｍ以上）で設け
ることにより、ゲート絶縁層４０４ａの絶縁耐圧を、例えば３００Ｖ以上とすることが可
能である。
また、ゲート絶縁層４０４ｂは、酸化物半導体層４０８と接するため、含有水素濃度の低
減された窒化シリコン膜を含むものとし、その水素濃度は、少なくともゲート絶縁層４０
４ａよりも低い濃度とする。例えば、プラズマＣＶＤ法により、ゲート絶縁層４０４ａ及
びゲート絶縁層４０４ｂを成膜する場合に、供給ガス中に含まれる水素濃度を低下させる
ことで、ゲート絶縁層４０４ｂの水素濃度をゲート絶縁層４０４ａよりも低減することが
できる。具体的には、ゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂとして窒化シリコ
ン膜を形成する場合には、ゲート絶縁層４０４ａ成膜のための供給ガスよりもアンモニア
流量を低減、またはアンモニアを用いずにゲート絶縁層４０４ｂを成膜すればよい。
また、ゲート絶縁層４０４ｂの膜厚は２５ｎｍ以上１５０ｎｍ以下とする。ゲート絶縁層
４０４ｂとして含有水素濃度が低減された窒化シリコン膜を設けることで、酸化物絶縁層
４０６及び酸化物半導体層４０８への水素、又は水素化合物（例えば、水）の混入を低減
することができる。水素は酸化物半導体中でキャリアの生成要因となり、トランジスタの
しきい値電圧をマイナス方向に変動（シフト）させる要因となるため、水素濃度の低減さ
れた窒化シリコン膜をゲート絶縁層４０４ｂとして設けることで、トランジスタの電気特
性を安定化させることができる。また、水素濃度の低減された窒化シリコン膜をゲート絶
縁層４０４ｂとして設けることで、ゲート絶縁層４０４ａに含有される水素又は水素化合
物等の不純物の酸化物絶縁層４０６及び酸化物半導体層４０８への拡散を防止するバリア
膜としての効果も奏する。
なお、本実施の形態において、ゲート絶縁層４０４ａとゲート絶縁層４０４ｂはともに窒
化シリコン膜であり、材料や成膜条件によっては、各ゲート絶縁層同士の界面が不明確に
なる場合もある。よって、図２においては、ゲート絶縁層４０４ａとゲート絶縁層４０４
ｂの界面を模式的に点線で図示している。これは以降の各図面においても同様である。
酸化物半導体層４０８に含まれる酸化物半導体層４０８ａと酸化物半導体層４０８ｂは、
構成元素を同一とし、両者の組成を異ならせることが好ましい。酸化物半導体層４０８ａ
及び酸化物半導体層４０８ｂとしてインジウム及びガリウムを含む酸化物半導体層を形成
する場合、ゲート電極層４０２に近い側（チャネル側）の酸化物半導体層４０８ａのイン
ジウムとガリウムの含有率をＩｎ＞Ｇａとするとよい。またゲート電極層４０２から遠い
側（バックチャネル側）の酸化物半導体層４０８ｂのインジウムとガリウムの含有率をＩ
ｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの
含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞
Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える
。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくい
ため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定し
た特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を
さらに高めることが可能となる。例えば、酸化物半導体層４０８ａの原子数比をＩｎ：Ｇ
ａ：Ｚｎ＝３：１：２とし、酸化物半導体層４０８ｂの原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１としてもよい。
なお、酸化物半導体層４０８ａに接する酸化物絶縁層４０６の構成元素を酸化物半導体層
４０８ａと同一とし、組成を異ならせることで酸化物絶縁層４０６に絶縁性を付与すると
、両者の界面をより安定化させることができるため、好ましい。酸化物半導体層４０８ｂ
に接する酸化物絶縁層４１２も同様である。
また、酸化物半導体層４０８ａと酸化物半導体層４０８ｂに、結晶性の異なる酸化物半導
体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、ナノ結晶酸
化物半導体、非晶質酸化物半導体、またはＣＡＡＣ－ＯＳを適宜組み合わせた構成として
もよい。ただし、非晶質酸化物半導体は水素などの不純物を吸収しやすく、また、酸素欠
損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層４０８ａ
は、ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、バックチャネル側の酸化物半導体層４０８ｂに非晶質酸化物半導体を用いると、ソ
ース電極層４１０ａおよびドレイン電極層４１０ｂ形成時のエッチング処理により酸素欠
損が生じ、ｎ型化されやすい。よって、酸化物半導体層４０８ｂには結晶性を有する酸化
物半導体を適用することが好ましい。
図１４は、本実施の形態のトランジスタにおいて、ゲート絶縁層ＧＩ、酸化物絶縁層ＯＩ
１、酸化物半導体層ＯＳ１、ＯＳ２、酸化物絶縁層ＯＩ２、及び保護絶縁層Ｐａｓｓｉを
積層させた構造におけるエネルギーバンド図（模式図）である。図１４では、ゲート絶縁
層、酸化物絶縁層、酸化物半導体層及び保護絶縁層のいずれもが真性であるという理想的
な状況を仮定し、ゲート絶縁層ＧＩ及び保護絶縁層Ｐａｓｓｉとして、窒化シリコン膜（
バンドギャップＥｇが５ｅＶ）を、酸化物絶縁層ＯＩ１及び酸化物絶縁層ＯＩ２として、
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２であるＩｎ－Ｇａ－Ｚｎ系酸化物絶縁層（バンドギャップ
Ｅｇが３．６ｅＶ）を、酸化物半導体層ＯＳ１として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２で
あるＩｎ－Ｇａ－Ｚｎ系酸化物半導体層（バンドギャップＥｇが２．８ｅＶ）を、酸化物
半導体層ＯＳ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ－Ｇａ－Ｚｎ系酸化物
半導体層（バンドギャップＥｇが３．２ｅＶ）を、用いた場合について示している。
なお、図１４において、酸化物絶縁層ＯＩ１、酸化物絶縁層ＯＩ２、酸化物半導体層ＯＳ
１及び酸化物半導体層ＯＳ２の比誘電率は全て１５と仮定した。また、酸化物絶縁層ＯＩ
１及び酸化物絶縁層ＯＩ２の移動度を、４ｃｍ２／Ｖｓとし、酸化物半導体層ＯＳ１の移
動度を、２５ｃｍ２／Ｖｓとし、酸化物半導体層ＯＳ２の移動度を、１０ｃｍ２／Ｖｓと
した。また、ゲート絶縁層ＧＩの膜厚を３２５ｎｍとし、酸化物絶縁層ＯＩ１の膜厚を３
０ｎｍとし、酸化物半導体層ＯＳ１の膜厚を１０ｎｍとし、酸化物半導体層ＯＳ２の膜厚
を１０ｎｍとし、酸化物絶縁層ＯＩ２の膜厚を３０ｎｍとし、保護絶縁層Ｐａｓｓｉの膜
厚を３００ｎｍとして計算を行った。
図１４に示すように酸化物半導体層ＯＳ１のゲート電極側（チャネル側）には、酸化物半
導体層ＯＳ１と酸化物絶縁層ＯＩ１との界面にエネルギー障壁が存在する。同様に、酸化
物半導体層ＯＳ２のバックチャネル側（ゲート電極とは反対側）にも、酸化物半導体層Ｏ
Ｓ２と酸化物絶縁層ＯＩ２との界面にエネルギー障壁が存在する。酸化物半導体層と酸化
物絶縁層との界面にこのようなエネルギー障壁が存在することにより、その界面において
キャリアの移動は妨げられるため、キャリアは酸化物半導体層から酸化物絶縁層へと移動
することなく、酸化物半導体層中を移動する。つまり、酸化物半導体層を酸化物半導体よ
りもバンドギャップが段階的に大きくなる材料で挟むよう積層構造を形成することにより
、キャリアは酸化物半導体層ＯＳ１及び酸化物半導体層ＯＳ２中を移動する。
〈半導体装置の作製方法〉
以下に、図３を用いてトランジスタ３１０の作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に、ゲート電極層４０２を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制約はないが、少なく
とも後の熱処理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラス等のガラス基板、セラミック基板、石英基板
、サファイヤ基板などを用いることができる。また、シリコンや炭化シリコン等の単結晶
半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基
板等を適用することができ、これらの基板に半導体素子が設けられたものを基板４００と
して用いてもよい。
ゲート電極層４０２は、モリブデン、チタン、タンタル、タングステン、アルミニウム、
銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を
用いて形成することができる。また、ゲート電極層４０２としてリン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイド等のシリサイ
ド膜を用いてもよい。ゲート電極層４０２は単層構造としてもよいし、積層構造としても
よい。ゲート電極層４０２はテーパ形状としてもよく、例えばテーパ角を３０°以上７０
°以下とすればよい。ここで、テーパ角とは、テーパ形状を有する層の側面と、当該層の
底面との間の角度を指す。
また、ゲート電極層４０２の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸
化ケイ素を添加したインジウムスズ酸化物等の導電性材料を適用することもできる。
または、ゲート電極層４０２の材料として、窒素を含むＩｎ－Ｇａ－Ｚｎ系酸化物、窒素
を含むＩｎ－Ｓｎ系酸化物、窒素を含むＩｎ－Ｇａ系酸化物、窒素を含むＩｎ－Ｚｎ系酸
化物、窒素を含むＳｎ系酸化物、窒素を含むＩｎ系酸化物、金属窒化物（窒化インジウム
、窒化亜鉛、窒化タンタル、窒化タングステンなど）を用いてもよい。これらの材料は、
５ｅＶ以上の仕事関数を有するため、これらの材料を用いてゲート電極層４０２を形成す
ることでトランジスタのしきい値電圧をプラスにすることができ、ノーマリオフのスイッ
チングトランジスタを実現できる。
次いで、ゲート電極層４０２を覆うように、ゲート絶縁層４０４ａ及びゲート絶縁層４０
４ｂを含むゲート絶縁層４０４を形成する（図３（Ａ）参照）。ゲート絶縁層４０４とし
ては、窒素を含むシリコン膜を適用することができる。本実施の形態では、窒化シリコン
膜でなるゲート絶縁層４０４ａと窒化シリコン膜でなるゲート絶縁層４０４ｂを積層させ
てゲート絶縁層４０４とする。ゲート絶縁層４０４は、面内バラツキ、パーティクル混入
および成膜タクトを低減する観点から、ＣＶＤ法を用いて成膜を行うことが効果的である
。また、ＣＶＤ法は、大面積基板に対する成膜についても効果的である。
本実施の形態では、プラズマＣＶＤ法によってゲート絶縁層４０４ａ及びゲート絶縁層４
０４ｂを連続的に形成する。まず、供給ガスをシラン（ＳｉＨ４）、窒素（Ｎ２）及びア
ンモニア（ＮＨ３）の混合ガスとして、ゲート絶縁層４０４ａとなる窒化シリコン膜を成
膜し、その後、供給ガスを、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスに切り替えて
、ゲート絶縁層４０４ｂとなる窒化シリコン膜を成膜する。
プラズマＣＶＤ法の供給ガスをシラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ
３）の混合ガスとして成膜された窒化シリコン膜は、供給ガスをシラン（ＳｉＨ４）と窒
素（Ｎ２）の混合ガスとして成膜された窒化シリコン膜よりも膜中欠陥を低減することが
できる。よって、ゲート絶縁層４０４ａは、少なくともゲート絶縁層４０４ｂよりも膜中
欠陥の低減された膜であり、例えば、電子スピン共鳴法（ＥＳＲ）においてＮｃセンター
（ｇ値が２．００３）に現れる信号に対応するスピン密度を、好ましくは１×１０１７ｓ
ｐｉｎｓ／ｃｍ３、より好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下とすることがで
きる。また、混合ガスにアンモニアを含んで成膜された窒化シリコン膜は、供給ガスをシ
ランと窒素の混合ガスとした場合よりも被覆性の良好な膜とすることができるため、ゲー
ト電極層４０２に接するゲート絶縁層として、上述の混合ガスを用いた窒化シリコン膜を
設けることは有効である。また、膜中欠陥の低減されたゲート絶縁層４０４ａを膜厚３０
０ｎｍ以上４００ｎｍ以下で設けることで、ゲート絶縁層４０４の絶縁耐圧を３００Ｖ以
上とすることができる。
一方、材料ガス中にアンモニアを含まずに成膜されたゲート絶縁層４０４ｂは、ゲート絶
縁層４０４ａと比較して含有水素濃度が低い膜とすることができる。このような膜を膜厚
２５ｎｍ以上１５０ｎｍ以下として酸化物絶縁層４０６とゲート電極層４０２との間に設
けることで、ゲート絶縁層４０４ｂから酸化物絶縁層４０６及び酸化物半導体層４０８へ
の水素の混入を低減することができる。また、ゲート絶縁層４０４ｂは、ゲート絶縁層４
０４ａに含まれる水素又は水素化合物が、酸化物絶縁層４０６及び酸化物半導体層４０８
への混入することを抑制するバリア膜としても機能する。
ゲート絶縁層４０４として、膜中欠陥の低減された厚膜のゲート絶縁層４０４ａと、水素
濃度の低減されたゲート絶縁層４０４ｂとを積層することで、絶縁耐圧を良好としつつ、
酸化物絶縁層４０６及び酸化物半導体層４０８への水素等の不純物の拡散を抑制すること
ができる。よって、当該ゲート絶縁層４０４を含むトランジスタの静電破壊を抑制し、且
つ、電気特性を安定化させることが可能となる。
次いで、ゲート絶縁層４０４ｂ上に酸化物絶縁層及び酸化物半導体層を形成し、エッチン
グ処理によって島状に加工して、酸化物絶縁層４０６と、酸化物半導体層４０８ａ及び酸
化物半導体層４０８ｂを含む酸化物半導体層４０８とを形成する（図３（Ｂ）参照）。当
該エッチング処理は、同じフォトマスクを用いて行うことが可能であるため、酸化物絶縁
層４０６と酸化物半導体層４０８とは、平面から見たパターン形状が同じ形状であり、端
部が一致している。
酸化物絶縁層４０６としては、酸化物半導体層４０８の構成元素から選択される一又は複
数の金属元素を含む酸化物絶縁層を設ける。例えば、酸化ガリウム膜、酸化ガリウム亜鉛
膜、酸化ガリウムガドリニウム膜、ガリウムの含有量が多く、且つ、インジウムの含有量
の少ない絶縁性のＩｎ－Ｇａ－Ｚｎ系酸化物膜などの絶縁膜を用いることが好ましい。
酸化物半導体層４０８は、非晶質構造であってもよいし、結晶性であってもよい。成膜後
の酸化物半導体層を非晶質構造とする場合には、後の作製工程において熱処理を加えるこ
とで結晶性の酸化物半導体層４０８としてもよい。非晶質酸化物半導体層を結晶化させる
熱処理の温度は、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは
５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程に
おける他の熱処理と兼ねることも可能である。
酸化物絶縁層４０６及び酸化物半導体層４０８の成膜方法は、スパッタリング法、ＭＢＥ
（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法
、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることが
できる。
酸化物絶縁層４０６及び酸化物半導体層４０８を成膜する際、できる限り膜中に含まれる
水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリ
ング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガ
スとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代
表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された酸化物絶縁層及び酸化物半導体層の水素濃度を低減させ
ることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば
、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好まし
い。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオ
ポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは
炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成
膜室で成膜した膜中に含まれる不純物の濃度を低減できる。
なお、酸化物絶縁層及び酸化物半導体層は、大気開放せずに連続的に成膜することが好ま
しい。酸化物絶縁層及び酸化物半導体層の成膜を大気開放せずに連続的に行うことで、酸
化物絶縁層表面、又は積層される酸化物半導体層表面への水素又は水素化合物の付着（例
えば、吸着水など）を防止することができるため、不純物の混入を抑制することができる
。
また、酸化物絶縁層、又は酸化物半導体層をスパッタリング法で成膜する場合、成膜に用
いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは
９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることに
より、成膜される膜を緻密な膜とすることができる。
なお、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導
体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度と
しては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度を２００℃以上３
５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半
導体層を形成することができる。
酸化物半導体層４０８としてＣＡＡＣ－ＯＳ膜を適用する場合、該ＣＡＡＣ－ＯＳ膜を得
る方法としては、例えば、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の
成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。または、酸化物半導体層を薄
い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸
配向させてもよい。または、一層目として薄い膜厚で成膜した後、２００℃以上７００℃
以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させてもよい。
酸化物半導体層４０８に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を
用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それら
に加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（
Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか
一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ－Ｚｎ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ
系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系
酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸
化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化
物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物
、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、
四元系金属の酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系
酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓ
ｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物
という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の
金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ－Ｇａ－Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ－Ｓｎ
－Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必
要とする電気的特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のも
のを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃
度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすること
が好ましい。
例えば、Ｉｎ－Ｓｎ－Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電
界効果移動度が得られる。しかしながら、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体を用いたトラ
ンジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることがで
きる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ－Ａ）２＋（ｂ－Ｂ）２＋
（ｃ－Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
また、酸化物絶縁層４０６及び／又は酸化物半導体層４０８に対して、膜中に含まれる過
剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うこ
とが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とす
る。熱処理は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、ｎ
型の導電性を付与する不純物である水素を除去することができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物絶縁層及び／又は酸化物半導体層の
成膜後であればトランジスタの作製工程においてどのタイミングで行ってもよい。また、
脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい
。
なお、酸化物絶縁層が酸素過剰領域を含む場合、脱水化又は脱水素化のための熱処理を、
酸化物絶縁層及び酸化物半導体層を島状に加工する前に行うと、酸化物絶縁層に含まれる
酸素が熱処理によって放出されるのを防止することができるため好ましい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素など
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．
９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）と
することが好ましい。
また、熱処理で酸化物半導体層４０８を加熱した後、加熱温度を維持、又はその加熱温度
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した
場合の水分量が２０ｐｐｍ（露点換算で－５５℃）以下、好ましくは１ｐｐｍ以下、より
好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに
、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は
一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二
窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好
ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不
純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料であ
る酸素を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化すること
ができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸
化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれか
を含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給す
ることによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高
純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑
制されており、電気的に安定である。
酸化物半導体層４０８に酸素導入する場合、酸化物半導体層４０８に直接導入してもよい
し、後に形成される絶縁層を通過して酸化物半導体層４０８へ導入してもよい。酸素（少
なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）の導入方法としては
、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処
理等を用いることができる。また、酸素導入処理には、酸素を含むガスを用いることがで
きる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化
炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガス
を含ませてもよい。
例えば、イオン注入法で酸化物半導体層４０８へ酸素イオンの注入を行う場合、ドーズ量
を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
または、酸化物半導体層と接する酸化物絶縁層４０６を、酸素過剰領域を含む層とし、該
酸化物絶縁層４０６と酸化物半導体層４０８とが接した状態で熱処理を行うことにより、
酸化物絶縁層４０６に過剰に含まれる酸素を酸化物半導体層４０８へ拡散させ、酸化物半
導体層４０８へ酸素を供給してもよい。該熱処理は、トランジスタの作製工程における他
の熱処理と兼ねることもできる。
酸化物絶縁層４０６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて酸化物絶縁
層を形成すればよい。又は、成膜後の酸化物絶縁層に酸素を導入して、酸化物絶縁層４０
６に酸素過剰領域を形成してもよい。
酸化物絶縁層４０６又は酸化物半導体層４０８への酸素の供給は、酸化物絶縁層又は酸化
物半導体層の成膜後であれば、そのタイミングは特に限定されない。また、酸素の導入は
複数回行ってもよい。
次いで、酸化物半導体層４０８上に導電膜を形成し、これを加工してソース電極層４１０
ａ及びドレイン電極層４１０ｂを形成する（図３（Ｃ）参照）。
ソース電極層４１０ａ及びドレイン電極層４１０ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ
、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とす
る金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いるこ
とができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍ
ｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン
膜、窒化タングステン膜）を積層させた構成としてもよい。また、ソース電極層４１０ａ
及びドレイン電極層４１０ｂを、導電性の金属酸化物で形成してもよい。導電性の金属酸
化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３－ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ
２Ｏ３－ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いる
ことができる。
また、ソース電極層４１０ａ及びドレイン電極層４１０ｂとして窒素を含むＩｎ－Ｇａ－
Ｚｎ－Ｏ膜、窒素を含むＩｎ－Ｓｎ－Ｏ膜、窒素を含むＩｎ－Ｇａ－Ｏ膜、窒素を含むＩ
ｎ－Ｚｎ－Ｏ膜、窒素を含むＳｎ－Ｏ膜、窒素を含むＩｎ－Ｏ膜等の金属窒化物膜を用い
ることができる。これらの膜は、酸化物半導体層４０８と同じ構成元素を含むため、酸化
物半導体層４０８との界面を安定化させることができる。例えば、ソース電極層４１０ａ
及びドレイン電極層４１０ｂとして、酸化物半導体層４０８に接する側から窒素を含むＩ
ｎ－Ｇａ－Ｚｎ－Ｏ膜とタングステン膜の積層構造を適用することができる。
次いで、ソース電極層４１０ａ、ドレイン電極層４１０ｂ及び露出した酸化物半導体層４
０８を覆うように、酸化物絶縁層４１２を形成する。酸化物絶縁層４１２は、酸化物絶縁
層４０６と同様の材料、同様の作製方法によって形成することができる。
その後、酸化物絶縁層４１２上に保護絶縁層４１４を形成する（図３（Ｄ）参照）。
保護絶縁層４１４としてはプラズマＣＶＤ法、スパッタリング法により形成することがで
き、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化
シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いることができ
る。但し、保護絶縁層４１４を、窒素を含むシリコン膜、より好ましくは窒化シリコン膜
を含む層とすることで、半導体装置の作製工程中、又は、形成後の半導体装置に対する静
電破壊をより低減することが可能となるため、好ましい。
以上によって、本実施の形態のトランジスタ３１０を形成することができる。
〈半導体装置の構成例３〉
図１０（Ａ）乃至図１０（Ｃ）にトランジスタ３２０の構成例を示す。図１０（Ａ）は、
トランジスタ３２０の平面図であり、図１０（Ｂ）は、図１０（Ａ）中の鎖線Ｘ３－Ｙ３
における断面図であり、図１０（Ｃ）は、図１０（Ａ）中の鎖線Ｖ３－Ｗ３における断面
図である。
図１０に示すトランジスタ３２０は、図１のトランジスタ３００と同様に、絶縁表面を有
する基板４００上に設けられたゲート電極層４０２と、ゲート電極層４０２上のゲート絶
縁層４０４と、ゲート絶縁層４０４上の酸化物絶縁層４０６と、酸化物絶縁層４０６上に
接し、ゲート電極層４０２と重畳する酸化物半導体層４０８と、酸化物半導体層４０８と
電気的に接続するソース電極層４１０ａ及びドレイン電極層４１０ｂと、を含む。また、
ソース電極層４１０ａ及びドレイン電極層４１０ｂを覆い、酸化物半導体層４０８と接す
る酸化物絶縁層４１２と、酸化物絶縁層４１２上の保護絶縁層４１４と、をトランジスタ
３２０の構成要素としてもよい。
トランジスタ３２０は、ゲート絶縁層４０４と、酸化物半導体層４０８の構造が、トラン
ジスタ３００と相違する。すなわちトランジスタ３２０においてゲート絶縁層４０４は、
ゲート電極層４０２と接するゲート絶縁層４０４ｃと、ゲート絶縁層４０４ｃ上のゲート
絶縁層４０４ａと、ゲート絶縁層４０４ａと酸化物絶縁層４０６との間に設けられたゲー
ト絶縁層４０４ｂと、を含んで構成される。また、トランジスタ３２０において酸化物半
導体層４０８は、トランジスタ３１０と同様に、酸化物絶縁層４０６と接する酸化物半導
体層４０８ａと、酸化物絶縁層４１２と接する酸化物半導体層４０８ｂと、を含んで構成
される。
なお、トランジスタ３２０において、ゲート絶縁層４０４及び酸化物半導体層４０８以外
の構成は、トランジスタ３００と同様であり、トランジスタ３００についての説明を参酌
することができる。
また、トランジスタ３２０に含まれる酸化物半導体層４０８の構成は、トランジスタ３１
０と同様であり、トランジスタ３１０についての説明を参酌することができる。但し、ト
ランジスタ３２０においては、酸化物半導体層４０８ｂにおいて、酸化物絶縁層４１２と
接する領域の膜厚が、ソース電極層４１０ａ及びドレイン電極層４１０ｂと接する領域の
膜厚よりも小さい場合を例示している。当該膜厚の小さい領域は、ソース電極層４１０ａ
及びドレイン電極層４１０ｂとなる導電膜の加工の際に一部がエッチングされることによ
って、又はソース電極層４１０ａ及びドレイン電極層４１０ｂを形成後に酸化物半導体層
４０８ｂの露出した領域にエッチング処理を行うことによって形成される。当該膜厚の小
さい領域は、トランジスタ３２０のチャネル形成領域として機能する領域である。チャネ
ル形成領域の膜厚を小さくすることで、ソース電極層４１０ａ及びドレイン電極層４１０
ｂと接する領域の抵抗をチャネル形成領域と比較して低減することができる。よって、ソ
ース電極層４１０ａ及びドレイン電極層４１０ｂとのコンタクト抵抗を低減することが可
能となる。
トランジスタ３２０に含まれるゲート絶縁層４０４は、ゲート電極層４０２と接するゲー
ト絶縁層４０４ｃと、ゲート絶縁層４０４ｃ上に接するゲート絶縁層４０４ａと、酸化物
絶縁層４０６と接するゲート絶縁層４０４ｂとを含んで構成される。
本実施の形態では、ゲート絶縁層４０４ｃ、ゲート絶縁層４０４ａ及びゲート絶縁層４０
４ｂとして窒化シリコン膜を用い、各ゲート絶縁層をプラズマＣＶＤ法によって連続的に
形成する。まず、供給ガスを、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスとしてゲー
ト絶縁層４０４ｃとなる窒化シリコン膜を成膜した後、供給ガスをシラン（ＳｉＨ４）、
窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガスに切り替えて、ゲート絶縁層４０４ａ
となる窒化シリコン膜を成膜し、その後、供給ガスを、シラン（ＳｉＨ４）と窒素（Ｎ２
）の混合ガスに切り替えて、ゲート絶縁層４０４ｂとなる窒化シリコン膜を成膜する。
シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して形成されたゲート絶縁層４０４
ｃは、少なくともシラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガ
スを供給して形成されたゲート絶縁層４０４ａよりも、成膜雰囲気中及び膜中のアンモニ
アを低減することができる。アンモニアは、窒素原子上の孤立電子対の働きにより、金属
錯体の配位子となる。よって、例えば、ゲート電極層４０２として銅を用いる場合、アン
モニアの含有量が多いゲート絶縁層を該ゲート電極層と接する態様で設けると、以下式（
１）に示す反応によって、銅がゲート絶縁層中に拡散する恐れがある。
Figure 2022079465000002
図１０に示すトランジスタ３２０では、少なくともゲート絶縁層４０４ａよりもアンモニ
アの含有量が低いゲート絶縁層４０４ｃを、ゲート電極層４０２と接する態様で設けるこ
とで、ゲート電極層４０２の材料（例えば、銅）がゲート絶縁層４０４中へ拡散すること
を抑制することができる。即ち、ゲート絶縁層４０４ｃは、ゲート電極層４０２を構成す
る金属材料に対するバリア膜として機能することができる。ゲート絶縁層４０４ｃを設け
ることで、トランジスタの信頼性をより向上させることができる。
なお、トランジスタ３２０に含まれるゲート絶縁層４０４において、ゲート絶縁層４０４
ａ及びゲート絶縁層４０４ｂの構成は、トランジスタ３１０と同様とすることができる。
上述の構成を有するゲート絶縁層を含むことで、トランジスタの静電破壊を防止し、且つ
、トランジスタに安定した電気特性を付与することができ、信頼性の高い半導体装置とす
ることが可能となる。
ゲート絶縁層４０４ｃの膜厚は、３０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上
５０ｎｍ以下とする。また、上述したようにトランジスタの静電破壊対策として設けるゲ
ート絶縁層４０４ａの膜厚は３００ｎｍ以上４００ｎｍ以下とすることが好ましく、酸化
物半導体層４０８への水素の拡散を防止するバリア膜として機能するゲート絶縁層４０４
ｂの膜厚は、２５ｎｍ以上１５０ｎｍ以下とすることが好ましい。但し、ゲート絶縁層４
０４の膜厚（ゲート絶縁層４０４ｃ、ゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂの
膜厚の合計）を、３５５ｎｍ以上５５０ｎｍ以下とするように、各ゲート絶縁層の膜厚を
適宜調整することが好ましい。
〈半導体装置の構成例４〉
図１１（Ａ）乃至図１１（Ｃ）にトランジスタ３３０の構成例を示す。図１１（Ａ）は、
トランジスタ３３０の平面図であり、図１１（Ｂ）は、図１１（Ａ）中の鎖線Ｘ４－Ｙ４
における断面図であり、図１１（Ｃ）は、図１１（Ａ）中の鎖線Ｖ４－Ｗ４における断面
図である。
図１１に示すトランジスタ３３０は、絶縁表面を有する基板４００上に設けられたゲート
電極層４０２と、ゲート電極層４０２上のゲート絶縁層４０４と、ゲート絶縁層４０４上
の酸化物絶縁層４０６と、酸化物絶縁層４０６上に接し、ゲート電極層４０２と重畳する
酸化物半導体層４０８と、酸化物半導体層４０８と電気的に接続するソース電極層４１０
ａ及びドレイン電極層４１０ｂと、ソース電極層４１０ａ及びドレイン電極層４１０ｂを
覆い、酸化物半導体層４０８と接する酸化物絶縁層４１２と、酸化物絶縁層４１２上の保
護絶縁層４１４と、を含む。
トランジスタ３３０において、保護絶縁層４１４は、酸化物絶縁層４１２に接する保護絶
縁層４１４ａと、保護絶縁層４１４ａ上の保護絶縁層４１４ｂとの積層構造を有し、それ
ぞれ窒化シリコン膜を適用することができる。
保護絶縁層４１４ａとしては、トランジスタ３１０のゲート絶縁層４０４ｂと同様の構成
とすることができる。保護絶縁層４１４ａを設けることで、酸化物絶縁層４１２、及び酸
化物半導体層４０８への水素又は水素化合物の混入を抑制することができるため、トラン
ジスタの電気特性をより安定化することができる。
保護絶縁層４１４ｂとしては、トランジスタ３１０のゲート絶縁層４０４ａと同様の構成
とすることができる。保護絶縁層４１４ｂを設けることで、作製工程中、又は、形成後の
半導体装置に対する静電破壊をより低減することが可能となる。
なお、トランジスタ３３０のその他の構成要素は、トランジスタ３１０と同様の構成とす
ることができ、トランジスタ３１０についての説明を参酌することができる。
なお、図１、図２、図１０及び図１１に示すトランジスタは、それぞれ一部が異なる構成
であるが、本発明の一態様は特に限定されず、様々な組み合わせが可能である。
本実施の形態で示すトランジスタは、ゲート絶縁層として窒素を含むシリコン膜を厚膜（
例えば、３２５ｎｍ以上５５０ｎｍ以下）で含み、且つ、該ゲート絶縁層と酸化物半導体
層との間に酸化物半導体層の構成元素から選択される一又は複数の金属元素を含んで構成
される酸化物絶縁層を含んで構成される。窒素を含むシリコン膜は、実用化されている量
産技術を適用して成膜することが可能であり、また、該窒素を含むシリコン膜を厚膜で設
けることで、ゲート絶縁層を物理的に厚膜化して、トランジスタの絶縁耐圧の低下を抑制
、さらには絶縁耐圧を向上させて、半導体装置の静電破壊を抑制することができる。また
、酸化物絶縁層を含むことで、酸化物半導体層との界面を安定化させることができ、該界
面に電荷がトラップされることを抑制することができる。よって、トランジスタの劣化を
防止し、信頼性の高いトランジスタとすることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
実施の形態１に示したトランジスタを用いて表示機能を有する半導体装置（表示装置とも
いう）を作製することができる。また、トランジスタを含む駆動回路の一部又は全体を、
画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図４（Ａ）において、基板４００１上に設けられた画素部４００２を囲むようにして、シ
ール材４００５が設けられ、基板４００６によって封止されている。図４（Ａ）において
は、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、Ｉ
Ｃチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された
走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また信号線駆動回
路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び
電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４
０１８ｂから供給されている。
図４（Ｂ）及び図４（Ｃ）において、基板４００１上に設けられた画素部４００２と、走
査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画
素部４００２と、走査線駆動回路４００４の上に基板４００６が設けられている。よって
画素部４００２と、走査線駆動回路４００４とは、基板４００１とシール材４００５と基
板４００６とによって、表示素子と共に封止されている。図４（Ｂ）及び（Ｃ）において
は、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、Ｉ
Ｃチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された
信号線駆動回路４００３が実装されている。図４（Ｂ）及び図４（Ｃ）においては、信号
線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種
信号及び電位は、ＦＰＣ４０１８から供給されている。
また図４（Ｂ）及び図４（Ｃ）においては、信号線駆動回路４００３を別途形成し、基板
４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を
別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを
別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図４（Ａ）は、Ｃ
ＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、
図４（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図４（Ｃ
）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
なお、表示装置とは、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。すなわち、本明細書中におけ
る表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指
す。また、表示素子が封止された状態にあるパネルだけでなく、コネクター、例えばＦＰ
ＣもしくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられ
たモジュール、又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジ
ュールも全て表示装置に含むものとする。
また基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、
実施の形態１に示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によって輝度
が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕ
ｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インク表示装置（電子ペー
パー）など、電気的作用によりコントラストが変化する表示媒体も適用することができる
。
半導体装置の一形態について、図４乃至図６を用いて説明する。図６は、図４（Ｂ）のＭ
－Ｎにおける断面図に相当する。
図４及び図６で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を
有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８、４０１８ｂ
が有する端子と異方性導電層４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３４と同じ導電層から形成され、端子電極４
０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導
電層で形成されている。
また基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トラン
ジスタを複数有しており、図６では、画素部４００２に含まれるトランジスタ４０１０と
、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図６（Ａ
）では、トランジスタ４０１０、４０１１上には酸化物絶縁層４０３０、及び保護絶縁層
４０３２が設けられ、図６（Ｂ）では、さらに、平坦化絶縁層として機能する絶縁層４０
２１が設けられている。
トランジスタ４０１０、４０１１としては、実施の形態１に示したトランジスタを適用す
ることができる。本実施の形態では、実施の形態１で示したトランジスタ３００と同様な
構造を有するトランジスタを適用する例を示す。トランジスタ４０１０、４０１１は、ボ
トムゲート構造のトランジスタである。
トランジスタ４０１０、４０１１は、酸化物半導体層と接する絶縁層である、酸化物絶縁
層４０２０ｂ及び酸化物絶縁層４０３０として、酸化物半導体層の構成元素から選択され
た一又は複数の金属元素を含む酸化物絶縁層を適用し、且つ、ゲート絶縁層４０２０ａと
して厚膜（例えば、膜厚３２５ｎｍ以上５５０ｎｍ以下）の窒素を含むシリコン膜を有す
るトランジスタである。よって、トランジスタ４０１０、４０１１は、電気特性変動が抑
制され、且つ静電破壊が抑制されている。
また、駆動回路用のトランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる
位置にさらに導電層を設けてもよい。導電層を酸化物半導体層のチャネル形成領域と重な
る位置に設けることによって、トランジスタ４０１１のしきい値電圧の変化量をさらに低
減することができる。また、導電層は、電位がトランジスタ４０１１のゲート電極層と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層の電位がフローティング状態であってもよい。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含
む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。
導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な
特性が変動することを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
図６（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図６（Ａ）にお
いて、液晶素子４０１３は、第１の電極層４０３４、第２の電極層４０３１、及び液晶層
４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４
０３８、４０３３が設けられている。第２の電極層４０３１は基板４００６側に設けられ
、第１の電極層４０３４と第２の電極層４０３１とは液晶層４００８を介して積層する構
成となっている。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサ
であり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお
球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、強誘電性液晶、反強誘
電性液晶等を用いることができる。これらの液晶材料は、低分子化合物でも高分子化合物
でもよい。これらの液晶材料（液晶組成物）は、条件により、コレステリック相、スメク
チック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよ
い。この場合、液晶層４００８と、第１の電極層４０３４及び第２の電極層４０３１とは
接する構造となる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していく
と、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液晶
及びカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブルー
相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマー
及び重合開始剤などを添加し、高分子安定化させる処理を行って液晶層を形成することも
できる。ブルー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配
向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビン
グ処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止すること
ができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表
示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大
きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化
物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本明細書に開示する酸化物半導体層を用いたトランジスタは、オフ状態における電流値（
オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を
長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度
を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本明細書に開示する酸化物半導体層を用いたトランジスタは、比較的高い電界効果
移動度が得られるため、高速駆動が可能である。例えば、このようなトランジスタを液晶
表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用する
ドライバートランジスタを同一基板上に形成することができる。また、画素部においても
、このようなトランジスタを用いることで、高画質な画像を提供することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐ
ｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、
例えば、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード
、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる
。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、
液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は
、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である
。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向
に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれ
る方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明
はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用する
こともできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。本実施の形態では、発光素子として有
機ＥＬ素子を用いる例を示す。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そ
して、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用す
ることができる。
図５（Ａ）（Ｂ）及び図６（Ｂ）に表示素子として発光素子を用いた発光装置の例を示す
。
図５（Ａ）は発光装置の平面図であり、図５（Ａ）中の一点鎖線Ｓ１－Ｔ１、Ｓ２－Ｔ２
、及びＳ３－Ｔ３で切断した断面が図５（Ｂ）に相当する。なお、図５（Ａ）の平面図に
おいては、電界発光層５４２及び第２の電極層５４３は省略してあり図示していない。
図５に示す発光装置は、基板５００上に、トランジスタ５１０、容量素子５２０、配線層
交差部５３０を有しており、トランジスタ５１０は発光素子５４０と電気的に接続してい
る。なお、図５は基板５００を通過して発光素子５４０からの光を取り出す、下面射出型
構造の発光装置である。
トランジスタ５１０としては、実施の形態１に示したトランジスタを適用することができ
る。本実施の形態では、実施の形態１で示したトランジスタ３００と同様な構造を有する
トランジスタを適用する例を示す。トランジスタ５１０は、ボトムゲート構造のトランジ
スタである。
トランジスタ５１０はゲート電極層５１１ａ、５１１ｂ、ゲート絶縁層５０２、酸化物絶
縁層５１２、酸化物半導体層５１４、ソース電極層又はドレイン電極層として機能する導
電層５１３ａ、５１３ｂを含む。
トランジスタ５１０は、酸化物半導体層５１４と接する絶縁層である、酸化物絶縁層５１
２として、酸化物半導体層５１４の構成元素から選択された一又は複数の金属元素を含む
酸化物絶縁層を適用し、且つゲート絶縁層５０２として、膜厚の厚い（例えば、膜厚３２
５ｎｍ以上５５０ｎｍ以下）窒素を含むシリコン膜を含む。このような構成とすることで
、酸化物半導体層５１４と酸化物絶縁層５１２との界面に電荷がトラップされることを抑
制し、トランジスタ５１０の電気特性を良好とすることができる。またトランジスタ５１
０の静電破壊を防止することができる。よって、信頼性の高い半導体装置を歩留まりよく
提供することが可能となる。なお、酸化物半導体層５１４上に接する絶縁層５２４として
、酸化物絶縁層５１２と同様の構成を有する酸化物絶縁層を適用することが好ましい。ま
た、絶縁層５２４上に接する絶縁層５２５として、ゲート絶縁層５０２と同様の構成を有
する絶縁層を適用することが好ましい。
容量素子５２０は、導電層５２１ａ、５２１ｂ、ゲート絶縁層５０２、酸化物絶縁層５２
２、酸化物半導体層５２６、導電層５２３を含み、導電層５２１ａ、５２１ｂと導電層５
２３とで、ゲート絶縁層５０２、酸化物絶縁層５２２及び酸化物半導体層５２６を挟む構
成とすることで容量を形成する。
配線層交差部５３０は、ゲート電極層５１１ａ、５１１ｂと、導電層５３３との交差部で
あり、ゲート電極層５１１ａ、５１１ｂと、導電層５３３とは、間にゲート絶縁層５０２
を介して交差する。
本実施の形態においては、ゲート電極層５１１ａ及び導電層５２１ａとして膜厚３０ｎｍ
のチタン膜を用い、ゲート電極層５１１ｂ及び導電層５２１ｂとして膜厚２００ｎｍの銅
薄膜を用いる。よって、ゲート電極層はチタン膜と銅薄膜との積層構造となる。
酸化物半導体層５１４、５２６としては膜厚２５ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ膜を用いる
。
トランジスタ５１０、容量素子５２０、及び配線層交差部５３０上には層間絶縁層５０４
が形成され、層間絶縁層５０４上において発光素子５４０と重畳する領域にカラーフィル
タ層５０５が設けられている。層間絶縁層５０４及びカラーフィルタ層５０５上には平坦
化絶縁層として機能する絶縁層５０６が設けられている。
絶縁層５０６上に第１の電極層５４１、電界発光層５４２、第２の電極層５４３の順に積
層した積層構造を含む発光素子５４０が設けられている。発光素子５４０とトランジスタ
５１０とは、導電層５１３ａに達する絶縁層５０６及び層間絶縁層５０４に形成された開
口において、第１の電極層５４１及び導電層５１３ａが接することによって電気的に接続
されている。なお、第１の電極層５４１の一部及び該開口を覆うように隔壁５０７が設け
られている。
絶縁層５０６には膜厚１５００ｎｍの感光性のアクリル膜、隔壁５０７には膜厚１５００
ｎｍの感光性のポリイミド膜を用いることができる。
カラーフィルタ層５０５としては、例えば有彩色の透光性樹脂を用いることができる。有
彩色の透光性樹脂としては、感光性、非感光性の有機樹脂を用いることができるが、感光
性の有機樹脂層を用いるとレジストマスク数を削減することができるため、工程が簡略化
し好ましい。
有彩色は、黒、灰、白などの無彩色を除く色であり、カラーフィルタ層は、着色された有
彩色の光のみを透過する材料で形成される。有彩色としては、赤色、緑色、青色などを用
いることができる。また、シアン、マゼンダ、イエロー（黄）などを用いてもよい。着色
された有彩色の光のみを透過するとは、カラーフィルタ層における透過光は、その有彩色
の光の波長にピークを有するということである。カラーフィルタ層は、含ませる着色材料
の濃度と光の透過率の関係に考慮して、最適な膜厚を適宜制御するとよい。例えば、カラ
ーフィルタ層５０５の膜厚は１５００ｎｍ以上２０００ｎｍ以下とすればよい。
図６（Ｂ）に示す発光装置においては、発光素子４５１３は、画素部４００２に設けられ
たトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１
の電極層４０３４、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、示
した構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光
素子４５１３の構成は適宜変えることができる。
隔壁４５１０、５０７は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光
性の樹脂材料を用い、第１の電極層４０３４、５４１上に開口部を形成し、その開口部の
側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１、５４２は、単数の層で構成されていても、複数の層が積層されるよ
うに構成されていてもどちらでもよい。
発光素子４５１３、５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、第２
の電極層４０３１、５４３及び隔壁４５１０、５０７上に保護膜を形成してもよい。保護
膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる
。
また、発光素子４５１３、５４０に酸素、水素、水分、二酸化炭素等が侵入しないように
、発光素子４５１３、５４０を覆う有機化合物を含む層を蒸着法により形成してもよい。
また、基板４００１、基板４００６、及びシール材４００５によって封止された空間には
充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が
高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）
やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂又は
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリ
イミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エ
チレンビニルアセテート共重合体）を用いることができる。例えば充填材として窒素を用
いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒に複数分散された
ものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒
子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。
なお、第１の粒子又は第２の粒子は染料を含み、電界がない場合において移動しないもの
である。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものである。カ
ラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、図４乃至図６において、基板４００１、５００、基板４００６としては、ガラス基
板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基
板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－
Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィ
ルム、ポリエステルフィルム又はアクリル樹脂フィルムを用いることができる。また、透
光性が必要でなければ、アルミニウムやステンレスなどの金属基板（金属フィルム）を用
いてもよい。例えば、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟
んだ構造のシートを用いることもできる。
また、平坦化絶縁層として機能する絶縁層４０２１、５０６は、アクリル樹脂、ポリイミ
ド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材
料を用いることができる。また上記有機材料の他に、シロキサン系樹脂、ＰＳＧ（リンガ
ラス）、ＢＰＳＧ（リンボロンガラス）等の低誘電率材料（ｌｏｗ－ｋ材料）を用いるこ
とができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層４
０２１、５０６を形成してもよい。
絶縁層４０２１、５０６の形成法は、特に限定されず、その材料に応じて、スパッタリン
グ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スク
リーン印刷、オフセット印刷等を用いることができる。
第１の電極層４０３４、５４１、第２の電極層４０３１、５４３は、酸化タングステンを
含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含
むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下
、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物
、グラフェンなどの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３４、５４１、第２の電極層４０３１、５４３はタングステン（
Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（
Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケ
ル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（
Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて
形成することができる。
本実施の形態においては、図５に示す発光装置は下面射出型なので、第１の電極層５４１
は透光性、第２の電極層５４３は反射性を有する。よって、第１の電極層５４１に金属膜
を用いる場合は透光性を保てる程度膜厚を薄く、第２の電極層５４３に透光性を有する導
電層を用いる場合は、反射性を有する導電層を積層するとよい。
また、第１の電極層４０３４、５４１、第２の電極層４０３１、５４３として、導電性高
分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導
電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば
、ポリアニリン又はその誘導体、ポリピロール又はその誘導体、ポリチオフェン又はその
誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若し
くはその誘導体などがあげられる。
また、駆動回路保護用の保護回路を設けてもよい。保護回路は、非線形素子を用いて構成
することが好ましい。
以上のように実施の形態１で示したトランジスタを適用することで、様々な機能を有する
半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
実施の形態１に示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機
能を有する半導体装置を作製することができる。
図７（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図７（Ａ）はフォ
トセンサの等価回路であり、図７（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他
方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０
は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレイン
の他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。ト
ランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォ
トセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体層を用いるトランジスタと明確に
判明できるように、酸化物半導体層を用いるトランジスタの記号には「ＯＳ」と記載して
いる。図７（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態１に
示したトランジスタが適用でき、酸化物半導体層を用いるトランジスタである。本実施の
形態では、実施の形態１で示したトランジスタ３００と同様な構造を有するトランジスタ
を適用する例を示す。トランジスタ６４０は、ボトムゲート構造のトランジスタである。
図７（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０に
示す断面図であり、絶縁表面を有する基板６０１（素子基板）上に、センサとして機能す
るフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオード
６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている
。
トランジスタ６４０上には絶縁層６３１、絶縁層６３２、層間絶縁層６３３、層間絶縁層
６３４が設けられている。フォトダイオード６０２は、層間絶縁層６３３上に形成された
電極層６４１ｂと、電極層６４１ｂ上に順に積層された第１半導体膜６０６ａ、第２半導
体膜６０６ｂ、及び第３半導体膜６０６ｃと、層間絶縁層６３４上に設けられ、第１乃至
第３の半導体膜を介して電極層６４１ｂと電気的に接続する電極層６４２と、電極層６４
１ｂと同じ層に設けられ、電極層６４２と電気的に接続する電極層６４１ａと、を有して
いる。
電極層６４１ｂは、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、電極
層６４２は電極層６４１ａを介して導電層６４５と電気的に接続している。導電層６４５
は、トランジスタ６４０のゲート電極層と電気的に接続しており、フォトダイオード６０
２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜
６０６ｂとして高抵抗な半導体膜（ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の
導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルフ
ァスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の
不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法に
より形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓ
ｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。ま
た、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入
法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等に
より不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。こ
の場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、
又はスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上５
０ｎｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン
膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモル
ファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン
（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、Ｓ
ｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法、
気相成長法、スパッタリング法等により行ってもよい。第２半導体膜６０６ｂの膜厚は２
００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元
素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成す
る。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物
元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて
該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物
元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にア
モルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッ
タリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以
下となるよう形成することが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃは、ア
モルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモ
ルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半
導体を用いて形成してもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐ
ｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２
が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電
型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電層を用
いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
トランジスタ６４０は、酸化物半導体層６２３と接する絶縁層である酸化物絶縁層６２１
として、酸化物半導体層６２３の構成元素から選択された一又は複数の金属元素を含む酸
化物絶縁層を含む。よって、酸化物半導体層６２３と酸化物絶縁層６２１との界面に電荷
がトラップされることを抑制し、トランジスタ６４０の電気特性を安定化させることがで
きる。また、トランジスタ６４０は、ゲート絶縁層６２０として、膜厚の厚い（例えば、
膜厚３２５ｎｍ以上５５０ｎｍ以下）窒素を含むシリコン膜を含む。よって、トランジス
タ６４０の静電破壊を防止することが可能となる。このようなトランジスタ６４０を含む
ことで、信頼性の高い半導体装置を歩留まりよく提供することができる。
絶縁層６３１、絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４としては、絶縁性材
料を用いて、その材料に応じて、スパッタリング法、プラズマＣＶＤ法、スピンコート、
ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセッ
ト印刷等を用いて形成することができる。
なお、酸化物半導体層６２３と接する絶縁層６３１としては、酸化物半導体層６２３の構
成元素から選択された一又は複数の金属元素を含む酸化物絶縁層を適用することが好まし
い。また、絶縁層６３１上に接する絶縁層６３２としては、窒素を含むシリコン膜を設け
ることが好ましい。
層間絶縁層６３３、６３４としては、表面凹凸を低減するため平坦化絶縁層として機能す
る絶縁層が好ましい。層間絶縁層６３３、６３４としては、例えばポリイミド、アクリル
樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機
絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ－
ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等
の単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光６２２を検出することによって、被検出物の情報を
読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を
用いることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビジョン装置（テレビ、又はテレビジョン受信機とも
いう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタ
ルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機
（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体
例を図８に示す。
図８（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐
体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示する
ことが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示し
ている。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかに示す半導体装置は、表示部９００３に用いることが可能であ
り、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態
３に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ
入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図８（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、
筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示す
ることが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構
成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモ
コン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー
９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示され
る映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機
９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図８（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレ
ビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さら
にモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（
送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報
通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いること
が可能であり、テレビジョン装置、及びリモコン操作機に高い信頼性を付与することがで
きる。
図８（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キー
ボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能であ
り、コンピュータに高い信頼性を付与することができる。
図９（Ａ）及び図９（Ｂ）は２つ折り可能なタブレット型端末である。図９（Ａ）は、開
いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３
１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り
替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに
用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３
１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
また、図９（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示して
いるが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の
品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルと
してもよい。
図９（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３
３、充放電制御回路９６３４を有する。なお、図９（Ｂ）では充放電制御回路９６３４の
一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示し
ている。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図９（Ａ）及び図９（Ｂ）に示したタブレット型端末は、様々な情報（
静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表
示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機
能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することが
できる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
うことができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小
型化を図れる等の利点がある。
また、図９（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図９（Ｃ）に
ブロック図を示し説明する。図９（Ｃ）には、太陽電池９６３３、バッテリー９６３５、
ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部
９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コン
バータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図９（Ｂ）に示す充放電制御回路９６３
４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、プラズマＣＶＤ法により成膜した窒化シリコン膜の膜質の評価結果ついて
説明する。具体的には、供給ガスをシランと窒素の混合ガスとして成膜した窒化シリコン
膜と、供給ガスをシランと窒素とアンモニアの混合ガスとして成膜した窒化シリコン膜の
、ＥＳＲ測定の結果を示す。
本実施例において、ＥＳＲ測定に用いた試料の作製方法を以下に説明する。
ＥＳＲ測定には、石英基板上に厚さ３００ｎｍの窒化シリコン膜を成膜した試料１乃至試
料５を用いた。窒化シリコン膜の成膜は、石英基板をプラズマＣＶＤ装置の成膜室内に設
置し、成膜室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００
Ｗの電力を供給した。また、基板温度は３５０℃とした。なお、該プラズマＣＶＤ装置は
電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置である。試料１は、供
給ガスをシランと窒素の混合ガスとした。また、試料２乃至試料５は、供給ガスをシラン
と窒素とアンモニアの混合ガスとした。各試料における成膜条件を、以下の表１に示す。
Figure 2022079465000003
作製した試料１乃至試料５について、ＥＳＲ測定を行った。ＥＳＲ測定は以下の条件で行
った。測定温度は、－１７０℃とし、９．２ＧＨｚの高周波電力（マイクロ波パワー）は
１ｍＷとし、磁場の向きは作製した試料１乃至試料５の窒化シリコン膜の表面と平行とし
、窒化シリコン膜に含まれるＮｃセンターに由来するｇ＝２．００３に現れる信号に対応
するスピン密度の検出下限は、８．１×１０１５ｓｐｉｎｓ／ｃｍ３である。
ＥＳＲ測定の結果を図１２（Ａ）に示す。図１２（Ａ）より、供給ガスにアンモニアを含
まない試料１のＮｃセンターに由来するスピン密度は２．７×１０１７ｓｐｉｎｓ／ｃｍ
３であり、膜中欠陥の多い窒化シリコン膜であることが確認された。一方、供給ガスにア
ンモニアを含有する試料２乃至試料５では、Ｎｃセンターに由来するスピン密度が５．１
×１０１６ｓｐｉｎｓ／ｃｍ３（試料２）、５．２×１０１６ｓｐｉｎｓ／ｃｍ３（試料
３）、６．０×１０１６ｓｐｉｎｓ／ｃｍ３（試料４）、５．５×１０１６ｓｐｉｎｓ／
ｃｍ３（試料５）と、アンモニアの流量に依存せずに一様に低い値を示し、膜中欠陥の低
減された窒化シリコン膜であることが確認された。
また、ＥＳＲ測定によって得られた１次微分曲線を図１２（Ｂ）に示す。図１２（Ｂ）よ
り、ｇ値が２．００３において、試料１では膜中欠陥（Ｎｃセンター）に由来する信号が
強い強度で検出された。一方、試料２乃至試料５においては、ｇ値が２．００３における
信号強度は小さいことが確認された。
以上より、プラズマＣＶＤ法により窒化シリコン膜を成膜する際の供給ガスをシランと窒
素とアンモニアの混合ガスとすることで、膜中欠陥の低減された窒化シリコン膜を成膜可
能であることが示された。当該窒化シリコン膜をゲート絶縁層として用いることで、絶縁
耐圧の良好なゲート絶縁層を実現可能であり、該ゲート絶縁層を含むトランジスタをＥＳ
Ｄ耐性の良好なトランジスタとすることが可能であることが示唆される。
本実施例では、プラズマＣＶＤ法により成膜した窒化シリコン膜の、バリア膜としての特
性について評価を行った。図１３に評価結果を示す。評価方法としては、昇温脱離ガス分
光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を
用いた。
本実施例では、石英基板上にプラズマＣＶＤ法によって窒化シリコン膜を成膜した試料６
乃至試料８を用いて評価を行った。以下に、試料の作製方法を示す。
窒化シリコン膜の成膜は、石英基板をプラズマＣＶＤ装置の成膜室内に設置し、成膜室内
の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００Ｗの電力を供給
した。また、基板温度は３５０℃とした。なお、該プラズマＣＶＤ装置は電極面積が６０
００ｃｍ２である平行平板型のプラズマＣＶＤ装置である。
試料６は、供給ガスをシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃｃ
ｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量２０００ｓｃｃｍ）として、膜厚３００ｎｍ
の窒化シリコン膜を成膜した。
試料７は、供給ガスをシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃｃ
ｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量２０００ｓｃｃｍ）として、膜厚２７５ｎｍ
の第１の窒化シリコン膜を成膜後、同じ成膜室内において供給ガスをシランと窒素の混合
ガス（ＳｉＨ４流量２００ｓｃｃｍ：Ｎ２流量５０００ｓｃｃｍ）として、膜厚５０ｎｍ
の第２の窒化シリコン膜を成膜した。
試料８は、供給ガスをシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃｃ
ｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量２０００ｓｃｃｍ）として、膜厚２７５ｎｍ
の第１の窒化シリコン膜を成膜後、同じ成膜室内においてアンモニアの流量を低減させて
ＳｉＨ４流量２００ｓｃｃｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量１００ｓｃｃｍと
して、膜厚５０ｎｍの第２の窒化シリコン膜を成膜した。
図１３に各試料のＭ／ｚ＝２（Ｈ２）におけるＴＤＳ測定の評価結果を示す。図１３（Ａ
）は、本実施例で作製した試料６及び試料７のＭ／ｚ＝２（Ｈ２）におけるＴＤＳ測定の
評価結果であり、図１３（Ｂ）は、試料６及び試料８のＭ／ｚ＝２（Ｈ２）におけるＴＤ
Ｓ測定の評価結果である。
図１３（Ａ）及び図１３（Ｂ）より、膜中の水素濃度が多い窒化シリコン膜が単層で設け
られた試料６においては、加熱処理によって水素の放出が確認された。一方、膜中の水素
濃度が低減された窒化シリコン膜を上層に積層した試料７及び試料８では、試料６で水素
の放出が確認される４５０℃前後では水素の放出が見られず、その後さらに加熱処理を行
っても、水素の放出が極低減されていることが確認される。
従って、水素濃度の高い窒化シリコン膜に接して、水素濃度が低減された窒化シリコン膜
を上層に設けることで、水素のブロッキング効果（バリア効果）を奏することが示された
。
実施例１で示したように、供給ガスをシランと窒素とアンモニアとしてプラズマＣＶＤ法
により成膜した窒化シリコン膜は、膜中欠陥が低減された絶縁耐圧の高い膜である。よっ
て、当該膜中欠陥が低減された窒化シリコン膜に、水素濃度の低減された窒化シリコン膜
を積層させた構成は、ＥＳＤ耐性を高く維持したまま、酸化物半導体層のドナーとなりう
る水素の放出を低減することができるため、トランジスタのゲート絶縁層として好ましく
適用することができる。
３００ トランジスタ
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
４００ 基板
４０２ ゲート電極層
４０４ ゲート絶縁層
４０４ａ ゲート絶縁層
４０４ｂ ゲート絶縁層
４０４ｃ ゲート絶縁層
４０６ 酸化物絶縁層
４０８ 酸化物半導体層
４０８ａ 酸化物半導体層
４０８ｂ 酸化物半導体層
４１０ａ ソース電極層
４１０ｂ ドレイン電極層
４１２ 酸化物絶縁層
４１４ 保護絶縁層
４１４ａ 保護絶縁層
４１４ｂ 保護絶縁層
５００ 基板
５０２ ゲート絶縁層
５０４ 層間絶縁層
５０５ カラーフィルタ層
５０６ 絶縁層
５０７ 隔壁
５１０ トランジスタ
５１１ａ ゲート電極層
５１１ｂ ゲート電極層
５１２ 酸化物絶縁層
５１３ａ 導電層
５１３ｂ 導電層
５１４ 酸化物半導体層
５２０ 容量素子
５２１ａ 導電層
５２１ｂ 導電層
５２２ 酸化物絶縁層
５２３ 導電層
５２４ 絶縁層
５２５ 絶縁層
５２６ 酸化物半導体層
５３０ 配線層交差部
５３３ 導電層
５４０ 発光素子
５４１ 電極層
５４２ 電界発光層
５４３ 電極層
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６２０ ゲート絶縁層
６２１ 酸化物絶縁層
６２２ 光
６２３ 酸化物半導体層
６３１ 絶縁層
６３２ 絶縁層
６３３ 層間絶縁層
６３４ 層間絶縁層
６４０ トランジスタ
６４１ａ 電極層
６４１ｂ 電極層
６４２ 電極層
６４３ 導電層
６４５ 導電層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ａ ゲート絶縁層
４０２０ｂ 酸化物絶縁層
４０２１ 絶縁層
４０３０ 酸化物絶縁層
４０３１ 電極層
４０３２ 保護絶縁層
４０３３ 絶縁層
４０３４ 電極層
４０３５ スペーサ
４０３８ 絶縁層
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (6)

  1. 基板上のゲート電極層と、
    前記ゲート電極層上の第１の窒化シリコン膜と、
    前記第１の窒化シリコン膜上の第１の酸化物層と、
    前記第１の酸化物層上の第２の酸化物層と、
    前記第２の酸化物層上の第３の酸化物層と、
    前記第３の酸化物層上の、ソース電極層又はドレイン電極層と、
    前記ソース電極層上及び前記ドレイン電極層上の、第４の酸化物層と、
    前記第４の酸化物層上の第２の窒化シリコン膜と、を有し、
    前記第４の酸化物層は、前記ソース電極層と前記ドレイン電極層との間において、前記第３の酸化物層と接する領域を有し、
    前記第２の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ＞Ｇａであり、
    前記第３の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ≦Ｇａであり、
    前記第２の酸化物層は、ナノ結晶によって構成され、
    前記第３の酸化物層は、ｃ軸配向した結晶と、ナノ結晶とによって構成される、半導体装置。
  2. 基板上のゲート電極層と、
    前記ゲート電極層上の第１の窒化シリコン膜と、
    前記第１の窒化シリコン膜上の第１の酸化物層と、
    前記第１の酸化物層上の第２の酸化物層と、
    前記第２の酸化物層上の第３の酸化物層と、
    前記第３の酸化物層上の、ソース電極層又はドレイン電極層と、
    前記ソース電極層上及び前記ドレイン電極層上の、第４の酸化物層と、
    前記第４の酸化物層上の第２の窒化シリコン膜と、を有し、
    前記第４の酸化物層は、前記ソース電極層と前記ドレイン電極層との間において、前記第３の酸化物層と接する領域を有し、
    前記第２の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ＞Ｇａであり、
    前記第３の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ≦Ｇａであり、
    前記第２の酸化物層は、ナノ結晶を有し、ｃ軸配向した結晶を有さず、
    前記第３の酸化物層は、ｃ軸配向した結晶を有する、半導体装置。
  3. 基板上のゲート電極層と、
    前記ゲート電極層上の第１の窒化シリコン膜と、
    前記第１の窒化シリコン膜上の第１の酸化物層と、
    前記第１の酸化物層上の第２の酸化物層と、
    前記第２の酸化物層上の第３の酸化物層と、
    前記第３の酸化物層上の、ソース電極層又はドレイン電極層と、
    前記ソース電極層上及び前記ドレイン電極層上の、第４の酸化物層と、
    前記第４の酸化物層上の第２の窒化シリコン膜と、を有し、
    前記第４の酸化物層は、前記ソース電極層と前記ドレイン電極層との間において、前記第３の酸化物層と接する領域を有し、
    前記第２の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ＞Ｇａであり、
    前記第３の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ≦Ｇａであり、
    前記第２の酸化物層は、ナノ結晶を有し、
    前記第３の酸化物層は、前記第２の酸化物層よりも結晶性が高く、ｃ軸配向した結晶を有する、半導体装置。
  4. 基板上のゲート電極層と、
    前記ゲート電極層上の第１の窒化シリコン膜と、
    前記第１の窒化シリコン膜上の第１の酸化物層と、
    前記第１の酸化物層上の第２の酸化物層と、
    前記第２の酸化物層上の第３の酸化物層と、
    前記第３の酸化物層上の、ソース電極層又はドレイン電極層と、
    前記ソース電極層上及び前記ドレイン電極層上の、第４の酸化物層と、
    前記第４の酸化物層上の第２の窒化シリコン膜と、を有し、
    前記第４の酸化物層は、前記ソース電極層と前記ドレイン電極層との間において、前記第３の酸化物層と接する領域を有し、
    前記第２の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ＞Ｇａであり、
    前記第３の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ≦Ｇａであり、
    前記第２の酸化物層は、ナノ結晶を有し、
    前記第３の酸化物層は、前記第２の酸化物層よりも原子配列の規則性が高く、ｃ軸配向した結晶を有する、半導体装置。
  5. 基板上のゲート電極層と、
    前記ゲート電極層上の第１の窒化シリコン膜と、
    前記第１の窒化シリコン膜上の第１の酸化物層と、
    前記第１の酸化物層上の第２の酸化物層と、
    前記第２の酸化物層上の第３の酸化物層と、
    前記第３の酸化物層上の、ソース電極層又はドレイン電極層と、
    前記ソース電極層上及び前記ドレイン電極層上の、第４の酸化物層と、
    前記第４の酸化物層上の第２の窒化シリコン膜と、を有し、
    前記第４の酸化物層は、前記ソース電極層と前記ドレイン電極層との間において、前記第３の酸化物層と接する領域を有し、
    前記第２の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ＞Ｇａであり、
    前記第３の酸化物層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、かつＩｎとＧａの含有率はＩｎ≦Ｇａであり、
    前記第２の酸化物層は、ナノ結晶を有し、
    前記第３の酸化物層は、前記第２の酸化物層よりも欠陥準位密度が低く、ｃ軸配向した結晶を有する、半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記ナノ結晶は、１ｎｍ以上１０ｎｍ未満の大きさの結晶である、半導体装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6151806A (en) * 1996-07-23 2000-11-28 Artemis Innovations Inc. Grinding footwear apparatus including plate with braking surfaces
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9287411B2 (en) 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
KR20160091968A (ko) * 2013-11-29 2016-08-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치를 제작하는 방법, 및 표시 장치
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102293486B1 (ko) * 2015-03-12 2021-08-26 주성엔지니어링(주) 박막 트랜지스터 기판 및 그 제조방법
KR102293488B1 (ko) * 2015-03-12 2021-08-26 주성엔지니어링(주) 박막 트랜지스터 기판 및 그 제조방법
CN104916703B (zh) * 2015-05-07 2018-07-31 京东方科技集团股份有限公司 一种氧化物薄膜晶体管、阵列基板和显示装置
JP6584196B2 (ja) * 2015-07-31 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
JP6611521B2 (ja) * 2015-08-25 2019-11-27 三菱電機株式会社 薄膜トランジスタ及びアレイ基板
JP2017123427A (ja) * 2016-01-08 2017-07-13 株式会社ジャパンディスプレイ 薄膜トランジスタ
WO2017216682A1 (ja) * 2016-06-17 2017-12-21 株式会社半導体エネルギー研究所 スパッタリング装置およびトランジスタ
JP6783573B2 (ja) * 2016-07-22 2020-11-11 株式会社ジャパンディスプレイ 表示装置
US11387330B2 (en) 2018-03-12 2022-07-12 Semiconductor Energy Laboratory Co., Ltd. Metal oxide and transistor including metal oxide
JP2020053475A (ja) 2018-09-25 2020-04-02 株式会社ジャパンディスプレイ 薄膜トランジスタ及び表示装置
CN111244119A (zh) * 2019-12-13 2020-06-05 京东方科技集团股份有限公司 一种探测基板、其制作方法及平板探测器
JP2021141197A (ja) 2020-03-05 2021-09-16 株式会社ジャパンディスプレイ 半導体装置、および表示装置
JP2022031020A (ja) 2020-08-07 2022-02-18 株式会社ジャパンディスプレイ 表示装置
US20220254897A1 (en) * 2021-02-09 2022-08-11 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-graded gate dielectric and methods for forming the same
JP2022150881A (ja) 2021-03-26 2022-10-07 株式会社ジャパンディスプレイ 表示装置
US11764304B2 (en) 2021-07-28 2023-09-19 Powerchip Semiconductor Manufacturing Corporation Semiconductor device and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110062436A1 (en) * 2009-09-16 2011-03-17 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
JP2011086927A (ja) * 2009-09-16 2011-04-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011091375A (ja) * 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置
JP2011119718A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011135064A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 積層酸化物材料、半導体装置、および半導体装置の作製方法

Family Cites Families (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0727900B2 (ja) * 1988-06-28 1995-03-29 松下電器産業株式会社 半導体装置の製造方法
JP2885458B2 (ja) * 1990-02-27 1999-04-26 株式会社東芝 薄膜トランジスタ
FR2667475B1 (fr) * 1990-09-28 1992-10-30 Thomson Consumer Electronics Procede de mesure du bruit dans une image video active et dispositif pour la mise en óoeuvre du procede.
JPH04326052A (ja) * 1991-04-26 1992-11-16 Oki Electric Ind Co Ltd シリコン窒化膜の膜質評価方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06132302A (ja) * 1992-10-21 1994-05-13 Toshiba Corp 薄膜トランジスタの製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH11163368A (ja) * 1997-09-25 1999-06-18 Toshiba Corp 導電膜付き基板及びその製造方法
TW381187B (en) 1997-09-25 2000-02-01 Toshiba Corp Substrate with conductive films and manufacturing method thereof
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000332012A (ja) * 1999-05-19 2000-11-30 Sony Corp シリコン窒化膜の成膜方法
JP2000340562A (ja) * 1999-05-31 2000-12-08 Hitachi Ltd 半導体装置及びその製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6603168B1 (en) * 2000-04-20 2003-08-05 Agere Systems Inc. Vertical DRAM device with channel access transistor and stacked storage capacitor and associated method
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002353222A (ja) * 2001-05-29 2002-12-06 Sharp Corp 金属配線、それを備えた薄膜トランジスタおよび表示装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4189549B2 (ja) * 2002-11-29 2008-12-03 独立行政法人科学技術振興機構 情報記憶素子及びその製造方法並びにメモリアレイ
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7525122B2 (en) * 2005-06-29 2009-04-28 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4873528B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007046169A1 (ja) * 2005-10-20 2007-04-26 Sharp Kabushiki Kaisha 半導体装置、薄膜トランジスタ及びそれらの製造方法
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101326134B1 (ko) * 2007-02-07 2013-11-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
WO2008139669A1 (ja) * 2007-05-14 2008-11-20 Sharp Kabushiki Kaisha 薄膜トランジスタの製造方法及び薄膜トランジスタ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5361249B2 (ja) * 2007-05-31 2013-12-04 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009060009A (ja) * 2007-09-03 2009-03-19 Sharp Corp 結晶質半導体膜の製造方法およびアクティブマトリクス基板の製造方法
JP2009130209A (ja) * 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
TWI570937B (zh) * 2008-07-31 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) * 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP4923069B2 (ja) * 2009-01-14 2012-04-25 三菱電機株式会社 薄膜トランジスタ基板、及び半導体装置
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
WO2010098101A1 (ja) * 2009-02-27 2010-09-02 株式会社アルバック トランジスタ、トランジスタの製造方法及びその製造装置
TWI535023B (zh) * 2009-04-16 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8030173B2 (en) * 2009-05-29 2011-10-04 Freescale Semiconductor, Inc. Silicon nitride hardstop encapsulation layer for STI region
KR101600887B1 (ko) * 2009-07-06 2016-03-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011037008A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film and method for manufacturing semiconductor device
WO2011048968A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120106766A (ko) * 2009-11-20 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102640292B (zh) 2009-11-27 2015-11-25 株式会社半导体能源研究所 半导体装置和及其制造方法
KR102068463B1 (ko) * 2009-11-28 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
WO2011105183A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor element and deposition apparatus
JP2011181596A (ja) 2010-02-26 2011-09-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR101132119B1 (ko) 2010-03-10 2012-04-05 삼성모바일디스플레이주식회사 액정표시장치 어레이 기판 및 그 제조방법
KR20130014562A (ko) 2010-04-02 2013-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8653514B2 (en) * 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
DE112011101410B4 (de) * 2010-04-23 2018-03-01 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9490368B2 (en) * 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
WO2011155295A1 (en) * 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
KR101346874B1 (ko) * 2010-08-30 2014-01-02 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20120064665A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR102295737B1 (ko) 2012-05-10 2021-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110062436A1 (en) * 2009-09-16 2011-03-17 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
JP2011086927A (ja) * 2009-09-16 2011-04-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011091375A (ja) * 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置
JP2011119718A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011135064A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 積層酸化物材料、半導体装置、および半導体装置の作製方法

Also Published As

Publication number Publication date
TW202318673A (zh) 2023-05-01
JP2017126794A (ja) 2017-07-20
TWI698999B (zh) 2020-07-11
TW202143493A (zh) 2021-11-16
KR20150018557A (ko) 2015-02-23
KR20230104756A (ko) 2023-07-10
TWI740552B (zh) 2021-09-21
US9711652B2 (en) 2017-07-18
US20130299819A1 (en) 2013-11-14
KR102222438B1 (ko) 2021-03-04
US9966475B2 (en) 2018-05-08
KR102173074B1 (ko) 2020-11-02
US20170288063A1 (en) 2017-10-05
JP2018201047A (ja) 2018-12-20
KR20220044375A (ko) 2022-04-07
TW202042402A (zh) 2020-11-16
WO2013168624A1 (en) 2013-11-14
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