JP2022031020A - 表示装置 - Google Patents

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Abstract

【課題】表示装置の信頼性を向上させることを目的の一つとする。【解決手段】表示装置は、基板と、発光素子と、第１トランジスタと、第２トランジスタと、を含み、第１トランジスタは、基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられた第１絶縁膜と、第１絶縁膜上に設けられ、第１ゲート電極と重畳する領域を有する第１酸化物半導体層と、第１酸化物半導体層上に設けられた第２絶縁膜と、第２絶縁膜上に設けられた第１導電層と、を含み、第２トランジスタは、基板上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第２酸化物半導体層と、第１酸化物半導体層及び第２酸化物半導体層上に設けられ、第１絶縁膜の膜厚よりも小さい膜厚を有する第２絶縁膜と、第２絶縁膜上に設けられ、第２酸化物半導体層と重畳する領域を有する第２ゲート電極と、を含む。【選択図】図３

Description

本発明の一実施形態は、表示装置に関する。特に、表示装置の画素の構成に関する。
有機エレクトロルミネッセンス（以下、有機ＥＬと呼ぶ。）表示装置は、高視野角、高速応答、シートディスプレイとして使用可能などの利点から研究が盛んに行われている。有機ＥＬ表示装置は、各画素に発光素子が設けられ、個別に発光を制御することで画像を表示する。発光素子は、一方をアノード、他方をカソードとして区別される一対の電極間に有機ＥＬ材料を含む層（以下、「発光層」ともいう）を挟んだ構造を有している。発光層に、カソードから電子が注入され、アノードから正孔が注入されると、電子と正孔が再結合する。これにより放出される余剰なエネルギーによって発光層中の発光分子が励起し、その後脱励起することによって発光する。
近年、有機ＥＬ表示装置を構成する半導体層として、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＯＳ）が注目されている。酸化物半導体層を用いたトランジスタは、オフリーク電流が低く、低周波数駆動が可能であるため低消費電力の表示装置への応用が期待されている。特に、自発光型である有機ＥＬ表示装置に、酸化物半導体層を用いたトランジスタを適用することで消費電力の削減効果が大きい。
特開２０１３－２５４９５０号公報
酸化物半導体層を用いたトランジスタは、経時的に閾値電圧が変化してしまうなどの信頼性が低い点が課題である。酸化物半導体層を用いたトランジスタをボトムゲート構造又はデュアルゲート構造で形成する場合には、充分な信頼性を確保することが困難である。
上記問題に鑑み、本発明の一実施形態では、表示装置の信頼性を向上させることを目的の一つとする。
本発明の一実施形態に係る表示装置は、基板と、発光素子と、駆動電源線から発光素子に流す電流値を制御する第１トランジスタと、発光素子の発光輝度に対応する電圧を第１トランジスタの第１ゲート電極に書き込む第２トランジスタと、を含み、第１トランジスタは、基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられた第１絶縁膜と、第１絶縁膜上に設けられ、第１ゲート電極と重畳する領域を有する第１酸化物半導体層と、第１酸化物半導体層上に設けられた第２絶縁膜と、第２絶縁膜上に設けられた第１導電層と、を含み、第２トランジスタは、基板上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第２酸化物半導体層と、第１酸化物半導体層及び第２酸化物半導体層上に設けられ、第１絶縁膜の膜厚よりも小さい膜厚を有する第２絶縁膜と、第２絶縁膜上に設けられ、第２酸化物半導体層と重畳する領域を有する第２ゲート電極と、を含み、第１導電層は、発光素子と電気的に接続される。
本発明の一実施形態に係る表示装置は、基板と、発光素子と、駆動電源線から発光素子に流す電流値を制御する第１トランジスタと、発光素子の発光輝度に対応する電圧を第１トランジスタの第１ゲート電極に書き込む第２トランジスタと、を含み、第１トランジスタは、基板上に設けられた第１ゲート電極と、第１ゲート電極上に設けられた第１絶縁膜と、第１絶縁膜上に設けられ、第１ゲート電極と重畳する領域を有する第１酸化物半導体層と、を含み、第２トランジスタは、基板上に設けられた第１絶縁膜と、第１絶縁膜上に設けられた第２酸化物半導体層と、第１酸化物半導体層及び第２酸化物半導体層上に設けられ、第１絶縁膜の膜厚よりも小さい膜厚を有する第２絶縁膜と、第２絶縁膜上に設けられ、第２酸化物半導体層と重畳する領域を有する第２ゲート電極と、を含み、第１酸化物半導体層は、第１チャネル領域と、第１チャネル領域を挟んで設けられた低濃度不純物領域と、低濃度不純物領域に隣接して設けられた第１高濃度不純物領域とを有し、第２酸化物半導体層は、第２チャネル領域と、第２チャネル領域を挟んで設けられた第２高濃度不純物領域と、を有する。
本発明の一実施形態に係る表示装置の構成を説明する平面図である。 本発明の一実施形態に係る表示装置が有する画素の等価回路図である。 本発明の一実施形態に係る表示装置の画素の断面構造を説明する図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の画素の断面構造を説明する図である。 本発明の一実施形態に係る表示装置が有する画素の等価回路図である。 本発明の一実施形態に係る表示装置の画素の断面構造を説明する図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の製造方法を説明する断面図である。 本発明の一実施形態に係る表示装置の画素の断面構造を説明する図である。 本発明の一実施形態に係る表示装置が有する画素の等価回路図である。 図１６に示す画素回路のタイミングチャートである。 本発明の一実施形態に係る表示装置が有する画素の等価回路図である。 図１８に示す画素回路のタイミングチャートである。 実施例に係るトランジスタの断面構造を説明する図である。 デュアルゲート型ボトムゲート駆動のトランジスタのＩｄ－Ｖｇ特性を示す図である。 デュアルゲート型トップゲート駆動のＩｄ－Ｖｇ特性を示す図である。 トップゲート型のＩｄ－Ｖｇ特性を示す図である。 デュアルゲート型トップゲート駆動のトランジスタの定電流ストレス試験の結果を示す図である。 デュアルゲート型ボトムゲート駆動のトランジスタの定電流ストレス試験の結果を示す図である。
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面に関して、説明をより明確にするため、実際の態様に比べて各部の幅、厚さ、形状等を模式的に表す場合があるが、それら模式的な図は一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して説明したものと同一又は類似の要素には、同一の符号を付して、重複する説明を省略することがある。
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
なお、本明細書中において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。本明細書中では、側面視において、後述する第１基板から画素電極に向かう方向を「上」と定義し、その逆の方向を「下」と定義する。本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
本発明の一実施形態に係る表示装置１００について、図１～図９を参照して説明する。
本発明の一実施形態に係る表示装置の構成を説明する平面図である。図１に示すように、表示装置１００は、基板１０１上に設けられた表示領域１０２及び周辺領域１０９を含む。
表示領域１０２は、マトリクス状に配列された複数の画素１０３を有する。複数の画素１０３の各々は、複数のトランジスタ及び発光素子を有する。
周辺領域１０９は、表示領域１０２を囲むように設けられる。なお、周辺領域１０９とは、基板１０１において、表示領域１０２から基板１０１の端部までの領域をいう。別言すれば、周辺領域１０９は、基板１０１上で表示領域１０２が設けられる以外の領域（すなわち、表示領域１０２の外側の領域）をいうものとする。周辺領域１０９は、ゲート駆動回路１０４＿１、１０４＿２と、複数の端子１０６を含む端子部１０７と、ドライバＩＣ１０５と、を有する。ゲート駆動回路１０４＿１、１０４＿２は、表示領域１０２を挟むように設けられている。ドライバＩＣ１０５は、複数の端子１０６と接続されており、複数の端子１０６は、フレキシブルプリント回路１０８と接続されている。図１においては、ドライバＩＣ１０５にソース駆動回路が組み込まれている例を示すが、この形態に限定されず、基板１０１上にドライバＩＣ１０５とは別に、ソース駆動回路が設けられていてもよい。また、ドライバＩＣ１０５は、ＩＣチップのような形態で基板１０１に配置されている例を示すが、この形態に限定されず、フレキシブルプリント回路１０８に配置されてもよい。
ドライバＩＣ１０５は、ゲート駆動回路１０４＿１、１０４＿２と、複数の映像信号線ＶＬと接続される。ゲート駆動回路１０４＿１又はゲート駆動回路１０４＿２は、書込制御走査線Ｓｇを介して画素１０３と接続される。複数の書込制御走査線Ｓｇのうち、例えば、奇数行の書込制御走査線Ｓｇは、ゲート駆動回路１０４＿１と接続され、偶数行の書込制御走査線Ｓｇは、ゲート駆動回路１０４＿２と接続される。映像信号線ＶＬは、画素１０３と接続される。表示領域１０２には、ドライバＩＣ１０５からゲート駆動回路１０４＿１、１０４＿２と、書込制御走査線Ｓｇとを介して、各画素１０３を選択する制御信号ＳＧが与えられる。また、表示領域１０２には、ドライバＩＣ１０５から映像信号線ＶＬを介して、映像信号Ｖｓｉｇが与えられる。これらの信号により、画素１０３が有するトランジスタを駆動させて、表示領域１０２に映像信号Ｖｓｉｇに応じた画像表示を行うことができる。なお、画素１０３に接続された高電位電源ＳＬａ及び低電位電源電極ＳＬｂはそれぞれ、異なる端子１０６に接続される。
基板１０１として、ガラス基板又は可撓性を有するプラスチック基板を用いる。基板１０１として、可撓性を有するプラスチック基板を用いる場合には、表示領域１０２と端子部１０７との間の領域を折り曲げることができる。これにより、表示装置１００の狭額縁化を図ることができる。
＜等価回路図＞
図２は、本発明の一実施形態に係る表示装置１００が有する画素１０３の等価回路図である。表示装置１００は、高電位電源ＳＬａ、低電位電源電極ＳＬｂ、書込制御走査線Ｓｇ、及び映像信号線ＶＬを有している。高電位電源ＳＬａは、高電位電源Ｐｖｄｄが与えられ、低電位電源電極ＳＬｂは、低電位電源Ｐｖｓｓが与えられる。書込制御走査線Ｓｇは、ゲート駆動回路１０４＿１、１０４＿２に接続され、映像信号線ＶＬは、ドライバＩＣ１０５に接続される。
各画素１０３は、少なくとも駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ、及び発光素子ＯＬＥＤを有する。発光素子ＯＬＥＤのアノード（画素電極ともいう）には、駆動トランジスタＤＲＴを介して高電位電源Ｐｖｄｄが与えられ、カソード（共通電極ともいう）には、低電位電源Ｐｖｓｓが与えられる。駆動トランジスタＤＲＴは、高電位電源ＳＬａと低電位電源電極ＳＬｂとの間で、発光素子ＯＬＥＤと直列に接続されている。駆動トランジスタＤＲＴは、ゲート－ソース間電圧に応じて発光素子ＯＬＥＤに流れる電流値を制御する電流制御素子として機能する。書込トランジスタＳＳＴは、２ノード間の導通又は非導通を選択するスイッチング素子として機能し、発光素子ＯＬＥＤの発光輝度に対応する電圧を書き込む。駆動トランジスタＤＲＴのゲート－ソース間には保持容量Ｃｓが設けられてもよい。保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート－ソース間電圧を一定期間保持する。
書込トランジスタＳＳＴは、第１端子、第２端子、及び制御端子を有している。駆動トランジスタＤＲＴは、第１端子、第２端子、第１制御端子、及び第２制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、第１制御端子を第１ゲート電極、及び第２制御端子を第２ゲート電極として説明する。
書込トランジスタＳＳＴは、第１ゲート電極及び第２ゲート電極が、書込制御走査線Ｓｇに接続され、ソース電極が映像信号線ＶＬに接続され、ドレイン電極が駆動トランジスタＤＲＴの第１ゲート電極に接続される。駆動トランジスタＤＲＴにおいて、ドレイン電極が高電位電源ＳＬａに接続され、ソース電極が第２ゲート電極及び発光素子ＯＬＥＤの一方の電極（ここではアノード）に接続されている。発光素子ＯＬＥＤの他方の電極（ここではカソード）は、低電位電源電極ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子ＯＬＥＤに出力する。
表示装置１００を構成するトランジスタの半導体層として、例えば、アモルファスシリコン、低温ポリシリコン、又は酸化物半導体を用いる。ここで、酸化物半導体層を用いたトランジスタは、オフリーク電流が低く、低周波駆動が可能であるため、低消費電力の表示装置１００を実現できる。また、酸化物半導体層を用いたトランジスタは、低温ポリシリコン層を有するトランジスタと比較して、キンク効果が観測されないため飽和特性が良好である。本実施形態では、表示装置１００を構成するトランジスタの半導体層として、酸化物半導体層を用いる場合について説明する。
酸化物半導体層を用いたトランジスタは、経時的に閾値電圧が変化するなどの信頼性が低い点が課題である。例えば、酸化物半導体層を用いたトランジスタのオン電流を大きくするために、デュアルゲート構造で書込トランジスタ及び駆動トランジスタを形成する場合、駆動トランジスタには酸化物半導体層へ加わる電圧がかかりやすくなり、駆動トランジスタに大量の電流が流れてしまう。これにより、酸化物半導体層に熱劣化が生じて、駆動トランジスタの信頼性が低下する。
酸化物半導体層を用いたトランジスタを、トップゲート構造で形成する場合に、ゲート絶縁膜の膜厚を１００ｎｍ以上２００ｎｍ以下と薄く形成することで、オン電流を大きくすることができ、サブスレッショルドスウィング値（以下、Ｓ値という）を小さくできる。したがって、トップゲート構造のトランジスタを書込トランジスタとして用いる場合には、Ｓ値が小さいことによりスイッチング特性が良好になるという効果が得られる。一方で、トップゲート構造のトランジスタを駆動トランジスタとして用いる場合には、電流駆動となるため、Ｓ値が小さいことにより電流変化が大きくなってしまうという問題が生じる。特に、微小な電流で制御する必要がある低階調領域において、駆動トランジスタの電流変化が大きくなることで、細かく階調を制御することができなくなる。これにより、表示領域１０２において、表示ムラが発生しやすいという問題が生じる。
また、酸化物半導体層を用いたトランジスタを、ボトムゲート構造で形成する場合に、ゲート絶縁膜の膜厚を厚くすることで、酸化物半導体層へ加わる電圧がかかりにくくなるため、トランジスタに流れる電流量を低減できる。したがって、ゲート絶縁膜の膜厚が厚いボトムゲート構造のトランジスタを、駆動トランジスタとして用いる場合には、酸化物半導体層への熱劣化が抑制されて、トランジスタの信頼性が向上する。一方で、ゲート絶縁膜の膜厚が厚いボトムゲート構造のトランジスタを書込トランジスタとして用いる場合には、膜厚が厚いゲート絶縁膜に起因して、書込トランジスタのオン電流Ｉｏｎが低下してしまう傾向がある。
したがって、酸化物半導体層を用いたトランジスタを表示装置に適用する場合、求められる機能に応じて、異なる特性及び構造を有するトランジスタを設けることが好ましい。例えば、書込トランジスタには、スイッチング特性が良好で、オン電流が高いトランジスタを設け、駆動トランジスタには、書込トランジスタのスイッチング特性よりも低く、熱劣化が抑制されて、信頼性が高いトランジスタを設けることが好ましい。
そこで、本発明の一実施形態に係る表示装置１００は、スイッチング機能を有する書込トランジスタＳＳＴ及びゲート駆動回路１０４＿１、１０４＿２を構成するトランジスタは、トップゲート駆動又はデュアルゲート駆動とし、電流制御機能を有する駆動トランジスタは、ボトムゲート駆動とする。なお、本明細書等において、トップゲート駆動とは、酸化物半導体層の上方に配置されたゲート電極によって、オンオフが制御されるものである。トップゲート駆動のトランジスタとして、酸化物半導体層の上方に配置されたゲート電極で構成されるトップゲート構造であってもよいし、酸化物半導体層の上方及び下方のそれぞれに配置されたゲート電極で構成されるデュアルゲート構造であってもよい。また、本明細書等において、ボトムゲート駆動とは、酸化物半導体層の下方に配置されたゲート電極によって、オンオフが制御されるものである。ボトムゲート駆動のトランジスタとして、酸化物半導体層の下方に配置されたゲート電極で構成されるボトムゲート構造であってもよいし、酸化物半導体層の上方及び下方のそれぞれに配置されたゲート電極で構成されるデュアルゲート構造であってもよい。また、本明細書において、デュアルゲート駆動とは、酸化物半導体層の上下に配置されたゲート電極に、同じ制御信号を入力することによって、オンオフが制御されるものである。
＜画素の断面構造＞
図３は、本発明の一実施形態に係る表示装置１００の画素１０３の断面構造を説明する図である。図３に示すように、基板１０１上に下地膜２０２を介してトランジスタ２１０及びトランジスタ２２０が設けられている。トランジスタ２１０は、発光素子２３０と接続されている。ここで、トランジスタ２１０は、駆動トランジスタＤＲＴに対応し、トランジスタ２２０は、書込トランジスタＳＳＴに対応し、発光素子２３０は、発光素子ＯＬＥＤに対応する。
駆動トランジスタＤＲＴとして機能するトランジスタ２１０は、デュアルゲート構造である。トランジスタ２１０は、導電層２０４＿１と、導電層２０４＿１上に設けられた絶縁膜２０６と、絶縁膜２０６上に設けられた酸化物半導体層２０８＿１と、酸化物半導体層２０８＿１上に設けられた絶縁膜２１２と、絶縁膜２１２上に設けられた導電層２１４＿１と、を少なくとも有する。ここで、トランジスタ２１０のスイッチングを制御する第１制御端子は、導電層２０４＿１である。そのため、トランジスタ２１０は、ボトムゲート駆動である。また、導電層２０４＿１は、酸化物半導体層２０８の裏面に光が照射されることを抑制するための遮光層としても機能する。第２制御端子は、導電層２１４＿１である。ここで、酸化物半導体層２０８＿１は、チャネル領域２０８ａと、高濃度不純物領域２０８ｂ、２０８ｃと、を有する。高濃度不純物領域２０８ｂ、２０８ｃは、チャネル領域２０８ａを間に挟んで設けられる。ここで、チャネル領域２０８ａは、導電層２０４＿１と重畳する。絶縁膜２０６は、トランジスタ２１０のゲート絶縁膜として機能する。酸化物半導体層２０８＿１上には、絶縁膜２１６が設けられる。絶縁膜２１６は、層間絶縁膜として機能する。絶縁膜２１６上には、ソース電極又はドレイン電極２１８＿１、２１８＿２が設けられている。ソース電極又はドレイン電極２１８＿１は、絶縁膜２１２、２１６に設けられたコンタクトホールを介して、高濃度不純物領域２０８ｂと接続されている。ソース電極又はドレイン電極２１８＿２は、高濃度不純物領域２０８ｃと導電層２１４＿１に接続されている。導電層２１４＿１は、ソース電極又はドレイン電極２１８＿２を介して、発光素子ＯＬＥＤの画素電極２２６と接続される。図示しないが、導電層２０４＿１は、ソース電極又はドレイン電極２１８＿３、２１８＿４のいずれか一方と電気的に接続されている。導電層２１４＿１の接続は、図３に示す態様の他、例えば固定電位に接続されても良い。固定電位の一例としては、発光素子ＯＬＥＤの駆動電源である高電位電源Ｐｖｄｄ、又は低電位電源Ｐｖｓｓ等である。
書込トランジスタＳＳＴとして機能するトランジスタ２２０は、デュアルゲート構造である。トランジスタ２２０は、導電層２０４＿２と、導電層２０４＿２上に設けられた絶縁膜２０６と、絶縁膜２０６上に設けられた酸化物半導体層２０８＿２と、酸化物半導体層２０８＿２上に設けられた絶縁膜２１２と、絶縁膜２１２上に設けられた導電層２１４＿２と、を少なくとも有する。ここで、トランジスタ２２０のスイッチングを制御する第１制御端子は、導電層２０４＿２及び導電層２１４＿２である。そのため、トランジスタ２２０は、デュアルゲート駆動である。また、導電層２０４＿１は、酸化物半導体層２０８の裏面に光が照射されることを抑制するための遮光層としても機能する。絶縁膜２０６及び絶縁膜２１２は、ゲート絶縁膜として機能する。酸化物半導体層２０８＿２は、チャネル領域２０８ｆと、高濃度不純物領域２０８ｇ、２０８ｈとを有する。高濃度不純物領域２０８ｇ、２０８ｈは、チャネル領域２０８ｆを間に挟んで設けられる。ここで、チャネル領域２０８ｆは、導電層２１４＿２と重畳する。導電層２１４＿２上には、絶縁膜２１６が設けられている。絶縁膜２１６上には、ソース電極又はドレイン電極２１８＿３、２１８＿４が設けられている。ソース電極又はドレイン電極２１８＿３、２１８＿４は、絶縁膜２１２、２１６に設けられたコンタクトホールを介して、高濃度不純物領域２０８ｇ、２０８ｈと接続されている。
本実施形態では、表示装置１００において、同一基板上に、書込トランジスタＳＳＴとしてデュアルゲート構造を有するデュアルゲート駆動のトランジスタを設け、駆動トランジスタＤＲＴとしてデュアルゲート構造を有するボトムゲート駆動のトランジスタを設けている。このとき、酸化物半導体層２０８＿１、２０８＿２を上下で挟む絶縁膜２０６、２１２のうち、書込トランジスタＳＳＴにおいては、絶縁膜２１２及び絶縁膜２０６の双方をゲート絶縁膜として機能させ、駆動トランジスタＤＲＴにおいては、絶縁膜２０６をゲート絶縁膜として機能させる。絶縁膜２１２の膜厚は、絶縁膜２０６の膜厚よりも小さい。そのため、書込トランジスタＳＳＴと、駆動トランジスタＤＲＴとで、ゲート絶縁膜の厚さを異ならせることができる。書込トランジスタＳＳＴはデュアルゲート駆動として構成されるが、しきい値電圧は、薄い絶縁膜２１２を介して設けられた導電層２１４＿２による印加電圧が支配的となる。
書込トランジスタＳＳＴのゲート絶縁膜は、駆動トランジスタＤＲＴのゲート絶縁膜と比較して薄くできるため、酸化物半導体層２０８＿２に電界が加わりやすくなり、オン電流を大きくすることができる。また、書込トランジスタＳＳＴでは、導電層２１４＿２をマスクとして、酸化物半導体層２０８＿２に不純物元素が添加されるため、チャネル長Ｌを短くすることができる。本発明の一実施形態において、書込トランジスタＳＳＴ及び駆動トランジスタＤＲＴのチャネル長Ｌを、例えば、１．５μｍ以上４．０μｍ以下とすることができる。これにより、書込トランジスタＳＳＴのＳ値を小さくすることができるため、書込トランジスタＳＳＴのスイッチング特性が向上する。一方で、駆動トランジスタＤＲＴのゲート絶縁膜は、書込トランジスタＳＳＴのゲート絶縁膜と比較して厚くできるため、酸化物半導体層２０８＿１に電界が加わりにくくなり、駆動トランジスタＤＲＴのオン電流を小さくすることができる。また、駆動トランジスタＤＲＴのＳ値を大きくできるため、微小な電流で制御される低階調領域において電流変化を小さくでき、細かく階調を制御することができる。これにより、表示領域１０２において、表示ムラが発生することを抑制することができる。さらに、駆動トランジスタＤＲＴに大量の電流が流れ続けることを抑制できるため、熱劣化に伴う信頼性の低下を抑制することができる。
駆動トランジスタＤＲＴにおいて、導電層２１４＿１と、高濃度不純物領域２０８ｃとが、ソース電極又はドレイン電極２１８＿２を介して接続されている。導電層２１４＿１は、ソース電極又はドレイン電極２１８＿２を介して、発光素子ＯＬＥＤの画素電極２２６と接続されている。これにより、駆動トランジスタＤＲＴのソース側の信号を安定化させることができる。そのため、表示領域１０２において、表示ムラが発生することを抑制することができる。
なお、書込トランジスタＳＳＴと同様の構成のトランジスタ２２０を、ゲート駆動回路１０４＿１、１０４＿２を構成するトランジスタに適用することで、ゲート駆動回路１０４＿１、１０４＿２を高速に駆動させることができる。
ソース電極又はドレイン電極２１８＿１～２１８＿４上には、平坦化膜２２２が設けられている。平坦化膜２２２として、ポリイミド、ポリアミド、アクリル、エポキシ等の有機樹脂材料を用いることができる。これらの材料は、溶液塗布法により膜形成が可能であり、平坦化効果が高い特長がある。なお、平坦化膜２２２は、周辺領域１０９には設けられない。
トランジスタ２１０は、発光素子２３０と接続される。発光素子２３０は、画素電極２２６、有機層２３２、及び共通電極２３４を有する。本発明の一実施形態において、表示装置１００は、トップエミッション型であってもよいし、ボトムエミッション型であってもよい。本実施形態では、表示装置１００は、トップエミッション構造の場合について説明する。トップエミッション構造の場合、画素電極２２６がアノードとなり、共通電極２３４がカソードとなる。
平坦化膜２２２上には、画素電極２２６が設けられている。画素電極２２６は、画素１０３毎に設けられる。画素電極２２６は、平坦化膜２２２に設けられたコンタクトホールを介してトランジスタ２１０のソース電極又はドレイン電極２１８＿２と接続される。画素電極２２６として、反射率の高い金属膜を用いる。または、画素電極２２６として、酸化インジウム系透明導電層（例えばＩＴＯ）や酸化亜鉛系透明導電層（例えばＩＺＯ、ＺｎＯ）等の仕事関数の高い透明導電層と金属膜との積層構造を用いることができる。
画素電極２２６の端部を覆うように、絶縁層２２８が設けられている。絶縁層２２８は、隔壁又はバンクとも呼ばれる。絶縁層２２８として、平坦化膜２２２と同様に、感光性アクリルを用いる。絶縁層２２８は、画素電極２２６が露出するように開口され、その開口の端部はなだらかなテーパー形状となることが好ましい。開口の端部が急峻な形状であると、後に形成される有機層２３２のカバレッジ不良が生じる。
画素電極２２６及び絶縁層２２８上に、有機層２３２を構成する有機材料が複数積層されている。有機層２３２は、画素電極２２６側から順に、正孔輸送層、発光層、及び電子輸送層等を積層して設けられる。これらの層は、蒸着による形成であってもよいし、溶媒分散の上での塗布形成であってもよい。また、正孔輸送層及び電子輸送層等は、各サブ画素に対して、選択的に形成されてもよいし、表示領域１０２の全面に形成されてもよい。
有機層２３２上に、共通電極２３４が設けられる。本実施形態では、トップエミッション構造であるため、共通電極２３４は透光性を有することが必要である。共通電極２３４として、ＭｇＡｇを用いる場合は、有機層２３２からの出射光が透過する程度の薄膜で形成する。共通電極２３４は、周辺領域１０９に設けられたカソードコンタクト部において配線層と接続されて、端子１０６と電気的に接続される。
共通電極２３４上には、封止膜２４０が設けられる。封止膜２４０は、外部から侵入した水分が有機層２３２に侵入することを抑制するために設けられる。本実施形態では、封止膜２４０として、無機絶縁層２３６、有機絶縁層２３８、および無機絶縁層２４２の三層構造で形成する例を示す。無機絶縁層２３６、２３３として、ガスバリア性が高い窒化シリコンを用い、有機絶縁層２３８として、柔軟性が高い有機樹脂材料を用いることが好ましい。なお、窒化シリコンと有機樹脂材料との間に、酸化シリコン膜やアモルファスシリコン膜を設けてもよい。これにより、窒化シリコンと有機樹脂材料との密着性を向上させることができる。無機絶縁層２４２上には、例えば、平坦化を兼ねてオーバーコート層が設けられてもよい。
封止膜２４０上には、タッチセンサ１１０が設けられる。タッチセンサ１１０は、封止膜２４０上に直接形成されてもよい。または、封止膜２４０上に、タッチセンサ１１０が形成されたカバーガラスが設けられてもよい。
＜表示装置の製造方法＞
次に、本発明の一実施形態に係る表示装置１００の製造方法について、図４乃至図８を参照して説明する。
図４は、基板１０１上に、下地膜２０２から絶縁膜２０６までを形成する工程を説明する図である。基板１０１として、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。
基板１０１上に、下地膜２０２を形成する。下地膜２０２として、酸化シリコン又は窒化シリコンを単層で用いてもよいし、酸化シリコン及び窒化シリコンを組み合わせて積層で用いてもよい。下地膜２０２上に、導電層２０４＿１、２０４＿２を形成する。導電層２０４＿１、２０４＿２は、下地膜２０２上に、導電膜を形成して、フォトリソグラフィ法により加工することで形成される。導電層２０４＿１、２０４＿２として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの金属の合金を使用してもよい。
次に、導電層２０４＿１、２０４＿２上に、絶縁膜２０６を形成する。絶縁膜２０６として、酸化シリコン又窒化シリコンを単層で用いてもよいし、酸化シリコン及び窒化シリコンを組み合わせて積層して用いてもよい。また、絶縁膜２０６の膜厚は、後に説明する絶縁膜２１２の膜厚よりも大きいことが好ましい。絶縁膜２０６の膜厚は、例えば、２５０ｎｍ以上５００ｎｍ以下で形成することが好ましい。
図５は、絶縁膜２０６上に、酸化物半導体層２０８＿１、２０８＿２から導電層２１４＿１、２１４＿２までを形成する工程を説明する図である。まず、絶縁膜２０６上に、酸化物半導体層２０８＿１、２０８＿２を形成する。酸化物半導体層２０８＿１、２０８＿２は、スパッタリング法により酸化物半導体膜を形成して、フォトリソグラフィ法により加工することで形成される。酸化物半導体膜は、例えば、スパッタリング法により、膜厚を３０ｎｍ以上１００ｎｍ以下で形成することが好ましい。酸化物半導体層２０８＿１、２０８＿２として、例えば、インジウムやガリウムなどの第１３族元素を含むことができる。異なる複数の第１３族元素を含有してもよく、インジウムとガリウムの化合物（ＩＧＯ）でもよい。酸化物半導体層２０８＿１、２０８＿２は、さらに、第１２族元素を含んでいてもよく、例えば、インジウム、ガリウム、及び亜鉛を含む化合物（ＩＧＺＯ）が挙げられる。酸化物半導体層２０８＿１、２０８＿２は、その他の元素を含むことができ、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでいてもよい。
酸化物半導体層２０８＿１、２０８＿２として、具体的には、ＩｎＯｘ、ＺｎＯｘ、ＳｎＯｘ、Ｉｎ－Ｇａ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｉｎ－Ｈｆ－Ｏ、Ｉｎ－Ｚｒ－Ｏ、Ｉｎ－Ｗ－Ｏ、Ｉｎ－Ｙ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ、Ｉｎ－Ｈｆ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ａｌ－Ｓｎ－Ｏ、Ｉｎ－Ｈｆ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ａｌ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｈｆ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ等の材料を用いることができる。酸化物半導体層２０８＿１、２０８＿２の結晶性も限定はなく、単結晶、多結晶、微結晶、又は非晶質でもよい。
酸化物半導体膜を成膜する際、酸化物半導体ターゲットに印加する電源は、直流電流（ＤＣ）でも交流電源（ＡＣ）でもよく、酸化物半導体ターゲットの形状や組成などによって決定することができる。酸化物半導体ターゲットとしては、例えば、ＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）などを使用することができる。また、組成比は、トランジスタの特性などの目的に応じて決定することができる。
酸化物半導体膜を成膜するためのスパッタリングガスとして、酸素ガス、酸素及び希ガスの混合ガス、又は希ガスを用いることができる。酸化物半導体膜を成膜するためのスパッタリングガスとして、酸素及び希ガスの混合ガス雰囲気で行うことが好ましく、希ガスに対する酸素ガス流量比が５％以上であることがより好ましい。酸素ガス流量比を５％以上にすることにより、酸化物半導体膜に酸素が添加されやすくなるため、好ましい。
次に、酸化物半導体層２０８＿１、２０８＿２上に、絶縁膜２１２を形成する。絶縁膜２１２として、酸化シリコン又は窒化シリコンを単層で用いてもよいし、酸化シリコン及び窒化シリコンを組み合わせて積層で用いてもよい。絶縁膜２１２の膜厚は、絶縁膜２０６の膜厚よりも小さいことが好ましい。絶縁膜２１２の膜厚は、例えば、１００ｎｍ以上２００ｎｍ以下で形成することが好ましい。
酸化物半導体膜の成膜後、酸化物半導体層２０８＿１、２０８＿２の形成後、又は絶縁膜２１２の成膜後の少なくとも一回、加熱処理を行ってもよい。酸化物半導体層２０８＿１、２０８＿２は、加熱処理によって体積が小さくなる（シュリンクする）場合があるので、フォトリソグラフィ法による加工前に加熱処理を行うことが好ましい。酸化物半導体膜の成膜後、酸化物半導体層２０８＿１、２０８＿２の形成後、又は絶縁膜２１２の成膜後の少なくとも一回、加熱処理を行うことにより、酸化物半導体層２０８＿１、２０８＿２の水素濃度の低減、密度向上など、膜質の改善を行うことができる。
酸化物半導体膜又は酸化物半導体層２０８＿１、２０８＿２に対して行う加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱温度は、２５０℃～５００℃、好ましくは３５０℃～４５０℃で行う。また、加熱時間は、例えば、１５分以上１時間以下で行う。加熱処理により、酸化物半導体層２０８＿１、２０８＿２の酸素欠損に酸素が導入される又は酸素が転位することで、結晶欠陥が少なく、結晶性が高い酸化物半導体層２０８＿１、２０８＿２が得られる。また、加熱処理により、酸化物半導体層２０８＿１、２０８＿２の水素濃度を低減することができる。
次に、絶縁膜２１２上に、導電層２１４＿１、２１４＿２を形成する。導電層２１４＿１、２１４＿２は、絶縁膜２１２上に導電膜を形成して、フォトリソグラフィ法により加工することで形成される。導電層２１４＿１、２１４＿２として、例えば、導電層２０４＿１、２０４＿２と同様の材料を用いることができる。導電層２１４＿１は、導電層２０４＿１及び酸化物半導体層２０８＿１と重畳する領域に形成され、導電層２１４＿２は、導電層２０４＿２及び酸化物半導体層２０８＿２と重畳する領域に形成される。
図６は、酸化物半導体層２０８＿１、２０８＿２に、不純物元素をイオン注入にて添加する工程について説明する図である。導電層２１４＿１、２１４＿２をマスクとして、酸化物半導体層２０８＿１、２０８＿２にイオン注入により不純物元素を添加する。ここで、不純物元素として、水素、アルゴン、リン、又はボロン等を用いる。酸化物半導体層への不純物元素の添加は、トランジスタの導電型の制御を目的とするものではないため、不純物元素の種類は特に限定されない。不純物元素の濃度（ドーズ量）を、１×１０１４ａｔｏｍｓ／ｃｍ２～５×１０１５ａｔｏｍｓ／ｃｍ2として、酸化物半導体層２０８＿１、２０８＿２に添加する。これにより、酸化物半導体層２０８＿１において、導電層２１４＿１と重畳しない領域に、高濃度不純物領域２０８ｂ、２０８ｃが形成され、導電層２１４＿１と重畳する領域に、チャネル領域２０８ａが形成される。酸化物半導体層２０８＿２において、導電層２１４＿２と重畳しない領域に、高濃度不純物領域２０８ｇ、２０８ｈが形成され、導電層２１４＿２と重畳する領域に、チャネル領域２０８ｆが形成される。高濃度不純物領域２０８ｂ、２０８ｃ、２０８ｇ、２０８ｈには、不純物元素が５×１０１３ａｔｏｍｓ／ｃｍ3～２．５×１０１５ａｔｏｍｓ／ｃｍ3程度の濃度で含まれる。酸化物半導体層２０８＿１、２０８＿２に含まれる不純物元素の濃度は、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）にて測定することが可能である。
酸化物半導体層２０８＿１、２０８＿２に不純物元素を添加することにより、酸化物半導体層２０８＿１、２０８＿２の結晶に欠陥が生じるため、当該領域の抵抗が低下する。添加された不純物元素の濃度に応じて、酸化物半導体層２０８＿１、２０８＿２の抵抗を低下させることができる。チャネル領域２０８ａ、２０８ｆは、結晶欠陥が少なく、水素濃度が低いため、抵抗は高いままである。このようにして、高濃度不純物領域２０８ｂ、２０８ｃ、２０８ｇ、２０８ｈの抵抗を、チャネル領域２０８ａ、２０８ｆの抵抗よりも低くすることができる。
図７は、酸化物半導体層２０８＿１、２０８＿２上に、絶縁膜２１６からソース電極又はドレイン電極２１８＿１～２１８＿４までを形成する工程について説明する図である。まず、酸化物半導体層２０８＿１、２０８＿２上に、絶縁膜２１６を形成する。絶縁膜２１６として、酸化シリコン又窒化シリコンを単層で用いてもよいし、酸化シリコン及び窒化シリコンを組み合わせて積層してもよい。また、絶縁膜２１６の膜厚は、絶縁膜２１２の膜厚よりも大きいことが好ましい。絶縁膜２１６の膜厚は、例えば、２５０ｎｍ以上５００ｎｍ以下で形成することが好ましい。
次に、絶縁膜２１２及び絶縁膜２１６に、酸化物半導体層２０８＿１、２０８＿２及び導電層２１４＿１に到達するコンタクトホールを形成する。次に、絶縁膜２１６上に、ソース電極又はドレイン電極２１８＿１～２１８＿４を形成する。ソース電極又はドレイン電極２１８＿１～２１８＿４は、絶縁膜２１６上に導電膜を形成し、導電膜をフォトリソグラフィ法により加工することで形成される。これにより、ソース電極又はドレイン電極２１８＿１は、高濃度不純物領域２０８ｂと接続され、ソース電極又はドレイン電極２１８＿２は、高濃度不純物領域２０８ｃ及び導電層２１４＿１と接続される。ソース電極又はドレイン電極２１８＿３は、高濃度不純物領域２０８ｇと接続され、ソース電極又はドレイン電極２１８＿４は、高濃度不純物領域２０８ｈと接続される。ソース電極又はドレイン電極２１８＿１～２１８＿４として、導電層２０４＿１、２０４＿２と同様の材料を用いることができる。図示しないが、この工程の際に、絶縁膜２０６、２１２、２１６に、導電層２０４＿１に到達するコンタクトホールを形成してもよい。これにより、導電層２０４＿１とソース電極又はドレイン電極２１８＿３とを接続することができる。ここまでの工程により、トランジスタ２１０、２２０を形成することができる。
図８は、平坦化膜２２２及び画素電極２２６を形成する工程を説明する図である。ソース又はドレイン電極２１８＿１～２１８＿４上に平坦化膜２２２を形成する。平坦化膜２２２として、ポリイミド、アクリル、エポキシ等の有機樹脂材料を用いることができる。これらの材料は、溶液塗布方法により膜形成が可能であり、平坦化効果が高い特徴がある。
画素電極２２６、有機層２３２、及び共通電極２３４を形成することにより、発光素子２３０を形成する。まず、平坦化膜２２２に、ソース電極又はドレイン電極２１８＿２に到達するコンタクトホールを形成する。次に、平坦化膜２２２上に、画素電極２２６を形成する。画素電極２２６は、平坦化膜２２２上に導電膜を形成して、導電膜をフォトリソグラフィ法により加工することで形成される。画素電極２２６が露出するように開口された絶縁層２２８を形成する。次に、画素電極２２６及び絶縁層２２８上に、有機層２３２を構成する有機材料を複数形成する。次に、有機層２３２上に、共通電極２３４を形成する。
その後、共通電極２３４上に、無機絶縁層２３６、有機絶縁層２３８、及び無機絶縁層２４２を形成することにより、封止膜２４０を形成する。まず、共通電極２３４上に、無機絶縁層２３６を形成する。次に、無機絶縁層２３６上に有機絶縁層２３８を形成する。次に、有機絶縁層２３８上に、無機絶縁層２４２を形成する。このとき、無機絶縁層２３６の端部と、無機絶縁層２４２の端部が接することで、有機絶縁層２３８を封止することが好ましい。これにより、封止膜２４０の外部から水分が侵入することで、発光素子２３０が劣化してしまうことを抑制することができる。
以上の工程により、図３に示す画素１０３の構成を有する表示装置１００を製造することができる。
本発明の一実施形態に係る表示装置１００の製造方法によれば、一画素内という小さな面積であっても、プロセスを増加させることなく、より簡便に、特性及び構造が異なる２種類のトランジスタを形成することができる。
（変形例１）
次に、図３に示す画素１０３の構成とは、一部異なる構成を有する画素１０３Ａについて、図９を参照して説明する。
図９は、本発明の一実施形態に係る表示装置１００の画素１０３Ａの断面構造を説明する図である。図９に示すように、基板１０１上に下地膜２０２を介してトランジスタ２１０及びトランジスタ２５０が設けられている。ここで、トランジスタ２１０は、図３に示す駆動トランジスタＤＲＴに対応し、トランジスタ２５０は、図３に示す書込トランジスタＳＳＴに対応する。なお、トランジスタ２１０の構造は、図３に示すトランジスタ２１０と同様であるため、説明を省略する。
書込トランジスタＳＳＴとして機能するトランジスタ２５０は、トップゲート構造である。トランジスタ２５０は、絶縁膜２０６上に設けられた酸化物半導体層２０８＿３と、酸化物半導体層２０８＿３上に設けられた絶縁膜２１２と、絶縁膜２１２上に設けられた導電層２１４＿３と、を少なくとも有する。ここで、トランジスタ２５０のスイッチングを制御する制御端子は、導電層２１４＿３である。絶縁膜２１２は、ゲート絶縁膜として機能する。酸化物半導体層２０８は、チャネル領域２０８ｉと、高濃度不純物領域２０８ｊ、２０８ｋとを有する。導電層２１４＿３上には、絶縁膜２１２が設けられている。絶縁膜２１２上には、ソース電極又はドレイン電極２１８＿５、２１８＿６が設けられている。ソース電極又はドレイン電極２１８＿５、２１８＿６は、絶縁膜２１２、２１６に設けられたコンタクトホールを介して、高濃度不純物領域２０８ｊ、２０８ｋと接続されている。
書込トランジスタＳＳＴのゲート絶縁膜は、駆動トランジスタＤＲＴのゲート絶縁膜と比較して薄くできるため、酸化物半導体層２０８＿３に電界が加わりやすくなり、オン電流を大きくすることができる。また、チャネル長Ｌを短くすることができるため、スイッチング特性が良好となる。一方で、駆動トランジスタＤＲＴのゲート絶縁膜は、書込トランジスタＳＳＴのゲート絶縁膜と比較して厚くできるため、酸化物半導体層２０８＿１に電界が加わりにくくなり、オン電流を小さくすることができる。特に、微小な電流で制御される低階調領域において、駆動トランジスタＤＲＴの電流変化を小さくできるため、細かく階調を制御することができる。これにより、表示領域１０２において、表示ムラが発生することを抑制することができる。さらに、駆動トランジスタＤＲＴに大量の電流が流れ続けることを抑制できるため、熱劣化に伴う信頼性の低下を抑制することができる。
（第２実施形態）
本実施形態では、第１実施形態で説明した画素１０３の構成とは一部異なる構成を有する画素１０３Ｂの構成について、図１０及び図１１を参照して説明する。なお、画素１０３Ｂの構成について、画素１０３と同一部分又は同様の機能を有する部分については同一の符号を付し、繰り返しの説明は省略する。
＜等価回路図＞
図１０は、本発明の一実施形態に係る表示装置１００が有する画素１０３Ｂの等価回路図である。図１０に示す等価回路図において、図２に示す等価回路図と異なる点は、駆動トランジスタＤＲＴの構成である。図１０において、駆動トランジスタＤＲＴはボトムゲート駆動であり、書込トランジスタＳＳＴはトップゲート駆動である。
＜画素の断面構造＞
図１１は、本発明の一実施形態に係る表示装置１００の画素１０３Ｂの断面構造を説明する図である。図１１に示すように、基板１０１上に下地膜２０２を介してトランジスタ２１０Ａ及びトランジスタ２５０が設けられている。ここで、トランジスタ２５０は、図１０に示す書込トランジスタＳＳＴに対応し、トランジスタ２１０Ａは、図１０に示す駆動トランジスタＤＲＴに対応する。なお、トランジスタ２５０の構造は、図９に示すトランジスタ２５０の構造と同様であるため、詳細な説明は省略する。
駆動トランジスタＤＲＴとして機能するトランジスタ２１０Ａは、ボトムゲート構造である。トランジスタ２１０Ａは、導電層２０４＿１と、導電層２０４＿１上に設けられた絶縁膜２０６と、絶縁膜２０６上に設けられた酸化物半導体層２０８＿１と、を少なくとも有する。ここで、酸化物半導体層２０８＿１は、チャネル領域２０８ａと、高濃度不純物領域２０８ｂ、２０８ｃと、低濃度不純物領域２０８ｄ、２０８ｅと、を有する。低濃度不純物領域２０８ｄ、２０８ｅは、チャネル領域２０８ａを間に挟んで設けられる。高濃度不純物領域２０８ｂ、２０８ｃは、低濃度不純物領域２０８ｄ、２０８ｅに隣接して設けられる。ここで、チャネル領域２０８ａ及び低濃度不純物領域２０８ｄ、２０８ｅは、導電層２０４＿１と重畳する。絶縁膜２０６は、トランジスタ２１０のゲート絶縁膜として機能する。酸化物半導体層２０８＿１上には、絶縁膜２１２と、絶縁膜２１２上にさらに絶縁膜２１６とが設けられる。絶縁膜２０６の膜厚は、絶縁膜２１２の膜厚よりも大きいことが好ましい。絶縁膜２０６の膜厚は、２５０ｎｍ以上５００ｎｍ以下である。絶縁膜２１２の膜厚は、１００ｎｍ以上２００ｎｍ以下である。絶縁膜２１６上には、ソース電極又はドレイン電極２１８＿１、２１８＿２が設けられている。ソース電極又はドレイン電極２１８＿１、２１８＿２は、絶縁膜２１２、２１６に設けられたコンタクトホールを介して、高濃度不純物領域２０８ｂ、２０８ｃと接続されている。図示しないが、導電層２０４＿１は、ソース電極又はドレイン電極２１８＿３、２１８＿４のいずれか一方と電気的に接続されている。
図１１に示すトランジスタ２１０Ａは、酸化物半導体層２０８＿１において、チャネル領域２０８ａと、高濃度不純物領域２０８ｂ、２０８ｃとの間に、低濃度不純物領域２０８ｄ、２０８ｅが設けられている。これにより、チャネル領域２０８ａの端部の近傍において加わる電界が小さくなるので、ソース・ドレイン耐性を向上させることができる。低濃度不純物領域２０８ｄ、２０８ｅが、導電層２０４＿１と重畳していることで、さらに、ソース・ドレイン耐性を向上させることができる。
図１１に示すように、表示装置１００において、同一基板上に、書込トランジスタＳＳＴとしてトップゲート構造のトランジスタを設け、駆動トランジスタＤＲＴとしてボトムゲート構造のトランジスタを設けている。このとき、酸化物半導体層２０８＿１、２０８＿２を上下で挟む絶縁膜２０６、２１２のうち、書込トランジスタＳＳＴにおいては、絶縁膜２１２がゲート絶縁膜として機能し、駆動トランジスタＤＲＴにおいては、絶縁膜２０６がゲート絶縁膜として機能する。このとき、絶縁膜２１２の膜厚は、絶縁膜２０６の膜厚よりも小さい。そのため、書込トランジスタＳＳＴと、駆動トランジスタＤＲＴとで、ゲート絶縁膜の厚さを異ならせることができる。つまり、トップゲート駆動のＳＳＴに、薄いゲート絶縁膜を適用し、ボトムゲート駆動の駆動トランジスタＤＲＴに厚いゲート絶縁膜を適用できる。
書込トランジスタＳＳＴのゲート絶縁膜は、駆動トランジスタＤＲＴのゲート絶縁膜と比較して薄くできるため、酸化物半導体層２０８＿２に電界が加わりやすくなり、オン電流を大きくすることができる。また、書込トランジスタＳＳＴでは、導電層２１４＿２を介して、酸化物半導体層２０８＿２に不純物元素が添加されるため、チャネル長Ｌを短くすることができる。これにより、書込トランジスタＳＳＴのＳ値を小さくすることができる。一方で、駆動トランジスタＤＲＴのゲート絶縁膜は、書込トランジスタＳＳＴのゲート絶縁膜と比較して厚くできるため、酸化物半導体層２０８＿１に電界が加わりにくくなり、オン電流を小さくすることができる。特に、微小な電流で制御される低階調領域において、駆動トランジスタＤＲＴの電流変化を小さくできるため、細かく階調を制御することができる。これにより、表示領域１０２において、表示ムラが発生することを抑制することができる。さらに、駆動トランジスタＤＲＴに大量の電流が流れ続けることを抑制できるため、熱劣化に伴う信頼性の低下を抑制することができる。また、第１実施形態で説明した通り、書込トランジスタＳＳＴにおいてデュアルゲート駆動を行う場合、ゲートのＢＴストレスが、片側ゲート駆動を行う場合と比較して大きくなる。そのため、トランジスタのオンオフ特性がシャープになる利点があるものの、信頼性が多少犠牲になる場合がある。したがって、トップゲート駆動で駆動能力が十分であり、かつ裏面の遮光の必要がない場合には、ボトム側のゲート電極を省略することで、信頼性を向上させることができる。
＜表示装置の製造方法＞
次に、本発明の一実施形態に係る表示装置１００の製造方法について、図１２～図１５を参照して説明する。なお、基板１０１上に、下地膜２０２を形成する工程から絶縁膜２１２を構成する工程までは、図４及び図５の説明を参照すればよい。
図１２は、絶縁膜２１２上に、導電層２１４＿２及びレジストマスク２１５を形成する工程を説明する図である。まず、絶縁膜２１２上に、導電層２１４＿２を形成する。導電層２１４＿４は、絶縁膜２１２上に導電膜を形成して、フォトリソグラフィ法により加工することで形成される。導電層２１４＿２は、酸化物半導体層２０８＿２と重畳する領域に形成される。次に、絶縁膜２１２上に設けられた酸化物半導体層２０８＿１と重畳する一部の領域にレジストマスク２１５を形成する。ここで、レジストマスク２１５は端部がテーパー形状となるように形成する。レジストマスク２１５は、端部に近づくについて膜厚が減少するものであれば、テーパー形状に限定されない。
図１３は、酸化物半導体層２０８＿１、２０８＿２に、不純物元素をイオン注入にて添加する工程について説明する図である。導電層２１４＿２及びレジストマスク２１５をマスクとして、酸化物半導体層２０８＿１、２０８＿２にイオン注入により不純物元素を添加する。不純物元素の濃度を、１×１０１４ａｔｏｍｓ／ｃｍ２～５×１０１５ａｔｏｍｓ／ｃｍ2として、酸化物半導体層２０８＿１、２０８＿２に添加する。これにより、酸化物半導体層２０８＿２において、導電層２１４＿２と重畳しない領域に、高濃度不純物領域２０８ｇ、２０８ｈが形成され、導電層２１４＿２と重畳する領域に、チャネル領域２０８ｆが形成される。高濃度不純物領域２０８ｇ、２０８ｈには、不純物元素が５×１０１３ａｔｏｍｓ／ｃｍ３～２．５×１０１５ａｔｏｍｓ／ｃｍ３程度の濃度で含まれる。同時に、酸化物半導体層２０８＿１において、レジストマスク２１５が重畳しない領域に、高濃度不純物領域２０８ｂ、２０８ｃが形成される。また、レジストマスク２１５が重畳する領域のうちテーパー形状と重畳する領域には、レジストマスク２１５を介して不純物元素が添加されるため、低濃度不純物領域２０８ｄ、２０８ｅが形成される。また、レジストマスク２１５のうち、テーパー形状以外の部分と重畳する領域には、チャネル領域２０８ａが形成される。高濃度不純物領域２０８ｂ、２０８ｃには、不純物元素が５×１０１３ａｔｏｍｓ／ｃｍ３～２．５×１０１５ａｔｏｍｓ／ｃｍ３程度の濃度で含まれる。また、低濃度不純物領域２０８ｄ、２０８ｅには、レジストマスク２１５を介して不純物元素が添加されるため、不純物元素が２．５×１０１２ａｔｏｍｓ／ｃｍ３～５×１０１３ａｔｏｍｓ／ｃｍ３程度の濃度で含まれる。
酸化物半導体層２０８＿１、２０８＿２に不純物元素を添加することにより、酸化物半導体層２０８＿１、２０８＿２の結晶に欠陥が生じるため、当該領域の抵抗が低下する。添加された不純物元素の濃度に応じて、酸化物半導体層２０８＿１、２０８＿２の抵抗を低下させることができる。したがって、高濃度不純物領域２０８ｂ、２０８ｃ、２０８ｇ、２０８ｈの抵抗は、低濃度不純物領域２０８ｄ、２０８ｅの抵抗よりも低くすることができる。また、テーパー形状を有するレジストマスク２１５及び導電層２１４＿２をマスクとすることで、一度の不純物元素の添加工程にて、酸化物半導体層２０８＿１には、低濃度不純物領域２０８ｄ、２０８ｅ有する構造を形成することができ、酸化物半導体層２０８＿２には、低濃度不純物領域を有しない構造を形成することができる。一方で、チャネル領域２０８ａ、２０８ｆは、結晶欠陥が少なく、水素濃度が低いため、抵抗は高いままである。このようにして、同一工程にて、異なる酸化物半導体層２０８＿１、２０８＿２を形成することができる。なお、不純物元素を添加した後、レジストマスク２１５を除去する。
図１４は、絶縁膜２１６を形成する工程から画素電極２２６を形成する工程を説明する図である。絶縁膜２１６を形成する工程から画素電極２２６を形成する工程については、図８における説明を参照すればよい。また、絶縁層２２８を形成する工程から無機絶縁層２４２を形成する工程までは、第１実施形態で説明した製造方法を適用すればよい。
以上の工程により、図１１に示す画素１０３Ｂの構成を有する表示装置１００を製造することができる。
本発明の一実施形態に係る表示装置１００の製造方法によれば、一画素内という小さな面積であっても、プロセスを増加させることなく、簡便に、特性及び構造が異なる２種類のトランジスタを形成することができる。特に、高濃度不純物領域２０８ｂ、２０８ｃ及び低濃度不純物領域２０８ｄ、２０８ｅを含む酸化物半導体層２０８＿１と、高濃度不純物領域２０８ｇ、２０８ｈを含む酸化物半導体層２０８＿２とを、同時に形成することができる。
（変形例２）
図１５は、本発明の一実施形態に係る表示装置１００の画素１０３Ｃの断面構造を説明する図である。図１５に示すように、基板１０１上に下地膜２０２を介してトランジスタ２１０Ｂ及びトランジスタ２５０が設けられている。ここで、トランジスタ２５０は、図１０に示す書込トランジスタＳＳＴに対応し、トランジスタ２１０Ｂは、図１０に示す駆動トランジスタＤＲＴに対応する。
トランジスタ２１０Ｂは、トランジスタ２１０Ａの構成において、導電層２１４＿１と高濃度不純物領域２０８ｂとが、ソース電極又はドレイン電極２１８＿２を介して接続されている。トランジスタ２１０Ｂを形成する場合、導電層２１４＿１、２１４＿２を形成した後、導電層２１４＿１、２１４＿２をマスクとして、不純物元素を５×１０１２ａｔｏｍｓ／ｃｍ２～１×１０１４ａｔｏｍｓ／ｃｍ２程度添加する。その後、導電層２１４＿１、及び低濃度不純物領域２０８ｄ、２０８ｅを覆うようにレジストマスクを形成した後、不純物元素を１×１０１４ａｔｏｍｓ／ｃｍ２～５×１０１３ａｔｏｍｓ／ｃｍ２乗程度添加する。これにより、駆動トランジスタＤＲＴが有する酸化物半導体層２０８＿１に、チャネル領域２０８ａ、高濃度不純物領域２０８ｂ、２０８ｃ、低濃度不純物領域２０８ｄ、２０８ｅを形成してもよい。
（第３実施形態）
本実施形態では、表示装置１００が有する画素の回路構成及び動作方法について、図１６及び図１７を参照して説明する。
＜等価回路図＞
図１６は、本発明の一実施形態に係る表示装置１００が有する画素１０３Ｅの等価回路図である。表示装置１００は、高電位電源ＳＬａ、低電位電源電極ＳＬｂ、発光制御走査線Ｓｇａ、書込制御走査線Ｓｇｂ、リセット制御走査線Ｓｇｃ、映像信号線ＶＬ、を有している。高電位電源ＳＬａは、高電位電源Ｐｖｄｄが与えられ、低電位電源電極ＳＬｂは、低電位電源Ｐｖｓｓが与えられる。発光制御走査線Ｓｇａ、書込制御走査線Ｓｇｂ、及びリセット制御走査線Ｓｇｃは、ゲート駆動回路１０４＿１、１０４＿２に接続される。また、映像信号線ＶＬは、ドライバＩＣ１０５に接続される。
画素１０３Ｅは、書込トランジスタＳＳＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び付加容量Ｃａｄを有している。保持容量Ｃｓ及び付加容量Ｃａｄは、キャパシタである。付加容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となる場合もある。寄生容量Ｃｅｌは、発光素子自体の容量（発光素子ＯＬＥＤの寄生容量）である。発光素子ＯＬＥＤは、キャパシタとしても機能している。
各画素１０３Ｅは、出力トランジスタＢＣＴを有する。本実施形態において、行方向Ｘ及び列方向Ｙに隣り合う４つの画素１０３Ｅは、１つの出力トランジスタＢＣＴを共用している。また、ゲート駆動回路１０４＿１、１０４＿２には、複数のリセットトランジスタＲＳＴが設けられている。リセットトランジスタＲＳＴ及びリセット制御走査線Ｓｇｒは、一対一で接続されている。
駆動トランジスタＤＲＴは、第１実施形態に示すトランジスタ２１０の構造を有しており、書込トランジスタＳＳＴ、出力トランジスタＢＣＴ、及びリセットトランジスタＲＳＴは、第１実施形態に示すトランジスタ２２０の構造を有している。または、駆動トランジスタＤＲＴは、第２実施形態に示すトランジスタ２１０Ａ又はトランジスタ２１０Ｂの構造を有し、書込トランジスタＳＳＴ、出力トランジスタＢＣＴ、及びリセットトランジスタＲＳＴは、第２実施形態に示すトランジスタ２２０又はトランジスタ２５０の構造を有していてもよい。本実施形態に係る表示装置１００において、各駆動トランジスタ及び各スイッチをそれぞれ構成したトランジスタは全て同一工程で形成される。
書込トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、及びリセットトランジスタＲＳＴの各々は、第１端子、第２端子、及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
画素の画素回路において、駆動トランジスタＤＲＴは、高電位電源ＳＬａと低電位電源電極ＳＬｂとの間で、発光素子ＯＬＥＤと直列に接続されている。
出力トランジスタＢＣＴにおいて、ドレイン電極は高電位電源ＳＬａに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は発光制御走査線Ｓｇａに接続されている。これにより、出力トランジスタＢＣＴは、発光制御走査線Ｓｇａからの制御信号ＢＧ（１～ｍ／２）によりオン（導通状態）、オフ（非導通状態）制御される。出力トランジスタＢＣＴは、制御信号ＢＧに応答して、発光素子ＯＬＥＤの発光時間を制御する。
駆動トランジスタＤＲＴにおいて、ドレイン電極は出力トランジスタＢＣＴのソース電極及びリセット制御走査線Ｓｇｒに接続され、ソース電極は発光素子ＯＬＥＤの一方の電極（ここではアノード）に接続されている。発光素子ＯＬＥＤの他方の電極（ここではカソード）は、低電位電源電極ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子ＯＬＥＤに出力する。
書込トランジスタＳＳＴにおいて、ソース電極は映像信号線ＶＬ（１～ｎ）に接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する書込制御走査線Ｓｇｂ（１～ｍ）に接続されている。書込トランジスタＳＳＴは、書込制御走査線Ｓｇｂから供給される制御信号ＳＧ（１～ｍ）によりオン、オフ制御される。そして、書込トランジスタＳＳＴは、制御信号ＳＧ（１～ｍ）に応答して、画素回路と映像信号線ＶＬ（１～ｎ）との接続、非接続を制御し、対応する映像信号線ＶＬ（１～ｎ）から映像信号Ｖｓｉｇを画素回路に取り込む。
リセットトランジスタＲＳＴは、２行毎に、ゲート駆動回路１０４＿１、１０４＿２に設けられている。リセットトランジスタＲＳＴは、駆動トランジスタＤＲＴのドレイン電極とリセット電源との間に接続されている。リセットトランジスタＲＳＴにおいて、ソース電極はリセット電源に接続されたリセット電源線ＳＬｃに接続され、ドレイン電極はリセット制御走査線Ｓｇｒに接続され、ゲート電極はリセット制御用ゲート配線として機能するリセット制御走査線Ｓｇｃに接続されている。上記のように、リセット電源線ＳＬｃは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。
リセットトランジスタＲＳＴは、リセット制御走査線Ｓｇｃを通して与えられる制御信号ＲＧ（１～ｍ／２）に応じて、リセット電源線ＳＬｃ及びリセット制御走査線Ｓｇｒ間を導通状態（オン）又は非導通状態（オフ）に切替える。リセットトランジスタＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位が初期化される。
ゲート駆動回路１０４＿１、１０４＿２は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の画素１０３Ｅに３種類の制御信号、すなわち、制御信号ＢＧ（１～ｍ／２）、制御信号ＳＧ（１～ｍ）、制御信号ＲＧ（１～ｍ／２）を供給する。なお、画素１０３Ｅには、制御信号ＲＧが直接供給されないが、制御信号ＲＧに応じた所定のタイミングで、リセット電位Ｖｒｓｔに固定されたリセット電源線ＳＬｃから所定の電圧が供給される。これにより、発光制御走査線Ｓｇａ、書込制御走査線Ｓｇｂ及びリセット制御走査線Ｓｇｃは、それぞれ制御信号ＢＧ、ＳＧ、ＲＧにより駆動される。
＜タイミングチャート＞
図１７は、図１６に示した画素を駆動するためのゲート駆動回路１０４＿１、１０４＿２タイミングチャートである。図１７では、ｋ行の制御信号ＲＧｋ、制御信号ＢＧｋ、及び制御信号ＳＧｋと、ｋ＋１行の制御信号ＲＧｋ＋１、制御信号ＢＧｋ＋１、及び制御信号ＳＧｋ＋１とを示す。Ｇ１～Ｇ４で示される各区間が１水平期間であり、以後省略するが最終行まで継続する。図１６中、Ｔ０～Ｔ６で示される期間について、以下詳細に説明する。
＜０．前フレーム発光＞
あるフレーム期間での処理が開始されるまでの間、画素は前フレームの発光状態を継続している。
＜１．ＤＲＴソース初期化動作＞
この期間ではまず制御信号ＢＧがＬレベル、制御信号ＲＧがＨレベル、制御信号ＳＧがＬレベルとなり、出力トランジスタＢＣＴがオフし、リセットトランジスタＲＳＴがオンし、書込トランジスタＳＳＴがオフする。ここで、保持容量Ｃｓには、「前フレームで書き込まれた映像信号に対応する電圧」が保持されている。映像信号Ｖｓｉｇがリセット電位Ｖｒｓｔよりもより大きければ、駆動トランジスタＤＲＴを通じて、ソース側もリセット電位Ｖｒｓｔに近づく。また、リセット電位Ｖｒｓｔは、低電位電源Ｐｖｓｓとほぼ同じ電位となるため、発光素子ＯＬＥＤへの電流供給が停止する。これにより、駆動トランジスタＤＲＴのソース側の電位は、画素の系のなかで最も低い状態となる。
＜２．ＤＲＴゲート初期化＞
この期間では、制御信号ＢＧがＬレベル、制御信号ＲＧがＨレベル、制御信号ＳＧがＨレベル、映像信号線ＶＬが初期化電位Ｖｉｎｉとなり、出力トランジスタＢＣＴがオフし、リセットトランジスタＲＳＴがオンし、書込トランジスタＳＳＴがオンする。当該各行の各画素１０３Ｅにおいて、書込トランジスタＳＳＴを介して、駆動トランジスタＤＲＴのゲートが初期化電位Ｖｉｎｉに固定される。初期化電位Ｖｉｎｉは、リセット電位Ｖｒｓｔに対して駆動トランジスタＤＲＴのしきい値よりも大きい電位に設定されている。つまり、この操作によって、駆動トランジスタＤＲＴはオン状態となる。ただし、出力トランジスタＢＣＴがオフ状態であるので、駆動トランジスタＤＲＴにはまだ電流は流れない。なお、Ｔ１．ＤＲＴソース初期化動作において、映像信号Ｖｓｉｇがリセット電位Ｖｒｓｔよりも大きい状態でなかったとしても、この期間で、駆動トランジスタＤＲＴのソースも初期化することができる。
＜３．オフセットキャンセル動作＞
この期間では、制御信号ＢＧがＨレベル、制御信号ＲＧがＬレベル、制御信号ＳＧがＨレベル、映像信号線ＶＬが初期化電位Ｖｉｎｉとなり、出力トランジスタＢＣＴがオンし、リセットトランジスタＲＳＴがオフし、書込トランジスタＳＳＴがオンする。駆動トランジスタＤＲＴは前動作によってオン状態であるから、出力トランジスタＢＣＴを通じて高電位電源Ｐｖｄｄから駆動トランジスタＤＲＴに電流が供給される。この段階では、発光素子ＯＬＥＤのアノード・カソード間の電圧は発光開始電圧を上回っていないので、電流が流れない。従って、高電位電源Ｐｖｄｄから供給された電流によって、駆動トランジスタＤＲＴのソースが充電され、その電位が上昇する。このとき、駆動トランジスタＤＲＴのゲート電位はＶｉｎｉとなっているので、駆動トランジスタＤＲＴのソースが（Ｖｉｎｉ－Ｖｔｈ）となった段階で駆動トランジスタＤＲＴがオフし、電位の上昇が停止する。Ｖｔｈとは、駆動トランジスタＤＲＴのしきい値電圧であり、画素１０３Ｅによってばらつきがあるため、電位の上昇が停止したときの駆動トランジスタＤＲＴのソースの電位は画素によって異なる。つまり、本動作によって、各画素１０３Ｅで駆動トランジスタＤＲＴのしきい値電圧に相当する電圧が取得される。このとき、発光素子ＯＬＥＤのアノード・カソード間には、｛（Ｖｉｎｉ－Ｖｔｈ）－Ｐｖｓｓ｝の電圧が印加されているが、この電圧は依然発光開始電圧を上回っていないので、発光素子ＯＬＥＤには電流が流れない。
なお、図１７のタイミングチャートによると、１．～３．の動作は、２行分が並行して実施されているが、この限りではない。１行ごとに順次実施されても良いし、３行以上を並行して実施しても良い。
＜４．移動度キャンセル及び映像信号書込み動作＞
制御信号ＢＧがＨレベル、制御信号ＲＧがＬレベル、制御信号ＳＧがＨレベル、映像信号線ＶＬが映像信号Ｖｓｉｇとなり、出力トランジスタＢＣＴがオンし、リセットトランジスタＲＳＴがオフし、書込トランジスタＳＳＴがオンする。当該行の各画素１０３Ｅにおいて、映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力され、駆動トランジスタＤＲＴのゲート電位は初期化電位Ｖｉｎｉから映像信号Ｖｓｉｇに変化する。一方、駆動トランジスタＤＲＴのソース電位は依然（Ｖｉｎｉ－Ｖｔｈ）であり、結果、駆動トランジスタＤＲＴのゲート、ソース間電圧は、｛Ｖｓｉｇ－（Ｖｉｎｉ－Ｖｔｈ）｝となり、画素１０３Ｅ間のしきい値のばらつきが反映されたものとなる。
映像信号Ｖｓｉｇを共有する映像信号線ＶＬは、同列に属する複数行の画素１０３Ｅで共通であるから、映像信号書込み動作は、１行ごとに順次実施される。
＜５．発光動作＞
制御信号ＢＧがＨレベル、制御信号ＲＧがＬレベル、制御信号ＳＧがＬレベルとなり、出力トランジスタＢＣＴがオンし、リセットトランジスタＲＳＴがオフし、書込トランジスタＳＳＴがオフする。出力トランジスタＢＣＴを通じて高電位電源Ｐｖｄｄから駆動トランジスタＤＲＴに電流が供給される。駆動トランジスタＤＲＴは前段階までで設定されたゲート・ソース間電圧に応じた電流を発光素子ＯＬＥＤに流し、発光素子ＯＬＥＤがその電流に応じた輝度で発光する。このときの発光素子ＯＬＥＤのアノード・カソード間電圧は、その電流に応じた電圧となるため、アノード側の電位が上昇するが、保持容量Ｃｓによって駆動トランジスタＤＲＴのゲート・ソース間電圧が保持されるので、アノード側の電位上昇に伴って、保持容量Ｃｓのカップリングによって駆動トランジスタＤＲＴのゲート電位も上昇する。実際には、駆動トランジスタＤＲＴのゲートに対しては、保持容量Ｃｓのみならず付加容量Ｃａｄや、その他の寄生容量が付いているため、アノード側の電位上昇よりも、駆動トランジスタＤＲＴのゲート電位の上昇はわずかに小さくなるが、この値は既知であるから、最終的な駆動トランジスタＤＲＴのゲート・ソース間電圧において所望の電流値となるように、映像信号Ｖｓｉｇの電位を決定すれば良い。
以上により、画素の一連の動作が完了する。当該動作を１行目から最終行まで完了すると、１フレーム期間内での１画面の表示となる。以後、当該動作を繰り返して映像の表示が行われる。
第１実施形態及び第２実施形態において説明したボトムゲート駆動のトランジスタ２１０、２１０Ａ、２１０Ｂのいずれかを駆動トランジスタＤＲＴに適用する。また、第１実施形態及び第２実施形態において説明したトップゲート駆動のトランジスタ２２０、２５０のいずれかを書込トランジスタＳＳＴの他、リセットトランジスタＲＳＴ、及び初期化トランジスタＩＳＴ等に適用する。これにより、駆動トランジスタＤＲＴのＳ値は大きくいため、微小な電流で制御する必要がある低階調領域において、駆動トランジスタＤＲＴの電流変化を小さくすることができ、細かく階調を制御することができる。これにより、表示領域１０２において、表示ムラを抑制することができる。
（第４実施形態）
本実施形態では、表示装置１００が有する画素１０３Ｆの回路構成及び動作方法について、図１８及び図１９を参照して説明する。
＜回路図＞
図１８は、画素１０３Ｆの画素回路の等価回路図である。発光制御走査線Ｓｇａ、書込制御走査線Ｓｇｂ、リセット制御走査線Ｓｇｃ、及び初期化制御走査線Ｓｇｄは、それぞれ表示領域１０２の外側に設けられたゲート駆動回路１０４＿１、１０４＿２と接続される。各画素１０３Ｆには、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、及び駆動トランジスタＤＲＴが設けられる。一部のトランジスタは隣接する複数の画素１０３Ｆ間で共有されても良い。リセットトランジスタＲＳＴは、表示領域の外側に、例えば各行に１つ設けられる。駆動トランジスタＤＲＴのゲート・ソース間には保持容量Ｃｓが設けられても良い。寄生容量Ｃｅｌは、発光素子ＯＬＥＤのアノード・カソード間の寄生容量である。発光素子ＯＬＥＤのアノードには、出力トランジスタＢＣＴ、及び駆動トランジスタＤＲＴを介して高電位電源Ｐｖｄｄが与えられ、カソードには、低電位電源Ｐｖｓｓが与えられる。出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、及び書込トランジスタＳＳＴは、２ノード間の導通、非導通を選択するスイッチング素子として機能し、駆動トランジスタＤＲＴは、そのゲート・ソース間電圧に応じてＯＬＥＤに流れる電流値を制御する電流制御素子として機能する。本実施形態では、駆動トランジスタＤＲＴとして、トランジスタ２１０を適用し、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、及び書込トランジスタＳＳＴとして、トランジスタ２２０の構造を適用する。
＜タイミングチャート＞
図１９は、図１８に示した画素を駆動するためのゲート駆動回路１０４＿１、１０４＿２のタイミングチャートである。Ｇ１～Ｇ３で示される各区間が１水平期間であり、最終行まで継続する。図１９中、Ｔ０～Ｔ６で示される期間について、以下に説明する。
＜Ｔ０．前フレーム発光＞
あるフレーム期間での処理が開始されるまでの間、画素は前フレームの発光状態を継続している。
＜Ｔ１．駆動トランジスタＤＲＴのソース初期化動作＞
この期間ではまず制御信号ＢＧがＬレベル、制御信号ＲＧがＨレベル、制御信号ＩＧがＬレベル、制御信号ＳＧがＬレベルとなり、出力トランジスタＢＣＴがオフし、リセットトランジスタＲＳＴがオンし、初期化トランジスタＩＳＴはオフし、書込トランジスタＳＳＴがオフする。ここで、保持容量Ｃｓには、「前フレームで書き込まれた映像信号に対応する電圧」が保持されている。映像信号Ｖｓｉｇがリセット電位Ｖｒｓｔよりもより大きければ、駆動トランジスタＤＲＴを通じて、ソース側もリセット電位Ｖｒｓｔに近づく。また、リセット電位Ｖｒｓｔは、低電位電源Ｐｖｓｓとほぼ同じ電位となるため、発光素子ＯＬＥＤへの電流供給が停止する。これにより、駆動トランジスタＤＲＴのソース側の電位は、画素の系のなかで最も低い状態となる。
＜Ｔ２．駆動トランジスタＤＲＴのゲート初期化＞
制御信号ＩＧがＨレベルとなり、初期化トランジスタＩＳＴがオンする。当該行の各画素において、初期化トランジスタＩＳＴを介して駆動トランジスタＤＲＴのゲートが初期化電位Ｖｉｎｉに固定される。初期化電位Ｖｉｎｉは、リセット電位Ｖｒｓｔに対して駆動トランジスタＤＲＴのしきい値よりも大きい電位に設定されている。つまり、この操作によって、駆動トランジスタＤＲＴはオン状態となる。ただし、出力トランジスタＢＣＴがオフしているので、駆動トランジスタＤＲＴにはまだ電流は流れない。
＜Ｔ３．オフセットキャンセル動作＞
制御信号ＢＧがＨレベル、制御信号ＲＧがＬレベル、制御信号ＩＧがＨレベルとなり、出力トランジスタＢＣＴがオンし、リセットトランジスタＲＳＴがオフし、初期化トランジスタＩＳＴがオンする。駆動トランジスタＤＲＴは前動作によってオン状態であるから、出力トランジスタＢＣＴを通じてＰｖｄｄから駆動トランジスタＤＲＴに電流が供給される。この段階では、発光素子ＯＬＥＤのアノード・カソード間の電圧は発光開始電圧を上回っていないので、電流が流れない。従って、高電位電源Ｐｖｄｄから供給された電流によって、駆動トランジスタＤＲＴのソースが充電され、その電位が上昇する。このとき、駆動トランジスタＤＲＴのゲート電位は初期化電位Ｖｉｎｉとなっているので、駆動トランジスタＤＲＴのソースが（Ｖｉｎｉ－Ｖｔｈ）となった段階で駆動トランジスタＤＲＴがオフし、電位の上昇が停止する。Ｖｔｈとは、駆動トランジスタＤＲＴのしきい値電圧であり、画素１０３Ｆによってばらつきがあるため、電位の上昇が停止したときのＤＲＴのソースの電位は画素によって異なる。つまり、本動作によって、各画素で駆動トランジスタＤＲＴのしきい値電圧に相当する電圧が取得される。このとき、発光素子ＯＬＥＤのアノード・カソード間には、｛（Ｖｉｎｉ－Ｖｔｈ）－Ｐｖｓｓ｝の電圧が印加されているが、この電圧は依然発光開始電圧を上回っていないので、発光素子ＯＬＥＤには電流が流れない。
なお、図１９のタイミングチャートによると、Ｔ１．～Ｔ３．の動作は、２行分が並行して実施されているが、この限りではない。１行ごとに順次実施されても良いし、３行以上を並行して実施しても良い。
＜Ｔ４．Ｔ５．映像信号書込み動作＞
制御信号ＢＧがＨレベル、制御信号ＲＧがＬレベル、制御信号ＩＧがＬレベル、制御信号ＳＧがＨレベルとなり、出力トランジスタＢＣＴがオンし、リセットトランジスタＲＳＴがオフし、初期化トランジスタＩＳＴがオフし、書込トランジスタＳＳＴがオンする。当該行の各画素において、映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力され、駆動トランジスタＤＲＴのゲート電位はＶｉｎｉからＶｓｉｇに変化する。一方、駆動トランジスタＤＲＴのソース電位は依然（Ｖｉｎｉ－Ｖｔｈ）であり、結果、駆動トランジスタＤＲＴのゲート、ソース間電圧は、｛Ｖｓｉｇ－（Ｖｉｎｉ－Ｖｔｈ）｝となり、画素間のしきい値のばらつきが反映されたものとなる。
Ｖｓｉｇを共有する映像信号線ＶＬは、同列に属する複数行の画素で共通であるから、映像信号ＶＳｉｇの書込み動作は、１行ごとに順次実施される。
＜Ｔ６．発光動作＞
制御信号ＢＧがＨレベル、制御信号ＲＧがＬレベル、制御信号ＩＧがＬレベル、制御信号ＳＧがＬレベルとなり、出力トランジスタＢＣＴがオンし、リセットトランジスタＲＳＴがオフし、初期化トランジスタＩＳＴがオフし、書込トランジスタＳＳＴがオフする。出力トランジスタＢＣＴを通じて高電位電源Ｐｖｄｄから駆動トランジスタＤＲＴに電流が供給される。駆動トランジスタＤＲＴは前段階までで設定されたゲート・ソース間電圧に応じた電流を発光素子ＯＬＥＤに流し、発光素子ＯＬＥＤがその電流に応じた輝度で発光する。このときの発光素子ＯＬＥＤのアノード・カソード間電圧は、その電流に応じた電圧となるため、アノード側の電位が上昇するが、保持容量Ｃｓによって駆動トランジスタＤＲＴのゲート・ソース間電圧が保持されるので、アノード側の電位上昇に伴って、保持容量Ｃｓのカップリングによって駆動トランジスタＤＲＴのゲート電位も上昇する。実際には、駆動トランジスタＤＲＴのゲートに対しては、保持容量Ｃｓのみならず付加容量Ｃａｄや、その他の寄生容量Ｃｅｌが付いているため、アノード側の電位上昇よりも、駆動トランジスタＤＲＴのゲート電位の上昇はわずかに小さくなるが、この値は既知であるから、最終的な駆動トランジスタＤＲＴのゲート－ソース間電圧において所望の電流値となるように、映像信号Ｖｓｉｇの電位を決定すれば良い。
以上により、画素１０３Ｆの一連の動作が完了する。当該動作を１行目から最終行まで完了すると、１フレーム期間内での１画面の表示となる。以後、当該動作を繰り返して映像の表示が行われる。
第１実施形態及び第２実施形態において説明したボトムゲート駆動のトランジスタ２１０、２１０Ａ、２１０Ｂのいずれかを駆動トランジスタＤＲＴに適用する。また、第１実施形態及び第２実施形態において説明したトップゲート駆動のトランジスタ２２０、２５０のいずれかを書込トランジスタＳＳＴの他、リセットトランジスタＲＳＴ、及び初期化トランジスタＩＳＴ等に適用する。これにより、駆動トランジスタＤＲＴのＳ値は大きくいため、微小な電流で制御する必要がある低階調領域において、駆動トランジスタＤＲＴの電流変化を小さくすることができ、細かく階調を制御することができる。これにより、表示領域１０２において、表示ムラを抑制することができる。
本実施例では、同一基板上に、デュアルゲート型ボトムゲート駆動のトランジスタ、デュアルゲート型トップゲート駆動のトランジスタ、トップゲート型のトランジスタを形成し、それぞれのトランジスタの特性について評価した結果について説明する。
本実施例で作成したデュアルゲート型ボトムゲート駆動のトランジスタ３１０、デュアルゲート型トップゲート駆動のトランジスタ３２０、トップゲート型のトランジスタ３５０の製造方法について、図２０を参照して説明する。
まず、基板３０１上に、酸化シリコン又は窒化シリコンを単層、あるいはそれらの積層を用いて下地膜３０２を形成した。次に、下地膜３０２上に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）を用いて、導電層３０４＿１、３０４＿２を形成した。次に、導電層３０４＿１、３０４＿２上に、酸化シリコン又は窒化シリコンを単層、あるいはそれらの積層を用いて、絶縁膜３０６を形成した。絶縁膜３０６の膜厚は、例えば、２５０ｎｍ以上５００ｎｍ以下で形成することが好ましい。次に、絶縁膜３０６上に、酸化物半導体層３０８＿１～３０８＿３を形成した。酸化物半導体膜は、例えば、スパッタリング法により、膜厚を３０ｎｍ以上１００ｎｍ以下で形成することが好ましい。次に、酸化物半導体層３０８＿１～３０８＿３上に、酸化シリコン又は窒化シリコンを単層、あるいはそれらの積層を用いて、絶縁膜３１２を形成した。絶縁膜３１２の膜厚は、例えば、１００ｎｍ以上２００ｎｍ以下で形成することが好ましい。次に、導電層３１４＿１～３１４＿３を形成した。次に、導電層３１４＿１～３１４＿３をマスクとして、不純物元素１×１０１４ａｔｏｍｓ／ｃｍ２～５×１０１５ａｔｏｍｓ／ｃｍ２にてイオン注入した。不純物元素としては、水素、アルゴン、リン、又はボロン等を用いればよい。次に、導電層３１４＿１～３１４＿３上に、酸化シリコン又は窒化シリコンを単層、あるいはそれらの積層を用いて、絶縁膜３１６を形成した。絶縁膜３１６の膜厚は、例えば、２５０ｎｍ以上５００ｎｍ以下で形成することが好ましい。絶縁膜３１６に、酸化物半導体層３０８＿１～３０８＿３及び導電層３１４＿１に到達するコンタクトホールを形成した。最後に、絶縁膜３１６上に、ソース電極又はドレイン電極３１８＿１～３１８＿６を形成した。
以上の工程により、基板１０１上に、ゲート絶縁膜の膜厚が異なるトランジスタ３１０、トランジスタ３２０、及びトランジスタ３５０を同時に形成した。トランジスタ３１０において、導電層３０４＿１がゲート電極として機能し、トランジスタ３２０において、導電層３１４＿２がゲート電極として機能し、トランジスタ３５０においては、導電層３１４＿３がゲート電極として機能する。ここで、トランジスタ３１０、トランジスタ３２０、及びトランジスタ３５０のいずれにおいても、チャネル幅を３μｍとし、チャネル長を４μｍとした。チャネル幅及びチャネル長は、上記のゲート電極として機能する導電層と、酸化物半導体層とが重畳する領域の幅と長さに対応する。なお、トランジスタ３１０、トランジスタ３２０、及びトランジスタ３５０は、同一基板上に、それぞれ２８個ずつ形成した。
次に、トランジスタ３１０、トランジスタ３２０、及びトランジスタ３５０のＩｄ－Ｖｇ特性について測定した。Ｉｄ－Ｖｇ特性の測定は、それぞれのトランジスタのゲート電極に印加するゲート電圧（Ｖｇ）として、－５Ｖから＋１０Ｖまで、０．１Ｖステップで印加した。また、ソース電極に印加するソース電圧（Ｖｓ）を０Ｖとして、ドレイン電極に印加するドレイン電圧（Ｖｄ）を０．１Ｖ及び１０Ｖとした。また、トランジスタ３２０において、導電層３０４＿２に印加するバックゲート電圧を０Ｖとした。
図２１は、デュアルゲート型ボトムゲート駆動のトランジスタ３１０のＩｄ－Ｖｇ特性のグラフである。図２２は、デュアルゲート型トップゲート駆動のトランジスタ３２０のＩｄ－Ｖｇ特性のグラフである。図２３は、トップゲート型のトランジスタ３５０のＩｄ－Ｖｇ特性のグラフである。なお、図２１～図２２において、縦軸がドレイン電流Ｉｄ［Ａ］であり、横軸がゲート電圧Ｖｇ［Ｖ］である。図２１において、実線４０１は、Ｖｄ=０．１ＶのＩｄ－Ｖｇ特性のグラフであり、実線４０２は、Ｖｄ＝１０ＶのＩｄ－Ｖｇ特性のグラフである。図２２において、実線４０３は、Ｖｄ=０．１ＶのＩｄ－Ｖｇ特性のグラフであり、実線４０４は、Ｖｄ＝１０ＶのＩｄ－Ｖｇ特性のグラフである。図２３において、実線４０５は、Ｖｄ=０．１ＶのＩｄ－Ｖｇ特性のグラフであり、実線４０６は、Ｖｄ＝１０ＶのＩｄ－Ｖｇ特性のグラフである。
表１～表３はそれぞれ、トランジスタ３１０、３２０、３５０の線形領域の移動度μＦＥ（Ｌｉｎ）［ｍ２／Ｖ・ｓ］、飽和領域の移動度μＦＥ（Ｓａｔ）［ｍ２／Ｖ・ｓ］、閾値電圧Ｖｔｈ［Ｖ］、サブスレッショルド・スイング値Ｓ．Ｓ［Ｖ／ｄｅｃａｄｅ］（Ｓ値）をまとめた表である。μＦＥ（Ｓａｔ）、閾値電圧Ｖｔｈ、サブスレッショルド・スイング値Ｓ．Ｓ（Ｓ値）について、それぞれ、最大値（Ｍａｘ）、平均（ａｖｅ．）、最小値（ｍｉｎ）、及び標準偏差（３σ）を算出した。
Figure 2022031020000002
Figure 2022031020000003
Figure 2022031020000004
表１～表３から、トランジスタ３２０、３５０のＳ値は、トランジスタ３１０のＳ値よりも小さくなることが示された。これは、トランジスタ３２０、３５０のゲート絶縁膜として機能する絶縁膜３１２の膜厚が、トランジスタ３１０のゲート絶縁膜として機能する絶縁膜３０６の膜厚よりも薄いことに起因すると考えられる。
一方で、トランジスタ３２０及びトランジスタ３５０の線形領域の移動度μＦＥ（Ｌｉｎ）、飽和領域の移動度μＦＥ（Ｓａｔ）は、トランジスタ３１０の線形領域の移動度μＦＥ（Ｌｉｎ）、飽和領域の移動度μＦＥ（Ｓａｔ）よりも大きくなることが示された。これは、トランジスタ３２０及びトランジスタ３５０のゲート絶縁膜として機能する絶縁膜３１２の膜厚が、トランジスタ３１０のゲート絶縁膜として機能する絶縁膜３０６の膜厚よりも薄いことに起因すると考えられる。
次に、トランジスタ３１０及びトランジスタ３５０に対して、電流ストレス試験を実施した結果について説明する。
定電流ストレス試験の条件としては、試験温度を３５℃とし、ストレス電流を１６０ｎＡとなるようにして、ドレイン電圧とゲート電圧とを調整して、１２時間電流をかけ続けた。
図２４は、トランジスタ３５０の定電流ストレス試験の結果であり、図２５は、トランジスタ３１０の定電流ストレス試験の結果である。なお、図２４及び図２５において、縦軸がトランジスタのオン電流（Ｉｏｎ）の劣化率であり、横軸がストレス時間である。
図２４に示すように、トランジスタ３５０の１０時間経過後の劣化率は、１．９％であり、図２５に示すように、トランジスタ３１０の１０時間経過後の劣化率は、１．０％であった。図２４及び図２５に示すように、トランジスタ３１０、３５０の双方において、高い信頼性を有することが分かる。特に、トランジスタ３１０においては、１０時間経過後のオン電流の劣化率が極めて小さい。以上の結果により、本発明の一実施形態に係るトランジスタは、信頼性が高いことが示された。
本発明の実施形態及び実施例として説明した表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。また、上述した各実施形態は、技術的矛盾の生じない範囲において、相互に組み合わせることが可能である。
また、上述した実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
本発明の範疇において、当業者であれば、各種の変更例及び修正例に相当し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
１００：表示装置、１０１：基板、１０２：表示領域、１０３：画素、１０３Ａ～１０３Ｃ、１０３Ｅ、１０３Ｆ：画素、１０４＿１、１０４＿２：ゲート駆動回路、１０５：ドライバＩＣ、１０６：端子、１０７：端子部、１０８：フレキシブルプリント回路、１０９：周辺領域、１１０：タッチセンサ、２０２：下地膜、２０４＿１、２０４＿２：導電層、２０６：絶縁膜、２０８＿１、２０８＿２：酸化物半導体層、２０８ａ：チャネル領域、２０８ｂ：高濃度不純物領域、２０８ｃ：高濃度不純物領域、２０８ｄ：低濃度不純物領域、２０８ｅ：低濃度不純物領域、２０８ｆ：チャネル領域、２０８ｇ：高濃度不純物領域、２０８ｈ：高濃度不純物領域、２０８ｉ：チャネル領域、２０８ｊ：高濃度不純物領域、２０８ｋ：高濃度不純物領域、２１０、２１０Ａ：トランジスタ、２１２：絶縁膜、２１３：導電層、２１４：導電層、２１５：レジストマスク、２１６：絶縁膜、２１８：ドレイン電極、２２０、２２０Ａ：トランジスタ、２２２：平坦化膜、２２６：画素電極、２２８：絶縁層、２３０：発光素子、２３２：有機層、２３３：無機絶縁層、２３４：共通電極、２３６：無機絶縁層、２３８：有機絶縁層、２４０：封止膜、２４２：無機絶縁層、２５０：トランジスタ、３０１：基板、３０２：下地膜、３０４：導電層、３０６：絶縁膜、３０８：酸化物半導体層、３１０：トランジスタ、３１２：絶縁膜、３１４：導電層、３１６：絶縁膜、３１８：ドレイン電極、３２０：トランジスタ、３５０：トランジスタ、ＢＣＴ：出力トランジスタ、ＢＧ：制御信号、Ｃａｄ：付加容量、Ｃｅｌ：寄生容量、ＤＲＴ：駆動トランジスタ、ＩＳＴ：初期化トランジスタ、ＯＬＥＤ：発光素子、Ｐｖｄｄ：高電位電源、Ｐｖｓｓ：低電位電源、ＲＧ：制御信号、ＲＳＴ：リセットトランジスタ、Ｓｇ：書込制御走査線、ＳＧ：制御信号、Ｓｇａ：発光制御走査線、Ｓｇｂ：書込制御走査線、Ｓｇｃ：リセット制御走査線、Ｓｇｄ：初期化制御走査線、Ｓｇｒ：リセット制御走査線、ＳＬａ：高電位電源、ＳＬｂ：低電位電源電極、ＳＬｃ：リセット電源線、ＳＳＴ：書込トランジスタ、Ｖｉｎｉ：初期化電位、ＶＬ：映像信号線、Ｖｒｓｔ：リセット電位、Ｖｓｉｇ：映像信号

Claims (14)

  1. 基板と、
    発光素子と、
    駆動電源線から前記発光素子に流す電流値を制御する第１トランジスタと、
    前記発光素子の発光輝度に対応する電圧を前記第１トランジスタの第１ゲート電極に書き込む第２トランジスタと、を含み、
    前記第１トランジスタは、
    前記基板上に設けられた前記第１ゲート電極と、
    前記第１ゲート電極上に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられ、前記第１ゲート電極と重畳する領域を有する第１酸化物半導体層と、
    前記第１酸化物半導体層上に設けられた第２絶縁膜と、
    前記第２絶縁膜上に設けられた第１導電層と、を含み、
    前記第２トランジスタは、
    前記基板上に設けられた前記第１絶縁膜と、
    前記第１絶縁膜上に設けられた第２酸化物半導体層と、
    前記第１酸化物半導体層及び前記第２酸化物半導体層上に設けられ、前記第１絶縁膜の膜厚よりも小さい膜厚を有する第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記第２酸化物半導体層と重畳する領域を有する第２ゲート電極と、を含み、
    前記第１導電層は、前記発光素子と電気的に接続される、表示装置。
  2. 前記第１絶縁膜の膜厚は、２５０ｎｍ以上５００ｎｍ以下であり、
    前記第２絶縁膜の膜厚は、１００ｎｍ以上２００ｎｍ以下である、請求項１に記載の表示装置。
  3. 前記第２トランジスタは、前記第２絶縁膜上に設けられた第２導電層をさらに有し、
    前記第１ゲート電極は、前記第２導電層と電気的に接続される、請求項１に記載の表示装置。
  4. 前記基板と前記第１絶縁膜との間に、前記第２酸化物半導体層及び前記第２ゲート電極と重畳する第３導電層をさらに有する、請求項１に記載の表示装置。
  5. 前記駆動電源線と電気的に接続された第３トランジスタをさらに有し、
    前記第３トランジスタは、
    前記基板上に設けられた前記第１絶縁膜と、
    前記第１絶縁膜上に設けられた第３酸化物半導体層と、
    前記第３酸化物半導体層上に設けられた前記第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記第３酸化物半導体層と重畳する領域を有する第３ゲート電極と、を含む、請求項１に記載の表示装置。
  6. 基板と、
    発光素子と、
    駆動電源線から前記発光素子に流す電流値を制御する第１トランジスタと、
    前記発光素子の発光輝度に対応する電圧を前記第１トランジスタの第１ゲート電極に書き込む第２トランジスタと、を含み、
    前記第１トランジスタは、
    前記基板上に設けられた第１ゲート電極と、
    前記第１ゲート電極上に設けられた第１絶縁膜と、
    前記第１絶縁膜上に設けられ、前記第１ゲート電極と重畳する領域を有する第１酸化物半導体層と、を含み、
    前記第２トランジスタは、
    前記基板上に設けられた前記第１絶縁膜と、
    前記第１絶縁膜上に設けられた第２酸化物半導体層と、
    前記第１酸化物半導体層及び前記第２酸化物半導体層上に設けられ、前記第１絶縁膜の膜厚よりも小さい膜厚を有する第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記第２酸化物半導体層と重畳する領域を有する第２ゲート電極と、を含み、
    前記第１酸化物半導体層は、第１チャネル領域と、前記第１チャネル領域を挟んで設けられた低濃度不純物領域と、前記低濃度不純物領域に隣接して設けられた第１高濃度不純物領域とを有し、
    前記第２酸化物半導体層は、第２チャネル領域と、前記第２チャネル領域を挟んで設けられた第２高濃度不純物領域とを有する、表示装置。
  7. 前記低濃度不純物領域は、前記第１ゲート電極と重畳する、請求項６に記載の表示装置。
  8. 前記第１絶縁膜の膜厚は、２５０ｎｍ以上５００ｎｍ以下であり、
    前記第２絶縁膜の膜厚は、１００ｎｍ以上２００ｎｍ以下である、請求項６に記載の表示装置。
  9. 前記第１高濃度不純物領域に含まれる不純物元素と、前記第２高濃度不純物領域に含まれる不純物元素とは同じ元素である、請求項６に記載の表示装置。
  10. 前記第１高濃度不純物領域及び前記第２高濃度不純物領域に含まれる不純物元素の濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以上であり、
    前記低濃度不純物領域に含まれる不純物元素の濃度は、２．５×１０１２ａｔｏｍｓ／ｃｍ３以上５×１０１３ａｔｏｍｓ／ｃｍ３未満である、請求項６に記載の表示装置。
  11. 前記第２トランジスタは、前記第２絶縁膜上に設けられた第１導電層をさらに有し、
    前記第１ゲート電極は、前記第１導電層と電気的に接続される、請求項６に記載の表示装置。
  12. 前記第１酸化物半導体層上に設けられた第２絶縁膜と、
    前記第２絶縁膜に設けられた第２導電層と、をさらに有し、
    前記第２導電層は、前記発光素子と電気的に接続される、請求項６に記載の表示装置。
  13. 前記基板と前記第１絶縁膜との間に、前記第２酸化物半導体層及び前記第２ゲート電極と重畳する第３導電層をさらに有する、請求項６に記載の表示装置。
  14. 前記駆動電源線と電気的に接続された第３トランジスタをさらに有し、
    前記第３トランジスタは、
    前記基板上に設けられた第４導電層と、
    前記第４導電層上に設けられた前記第１絶縁膜と、
    前記第１絶縁膜上に設けられ、前記第４導電層と重畳する領域を有する第３酸化物半導体層と、
    前記第３酸化物半導体層上に設けられた前記第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記第３酸化物半導体層と重畳する領域を有する第３ゲート電極と、を含む、請求項６に記載の表示装置。
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