KR20170040861A - 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 - Google Patents

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KR20170040861A
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Abstract

본 발명은 박막 트랜지스터의 기능에 따른 특성 조절이 가능한 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치를 위하여, 기판; 상기 기판 상에 배치되며, 제1 액티브 패턴, 상기 제1 액티브 패턴과 적어도 일부가 중첩하며 상기 기판과 상기 액티브 패턴 사이에 개재되는 제1 게이트 전극을 포함하는, 제1 박막 트랜지스터; 및 상기 기판 상에 배치되며, 제2 액티브 패턴, 상기 제2 액티브 패턴과 적어도 일부가 중첩하는 제2 게이트 전극을 포함하는, 제2 박막 트랜지스터;를 구비하는, 박막 트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법{Thin film transistor substrate, display apparatus comprising the same, method for manufacturing thin film transistor substrate, and method for manufacturing display apparatus}
본 발명은 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것으로서, 더 상세하게는 박막 트랜지스터의 기능에 따른 특성 조절이 가능한 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터 기판은 기판 상에 하나 이상의 박막 트랜지스터나 커패시터 등이 형성된 구조체를 의미한다. 이러한 박막 트랜지스터 기판를 이용하여 디스플레이 장치 등을 제조할 수 있다.
이러한 박막 트랜지스터 기판이 갖는 박막 트랜지스터는 활성층으로서 결정질실리콘층을 포함한다. 이 결정질실리콘층은 비정질실리콘층을 결정화시켜 형성하는 것으로, 결정화 방법이나 환경 등에 따라서 박막 트랜지스터의 특성이 결정된다. 박막 트랜지스터의 특성은 회로 내에서 박막 트랜지스터의 역할에 따라 요구하는 특성의 범위가 차이가 나게 된다.
그러나 이러한 종래의 박막 트랜지스터 기판에는, 복수개의 박막 트랜지스터들이 존재하는 회로 내에서 각각의 박막 트랜지스터의 역할에 따른 특성 조절이 용이하지 않다는 문제점이 존재하였다. 이는 이러한 박막 트랜지스터 기판을 갖는 디스플레이 장치 등을 구현할 시, 복수개의 화소들에 동일한 전기적 신호가 인가되어도 균일하지 않은 휘도의 이미지가 디스플레이되는 등의 문제점이 야기될 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 박막 트랜지스터의 이동도 등의 특성 조절이 가능한 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되며, 제1 액티브 패턴, 상기 제1 액티브 패턴과 적어도 일부가 중첩하며 상기 기판과 상기 액티브 패턴 사이에 개재되는 제1 게이트 전극을 포함하는, 제1 박막 트랜지스터; 및 상기 기판 상에 배치되며, 제2 액티브 패턴, 상기 제2 액티브 패턴과 적어도 일부가 중첩하는 제2 게이트 전극을 포함하는, 제2 박막 트랜지스터;를 구비하는, 박막 트랜지스터 기판이 제공된다.
본 실시예에 따르면, 상기 제1 게이트 전극과 상기 제1 액티브 패턴 사이에 제1 절연막이 개재될 수 있다.
본 실시예에 따르면, 상기 제1 액티브 패턴과 상기 제2 액티브 패턴은 각각 동일 층에 배치되고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 상이한 층에 배치 될 수 있다.
본 실시예에 따르면, 상기 제1 액티브 패턴과 상기 제2 액티브 패턴을 상기 제1 절연막 상에 배치 될 수 있다.
본 실시예에 따르면, 상기 제2 액티브 패턴과 상기 제2 게이트 패턴 사이에 제2 절연막이 개재 될 수 있다.
본 실시예에 따르면, 상기 제2 게이트 패턴은 상기 제2 절연막 상에 배치 될 수 있다.
본 실시예에 따르면, 상기 제2 절연막은 상기 제1 절연막 상에 배치되며, 상기 제1 절연막은 제1 두께를 갖고 상기 제2 절연막은 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두꼐보다 두꺼울 수 있다.
본 실시예에 따르면, 상기 제2 게이트 전극을 덮으며, 상기 제2 절연막 상에 제3 절연막이 더 배치 될 수 있다.
본 실시예에 따르면, 상기 제2 박막 트랜지스터는 주사 신호에 동기화하여 데이터 신호를 전달하고, 제1 박막 트랜지스터는 상기 데이터 신호에 대응하여 구동 전류를 출력할 수 있다.
본 발명의 다른 관점에 따르면, 상기 박막 트랜지스터 기판; 및 상기 박막 트랜지스터 기판 상에 배치되는 디스플레이 소자;를 구비하고, 디스플레이 장치가 제공된다.
본 발명의 또 다른 관점에 따르면, 기판 상에 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극과 적어도 일부가 중첩되도록 상기 제1 게이트 전극 상에 제1 액티브 패턴을 형성하는 단계; 기판 상에 제2 액티브 패턴을 형성하는 단계; 및 상기 제2 액티브 패턴과 적어도 일부가 중첩되도록 상기 제2 액티브 패턴 상에 게이트 전극을 형성하는 단계;를 포함하는, 박막 트랜지스터 기판의 제조방법이 제공된다.
본 실시예에 따르면, 상기 제1 게이트 전극을 형성하는 단계와 상기 제1 액티브 패턴을 형성하는 단계 사이에 제1 절연막을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1 액티브 패턴을 형성하는 단계와 상기 제2 액티브 패턴을 형성하는 단계는 동시에 수행되고, 상기 제1 게이트 전극을 형성하는 단계와 상기 제2 게이트 전극을 형성하는 단계는 각각 별개의 공정으로 수행될 수 있다.
본 실시예에 따르면, 상기 제1 액티브 패턴과 상기 제2 액티브 패턴은 상기 제1 절연막 상에 형성될 수 있다.
본 실시예에 따르면, 상기 제2 액티브 패턴을 형성하는 단계과 상기 제2 게이트 패턴을 형성하는 단계 사이에 제2 절연막을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 상기 제2 게이트 패턴은 상기 제2 절연막 상에 형성될 수 있다.
본 실시예에 따르면, 상기 제2 절연막은 상기 제1 절연막 상에 형성되며, 상기 제1 절연막은 상기 제2 절연막보다 두껍게 형성될 수 있다.
본 실시예에 따르면, 상기 제2 게이트 전극을 덮으며, 상기 제2 절연막 상에 제3 절연막을 더 형성하는 단계를 포함할 수 있다.
본 실시예에 따르면, 상기 제2 박막 트랜지스터는 주사 신호에 동기화하여 데이터 신호를 전달하고, 제1 박막 트랜지스터는 상기 데이터 신호에 대응하여 구동 전류를 출력할 수 있다.
본 발명의 또 다른 관점에 따르면, 제10항 내지 제19항 중 어느 한 항의 제조방법으로 형성된 박막 트랜지스터 기판을 준비하는 단계; 및 상기 박막 트랜지스터 기판 상에 디스플레이 소자를 형성하는 단계;를 포함하는, 디스플레이 장치의 제조방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 박막 트랜지스터의 기능에 따른 특성 조절이 가능한 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시하는 단면도이다.
도 2은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 3 내지 도 6은 도 1의 박막 트랜지스터 기판을 제조하는 과정을 개략적으로 도시하는 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)을 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)은 기판(100), 기판(100) 상에 배치되며 제1 액티브 패턴(A1)과 제1 게이트 전극(G1)을 포함하는 제1 박막 트랜지스터(T1) 및 제2 액티브 패턴(A2)과 제2 게이트 전극(G2)을 포함하는 제2 박막 트랜지스터(T2)를 구비한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 이러한 기판(100)은 이미지를 디스플레이 하기 위해 복수개의 화소들(미도시)이 배치되는 디스플레이영역과, 이 디스플레이영역을 감싸는 주변영역을 가질 수 있다.
기판(100) 상에는 영상이 구비되는 적어도 하나의 화소를 포함할 수 있으며, 화소는 복수 개 제공되어 매트릭스 형태로 배열될 수 있다. 또한, 화소들은 적색, 녹색, 황색, 백색을 가질 수 있으며 각각이 서로 다른 면적을 가지도록 제공될 수 있다. 예를 들어, 화소들은 색깔이 다른 화소들의 경우 각 색깔별로 다른 면적이나 다른 형상으로 제공될 수 있다.
이러한 화소는 게이트 라인, 데이터 라인 및 구동 전압 라인으로 이루어진 배선부(미도시)와, 배선부에 연결된 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 유기 발광 소자(200)를 포함할 수 있다.
게이트 라인은 일 방향으로 연장될 수 있고, 데이터 라인은 게이트 라인과 교차하는 타 방향으로 연장될 수 있다. 구동 전압 라인은 데이터 라인과 실질적으로 동일한 방향으로 연장될 수 있다. 게이트 라인은 제1 박막 트랜지스터(T1)에 주사 신호를 전달하고, 데이터 라인은 제1 박막 트랜지스터(T1)에 데이터 신호를 전달하며, 구동 전압 라인은 제1 박막 트랜지스터(T1)에 구동 전압을 제공할 수 있다. 한편, 제2 박막 트랜지스터(T2)는 데이터 라인으로부터 데이터 신호를 수신하고 주사신호에 동기화되어 상기 데이터 신호를 제1 박막 트랜지스터(T1)에 전달하고, 제1 박막 트랜지스터(T1)는 데이터 신호에 대응하여 구동 전류를 출력할 수 있다.
본 실시예에 있어서, 기판(100) 상에는 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 구비될 수 있다. 상술한 것과 같이 제1 박막 트랜지스터(T1)는 구동 박막 트랜지스터일 수 있고, 제2 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터일 수 있다. 제1 박막 트랜지스터(T1)는 제1 액티브 패턴(A1)과, 제1 액티브 패턴(A1)과 적어도 일부가 중첩하는 제1 게이트 전극(G1)을 포함할 수 있다. 또한 제2 박막 트랜지스터(T2)는 제2 액티브 패턴(A2)과, 제2 액티브 패턴(A2)과 적어도 일부가 중첩하는 제2 게이트 전극(G2)을 포함할 수 있다.
제1 게이트 전극(G1)은 기판(100) 상에 배치될 수 있다. 도 1에서는 제1 게이트 전극(G1)이 기판(100) 바로 위에 배치된 것으로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 기판(100) 상에 버퍼층(미도시) 등의 배리어층이 배치되고, 그 위에 제1 게이트 전극(G1)이 위치할 수도 있다. 제1 게이트 전극(G1)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제1 게이트 전극(G1) 상에는 제1 게이트 전극(G1)과 적어도 일부가 중첩되는 제1 액티브 패턴(A1)이 배치될 수 있다. 제1 액티브 패턴(A1)은 반도체 물질로 형성되어 예컨대, 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함할 수 있으며, 제1 박막 트랜지스터(T1)의 활성층으로서 기능할 수 있다. 제1 액티브 패턴(A1)은 각각 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 제공된 채널 영역을 포함할 수 있다. 제1 액티브 패턴(A1)의 소스 영역(SA) 및 드레인 영역(DA)에는 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
이때 제1 게이트 전극(G1)과 제1 액티브 패턴(A1)의 절연성을 확보하기 위해, 제1 게이트 전극(G1)과 제1 액티브 패턴(A1) 사이에 제1 절연막(110)이 개재될 수 있다. 이러한 제1 절연막(110)은 버퍼층일 수도 있고, 게이트 절연막일 수도 있다. 제1 절연막(110)은 예컨대 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다. 제1 액티브 패턴(A1)은 제1 절연막(110) 상에 배치될 수 있다.
제1 액티브 패턴(A1) 상에는 제1 액티브 패턴(A1)을 덮도록 제2 절연막(130)이 배치될 수 있다. 이러한 제2 절연막(130)은 제1 절연막(110) 상에 배치될 수 있다. 제2 절연막(130)은 후술할 제2 박막 트랜지스터(T2)의 제2 액티브 패턴(A2)과 제2 게이트 전극(G2)의 절연성 확보를 위해 제공될 수 있다. 제2 절연막(130) 상에는 경우에 따라 제2 절연막(150)이 더 배치될 수 있다. 이러한 제2 절연막(130) 및 제2 절연막(150)은 게이트 절연막일 수도 있고, 층간 절연막일 수도 있다. 제2 절연막(130) 및 제2 절연막(150)은 예컨대 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
도 1에 도시된 것과 같이 제1 절연막(110), 제2 절연막(130) 및 제2 절연막(150)은 기판(100)의 전면(全面)에 배치될 수 있다.
제1 박막 트랜지스터(T1)는 제2 절연막(130) 및 제2 절연막(150)에 형성된 컨택홀을 통해 제1 액티브 패턴(A1)에 전기적으로 연결되는 제1 소스 전극(S1)과 제1 드레인 전극(D1)을 포함할 수 있다. 컨택홀은 제2 절연막(130)과 제2 절연막(150)을 통시에 관통할 수 있으며, 컨택홀을 통해 제1 액티브 패턴(A1)의 소스 영역과 드레인 영역의 일부가 노출될 수 있다. 제2 절연막(130) 및 제2 절연막(150)에 형성된 컨택홀을 통해 제1 소스 전극(S1)은 제1 액티브 패턴(A1)의 소스 영역과 전기적으로 소통되고, 제1 드레인 전극(D1)은 제1 액티브 패턴(A1)의 드레인 영역과 전기적으로 소통될 수 있다.
이러한 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
다시 말해 제1 박막 트랜지스터(T1)는 기판(100) 상에 제1 게이트 전극(G1)이 배치되고, 제1 게이트 전극(G1) 상에 제1 액티브 패턴(A1)이 배치된 바텀 게이트(bottom gate) 형태를 가질 수 있다. 제1 게이트 전극(G1)과 제1 액티브 패턴(A1) 사이에는 제1 절연막(110)이 개재될 수 있고, 이러한 제1 절연막(110)은 게이트 절연막의 역할을 할 수 있다. 또한 제1 액티브 패턴(A1)과 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 사이에는 제2 절연막(130) 및 제2 절연막(150)이 개재될 수 있고, 제2 절연막(130) 및 제2 절연막(150)은 층간 절연막으로 기능할 수 있다.
한편, 제2 박막 트랜지스터(T2)의 제2 액티브 패턴(A2)은 기판(100) 상에 배치될 수 있다. 이때 도 1에 도시된 것과 같이 기판(100)과 제2 액티브 패턴(A2) 사이에는 제1 절연막(110)이 개재될 수 있다. 즉 제2 액티브 패턴(A2)은 제1 절연막(110) 상에 위치할 수 있다. 이 경우 제1 절연막(110)은 제2 액티브 패턴(A2)으로 불순물이 유입되는 것을 방지하는 버퍼층의 기능을 할 수 있다. 이러한 제1 절연막(110)은 예컨대 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
제2 액티브 패턴(A2)은 반도체 물질로 형성되어 예컨대, 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함할 수 있으며, 제2 박막 트랜지스터(T2)의 활성층으로서 기능할 수 있다. 제2 액티브 패턴(A2)은 각각 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 제공된 채널 영역을 포함할 수 있다. 제2 액티브 패턴(A2)의 소스 영역(SA) 및 드레인 영역(DA)에는 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
제2 액티브 패턴(A2) 상에는 제2 액티브 패턴(A2)과 적어도 일부가 중첩하는 제2 게이트 전극(G2)이 배치될 수 있다. 제2 게이트 전극(G2)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
이때 제2 액티브 패턴(A2)과 제2 게이트 전극(G2) 사이에는 제2 절연막(130)이 개재될 수 있다. 이 경우 제2 절연막(130)은 제2 액티브 패턴(A2)과 제2 게이트 전극(G2) 사이에 절연성을 확보하는 게이트 절연막일 수 있다. 이러한 제2 절연막(130)은 예컨대 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
제2 게이트 전극(G2) 상에는 제2 게이트 전극(G2)을 덮는 제2 절연막(150)이 배치될 수 있다. 제2 절연막(150)은 제2 게이트 전극(G2)과, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)의 절연성 확보를 위한 것으로, 층간 절연막으로 이해될 수 있다. 제2 절연막(150)은 예컨대 예컨대 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수도 있으며, 유기물로 형성될 수도 있다.
제2 절연막(150) 상에는 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 배치될 수 있다. 즉 제2 박막 트랜지스터(T2)는 제2 절연막(130) 및 제2 절연막(150)에 형성된 컨택홀을 통해 제2 액티브 패턴(A2)에 전기적으로 연결되는 제2 소스 전극(S2)과 제2 드레인 전극(D2)을 포함할 수 있다. 컨택홀은 제2 절연막(130)과 제2 절연막(150)을 통시에 관통할 수 있으며, 컨택홀을 통해 제2 액티브 패턴(A2)의 소스 영역과 드레인 영역의 일부가 노출될 수 있다. 제2 절연막(130) 및 제2 절연막(150)에 형성된 컨택홀을 통해 제2 소스 전극(S2)은 제2 액티브 패턴(A2)의 소스 영역과 전기적으로 소통되고, 제2 드레인 전극(D2)은 제2 액티브 패턴(A2)의 드레인 영역과 전기적으로 소통될 수 있다.
이러한 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
다시 말해 제2 박막 트랜지스터(T2)는 기판(100) 상에 버퍼층 역할을 하는 제1 절연막(110)이 배치되고, 제1 절연막(110) 상에 제2 액티브 패턴(A2)이 배치될 수 있다. 제2 액티브 패턴(A2) 상에는 제2 액티브 패턴(A2)과 적어도 일부가 중첩되는 제2 게이트 전극(G2)이 배치되는 탑 게이트(bottom gate) 형태를 가질 수 있다. 제2 액티브 패턴(A2)과 제2 게이트 전극(G2) 사이에는 게이트 절연막의 역할을 하는 제2 절연막(130)이 개재될 수 있다. 제2 게이트 전극(G2) 상에는 제2 게이트 전극(G2)과, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 절연시키는 층간 절연막 역할을 하는 제2 절연막(150)이 배치될 수 있으며, 제2 절연막(130)과 제2 절연막(150)을 관통하는 컨택홀을 통해 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 제2 액티브 패턴(A2)과 전기적으로 소통될 수 있다.
한편, 제1 절연막(110)은 제1 두께(t1)를 갖고, 제2 절연막(130)은 제2 두께(t2)를 갖도록 구비될 수 있다. 이때 제1 절연막(110)의 제1 두께(t1)는 제1 게이트 전극(G1)과 제1 액티브 패턴(A1) 사이의 간격을 의미하며, 제2 절연막(130)의 제2 두께(t2)는 제2 액티브 패턴(A2)과 제2 게이트 전극(G2) 사이의 간격을 의미할 수 있다.
이 경우 제1 절연막(110)의 제1 두께(t1)는 제2 절연막(130)의 제2 두께(t2)보다 두껍게 구비될 수 있다. 이는 제1 박막 트랜지스터(T1)의 게이트 절연막 역할을 하는 제1 절연막(110)이 제2 박막 트랜지스터(T2)의 게이트 절연막 역할을 하는 제2 절연막(130) 보다 두껍게 구비됨에 따라, 제1 박막 트랜지스터(T1)의 드라이빙 레인지를 늘림과 동시에, 제2 박막 트랜지스터(T2)의 스위칭 특성을 민감하게 유지할 수 있다.
상술한 것과 같이 제1 액티브 패턴(A1)과 제2 액티브 패턴(A2)을 제1 절연막(110) 상에 배치하되, 제1 게이트 전극(G1)은 제1 액티브 패턴(A1) 하부에 배치하고, 제2 게이트 전극(G2)은 제2 액티브 패턴(A2)의 상부에 배치할 수 있다. 즉 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 각각 서로 다른 층에 위치함에 따라, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 특성을 개별적으로 조절하는 것이 가능하다.
도 2은 본 발명의 일 실시예에 따른 디스플레이 장치(2)를 개략적으로 도시하는 단면도이다.
도 2를 참조하면, 도 1의 박막 트랜지스터 기판(1) 상에 디스플레이 소자가 더 배치될 수 있다. 디스플레이 소자는 액정 소자일 수도 있고, 유기 발광 소자일 수도 있다. 본 실시예에서는 박막 트랜지스터 기판(1) 상에 유기 발광 소자를 구비한 경우에 대하여 설명한다.
제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2) 상에는 제4 절연막(170)이 배치될 수 있다. 이 경우 제4 절연막(170)은 평탄화막일 수도 있고 보호막일 수도 있다. 이러한 제4 절연막(170)은 박막 트랜지스터(TFT) 상부에 유기 발광 소자가 배치되는 경우 박막 트랜지스터(TFT) 의 상면을 대체로 평탄화하게 하고, 박막 트랜지스터(TFT) 및 각종 소자들을 보호하는 역할을 한다. 이러한 제4 절연막(170) 은 예컨대 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등으로 형성될 수 있다. 이때 도 1에 도시된 것과 같이, 제4 절연막(170)은 제1 절연막(110) 내지 제2 절연막(150)과 같이 기판(100)의 전면(全面)에 형성될 수 있다.
한편 도면에는 도시되지 않았으나, 이러한 구조의 박막 트랜지스터(TFT)의 보호를 위해 박막 트랜지스터(TFT)를 덮는 보호막(미도시)이 배치될 수 있다. 보호막은 예컨대 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물로 형성될 수 있다.
한편, 제4 절연막(170) 상부에는 제5 절연막(180)이 배치될 수 있다. 이 경우 제5 절연막(180)은 화소정의막일 수 있다. 제5 절연막(180)은 상술한 제4절연막 상에 위치할 수 있으며, 개구를 가질 수 있다. 이러한 제5 절연막(180)은 기판(100) 상에 화소영역을 정의하는 역할을 한다.
이러한 제5 절연막(180)은 예컨대 유기 절연막으로 구비될 수 있다. 그러한 유기 절연막으로는 폴리메틸메타크릴레이트(PMMA)와 같은 아크릴계 고분자, 폴리스티렌(PS), phenol그룹을 갖는 고분자 유도체, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 혼합물 등을 포함할 수 있다.
한편, 제4 절연막(170) 상에는 유기 발광 소자(200)가 배치될 수 있다. 유기 발광 소자(200)는 화소 전극(210), 발광층(EML: Emission Layer)을 포함하는 중간층(220) 및 대향 전극(230)을 포함할 수 있다.
화소 전극(210)은 (반)투명 전극 또는 반사형 전극으로 형성될 수 있다. (반)투명 전극으로 형성될 때에는 예컨대 ITO, IZO, ZnO, In2O3, IGO 또는 AZO로 형성될 수 있다. 반사형 전극으로 형성될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO, In2O3, IGO 또는 AZO로 형성된 층을 가질 수 있다. 물론 본 발명이 이에 한정되는 것은 아니고 다양한 재질로 형성될 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
제5 절연막(180)에 의해 정의된 화소영역에는 중간층(220)이 각각 배치될 수 있다. 이러한 중간층(220)은 전기적 신호에 의해 빛을 발광하는 발광층(EML: Emission Layer)을 포함하며, 발광층(EML)을 이외에도 발광층(EML)과 화소 전극(210) 사이에 배치되는 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer) 및 발광층(EML)과 대향 전극(230) 사이에 배치되는 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다. 물론 중간층(220)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다.
발광층(EML)을 포함하는 중간층(220)을 덮으며 화소 전극(210)에 대향하는 대향 전극(230)이 기판(100) 전면(全面)에 걸쳐서 배치될 수 있다. 대향 전극(230)은 (반)투명 전극 또는 반사형 전극으로 형성될 수 있다.
대향 전극(230)이 (반)투명 전극으로 형성될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 대향 전극(230)이 반사형 전극으로 형성될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 대향 전극(230)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
이와 같은 디스플레이 장치(2)는 상술한 것과 같은 자발광 소자인 유기 발광 소자를 포함하는 복수개의 화소들을 포함하며, 각 화소에는 유기 발광 소자를 구동하기 위한 복수개의 박막 트랜지스터 및 캐패시터(미도시)가 형성되어 있다. 복수개의 박막 트랜지스터는 기본적으로 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함한다.
스위칭 박막 트랜지스터는 빠른 스위칭 동작을 위해 게이트 전극과 반도체층 사이에 얇은 두께의 게이트 절연막을 구비한다. 이때, 스위칭 박막 트랜지스터와 동일한 층에 형성되는 구동 박막 트랜지스터의 게이트 절연막의 두께도 함께 얇아지므로 구동 박막 트랜지스터의 게이트 전극에 인가되는 게이트 전압의 드라이빙 레인지는 좁아지게 된다. 따라서, 구동 박막 트랜지스터의 게이트 전압(Vgs)의 크기를 조절하여 풍부한 계조를 가지도록 제어하기 어렵다. 또한, 구동 박막 트랜지스터의 드라이빙 레인지 확보를 위해서 액티브 패턴의 길이를 늘리는 방법이 존재하나, 이는 구조상 추가적인 면적 확보가 필요하므로 고해상도에서는 길이 증가에 제약을 받게 된다.
다시 말해, 종래의 구동 박막 트랜지스터에 있어서 드라이빙 레인지를 확보하는 방식은 게이트 절연막의 두께를 증가시키는 방법이 있다. 이 경우 게이트 절연막의 두께를 증가시켜 게이트 전극에 개해지는 전기장을 약화시킴에 따라 드라이빙 레인지가 증가하게 된다. 다만 이 구조는 게이트 절연막의 두께가 증가되므로 구동 박막 트랜지스터와 동시에 형성되는 스위칭 박막 트랜지스터의 특성 저하를 유발한다.
또한 액티브 패턴의 길이를 증가시키는 방법의 경우, 소자의 전달 특성을 완만하게 하여 드라이빙 레인지를 증가시키게 된다. 다만 이러한 설계는 고해상도로 갈수록 단위 픽셀의 면적이 감소하게 되므로 일정 이상의 고해상도에서는 적용이 구조적으로 불가하다.
따라서 본 발명의 일 실시예에 관한 박막 트랜지스터 기판(1) 및 이를 구비한 디스플레이 장치(2)에 있어서는, 스위칭 박막 트랜지스터의 특성을 저하시키지 않으면서 구동 박막 트랜지스터의 드라이빙 레인지를 확보할 수 있는 구조가 제공된다.
본 실시예에 따른 박막 트랜지스터 기판(1)에서는 구동 박막 트랜지스터에 대응하는 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)이 제1 액티브 패턴(A1) 하부에 배치되고, 제1 게이트 전극(G1)과 제1 액티브 패턴(A1) 사이에 제1 절연막(110)이 개재됨에 따라, 제1 절연막(110)의 두꼐 조절을 통해 제1 박막 트랜지스터(T1)의 드라이빙 레인지를 조절할 수 있다. 또한 스위칭 박막 트랜지스터에 대응하는 제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)이 제2 액티브 패턴(A2) 상부에 배치되고, 제2 액티브 패턴(A2)과 제2 게이트 전극(G2) 사이에 제2 절연막(130)이 개재됨에 따라, 제1 절연막(110)과 제2 절연막(130)이 각각 개별적으로 형성될 수 있다.
본 실시예에서는 제1 절연막(110)과 제2 절연막(130)의 개별적인 두께 조절을 통해 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 특성 조절이 가능하다. 즉 제1 절연막(110)을 제2 절연막(130)보다 상대적으로 두껍게 형성함에 따라 제1 절연막(110)을 게이트 절연막으로 하는 제1 박막 트랜지스터(T1)의 드라이빙 레인지가 증가할 수 있다. 또한 제2 절연막(130)을 제1 절연막(110)보다 상대적으로 더 얇게 형성함에 따라 제2 절연막(130)을 게이트 절연막으로 하는 제2 박막 트랜지스터(T2)가 빠른 스위칭 동작을 수행하는 것이 가능하다.
이를 통해 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 특성을 개별적으로 조절하는 것이 가능하다 또한 제1 박막 트랜지스터(T1)의 경우 제1 게이트 전극(G1)이 제1 액티브 패턴(A1) 하부에 위치함으로써 추가적인 개구율 감소가 없고, 제1 액티브 패턴(A1)의 길이 증가에 관계없이 큰 드라이빙 레인지를 가질 수 있어 고해상도에도 적용이 가능하다.
지금까지는 박막 트랜지스터 기판(1) 및 이를 구비한 디스플레이 장치(2)에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 박막 트랜지스터 기판(1) 및 이를 구비한 디스플레이 장치(2)를 제조하기 위한 박막 트랜지스터 기판(1) 및 디스플레이 장치(2)의 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
도 3 내지 도 6은 도 1의 박막 트랜지스터 기판(1)을 제조하는 과정을 개략적으로 도시하는 단면도들이다.
도 3을 참조하면, 기판(100) 상에 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)을 형성하는 단계를 거칠 수 있다. 기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 도 3에서는 제1 게이트 전극(G1)이 기판(100) 상에 바로 형성된 것으로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 기판(100) 상에 버퍼층(미도시) 등의 배리어층이 단층 또는 다층으로 형성되고, 그 위에 제1 게이트 전극(G1)이 형성될 수도 있다.
제1 게이트 전극(G1)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
그 후 도 4를 참조하면, 제1 게이트 전극(G1)을 덮도록 제1 게이트 전극(G1) 상에 제1 절연막(110)이 형성될 수 있다. 제1 절연막(110)은 예컨대 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다. 제1 절연막(110)은 제1 게이트 전극(G1)과 제1 액티브 패턴(A1)의 절연성을 확보하기 위해 형성될 수 있다. 이러한 제1 절연막(110)은 제1 박막트랜지스터의 게이트 절연막 및 제2 박막 트랜지스터(T2)의 버퍼층으로서 기능할 수 있다.
제1 절연막(110) 상에는 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)과 제2 박막 트랜지스터(T2)의 제2 액티브 패턴(A2)이 형성될 수 있다. 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)은 반도체 물질로 형성되어 예컨대, 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함할 수 있다. 제1 액티브 패턴(A1)은 제1 박막 트랜지스터(T1)의 활성층으로서 기능을 할 수 있으며, 제2 액티브 패턴(A2)은 제2 박막 트랜지스터(T2)의 활성층으로서 기능을 할 수 있다. 제1 액티브 패턴(A1)은 각각 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 제공된 채널 영역을 포함할 수 있으며, 제2 액티브 패턴(A2)은 각각 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 제공된 채널 영역을 포함할 수 있다. 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)의 소스 영역(sa1, sa2) 및 드레인 영역(da1, da2)에는 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
이어서 도 5를 참조하면, 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)을 덮도록 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2) 상에 제2 절연막(130)이 형성될 수 있다. 제1 절연막(110)은 예컨대 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.
제1 절연막(110)은 제1 두께(t1)를 갖고, 제2 절연막(130)은 제2 두께(t2)를 갖도록 형성될 수 있다. 이때 제1 절연막(110)의 제1 두께(t1)는 제1 게이트 전극(G1)과 제1 액티브 패턴(A1) 사이의 간격을 의미하며, 제2 절연막(130)의 제2 두께(t2)는 제2 액티브 패턴(A2)과 제2 게이트 전극(G2) 사이의 간격을 의미할 수 있다.
이 경우 제1 절연막(110)의 제1 두께(t1)는 제2 절연막(130)의 제2 두께(t2)보다 두껍게 형성될 수 있다. 이는 제1 박막 트랜지스터(T1)의 게이트 절연막 역할을 하는 제1 절연막(110)이 제2 박막 트랜지스터(T2)의 게이트 절연막 역할을 하는 제2 절연막(130) 보다 두껍게 구비됨에 따라, 제1 박막 트랜지스터(T1)의 드라이빙 레인지를 늘림과 동시에, 제2 박막 트랜지스터(T2)의 스위칭 특성을 민감하게 유지할 수 있다.
제2 절연막(130) 상에는 제1 액티브 패턴(A1)과 적어도 일부가 중첩하는 더미 게이트 패턴(120)이 형성될 수 있다. 더미 게이트 패턴(120)은 제1 액티브 패턴(A1) 하부에 형성된 제1 게이트 전극(G1)과 대응되도록 형성될 수 있다. 더미 게이트 패턴(120)은 제1 액티브 패턴(A1)의 도핑을 위한 것으로, 도 5에 도시된 것과 같이 제1 액티브 패턴(A1)을 도핑하는 단계를 거친 후에 제거될 수 있다.
한편 제2 절연막(130) 상에는 제2 액티브 패턴(A2)과 적어도 일부가 중첩하는 제2 게이트 전극(G2)이 형성될 수 있다. 제2 게이트 전극(G2)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제2 절연막(130) 상에 더미 게이트 패턴(120) 및 제2 게이트 전극(G2)을 형성한 후에는, 도 5에 도시된 것과 같이 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)을 도핑하는 과정을 거칠 수 있다. 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)에 n형 불순물 또는 p형 불순물을 도핑하는 과정을 통해, 제1 액티브 패턴(A1)은 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 채널 영역이 형성될 수 있고, 제2 액티브 패턴(A2)은 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 채널 영역이 형성될 수 있다.
그 후 상술한 것과 같이 제1 박막 트랜지스터(T1)의 더미 게이트 전극은 제거될 수 있다.
그 후 도 6을 참조하면, 제2 게이트 전극(G2)을 덮으며 제2 절연막(130) 상에 제2 절연막(150)을 형성할 수 있다. 제2 절연막(150)은 예컨대 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다. 제2 절연막(150)은 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)의 층간 절연막으로 기능할 수 있다.
제2 절연막(150) 상에는 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 형성될 수 있고, 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 형성될 수 있다. 제2 절연막(130) 및 제2 절연막(150)에 형성된 컨택홀을 통해 제1 소스 전극(S1)은 제1 액티브 패턴(A1)의 소스 영역과 전기적으로 소통되고, 제1 드레인 전극(D1)은 제1 액티브 패턴(A1)의 드레인 영역과 전기적으로 소통될 수 있다. 또한 제2 절연막(130) 및 제2 절연막(150)에 형성된 컨택홀을 통해 제2 소스 전극(S2)은 제2 액티브 패턴(A2)의 소스 영역과 전기적으로 소통되고, 제2 드레인 전극(D2)은 제2 액티브 패턴(A2)의 드레인 영역과 전기적으로 소통될 수 있다.
이러한 제1 소스 전극(S1) 및 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제1 소스 전극(S1) 및 제1 드레인 전극(D1), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 덮으며 제2 절연막(150) 상에는 제4 절연막(170)이 형성될 수 있다. 제4 절연막(170) 상에는 발광 소자들이 형성될 수 있으므로, 제4 절연막(170)은 발광 소자가 형성되는 면을 평탄하게 하는 평탄화막으로 기능할 수 있다. 상술한 제1 절연막(110) 내지 제4 절연막(170)은 기판(100) 상에 전면(全面)에 형성될 수 있다.
이어서 다시 도 2를 참조하면, 제4 절연막(170)에는 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 화소 전극(210)이 전기적으로 연결되기 위한 비아홀이 형성될 수 있다. 이러한 비아홀을 통해 화소 전극(210)과 제1 박막 트랜지스터(T1)가 전기적으로 연결된다.
한편, 제4 절연막(170) 상부에는 화소 전극(210)이 형성될 수 있다. 화소 전극(210)은 각각의 화소 별로 패터닝될 수 있다. 화소 전극(210)을 형성한 후, 화소 전극(210)의 가장자리를 덮으며 중앙부를 노출시키는 제5 절연막(180)이 형성될 수 있다. 이 경우 제5 절연막(180)은 화소정의막일 수 있다. 제5 절연막(180)은 상술한 제4절연막 상에 형성될 수 있으며, 개구를 가질 수 있다. 이러한 제5 절연막(180)은 기판(100) 상에 화소영역을 정의하는 역할을 한다.
제4 절연막(170) 및 제5 절연막(180)은 예컨대 유기 절연막으로 구비될 수 있다. 그러한 유기 절연막으로는 폴리메틸메타크릴레이트(PMMA)와 같은 아크릴계 고분자, 폴리스티렌(PS), phenol그룹을 갖는 고분자 유도체, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 혼합물 등을 포함할 수 있다.
한편, 제4 절연막(170) 상에는 유기 발광 소자(200)가 형성될 수 있다. 유기 발광 소자(200)는 화소 전극(210), 발광층(EML: Emission Layer)을 포함하는 중간층(220) 및 대향 전극(230)이 순차적으로 형성될 수 있다.
이와 같은 디스플레이 장치(2)는 상술한 것과 같은 자발광 소자인 유기 발광 소자를 포함하는 복수개의 화소들을 포함하며, 각 화소에는 유기 발광 소자를 구동하기 위한 복수개의 박막 트랜지스터 및 캐패시터(미도시)가 형성되어 있다. 복수개의 박막 트랜지스터는 기본적으로 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함한다.
스위칭 박막 트랜지스터는 빠른 스위칭 동작을 위해 게이트 전극과 반도체층 사이에 얇은 두께의 게이트 절연막을 구비한다. 이때, 스위칭 박막 트랜지스터와 동일한 층에 형성되는 구동 박막 트랜지스터의 게이트 절연막의 두께도 함께 얇아지므로 구동 박막 트랜지스터의 게이트 전극에 인가되는 게이트 전압의 드라이빙 레인지는 좁아지게 된다. 따라서, 구동 박막 트랜지스터의 게이트 전압(Vgs)의 크기를 조절하여 풍부한 계조를 가지도록 제어하기 어렵다. 또한, 구동 박막 트랜지스터의 드라이빙 레인지 확보를 위해서 액티브 패턴의 길이를 늘리는 방법이 존재하나, 이는 구조상 추가적인 면적 확보가 필요하므로 고해상도에서는 길이 증가에 제약을 받게 된다.
다시 말해, 종래의 구동 박막 트랜지스터에 있어서 드라이빙 레인지를 확보하는 방식은 게이트 절연막의 두께를 증가시키는 방법이 있다. 이 경우 게이트 절연막의 두께를 증가시켜 게이트 전극에 개해지는 전기장을 약화시킴에 따라 드라이빙 레인지가 증가하게 된다. 다만 이 구조는 게이트 절연막의 두께가 증가되므로 구동 박막 트랜지스터와 동시에 형성되는 스위칭 박막 트랜지스터의 특성 저하를 유발한다.
또한 액티브 패턴의 길이를 증가시키는 방법의 경우, 소자의 전달 특성을 완만하게 하여 드라이빙 레인지를 증가시키게 된다. 다만 이러한 설계는 고해상도로 갈수록 단위 픽셀의 면적이 감소하게 되므로 일정 이상의 고해상도에서는 적용이 구조적으로 불가하다.
따라서 본 발명의 일 실시예에 관한 박막 트랜지스터 기판(1) 및 이를 구비한 디스플레이 장치(2)에 있어서는, 스위칭 박막 트랜지스터의 특성을 저하시키지 않으면서 구동 박막 트랜지스터의 드라이빙 레인지를 확보할 수 있는 구조가 제공된다.
본 실시예에 따른 박막 트랜지스터 기판(1)에서는 구동 박막 트랜지스터에 대응하는 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)이 제1 액티브 패턴(A1) 하부에 배치되고, 제1 게이트 전극(G1)과 제1 액티브 패턴(A1) 사이에 제1 절연막(110)이 개재됨에 따라, 제1 절연막(110)의 두꼐 조절을 통해 제1 박막 트랜지스터(T1)의 드라이빙 레인지를 조절할 수 있다. 또한 스위칭 박막 트랜지스터에 대응하는 제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)이 제2 액티브 패턴(A2) 상부에 배치되고, 제2 액티브 패턴(A2)과 제2 게이트 전극(G2) 사이에 제2 절연막(130)이 개재됨에 따라, 제1 절연막(110)과 제2 절연막(130)이 각각 개별적으로 형성될 수 있다.
본 실시예에서는 제1 절연막(110)과 제2 절연막(130)의 개별적인 두께 조절을 통해 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 특성 조절이 가능하다. 즉 제1 절연막(110)을 제2 절연막(130)보다 상대적으로 두껍게 형성함에 따라 제1 절연막(110)을 게이트 절연막으로 하는 제1 박막 트랜지스터(T1)의 드라이빙 레인지가 증가할 수 있다. 또한 제2 절연막(130)을 제1 절연막(110)보다 상대적으로 더 얇게 형성함에 따라 제2 절연막(130)을 게이트 절연막으로 하는 제2 박막 트랜지스터(T2)가 빠른 스위칭 동작을 수행하는 것이 가능하다.
이를 통해 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 특성을 개별적으로 조절하는 것이 가능하다 또한 제1 박막 트랜지스터(T1)의 경우 제1 게이트 전극(G1)이 제1 액티브 패턴(A1) 하부에 위치함으로써 추가적인 개구율 감소가 없고, 제1 액티브 패턴(A1)의 길이 증가에 관계없이 큰 드라이빙 레인지를 가질 수 있어 고해상도에도 적용이 가능하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 박막 트랜지스터 기판
2: 디스플레이 장치
T1: 제1 박막 트랜지스터
A1: 제1 액티브 패턴
G1: 제1 게이트 전극
S1: 제1 소스 전극
D1: 제1 드레인 전극
T2: 제2 박막 트랜지스터
A2: 제2 액티브 패턴
G2: 제2 게이트 전극
S2: 제2 소스 전극
D2: 제2 드레인 전극
100: 기판
110: 제1 절연막
120: 더미 게이트 패턴
130: 제2 절연막
150: 제2 절연막
170: 제4 절연막
180: 제5 절연막
200: 유기 발광 소자
210: 화소 전극
220: 중간층
230: 대향 전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 제1 액티브 패턴, 상기 제1 액티브 패턴과 적어도 일부가 중첩하며 상기 기판과 상기 액티브 패턴 사이에 개재되는 제1 게이트 전극을 포함하는, 제1 박막 트랜지스터; 및
    상기 기판 상에 배치되며, 제2 액티브 패턴, 상기 제2 액티브 패턴과 적어도 일부가 중첩하는 제2 게이트 전극을 포함하는, 제2 박막 트랜지스터;
    을 구비하는, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제1 액티브 패턴 사이에 제1 절연막이 개재되는, 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제1 액티브 패턴과 상기 제2 액티브 패턴은 각각 동일 층에 배치되고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 각각 상이한 층에 배치되는, 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 제1 액티브 패턴과 상기 제2 액티브 패턴을 상기 제1 절연막 상에 배치되는, 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제2 액티브 패턴과 상기 제2 게이트 패턴 사이에 제2 절연막이 개재되는, 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 제2 게이트 패턴은 상기 제2 절연막 상에 배치되는, 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막 상에 배치되며, 상기 제1 절연막은 제1 두께를 갖고 상기 제2 절연막은 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두꼐보다 두꺼운, 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 제2 게이트 전극을 덮으며, 상기 제2 절연막 상에 제3 절연막이 더 배치되는, 박막 트랜지스터 기판.
  9. 제1항에 있어서,
    상기 제2 박막 트랜지스터는 주사 신호에 동기화하여 데이터 신호를 전달하고, 제1 박막 트랜지스터는 상기 데이터 신호에 대응하여 구동 전류를 출력하는, 박막 트랜지스터 기판.
  10. 제1항 내지 제9항 중 어느 한 항의 박막 트랜지스터 기판; 및
    상기 박막 트랜지스터 기판 상에 배치되는 디스플레이 소자;
    를 구비하는, 디스플레이 장치.
  11. 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극과 적어도 일부가 중첩되도록 상기 제1 게이트 전극 상에 제1 액티브 패턴을 형성하는 단계;
    기판 상에 제2 액티브 패턴을 형성하는 단계; 및
    상기 제2 액티브 패턴과 적어도 일부가 중첩되도록 상기 제2 액티브 패턴 상에 게이트 전극을 형성하는 단계;
    를 포함하는, 박막 트랜지스터 기판의 제조방법.
  12. 제11항에 있어서,
    상기 제1 게이트 전극을 형성하는 단계와 상기 제1 액티브 패턴을 형성하는 단계 사이에 제1 절연막을 형성하는 단계를 더 포함하는, 박막 트랜지스터 기판의 제조방법.
  13. 제11항에 있어서,
    상기 제1 액티브 패턴을 형성하는 단계와 상기 제2 액티브 패턴을 형성하는 단계는 동시에 수행되고, 상기 제1 게이트 전극을 형성하는 단계와 상기 제2 게이트 전극을 형성하는 단계는 각각 별개의 공정으로 수행되는, 박막 트랜지스터 기판의 제조방법.
  14. 제11항에 있어서,
    상기 제1 액티브 패턴과 상기 제2 액티브 패턴은 상기 제1 절연막 상에 형성되는, 박막 트랜지스터 기판의 제조방법.
  15. 제11항에 있어서,
    상기 제2 액티브 패턴을 형성하는 단계과 상기 제2 게이트 패턴을 형성하는 단계 사이에 제2 절연막을 형성하는 단계를 더 포함하는, 박막 트랜지스터 기판의 제조방법.
  16. 제11항에 있어서,
    상기 제2 게이트 패턴은 상기 제2 절연막 상에 형성되는, 박막 트랜지스터 기판의 제조방법.
  17. 제11항에 있어서,
    상기 제2 절연막은 상기 제1 절연막 상에 형성되며, 상기 제1 절연막은 상기 제2 절연막보다 두껍게 형성되는, 박막 트랜지스터 기판의 제조방법.
  18. 제11항에 있어서,
    상기 제2 게이트 전극을 덮으며, 상기 제2 절연막 상에 제3 절연막을 더 형성하는 단계를 포함하는, 박막 트랜지스터 기판의 제조방법.
  19. 제11항에 있어서,
    상기 제2 박막 트랜지스터는 주사 신호에 동기화하여 데이터 신호를 전달하고, 제1 박막 트랜지스터는 상기 데이터 신호에 대응하여 구동 전류를 출력하는, 박막 트랜지스터 기판의 제조방법.
  20. 제11항 내지 제19항 중 어느 한 항의 제조방법으로 형성된 박막 트랜지스터 기판을 준비하는 단계; 및
    상기 박막 트랜지스터 기판 상에 디스플레이 소자를 형성하는 단계;
    를 포함하는, 디스플레이 장치의 제조방법.
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