KR20180137637A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

개시된 표시 장치는, 제1 게이트 전극, 상기 제1 게이트 전극 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되며, NMOS 영역 및 상기 제1 게이트 전극과 중첩하는 PMOS 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치되는 제2 절연층, 상기 제2 절연층 위에 배치되며, 상기 NMOS 영역과 중첩하는 제2 게이트 전극, 상기 제2 게이트 전극과 동일한 층에 배치되며, 제2 절연층을 관통하여, 상기 PMOS 영역과 접촉하는 액티브 보호 패턴, 상기 액티브 보호 패턴 및 상기 제2 게이트 전극 위에 배치되는 제3 절연층 및 상기 제3 절연층을 관통하여, 상기 액티브 보호 패턴과 접촉하는 데이터 금속 전극을 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 구체적으로는, CMOS(complementary metal oxide silicon) 트랜지스터를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
박막 트랜지스터를 포함하는 기판은 액정 표시 장치, 유기 발광 표시 장치 등과 같은 표시 장치의 각 화소를 동작하기 위한 장치로서 이용되고 있다.
상기 박막 트랜지스터로는, 채널 물질로서, 채널은 비정질 실리콘, 다결정 실리콘(폴리실리콘), 산화물 반도체 등을 포함할 수 있다. 유기 발광 표시 장치의 경우, 캐리어 이동도가 높은 다결정 실리콘이 채널 물질로서 널리 사용되고 있으며, 캐리어 전하 또는 도핑 불순물에 따라 PMOS 트랜지스터 또는 NMOS 트랜지스터로서 제공될 수 있다.
최근, 고해상도 구현을 위하여, 배선 통합 및 박막 트랜지스터 감소의 필요성이 증가하고 있으며, 이에 따라 구동 효율을 개선할 수 있는 CMOS 구조의 표시 장치에 대한 요구가 증가하고 있다.
본 발명의 일 실시예는 CMOS 트랜지스터를 포함하는 표시 장치를 제공한다.
본 발명의 다른 실시예는, 상기 표시 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 게이트 전극, 상기 제1 게이트 전극 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되며, NMOS 영역 및 상기 제1 게이트 전극과 중첩하는 PMOS 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치되는 제2 절연층, 상기 제2 절연층 위에 배치되며, 상기 NMOS 영역과 중첩하는 제2 게이트 전극, 상기 제2 게이트 전극과 동일한 층에 배치되며, 제2 절연층을 관통하여, 상기 PMOS 영역과 접촉하는 액티브 보호 패턴, 상기 액티브 보호 패턴 및 상기 제2 게이트 전극 위에 배치되는 제3 절연층 및 상기 제3 절연층을 관통하여, 상기 액티브 보호 패턴과 접촉하는 데이터 금속 전극을 포함한다.
일 실시예에 따르면, 상기 PMOS 영역은, P 채널 영역, 제1 P도핑 영역 및 상기 제1 P도핑 영역과 이격된 제2 P 도핑 영역을 포함하며, 상기 액티브 보호 패턴은, 상기 제1 P도핑 영역과 접촉하는 제1 액티브 보호 패턴 및 상기 제2 P 도핑 영역과 접촉하는 제2 액티브 보호 패턴을 포함한다.
일 실시예에 따르면, 상기 표시 장치는, 상기 제1 액티브 보호 패턴과 상기 제2 액티브 보호 패턴 사이에 배치되며, 상기 P 채널 영역과 중첩하는 채널 보호 패턴을 더 포함한다.
일 실시예에 따르면, 상기 표시 장치는, 상기 PMOS 영역 또는 상기 NMOS 영역과 전기적으로 연결되는 드레인 전극 및 상기 드레인 전극과 전기적으로 연결되는 유기 발광 다이오드를 더 포함한다.
일 실시예에 따르면, 상기 표시 장치는, 상기 제1 게이트 전극과 동일한 층에 배치되는 하부 커패시터 전극 및 상기 하부 커패시터 전극과 중첩하며, 상기 제2 게이트 전극과 동일한 층에 배치되는 상부 커패시터 전극을 더 포함한다.
일 실시예에 따르면, 상기 하부 커패시터 전극은, 상기 드레인 전극과 전기적으로 연결되며, 상기 상부 커패시터 전극은, 상기 제2 게이트 전극과 전기적으로 연결된다.
일 실시예에 따르면, 상기 하부 커패시터 전극은, 상기 제1 게이트 전극과 전기적으로 연결되며, 상기 상부 커패시터 전극은, 상기 드레인 전극과 전기적으로 연결된다.
일 실시예에 따르면, 상기 표시 장치는, 상기 제3 절연층은, 상기 제1 절연층 및 상기 제2 절연층 보다 두껍다.
일 실시예에 따르면, 상기 액티브 보호 패턴은, 상기 데이터 금속 패턴보다 높은 일함수를 갖는 물질을 포함한다.
일 실시예에 따르면, 상기 액티브 보호 패턴은, 은, 니켈, 텅스텐, 구리, 크롬 및 몰리브덴으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다.
일 실시예에 따르면, 상기 데이터 금속 패턴은, 마그네슘, 탄탈륨, 티타늄 및 알루미늄으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 제1 게이트 전극을 포함하는 하부 게이트 금속 패턴을 형성하는 단계, 상기 제1 게이트 전극 위에 제1 게이트 절연층을 형성하는 단계, 상기 제1 게이트 절연층 위에 상기 제1 게이트 전극과 중첩하는 제1 액티브 영역 및 상기 제1 액티브 영역과 이격된 제2 액티브 영역을 포함하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴 위에 제2 절연층을 형성하는 단계, 상기 제1 액티브 영역을 도핑하여, PMOS 영역을 형성하는 단계, 상기 제2 액티브 영역을 도핑하여, NMOS 영역을 형성하는 단계, 상기 제2 절연층 위에 상기 NMOS 영역과 중첩하는 제2 게이트 전극 및 상기 PMOS 영역과 접촉하는 액티브 보호 패턴을 포함하는 상부 게이트 금속 패턴을 형성하는 단계, 상기 제2 게이트 전극 및 상기 액티브 보호 패턴 위에 제3 절연층을 형성하는 단계 및 상기 제3 절연층을 관통하여, 상기 액티브 보호 패턴과 접촉하는 데이터 금속 전극을 포함하는 데이터 금속 패턴을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 표시 장치에 이용되는 CMOS 트랜지스터를 구현함에 있어서, NMOS 트랜지스터의 게이트 전극과, PMOS 트랜지스터의 게이트 전극을 서로 다른 층에 형성함으로써, 게이트 금속 패턴의 설계 자유도를 증가시키고, 인접하는 배선에 의한 간섭 및 불량을 방지 또는 감소시킬 수 있다.
또한, NMOS 영역과 PMOS 영역을 포함하는 액티브 패턴을 동일한 반도체층으로부터 형성함으로써, 반도체 패턴을 형성하기 위한 공정을 동시에 수행할 수 있다.
또한, 상부 게이트 전극을 형성하기 위한 게이트 금속층을 이용하여 PMOS 트랜지스터의 도핑 영역을 보호하는 액티브 보호 패턴을 형성할 수 있다.
또한, 상기 액티브 보호 패턴을, 상대적으로 일함수가 높은 금속으로 형성함으로써, 소스/드레인 전극과 도핑 영역 사이의 접촉 저항을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 2 내지 도 15는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 표시 장치를 도시한 단면도들이다.
이하, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명한다.
도 1은, 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다. 본 발명의 일 실시예에 따르면, 표시 장치는 유기 발광 표시 장치일 수 있다. 상기 유기 발광 표시 장치는 화소 어레이를 포함할 수 있다.
도 1을 참조하면, 표시 장치의 화소(PX)는, 유기 발광 다이오드(OLED), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 유기 발광 다이오드(OLED)는 구동 전류에 기초하여 광을 출력할 수 있다. 상기 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)의 제1 단자는 제1 전원 전압(ELVDD)을 제공받을 수 있으며, 제2 단자는 제2 전원 전압(ELVSS)을 제공받을 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 제2 단자는 캐소드 단자일 수 있다.
상기 제1 트랜지스터(TR1)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 제1 트랜지스터(TR1)의 제1 단자는, 상기 제2 트랜지스터(TR2)에 연결될 수 있으며, 제2 단자는, 상기 유기 발광 다이오드(OLED)에 연결될 수 있다. 또한, 상기 제1 트랜지스터(TR1)의 게이트 단자는 상기 제3 트랜지스터(TR3)에 연결될 수 있다.
상기 제1 트랜지스터(TR1)는, 상기 제1 전원 전압(ELVDD)를 공급 받아 상기 구동 전류를 생성할 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)에 공급되는 상기 구동 전류의 크기에 기초하여 계조가 표현되거나, 일 프레임 내에서 상기 유기 발광 다이오드에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
상기 제2 트랜지스터(TR2)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 상기 발광 신호(EM)를 제공받을 수 있다. 상기 제1 단자는 상기 제1 전원 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다.
상기 제2 트랜지스터(TR2)는 발광 신호(EM)의 활성화 구간 동안 상기제1 트랜지스터(TR1)의 제1 단자에 상기 제1 전원 전압(ELVDD)을 제공할 수 있다. 이와 반대로, 상기 제2 트랜지스터(TR2)는 발광 신호(EM)의 비활성화 구간 동안 상기 제1 전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 상기 제2 트랜지스터(TR2)가 발광 신호(EM)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)의 제1 단자에 제1 전원 전압(ELVDD)이 공급됨으로써, 상기 제1 트랜지스터(TR1)는 구동 전류를 생성할 수 있다.
상기 제3 트랜지스터(TR3)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 스캔 라인(또는 게이트 라인) 스캔 신호(Scan[n])를 제공받을 수 있다. 상기 제1 단자는 데이터 라인과 연결되어, 데이터 신호(DATA)를 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다.
상기 제3 트랜지스터(TR3)는 현재 스테이지의 스캔 신호(Scan[n])의 활성화 구간 동안 상기 데이터 신호(DATA)를 상기 제1 트랜지스터(TR1)의 게이트 단자에 제공할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제3 트랜지스터(TR3)의 제2 단자와 상기 유기 발광 다이오드(OLED)의 제1 단자 사이에 연결될 수 있다. 따라서, 상기 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 상기 제1 트랜지스터(TR1)가 생성한 구동 전류가 상기 유기 발광 다이오드(OLED)에 공급될 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터(TR1)은 NMOS 트랜지스터이고, 상기 제2 트랜지스터(TR2) 및 상기 제3 트랜지스터(TR3)은 PMOS 트랜지스터일 수 있다.
이하에서는, 상기 유기 발광 표시 장치의 제조 방법을 도면을 참조하여 구체적으로 설명하기로 한다. 이하에서는, 상기 제1 트랜지스터(TR1) 및 상기 제3 트랜지스터(TR3)의 단면이 도시될 수 있다. 상기 제2 트랜지스터(TR2)은 상기 제3 트랜지스터(TR3)와 동일한 방법으로 제조될 수 있다.
도 2 내지 도 15는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다. 도 16 및 도 17은 본 발명의 일 실시예에 따른 표시 장치를 도시한 단면도들이다.
도 2를 참조하면, 베이스 기판(100) 위에, 제1 게이트 전극(110)을 형성한다.
예를 들어, 상기 베이스 기판(100)은, 유리, 쿼츠, 플라스틱과 같은 절연성 물질을 포함할 수 있다. 상기 플라스틱은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르케톤, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰, 폴리이미드 등을 포함할 수 있다.
예를 들어, 상기 제1 게이트 전극(110)은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제1 게이트 전극(110)은 하부 게이트 금속층으로부터 형성될 수 있다.
다음으로, 상기 제1 게이트 전극(110)을 커버하는 제1 절연층(110)을 형성한다.
예를 들어, 상기 제1 절연층(120)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제1 절연층(120)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다.
도 3을 참조하면, 상기 제1 절연층(120) 위에, 제1 액티브 영역(132) 및 제2 액티브 영역(134)을 포함하는 반도체 패턴을 형성한다. 상기 제1 액티브 영역(132)과 상기 제2 액티브 영역(134)은 서로 이격될 수 있으며, 상기 제1 액티브 영역(132)은 상기 제1 게이트 전극(110)과 중첩할 수 있다.
상기 반도체 패턴은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 상기 반도체 패턴을 형성하기 위하여, 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 결정화하여, 다결정 실리콘층을 형성할 수 있다.
예를 들어, 상기 비정질 실리콘층은, 스퍼터링, 저압화학증착(low-pressure chemical vapor deposition, LPCVD), 플라즈마강화 화학증착(plasma-enhanced chemical vapor deposition, PECVD) 등에 의해 형성될 수 있다. 상기 비정질 실리콘층은 엑시머 레이저 어닐링(Excimer Laser Annealing), 순차 측면 고상화(Sequential Lateral Solidification) 등에 의해 결정화될 수 있다.
예를 들어, 상기 다결정 실리콘층은, 표면을 평탄화하기 위하여 화학기계연마(CMP) 등에 의해 연마될 수 있으며, 포토리소그라피 등에 의해 패터닝되어, 상기 반도체 패턴이 형성될 수 있다. 상기 반도체 패턴은 필요에 따라 N형 불순물 또는 P형 불순물에 의해 도핑될 수 있다.
도 4를 참조하면, 상기 반도체 패턴을 커버하는 제2 절연층(140)을 형성하고, 상기 제2 절연층(140) 위에, 제1 포토레지스트층(150)을 형성한다.
예를 들어, 상기 제2 절연층(140)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제2 절연층(140)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다.
상기 제1 포토레지스트층(150)은 노광 및 현상에 의해 패터닝되어, 상기 제2 절연층(140)을 부분적으로 노출한다. 예를 들어, 상기 제1 포토레지스트층(150)은, 상기 제1 액티브 영역(132)과 부분적으로 중첩하는 제1 마스크 패턴(152)을 포함할 수 있다.
상기 제1 포토레지스트층(150)은, 페놀계 수지, 아크릴 수지 등과 같은 바인더 수지를 포함하는 포토레지스트 조성물을 코팅하고, 노광 및 현상하여 형성될 수 있다.
도 5를 참조하면, 상기 제1 마스크 패턴(152)을 포함하는 상기 제1 포토레지스트층(150)을 마스크로 이용하여, 상기 제2 절연층(140)을 식각함으로써, 상기 제1 액티브 영역(132)의 상면을 부분적으로 노출한다. 상기 제1 마스크 패턴(152)과 상기 제1 액티브 영역(132) 사이에는 제2 절연층이 잔류하여 채널 보호 패턴(142)을 형성한다.
다음으로, 상기 노출된 제1 액티브 영역(132)에 보론 등과 같은 P형 불순물을 제공한다. 이에 따라, 상기 제1 액티브 영역(132)에서, 상기 제1 마스크 패턴(152)과 중첩하는 부분은 도핑되지 않고 잔류하여 P 채널 영역(PCH)을 정의하며, 상기 P 채널 영역(PCH)의 주변 영역들은 P형 불순물이 도핑되어, 제1 P도핑 영역(PD1) 및 제2 P도핑 영역(PD2)을 형성한다.
도 6을 참조하면, 상기 제1 포토레지스트층(150)을 제거하고, 상기 제2 절연층(140) 위에, 상부 게이트 금속층(160)을 형성한다. 상기 상부 게이트 금속층(160) 위에, 제2 포토레지스트층(154)을 형성한다.
상기 상부 게이트 금속층(160)의 일부는 상기 제1 P도핑 영역(PD1) 및 제2 P도핑 영역(PD2)의 상면에 접촉한다. 예를 들어, 상기 상부 게이트 금속층(160)은, 상기 제1 게이트 전극(110)과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 상부 게이트 금속층(160)은, 상대적으로 일함수가 높은 금속을 포함할 수 있다. 이하에 대하여는 후술하기로 한다.
상기 제2 포토레지스트층(154)은 노광 및 현상에 의해 패터닝되어, 상기 상부 게이트 금속층(160)을 부분적으로 노출한다. 예를 들어, 상기 제2 포토레지스트층(154)은, 상기 제2 액티브 영역(134)과 부분적으로 중첩하는 제2 마스크 패턴(156)을 포함할 수 있다.
도 7을 참조하면, 상기 제2 마스크 패턴(156)을 포함하는 상기 제2 포토레지스트층(154)을 마스크로 이용하여, 상기 상부 게이트 금속층(160)을 식각함으로써, 상기 제2 절연층(140)의 상면을 부분적으로 노출하고, 상기 제2 마스크 패턴(156)과 중첩하는 게이트 예비 패턴(162)을 형성한다.
다음으로, 상기 노출된 제2 절연층(140)에 인, 비소 등과 같은 N형 불순물을 고농도로 제공한다. 상기 제2 액티브 영역(134)에서, 상기 게이트 예비 패턴(162)과 중첩하는 영역(135)은, 상기 게이트 예비 패턴(162)에 의해 보호되어 도핑되지 않는다. 상기 게이트-중첩 영역(135)의 주변 영역들은 N형 불순물이 고농도로 도핑되어, 제1 고농도 N도핑 영역(NHD1) 및 제2 고농도 N도핑 영역(NHD2)을 형성한다. 상기 P 채널 영역(PCH)과 P도핑 영역을 포함하는 PMOS 영역은, 잔류하는 상부 게이트 금속층(160)에 의해 보호되어 도핑되지 않는다.
도 8을 참조하면, 애싱(ashing) 공정을 진행하여, 상기 게이트 예비 패턴(162) 및 상기 제2 마스크 패턴(156)을 식각한다. 상기 애싱 공정에 의해, 제2 게이트 전극(164)이 형성될 수 있다. 상기 애싱 공정에 의해, 상기 게이트 예비 패턴(162)의 폭이 감소함으로써, 상기 제2 게이트 전극(164)이 형성될 수 있다. 상기 애싱 공정은, 상기 게이트 예비 패턴(162)의 측면을 식각하여 스큐(skew)를 형성할 수 있다. 따라서, 상기 제2 게이트 전극(164)은 상기 게이트 예비 패턴(162)보다 작은 테이퍼 각을 가질 수 있다. 이하에서, 테이퍼 각은 금속 패턴의 하면 및 측면의 사이각으로 정의될 수 있다.
상기 애싱 공정에 의해, 상기 게이트 예비 패턴(162)의 폭이 감소함으로써, 상기 제2 게이트 전극(164)의 주변의 제2 절연층(140)이 노출된다.
예를 들어, 상기 애싱 공정은 플라즈마를 이용하여 진행될 수 있으며, 건식 식각과 유사하게, 금속, 무기 절연 물질 및 유기 절연 물질을 식각할 수 있다. 따라서, 상기 애싱 공정에 의해, 상기 게이트 예비 패턴(162), 상기 제2 마스크 패턴(156)을 포함한 상기 제2 포토레지스트층(154) 및 상기 제2 절연층(140)이 부분적으로 식각될 수 있다.
다음으로, 노출된 제2 절연층(140)에 인, 비소 등과 같은 N형 불순물을 저농도로 제공한다. 이에 따라, 상기 제2 게이트 전극(164)과 중첩하지 않는, 상기 게이트-중첩 영역(135)의 주변 영역들은 N형 불순물이 저농도로 도핑되어, 제1 저농도 N도핑 영역(NLD1) 및 제2 저농도 N도핑 영역(NLD2)을 형성한다. 상기 게이트-중첩 영역(135)에서, 상기 제2 게이트 전극(164)과 중첩하는 부분은, 상기 제2 게이트 전극(164)에 의해 보호되어 도핑되지 않음으로써, N 채널 영역(NCH)을 정의한다. 이하에서, 상기 N 채널 영역(NCH) 및 상기 N 도핑 영역을 포함하는 영역은, NMOS 영역으로 지칭될 수 있다.
상기 N형 불순물을 저농도로 제공하는 단계는, 상기 제2 포토레지스트층(154) 및 잔류 마스크 패턴(157)을 제거한 후에, 또는 제거하기 전에 수행될 수 있다.
상기 제1 저농도 N도핑 영역(NLD1) 및 상기 제2 저농도 N도핑 영역(NLD2)의 길이는, 공정 및 목적하는 소자 특성에 따라 달라질 수 있으나, 예를 들어, 0.2㎛ 내지 2㎛일 수 있다.
도 9를 참조하면, 상기 제2 절연층(140), 상기 제2 게이트 전극(164)및 상기 상부 게이트 금속층(160)을 커버하는 제3 포토레지스트층(158)을 형성한다. 상기 제3 포토레지스트층(158)은 노광 및 현상에 의해 패터닝되어, 상기 상부 게이트 금속층(160)을 부분적으로 노출한다. 예를 들어, 상기 제3 포토레지스트층(158)은, 상기 P도핑 영역(PD1, PD2)와 중첩하는 제3 마스크 패턴(159)을 포함할 수 있다.
도 10을 참조하면, 상기 제3 마스크 패턴(159)을 포함하는 상기 제3 포토레지스트층(158)을 마스크로 이용하여, 상기 상부 게이트 금속층(160)을 식각함으로써, 상기 제2 절연층(140)의 상면을 부분적으로 노출하고, 상기 제3 마스크 패턴(159)과 중첩하는 액티브 보호 패턴을 형성한다. 상기 액티브 보호 패턴은, 상기 제1 P도핑 영역(PD1)의 상면과 접촉하는 제1 액티브 보호 패턴(166) 및, 상기 제2 P도핑 영역(PD2)의 상면과 접촉하는 제2 액티브 보호 패턴(168)을 포함할 수 있다.
상기 제1 액티브 보호 패턴(166) 및 상기 제2 액티브 보호 패턴(168)은 서로 이격되며, 상기 채널 보호 패턴(142)은 상기 제1 액티브 보호 패턴(166) 및 상기 제2 액티브 보호 패턴(168) 사이에 배치된다. 따라서, 상기 채널 보호 패턴(142)의 상면이 노출된다. 예를 들어, 상기 제1 액티브 보호 패턴(166) 및 상기 제2 액티브 보호 패턴(168)의 적어도 일부는, 상기 제2 절연층(140)의 상면과 접촉할 수 있다.
도 11 및 도 12를 참조하면, 상기 제3 마스크 패턴(159)을 포함하는 상기 제3 포토레지스트층(158)을 제거하고, 상기 제1 액티브 보호 패턴(166), 상기 제2 액티브 보호 패턴(168) 및 상기 제2 게이트 전극(164)을 커버하는 제3 절연층(170)을 형성한다.
예를 들어, 상기 제3 절연층(170)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제3 절연층(170)은 단일층 또는 다층 구조를 가질 수 있다. 상기 제3 절연층(170)이, 유기 절연 물질을 포함하거나, 유기 절연층을 더 포함하는 경우, 폴리이미드, 폴리아미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB) 등을 포함할 수 있다.
도 13을 참조하면, 상기 제1 절연층(120), 상기 제2 절연층(140) 및 상기 제3 절연층(170)을 패터닝하여, 상기 제1 P도핑 영역(PD1), 상기 제2 P도핑 영역(PD2), 상기 제1 고농도 N도핑 영역(NHD1) 및 상기 제2 고농도 N도핑 영역(NHD2)을 노출하는 관통홀들을 형성한다.
다음으로, 데이터 금속층을 형성하고, 이를 패터닝하여, 상기 제1 P도핑 영역(PD1)과 접촉하는 제1 소스 전극(PSE), 상기 제2 P도핑 영역(PD2)과 접촉하는 제1 드레인 전극(PDE), 상기 제1 고농도 N도핑 영역(NHD1)과 접촉하는 제2 소스 전극(NSE) 및 상기 제2 고농도 N도핑 영역(NHD2)과 접촉하는 제2 드레인 전극(NDE)을 포함하는 데이터 금속 패턴을 형성한다. 상기 소스 전극들 및 드레인 전극들은, 이하에서 데이터 금속 전극으로 지칭될 수 있다. 도시되지는 않았으나, 상기 데이터 금속 패턴은, 데이터 라인 등을 더 포함할 수 있다.
예를 들어, 상기 데이터 금속 패턴은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다.
일 실시예에서, 상기 액티브 보호 패턴(166, 168)은, 상기 데이터 금속 패턴보다 높은 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, 상기 액티브 보호 패턴은, 은, 니켈, 텅스텐, 구리, 크롬, 몰리브덴 등을 포함하고, 상기 데이터 금속 패턴은, 마그네슘, 탄탈륨, 티타늄, 알루미늄 등을 포함할 수 있다.
상기 데이터 금속 패턴이 상대적으로 낮은 일함수를 갖는 금속을 포함할 경우, 소스/드레인 전극과 도핑 영역의 접촉 저항이 증가할 수 있다. 본 발명의 일 실시예에 따르면, 상기 액티브 보호 패턴을, 상기 데이터 금속 패턴보다 높은 일함수를 갖는 물질로 형성함으로써, 접촉 저항을 감소시킴으로써, TFT의 소자 특성을 개선할 수 있다.
또한, 일 실시예에 따르면, 상기 하부 게이트 금속층과 상기 상부 게이트 금속층을 이용하여 커패시터를 형성할 수 있다. 예를 들어, 도 14를 참조하면, 상기 하부 게이트 금속층으로부터 형성되는 하부 게이트 금속 패턴은 하부 커패시터 전극(112)을 포함하고, 상기 상부 게이트 금속층으로부터 형성되는 상부 게이트 금속 패턴은, 상부 커패시터 전극(169)을 포함할 수 있다. 상기 데이터 금속 패턴은, 상기 하부 커패시터 전극(112)과 접촉하는 연결 전극(SD)을 더 포함할 수 있다.
예를 들어, 상기 하부 커패시터 전극(112)은, 상기 연결 전극(SD)을 통해, 상기 구동 트랜지스터의 드레인 전극(NDE)에 전기적으로 연결될 수 있으며, 상기 상부 커패시터 전극(169)은, 상기 구동 트랜지스터의 게이트 전극(164)에 연결되어, 도 1에 도시된 스토리지 커패시터(Cst)를 형성할 수 있다.
상기 실시예에 따르면, 상기 하부 커패시터 전극(112)과 상기 상부 커패시터 전극(169)은, 상기 제1 절연층(120) 및 상기 제2 절연층(140)에 의해 이격될 수 있다. 일 실시예에서, 상기 제1 절연층(120) 및 상기 제2 절연층(140)은 각각 게이트 절연층일 수 있으며, 따라서, 층간절연층 역할을 하는 제3 절연층(170) 보다 두께가 작을 수 있다. 따라서, 유전층의 두께가 감소함에 따라, 커패시터 용량을 증가시킬 수 있다.
또한, 스택 구조를 위하여, 서로 다른 층에 형성되는 게이트 금속층들을 이용하여 커패시터 전극을 형성할 경우, 커패시터 전극의 크기를 용이하게 증가시킬 수 있다.
도 14를 참조하면, 상기 데이터 금속 패턴 위에 제4 절연층(180)을 형성하고, 패터닝하여, 상기 제2 드레인 전극(NDE)을 노출한다. 상기 제4 절연층(180) 위에 제1 전극 금속층을 형성하고, 이를 패터닝하여, 상기 제2 드레인 전극(NDE)과 접촉하는 제1 전극(EL1)을 형성한다.
예를 들어, 상기 제4 절연층(180)은 앞서 예시된 무기 절연 물질, 유기 절연 물질 또는 이들의 조합을 포함할 수 있다.
상기 제1 전극(EL1)은, 상기 표시 장치의 화소 전극일 수 있다. 상기 제1 전극(EL1)은, 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 상기 제1 전극(EL1)이 투과 전극으로 형성되는 경우, 상기 제1 전극(EL1)은 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 등을 포함할 수 있다. 상기 제1 전극(EL1)이 반사 전극으로 형성되는 경우, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등을 포함할 수 있으며, 상기 투과 전극에 사용된 물질과의 적층 구조를 가질 수도 있다.
상기 제1 전극(EL1) 및 상기 제4 절연층(180) 위에 화소 정의층(180)을 형성한다. 상기 화소 정의층(180)은 상기 제1 전극(EL1)의 적어도 일부를 노출하는 개구부를 갖는다. 예를 들어, 상기 화소 정의층(180)은 유기 절연 물질을 포함할 수 있다.
상기 제1 전극(EL1) 위에는 발광층(OL)이 형성된다. 상기 발광층(OL)은 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층, 전자 주입층 등의 기능층 중 적어도 하나 이상의 층을 단층 또는 다층의 구조로 포함할 수 있다.
상기 발광층(OL)은, 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들어, 상기 발광층(OL)은 저분자 유기 화합물로서, 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-??(8-??hydroxyquinoline)??aluminum) 등을 포함할 수 있으며, 고분자 유기 화합물로서, 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene) 및 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에서, 상기 발광층(OL)은 적색, 녹색 또는 청색광을 발광할 수 있다. 다른 실시예에서 상기 발광층(OL)이 백색을 발광하는 경우, 상기 발광층(OL)은 적색발광층, 녹색발광층, 청색발광층을 포함하는 다층구조를 포함할 수 있거나, 적색, 녹색, 청색 발광물질을 포함하는 단층구조를 포함할 수 있다.
예를 들어, 상기 발광층(OL)은 스크린 인쇄, 잉크젯 인쇄, 증착 등의 방법으로 형성될 수 있다.
상기 발광층(OL) 위에는 제2 전극(EL2)이 형성된다. 상기 제2 전극(EL2)은 상기 박막 트랜지스터 기판을 포함하는 표시 장치의 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 예를 들어, 상기 제2 전극(EL2)이 투명 전극으로 형성될 경우, 리튬(Li), 칼슘(Ca), 리튬 불화물(LiF), 알루미늄(Al), 마그네슘(Mg) 또는 이들의 조합을 포함할 수 있으며, 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 등을 포함하는 보조 전극 또는 버스 전극 라인을 더 포함할 수 있다.
상기 유기 발광 표시 장치는, 상기 제2 전극(EL2) 방향으로 광이 방출되는 전면 발광 타입일 수 있으나, 본 발명은 이에 한정되지 않으며, 배면 발광 타입의 유기 발광 표시 장치의 제조에도 이용될 수 있다.
본 발명의 일 실시예에 따르면, 표시 장치에 이용되는 CMOS 트랜지스터를 구현함에 있어서, NMOS 트랜지스터의 게이트 전극과, PMOS 트랜지스터의 게이트 전극을 서로 다른 층에 형성함으로써, 게이트 금속 패턴의 설계 자유도를 증가시키고, 인접하는 배선에 의한 간섭 및 불량을 방지 또는 감소시킬 수 있다.
또한, NMOS 영역과 PMOS 영역을 포함하는 액티브 패턴을 동일한 반도체층으로부터 형성함으로써, 반도체 패턴을 형성하기 위한 공정을 동시에 수행할 수 있다.
또한, 상부 게이트 전극을 형성하기 위한 게이트 금속층을 이용하여 PMOS 트랜지스터의 도핑 영역을 보호하는 액티브 보호 패턴을 형성할 수 있다.
또한, 상기 액티브 보호 패턴을, 상대적으로 일함수가 높은 금속으로 형성함으로써, 소스/드레인 전극과 도핑 영역 사이의 접촉 저항을 감소시킬 수 있다.
일 실시예에 따르면, NMOS 트랜지스터는, 유기 발광 다이오드에 전기적으로 연결되는 구동 트랜지스터일 수 있으며, PMOS 트랜지스터는, 상기 구동 트랜지스터을 스위칭 하기 위한 스위칭 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, PMOS 트랜지스터를 구동 트랜지스터로 이용하고, NMOS 트랜지스터를 스위칭 트랜지스터로 이용할 수도 있다.
예를 들어, 도 16에 도시된 것과 같이, PMOS 트랜지스터가 구동 트랜지스터 역할을 하도록, PMOS 영역에 연결된 드레인 전극(PDE)이 유기 발광 다이오드에 전기적으로 연결될 수 있다.
상기의 표시 장치에서, 하부 커패시터 전극(112)은, 제1 연결 전극(SD1)을 통해, NMOS 트랜지스터의 드레인 전극(NDE)에 전기적으로 연결되고, 상기 PMOS 트랜지스터의 게이트 전극(110)에 전기적으로 연결될 수 있다. 또한, 상부 커패시터 전극(169)은, 제2 연결 전극(SD1)을 통해, 상기 PMOS 트랜지스터의 드레인 전극(PDE)에 전기적으로 연결되어, 스토리지 커패시터(Cst)를 형성할 수 있다.
또한, 본 발명의 실시예는 3개의 트랜지스터로 이루어진 회로부에 한정되지 않으며, 2개의 트랜지스터로 이루어지거나, 4개 이상의 트랜지스터로 이루어진 회로에도 이용될 수 있다.
예를 들어, 발광 트랜지스터 없이, 유기 발광 다이오드에 전류를 공급하는 구동 트랜지스터가 NMOS 트랜지스터 또는 PMOS 트랜지스터이고, 구동 트랜지스터를 작동하는 스위칭 트랜지스터가 PMOS 트랜지스터 또는 NMOS 트랜지스터인, 2T1C 구조의 회로를 형성할 수도 있다.
또한, 본 발명의 실시예들은, 표시부의 픽셀 회로의 제조에 한정되지 않으며, 게이트 구동부의 회로부, 데이터 구동부의 회로부 등에 이용될 수 있다.
또한, 본 발명의 실시예들은 유기 발광 표시 장치 및 그 제조를 위하여 사용될 수 있으나, 본 발명은 이에 한정되지 않으며, 예를 들어, 액정표시 장치용 표시 기판의 집적 회로를 제조하는데 사용될 수 있다.
본 발명의 실시예들은 액정 표시 장치, 유기 발광 표시 장치와 같은 표시 장치의 제조에 사용될 수 있다.

Claims (20)

  1. 제1 게이트 전극;
    상기 제1 게이트 전극 위에 배치되는 제1 절연층;
    상기 제1 절연층 위에 배치되며, NMOS 영역 및 상기 제1 게이트 전극과 중첩하는 PMOS 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴 위에 배치되는 제2 절연층;
    상기 제2 절연층 위에 배치되며, 상기 NMOS 영역과 중첩하는 제2 게이트 전극;
    상기 제2 게이트 전극과 동일한 층에 배치되며, 제2 절연층을 관통하여, 상기 PMOS 영역과 접촉하는 액티브 보호 패턴;
    상기 액티브 보호 패턴 및 상기 제2 게이트 전극 위에 배치되는 제3 절연층; 및
    상기 제3 절연층을 관통하여, 상기 액티브 보호 패턴과 접촉하는 데이터 금속 전극을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 PMOS 영역은, P 채널 영역, 제1 P도핑 영역 및 상기 제1 P도핑 영역과 이격된 제2 P 도핑 영역을 포함하며,
    상기 액티브 보호 패턴은, 상기 제1 P도핑 영역과 접촉하는 제1 액티브 보호 패턴 및 상기 제2 P 도핑 영역과 접촉하는 제2 액티브 보호 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 제1 액티브 보호 패턴과 상기 제2 액티브 보호 패턴 사이에 배치되며, 상기 P 채널 영역과 중첩하는 채널 보호 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 PMOS 영역 또는 상기 NMOS 영역과 전기적으로 연결되는 드레인 전극; 및
    상기 드레인 전극과 전기적으로 연결되는 유기 발광 다이오드를 더 포함하는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 제1 게이트 전극과 동일한 층에 배치되는 하부 커패시터 전극; 및
    상기 하부 커패시터 전극과 중첩하며, 상기 제2 게이트 전극과 동일한 층에 배치되는 상부 커패시터 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 하부 커패시터 전극은, 상기 드레인 전극과 전기적으로 연결되며, 상기 상부 커패시터 전극은, 상기 제2 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  7. 제5항에 있어서, 상기 하부 커패시터 전극은, 상기 제1 게이트 전극과 전기적으로 연결되며, 상기 상부 커패시터 전극은, 상기 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  8. 제5항에 있어서, 상기 제3 절연층은, 상기 제1 절연층 및 상기 제2 절연층 보다 두꺼운 것을 특징으로 하는 표시 장치.
  9. 제1항에 있어서, 상기 액티브 보호 패턴은, 상기 데이터 금속 패턴보다 높은 일함수를 갖는 물질을 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 액티브 보호 패턴은, 은, 니켈, 텅스텐, 구리, 크롬 및 몰리브덴으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 데이터 금속 패턴은, 마그네슘, 탄탈륨, 티타늄 및 알루미늄으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 장치.
  12. 제1 게이트 전극을 포함하는 하부 게이트 금속 패턴을 형성하는 단계;
    상기 제1 게이트 전극 위에 제1 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층 위에 상기 제1 게이트 전극과 중첩하는 제1 액티브 영역 및 상기 제1 액티브 영역과 이격된 제2 액티브 영역을 포함하는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 위에 제2 절연층을 형성하는 단계;
    상기 제1 액티브 영역을 도핑하여, PMOS 영역을 형성하는 단계;
    상기 제2 액티브 영역을 도핑하여, NMOS 영역을 형성하는 단계;
    상기 제2 절연층 위에 상기 NMOS 영역과 중첩하는 제2 게이트 전극 및 상기 PMOS 영역과 접촉하는 액티브 보호 패턴을 포함하는 상부 게이트 금속 패턴을 형성하는 단계;
    상기 제2 게이트 전극 및 상기 액티브 보호 패턴 위에 제3 절연층을 형성하는 단계; 및
    상기 제3 절연층을 관통하여, 상기 액티브 보호 패턴과 접촉하는 데이터 금속 전극을 포함하는 데이터 금속 패턴을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  13. 제12항에 있어서, 상기 PMOS 영역을 형성하는 단계는,
    상기 제2 절연층 위에 제1 포토레지스트층을 형성하는 단계;
    상기 제1 포토레지스트층을 마스크로 이용하여, 상기 제2 절연층을 식각하여, 상기 제1 액티브 영역을 부분적으로 노출시키는 단계; 및
    상기 노출된 제1 액티브 영역에 P형 불순물을 제공하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제13항에 있어서, 상기 NMOS 영역을 형성하는 단계는,
    상기 제2 절연층 위에 상부 게이트 금속층을 형성하는 단계;
    상기 상부 게이트 금속층 위에 제2 포토레지스트층을 형성하는 단계;
    상기 제2 포토레지스트층을 마스크로 이용하여, 상기 상부 게이트 금속층을 식각하여, 상기 제2 절연층을 부분적으로 노출시키는 단계; 및
    상기 노출된 제2 절연층을 통해, 상기 제2 액티브 영역의 일부에 N형 불순물을 제공하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14항에 있어서, 상기 상부 게이트 금속 패턴을 형성하는 단계는,
    잔류하는 상부 게이트 금속층 위에 제3 포토레지스트층을 형성하는 단계; 및
    상기 제3 포토레지스트층을 마스크로 이용하여, 상기 잔류하는 상부 게이트 금속층을 식각하여, 서로 이격되는, 제1 액티브 보호 패턴 및 제2 액티브 보호 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제12항에 있어서, 상기 하부 게이트 금속 패턴은, 하부 커패시터 전극을 더 포함하며, 상기 상부 게이트 금속 패턴은, 상기 하부 커패시터 전극과 중첩하는 상부 커패시터 전극을 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제16항에 있어서, 상기 하부 커패시터 전극은, 상기 제1 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제16항에 있어서, 상기 상부 커패시터 전극은, 상기 제2 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제12항에 있어서, 상기 액티브 보호 패턴은, 상기 데이터 금속 패턴보다 높은 일함수를 갖는 물질을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제19항에 있어서, 상기 액티브 보호 패턴은, 은, 니켈, 텅스텐, 구리, 크롬 및 몰리브덴으로 이루어진 그룹에서 선택된 적어도 하나를 포함하고,
    상기 데이터 금속 패턴은, 마그네슘, 탄탈륨, 티타늄 및 알루미늄으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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