JP2018503929A - メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法 - Google Patents

メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法 Download PDF

Info

Publication number
JP2018503929A
JP2018503929A JP2017526646A JP2017526646A JP2018503929A JP 2018503929 A JP2018503929 A JP 2018503929A JP 2017526646 A JP2017526646 A JP 2017526646A JP 2017526646 A JP2017526646 A JP 2017526646A JP 2018503929 A JP2018503929 A JP 2018503929A
Authority
JP
Japan
Prior art keywords
memory
package
controller
packages
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017526646A
Other languages
English (en)
Other versions
JP6865498B2 (ja
Inventor
キム イエ，セン
キム イエ，セン
ワン ウン，ホン
ワン ウン，ホン
Original Assignee
マイクロン テクノロジー， インク．
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク．, マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2018503929A publication Critical patent/JP2018503929A/ja
Priority to JP2021000908A priority Critical patent/JP7408588B2/ja
Application granted granted Critical
Publication of JP6865498B2 publication Critical patent/JP6865498B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/2939—Base material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/81855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/81855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/81856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92227—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

メモリ・パッケージの積層の下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法が、本明細書に開示される。一実施形態において、メモリ・デバイスは、ホストと結合するように構成されており、基板と、メモリ・パッケージの積層と、その積層と基板との間に配置されたコントローラとを含むことができる。コントローラは、メモリ・パッケージにより記憶されるデータを、ホストからのコマンドに基づいて、管理することができる。【選択図】図１

Description

開示される実施形態は、メモリ・パッケージとコントローラとを備えたメモリ・デバイスに関する。いくつかの実施形態において、本技術は、メモリ・パッケージの積層の下に位置する組み込みコントローラを含むメモリ・デバイスに関連する。
スマートフォン、ナビゲーション・システム（例えば自動車ナビゲーション・システム）、ディジタル・カメラ、ＭＰ３プレイヤ、コンピュータ、および他の多くの消費者向け電子装置用に、データを記憶するためにフラッシュメモリがよく使われる。ユニフォーム・シリアル・バス（ＵＳＢ）装置、メモリ・カード、組み込み装置、および他のデータ記憶装置は、小さなフォームファクタゆえに、フラッシュメモリを含むことがしばしばである。電子機器における専用メモリ・コントローラは、フラッシュメモリ上に記憶されたデータを管理することができる。あいにく、これらの専用メモリ・コントローラは、電子機器内での他の部品用に利用可能な空間を減少させることがある。電子機器の大きさを小さくするには、例えば、他の電子部品用に利用可能な空間を増やすために、メモリ・コントローラをホスト・プロセッサ内に統合することができる。例えば、ホスト・プロセッサには、フラッシュメモリにより記憶されるデータを管理する統合型メモリ・コントローラ（ＩＭＣ）があってもよいが、これらのＩＭＣは、特定の種類のメモリと互換性があるものであって、将来の標準（例えば、組み込みマルチメディア・カード（ｅＭＭＣ）の標準仕様書の将来のバージョン）用に設計された新規ＮＡＮＤメモリなどの新たな種類のメモリはサポートすることができないことがしばしばである。ＩＭＣが電子機器を特定の種類のフラッシュメモリに限定してしまうせいで、そうした電子機器は、より高い記憶密度、向上した性能、または拡張機能を有する新たなメモリを使うことができない場合がある。
メモリ・コントローラは、マルチダイ・メモリ・パッケージの中に組み込むこともできる。例えば、従来のｅＭＭＣメモリは、組み込みマルチメディア・カード（ＭＭＣ）コントローラを備えた、単一の高容量ＮＡＮＤパッケージ（例えば、積層ダイを有するＮＡＮＤパッケージ）である場合がある。組み込みＭＭＣコントローラは、相当なコンピューティングリソースを要することもあり得るＮＡＮＤメモリ管理（例えば、書き込み、読み出し、削除、エラーの管理など）の実行から、ホスト・プロセッサを解放することができる。ＮＡＮＤダイには、検査を困難にする小さなフィーチャがあるので、個々のＮＡＮＤダイは、パッケージングの前には検査されない。マルチダイＮＡＮＤパッケージは、廃棄すべき不良パッケージ（例えば不良ＮＡＮＤダイのあるパッケージ）を突き止めるために検査されることがある。残念ながら、不良ＮＡＮＤパッケージ内の組み込みＭＭＣコントローラも廃棄されてしまい、製造費用の増加につながる。
本技術の実施形態にしたがって構成されたメモリ・デバイスの断面図である。 本技術の実施形態にしたがって構成されたマルチダイ・メモリ・パッケージの断面図である。 本技術の実施形態による様々な製造段階におけるメモリ・デバイスを示す断面図である。 本技術の実施形態による様々な製造段階におけるメモリ・デバイスを示す断面図である。 本技術の実施形態による様々な製造段階におけるメモリ・デバイスを示す断面図である。 本技術の実施形態による様々な製造段階におけるメモリ・デバイスを示す断面図である。 本技術の実施形態による様々な製造段階におけるメモリ・デバイスを示す断面図である。 本技術の別の実施形態にしたがって構成されたメモリ・デバイスの断面図である。 本技術の実施形態によるメモリ・デバイスに適した実装を示すブロック回路図である。 本技術の別の実施形態にしたがって構成されたメモリ・デバイスを含むシステムの概略図である。
メモリ・デバイスならびに関連するシステムおよび方法の、いくつかの実施形態の具体的詳細を、以下に説明する。「メモリ・デバイス」という用語は、一般的に、パッケージ基板と一つ以上のマルチダイ・メモリ・パッケージとコントローラとを有するパッケージを指す。コントローラは、メモリ・パッケージの下に位置していてよく、各メモリ・パッケージに対するメモリ管理を提供することができる。いくつかの実施形態では、メモリ・デバイスを、モバイル機器（例えば、スマートフォン、タブレット、ＭＰ３プレイヤなど）やディジタル・カメラやルータやゲーミング・システムやナビゲーション・システムやコンピュータや他の消費者向け電子装置に適した、マルチダイ・メモリ・パッケージを備えたフラッシュメモリ（例えば、ｅＭＭＣメモリ、ユニバーサル・フラッシュ・ストレージなど）とすることができる。例えば、マルチダイ・メモリ・パッケージは、例えば、ＮＡＮＤパッケージやＮＯＲパッケージなどのフラッシュメモリ・パッケージであってもよい。本技術にはさらなる実施形態があり得ること、また、図１から図６を参照して以下に記述する実施形態の詳細のうちのいくつかを欠いて本技術を実践し得ることをも、当業者は理解するだろう。
図１は、本技術の実施形態にしたがって構成されたメモリ・デバイス１００の断面図である。メモリ・デバイス１００は、パッケージ基板１０４（「基板１０４」）と、コントローラ１０６と、積層されて配置された第１、第２、第３、第４のマルチダイ・メモリ・パッケージ１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ（まとめて「メモリ・パッケージ１０８」という）とを含むことができる。メモリ・パッケージ１０８と、メモリ・デバイス１００とつながったホスト（例えば、電子機器のホスト・プロセッサ）との間を、コントローラ１０６がインタフェイス接続するように、コントローラ１０６およびメモリ・パッケージ１０８に、基板１０４を電気的に結合することができる。コントローラ１０６は、基板１０４に取り付けることができる。いくつかの実施形態では、メモリ・デバイス１００が比較的小さなフットプリントを有するように、メモリ・パッケージ１０８の積層の下にコントローラ１０６を配置することができる。
ホスト・プロセッサが自由に他のタスクを実行することができるように、コントローラ１０６は、メモリ管理を取り扱うことができる。様々な実施形態において、コントローラ１０６は、回路、ソフトウェア、ファームウェア、メモリ、またはそれらの組み合わせを含むことができるし、フラッシュメモリ（例えばＮＡＮＤメモリやＮＯＲメモリなど）を管理するように構成され得る。いくつかの実施形態では、コントローラ１０６は、シリコンか、シリコン・オン・インシュレータか、化合物半導体（例えば窒化ガリウム）か、または他の適切な基板といった半導体基板を含むコントローラ・ダイであってもよく、かつ、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）や、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）や、他の形式の集積回路装置――処理回路、撮像部品、および／または、メモリもしくは他の部品を管理するための他の半導体装置を含む――のような、種々の集積回路部品または機能的特徴のうちの、任意のものを有することができる。例えば、コントローラ１０６は、ＮＡＮＤメモリとともに使用するように構成されたマルチメディア・コントローラ・ダイ（例えばＭＭＣコントローラ・ダイ）とすることができるし、回路、レジスタ、インタフェイス・モジュール（例えば、ホストとの間をインタフェイス接続するためのモジュールや、メモリ・パッケージとの間をインタフェイス接続するためのモジュールなど）、および／または所望の機能を提供するための他のモジュールを、含むことができる。
基板１０４は、第１ボンドパッド１２０と第２ボンドパッド１２２とを含むことができる。第１ワイヤボンド１４０によって、第１ボンドパッド１２０を、コントローラ１０６の対応ボンドパッド１３０に結合することができ、また、第２ワイヤボンド１４２によって、第２ボンドパッド１２２を、メモリ・パッケージ１０８の各々の対応パッケージ・コンタクト１３２（一つを識別してある）に結合することができる。一実施形態において、基板１０４は、コントローラ１０６を各メモリ・パッケージ１０８に電気的に結合する単一のインタポーザである。例えば、金属トレース、ビア、または他の適切なコネクタなどの、電気的コネクタ１４４（破線で概略的に示されている）を有する、プリント回路基板、マルチメディア・カード基板、または他の適切なインタポーザを、基板１０４は含むことができる。電気的コネクタ１４４は、コントローラ１０６、第１ボンドパッド１２０、および／または第２ボンドパッド１２２を、お互いに結合することができ、かつ／あるいは、これらを、パッケージ・コンタクト１５０（一つを識別してある）および基板１０４の下側のインタコネクト１５２（一つを識別してある）を介して、（不図示の）外部回路に結合することができる。インタコネクト１５２は、バンプ・ボンドまたは他の適切な接続フィーチャとすることができる。
接着剤１６０により、コントローラ１０６をパッケージ基板１０４に貼り付けることができる。接着剤１６０は、接着性材料（例えば、エポキシ樹脂、接着性ペーストなど）、接着性積層体（例えば、接着テープ、ダイ接着用もしくはダイシング兼ダイ接着用のフィルムなど）、または他の適切な材料である。コントローラ１０６とワイヤボンド１４０とを覆う接着剤１６２によって、第１のメモリ・パッケージ１０８ａを基板１０４に貼り付けることができる。さらなるメモリ・パッケージ１０８ｂ〜ｄが順々に、お互いに対して接着剤１６４によって貼り付けられる。ある実施形態では、接着剤１６０、１６２、１６４は、同一または類似の材料を含むことができる。接着剤１６２は、コントローラ１０６とメモリ・パッケージ１０８ａとの間にあるワイヤボンド１４０の部分を収容するために、接着剤１６４よりも厚みを持つ場合がある。接着剤１６４の厚みは、隣接するメモリ・パッケージ１０８同士の間の間隙１６６（一つを識別してある）をワイヤボンド１４２が通過することを保証するのに十分なだけ大きくとることができる。メモリ・デバイス１００は、メモリ・パッケージ１０８およびワイヤボンド１４２を少なくとも部分的に封止する封止剤１１６を含むパッケージ筐体１１５を、さらに含むことができる。
図２は、本技術の実施形態にしたがって構成されたメモリ・パッケージ１０８の断面図である。メモリ・パッケージ１０８は、複数のメモリ半導体ダイ２００（一つを識別してある）と、メモリ・パッケージ基板２０２（「パッケージ基板２０２」）とを含むことができる。パッケージ基板２０２は、複数の第１ボンドパッド２０８ａと複数の第２ボンドパッド２０８ｂとを含むことができる。第１ボンドパッド２０８ａを、半導体ダイ２００のうちの第１グループ（例えば、四つのダイの集まりが二つ）の対応するボンドパッド２０９ａ（一つを識別してある）に結合する（例えば、ワイヤ・ボンディングする）ことができ、また、第２ボンドパッド２０８ｂを、半導体ダイ２００のうちの第２グループ（例えば、四つのダイの集まりが二つ）の対応するボンドパッド２０９ｂ（一つを識別してある）に結合する（例えば、ワイヤ・ボンディングする）ことができる。ある実施形態では、一連のボンドパッド２０８ａが、各半導体ダイ２００の一連のボンドパッド２０９ａと電気的に結合される。ボンドパッド２０８ａ・２０８ｂの構成、数、および大きさは、それぞれのボンドパッド２０９ａ・２０９ｂの構成、数、および大きさに基づいて選択することができる。ある実施形態では、一列のボンドパッド２０８ｂが各半導体ダイ２００の一列のボンドパッド２０９ｂと電気的に結合される。パッケージ基板２０２は、例えば、金属トレース、ビア、もしくは他の適切なコネクタ――パッケージ・コンタクト１３２（例えばボンドパッド）、インタコネクタ（例えばバンプ・ボンド）、および／もしくは、メモリ・パッケージ１０８を基板１０４（図１）に電気的に結合するための他のフィーチャを含む――などの電気的コネクタを有する、インタポーザ、プリント回路基板、または他の適切な基板を、含むことができる。
図２は、隣接する半導体ダイ２００同士を横方向にお互いからずらしてある、縦方向に積層された配置の、半導体ダイ２００を示している。別の実施形態では、半導体ダイ２００同士を、縦方向において、お互いの真上に（つまり、いかなる横方向のずれもなしに）積層したり、または、任意の他の適切な積層配置で積層したりすることができ、かつ、シリコン基板か、シリコン・オン・インシュレータ基板か、化合物半導体（例えば窒化ガリウム）基板か、または他の適切な基板といった半導体基板から、半導体ダイ２００を形成することができる。半導体ダイ２００は、切断または単一化されたダイであってもよく、また、不揮発性メモリ、フラッシュメモリ（例えば、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリなど）、ＤＲＡＭ、ＳＲＡＭ、他の形式の集積回路装置（例えば、処理回路、撮像部品、および／もしくは、他の半導体デバイス）などの、多種多様な集積回路部品または機能的フィーチャのうちの、いずれを有することもできる。図示したメモリ・パッケージ１０８は１６個のメモリ・ダイ２００を含むが、メモリ・パッケージ１０８が、１６個より多くのメモリ・ダイまたは１６個未満のメモリ・ダイ（例えば、１個のダイ、２個のダイ、４個のダイ、８個のダイ、１０個のダイ、２０個のダイ、など）を有する、マルチチップ・パッケージであってもよい。ダイの個数は、メモリ・パッケージ１０８の所望の記憶容量に基づいて選択することができる。組み込みコントローラ１０６が複数のメモリ・パッケージを管理することができるので、メモリ・パッケージのうちの一つ以上（例えばすべてのメモリ・パッケージ１０８）には、メモリ管理用の組み込みコントローラ・ダイが何もなくてもよい。
メモリ・パッケージ１０８は、半導体ダイ２００の積層とワイヤボンドとを少なくとも部分的に封止する封止剤１１６（例えば、熱硬化性材料、エポキシ樹脂、または他の適切な材料）でできた、パッケージ筐体２１５をさらに含むことができる。パッケージ筐体２１５は、取り扱い中における、周囲からの（例えば湿気からの）遮蔽、（例えばワイヤボンド同士の間の）電気的絶縁、および／または、内部部品の保護を、提供することができる。
図３Ａ〜図３Ｅは、本技術の実施形態によって、いくつかの製造段階でメモリ・デバイス１００を組み立てる方法を示す、断面図である。一般的に、コントローラ１０６を基板１０４に結合することができ、それから、第１メモリ・パッケージ１０８ａとパッケージ基板１０４との間にコントローラ１０６が配置されるように、第１メモリ・パッケージ１０８ａを基板１０４に結合することができる。メモリ・パッケージ１０８ａの上にさらなるメモリ・パッケージを積み重ねることができる。メモリ・パッケージ１０８を基板１０４に電気的に結合してから、メモリ・パッケージ１０８を封止剤１１６で封止することができる。製造の諸段階の詳細について、以下で詳しく論じる。
図３Ａを参照すると、基板１０４（例えば、回路のあるシリコン・ウェーハ）の上部表面２４０に沿って、第１・第２ボンドパッド１２０・１２２を配置することができ、基板１０４の下部表面２４２に沿って、パッケージ・コンタクト１５０を配置することができる。典型的には、コントローラ１０６は、フットプリントがパッケージ１０８よりも小さく、そのため、パッケージ・アセンブリ１０８を積み重ねる前に、コントローラ１０６を基板１０４に貼り付け、電気的に結合させることができる。好都合なことに、コントローラ１０６とその電気的接続（例えばワイヤボンド１４０）は、メモリ・パッケージ１０８の積み重ねおよび貼り付けには干渉しない。図３Ａに示すとおり、ワイヤ・ボンディングのための十分な隙間を提供するためにボンドパッド１２０・１２２からコントローラ１０６が離れるよう、基板１０４の上部表面２４０の上に、接着剤１６０を担持しているコントローラ１０６を置くことができる。接着剤１６０は、ダイ接着用の接着性ペーストまたは接着成分とすることができ、例えば、ダイ接着用のフィルムまたはダイシング兼ダイ接着用のフィルム（「ＤＡＦ」および「ＤＤＦ」として、それぞれ当業者に知られている）とすることができる。一実施形態において、接着剤１６０は、圧力の閾値レベルを超えて圧縮されたときにコントローラ１０６を基板１０４に接着する、加圧硬化式の接着成分（例えば、テープまたはフィルム）を含むことができる。別の実施形態では、接着剤１６０を、紫外線への曝露により硬化する紫外線硬化式のテープまたはフィルムとすることができる。
図３Ｂは、コントローラ１０６を基板１０４に貼り付けて第１ワイヤボンド１４０を形成した後のメモリ・デバイス１００を示す。ワイヤボンド１４０によって、対応するボンドパッド１２０（例えば一列のボンドパッド１２０）へと結合された、一連のボンドパッド１３０（例えば一列のボンドパッド１３０）が、コントローラ１０６の横方向の対向する両側にあってよい。パッケージ１０８ａは、ワイヤボンドとともに使用するのに適した「ワイヤを覆うフィルム」材料の形をした接着剤１６２を、担持することができる。他の実施形態では、はんだ、または他の適切な直接的ダイ接着技法を用いて、コントローラ１０６を基板１０４に直接的に結合することができる。そうした実施形態では、接着剤１６２をＤＡＦまたはＤＤＦとすることができる。横方向にコントローラ１０６の周縁を超えた外側にまで、メモリ・パッケージ１０８ａが延び広がるように、接着剤１６２付きのメモリ・パッケージ１０８ａを、基板１４０の上部表面２４０上に置くことができる。このようであるため、組み立ての間、コントローラ１０６全体を、まさにメモリ・パッケージ１０８ａと基板１０４との間に配置しておくことができる。接着剤１６２の厚みは、ワイヤボンド１４０に損傷を与えるのを避けるために、メモリ・パッケージ１０８ａの下部表面２４３とワイヤボンド１４０との間の接触を防ぐのに十分なだけ大きくとることができる。さらに、コントローラ１０６のための電気的接続が、後続のワイヤ・ボンディング工程の妨げにならないことを保証するために、ボンドパッド１２０をメモリ・パッケージ１０８ａの真下に配置することができる。
図３Ｃは、メモリ・パッケージ１０８ａを基板１０４に貼り付けて第２ワイヤボンド１４２を形成した後の、メモリ・デバイス１００を示す。接着剤１６４を用いて、第２メモリ・パッケージ１０８ｂを第１メモリ・パッケージ１０８ａに貼り付けることができる。さらなるメモリ・パッケージ（メモリ・パッケージ１０８ｃが隠れ線で示されている）を、メモリ・パッケージ１０８の上に積み重ねて、基板１０４と電気的に結合することができる。ワイヤボンド１４２に損傷を与えるのを避けるために、隣接するメモリ・パッケージ１０８同士の間で所望の距離を保つように、接着剤１６４の厚みを選択することができる。例えば、ワイヤボンド１４２と、そうしたワイヤボンド１４２の直上にある隣接メモリ・パッケージ１０８との間の接触を防ぐのに十分なほどに、接着剤１６４を厚くすることができる。
図３Ｄは、ワイヤボンド１４２によって各メモリ・パッケージ１０８が基板１０４に電気的に結合された後の、メモリ・デバイス１００を示す。ワイヤボンド１４２によって、対応するボンドパッド１２２（例えば一列のボンドパッド１２２）へと結合された、一連のボンドパッド１３２（例えば一列のボンドパッド１３２）が、各メモリ・パッケージ１０８の横方向の対向する両側にあってよい。図示したメモリ・デバイス１００には四つのメモリ・パッケージ１０８がある。他の実施形態では、メモリ・デバイス１００が、より多くのメモリ・パッケージ１０８、または、より少ないメモリ・パッケージ１０８――例えば、１個のメモリ・パッケージ１０８、２個のメモリ・パッケージ１０８、５個のメモリ・パッケージ１０８、８個のメモリ・パッケージ１０８、１０個のメモリ・パッケージ１０８、１５個のメモリ・パッケージ１０８、など――を担持することができる。メモリ・パッケージ１０８の一つ以上に加えて、かつ／あるいは、それの代わりに、メモリ・デバイス１００が他のパッケージまたはダイを含むことができる。メモリ・パッケージおよび／またはダイの、数や構成や配置は、メモリ・デバイス１００の所望の機能および寸法に基づいて、選択することができる。
上から見たときにメモリ・パッケージ１０８同士がお互いに対して中心揃えになっているように、縦方向に積み重ねてメモリ・パッケージ１０８を配置することができる。そのような整列された配置は、メモリ・デバイス１００に比較的小さなフットプリントを与えることができる。他の実施形態では、ボンドパッド１３２にアクセスするための、広げられた隙間を提供するために、縦方向に積み重ねられたメモリ・パッケージ１８０を、お互いに対して横方向にずらすことができる。例えば、ワイヤ・ボンディング工程または他の後続の工程に基づいて、横方向のずれの方向および距離を選択することができる。所望の全体的な大きさをパッケージに与えるように、他の配置や構成でメモリ・パッケージ１０８を積み重ねることもできる。
図３Ｅは、メモリ・パッケージ１０８の積層とワイヤボンド１４２（ワイヤボンドのうち一つのグループを識別してある）とを、封止剤１１６が少なくとも部分的には封止した後の、メモリ・デバイス１００を示す。封止剤１１６は、例えば、力学的支持、周囲からの（例えば湿気からの）遮蔽、および／または（例えばワイヤボンド同士の間の）電気的絶縁を提供する、例えば、熱硬化性材料、樹脂（例えばエポキシ樹脂）、または他の適切な材料を、含むことができる。ある実施形態では、メモリ・パッケージ１０８とワイヤボンド１４６とを、封止剤１１６で完全に封止することができる。メモリ・パッケージ１０８を封止した後、処理は、ボール・ボンドを形成すること、単一化すること、ダイシングを行うこと、または他の所望の工程といった、後続の製造段階を続行することができる。
図３Ａ〜図３Ｅの製造工程では、組み立て前に個々の部品を検査することが可能なので、製品歩留まりを向上させることができる。各メモリ・パッケージ１０８が品質保証済み良品ダイ（ＫＧＤ）を有していることを保証するために、メモリ・パッケージ１０８を個別に検査することができる。例えば、半導体ダイ１０８（図２）の各々を検査するために、各メモリ・パッケージ１０８を検査することができる。好都合なことに、メモリ・パッケージ１０８の基板２０２（図２）は、標準的な検査機器で検査を行うのに適した、比較的大きな接続を有することが可能である。ＫＧＤを有するメモリ・パッケージ１０８を、パッケージへの組み立てのために選択することができ、その一方で、既知の不良ダイがあるメモリ・パッケージ１０８を、廃棄することができる。したがって、基板１０４とコントローラ１０６は、良品のメモリ・パッケージ１０８だけと組み立てられ、高い製品歩留まりをもたらす。さらに、基板１０４は、基板１０４、コントローラ１０６、メモリ・パッケージ１０８、および／または他の内部部品を組み立て後に検査するための、標準的なボール・グリッド・アレイまたは他の適切なフィーチャ（例えば検査パッド）を有することができる。欠陥のあるメモリ・デバイス１００を突き止めて廃棄することが可能である。
図４は、本技術の別の実施形態にしたがって構成されたメモリ・デバイス３００の断面図である。メモリ・デバイス３００は、図１〜図３Ｅに関して説明したメモリ・デバイス１００のものに概ね類似しているフィーチャを、含むことができる。メモリ・デバイス３００は、ワイヤボンド１４２（ひとまとまりが識別されている）によりパッケージ基板１０４に電気的に結合されたメモリ・パッケージ１０８を含むことができ、コントローラ１０６は、ワイヤボンド１４０（一つが識別されている）によりパッケージ基板１０４に電気的に結合することができる。メモリ・デバイス３００は、メモリ・パッケージ１０８ａと基板１０４の間に一つ以上のスペーサ３１０を含むこともできる。スペーサ３１０は、切断もしくは単一化されたシリコンの切片、または他の適切な材料とすることができ、コントローラ１０６とワイヤボンド１４０よりも少し上に第１メモリ・パッケージ１０８ａを位置させるように寸法が決められている。スペーサ３１０を基板１０４および／またはメモリ・パッケージ１０８ａに固定するために、接着剤（例えば、接着性ペースト、ＤＡＦ、接着テープなど）を用いることができる。所望の距離だけメモリ・パッケージ１０８ａを基板１０４から離しておき、かつ、メモリ・パッケージ１０８ａを固定するために、Ｂステージ樹脂などの他の種類のスペーサ３１０を使うこともできる。メモリ・パッケージ１０８ａを完全に基板１０４に接着させるように、Ｂステージ樹脂を硬化させることができる。
封止剤１１６は、積み重ねられたメモリ・パッケージ１０８とワイヤボンド１４２とを、部分的に、または完全に、封止することができ、また、封止剤１１６は、第１メモリ・パッケージ１０８ａと基板１０４との間の空洞３２０の中へと、広がることもできる。スペーサ３１０の側壁３２４と、メモリ・パッケージ１０８ａの下部表面２４３と、基板１０４の上部表面２４０によって、空洞３２０を画定することができる。コントローラ１０６を基板１０４に結合する電気的接続を封止剤１１６が電気的に絶縁するように、製造中において、封止剤１１６は、空洞３２０へと流入してコントローラ１０６とワイヤボンド１４０とを少なくとも部分的に封止することができる。
図５は、本技術の実施形態によるメモリ・デバイスの実装を示すブロック回路図である。メモリ・デバイス５００は、メモリ・デバイス１００、３００のうちの一方とすることができ、あるいは、メモリ・デバイス１００、３００のものに概ね類似するフィーチャを含むことができる。メモリ・デバイス５００は、ホスト５０２とメモリ・パッケージ１０８の各々との間のデータ転送を管理するパッケージたり得る。メモリ制御を提供するようにコントローラ１０６を構成することができ、また、コントローラ１０６は、機能を提供するための一つ以上のモジュール５２０を含むことができる。モジュール５２０は、誤り訂正用の誤り訂正符号（ＥＣＣ）モジュール、誤り検出用の誤り検出符号（ＥＤＣ）モジュール、ウェア・レベリング・モジュール、論理ブロックから物理ブロックへのマッピングのためのアドレス・マッピング・モジュール、ブロック管理（例えば、不良ブロック管理、スペア・ブロック管理など）のためのモジュール、エラー回復モジュール、パーティション保護用のモジュール、コントローラ１０６からの起動用のモジュール、または他の所望のモジュールを含むことができるが、これらには限定されない。コントローラ１０６は、バス５１０を介してホスト５０２との間をインタフェイス接続することができ、メモリ・バス５１４を介してメモリ・パッケージ１０８と動作可能に結合されたインタフェイス５０６を含むことができる。コントローラ１０６は、マルチメディア・カード仕様書（例えば、第４．４版や第４．４１版などの仕様書）にしたがって設計された、ＭＭＣコントローラであってもよい。ある組み込みマルチメディア・カード（ｅＭＭＣ）の実施形態においては、双方向データ信号（例えば、１ビット・データ転送、４ビット・データ転送、８ビット・データ転送などのための、データ信号）を提供したり、ホスト５０２からコマンド信号を受け取ったり、ホスト５０２に応答したり、かつ／または、バス転送を同期させるための信号にクロックを与えたりするバス５１０を、コントローラ１０６が有することができる。
ホスト５０２は、処理能力のある装置を含むことができ、メモリ・デバイス５００との間でインタフェイス接続することができてもよい。ホスト５０２は、メモリ・デバイス５００へのコマンド入力を行うことができる、モバイル機器、パーソナル・コンピュータ、ゲーム・コンソール、または他の電子機器の、構成要素（例えば、ホスト・コントローラ、ハードウェア、プロセッサ、ドライバなど）であってもよい。コントローラ１０６は、ホスト５０２からのコマンド入力に基づいて、データを管理すること（例えば、データを書き込む、読み出す、削除する、といったこと）ができる。
本明細書に記述したメモリ・デバイスのいずれも、概略的に図６に示したシステム６００などの、より大規模かつ／またはより複雑な無数のシステムのうちの任意のものの中に、組み入れることができる。システム６００は、メモリ・デバイス６０２、電源６０４、ホスト６０６（例えば入出力ドライバ）、プロセッサ６０８、および／または、他のサブシステムもしくは構成要素６１０を含むことができる。メモリ・デバイス６０２は、メモリ・デバイス１００・３００・５００のうちの一つとすることもできるし、あるいは、上述のメモリ・デバイスのものに概ね類似するフィーチャを含むこともできる。ホスト６０６は、図５のホスト５０２に概ね類似するフィーチャを含むことができる。結果としてできあがるシステム６００は、メモリ記憶、データ処理、および／または他の適切な機能といった多種多様な機能のうちの、任意のものを実行することができる。したがって、代表的なシステム６００は、携帯型機器（例えば、携帯電話、タブレット、ディジタル・リーダ、およびディジタル・オーディオ・プレイヤ）、コンピュータ、ディジタル・カメラ、電化製品、ならびに乗り物（例えば、車、ボート、航空機）であり得るが、これらには限定されない。システム６００の構成要素は、単一のユニット内に収容されていてもよく、または、複数の相互接続されたユニットに（例えば通信ネットワークを介して）分散されていてもよい。メモリ・デバイス６０２が着脱可能である場合には、メモリ・デバイス６０２を別のメモリ・デバイス（例えば、より進んだ機能を有する新しいメモリ・デバイス）と取り替えることができる。メモリ・デバイスの各々は、ホスト６０６とオンボード・メモリとの間の非互換性を防ぐようにメモリを管理すべく構成された、組み込みコントローラを有することができる。
本明細書で開示したメモリ・デバイスの大きさは、電子機器の大きさに基づいて選択することができる。例として、図１のメモリ・デバイス１００または図４のメモリ・デバイス３００は、約４ｍｍから７ｍｍまでの範囲の高さと、約１３ｍｍから１７ｍｍまでの範囲の幅と、約１７ｍｍから２５ｍｍまでの範囲の長さとを有することができる。メモリ・パッケージ１０８（図１と図２を参照）は、約０．７５ｍｍから１．５ｍｍまでの範囲の高さ（例えば１．２ｍｍ）と、約１２ｍｍから１６ｍｍまでの範囲の幅と、約１６ｍｍから２０ｍｍまでの範囲の長さとを有することができる。
本明細書に記述したメモリ・デバイスは、様々な種類の記憶装置に組み入れることができる。ＮＡＮＤパッケージを備えたメモリ・デバイス（例えば、図１または図４の、メモリ・デバイス１００または３００）は、ＵＳＢドライブ、メモリ・カード、ソリッド・ステート・ドライブ、または他の高密度メモリ記憶装置に、組み入れることができる。ＮＯＲパッケージを備えたメモリ・デバイス（例えば、図１または図４の、メモリ・デバイス１００または３００）は、組み込み装置の一部とすることができる。本明細書で開示したメモリ・デバイスは、様々な種類の、パッケージ・イン・パッケージ（ＰＩＰ）技術、システム・イン・パッケージ（ＳＩＰ）技術、または他の所望のパッケージング技術を利用することができ、また、例えばボール・グリッド・アレイを有することができる。例えば、図１または図４の、メモリ・デバイス１００または３００は、標準的なボール・グリッド・アレイを備えたパッケージとすることができる。
本明細書で開示した少なくともある実施形態は、パッケージ基板と、半導体ダイを有する複数の積み重ねられたメモリ・パッケージと、コントローラと、封止剤とを含む、メモリ・デバイスである。コントローラは、パッケージ基板に取り付けられ、メモリ・パッケージとパッケージ基板との間に配置される。コントローラは、メモリ・パッケージの各々を管理するように構成される。封止剤は、パッケージ基板により担持され、メモリ・パッケージのうちの一つ以上を封止する。
ある実施形態では、メモリ・デバイスが、基板と、積み重ねられた複数の記憶手段と、制御手段と、封止剤とを含む。制御手段は、記憶手段に取り付けられ、積み重ねられた複数の記憶手段と基板との間に配置される。制御手段は、記憶手段の各々を管理するように構成される。各記憶手段は、メモリ・パッケージであってもよい。封止剤を基板により担持することができ、また、封止剤は積み重ねられた複数の記憶手段を封止することができる。
ある実施形態では、マルチメディア・デバイスが、インタポーザと、インタポーザに電気的に結合されたメモリ手段の積層と、マルチメディア制御手段とを含む。マルチメディア制御手段は、インタポーザに取り付けられ、メモリ手段の積層とインタポーザとの間に配置される。ホストとメモリ手段の各々との間のデータ転送を管理するように、マルチメディア制御手段を構成することができる。封止剤が、メモリ手段の積層を封止することができる。各メモリ手段がマルチチップ・メモリ・パッケージであってもよい。
本明細書では本技術の特定の実施形態を例示目的で説明してきたが、本開示から逸脱することなく様々な変更がなされ得る、ということが、前述のことからよく理解されるであろう。文脈の許すところでは、単数形の用語または複数形の用語が、それぞれ、複数形の用語または単数形の用語をも含むことがあり得る。「または（ｏｒ）」という語が、二つ以上のもののリストに関連して、この語は他の残りのものを除いた単一のものだけを意味するように限定されるべきであると示す、明示的な節と結びつけられていない限りは、そうしたリストにおける「または」の使用は、（ａ）リスト中の任意の一つのもの、（ｂ）リスト中のすべてのもの、または（ｃ）リスト中のものの任意の組み合わせを含むものとして、解釈されるべきである。さらに、「縦方向の」「横方向の」「上部の」「下部の」という用語は、図面に示した方向から判断しての、メモリ・デバイス内のフィーチャの相対的な方向または位置を参照することがある。しかし、これらの用語は、横倒しになっていたり、または上下逆さまになっていたりするなど、別の向きになっているメモリ・デバイスおよびその構成部品をも含むのだ、と幅広く解釈されるべきである。
特定の実施形態の文脈において記述された、本件新技術のある態様が、他の実施形態において、組み合わせられること、または削除されることもある。さらに、本件新技術のある実施形態と関連づけられた優位性は、そうした実施形態の文脈において記述されてきたが、他の実施形態がそうした優位性を示すこともあり、かつ、必ずしもすべての実施形態が本技術の範囲内に入るためにそうした優位性を示すとは限らない。したがって、本開示および関連する技術は、本明細書に明示的に示されたりまたは記述されたりはしていない他の実施形態を、包含し得る。
メモリ・パッケージ１０８は、半導体ダイ２００の積層とワイヤボンドとを少なくとも部分的に封止する封止剤２１６（例えば、熱硬化性材料、エポキシ樹脂、または他の適切な材料）でできた、パッケージ筐体２１５をさらに含むことができる。パッケージ筐体２１５は、取り扱い中における、周囲からの（例えば湿気からの）遮蔽、（例えばワイヤボンド同士の間の）電気的絶縁、および／または、内部部品の保護を、提供することができる。
図３Ｂは、コントローラ１０６を基板１０４に貼り付けて第１ワイヤボンド１４０を形成した後のメモリ・デバイス１００を示す。ワイヤボンド１４０によって、対応するボンドパッド１２０（例えば一列のボンドパッド１２０）へと結合された、一連のボンドパッド１３０（例えば一列のボンドパッド１３０）が、コントローラ１０６の横方向の対向する両側にあってよい。パッケージ１０８ａは、ワイヤボンドとともに使用するのに適した「ワイヤを覆うフィルム」材料の形をした接着剤１６２を、担持することができる。他の実施形態では、はんだ、または他の適切な直接的ダイ接着技法を用いて、コントローラ１０６を基板１０４に直接的に結合することができる。そうした実施形態では、接着剤１６２をＤＡＦまたはＤＤＦとすることができる。横方向にコントローラ１０６の周縁を超えた外側にまで、メモリ・パッケージ１０８ａが延び広がるように、接着剤１６２付きのメモリ・パッケージ１０８ａを、基板１０４の上部表面２４０上に置くことができる。このようであるため、組み立ての間、コントローラ１０６全体を、まさにメモリ・パッケージ１０８ａと基板１０４との間に配置しておくことができる。接着剤１６２の厚みは、ワイヤボンド１４０に損傷を与えるのを避けるために、メモリ・パッケージ１０８ａの下部表面２４３とワイヤボンド１４０との間の接触を防ぐのに十分なだけ大きくとることができる。さらに、コントローラ１０６のための電気的接続が、後続のワイヤ・ボンディング工程の妨げにならないことを保証するために、ボンドパッド１２０をメモリ・パッケージ１０８ａの真下に配置することができる。
上から見たときにメモリ・パッケージ１０８同士がお互いに対して中心揃えになっているように、縦方向に積み重ねてメモリ・パッケージ１０８を配置することができる。そのような整列された配置は、メモリ・デバイス１００に比較的小さなフットプリントを与えることができる。他の実施形態では、ボンドパッド１３２にアクセスするための、広げられた隙間を提供するために、縦方向に積み重ねられたメモリ・パッケージ１０８を、お互いに対して横方向にずらすことができる。例えば、ワイヤ・ボンディング工程または他の後続の工程に基づいて、横方向のずれの方向および距離を選択することができる。所望の全体的な大きさをパッケージに与えるように、他の配置や構成でメモリ・パッケージ１０８を積み重ねることもできる。
図３Ｅは、メモリ・パッケージ１０８の積層とワイヤボンド１４２（ワイヤボンドのうち一つのグループを識別してある）とを、封止剤１１６が少なくとも部分的には封止した後の、メモリ・デバイス１００を示す。封止剤１１６は、例えば、力学的支持、周囲からの（例えば湿気からの）遮蔽、および／または（例えばワイヤボンド同士の間の）電気的絶縁を提供する、例えば、熱硬化性材料、樹脂（例えばエポキシ樹脂）、または他の適切な材料を、含むことができる。ある実施形態では、メモリ・パッケージ１０８とワイヤボンド１４２とを、封止剤１１６で完全に封止することができる。メモリ・パッケージ１０８を封止した後、処理は、ボール・ボンドを形成すること、単一化すること、ダイシングを行うこと、または他の所望の工程といった、後続の製造段階を続行することができる。
図３Ａ〜図３Ｅの製造工程では、組み立て前に個々の部品を検査することが可能なので、製品歩留まりを向上させることができる。各メモリ・パッケージ１０８が品質保証済み良品ダイ（ＫＧＤ）を有していることを保証するために、メモリ・パッケージ１０８を個別に検査することができる。例えば、半導体ダイ２００（図２）の各々を検査するために、各メモリ・パッケージ１０８を検査することができる。好都合なことに、メモリ・パッケージ１０８の基板２０２（図２）は、標準的な検査機器で検査を行うのに適した、比較的大きな接続を有することが可能である。ＫＧＤを有するメモリ・パッケージ１０８を、パッケージへの組み立てのために選択することができ、その一方で、既知の不良ダイがあるメモリ・パッケージ１０８を、廃棄することができる。したがって、基板１０４とコントローラ１０６は、良品のメモリ・パッケージ１０８だけと組み立てられ、高い製品歩留まりをもたらす。さらに、基板１０４は、基板１０４、コントローラ１０６、メモリ・パッケージ１０８、および／または他の内部部品を組み立て後に検査するための、標準的なボール・グリッド・アレイまたは他の適切なフィーチャ（例えば検査パッド）を有することができる。欠陥のあるメモリ・デバイス１００を突き止めて廃棄することが可能である。

Claims (26)

  1. パッケージ基板と、
    半導体ダイを有する、積み重ねられた複数のメモリ・パッケージと、
    前記パッケージ基板に取り付けられ、前記積み重ねられた複数のメモリ・パッケージと前記パッケージ基板との間に配置されたコントローラであって、前記メモリ・パッケージの各々を管理するように構成されたコントローラと、
    前記パッケージ基板により担持されており、前記メモリ・パッケージの積層を封止している、封止剤と
    を含むメモリ・デバイス。
  2. 前記コントローラが、前記メモリ・パッケージの各々へのデータ転送および前記メモリ・パッケージの各々からのデータ転送を管理するように構成されていることを特徴とする、請求項１のメモリ・デバイス。
  3. 前記パッケージ基板が複数の第１ボンドパッドと複数の第２ボンドパッドとを含み、前記メモリ・デバイスが、
    前記複数の第１ボンドパッドを前記メモリ・パッケージに結合する複数の第１ワイヤボンドと、
    前記複数の第２ボンドパッドを前記コントローラに結合する複数の第２ワイヤボンドと
    をさらに含むことを特徴とする、請求項１または２のいずれか１項のメモリ・デバイス。
  4. 前記メモリ・パッケージの各々が、基板と、複数のメモリ半導体ダイと、前記メモリ半導体ダイを少なくとも部分的に封止するパッケージ筐体とを含むことを特徴とする、請求項１から３のいずれか１項のメモリ・デバイス。
  5. 前記メモリ・パッケージの各々が、前記パッケージ基板に電気的に接続されたマルチチップ・パッケージであることを特徴とする、請求項１から４のいずれか１項のメモリ・デバイス。
  6. ダイ接着用接着剤によって、前記メモリ・パッケージの各々が、前記メモリ・パッケージのうちで隣接するものに取り付けられていることを特徴とする、請求項１から５のいずれか１項のメモリ・デバイス。
  7. 前記積み重ねられた複数のメモリ・パッケージが第１メモリ・パッケージと第２メモリ・パッケージとを含み、前記第１メモリ・パッケージが前記パッケージ基板に取り付けられており、前記第２メモリ・パッケージがダイ接着用接着剤によって前記第１メモリ・パッケージに取り付けられていることを特徴とする、請求項１から６のいずれか１項のメモリ・デバイス。
  8. 前記メモリ・パッケージが、フラッシュメモリを含み、かつ、ＮＡＮＤメモリおよび／またはＮＯＲメモリを含むことを特徴とする、請求項１から７のいずれか１項のメモリ・デバイス。
  9. 前記メモリ・パッケージの各々が、組み込みコントローラのないＮＡＮＤパッケージであることを特徴とする、請求項１から８のいずれか１項のメモリ・デバイス。
  10. 前記コントローラが、前記積層において前記メモリ・パッケージのうちで一番下のものと、前記パッケージ基板との間に配置されていることを特徴とする、請求項１から９のいずれか１項のメモリ・デバイス。
  11. 前記メモリ・パッケージの積層と前記パッケージ基板との間にさらにスペーサを含み、前記スペーサが横方向において前記コントローラからは離れていることを特徴とする、請求項１から１０のいずれか１項のメモリ・デバイス。
  12. データを読み出し、データを消去し、かつ／またはデータを書き込むよう、前記メモリ・パッケージに対して命令するように、前記コントローラが構成されていることを特徴とする、請求項１から１１のいずれか１項のメモリ・デバイス。
  13. 前記メモリ・パッケージの各々の外側に前記コントローラが配置されていることを特徴とする、請求項１から１２のいずれか１項のメモリ・デバイス。
  14. ホストに結合されるように構成されたマルチメディア・デバイスであって、
    インタポーザと、
    前記インタポーザに電気的に結合されたマルチチップ・メモリ・パッケージの積層と、
    前記インタポーザに取り付けられており、前記マルチチップ・メモリ・パッケージの積層と前記インタポーザとの間に配置されたマルチメディア・コントローラ・ダイであって、前記ホストと前記マルチチップ・メモリ・パッケージの各々との間のデータ転送を管理するように構成されたマルチメディア・コントローラ・ダイと、
    前記マルチチップ・メモリ・パッケージの積層を封止している封止剤と、
    を含むマルチメディア・デバイス。
  15. 前記マルチメディア・コントローラ・ダイが前記メモリ・パッケージの各々に結合されていることを特徴とする、請求項１４のマルチメディア・デバイス。
  16. 前記マルチメディア・コントローラ・ダイが、誤り訂正、ブロック管理、ウェア・レベリング、および／または物理から論理へのマッピングを提供するように構成されていることを特徴とする、請求項１４または１５のいずれか１項のマルチメディア・デバイス。
  17. 前記マルチメディア・コントローラ・ダイが、前記マルチチップ・メモリ・パッケージの各々と結合されたメモリ・インタフェイスを含むことを特徴とする、請求項１４から１６のいずれか１項のマルチメディア・デバイス。
  18. 各マルチチップ・メモリ・パッケージがＮＡＮＤパッケージであることを特徴とする、請求項１４から１７のいずれか１項のマルチメディア・デバイス。
  19. メモリ・パッケージを製造する方法であって、
    コントローラをパッケージ基板に取り付けることと、
    第１メモリ・パッケージを、前記第１メモリ・パッケージと前記パッケージ基板との間に前記コントローラが配置されるように、前記パッケージ基板に取り付けることと、
    第２メモリ・パッケージを前記第１メモリ・パッケージに取り付けることと、
    前記第１および第２メモリ・パッケージを封止することと、
    を含む方法。
  20. 前記コントローラを前記パッケージ基板にワイヤ・ボンディングすることと、
    前記第１および第２メモリ・パッケージを前記パッケージ基板にワイヤ・ボンディングすることと、
    をさらに含む、請求項１９の方法。
  21. 封止剤が前記コントローラを少なくとも部分的には封止するように、前記パッケージ基板と前記第１メモリ・パッケージとの間の空洞に、前記封止剤を流し込むことをさらに含む、請求項１９または２０のいずれか１項の方法。
  22. 前記第１メモリ・パッケージを前記パッケージ基板に取り付けることが、前記第１メモリ・パッケージと前記パッケージ基板のちょうど間に前記コントローラの大部分が配置されるように前記第１メモリ・パッケージを前記パッケージ基板に取り付けることを含むことを特徴とする、請求項１９から２１のいずれか１項の方法。
  23. 前記第１メモリ・パッケージを前記パッケージ基板に取り付けることが、前記コントローラを前記パッケージ基板に結合するワイヤボンドが前記第１メモリ・パッケージと前記パッケージ基板とのちょうど間になるように、前記第１メモリ・パッケージを前記パッケージ基板の上に載せることを含むことを特徴とする、請求項１９から２１のいずれか１項の方法。
  24. 前記コントローラがマルチメディア・コントローラであり、前記第１および第２メモリ・パッケージがＮＡＮＤパッケージおよび／またはＮＯＲパッケージであることを特徴とする、請求項１９から２３のいずれか１項の方法。
  25. 前記第１および第２メモリ・パッケージを前記パッケージ基板に取り付ける前に、前記第１および第２パッケージを検査して品質保証済み良品パッケージを突き止めることをさらに含む、請求項１９から２４のいずれか１項の方法。
  26. さらなるメモリ・パッケージを、前記第１および第２メモリ・パッケージならびに前記さらなるパッケージを封止する前に、前記第２メモリ・パッケージの上に積み重ねることをさらに含む、請求項１９から２５のいずれか１項の方法。
JP2017526646A 2014-11-21 2015-11-19 メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法 Active JP6865498B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021000908A JP7408588B2 (ja) 2014-11-21 2021-01-06 メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/550,243 2014-11-21
US14/550,243 US9627367B2 (en) 2014-11-21 2014-11-21 Memory devices with controllers under memory packages and associated systems and methods
PCT/US2015/061592 WO2016081730A1 (en) 2014-11-21 2015-11-19 Memory devices with controllers under memory packages and associated systems and methods

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021000908A Division JP7408588B2 (ja) 2014-11-21 2021-01-06 メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法

Publications (2)

Publication Number Publication Date
JP2018503929A true JP2018503929A (ja) 2018-02-08
JP6865498B2 JP6865498B2 (ja) 2021-04-28

Family

ID=56010975

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017526646A Active JP6865498B2 (ja) 2014-11-21 2015-11-19 メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法
JP2021000908A Active JP7408588B2 (ja) 2014-11-21 2021-01-06 メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021000908A Active JP7408588B2 (ja) 2014-11-21 2021-01-06 メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法

Country Status (7)

Country Link
US (4) US9627367B2 (ja)
EP (1) EP3221888B1 (ja)
JP (2) JP6865498B2 (ja)
KR (1) KR101969249B1 (ja)
CN (1) CN107004663A (ja)
TW (3) TWI649846B (ja)
WO (1) WO2016081730A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627367B2 (en) 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
KR102359370B1 (ko) * 2015-10-05 2022-02-09 에스케이하이닉스 주식회사 반도체장치
WO2018119839A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Ground heat sink for dual inline memory module cooling
US20190067034A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. Hybrid additive structure stackable memory die using wire bond
US20190067248A1 (en) 2017-08-24 2019-02-28 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
JP2019153619A (ja) * 2018-02-28 2019-09-12 東芝メモリ株式会社 半導体装置
JP2019165046A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置およびその製造方法
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
KR20190121560A (ko) 2018-04-18 2019-10-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR102540050B1 (ko) 2018-07-05 2023-06-05 삼성전자주식회사 반도체 패키지
JP7042713B2 (ja) * 2018-07-12 2022-03-28 キオクシア株式会社 半導体装置
US11157213B2 (en) * 2018-10-12 2021-10-26 Micron Technology, Inc. Parallel memory access and computation in memory devices
US20200117449A1 (en) * 2018-10-12 2020-04-16 Micron Technology, Inc. Accelerated Access to Computations Results Generated from Data Stored in Memory Devices
US10461076B1 (en) 2018-10-24 2019-10-29 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation
CN109887850B (zh) * 2019-02-18 2021-10-01 长江存储科技有限责任公司 一种3d封装多点焊接的方法及装置、设备及存储介质
US11005501B2 (en) * 2019-02-19 2021-05-11 Micron Technology, Inc. Error correction on a memory device
US11424212B2 (en) 2019-07-17 2022-08-23 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US11424169B2 (en) * 2019-08-08 2022-08-23 Micron Technology, Inc. Memory device including circuitry under bond pads
US11081468B2 (en) * 2019-08-28 2021-08-03 Micron Technology, Inc. Stacked die package including a first die coupled to a substrate through direct chip attachment and a second die coupled to the substrate through wire bonding and related methods, devices and apparatuses
JP7293056B2 (ja) * 2019-09-12 2023-06-19 キオクシア株式会社 半導体装置およびその製造方法
CN110970414A (zh) * 2019-12-06 2020-04-07 华天科技（西安）有限公司 一种多芯片封装结构及制造方法
KR20220055112A (ko) 2020-10-26 2022-05-03 삼성전자주식회사 반도체 칩들을 갖는 반도체 패키지
US20230015323A1 (en) * 2021-07-19 2023-01-19 Texas Instruments Incorporated Semiconductor package with topside cooling

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004034433A2 (en) * 2002-10-08 2004-04-22 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
US20070194462A1 (en) * 2006-02-21 2007-08-23 Young Cheol Kim Integrated circuit package system with bonding lands
US20070241442A1 (en) * 2006-04-18 2007-10-18 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
JP2007311395A (ja) * 2006-05-16 2007-11-29 Toppan Printing Co Ltd 半導体装置及び半導体装置の製造方法
US20100314740A1 (en) * 2009-06-15 2010-12-16 Samsung Electronics Co., Ltd. Semiconductor package, stack module, card, and electronic system
US20120007227A1 (en) * 2010-07-12 2012-01-12 Samsung Electronics Co., Ltd High density chip stacked package, package-on-package and method of fabricating the same
JP2012129464A (ja) * 2010-12-17 2012-07-05 Toshiba Corp 半導体装置およびその製造方法
US20120286411A1 (en) * 2011-05-12 2012-11-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof, and semiconductor module using the same
US20120317332A1 (en) * 2011-06-10 2012-12-13 Samsung Electronics Co., Ltd. Solid state drive packages and related methods and systems
US20130049221A1 (en) * 2011-08-31 2013-02-28 Samsung Electronics Co., Ltd. Semiconductor package having plural semiconductor chips and method of forming the same
JP2013131557A (ja) * 2011-12-20 2013-07-04 Toshiba Corp 半導体装置およびその製造方法
JP2013201218A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体装置とそれを用いた半導体モジュール
US20140097513A1 (en) * 2012-10-08 2014-04-10 Jong-Joo Lee Package-on-Package Type Package Including Integrated Circuit Devices and Associated Passive Components on Different Levels
JP2014179484A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体記憶装置

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266753B1 (en) * 1997-07-10 2001-07-24 Cirrus Logic, Inc. Memory manager for multi-media apparatus and method therefor
TW495943B (en) * 2001-04-18 2002-07-21 Siliconware Precision Industries Co Ltd Semiconductor package article with heat sink structure and its manufacture method
US20030127719A1 (en) 2002-01-07 2003-07-10 Picta Technology, Inc. Structure and process for packaging multi-chip
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
WO2005059967A2 (en) * 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP2005209882A (ja) * 2004-01-22 2005-08-04 Renesas Technology Corp 半導体パッケージ及び半導体装置
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US20070090517A1 (en) 2005-10-05 2007-04-26 Moon Sung-Won Stacked die package with thermally conductive block embedded in substrate
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
TW200828561A (en) 2006-12-20 2008-07-01 Powertech Technology Inc Stacked-chip package structure
JP2008166527A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US8609463B2 (en) * 2007-03-16 2013-12-17 Stats Chippac Ltd. Integrated circuit package system employing multi-package module techniques
US8198716B2 (en) 2007-03-26 2012-06-12 Intel Corporation Die backside wire bond technology for single or stacked die package
JP2008299997A (ja) 2007-06-01 2008-12-11 Toshiba Corp 半導体記憶装置
US20110024890A1 (en) * 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
JP2009081325A (ja) * 2007-09-27 2009-04-16 Sanyo Electric Co Ltd 回路装置
TWI402952B (zh) * 2007-09-27 2013-07-21 Sanyo Electric Co 電路裝置及其製造方法
TW200915970A (en) * 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US8399973B2 (en) 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US7867819B2 (en) * 2007-12-27 2011-01-11 Sandisk Corporation Semiconductor package including flip chip controller at bottom of die stack
JP2009206429A (ja) * 2008-02-29 2009-09-10 Toshiba Corp 記憶媒体
WO2009123621A1 (en) 2008-04-01 2009-10-08 Hewlett-Packard Development Company, L.P. Cooling provisioning management in a three-dimensional package
JP2010010407A (ja) * 2008-06-27 2010-01-14 Toshiba Corp 半導体記憶装置
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
US8004093B2 (en) * 2008-08-01 2011-08-23 Stats Chippac Ltd. Integrated circuit package stacking system
JP2010238898A (ja) 2009-03-31 2010-10-21 Toshiba Corp 半導体装置
US7944029B2 (en) * 2009-09-16 2011-05-17 Sandisk Corporation Non-volatile memory with reduced mobile ion diffusion
JP5593053B2 (ja) * 2009-10-09 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
KR101665556B1 (ko) * 2009-11-19 2016-10-13 삼성전자 주식회사 멀티 피치 볼 랜드를 갖는 반도체 패키지
TWI502723B (zh) * 2010-06-18 2015-10-01 Chipmos Technologies Inc 多晶粒堆疊封裝結構
US8531021B2 (en) * 2011-01-27 2013-09-10 Unimicron Technology Corporation Package stack device and fabrication method thereof
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP2012255704A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置
JP2013021216A (ja) 2011-07-13 2013-01-31 Toshiba Corp 積層型半導体パッケージ
KR101774938B1 (ko) 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법
WO2013071399A1 (en) * 2011-11-14 2013-05-23 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8780600B2 (en) * 2011-12-07 2014-07-15 Apple Inc. Systems and methods for stacked semiconductor memory devices
JP6122290B2 (ja) * 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
KR101798571B1 (ko) 2012-02-16 2017-11-16 삼성전자주식회사 반도체 패키지
KR101906269B1 (ko) * 2012-04-17 2018-10-10 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US9773766B2 (en) * 2013-01-09 2017-09-26 Sandisk Information Technology (Shanghai) Co., Ltd. Semiconductor device including independent film layer for embedding and/or spacing semiconductor die
CN108807348A (zh) * 2013-01-28 2018-11-13 晟碟信息科技（上海）有限公司 包括嵌入式控制器裸芯的半导体器件和其制造方法
US20140246781A1 (en) * 2013-03-04 2014-09-04 Kabushiki Kaisha Toshiba Semiconductor device, method of forming a packaged chip device and chip package
US9087846B2 (en) * 2013-03-13 2015-07-21 Apple Inc. Systems and methods for high-speed, low-profile memory packages and pinout designs
KR101999114B1 (ko) * 2013-06-03 2019-07-11 에스케이하이닉스 주식회사 반도체 패키지
US9373527B2 (en) * 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
JP6067541B2 (ja) * 2013-11-08 2017-01-25 株式会社東芝 メモリシステムおよびメモリシステムのアセンブリ方法
US9600413B2 (en) * 2013-12-24 2017-03-21 Intel Corporation Common platform for one-level memory architecture and two-level memory architecture
CN104752491A (zh) * 2013-12-30 2015-07-01 晟碟半导体（上海）有限公司 用于半导体装置的间隔体层和半导体装置
CN104752380B (zh) * 2013-12-31 2018-10-09 晟碟信息科技（上海）有限公司 半导体装置
KR102317263B1 (ko) * 2014-03-11 2021-10-25 삼성전자주식회사 반도체 패키지 및 이를 포함하는 데이터 저장 장치
US9362161B2 (en) * 2014-03-20 2016-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming 3D dual side die embedded build-up semiconductor package
US9384128B2 (en) * 2014-04-18 2016-07-05 SanDisk Technologies, Inc. Multi-level redundancy code for non-volatile memory controller
US9418974B2 (en) * 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US9406660B2 (en) * 2014-04-29 2016-08-02 Micron Technology, Inc. Stacked semiconductor die assemblies with die support members and associated systems and methods
KR102284652B1 (ko) * 2014-08-28 2021-08-02 삼성전자 주식회사 반도체 패키지
KR102210332B1 (ko) * 2014-09-05 2021-02-01 삼성전자주식회사 반도체 패키지
US9627367B2 (en) * 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
JP2016178196A (ja) * 2015-03-19 2016-10-06 株式会社東芝 半導体装置及びその製造方法
US10177128B2 (en) * 2015-04-01 2019-01-08 Sandisk Technologies Llc Semiconductor device including support pillars on solder mask
KR102324628B1 (ko) * 2015-07-24 2021-11-10 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템
US9947642B2 (en) * 2015-10-02 2018-04-17 Qualcomm Incorporated Package-on-Package (PoP) device comprising a gap controller between integrated circuit (IC) packages
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US10872832B2 (en) * 2015-12-16 2020-12-22 Intel Corporation Pre-molded active IC of passive components to miniaturize system in package
US9978722B2 (en) * 2016-09-29 2018-05-22 Intel Corporation Integrated circuit package assembly with wire end above a topmost component
US10727208B2 (en) * 2016-09-29 2020-07-28 Intel Corporation Prepackaged stair-stacked memory module in a chip scale system in package, and methods of making same
US10797039B2 (en) * 2016-12-07 2020-10-06 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
TWI613772B (zh) * 2017-01-25 2018-02-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造
US10147705B2 (en) * 2017-02-21 2018-12-04 Micron Technology, Inc. Stacked semiconductor die assemblies with die substrate extensions
US10485125B2 (en) * 2017-12-22 2019-11-19 Western Digital Technologies, Inc. Integrated USB connector and memory device
US10825696B2 (en) * 2018-07-02 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Cross-wafer RDLs in constructed wafers
US11004803B2 (en) * 2018-07-02 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy dies for reducing warpage in packages
JP7042713B2 (ja) * 2018-07-12 2022-03-28 キオクシア株式会社 半導体装置
JP2020053655A (ja) * 2018-09-28 2020-04-02 キオクシア株式会社 半導体装置及び半導体装置の製造方法
US20200211760A1 (en) * 2018-12-28 2020-07-02 Texas Instruments Incorporated Molded inductor with magnetic core having mold flow enhancing channels
US11948917B2 (en) * 2019-04-23 2024-04-02 Intel Corporation Die over mold stacked semiconductor package
US11282791B2 (en) * 2019-06-27 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a heat dissipation structure connected chip package
CN112151528A (zh) * 2019-06-28 2020-12-29 西部数据技术公司 包括相对表面上的接触指的半导体装置
US11282766B2 (en) * 2019-09-27 2022-03-22 Taiwan Semiconductor Manufacturing Company Package structure
US11587918B2 (en) * 2019-12-17 2023-02-21 Micron Technology, Inc. Semiconductor devices, semiconductor device packages, electronic systems including same, and related methods
JP2021125643A (ja) * 2020-02-07 2021-08-30 キオクシア株式会社 半導体装置およびその製造方法

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004034433A2 (en) * 2002-10-08 2004-04-22 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
JP2006502596A (ja) * 2002-10-08 2006-01-19 チップパック，インク． 裏返しにされた第二のパッケージを有する積み重ねられた半導体マルチパッケージモジュール
US20070194462A1 (en) * 2006-02-21 2007-08-23 Young Cheol Kim Integrated circuit package system with bonding lands
US20070241442A1 (en) * 2006-04-18 2007-10-18 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
JP2007311395A (ja) * 2006-05-16 2007-11-29 Toppan Printing Co Ltd 半導体装置及び半導体装置の製造方法
US20100314740A1 (en) * 2009-06-15 2010-12-16 Samsung Electronics Co., Ltd. Semiconductor package, stack module, card, and electronic system
US20120007227A1 (en) * 2010-07-12 2012-01-12 Samsung Electronics Co., Ltd High density chip stacked package, package-on-package and method of fabricating the same
JP2012129464A (ja) * 2010-12-17 2012-07-05 Toshiba Corp 半導体装置およびその製造方法
US20120286411A1 (en) * 2011-05-12 2012-11-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof, and semiconductor module using the same
JP2012238725A (ja) * 2011-05-12 2012-12-06 Toshiba Corp 半導体装置とその製造方法、およびそれを用いた半導体モジュール
US20120317332A1 (en) * 2011-06-10 2012-12-13 Samsung Electronics Co., Ltd. Solid state drive packages and related methods and systems
US20130049221A1 (en) * 2011-08-31 2013-02-28 Samsung Electronics Co., Ltd. Semiconductor package having plural semiconductor chips and method of forming the same
JP2013131557A (ja) * 2011-12-20 2013-07-04 Toshiba Corp 半導体装置およびその製造方法
JP2013201218A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体装置とそれを用いた半導体モジュール
US20140097513A1 (en) * 2012-10-08 2014-04-10 Jong-Joo Lee Package-on-Package Type Package Including Integrated Circuit Devices and Associated Passive Components on Different Levels
JP2014179484A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
US20170170149A1 (en) 2017-06-15
US20180350776A1 (en) 2018-12-06
KR101969249B1 (ko) 2019-04-15
TW201633478A (zh) 2016-09-16
US10128217B2 (en) 2018-11-13
JP6865498B2 (ja) 2021-04-28
EP3221888B1 (en) 2023-06-28
WO2016081730A1 (en) 2016-05-26
TW201717339A (zh) 2017-05-16
EP3221888A1 (en) 2017-09-27
US20200321318A1 (en) 2020-10-08
TWI649846B (zh) 2019-02-01
KR20170085065A (ko) 2017-07-21
TW201838116A (zh) 2018-10-16
US10727206B2 (en) 2020-07-28
JP7408588B2 (ja) 2024-01-05
US9627367B2 (en) 2017-04-18
JP2021073695A (ja) 2021-05-13
CN107004663A (zh) 2017-08-01
TWI664703B (zh) 2019-07-01
TWI578467B (zh) 2017-04-11
EP3221888A4 (en) 2018-07-11
US20160148918A1 (en) 2016-05-26
US11658154B2 (en) 2023-05-23

Similar Documents

Publication Publication Date Title
JP7408588B2 (ja) メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法
US9853016B2 (en) Systems and methods for high-speed, low-profile memory packages and pinout designs
US11355485B2 (en) Semiconductor die and semiconductor package
TW201601165A (zh) 具有劃分邏輯的堆疊式半導體晶粒總成以及相關的系統及方法
US20140347943A1 (en) Semiconductor package including stacked chips and method of fabricating the same
KR20100034564A (ko) 반도체 패키지 및 그 제조방법
KR20140109134A (ko) 멀티-채널을 갖는 반도체 패키지 및 관련된 전자 장치
KR20180093110A (ko) 이중의 다이 본드 패드 및 연관된 장치 패키지를 갖는 반도체 장치 및 제조 방법
US9209161B2 (en) Stacked package and method for manufacturing the same
KR102041502B1 (ko) 관통 전극 및 접착 층을 갖는 반도체 패키지
US10028380B2 (en) Semiconductor package with dual second level electrical interconnections
TW201735318A (zh) 用於系統級封裝(sip)裝置的類似覆晶之整合式被動預封裝體
US20240072024A1 (en) Modular systems in packages, and associated devices, systems, and methods

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170802

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190318

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191225

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20191225

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200109

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200114

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20200403

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20200407

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20200703

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200804

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20201006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201218

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20210202

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20210309

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20210309

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210401

R150 Certificate of patent or registration of utility model

Ref document number: 6865498

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250