JP2010238898A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2010238898A JP2010238898A JP2009084979A JP2009084979A JP2010238898A JP 2010238898 A JP2010238898 A JP 2010238898A JP 2009084979 A JP2009084979 A JP 2009084979A JP 2009084979 A JP2009084979 A JP 2009084979A JP 2010238898 A JP2010238898 A JP 2010238898A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- mems
- electrode
- semiconductor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 224
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000010410 layer Substances 0.000 claims abstract description 69
- 230000007246 mechanism Effects 0.000 claims abstract description 51
- 229920005989 resin Polymers 0.000 claims abstract description 30
- 239000011347 resin Substances 0.000 claims abstract description 30
- 239000011241 protective layer Substances 0.000 claims abstract description 23
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 3
- 239000011147 inorganic material Substances 0.000 claims abstract description 3
- 239000000945 filler Substances 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 22
- 238000004806 packaging method and process Methods 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- 238000004519 manufacturing process Methods 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 230000001133 acceleration Effects 0.000 description 14
- 230000008569 process Effects 0.000 description 13
- 239000003822 epoxy resin Substances 0.000 description 12
- 229920000647 polyepoxide Polymers 0.000 description 12
- 239000004840 adhesive resin Substances 0.000 description 10
- 229920006223 adhesive resin Polymers 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 239000011521 glass Substances 0.000 description 9
- 239000012790 adhesive layer Substances 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 239000002313 adhesive film Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000002245 particle Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000009477 glass transition Effects 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 4
- 238000009499 grossing Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000004070 electrodeposition Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910017083 AlN Inorganic materials 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000003522 acrylic cement Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Micromachines (AREA)
Abstract
【課題】 モジュール面積の増大及びモジュール性能の低下を抑制する共に,異なるサイズを有するMEMSデバイスと半導体デバイスにおいてパッケージングに擬似SOC技術を用いることにより可能とした半導体装置を提供することを目的とする。
【解決手段】 半導体装置はMEMSデバイスと、半導体デバイスと、接続電極と、再配線部とを備えた半導体装置であって、前記MEMSデバイスが基板と、前記基板上に配置された可動機構と、前記可動機構上に配置され、かつ、保護層と貫通電極を少なくとも備えた保護部と、前記可動機構と前記保護層の貫通電極とを接続する接続配線部と、前記基板側面に形成された無機材料を含有する樹脂層とを備え、前記再配線部が前記保護層と前記半導体デバイスの間に少なくとも1層以上配置され、前記再配線部が配線層を少なくとも備え、前記MEMSデバイスと前記半導体デバイスが少なくとも前記接続電極を介して接続されたことを特徴とする
【選択図】 図1
【解決手段】 半導体装置はMEMSデバイスと、半導体デバイスと、接続電極と、再配線部とを備えた半導体装置であって、前記MEMSデバイスが基板と、前記基板上に配置された可動機構と、前記可動機構上に配置され、かつ、保護層と貫通電極を少なくとも備えた保護部と、前記可動機構と前記保護層の貫通電極とを接続する接続配線部と、前記基板側面に形成された無機材料を含有する樹脂層とを備え、前記再配線部が前記保護層と前記半導体デバイスの間に少なくとも1層以上配置され、前記再配線部が配線層を少なくとも備え、前記MEMSデバイスと前記半導体デバイスが少なくとも前記接続電極を介して接続されたことを特徴とする
【選択図】 図1
Description
本発明は,センサ,又は可動機構とそれを駆動する半導体回路とが混在したマイクロエレクトロメカニカルシステム(以下,MEMSと記す)を基板上に搭載した半導体装置に関するもので、特に、擬似SOC技術を用いて、MEMS素子を他の素子と集積化した半導体装置、及びその製造方法に関する。
半導体製造技術を利用して製作される半導体装置においては,高機能化及び高性能化の実現が容易である。現在,様々なMEMS技術を応用したセンサや可動機構が製品化され機能システムを提供している。ここで,機械的に動作するMEMSと,これを制御する半導体デバイスとを接続し,モジュール化する必要がある。これまで,モジュール化する方法として,MEMSと半導体デバイスとはそれぞれ個別にパッケージングされ,最終的に電気的接続をとる方式がとられてきた。しかしながら,近年,システム製品の小型化が進み,MEMSと半導体デバイスとを包括したモジュールの小型化が要求されている。
特許文献1の半導体装置では,回路基板上に,MEMSセンサの形成されたMEMSデバイスと,MEMSセンサからの出力信号に基づき音響信号を検出する半導体デバイスを横方向に配置し,ボンディングワイヤにて接続している。また,これらを包括したシステムを金属キャップにて封止し,モジュールを形成している。
また,特許文献2の半導体装置では,基板上に形成されたセンサ又は可動機構を保護部材にて保護し,更に絶縁樹脂にてパッケージし,絶縁樹脂上に形成された電極とセンサ又は可動機構との電気的な接続を行い,所望の半導体デバイスとの信号送受信ができるようにしている。
また,特許文献2の半導体装置では,基板上に形成されたセンサ又は可動機構を保護部材にて保護し,更に絶縁樹脂にてパッケージし,絶縁樹脂上に形成された電極とセンサ又は可動機構との電気的な接続を行い,所望の半導体デバイスとの信号送受信ができるようにしている。
前述の特許文献1,2で示したものは,センサ又は可動機構を有するMEMSデバイスは,中空構造を有していることから,通常の半導体デバイスとは異なり,外乱からセンサ又は可動機構を保護するため,上部を覆う形でパッケージを行う必要がある。しかし,特許文献1,2で示したものは,MEMSデバイスと半導体デバイスを水平方向に配置しているため,実装サイズが増大し,結果としてモジュールサイズの増大を招く。また,MEMSデバイスと半導体デバイスの信号送受信において,ボンディングワイヤや基板配線が用いられるが,この場合,配線長が長くなり,モジュール性能の低下をもたらす。
更に,MEMSデバイスはパッケージングした場合や基板に実装した場合,センサ又は可動構造に印加される歪みが発生する。この歪みの影響によりセンサ又は可動構造の動作特性が変化することが知られている。このため,MEMSデバイス上に半導体デバイスを直接重ね合わせ,電気的に接続した場合,歪みの影響は非常に顕著となる。
本発明は,上述した事情を考慮してなされたものであって,モジュール面積の増大及びモジュール性能の低下を抑制する共に,MEMSデバイスと半導体デバイスの大きさを略一致させなくとも、MEMSデバイス上に配置したパッケージングに擬似SOC技術を用いることにより可能とした半導体装置を提供することを目的とする。
本発明の半導体装置はMEMSデバイスと、半導体デバイスと、接続電極と、再配線部とを備えた半導体装置であって、前記MEMSデバイスが基板と、前記基板上に配置された可動機構と、前記可動機構上に配置され、かつ、保護層と貫通電極を少なくとも備えた保護部と、前記可動機構と前記保護層の貫通電極とを接続する接続配線部と、前記基板側面に形成された無機材料を含有する樹脂層とを備え、前記再配線部が前記保護層と前記半導体デバイスの間に少なくとも1層以上配置され、前記再配線部が配線層を少なくとも備え、前記MEMSデバイスと前記半導体デバイスが少なくとも前記接続電極を介して接続されたことを特徴とする。
また、再配線部が膜、膜を貫通する貫通ビア、貫通ビアと電気的に接続された配線層とを備えていることが好ましい。
前記再配線部がMEMSデバイス及び半導体デバイスの両方に備えていることが好ましい。
前記半導体デバイスと前記保護層の間に充填物が配置されていることが好ましい。
保護層、MEMSデバイスと半導体デバイスからなる群から選ばれた1以上の層又はデバイスにMEMSデバイスと半導体デバイスの少なくともどちらか一方が外部装置と接続をするためのパッドと配線の少なくともどちらか一方を備えていることが好ましい。
接続配線部が可動機構の歪みを解消可能な電極パッドを備えていることが好ましい。
本発明によれば、大きさの異なるデバイスであってもMEMSデバイスの可動機構上に半導体デバイスを配置することが可能となる。
本発明者らが、デバイスサイズを略一致させなくともMEMSデバイス上に半導体デバイスを配置すること、熱歪みを考慮して配線をすること(電極の位置)に関して種々の検討を行ったところ以下の事実を見出した。
まず、第1の実施形態の半導体装置を例として、図1を参照し、再配線部(膜、貫通ビア、配線層を備えた形態)及び保護部を備えた半導体装置の概略を説明する。半導体装置は半導体デバイス111(半導体チップ110)、MEMSデバイス130(MEMSチップ120)、再配線部170とを備える。半導体デバイス121はMEMSデバイス120と電気的な接続のためのパッド112を備える。MEMSデバイス130は可動機構132を備え、可動機構132は保護部140により保護されている。また、可動機構132は接続配線部(バンプ162、電極パッド134(可動電極上),135(保護層下))によって保護部140の貫通電極142と電気的に接続されている。保護部140の上部には再配線部170が備えられている。再配線部170は膜173(平滑化膜)、貫通ビア172、グローバル配線層171(配線層)を備える。そして、保護部140の貫通電極142、再配線部170の貫通ビア172、グローバル配線層171は電気的接続がなされている。そして、グローバル配線層171と半導体デバイス121のパッド112は接続電極113を介して電気的に接続されて、半導体デバイス111とMEMSデバイス120は電気的に接続されている。
なお、図23の半導体装置のように再配線部570は配線層571のみの構成としてもよい。
なお、図23の半導体装置のように再配線部570は配線層571のみの構成としてもよい。
次に、再配線部について説明する。
MEMSデバイスと半導体デバイスを縦に重ねて接続する際に、それぞれのデバイスサイズや、電極パッドの位置が異なっても、再配線部の再配線層の配線引き回しを変更するだけで両デバイスの接続が出来る。
MEMSデバイスと半導体デバイスを縦に重ねて接続する際に、それぞれのデバイスサイズや、電極パッドの位置が異なっても、再配線部の再配線層の配線引き回しを変更するだけで両デバイスの接続が出来る。
図20を例にとり、再配線層の配線の引き回しを説明する。第20図はMEMSデバイス520のサイズと半導体デバイス510のサイズが異なる場合,或いは,貫通電極542の位置と半導体デバイスのパッド512の位置が異なる場合において,保護層541(又は膜173等)上に形成された再配線層571によって接続が可能となる。
再配線部は配線層を基本構成とする。再配線部は例えば図1の半導体装置の概念図に示したように、膜、膜を貫通する貫通ビアを備えたものでもよい。再配線部は接続するデバイスの電極位置等を考慮して、再配線部の配線層や貫通電極の位置や引き回しを変更するだけで、電極位置が一致しない半導体デバイスとMEMSデバイスをも接続することが可能である。
なお、再配線部はMEMSデバイス、半導体デバイスのどちらか又は両方に備えてもよく、さらに、再配線部は単層ではなく複層としてもよい。また、膜を備えた再配線部は下記に説明する保護層と同様に、MEMSデバイスの可動機構を保護する機能があることも再配線部の利点の一つである。
また、デバイスの接続以外にも、外部装置との接続を可能にするワイヤボンディングの電極、擬似SOC技術における電極を再配線部に備えてもよい。
また、再配線部によってMEMSデバイスと半導体デバイスを接続することで、パッケージングのレイアウトに自由度が生じる。そこで、図14の半導体装置のように半導体デバイス411とは別の受動部品415を備えることも可能である。
また、再配線部によってMEMSデバイスと半導体デバイスを接続することで、パッケージングのレイアウトに自由度が生じる。そこで、図14の半導体装置のように半導体デバイス411とは別の受動部品415を備えることも可能である。
従って、MEMSデバイスの可動機構から出来るだけ遠位な箇所で、その接続ができるため、MEMSデバイスの可動機構にかかる力を軽減して、可動機構の歪みを軽減することも可能となる。
次に、MEMSデバイスの主面上に設ける保護部について説明する。
MEMSデバイスの主面上に、封止枠を用いずに半導体デバイスを配置すると、MEMSデバイスの中空構造などを有する可動構造が外乱の影響を受けてMEMSデバイスの電気特性に影響を及ぼす恐れがある。そこで、本発明の半導体装置ではMEMSデバイスのセンサや可動構造がある主面上に保護部を設けて、MEMSデバイスを外乱からの影響を軽減させることが出来る。
MEMSデバイスの主面上に、封止枠を用いずに半導体デバイスを配置すると、MEMSデバイスの中空構造などを有する可動構造が外乱の影響を受けてMEMSデバイスの電気特性に影響を及ぼす恐れがある。そこで、本発明の半導体装置ではMEMSデバイスのセンサや可動構造がある主面上に保護部を設けて、MEMSデバイスを外乱からの影響を軽減させることが出来る。
保護部は保護層、保護層を貫通する貫通ビアを基本構成とする。
保護層の材料は,半導体プロセスで一般的に使用される半導体封止材料、例えば、シリコン、ガラス等の基板材料、酸化ケイ素、窒化珪素、エポキシ、レジスト等の絶縁材料が好ましい。
貫通ビアは金属又は導電性ポリマーなどの導電性物質によってプラグされている。
保護層の材料は,半導体プロセスで一般的に使用される半導体封止材料、例えば、シリコン、ガラス等の基板材料、酸化ケイ素、窒化珪素、エポキシ、レジスト等の絶縁材料が好ましい。
貫通ビアは金属又は導電性ポリマーなどの導電性物質によってプラグされている。
次に充填物について説明する。
再配線部と半導体デバイスの間に保護層を同様の材料を充填して充填物(アンダーフィル樹脂層)を形成してもよい。このような充填物があると保護層のみの場合と比べ、さらに外乱からの影響を軽減し、また、MEMSデバイスと半導体デバイスの接続される部位の機械的強度が向上出来ることが利点である。
再配線部と半導体デバイスの間に保護層を同様の材料を充填して充填物(アンダーフィル樹脂層)を形成してもよい。このような充填物があると保護層のみの場合と比べ、さらに外乱からの影響を軽減し、また、MEMSデバイスと半導体デバイスの接続される部位の機械的強度が向上出来ることが利点である。
次に、MEMSデバイス側面に形成される樹脂層について説明する。
MEMSデバイスの側面に樹脂層を形成することにより、MEMSデバイス主面に加え側面からの外乱を保護し機械強度を向上させた。
MEMSデバイスの側面に樹脂層を形成することにより、MEMSデバイス主面に加え側面からの外乱を保護し機械強度を向上させた。
可動機構やセンサに歪みの影響が生じにくくするために、樹脂層の材料は、シリカ、AlN、炭素(黒鉛)のうち少なくともいずれかを含有したエポキシ樹脂が好ましい。
次に、MEMSデバイスの特に可動機構に生じる熱歪みの影響を軽減する配線方法について説明する。半導体装置の製造課程において特にパッケージの際熱により熱歪みが生じやすい。特にMEMSデバイスの可動機構においては、サブマイクロメートルオーダーの歪みが、可動機構の特性に大きな影響を及ぼす。従って、MEMSデバイスの可動機構の配線の引き回しに自由度がないと熱歪みによって歪んだままの状態を保持しやすくなる。そこで、熱歪みが生じにくい配線を採用することや、歪みを解消することが可能な配線を採用した。
そこで、MEMSデバイスの可動機構に熱歪みが生じにくくするために、可動機構の直上やその付近で、MEMSデバイスと半導体デバイスを接合しないこと、MEMSデバイスの電極をセンサや可動機構から遠ざけることなどが挙げられる。
この場合、接続配線部の保護部側の電極パッドを、可動機構と保護部の貫通ビアが遠ざかるように、配線を引き回すことが好ましい。特にMEMSチップのスペーサ上に貫通ビアがあるようにすることが好ましい。
この場合、接続配線部の保護部側の電極パッドを、可動機構と保護部の貫通ビアが遠ざかるように、配線を引き回すことが好ましい。特にMEMSチップのスペーサ上に貫通ビアがあるようにすることが好ましい。
例えば、図19は図21のMEMSデバイスを半導体デバイスとSnAgCu系半田材にて接合した場合の、MEMSデバイスの梁の変形量をシミュレーションした結果である。図19Aは従来例のMEMSデバイスの概念図で、図19Bは本発明のMEMSデバイスの概念図である。そして、従来例、本発明のデバイスの概念図の破線部における断面図をそれぞれ図19(C)、(D)に示す。
従来例の封止枠を使用し、更にMEMSデバイスと半導体デバイスのパッド位置が同じ、即ち、同一場所で接合した場合、MEMSデバイスの梁は半導体デバイス側に0.41μm変形するのに対し、本発明の場合、MEMSデバイスと半導体デバイスのパッド位置を異なる場所にし、更に熱歪みが生じにくい場所で接合を行うことが可能となる。本シミュレーションではMEMSデバイスと半導体デバイスのパッドの位置を200μm離すことにより、接合後の梁の変形は0.06μmと従来例と比較して一桁小さくすることができる。MEMSデバイスの多くは物理現象を静電容量や梁の共振周波数の変化で検出することが多い。接合による梁の変形は初期の静電容量の変化や梁の共振周波数の変化を招き、デバイス特性の劣化を引き起こす。例えば、図19のMEMSデバイスの梁の先端に500μmの電極を形成し、電極とMEMSデバイスの基板との間の初期の静電容量は、接合することにより、従来例の場合は30%減少するのに対し、本発明の場合は5%まで減少を低減することが可能となる。
上記のような方法により熱歪みを少なくすることで、MEMSデバイスの容量値の変化、共鳴周波数の変化が小さくなり、MEMSデバイスの特性の劣化を抑制することが出来る。
なお、本発明において、可動機構の替わりにセンサを用いてもよい。
なお、本発明において、可動機構の替わりにセンサを用いてもよい。
以下,本発明の実施の形態について図面を参照し,詳細に説明する。
なお,図面については,同一図面中の同一又は同様の要素や既出の図面中の同様の要素の符号及び詳細な説明は適宜省略する。
また、以下の実施例において用いる導電性、絶縁性材料は一例であり、半導体製造プロセスにおいて一般的に用いられる材料に置き換えてもよい。
なお,図面については,同一図面中の同一又は同様の要素や既出の図面中の同様の要素の符号及び詳細な説明は適宜省略する。
また、以下の実施例において用いる導電性、絶縁性材料は一例であり、半導体製造プロセスにおいて一般的に用いられる材料に置き換えてもよい。
(実施例1)
図1は,本発明の第1の実施形態に係る半導体装置の構成を例示する断面図である。
本実施形態の半導体装置100は,MEMSチップ130と保護部140と半導体チップ110とを備えている。MEMSチップ130は、シリコン基板131,及び基板131の主面側に形成された可動構造132,及び可動構造132と図示しない配線により電気的に接続された電極パッド134を備え,更に可動構造132は梁と錘により形成されている。また,保護部140はMEMSデバイス120の可動構造132を外乱から保護する保護層141,及び保護層141と可動構造132との接触を防ぐためのスペーサ層161と、保護層141内に形成された貫通電極142からなり、電極パッド134と保護部下に備えられた電極パッド135とは電気的に接続されている。シリコン基板131の側面は、エポキシ樹脂にシリカを主成分とするフィラーを高充填率で添加した高剛性樹脂層133で保護されている。
図1は,本発明の第1の実施形態に係る半導体装置の構成を例示する断面図である。
本実施形態の半導体装置100は,MEMSチップ130と保護部140と半導体チップ110とを備えている。MEMSチップ130は、シリコン基板131,及び基板131の主面側に形成された可動構造132,及び可動構造132と図示しない配線により電気的に接続された電極パッド134を備え,更に可動構造132は梁と錘により形成されている。また,保護部140はMEMSデバイス120の可動構造132を外乱から保護する保護層141,及び保護層141と可動構造132との接触を防ぐためのスペーサ層161と、保護層141内に形成された貫通電極142からなり、電極パッド134と保護部下に備えられた電極パッド135とは電気的に接続されている。シリコン基板131の側面は、エポキシ樹脂にシリカを主成分とするフィラーを高充填率で添加した高剛性樹脂層133で保護されている。
さらに、MEMSチップ130上には、平坦化膜173と貫通ビア172とグローバル配線層171からなる再配線部170が形成され、MEMSデバイス120は、保護部140下に形成された電極パッド135と貫通電極142を介して、再配線部170のグローバル配線層171と電気的に接続されている。また,半導体チップ110は、主面に形成された図示しない半導体デバイス111と電気的に接続された電極パッド112(半導体デバイス)が形成されている。MEMSチップ130は、半導体デバイス111の第2パッド112上に形成されたバンプ電極(接続電極)113を介して、半導体チップ110と電気的に接続され、半導体デバイス111による駆動と信号の取出しが可能となっている。
以上のような構造にすることにより,MEMSチップ110の可動構造132は保護部140と高剛性樹脂層133により外乱から保護することが可能となる。また,MEMSチップ130のシリコン基板131の主面上に半導体チップ110が配置されることから,モジュールを小型化することが可能となる。
図1では、MEMSデバイス120のシリコン基板131のサイズと半導体デバイス111のサイズが異なる場合,或いは,電極パッド134(MEMSデバイス)の位置と電極パッド112の位置が異なる場合においても,保護部140を介して再配線部170に形成されたグローバル配線層171により、第2パッド112との良好な接続を確保した例を示したものである。このように,MEMSデバイス120のサイズと半導体デバイス111のサイズが異なる場合,或いは,電極パッド134の位置と電極パッド112の位置が異なる場合においてもMEMSデバイス上に半導体デバイスを配置することが可能となる。なお,図1において,グローバル配線層171のパッドの数と第2のパッド112の数は同一としているが,異なっていても配置上問題はない。
また,保護部140が外乱の影響に対して破壊されやすい場合,半導体デバイス111は保護部140を保護する役目を果たすことも可能である。
また,保護部140が外乱の影響に対して破壊されやすい場合,半導体デバイス111は保護部140を保護する役目を果たすことも可能である。
次に、第1の実施の形態にかかる半導体装置の製造方法について説明する。第2〜6図は、本実施の形態にかかる半導体装置100の工程断面図である。
最初に、保護部140となる基板を形成する。具体的には、0.2mm厚のガラス基板141に、サンドブラスト加工により所望の位置に100μmφの開口部144を設け(図2−A)、スクリーン印刷によりAgペーストを埋め込み印刷し、Agペーストを160℃1時間で焼成して、導電性材料で充填された貫通電極142を形成した(図2−B)。さらにAgペーストのスクリーン印刷法により所望のパタンを印刷し、160℃1時間で焼成して引き出し配線4−3を形成した(図2−C)。この基板上に、ディスペンサにより幅70μm、高さ20μmのエポキシ樹脂からなるスペーサ161を形成した後、80℃30分で仮焼成し、半硬化状態とした(図2−D)。
最初に、保護部140となる基板を形成する。具体的には、0.2mm厚のガラス基板141に、サンドブラスト加工により所望の位置に100μmφの開口部144を設け(図2−A)、スクリーン印刷によりAgペーストを埋め込み印刷し、Agペーストを160℃1時間で焼成して、導電性材料で充填された貫通電極142を形成した(図2−B)。さらにAgペーストのスクリーン印刷法により所望のパタンを印刷し、160℃1時間で焼成して引き出し配線4−3を形成した(図2−C)。この基板上に、ディスペンサにより幅70μm、高さ20μmのエポキシ樹脂からなるスペーサ161を形成した後、80℃30分で仮焼成し、半硬化状態とした(図2−D)。
次に、複数の可動機構132を有したシリコン基板131において、可動構造132と電気的に接続された接続パッド134に、高さ20μmで80μmφのAuボールバンプを形成した(図3−A)。このシリコン基板3上のAuバンプ162と、保護部140上の引き出し配線134とが電気的に接続されるように位置合わせした後(図3−B)、スペーサ樹脂161を硬化させた(図3−C)。シリコン基板131と保護部140との接合は、大気中で行ったが、必要に応じて真空中や、N2ガスなどの雰囲気中で行い、可動機構132を真空中、或いはガス雰囲気で封止してもよい。この後、d3の箇所でダイシングすることによりMEMSデバイスを個片化した(図3−D)。
個片化したMEMSデバイスを、厚さ0.8mmのガラス基板a−2上に120μmの両面粘着層を備えた粘着フィルムa−1を貼付した下地基板に仮接着した(図4−A)。粘着フィルムa−2は、厚さ100μmのポリエチレンテレフタレート(PET)樹脂フィルムの両面に厚さ10μmのアクリル系粘着層を形成したものである(詳細図示せず)。次に、接着樹脂層として、酸無水エポキシ樹脂に、20−50μmの範囲の粒径を有したシリカを80重量%添加した樹脂を用意し、MEMSデバイス111の厚みとほぼ同じ0.6mmの厚さで接着樹脂層133を印刷し(図4−B)、100℃1時間仮焼成を行った後、下地基板(a−1,a−2)を剥離し、180℃30分で焼成した(図5−A)。接着樹脂層133は、シリカフィラーを高充填率で添加した樹脂であることから、硬化時の体積収縮率はわずかに0.43%で、樹脂の硬化収縮時にMEMS素子に掛かる応力を抑えることが可能である。また、硬化後のガラス転移点(Tg)が183℃で、ガラス転移点(Tg)以下において、ヤング率は12GPa、熱膨張係数(CTE)は14×10−6℃−1で、ポアソン比は0.29で、樹脂層は高い剛性を保持し、中空構造を有したMEMSデバイスの機械強度を確保することが可能であるとともに、その後の再配線部170の形成工程やハンダリフロー工程などの工程の熱履歴においても、基板の変形や反りはほとんどなく、MEMSデバイスに掛かる応力を低減し、MEMSデバイスの変形を防ぐことが可能となっている。
この基板上に、厚さ3μmの感光性ポリイミド樹脂からなる平坦化膜173を形成、フォトリソ法により所望の位置にスルーホールを形成した後、スパッタでアルミ膜を成膜、フォトリソ法でパターニングして、ビアホール172とグローバル配線層171を形成し、再配線部170を形成した(図5−B)。d5の箇所でダイシングにより個片化し、保護部140と再配線部170を備えたMEMSチップ320を作成した(図5−C)。
ここで、予め、半導体チップ110の電極パッド112上に、ハンダバンプ(接続電極)113を形成しておき、ハンダバンプ(接続電極)113と、MEMSチップ120のグローバル配線層とが電気的に接続されるように位置合わせした後(図6−A)、リフロー工程を経て、ハンダ接合を行い、MEMSチップ120と、MEMS素子の駆動と信号の取り出しを行う半導体デバイス10を近接して実装した半導体装置100(図6−B)が形成された。
本実施例1の半導体装置1では、MEMSチップ120の主面上に半導体チップ110が配置されることから,モジュールを小型化することが可能となる。また、MEMSチップ120の可動構造132は、保護部140と高剛性樹脂層133により外乱から保護することが可能となる。
(実施例2)
図7は,半導体装置100の変形構成にかかる第2実施形態の半導体装置200を例示する断面図である。
第2の実施形態の半導体装置の再配線部と半導体デバイスとの間隙に充填物217を備えた形態の半導体装置200である。
第2の実施形態の半導体装置200は充填物217の注入により,半導体デバイス221と保護部240が機械的に接続されるため,保護部240の強度を向上することが可能となると共に,半導体デバイス221のMEMSチップ220側に対する接合強度を向上することが可能となる。
図7は,半導体装置100の変形構成にかかる第2実施形態の半導体装置200を例示する断面図である。
第2の実施形態の半導体装置の再配線部と半導体デバイスとの間隙に充填物217を備えた形態の半導体装置200である。
第2の実施形態の半導体装置200は充填物217の注入により,半導体デバイス221と保護部240が機械的に接続されるため,保護部240の強度を向上することが可能となると共に,半導体デバイス221のMEMSチップ220側に対する接合強度を向上することが可能となる。
(実施例3)
図8は,本発明の第3の実施形態に係る半導体装置の構成を例示する断面図である。
本実施形態の半導体装置300は,MEMSデバイス330が、MEMS可動機構332を形成した基板331と、その主面側に形成された保護部340と、第一接着樹脂333と、第一再配線部370からなり、MEMS素子は、MEMS可動機構332と電気的に接続された接続パッド334と接続バンプ362を介し、さらに保護部340の貫通ビア342と引き出し配線335を介して、第一再配線部370と電気的に接続されている。一方、MEMSデバイスの駆動と信号の取り出しを行う半導体デバイス311は、半導体パッケージ310に内蔵され、半導体パッケージ310は、電極パッド312と電気的に接続された第二再配線部380と、第二接着樹脂314とからなる。半導体パッケージ310は、MEMSパッケージ320上に搭載され、接続電極313を介して、電気的に接続されている。
図8は,本発明の第3の実施形態に係る半導体装置の構成を例示する断面図である。
本実施形態の半導体装置300は,MEMSデバイス330が、MEMS可動機構332を形成した基板331と、その主面側に形成された保護部340と、第一接着樹脂333と、第一再配線部370からなり、MEMS素子は、MEMS可動機構332と電気的に接続された接続パッド334と接続バンプ362を介し、さらに保護部340の貫通ビア342と引き出し配線335を介して、第一再配線部370と電気的に接続されている。一方、MEMSデバイスの駆動と信号の取り出しを行う半導体デバイス311は、半導体パッケージ310に内蔵され、半導体パッケージ310は、電極パッド312と電気的に接続された第二再配線部380と、第二接着樹脂314とからなる。半導体パッケージ310は、MEMSパッケージ320上に搭載され、接続電極313を介して、電気的に接続されている。
次に、第3の実施形態にかかる半導体装置の製造方法について説明する。図9〜13は、第3の実施形態にかかる半導体装置300の工程断面図である。
最初に、保護部340となる基板を形成する。具体的には、0.6mm厚のシリコン基板331に、エッチング加工により所望の位置に100μmφの開口部を設け、真空チャンバー内でスクリーン印刷によりAgペーストを埋め込み印刷し、導電性材料で充填された貫通電極342を形成した後、スクリーン印刷によりAgペーストで引き出し配線335を形成、さらに、フリットガラスペーストを印刷して、幅80μm、高さ10μmのフリットガラスからなるスペーサ361を形成した(図9−A)。一方、厚さ0.5mmのシリコン基板331上に複数の可動機構332が形成され、電気的に接続された接続パッド334には、予め、高さ10μmで80μmφのAuボールバンプを形成した。真空チャンバー内において、このシリコン基板331とシリコンキャップ(保護部)340とを位置合わせした後(図9−B)、フリットガラスのスペーサ361を200℃で2時間焼成することにより、可動機構332を真空封止した(図9−C)。この接合基板に対して、接合基板全体の厚みがほぼ0.5mmとなるように、シリコンキャップ340側を約0.4mm、シリコン基板331側を約0.2mm、研削加工を行った(図10−A)後、それぞれシリコン基板331側からと、シリコンキャップ340側からd10の箇所においてハーフダイシングを行い、MEMSデバイス330を個片化した(図10−B)。
最初に、保護部340となる基板を形成する。具体的には、0.6mm厚のシリコン基板331に、エッチング加工により所望の位置に100μmφの開口部を設け、真空チャンバー内でスクリーン印刷によりAgペーストを埋め込み印刷し、導電性材料で充填された貫通電極342を形成した後、スクリーン印刷によりAgペーストで引き出し配線335を形成、さらに、フリットガラスペーストを印刷して、幅80μm、高さ10μmのフリットガラスからなるスペーサ361を形成した(図9−A)。一方、厚さ0.5mmのシリコン基板331上に複数の可動機構332が形成され、電気的に接続された接続パッド334には、予め、高さ10μmで80μmφのAuボールバンプを形成した。真空チャンバー内において、このシリコン基板331とシリコンキャップ(保護部)340とを位置合わせした後(図9−B)、フリットガラスのスペーサ361を200℃で2時間焼成することにより、可動機構332を真空封止した(図9−C)。この接合基板に対して、接合基板全体の厚みがほぼ0.5mmとなるように、シリコンキャップ340側を約0.4mm、シリコン基板331側を約0.2mm、研削加工を行った(図10−A)後、それぞれシリコン基板331側からと、シリコンキャップ340側からd10の箇所においてハーフダイシングを行い、MEMSデバイス330を個片化した(図10−B)。
次に、個片化したMEMSデバイス330を、厚さ0.8mmのガラス基板a−2上に120μmの両面粘着層を備えた粘着フィルムa−1を貼付した下地基板(a−1、a−2)に仮接着した(図11−A)し、酸無水エポキシ樹脂に、20−50μmの粒径を有したシリカを85重量%添加した樹脂を印刷、0.6mmの厚さで第一接着樹脂333を形成し(図11−B)、下地基板(a−1、a−2)を剥離して、180℃30分で焼成した。第一接着樹脂層333は、シリカフィラーを高充填率で添加した樹脂であることから、硬化時の体積収縮率はわずかに0.33%で、樹脂の硬化収縮時にMEMS素子に掛かる応力を抑えることが可能である。また、硬化後のガラス転移点(Tg)が183℃で、ガラス転移点(Tg)以下において、ヤング率は14GPa、熱膨張係数(CTE)は10×10−6℃−1で、ポアソン比は0.25で、樹脂層は高い剛性を保持し、中空構造を有するMEMSデバイスの機械的強度を確保することが可能となっている。
この基板上に、厚さ3μmの感光性エポキシ樹脂からなる平坦化膜373と、Cu膜からなるビアホール372とグローバル配線層371を形成し、第一再配線部370を形成した(図11−C)。さらに、d11の箇所でダイシングにより個片化し、保護部340と再配線部370を備えたMEMSパッケージ320を作成した(図11−D)。
また、半導体デバイス311に関して、厚さ0.8mmのガラス基板a−2上に120μmの両面粘着層を備えた粘着フィルムa−1を貼付した下地基板(a−1、a−2)に仮接着し(図12−A)し、第一接着層333と同様の、酸無水エポキシ樹脂に20−50μmの粒径を有したシリカを85重量%添加した樹脂を印刷、第二接着樹脂313を形成した(図12−B)。第二接着層314により、半導体デバイスの機械的強度を確保することが可能となった。半導体デバイス311の電極パッド312と電気的接続が取れるように、厚さ3μmの感光性エポキシ樹脂からなる平坦化膜383と、Cu膜からなるビアホール382とグローバル配線層371を形成し、第二再配線部380を形成した半導体パッケージ310を作成し、ハンダバンプ313を形成した後、MEMSパッケージ320と位置合わせし(図13−A)、リフロー工程を経て、ハンダ接合を行った(図13−B)。
以上の工程により、MEMSパッケージ320と、MEMS素子の駆動と信号の取り出しを行う半導体パッケージ310を近接して実装した半導体装置300が形成された。
(実施例4)
図14は,本発明の第4の実施形態に係る半導体装置400の構成を例示する断面図である。
本実施形態の半導体装置400は,複数のMEMS素子を内蔵した第一半導体基板430と、MEMS素子の駆動と信号の取り出しを行う複数の半導体デバイスと受動部品を内蔵した第二半導体基板410とからなる。第一半導体基板430は、シリコン基板431上に複数のMEMS可動機構432が形成され、MEMS可動機構432上には、シリコンキャップ(保護部)440が形成され、MEMS可動機構432の側面には、第一接着樹脂層433が形成され、中空構造の機械的な保護を行っている。シリコンキャップ440上には、MEMS可動機構432と電気的に接続された第一再配線部470が形成され、第二半導体基板410と、接続電極413を介して電気的に接続されている。第二半導体基板410は、半導体デバイス411と受動部品415と、部品間を接着する第二接着樹脂層414が形成され、各部品の機械的強度を確保している。
図14は,本発明の第4の実施形態に係る半導体装置400の構成を例示する断面図である。
本実施形態の半導体装置400は,複数のMEMS素子を内蔵した第一半導体基板430と、MEMS素子の駆動と信号の取り出しを行う複数の半導体デバイスと受動部品を内蔵した第二半導体基板410とからなる。第一半導体基板430は、シリコン基板431上に複数のMEMS可動機構432が形成され、MEMS可動機構432上には、シリコンキャップ(保護部)440が形成され、MEMS可動機構432の側面には、第一接着樹脂層433が形成され、中空構造の機械的な保護を行っている。シリコンキャップ440上には、MEMS可動機構432と電気的に接続された第一再配線部470が形成され、第二半導体基板410と、接続電極413を介して電気的に接続されている。第二半導体基板410は、半導体デバイス411と受動部品415と、部品間を接着する第二接着樹脂層414が形成され、各部品の機械的強度を確保している。
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図15〜18は、本実施の形態にかかる半導体装置400の工程断面図である。
最初に、第3の実施形態の製造工程と同様の工程により、シリコン基板431に引き出し配線435、貫通ビア442、スペーサ461を形成し保護層431にを形成した(図示せず)。次に、第3の実施形態の製造工程と同様の工程により、複数のシリコン基板431上に複数のMEMS可動機構432と、接続パッド432上にAuバンプ462を形成した基板を作成し、シリコンキャップ440と接合した(図15−A)。さらにシリコン基板431側からd−15の箇所でハーフダイシングを行い、MEMS素子部分を個片化した(図15−B)。
最初に、第3の実施形態の製造工程と同様の工程により、シリコン基板431に引き出し配線435、貫通ビア442、スペーサ461を形成し保護層431にを形成した(図示せず)。次に、第3の実施形態の製造工程と同様の工程により、複数のシリコン基板431上に複数のMEMS可動機構432と、接続パッド432上にAuバンプ462を形成した基板を作成し、シリコンキャップ440と接合した(図15−A)。さらにシリコン基板431側からd−15の箇所でハーフダイシングを行い、MEMS素子部分を個片化した(図15−B)。
次に、MEMS素子側を個片化した基板に、酸無水エポキシ樹脂に、20−50μmの粒径を有したシリカを85重量%添加した樹脂を印刷、0.6mmの厚さで第一接着樹脂層415を形成し、複数のMEMS素子を内蔵した第一半導体基板430を作成した(図16−A)。第一接着樹脂層414は、シリカフィラーを高充填率で添加した樹脂であることから、高い剛性を保持し、中空構造を有するMEMS素子の機械的強度を確保するとともに、反りや変形の少ない半導体基板形状を保持することが可能となっている。
この基板上に、厚さ3μmの感光性エポキシ樹脂からなる平坦化膜476と、Cu膜からなる貫通ビア475とグローバル配線層474、厚さ3μmの感光性エポキシ樹脂からなる平坦化膜473と、Cu膜からなる貫通ビア472とグローバル配線層471を形成し、第一再配線部470を形成した(図16−A)。
一方、複数の半導体デバイス411と配線電極416を備えた受動部品415を、厚さ0.8mmのガラス基板a−2上に120μmの両面粘着層を備えた粘着フィルムa−1を貼付した下地基板(a−1、a−2)に仮接着し(図17−A)し、第一接着層414と同様の、酸無水エポキシ樹脂に20−50μmの粒径を有したシリカを85重量%添加した樹脂を印刷、第二接着樹脂層414を形成し、第二半導体基板を形成した(図17−B)。第二接着層414により、内蔵部品の機械的強度を確保するとともに、反りや変形の少ない半導体基板形状を保持することが可能となっている。
次に、第二半導体基板410の、半導体デバイス411の電極パッド412と、受動部品415の電極部分に、ハンダバンプ413を形成し、第一半導体基板420と位置合わせした後(図18−A)、リフロー工程を経て、第一半導体基板420と第二半導体基板410との電気的接続を確保した(図18−B)。
以上の工程により、複数のMEMS素子を内蔵した第一半導体基板420と、MEMS素子の駆動と信号の取り出しを行う部品を内蔵した第二半導体基板410を近接して実装した半導体装置400が形成された。
以上の工程により、複数のMEMS素子を内蔵した第一半導体基板420と、MEMS素子の駆動と信号の取り出しを行う部品を内蔵した第二半導体基板410を近接して実装した半導体装置400が形成された。
(実施例5)
第5実施形態の半導体装置500は図20の断面図のように、MEMSデバイス上に保護部540、保護部540上に再配線571、半導体チップ510と半導体チップの接続パッド512と再配線571を接続する接続電極513、保護層541上に外部接続パッド551を備える。
第5実施形態のMEMSデバイス530の可動機構532は加速度センサである。
第5実施形態の半導体装置500は図20の断面図のように、MEMSデバイス上に保護部540、保護部540上に再配線571、半導体チップ510と半導体チップの接続パッド512と再配線571を接続する接続電極513、保護層541上に外部接続パッド551を備える。
第5実施形態のMEMSデバイス530の可動機構532は加速度センサである。
半導体装置500はMEMSデバイス530のサイズと半導体デバイス511のサイズが異なる場合,或いは,配線層571の位置と半導体デバイスの電極パッド513の位置が異なる場合において,保護層541上に形成された再配線部の配線層571の引き回しを変更して、図21の断面図のように半導体デバイスとMEMSデバイスを接続する。このように,再配線部570の配線層571を半導体デバイス511のパッド512と略一致させて、両デバイスを電気的に接続する。従って、MEMSデバイス530のサイズと半導体デバイス511のサイズが異なる場合,或いは,配線層571の位置と電極パッド513の位置が異なる場合においても、配線層571の配線の引き回しを変更することで、MEMSデバイス530上に半導体チップ510を配置することが可能となる。なお,図21において,配線層571の数と半導体デバイスのパッドの数は同一としているが,異なっていても配置上問題はない。
図22の概念図は,第5の実施形態におけるMEMSデバイス530として加速度センサを形成した例を示したものである。図22の概念図において,可動機構532として梁523,可動電極522の形成された錘521,及び固定電極525が配置される。また,梁523及び固定電極525のそれぞれは,電極524を介して、可動電極上の電極パッド534にそれぞれ電気的に接続されている。このような構造とすることにより,MEMSデバイス530に対してy方向に加速度が印加されると,梁523に接続された錘521に慣性力が作用するため,可動電極522と固定電極525の電極間距離が変化する。そして、これに伴い電極間容量が変化するため,電極間容量の変化を検出することにより,MEMSデバイス530に印加された加速度を検出することが可能となる。図22では,加速度センサの基本構造を示したものであり,加速度センサの構造が本実施形態及び他の実施形態の半導体装置(可動機構)の構造を制約するものではない。
また,MEMSデバイス530の基板531はバルク基板としたが,本実施形態において基板531はSOI(Silicon On Insulator)基板としてもよく,基板の材質に制約はなく、他の実施形態においても同様である。
図23の概念図は,MEMSデバイス530を加速度センサとした半導体装置500の場合における,半導体デバイス511で加速度を電気信号に変換するための概略回路構成を例示したものである。半導体デバイス510は増幅器501,整流回路502及びA/D変換器503、発振器504から構成されている。発振器504より位相の反転した交流信号を固定電極525に接続されたパッド524にそれぞれ接続し,加速度が印加されたときに可動電極522に発生する交流信号を可動電極522と電気的に接続されたパッド524から検出し,増幅器501で増幅,更に整流回路502で直流信号に変換し,A/D変換器503にてアナログの直流信号をディジタル信号に変換して出力する。図23では,加速度センサの検出回路の基本構造を示したものであり,この検出回路が本実施形態の半導体装置の構造を制約するものではない。
また,加速度センサを始めとしたセンサ及び可動構造は,パッケージングや半導体デバイスを接合することにより,センサ,及び可動構造に歪が印加され,動作特性が変化し,加速度センサなら加速度の検出感度の低下を引き起こす可能性がある。例えば,歪みが顕著に影響する梁523と基板531との接続部(アンカー部)付近の直上にて半導体デバイス510のパッド512と配線層571とを接合することは多くの場合望まれない。そのため,歪みの影響を最小限する場所にて接合を行うことが望ましい。本実施形態及び他の実施形態においても配線層571の位置及び配線の引き回しを自由に設定できるようになっているため,配線層571の最適化により歪みの影響を最小限にした接合を行うことが可能となる。また、半導体チップ510に再配線部を備えてもよい。
(実施例6)
第6実施形態の半導体装置600では実施例5のパッド551の代わりに、MEMSデバイスの基板を貫通する電極652を用いた実施例である。例えば図24の断面図のように半導体装置600はMEMSデバイス630の基板631の主面上の保護層641の図示しない配線と電気的に接続された外部接続貫通電極652を備える。外部接続貫通電極652を図示しない外部の回路システムと接続できるようにすることも可能である。
第6実施形態の半導体装置600では実施例5のパッド551の代わりに、MEMSデバイスの基板を貫通する電極652を用いた実施例である。例えば図24の断面図のように半導体装置600はMEMSデバイス630の基板631の主面上の保護層641の図示しない配線と電気的に接続された外部接続貫通電極652を備える。外部接続貫通電極652を図示しない外部の回路システムと接続できるようにすることも可能である。
なお、外部装置との電力の供給や信号の送受信を行うための実施例5の外部接続パッドを備えた半導体装置であってもよく、また、半導体デバイスとMEMSデバイスを接続するパッドや電極と同様に外部装置と接続する為のパッドや電極の数や位置は半導体装置に応じて変更すればよい。また、半導体チップ610に再配線部を備えてもよい。
(実施例7)
第7実施形態の半導体装置700は半導体デバイス711のサイズがMEMSデバイス730のサイズと比較して大きい場合における,半導体装置が外部装置との電力や信号の送受信を行うためのパッド753を半導体デバイスに備えた実施例である。図25のように,半導体デバイス711のMEMSデバイス730と対向する面に外部接続パッド753を備えて、半導体デバイス711を外部の回路システムをボンディングワイヤにより接続することを可能にした。
第7実施形態の半導体装置700は半導体デバイス711のサイズがMEMSデバイス730のサイズと比較して大きい場合における,半導体装置が外部装置との電力や信号の送受信を行うためのパッド753を半導体デバイスに備えた実施例である。図25のように,半導体デバイス711のMEMSデバイス730と対向する面に外部接続パッド753を備えて、半導体デバイス711を外部の回路システムをボンディングワイヤにより接続することを可能にした。
なお、実施例5,6の半導体装置において備えられた、外部装置との電力の供給や信号の送受信を行うためのパッドや電極をも備えた半導体装置であってもよい。また、パッドや電極の数や位置は半導体装置に応じて変更すればよい。また、半導体チップ710に再配線部を備えてもよい。
(実施例8)
第8実施形態の半導体装置800は実施例7のパッドの代わりに、半導体デバイス811と図示しない配線によって接続された、半導体デバイスに半導体装置が外部装置との電力の供給や信号の送受信を行うための外部接続貫通電極854を備えた実施例である。図26の半導体装置800のように,半導体チップ810にパッド853と電気的に接続可能な貫通電極854を形成し,貫通電極34と外部の回路システムと接続することも可能である。
第8実施形態の半導体装置800は実施例7のパッドの代わりに、半導体デバイス811と図示しない配線によって接続された、半導体デバイスに半導体装置が外部装置との電力の供給や信号の送受信を行うための外部接続貫通電極854を備えた実施例である。図26の半導体装置800のように,半導体チップ810にパッド853と電気的に接続可能な貫通電極854を形成し,貫通電極34と外部の回路システムと接続することも可能である。
なお、実施例5,6、7の半導体装置において備えられた、外部装置との電力の供給や信号の送受信を行うためのパッドや電極をも備えた半導体装置であってもよい。また、パッドや電極の数や位置は半導体装置に応じて変更すればよい。また、半導体チップ810に再配線部を備えてもよい。
00…半導体装置
01…増幅器
02…整流回路
03…A/D変換器
04…発振器
10…MEMSチップ、半導体基板
11…半導体デバイス
12…電極パッド(半導体デバイス)
13…接続電極
14…樹脂
15…デバイス
16…電極(デバイス)
20…MEMSチップ、半導体基板
21…錘
22…可動電極
23…梁
24…電極
25…固定電極
30…MEMSデバイス
31…MEMS基板
32…可動機構
33…樹脂
34…電極パッド(可動機構上)
35…電極パッド(保護部下)
40…保護部
41…保護層
42…貫通電極
51…電極パッド
52…貫通電極
53…電極パッド
54…貫通電極
61…スペーサ
62…接続バンプ
70…再配線部
71…配線層
72…貫通ビア
73…膜(平滑化膜)
80…再配線部
81…配線層
82…貫通ビア
83…膜(平滑化膜)
上記符号の百の位の数値は実施形態番号である。
01…増幅器
02…整流回路
03…A/D変換器
04…発振器
10…MEMSチップ、半導体基板
11…半導体デバイス
12…電極パッド(半導体デバイス)
13…接続電極
14…樹脂
15…デバイス
16…電極(デバイス)
20…MEMSチップ、半導体基板
21…錘
22…可動電極
23…梁
24…電極
25…固定電極
30…MEMSデバイス
31…MEMS基板
32…可動機構
33…樹脂
34…電極パッド(可動機構上)
35…電極パッド(保護部下)
40…保護部
41…保護層
42…貫通電極
51…電極パッド
52…貫通電極
53…電極パッド
54…貫通電極
61…スペーサ
62…接続バンプ
70…再配線部
71…配線層
72…貫通ビア
73…膜(平滑化膜)
80…再配線部
81…配線層
82…貫通ビア
83…膜(平滑化膜)
上記符号の百の位の数値は実施形態番号である。
Claims (6)
- MEMSデバイスと、半導体デバイスと、接続電極と、再配線部とを備えた半導体装置であって、
前記MEMSデバイスが基板と、
前記基板上に配置された可動機構と、
前記可動機構上に配置され、かつ、保護層と貫通電極を少なくとも備えた保護部と、
前記可動機構と前記保護層の貫通電極とを電気的に接続する接続配線部と、
前記基板側面に形成された無機材料を含有する樹脂層とを備え、
前記再配線部が前記保護層と前記半導体デバイスの間に少なくとも1層以上配置され、
前記再配線部が配線層を少なくとも備え、
前記MEMSデバイスと前記半導体デバイスが少なくとも前記接続電極を介して接続されたことを特徴とする半導体装置。 - 前記再配線部が膜、前記膜を貫通する貫通ビア、前記貫通ビアと電気的に接続された前記配線層とを備えたことを特徴とする請求項1に記載の半導体蔵置。
- 前記再配線部が前記MEMSデバイス及び前記半導体デバイスの両方に備えられたことを特徴とする請求項1又は2に記載の半導体装置。
- 前記半導体デバイスと前記保護層の間に充填物が配置されたことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記保護層、前記MEMSデバイスと前記半導体デバイスからなる群から選ばれた1以上の層又はデバイスに前記MEMSデバイスと前記半導体デバイスの少なくともどちらか一方が外部装置と接続をするためのパッドと配線の少なくともどちらか一方を備えることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- 前記接続配線部が前記可動機構の歪みを解消可能な電極パッドを備えたことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009084979A JP2010238898A (ja) | 2009-03-31 | 2009-03-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009084979A JP2010238898A (ja) | 2009-03-31 | 2009-03-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010238898A true JP2010238898A (ja) | 2010-10-21 |
Family
ID=43092967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009084979A Pending JP2010238898A (ja) | 2009-03-31 | 2009-03-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010238898A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014196105A1 (ja) * | 2013-06-03 | 2014-12-11 | パナソニックIpマネジメント株式会社 | 半導体装置及びその製造方法 |
EP3096349A1 (en) * | 2015-05-21 | 2016-11-23 | MediaTek Inc. | Semiconductor package assembly and method for forming the same |
US10032756B2 (en) | 2015-05-21 | 2018-07-24 | Mediatek Inc. | Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same |
EP2727146B1 (en) * | 2011-06-30 | 2020-04-01 | Murata Electronics Oy | A system-in-package device |
JP2021073695A (ja) * | 2014-11-21 | 2021-05-13 | マイクロン テクノロジー,インク. | メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法 |
-
2009
- 2009-03-31 JP JP2009084979A patent/JP2010238898A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2727146B1 (en) * | 2011-06-30 | 2020-04-01 | Murata Electronics Oy | A system-in-package device |
WO2014196105A1 (ja) * | 2013-06-03 | 2014-12-11 | パナソニックIpマネジメント株式会社 | 半導体装置及びその製造方法 |
US9461019B2 (en) | 2013-06-03 | 2016-10-04 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for making the device |
JP2021073695A (ja) * | 2014-11-21 | 2021-05-13 | マイクロン テクノロジー,インク. | メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法 |
JP7408588B2 (ja) | 2014-11-21 | 2024-01-05 | マイクロン テクノロジー,インク. | メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法 |
EP3096349A1 (en) * | 2015-05-21 | 2016-11-23 | MediaTek Inc. | Semiconductor package assembly and method for forming the same |
CN106169452A (zh) * | 2015-05-21 | 2016-11-30 | 联发科技股份有限公司 | 半导体封装组件及其制造方法 |
TWI618159B (zh) * | 2015-05-21 | 2018-03-11 | 聯發科技股份有限公司 | 半導體封裝組件及其製造方法 |
US10032756B2 (en) | 2015-05-21 | 2018-07-24 | Mediatek Inc. | Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5763682B2 (ja) | Mems及びasicを備える小型化した電気的デバイス及びその製造方法 | |
JP5092462B2 (ja) | 力学量センサ | |
US9231119B2 (en) | Sensor | |
US9666787B2 (en) | Sensor device and electronic apparatus | |
JP5677449B2 (ja) | 電子装置 | |
US8610271B2 (en) | Chip package and manufacturing method thereof | |
US7605466B2 (en) | Sealed wafer packaging of microelectromechanical systems | |
EP2291858B1 (en) | Packaged semiconductor product and method for manufacture thereof | |
JP2006189418A (ja) | センサ装置 | |
JP5545281B2 (ja) | 力学量センサ | |
JP2010238898A (ja) | 半導体装置 | |
JP2009074979A (ja) | 半導体装置 | |
US10516381B2 (en) | 3D-printed protective shell structures for stress sensitive circuits | |
JP2009103530A (ja) | センサ装置 | |
JP2009285810A (ja) | 半導体装置およびその製造方法 | |
US20070241415A1 (en) | Micro-electro mechanical system device using silicon on insulator wafer and method of manufacturing the same | |
US7507346B2 (en) | Method for manufacturing electronic component, and electronic component | |
JP4869322B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US8530985B2 (en) | Chip package and method for forming the same | |
JP2010060541A (ja) | 半導体センサー装置 | |
JP2006332576A (ja) | 半導体装置およびその製造方法 | |
JP6773089B2 (ja) | デバイス | |
JP5328479B2 (ja) | 圧力センサモジュール及び圧力センサパッケージ、並びにこれらの製造方法 | |
JP2008073818A (ja) | 電子部品および複合電子部品 | |
JPWO2013080238A1 (ja) | 複合センサおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120619 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120621 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121023 |