JP2013533628A5

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Publication number: JP2013533628A5
Application number: JP2013518511A
Authority: JP
Filing date: 2011-06-24
Publication date: 2014-08-21
Anticipated expiration: 2031-06-24

Claims

メモリデバイスの基材と、
前記基材にわたり前記メモリデバイスの第１のデバイスレベル内に配置される、複数の第１のメモリセルと、
前記第１のデバイスレベルおよび前記基材にわたり前記メモリデバイスの第２のデバイスレベル内に配置される、複数の第２のメモリセルであって、前記第１のデバイスレベルは前記第２のデバイスレベルとは異なる第２のメモリセルと、
前記第１のメモリセルへのアクセスを制御するための、前記第１のデバイスレベル内に形成される第１の制御ゲートであって、前記第１のメモリセルのそれぞれが、前記第１の制御ゲートの空洞内に形成されるメモリ素子を含む、第１の制御ゲートと、
前記第２のメモリセルへのアクセスを制御するための、前記第２のデバイスレベル内に形成される第２の制御ゲートであって、前記第２のメモリセルのそれぞれが、前記第２の制御ゲートの空洞内に形成されるメモリ素子を含む、第２の制御ゲートと、
導電材料を介して共通ソースおよび前記メモリセルに選択的に結合されるデータ線と、
を含む、装置。
前記第１および第２のメモリセルが、第１の方向で配置構成される複数のメモリセル、および第２の方向で配置構成される複数のメモリセルを含み、
共通ソースと、
前記共通ソースおよび前記メモリセルに、導電材料を通じて選択的に結合されるように構成される、データ線と、を更に含み、前記導電材料が、前記第１および第２のメモリセルを、第３の方向で貫通して延び、前記第３の方向が、前記第１および第２の方向と実質的に垂直である、請求項１に記載の装置。
前記共通ソースが、前記第１および第２のメモリセルと基材との間にあるように、前記共通ソースが、前記メモリデバイスの前記基材の上に形成されることにより、消去動作の間に、前記第１および第２のメモリセルの少なくとも一方の前記メモリ素子からの電子が、前記共通ソースへ移動することが可能になる、請求項２に記載の装置。
メモリデバイスの第１のデバイスレベル内に配置される複数の第１のメモリセルと、
前記メモリデバイスの第２のデバイスレベル内に配置される複数の第２のメモリセルと、
前記第１のメモリセルにアクセスするための前記第１のデバイスレベル内に形成される第１の制御ゲートであって、前記第１のメモリセルの各々は前記第１の制御ゲート内の空洞内に形成されるメモリ素子を含む第１の制御ゲートと、
前記第２のメモリセルにアクセスするための前記第２のデバイスレベル内に形成される第２の制御ゲートであって、前記第２のメモリセルの各々は前記第２の制御ゲート内の空洞内に形成されるメモリ素子を含み、前記第１および第２のメモリセルは、第１の方向に並んだ複数のメモリセルおよび第２の方向に並んだ複数のメモリセルを含む第２の制御ゲートと、
共通ソースと、
前記共通ソースと前記第１および第２のメモリセルに導電材料を介して選択的に結合されるように構成されたデータ線であって、前記導電材料は、前記第１および第２のメモリセルを前記第１および第２の方向に実質的に垂直な第３の方向に通るように伸延し、前記第１および第２のメモリセルが、前記共通ソースと基材との間にあるように、前記共通ソースが、前記メモリデバイスの前記基材の上に形成される装置。
前記第１のメモリセルが、前記第２のメモリセルと、実質的に垂直に位置合わせされる、請求項１に記載の装置。
前記第１のメモリセルのそれぞれの前記メモリ素子が、前記第２のメモリセルのうちの１つの前記メモリ素子と、実質的に垂直に位置合わせされる、請求項１に記載の装置。
前記メモリデバイスのメモリ動作の間、前記第１および第２のメモリセルに関連する前記データ線に、前記第１および第２のメモリセルを選択的に結合させるための、トランジスタを更に含み、前記トランジスタの少なくとも１つが、ダブルゲートを含む、請求項１に記載の装置。
前記メモリデバイスのメモリ動作の間、前記第１および第２のメモリセルに関連するデータ線に、前記第１および第２のメモリセルを選択的に結合させるための、トランジスタを更に含み、前記トランジスタの少なくとも１つが、取り囲まれたゲートを含む、請求項１に記載の装置。
リング形状を有し、メモリ素子の第１のデバイスレベル内に配置される第１のメモリ素子を含む、第１の不揮発性メモリセルと、
リング形状を有し、メモリ素子の第３のデバイスレベル内に配置される第２のメモリ素子を含む、第２の不揮発性メモリセルであって、前記第１のデバイスレベルは前記第２のデバイスレベルとは異なる、第２の不揮発性メモリセルと、
前記第１および第２のメモリ素子を貫通して延びる導電材料と、
前記導電材料を通り共通ソースと前記第１および第２のメモリセルに選択的に結合されるように構成されたデータ線と、
を含む、装置。
前記第１のメモリセルにアクセスするための制御ゲートとして動作するように構成される、第１の追加的導電材料であって、前記第１のメモリ素子および前記第１の追加的導電材料が、前記メモリデバイスの、前記第１のデバイスレベル内に配置される、第１の追加的導電材料と、
前記第２のメモリセルにアクセスするための制御ゲートとして動作するように構成される、第２の追加的導電材料であって、前記第２のメモリ素子および前記第２の追加的導電材料が、前記メモリデバイスの、前記第２のデバイスレベル内に配置される、第２の追加的導電材料と、
を更に含む、請求項９に記載の装置。
前記第１および第２のメモリセルのそれぞれが、前記対応するメモリ素子と前記導電材料との間に、第１の誘電体を更に含む、請求項１０に記載の装置。
前記第１および第２のメモリセルのそれぞれが、前記対応するメモリ素子と前記対応する追加的導電材料との間に、第２の誘電体を更に含む、請求項１１に記載の装置。
前記データ線が、前記基材と前記第１のメモリセルとの間に配置される、請求項９に記載の装置。
前記第１および第２のメモリセルが、前記基材と前記データ線との間に配置される、請求項９に記載の装置。
メモリデバイスの基材と、
前記基材にわたり前記メモリデバイスの第１のデバイスレベル内に配置され、第１の側壁を有する第１の空洞を含む、第１の導電材料と、
前記第１のデバイスレベルおよび前記基材にわたり前記メモリデバイスの第２のデバイスレベル内に配置され、第２の側壁を有する第２の空洞を含む第２の導電材料であって、前記第１のデバイスレベルは前記第２のデバイスレベルとは異なる、第２の導電材料と、
前記第１の側壁および前記第２の側壁上に形成される、第１の誘電体と、
前記第１の空洞内に配置され、前記第１の誘電体の第１の部分によって、前記第１の導電材料から電気的に絶縁される、第１のメモリ素子と、
前記第２の空洞内に配置され、前記第１の誘電体の第２の部分によって、前記第２の導電材料から電気的に絶縁される、第２のメモリ素子と、
前記第１のメモリ素子の側面上、および前記第２のメモリ素子の側面上に形成される、第２の誘電体と、
前記第１のデバイスレベルから前記第２のデバイスレベルへ延び、前記第２の誘電体の少なくとも対応する部分によって、前記第１および第２のメモリ素子から電気的に絶縁されるように、前記第１および第２のメモリ素子に対向する、導電チャネルと、
を含む、装置。
前記第１および第２のメモリ素子が、ポリシリコンを含む、請求項１５に記載の装置。
前記第１および第２のメモリ素子が、誘電材料を含む、請求項１５に記載の装置。
前記誘電材料が、シリコン窒化物を含む、請求項１７に記載の装置。
前記第１の導電材料と前記第２の導電材料との間に、誘電材料を更に含む、請求項１５に記載の装置。
メモリデバイスの第１のデバイスレベル内に配置される第１の導電材料であって、前記第１の導電材料は第１の空洞を含み、前記第１の空洞は第１の側壁を有する第１の導電材料と、
メモリデバイスの第２のデバイスレベル内に配置される第２の導電材料であって、前記第１の導電材料は第２の空洞を含み、前記第２の空洞は第２の側壁を有する第２の導電材料と、
前記第１の側壁および前記第２の側壁上に形成される第１の誘電材料と、
前記第１の空洞内に配置され、前記第１の誘電材料の第１の部分によって前記第１の導電材料から電気的に絶縁されている第１のメモリ素子と、
前記第２の空洞内に配置され、前記第２の誘電材料の第２の部分によって前記第２の導電材料から電気的に絶縁されている第２のメモリ素子と、
前記第１のメモリ素子の側面および前記第２のメモリ素子の側面上に形成される第２の誘電材料と、
前記第１のデバイスレベルから、前記第２のデバイスレベルに伸延し、前記第１および第２のメモリ素子に対向し、前記第２の誘電材料の少なくともそれぞれの部分によって前記第１および第２のメモリ素子から電気的に絶縁される導電チャンネルと、
基材と、
前記導電チャネルに選択的に結合されるように構成され、前記第２の導電材料と前記基材との間に配置される、データ線と、
を含む装置。
前記導電チャネルに選択的に結合されるように構成されるデータ線であって、前記第１および第２のメモリ素子が、前記データ線と前記基材との間に配置される、データ線と、
を更に含む、請求項１５に記載の装置。