RU2016148254A - Слой посадки из окиси алюминия для проводящих каналов для устройства трехмерной цепи - Google Patents
Слой посадки из окиси алюминия для проводящих каналов для устройства трехмерной цепи Download PDFInfo
- Publication number
- RU2016148254A RU2016148254A RU2016148254A RU2016148254A RU2016148254A RU 2016148254 A RU2016148254 A RU 2016148254A RU 2016148254 A RU2016148254 A RU 2016148254A RU 2016148254 A RU2016148254 A RU 2016148254A RU 2016148254 A RU2016148254 A RU 2016148254A
- Authority
- RU
- Russia
- Prior art keywords
- layer
- alox
- source
- poly
- sgs
- Prior art date
Links
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 title 1
- 229910017107 AlOx Inorganic materials 0.000 claims 27
- 239000004020 conductor Substances 0.000 claims 6
- 238000005530 etching Methods 0.000 claims 6
- 238000000034 method Methods 0.000 claims 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 6
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 3
- 238000001312 dry etching Methods 0.000 claims 3
- 239000012212 insulator Substances 0.000 claims 3
- 238000001039 wet etching Methods 0.000 claims 3
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Claims (38)
1. Устройство схемы, содержащее
многоуровневую укладку элементов памяти, причем каждый уровень укладки включает в себя устройство элемента памяти;
поликристаллический слой выбора затвора истока (слой поли-SGS), примыкающий к многоуровневой укладке элементов памяти, причем слой поли-SGS предназначен для подачи сигнала выбора затвора для элементов памяти многоуровневой укладки;
проводящий слой истока для обеспечения проводника истока для канала для уровней укладки; и
слой оксида алюминия (AlOx) между слоем истока и слоем поли-SGS, причем слой AlOx обеспечивает слой остановки вытравливания для отделения слоя поли-SGS от слоя истока, при этом слой AlOx обеспечивает избирательность как для сухого вытравливания, так и для влажного вытравливания, причем при вытравливании канала вытравливание происходит через многоуровневую укладку элементов памяти и слой поли-SGS и останавливается в слое AlOx и не раскрывает слой истока, а при избирательном вытравливании затвора происходит вытравливание контактов затвора в элементах памяти и вытравливание слоя AlOx для раскрытия слоя истока.
2. Устройство схемы по п. 1, в котором слой поли-SGS содержит легированный поликристаллический кремний p-типа.
3. Устройство схемы по п. 1, в котором слой истока включает в себя один или более из силицида вольфрама, сильнолегированного поликристаллического кремния или поликристаллического силицида вольфрама.
4. Устройство схемы по п. 1, в котором слой истока содержит легированный поликристаллический кремний n-типа.
5. Устройство схемы по п. 1, в котором слой AlOx дополнительно содержит
плавающий затвор, инициируемый сигналом выбора затвора, для подачи тока от слоя истока к многоуровневой укладке элементов памяти.
6. Устройство схемы по п. 5, в котором канал содержит полый канал, проходящий через многоуровневую укладку, причем полый канал включает в себя проводящий материал, окружающий изолятор канала, для обеспечения электрического контакта с затворами элементов памяти;
при этом плавающий затвор слоя AlOx обеспечивает подачу тока от слоя истока в полый канал.
7. Устройство схемы по п. 1, дополнительно содержащее слой оксида между слоем AlOx и слоем поли-SGS.
8. Устройство схемы по п. 1, дополнительно содержащее слой оксида между слоем AlOx и слоем истока.
9. Электронное устройство, содержащее
трехмерное пакетированное запоминающее устройство для хранения данных, причем запоминающее устройство включает в себя
многоуровневую укладку элементов памяти, причем каждый уровень укладки включает в себя устройство элемента памяти;
поликристаллический слой выбора затвора истока (слой поли-SGS), примыкающий к многоуровневой укладке элементов памяти, причем слой поли-SGS предназначен для подачи сигнала выбора затвора для элементов памяти многоуровневой укладки;
проводящий слой истока для обеспечения проводника истока для канала для уровней укладки; и
слой оксида алюминия (AlOx) между слоем истока и слоем поли-SGS, причем слой AlOx обеспечивает слой остановки вытравливания для отделения слоя поли-SGS от слоя истока, при этом слой AlOx обеспечивает избирательность как для сухого вытравливания, так и для влажного вытравливания, причем при вытравливании канала вытравливание происходит через многоуровневую укладку элементов памяти и слой поли-SGS и останавливается в слое AlOx и не раскрывает слой истока, а при избирательном вытравливании затвора происходит вытравливание контактов затвора в элементах памяти и вытравливание слоя AlOx для раскрытия слоя истока; и
дисплей высокой четкости, соединенный для генерирования отображения на основе данных, содержащихся в устройстве памяти.
10. Электронное устройство по п. 9, в котором слой истока включает в себя один или более из силицида вольфрама, сильнолегированного поликристаллического кремния или поликристаллического силицида вольфрама.
11. Электронное устройство по п. 9, в котором слой AlOx дополнительно содержит плавающий затвор, инициируемый сигналом выбора затвора, для подачи тока от слоя истока к многоуровневой укладке элементов памяти.
12. Электронное устройство по п. 11, в котором канал содержит полый канал, проходящий через многоуровневую укладку, причем полый канал включает в себя проводящий материал, окружающий изолятор канала, для обеспечения электрического контакта с затворами элементов памяти;
при этом плавающий затвор слоя AlOx обеспечивает подачу тока от слоя истока в полый канал.
13. Электронное устройство по п. 9, дополнительно содержащее слой оксида между слоем AlOx и слоем поли-SGS.
14. Электронное устройство по п. 9, дополнительно содержащее слой оксида между слоем AlOx и слоем истока.
15. Способ, содержащий этапы, на которых
генерируют многоуровневую укладку элементов памяти, причем каждый уровень укладки включает в себя устройство элемента памяти;
формируют поликристаллический слой выбора затвора истока (слой поли-SGS), примыкающий к многоуровневой укладке элементов памяти, причем слой поли-SGS, предназначен для подачи сигнала выбора затвора для элементов памяти многоуровневой укладки;
формируют проводящий слой истока на полупроводниковой подложке для обеспечения проводника истока для канала для уровней укладки; и
формируют слой оксида алюминия (AlOx) между слоем истока и слоем поли-SGS, причем слой AlOx обеспечивает слой остановки вытравливания для отделения слоя поли-SGS от слоя истока, при этом слой AlOx обеспечивает избирательность как при сухом вытравливании, так и при влажном вытравливании, причем при вытравливании канала вытравливание происходит через многоуровневую укладку элементов памяти и слой поли-SGS и останавливается в слое AlOx и не раскрывает слой истока, а при избирательном вытравливании затвора происходит вытравливание контактов затвора в элементах памяти и вытравливание слоя AlOx для раскрытия слоя истока.
16. Способ по п. 15, в котором на этапе формирования слоя истока формируют слой истока, который включает в себя один или более из силицида вольфрама, сильнолегированного поликристаллического кремния или поликристаллического силицида вольфрама.
17. Способ по п. 15, в котором на этапе формирования слоя AlOx дополнительно формируют плавающий затвор, инициируемый сигналом выбора затвора, для подачи тока от слоя истока к многоуровневой укладке элементов памяти.
18. Способ по п. 17, дополнительно содержащий этап, на котором формируют полый канал, проходящий через многоуровневую укладку, причем полый канал включает в себя проводящий материал, окружающий изолятор канала, для обеспечения электрического контакта с затворами элементов памяти;
при этом плавающий затвор слоя AlOx обеспечивает подачу тока от слоя истока в полый канал.
19. Способ по п. 15, дополнительно содержащий этап, на котором формируют слой оксида между слоем AlOx и слоем поли-SGS.
20. Способ по п. 15, дополнительно содержащий этап, на котором формируют слой оксида между слоем AlOx и слоем истока.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/329,644 US9595531B2 (en) | 2014-07-11 | 2014-07-11 | Aluminum oxide landing layer for conductive channels for a three dimensional circuit device |
| US14/329,644 | 2014-07-11 | ||
| PCT/US2015/037999 WO2016007315A1 (en) | 2014-07-11 | 2015-06-26 | Aluminum oxide landing layer for conductive channels for a three dimensional circuit device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| RU2016148254A true RU2016148254A (ru) | 2018-06-09 |
| RU2016148254A3 RU2016148254A3 (ru) | 2018-06-09 |
| RU2661979C2 RU2661979C2 (ru) | 2018-07-23 |
Family
ID=55064693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2016148254A RU2661979C2 (ru) | 2014-07-11 | 2015-06-26 | Слой посадки из окиси алюминия для проводящих каналов для устройства трехмерной цепи |
Country Status (10)
| Country | Link |
|---|---|
| US (2) | US9595531B2 (ru) |
| EP (1) | EP3172766A4 (ru) |
| JP (1) | JP6442735B2 (ru) |
| KR (1) | KR102219033B1 (ru) |
| CN (1) | CN106537591B (ru) |
| BR (1) | BR112016028583B1 (ru) |
| DE (1) | DE112015002108B4 (ru) |
| RU (1) | RU2661979C2 (ru) |
| TW (1) | TWI592716B (ru) |
| WO (1) | WO2016007315A1 (ru) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9748265B1 (en) * | 2016-06-07 | 2017-08-29 | Micron Technology, Inc. | Integrated structures comprising charge-storage regions along outer portions of vertically-extending channel material |
| US10283520B2 (en) | 2016-07-12 | 2019-05-07 | Micron Technology, Inc. | Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor |
| US10090318B2 (en) * | 2016-08-05 | 2018-10-02 | Micron Technology, Inc. | Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure |
| WO2018063396A1 (en) | 2016-09-30 | 2018-04-05 | Intel Corporation | Vertical interconnect methods for stacked device architectures using direct self assembly with high operational parallelization and improved scalability |
| KR102551799B1 (ko) * | 2016-12-06 | 2023-07-05 | 삼성전자주식회사 | 반도체 소자 |
| JP2018142654A (ja) * | 2017-02-28 | 2018-09-13 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
| US10643858B2 (en) | 2017-10-11 | 2020-05-05 | Samsung Electronics Co., Ltd. | Method of etching substrate |
| KR102521282B1 (ko) * | 2017-10-12 | 2023-04-14 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| CN110462828B (zh) * | 2018-04-19 | 2021-01-29 | 长江存储科技有限责任公司 | 存储器设备及其形成方法 |
| CN114551463A (zh) * | 2018-05-03 | 2022-05-27 | 长江存储科技有限责任公司 | 用于三维存储器件的贯穿阵列触点（tac） |
| CN113345910B (zh) | 2018-08-14 | 2024-02-27 | 长江存储科技有限责任公司 | 3d存储器中的堆叠连接件及其制造方法 |
| US10665469B2 (en) | 2018-09-11 | 2020-05-26 | Micron Technology, Inc. | Arrays of elevationally-extending strings of memory cells and methods used in forming an array of elevationally-extending strings of memory cells |
| US10748921B2 (en) | 2018-10-25 | 2020-08-18 | Micron Technology, Inc. | Integrated assemblies which include stacked memory decks, and methods of forming integrated assemblies |
| KR102644533B1 (ko) * | 2018-12-12 | 2024-03-07 | 삼성전자주식회사 | 수직형 반도체 소자 |
| JP2020113724A (ja) | 2019-01-17 | 2020-07-27 | キオクシア株式会社 | 半導体装置 |
| JP2021034486A (ja) * | 2019-08-21 | 2021-03-01 | キオクシア株式会社 | 半導体記憶装置 |
| US11296101B2 (en) | 2020-03-27 | 2022-04-05 | Sandisk Technologies Llc | Three-dimensional memory device including an inter-tier etch stop layer and method of making the same |
| KR102374588B1 (ko) * | 2020-05-13 | 2022-03-14 | 경희대학교 산학협력단 | 3차원 반도체 장치 및 이의 제조 방법 |
| KR20220016714A (ko) * | 2020-08-03 | 2022-02-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| US20240164101A1 (en) * | 2022-11-14 | 2024-05-16 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device and electronic system including the same |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NO314606B1 (no) * | 2001-09-03 | 2003-04-14 | Thin Film Electronics Asa | Ikke-flyktig minneinnretning |
| US8013389B2 (en) | 2008-11-06 | 2011-09-06 | Samsung Electronics Co., Ltd. | Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices |
| KR101503876B1 (ko) * | 2009-03-06 | 2015-03-20 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| JP5388600B2 (ja) * | 2009-01-22 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| KR101539699B1 (ko) * | 2009-03-19 | 2015-07-27 | 삼성전자주식회사 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법 |
| KR20110024939A (ko) * | 2009-09-03 | 2011-03-09 | 삼성전자주식회사 | 반도체 소자 |
| KR101787041B1 (ko) | 2010-11-17 | 2017-10-18 | 삼성전자주식회사 | 식각방지막이 구비된 반도체 소자 및 그 제조방법 |
| KR101825534B1 (ko) | 2011-02-07 | 2018-02-06 | 삼성전자주식회사 | 3차원 반도체 장치 |
| KR20130019644A (ko) | 2011-08-17 | 2013-02-27 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US9599688B2 (en) * | 2012-01-27 | 2017-03-21 | Vista Clara Inc. | Relaxation time estimation in surface NMR |
| KR20130127793A (ko) * | 2012-05-15 | 2013-11-25 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR101263182B1 (ko) * | 2012-06-29 | 2013-05-10 | 한양대학교 산학협력단 | 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템 |
| KR20140011872A (ko) | 2012-07-20 | 2014-01-29 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| US8614126B1 (en) | 2012-08-15 | 2013-12-24 | Sandisk Technologies Inc. | Method of making a three-dimensional memory array with etch stop |
| US8878279B2 (en) | 2012-12-12 | 2014-11-04 | Intel Corporation | Self-aligned floating gate in a vertical memory structure |
| US9105737B2 (en) | 2013-01-07 | 2015-08-11 | Micron Technology, Inc. | Semiconductor constructions |
| US8877624B2 (en) | 2013-01-10 | 2014-11-04 | Micron Technology, Inc. | Semiconductor structures |
| US9041090B2 (en) * | 2013-05-15 | 2015-05-26 | Micron Technology, Inc. | Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal |
| US11018149B2 (en) | 2014-03-27 | 2021-05-25 | Intel Corporation | Building stacked hollow channels for a three dimensional circuit device |
| US9196628B1 (en) * | 2014-05-08 | 2015-11-24 | Macronix International Co., Ltd. | 3D stacked IC device with stepped substack interlayer connectors |
-
2014
- 2014-07-11 US US14/329,644 patent/US9595531B2/en active Active
-
2015
- 2015-06-24 TW TW104120306A patent/TWI592716B/zh active
- 2015-06-26 BR BR112016028583-2A patent/BR112016028583B1/pt active IP Right Grant
- 2015-06-26 KR KR1020167034473A patent/KR102219033B1/ko active IP Right Grant
- 2015-06-26 EP EP15819584.2A patent/EP3172766A4/en active Pending
- 2015-06-26 JP JP2016570091A patent/JP6442735B2/ja active Active
- 2015-06-26 RU RU2016148254A patent/RU2661979C2/ru active
- 2015-06-26 WO PCT/US2015/037999 patent/WO2016007315A1/en active Application Filing
- 2015-06-26 CN CN201580030287.5A patent/CN106537591B/zh active Active
- 2015-06-26 DE DE112015002108.6T patent/DE112015002108B4/de active Active
-
2017
- 2017-01-27 US US15/418,618 patent/US10002767B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US9595531B2 (en) | 2017-03-14 |
| JP6442735B2 (ja) | 2018-12-26 |
| DE112015002108B4 (de) | 2020-01-02 |
| BR112016028583B1 (pt) | 2022-09-20 |
| EP3172766A4 (en) | 2018-02-28 |
| WO2016007315A1 (en) | 2016-01-14 |
| KR20170003658A (ko) | 2017-01-09 |
| DE112015002108T5 (de) | 2017-03-02 |
| CN106537591B (zh) | 2019-09-17 |
| US20170140941A1 (en) | 2017-05-18 |
| RU2016148254A3 (ru) | 2018-06-09 |
| CN106537591A (zh) | 2017-03-22 |
| TW201606388A (zh) | 2016-02-16 |
| US10002767B2 (en) | 2018-06-19 |
| US20160133640A1 (en) | 2016-05-12 |
| JP2017518643A (ja) | 2017-07-06 |
| EP3172766A1 (en) | 2017-05-31 |
| BR112016028583A2 (pt) | 2017-08-22 |
| RU2661979C2 (ru) | 2018-07-23 |
| TWI592716B (zh) | 2017-07-21 |
| KR102219033B1 (ko) | 2021-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2016148254A (ru) | Слой посадки из окиси алюминия для проводящих каналов для устройства трехмерной цепи | |
| US11856797B2 (en) | Resistive switching random access memory with asymmetric source and drain | |
| CN106876397B (zh) | 三维存储器及其形成方法 | |
| KR102461150B1 (ko) | 3차원 반도체 메모리 장치 | |
| JP6339672B2 (ja) | 金属ソースを含むメモリセルストリングを有する方法及び装置 | |
| TWI578446B (zh) | 含有並行形成的低及高電壓邏輯裝置的非揮發性記憶體陣列 | |
| US9349741B2 (en) | Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device | |
| KR101670557B1 (ko) | 고 κ 금속 게이트 논리 장치를 가진 ＦＬＡＳＨ 메모리 장치를 집적하기 위해 리세스된 살리사이드 구조 | |
| US10109641B2 (en) | Semiconductor device and method for manufacturing same | |
| US20160181266A1 (en) | Method for forming a split-gate flash memory cell device with a low power logic device | |
| US9589976B2 (en) | Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits | |
| US20160204118A1 (en) | Techniques to avoid or limit implant punch through in split gate flash memory devices | |
| KR20080010900A (ko) | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 | |
| US9590059B2 (en) | Interdigitated capacitor to integrate with flash memory | |
| US9269829B2 (en) | Split gate flash memory structure with a damage free select gate and a method of making the split gate flash memory structure | |
| JP2016514370A (ja) | オン電流およびセルピラー製造を制御する、縦型ｎａｎｄストリングのためのタングステンサリサイドゲートソース | |
| TW201511007A (zh) | Ｕ形共用體型記憶胞串 | |
| US20150372121A1 (en) | Asymmetric formation approach for a floating gate of a split gate flash memory structure | |
| US20150060979A1 (en) | Vertical memory devices and methods of manufacturing the same | |
| KR20100087812A (ko) | 반도체 메모리 소자의 제조 방법 | |
| US20160064390A1 (en) | Non-volatile memory with improved sensing window | |
| TWI651835B (zh) | 非揮發性記憶體結構及防止其產生程式化干擾的方法 | |
| US10892274B2 (en) | Three-dimensional memory devices and fabricating methods thereof | |
| JP7399990B2 (ja) | コンデンサ構造体 | |
| US20140103419A1 (en) | Non-volatile memory device and method for forming the same |