FR2746961A1 - Substrat a transistor pour un dispositif d'affichage a cristal liquide et son procede de fabrication - Google Patents

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Abstract

L'invention a pour objet un substrat à transistor pour un dispositif d'affichage à cristal liquide comprenant un substrat (111); un transistor en couche mince sur le substrat, le transistor présentant une grille (113), une source (125), un drain (127), une couche semi-conductrice (119), et une couche d'isolation de grille (157); et un film de protection (159) au-dessus du transistor en couche mince. Selon l'invention, la couche d'isolation de grille ou le film de protection est réalisé en un matériau organique comprenant au moins un matériau choisi parmi les polyimide fluoré, téflon, cytop, fluoropolyaryléther, parylène fluoré, PFCB et BCB. L'invention s'applique à tous les types de structures de transistor en couche mince. Elle permet d'obtenir des transistors en couche mince plans.

Description

SUBSTRAT A TRANSISTOR POUR UN DISPOSITIF D'AFFICHAGE A
CRISTAL LIQUIDE ET SON PROCEDE DE FABRICATION
La présente inw ention concerne un dispositif d'affichage à cristal liquide présentant un transistor en couche mince et un procédé pour fabriquer un tel dispositif, et plus particulièrement un substrat à transistor pour un dispositif d'affiche à cristal liquide (LCD) et un procédé de fabrication d'un tel substrat à transistor pour
I () un tel dispositif.
Récemment. parmi les divers dispositifs d'affichage permettant d'afficher des éléments d'image. ull dispositif d'affichage à écran plat s'est développé. du tfait de ses avantages de faible poids et de portabilité. Parmi d'autres. le développement des LCD est un domaine de recherche très actif. Ceci résulte du tfait qu'un LCD peut I 5 fournir une image de haute qualité. une résolution élevée et une vitesse de réponse
importante. qui sont nécessaires pour afficher des images animées.
Le principe d'un LCD réside dans la polarité optique et l'anisotropie d'un cristal liquide. La transmission de lumière est contrôlée en imposant une anisotropie optique à des molécules de cristal liquide: et en alignant les molécules de cristal 2) liquide dans différentes orientations. en utilisant la nature polaire des molécules de cristal liquide. Un LCD est composé de deux substrats transparents séparés par une certaine distance. Un matériau de cristal liquide est injecté dans l'espace entre les deux substrats. sur lesquels divers éléments sont formés afin de piloter le cristal liquide. En général. des éléments en couche mince tels que des transistors en couche mince sont fabriqués sur un des substrats (substrat à transistor en couche mince). En conséquence. les performances d'un LCD dépendent considérablement du procédé de
fabrication et de la structure de tels éléments en couche mince. En outre. un disposi-
tif d'affichage à cristal liquide à matrice active (AMLCD). qui a été commercialisé récemment. présente diverses fluctuations de performance dépendant du procédé de
() fabrication. et de la structure du transistor en couche mince et d'autres éléments cor-
rélés. Les détails d'un dispositif d'affichage à cristal liquide à matrice active sont
maintenant décrits.
Tout d'abord. en référence à la figure 1. on décrit la structure d'un AMLCD classique. Des pixels rectangulaires. dont chacun représente un point d'information d'image. sont disposés de sorte à tformer une matrice. Des lignes de bus de grille 15 et des lignes de bus de signal 25 sont arrangées et en colonnes et en rangées qui définissent la matrice. A l'intersection d'une ligne de bus de grille et d'une ligne de bus de signal. un élément de commutation est forme. En général. on utilise comme élément de commutation un transistor en couche mince (TFT). L'électrode de source 23 du TFT est reliée à la ligne de bus de signal 25 (ligne de bus de source ou ligne de bus de donnée) et l'électrode de grille 13 du transistor en couche du TFT est reliée à la ligne de bus de grille 15. Une électrode de pixel 31 et une électrode commune sont formées au niveau de chaque pixel pour appliquer un champ électrique au cristal liquide. L'électrode de pixel 31 est reliée à l'électrode de drain 27 du TFT. En
conséquence. lorsque le TFT est rendu passant en appliquant des tensions appro-
priées aux lignes de bus de grille et de signal. la tension de signal est appliquée à l'électrode de pixel 31. Cette tension crée uln champ électrique entre l'électrode de pixel 31 et l'électrode commune. Ainsi, le champ électrique force les molécules de cristal liquide à s'aligner dans une certaine orientation qui dépend de la direction du champ. En conséquence. la transmission de la lumière peut être contrôlée par une
commande artificielle de l'orientation des molécules de cristal liquide. Ces caracté-
ristiques du cristal liquide sont utilisées pour alfficher des informations d'image.
I 5 On va décrire maintenant un procédé de fabrication d'un AMLCD classique.
Deux substrats transparents sont préparés pour construire le LCD. En général. les
substrats sont réalisés à partir d'un verre non alcalin ou de verre à base de soude.
Différents traitements sont appliqués sur les deux substrats. Sur le premier substrat
(plaque supérieure), une couche de filtre supérieure, une matrice noire, des élec-
trodes communes et des lignes de bus sont formées. Sur le second substrat (plaque inférieure), des éléments de commutation tels que des TFT (transistor en couche
mince), des électrodes de pixel et des bus de ligne sont tformés.
La présente invention concerne tout particulièrement le second substrat AMLCD. sur lequel des TFT sont formés. En conséquence. on décrira maintenant
des méthodes classiques de lfabrication du second substrat.
Il existe différents AMLCD en fonction du procédé de fabrication de la struc-
ture. Les ALNICD peuvent être classés selon la structure du TFT. Les structures
typiques de TFT pour un LCD sont illustrées sur les figures 2A à 5G.
Les figures 2A à 2F. prises en coupe le long de la ligne I-I de la figure 1.
*0 montrent un TFT à empilement inverse, qui utilise du silicium amorphe (a-Si) comme couche semi-conductrice. Le procédé de fabrication d'un TFT à empilement inverse est le suivant. Un premier métal. tel que Ti. Cr. Ta. AI. Ti-Mo. Mo-Ta ou AI-Ta est déposé sur uin substrat de verre 11 (sur une épaisseur de 1000 à 2000 Angstroems). Le métal est structuré de sorte à former une ligne de bus de grille 15 et
une électrode de grille 13 (figuire 2A). à la suite de quoi on dépose sur toute la sur-
face du nitrure de silicium (SiNX) de sorte à former une couche d'isolation de grille 17 (figure 2B). Une couche mince d'un matériau semi-conducteur amorphe tel que du silicium amorphe. et une couche mince d'un matériau semi-conducteur dopé aux
impuretés, tel que du silicium amorphe dopé n+ sont ensuite successivement dépo-
sés, sur des épaisseurs respectives de 1500 à 2000 Angstroems et de 300 à 500 Angstroems. sur le film d'isolation de grille 17. Ces couches sont structurées de sorte à former une couche semi-conductrice 19 et une couche semi-conductrice dopée aux impuretés 21. comme représenté sur la figure 2B. Ensuite. un second métal. tel que Cr. Mo. Ti ou Cr-AI est déposé en une couche de 1000 à 2000 Angstroems. et il est structuré de sorte à former une ligne de bus de signal 25. une électrode de source 23 et une électrode de drain 27. La portion exposée de la couche semi- conductrice dopée aux impuretés 21 est enlevée en utilisant les électrodes de source et de drain 1) comme masque. A cet instant. la couche semi-conductrice dopée aux impuretés 21 réalise un contact ohmique avec l'électrode de source 23 et l'électrode de drain 27 (voir figure 2C). Ensuite. on dépose du nitrure de silicium (SiNx) de sorte à former un filmn de protection 29 qui protège le IFT tformé sous le film et qui fournit une isolation électrique des cristaux liquides par rapport au TFT. Ensuite. on forme un I 5 trou de contact dans le film de protection 29 au-dessus de l'électrode de drain 27, de sorte à connecter l'électrode de drain 27 à une électrode de pixel, comme représenté sur la figure 2D. Une couche conductrice d'oxyde d'étain et d'indium (ITO) de 500 à
1000 Angstroems d'épaisseur est déposée et structurée de sorte à former une élec-
trode de pixel 31. comme représenté sur la figure 2E. Ceci termine la fabrication du
TFT à empilement inverse.
Lorsque l'on enlève la couche semi-conductrice dopée aux impuretés 21 dispo-
sée entre l'électrode de source et l'électrode de drain. on peut former une couche de nitrure de silicium servant de moyen d'arrêt d'attaque 35. afin d'empêcher une attaque excessive de la Couche semi-conductrice 19. comme représenté sur la figure
2F.
Les figures 3A à 3D montrent un TFT à empilement. qui utilise du silicium amorphe (a-Si) comme couche semi-conductrice. La structure est l'inverse de la structure de TFT à empilement inverse décrite plus haut. Le procédé de fabrication d'une structure de TFT à empilement est le suivant. Un premier métal et un matériau semi-conducteur dopé aux impuretés sont déposés sur un substrat de verre 11. Ils sont structurés de façon à former une ligne de bus de signal 25, une électrode de source 23. une électrode de drain 27. et une couche semi-conductrice dopée aux impuretés 21. comme représenté sur la figure 3A. Ensuite, un matériau de silicium
amorphe, un matériau isolant tel que SiNx ou SiO2. et uin second métal sont succes-
sivement déposes sur l'ensemble du substrat. v compris la couche semiconductrice dopée aux impuretés. et sont structurés en même temps de sorte à former une couche semi-conductrice 19. une couche d'isolation de grille 17. une ligne de bus de grille (nIon reprdsentée sur le dessin) et une électrode de grille 13. La portion exposée de la
couche semi-conductrice dopée aux impuretés 21 est ensuite enlevée comme repré-
senté sur la figure 3B. Dans ce cas, la couche semi-conductrice dopée aux impuretés
21 assure un contact ohmique avec l'électrode de source 23 et l'électrode de drain 27.
Ensuite, une couche de protection 29 est formée sur toute la surface (figure 3C). Un trou de contact est formé dans la couche de protection 29 au-dessus de l'électrode de drain 27. Enfin, une électrode de pixel 31 est formée et reliée à l'électrode de drain 27 par l'intermédiaire du trou de contact (figure 3D). Ceci termine la fabrication du
TFT à empilement.
Les figures 4A à 4D montrent un TFT coplanaire qui utilise un matériau semi-
conducteur intrinsèque tel que du silicium polycristallin comme couche semi-
conductrice. Le procédé de fabrication d'un TFT coplanaire est le suivant. Un matériau semi-conducteur polycristallin tel que du silicium polycristallin, et un matériau semi-conducteur polycristallin dopé aux impuretés sont successivement déposés sur un substrat de verre transparent 11 et sont structurés de sorte à former une couche semi- conductrice 19 et une couche semi-conductrice dopée aux impuretés 21, comme représenté sur la figure 4A. Ensuite, un premier métal tel que AI ou un alliage d'aluminium est déposé et structuré de sorte à former une ligne de bus de signal 25, une électrode de source 23 et une électrode de drain 27. La portion exposée de la couche semi-conductrice dopée aux impuretés 21 disposée entre les électrodes de source et de drain est ensuite enlevée (figure 4B). Dans ce cas, la couche semi-conductrice dopée aux impuretés 21 assure un contact ohmique avec les électrodes de drain et de source. Ensuite, de l'oxyde de silicium (SiO2) est déposé et structuré de sorte à former une couche d'isolation de grille 17. Ensuite, un second métal tel que Cr est déposé et structuré de sorte à former une ligne de bus de grille et une électrode de grille 13. Ensuite, de l'oxyde de silicium (SiO2) est déposé de sorte à former un film de protection 29, comme représenté sur la figure 4C. Un trou de
contact est formé dans le film de protection 29 au-dessus de l'électrode de drain 27.
Enfin, une électrode de pixel 31 est formée en déposant et structurant de l'ITO, et est
reliée à l'électrode de drain 27 par l'intermédiaire du trou de contact (figure 4D).
Ceci termine la fabrication du TFT coplanaire.
Les figures SA à 5G montrent un TFT auto-aligné coplanaire. Le procédé de fabrication d'un TFT auto-aligné est le suivant. Une couche semiconductrice 19 est
formée sur un substrat transparent 11 en déposant et en structurant un matériau semi-
conducteur intrinsèque polycristallin. Il existe trois méthodes permettant de former un matériau semi-conducteur polycristallin. Tout d'abord. du silicium polycristallin est formé en déposant du silicium amorphe, et en assurant un recuit par laser. Par ailleurs, du silicium polycristallin peut être formé en déposant du silicium amorphe et en assurant un recuit thermique. Enfin, un matériau de silicium polycristallin peut être directement déposé. Apres avoir formé la couche semi-conductrice 19, on dépose successivement de l'oxyde de silicium et un premier métal, et on structure ces couches de sorte à former une couche d'isolation de grille 17, une électrode de grille 13 et une ligne de bus de grille (non représentée sur les dessins) comme représenté sur la figure 5B. A cet instant, l'électrode de grille 13 et la couche d'isolation de grille 17 doivent être formées sensiblement au centre de la couche semi-conductrice
19. Commne représenté sur la figure 5C. les portions de bord de la couche semi-
conductrice 19 sont transformées en première couche semi-conductrice dopée aux impuretés 21 en injectant des ions d'impuretés dans la couche semi-conductrice 19 et en utilisant l'électrode de grille 13 comme masque (concentration du dopant de 1014 à 1015 cm-3). Ensuite. on dépose un agent photosensible de sorte à recouvrir une
portion désirée de la première couche semi-conductrice dopée aux impuretés 21.
Ensuite, comme représenté sur la figure D, on forme une seconde couche semi-
conductrice dopée aux impuretés 21' en injectant des ions d'impuretés (concentration de dopant de 1016 à 1018 cm-3). La première couche semiconductrice dopée aux impuretés 21 est une partie de drain légèrement dopée (LDD) avec des ions
d'impurcs présentant une densité inférieure à celle de la seconde couche semi-
conductrice dopée aux impuretés 21'.
Dans ce cas, on peut omettre l'étape d'injection des impuretés décrite en réfé-
rence à la figure 5C. Dans ce cas, l'agent photosensible est revêtu de sorte à recouvrir
une parti de la couche semi-conductrice 19, et on forme une couche semiconduc-
trice dopée aux impuretés 21' en injectant des ions d'impuretés (concentration en dopant de 1016 à 1018 cm-3). La partie recouverte par l'agent photosensible devient
une partiç décalée ne présentant aucun ion injecté.
Ensuite. un premier film de protection 29 est formé en déposant de l'oxyde de silicium sur toute la surface, comme représenté sur la figure 5E. Des premiers trous de contact sont formés dans le film de protection 29. Un second métal est déposé et structur de sorte à former une ligne de bus de signal 25, une électrode de source 23 et une éectrode de drain 27, qui sont reliées à la couche semi-conductrice dopée aux impuret 21' par l'intermédiaire des trous de contact. Ensuite, on dépose de l'oxyde d'étain et de l'indium, et on le structure de sorte à former une électrode de pixel 31
reliée à l'électrode de drain 27 comme représenté sur la figure 5F. De façon alterna-
tive, on peut déposer un second film de protection 33 recouvrant les électrodes de source et de drain sur toute la surface, après avoir déposé et structuré le second
métal, puis on forme un second trou de contact et l'électrode de pixel (figure 5G).
Les AMLCD classiques décrits ci-dessus présentent les inconvénients suivants.
Premièremuent. comme représenté sur la figure 6, une surface formant une marche apparaît du fait de la structure multicouches du transistor en couche mince, et des lignes de bus. La figure montre la structure dans laquelle la couche d'isolation de grille 17 est déposée sur la ligne de bus de grille 15, et dans laquelle la ligne de bus
de signal 25 est formée de sorte à croiser la ligne de bus de grille. Ceci peut provo-
quer des déconnexions de ligne et des courts-circuits à l'intersection entre la ligne de bus de signal et la ligne de bus de grille. Deuxièmement, des condensateurs parasi- tiques de haute capacité sont créés lorsqu'une électrode de pixel recouvre l'une des lignes de bus, du fait que des films inorganiques tels que SiNx ou SiOx présentent une constante diélectrique relative relativement élevée. En conséquence, une électrode de pixel est formée de sorte à présenter une distance prédéterminée entre l'électrode de pixel et les lignes de bus, comme représenté sur la figure 1. Dans ce cas, du fait que la lumière rétrodiffusée qui traverse cet espace n'est pas désirée, on forme une matrice noire qui bloque la lumière rétro-diffusée en recouvrant l'espace entre la ligne de bus et l'électrode de pixel. Cette structure présente toutefois un taux d'ouverture insuffisant. Troisièmement, après avoir revêtu un film d'alignement pour cristal liquide, il est nécessaire de prévoir un traitement de frottement pour imposer un angle de préinclinaison dans la couche d'alignement, qui détermine l'orientation initiale du cristal liquide. Le traitement de frottement, toutefois, ne fonctionne pas correctement sur une surface présentant des marches importantes, et un phénomène de domaine est provoqué, ce qui conduit à des conditions d'orientation différentes de
celles qui sont prévues, et ceci réduit la qualité du LCD.
La meilleure solution, ou tout au moins une bonne solution à ces problèmes, est de lisser le profil de marche dû à la structure multicouches. L'utilisation d'un matériau présentant des propriétés de planarisation élevées comme couche d'isolant de grille et/ou comme film de protection permet d'atteindre cet objectif. Des exemples de tels matériaux présentant des propriétés de planarisation élevée sont
décrits dans les brevets japonais 4-163 528, 63-289 265, 4-68 318 et 63279 228.
Ces brevets utilisent du polyimide ou des résines acryliques comme film de
protection afin d'obtenir une surface lisse au-dessus du transistor en couche mince.
Toutefois, du fait que les propriétés d'adhésion entre les résines et l'ITO (formant l'électrode de pixel) sont moyennes, il est nécessaire de former une fine couche intermédiaire d'un matériau inorganique avant de déposer l'ITO, pour empêcher que l'ITO ne se détache lorsqu'il est structuré. En outre, la température de traitement maximale de ces matériaux, qui est de l'ordre de 350 à 400 C, est trop élevée pour le film de protection d'un transistor en couche mince. En général, lorsque la température de traitement de l'isolant ou du film de protection est supérieure à 250 C, les caractéristiques du TFT peuvent être affectées par la température. En outre, la constante diélectrique relative du polyimide est de 3,4 à 3,8, ce qui est similaire à celle du SiNX qui est de 3,5. En conséquence, la capacité parasite n'est
pas suffisamment réduite.
Il est évident que les problèmes associés à la surface présentant des marches peuvent être résolus par l'utilisation d'un matériau qui présente une surface lisse lorsqu'il est appliqué sous forme de couche de protection ou de couche d'isolation.
Toutefois, il est très difficile de sélectionner un tel matériau, en prenant en considé-
ration les différentes conditions et les différents environnements dans les LCD. Les conditions suivantes peuvent être appliquées pour un matériau utilisé en tant que
couche d'isolation ou couche de protection.
Premièrement, le matériau devra présenter une constante diélectrique relative faible lorsqu'il est utilisé comme isolant électrique, comme par exemple comme isolant de grille, afin d'empêcher les erreurs dans le fonctionnement du TFT du fait de capacité parasite. Les constantes diélectriques de SiNX et de SiO2, en utilisation classique, sont respectivement d'environ 7 et 4. Deuxièmement, le matériau devra présenter des propriétés d'isolation supérieures: une résistivité intrinsèque importante. Troisièmement, lorsqu'il est utilisé comme film de protection, le matériau devra présenter de bonnes propriétés d'adhésion à l'ITO qui est déposé sur
le film de protection pour former l'électrode de pixel.
En conséquence, la présente invention concerne un dispositif d'affichage à
cristaux liquides et un procédé de fabrication d'un tel dispositif qui pallie sensible-
ment un ou plusieurs des problèmes dus aux limitations et aux inconvénients de l'art antérieur. Un objet de la présente invention est de fournir un LCD présentant un substrat de transistor en couche mince dont la surface ne présente pas un profil avec des
marches du fait d'une structure multicouches.
Un autre objet de la présente invention est de fournir un LCD qui présente une
capacité parasite plus faible.
Un autre objet de la présente invention est de fournir un LCD qui ne présente pas de problèmes tels que la présence de pièges à électrons et une adhésion faible à
l'interface entre la couche isolante et une couche semi-conductrice.
Encore un objet de la présente invention est de fournir un LCD présentant un
taux d'ouverture plus important.
L'invention propose un substrat à transistor pour un dispositif d'affichage à cristal liquide, comprenant: - un substrat; - un transistor sur le substrat, ledit transistor présentant une grille, une source, un drain, une couche semi-conductrice, et une couche d'isolation de grille; et
- un film de protection au-dessus du transistor.
cractérisé en ce que la couche d'isolation de grille, le film de protection ou les deux comprend au moins l'un des matériaux suivants: polyimide fluoré, téflon,
cytop, fluoropolyaryléther, parylène fluoré, PFCB et BCB.
La couche d'isolation de grille comprend de préférence au moins l'un des matériaux suivants: polyimide fluoré, téflon, cytop, fluoropolyaryléther, parylène
fluoré, PFCB et BCB.
Le film de protection comprend avantageusement au moins l'un des matériaux suivants: polyimide fluoré, téflon, cytop, fluoropolyaryléther, parylène fluoré,
PFCB et BCB.
Le substrat à transistor peut en outre comprendre: - une ligne de bus de grille reliée à la grille du transistor; - une ligne de bus de signal reliée à la source ou au drain du transistor; et - une électrode de pixel au-dessus du film de protection, l'électrode de pixel étant reliée au drain ou à la source du transistor, et tre caractérisé en ce qu'au moins une ligne parmi la ligne de bus de grille et la ligne de bus de signal est disposée sous le film de protection, et ien ce que l'électrode de pixel recouvre au moins une portion d'une ligne parmi la ligne de bus de grille et la ligne de bus de signal située en dessous du film
de protection.
Le substrat peut aussi comprendre une couche intermédiaire entre le film de protection et le transistor, et/ou une couche intermédiaire entre le film de protection
et l'électrode de pixel.
On peut aussi prévoirque le substrat présente: - une ligne de bus de grille reliée à la grille du transistor; - une ligne de bus de signal reliée à la source ou au drain du transistor; et - une électrode de pixel reliée au drain ou à la source du transistor, et est caractérisé en ce que l'électrode de pixel recouvre au moins une partie de
la ligne de bus de grille ou de la ligne de bus de signal.
Le substrat à transistor peut encore comprendre une couche intermédiaire entre
la couche d'isolation de grille et la couche semi-conductrice.
La couche intermédiaire comprend de préférence un matériau inorganique, de
préférence du SiO2 ou du SiNx.
L'invention propose aussi un procédé de fabrication d'un substrat à transistor pour un dispositif d'affichage à cristal liquide, le procédé comprenant les étapes de: - formation d'un transistor au-dessus d'un substrat, le transistor présentant une grille, une source, un drain, une couche semi-conductrice. et une couche d'isolation de grille; et
- formation d'un film de protection au-dessus du transistor.
caractérise en ce que la couche d'isolation de grille, le film de protection ou les deux comprend au moins un matériau choisi parmi les polyimide fluoré, téflon, cytop,
fluoropolyaryléther, parylène fluoré, PFCB et BCB.
La couche d'isolation de grille comprend de préférence au moins l'un des matériaux suivants: polyimide fluoré, téflon, cytop, fluoropolyaryléther, parylène
fluoré, PFCB et BCB.
Le film de protection comprend avantageusement au moins l'un des matériaux suivants: polyimide fluoré, téflon, cytop, fluoropolyaryléther, parylène fluoré,
PFCB et BCB.
Le procédé peut comprendre en outre les étapes de: - formation d'un ligne de bus de grille reliée à la grille du transistor; - formation d'une ligne de bus de signal reliée à la source ou au drain du transistor; et formation d'une électrode de pixel au-dessus du film de protection, l'électrode de pixel étant reliée au drain ou à la source du transistor, et être caractérisé en ce qu'au moins une ligne parmi la ligne de bus de grille et la ligne de bus de signal est formée sous le film de protection et en ce que l'électrode de pixel recouvre au moins une portion de l'une parmi la ligne de bus de grille et la
ligne de bus de signal située en dessous du film de protection.
Le procédé peut aussi comprendre une étape de formation d'une couche intermédiaire entre le film de protection et le transistor, et/ou une étape de formation
d'une couche intermédiaire au-dessus du film de protection.
Le procédé peut encore comprendre les étapes de: - formation d'un ligne de bus de grille reliée à la grille du transistor, - formation d'une ligne de bus de signal reliée à la source ou au drain du transistor; et - formation d'une électrode de pixel reliée au drain ou à la source du transistor, et être caractérisé en ce que l'électrode de pixel recouvre au moins une portion
de l'une parmi la ligne de bus de grille et de la ligne de bus de signal.
Le procédé peut aussi comprendre l'étape de formation d'une couche
intermédiaire entre la couche d'isolation de grille et la couche semiconductrice.
Cette couche intermédiaire comprend avantageusement un matériau
inorganique, de préférence du SiO2 ou du SiNx.
D'antres avantages et caractéristiques de l'invention seront apparents dans la
description qui suit, et apparaîtront soit de la description, soit de la mise en oeuvre
de l'invention. Ces objectifs et d'autres avantages de l'invention seront réalisés et
atteints par la structure particulière décrite dans la description et les revendications
annexés ainsi que les dessins joints.
Les dessins joints, qui sont destinés à fournir une meilleure compréhension de
l'invention et sont incorporés et constituent une partie de la description illustrent les
modes de réalisation de l'invention et servent, en conjonction avec la description, à
expliquer les principes de l'invention.
Sur ces dessins:
- la figure 1 est une vue en plan d'un dispositif d'affichage à cristal liquide clas-
sique; - les figures 2A à 2F sont des vues en coupe transversale d'un transistor en couche mince du type à empilement inverse pour un dispositif d'affichage à cristal liquide classique, en coupe le long de la ligne I-I de la figure I; - les figures 3A à 3D sont des vues en coupe transversale d'un transistor en couche mince du type à empilement pour un dispositif d'affichage à cristal liquide classique. en coupe le long de la ligne I-I de la figure I; - les figures 4A à 4D sont des vues en coupe transversale d'un transistor en couche mince du type coplanaire pour un dispositif d'affichage à cristal liquide classique, en coupe le long de la ligne I-I de la figure I; - les figures 5A à 5G sont des vues en coupe transversale d'un transistor en couche mince du type à auto-alignement pour undispositif d'affichage à cristal liquide classique. en coupe le long de la ligne I-I de la figure 1; - la figure 6 est une vue en perspective montant une structure multicouche formé de couches minces pour un dispositif d'affichage à cristal liquide classique; - les figures 7A et 7B montrent les caractéristiques courant/tension d'un transistor en couche mince dans un dispositif d'affichage à cristal liquide présentant un matériau organique; - la figure 8 est une vue en perspective montrant une structure multicouche de couches minces pour un dispositif d'affichage à cristal liquide utilisant un matériau organique selon la présente invention; - la figure 9 est une vue de dessus d'un dispositif d'affichage à cristal liquide selon la présente invention; - les figures 1OA à 1OG sont des vues en coupe transversale d'un dispositif d'affichage à cristal liquide utilisant un transistor du type à empilement inverse selon un premier mode de réalisation de la présente invention, en coupe le long de la ligne II-II de la figure 9; - les figures 1 A à 11F sont des vues en coupe transversale d'un dispositif d'affichage à cristal liquide utilisant un transistor du type à empilement selon un second mode de réalisation de la présente invention, en coupe le long de la ligne II-II de la figure 9; les figures 12A à 12F sont des vues en coupe transversale d'un dispositif d'affichage à cristal liquide utilisant un transistor du type coplanaire selon un troisième mode de réalisation de la présente invention, en coupe le long de la ligne II-II de la figure 9; - les figures 13A à 13G sont des vues en coupe transversale d'un dispositif
d'affichage à cristal liquide utilisant un transistor du type coplanaire à auto-
alignement selon un quatrième mode de réalisation de la présente invention, en coupe le long de la ligne II-II de la figure 9; - les figures 14A à 14G sont des vues en coupe transversale de divers transistors
en couche mince pour un dispositif d'affichage à cristal liquide selon un cin-
qume mode de réalisation de la présente invention; - les figures S15A à 15E sont des vues en coupe transversale de divers transistors en couche mince pour un dispositif d'affichage à cristal liquide utilisant une
couche organique entre la couche de protection constituée par la couche orga-
nique et l'électrode de pixel, selon un sixième mode de réalisation de la pré-
sente invention; - les figures 16A à 16G sont des vues en coupe transversale de divers transistors en couche mince pour un dispositif d'affichage à cristal liquide utilisant une première couche inorganique entre la couche de protection constituée d'un matériau organique et l'électrode de pixel, et une seconde couche inorganique entre les couches semi-conductrices et organique selon un sixième mode de réalisation de la présente invention; - les figures 17A à 17D montrent des vues en coupe transversale représentant les structures de divers transistors en couche mince selon un septième mode de réalisation de la présente invention; les figures 18A à 18D montrent des vues en coupe transversale représentant les structures de divers transistors en couche mince selon un septième mode de réalisation de la présente invention, dans lequel une couche inorganique est formée entre une couche semi-conductrice et une couche d'isolation de grille; - les figures 19A à 19F montrent des vues en coupe transversale représentant les structures de divers transistors en couche mince selon un huitième mode de réalisation de la présente invention; les figures 20A à 20E montrent des vues en coupe transversale représentant les st ures de divers transistors en couche mince selon un huitième mode de réalisation de la présente invention, dans lequel une couche inorganique est formée entre l'électrode de pixel et la couche de protection; et - les figures 21A et 21B sont des vues en coupe transversale représentant les
structures de divers transistors en couche mince, tout particulièrement à struc-
turc à empilement inverse selon un huitième mode de réalisation de la présente invention. Avant de discuter en détail des modes de réalisation préférés de la présente
invention, on discute de diverses informations concernant les matériaux organiques.
Cette invention utilise un matériau organique présentant des propriétés de planarisation élevées, qui satisfont les conditions mentionnées plus haut. Toutefois, de nouveaux problèmes pourraient se produire lorsqu'on utilise une matière orga-
nique comme film d'isolation. et comme film de protection dans un LCD. Ces pro-
blèmes sont les suivants.
La technologie relative à la fabrication d'un TFT est d'une importance extrême
et d'une complexité extrême lorsque l'on désire fabriquer un LCD qui utilise un tran-
sistor en couche mince comme élément de commutation. En particulier, les perfor-
mances d'un élément de commutation dépendent du choix des matériaux du transis-
tor en couche mince. Lorsqu'un nouveau matériau de transistor en couche mince est essayé, il est difficile de prévoir les performances du transistor en couche mince qui en résultent. Lorsqu'un matériau organique comme dans la présente invention est utilisé comme couche d'isolation de grille ou comme film de protection, le matériau organique vient en contact avec un matériau semi-conducteur dans lequel est formée la couche de canal du transistor en couche mince. Dans ce cas, un problème non attendu peut se produire. Classiquement, on utilise pour la formation d'un film d'isolation ou d'une couche semi-conductrice un traitement de dépôt chimique en phase vapeur (CVD). La réaction chimique dans la chambre de dépôt chimique en phase vapeur pour la formation du SiO2 comme couche d'isolation de grille est la suivante: SiH4 + 2N20 = SiO2 + 2N2 + 2H2 Et la réaction chimique dans la chambre de dépôt chimique en phase vapeur
pour la formation de Si3N4. qui est principalement utilisé comme film de protection.
est la suivante: 3SiH4 + 4NH3 = Si3N4 + 12H2 Enfin, la réaction chimique pour la formation de silicium est la suivante: SiH4 = Si + 2H2 Lorsque l'on forme sur une couche semi conductrice en silicium un film isolant
ou un film de protection qui comprend du silicium, le film isolant ou le film de pro-
tection est formé par un traitement de dépôt chimique en phase vapeur similaire à celui permettant la formation de la couche semi-conductrice. De la sorte, des liaisons
chimiques sont créées à l'interface entre le film et la couche semiconductrice en sili-
cium. Toutefois. un matériau organique, qui est déposé par centrifugation sur la sur-
face du semi-conducteur en silicium ne fournit pas de liaison chimique à l'interface.
Ceci provoque les deux problèmes suivants.
Le premier problème est le détachement du film organique de la couche semi-
conductrice. Le deuxième problème est un phénomène d'emprisonnement de charge.
Des pièges pour charges électriques sont créés à l'interface, ce qui provoque des instabilités dans les caractéristiques du transistor en couche mince. En général, il est désirable que les porteurs de charges soient des électrons de charge négative plutôt que des trous de charge positive, du fait qu'un TFT pour LCD nécessite un temps de
réponse faible. En conséquence, on utilise pour la couche de canal un semi-
conducteur de type-p ou intrinsèque, et on utilise un semi-conducteur de type-n comme dopant pour les électrodes de drain ou de source. Lorsqu'on applique une tension positive à la grille, les électrons sont induits dans la couche semi-conductrice voisine de la couche d'isolation de grille et forment un canal de type-n. Ensuite, des électrons de l'électrode de source peuvent se déplacer vers l'électrode de drain par
l'intermédiaire de la couche de canal. Dans ce cas, le courant sourcedrain est déter-
miné par la tension de grille. Au contraire, lorsqu'on utilise un matériau organique pour la couche d'isolation de grille, il y a des pièges à électrons sur la surface de la couche semi-conductrice du fait des radicaux de liaison libres entre le matériau organique et le matériau semi-conducteur. Ceci provoque l'emprisonnement de l'électron dans les pièges à électrons, lorsqu'un canal de type-n est formé. Ces électrons restent à la surface de la couche semi-conductrice même lorsque la tension appliquée est mise à zéro et que le TFT est dans l'état bloqué. Ainsi, lorsque le TFT est rendu passant de nouveau, le TFT redevient passant même à une tension appliquée relativement faible du fait des électrons piégés. De la sorte, la courbe des caractéristiques passantes du TFT se déplace dans la direction des tensions de grille négatives (figures 7A et 7B). Pour éliminer ces problèmes. il est nécessaire de prévoir un certain traitement à l'interface entre le matériau organique et le matériau semi-conducteur. Il est maintenant fait référence en détail au mode de réalisation préféré de la
présente invention, dont des exemples sont illustrés dans les dessins joints.
Dans la présente invention, on choisit pour la couche d'isolation de grille et/ou
pour le film de protection un matériau organique dérivé de benzocyclobutène (BCB).
Le benzocyclobutène présente des propriétés meilleures que celles des polyimides,
comme représenté sur le tableau 1.
Tableau 1
Comparaison des diverses propriétés du BCB et du polyimide Proprietés BCB Polvimide Constante diélectrique relative 2,7 3,4 - 3,8 Résistivité intrinsèque (f.cm) 1019 1015 Proportion d'eau (%o) 0,25 1,7 Température de traitement ( C) 200 - 250 350 - 400 Compatibilité avec l'ITOBonne Mauvaise Un matériau organique dérivé de PFCB peut être aussi utilisé pour un LCD, et présente des propriétés de constante diélectrique relative supérieures, d'environ 2,3 à 2,4, et un degré de planarisation supérieur à 90 %. Un matériau organique tel que du polyimide fluoré, du téflon, du cytop, du fluoropolyaryléther, ou du parylène fluoré, qui présentent tous une constante diélectrique relative inférieure à 3, peut aussi être
utilisé pour la fabrication d'un LCD.
Le tableau 2 montre les constantes diélectriques spécifiques de ces matériaux.
Tableau 2
Constante diélectrique relative des matériaux organiques utilisés pour un LCD selon l'invention Matéiau Constante Structure o eaiM diélectrique Polyimide CF3 CF3 fluore 2,7 - -R: C' /CD I IXco-- N_
CF3 CF3
f CF2-CF2- CF-CF-
Téflon 2,1-1,9 O-C- 0 /- \
CF3 - CF3
Cytop 2,1
Cyto-p 2,1 CF2-CF CF- (CF2),--
! \(CF2) y/ i 1 -b C__ i C 1C- À 01==0i-Si- O-Si BCB 2, 7 ou l Me- Me Me Me
Fluoro-
polyaryl- 2,6 + éther FF F F uoré 2,4 --CF2 CF2- r fluoré 2,4 tL CF2 <0 F Premier mode de réalisation préféré
En se référant maintenant aux figures 1OA à 10G, un premier mode de réalisa-
tion selon la présente invention va maintenant être décrit. Un premier métal, tel que Cr, Ti, AI, Ti-Mo, Mo-Ta ou AI-TA est déposé sur un substrat de verre transparent 111, sur une épaisseur de 1000 à 2000 Angstroems). Le film est structuré de sorte à former une ligne de bus de grille et une électrode de grille 113, comme représenté sur la figure 1OA. Ensuite, toute la surface est revêtue d'un matériau organique tel que du polyimide fluoré, du téflon, du cytop, du fluoropolyaryléther, du parylène fluoré, du PFCB ou du BCB, de sorte à former une couche d'isolation de grille 157,
dune épaisseur d'environ 4000 Angstroems.
Dans ce cas, l'épaisseur du film organique sur l'électrode de grille 113 est
d'environ 2000 Angstroems, mais l'épaisseur sur le substrat est d'environ 4000 Ang-
stroems, comme représenté sur la figure 1OB. Il en résulte que le film organique pré-
sente une surface fixe. Ainsi, les problèmes de déconnexion de ligne et/ou de court-
circuit, qui apparaissent lors du dépôt d'un film en couche mince sur une surface irrégulière peuvent être évités par le procédé de revêtement organique de la présente invention. En outre, même si la couche d'isolation de grille au-dessus de l'électrode de grille est relativement fine, la couche d'isolation organique présente des capacités isolantes suffisantes. Ceci résulte du fait que la résistivité du matériau organique est supérieure à celle des matériaux inorganiques classiquement utilisés pour la couche d'isolation de grille. Par ailleurs, le transistor en couche mince ne peut fonctionner efficacement si la constante diélectrique relative de la couche d'isolation de grille est tellement faible que l'effet de champ du transistor en couche mince ne se produise pas de façon appropriée. Toutefois, l'application du film organique plutôt qu'un film inorganique sur l'électrode de grille n'affecte pas le fonctionnement du transistor en couche mince. Ceci résulte du fait que l'épaisseur du film organique sur le transistor en couche mince est réduite de sorte à compenser la faible constante diélectrique
relative du film organique.
Ensuite, un matériau semi-conducteur amorphe, et un matériau semi-conduc-
teur dopé aux impuretés sont déposés sur la couche d'isolation de grille 157 et sont
structurées de sorte à former une couche semi-conductrice 119 et une couche semi-
conductrice dopée aux impuretés 121 (figure I OC). Ensuite, un second métal tel que
Cr, Mo, Ti, un alliage de Cr, ou un alliage d'AI, est déposé sur la couche semi-
conductrice dopée aux impuretés 121 et est structuré pour former une ligne de bus de signal 125, une électrode de source 123, et une électrode de drain 127. La portion exposée de la couche semi-conductrice dopée aux impuretés 121 est ensuite enlevée (figure 10D) en utilisant les électrodes structurées 123 et 127 comme masque. Dans ce cas, les électrodes de source et de drain assurent un contact ohmique avec la couche semi-conductrice dopée aux impuretés 121. Ensuite, un film de protection 159 est déposé sur toute la surface, comme représenté sur la figure O10E. Le film de protection est réalisé en un matériau organique tel que du polyimide fluoré, du
téflon, du cytop, du fluoropolyaryléther, du parylène fluoré, du PFCB, ou du BCB.
Un trou de contact est formé dans le film de protection au-dessus de l'électrode de drain 127. Ensuite, de l'oxyde d'étain et d'indium est déposé sur toute la surface et est structuré de sorte à former une électrode de pixel 131 qui est en contact avec
l'électrode de drain 127 à travers le trou, comme représenté sur la figure 10OF.
La figure 8 est une vue en perspective de l'intersection entre des lignes de bus de grille et de signal. Lorsque la couche d'isolation de grille 157 est déposée sur la ligne de bus de grille 115, et lorsque la ligne de bus de signal 125 est déposée sur la couche d'isolation de grille 157, le profil en marches d'escalier provoqué par la ligne de bus de grille ne se réfléchit pas sur la surface de la couche d'isolation de grille 157. Ainsi, l'électrode de pixel formée sur le film de protection ne présente pas de court-circuit, même lorsqu'elle est formée de sorte à recouvrir les lignes de bus de signal, et les lignes de bus de grille. En outre, du fait des faibles constantes diélectriques du matériau organique, le procédé n'implique pas de prévoir des
espaces ou des vides entre les électrodes de pixels et les lignes de bus ou de signal.
En conséquence, comme représenté sur la figure 9, il est possible de former une électrode de pixel plus importante que dans un procédé classique. Ceci conduit à un
taux d'ouverture amélioré. Le taux d'ouverture peut être amélioré de près de 80 %.
En conséquence, on peut obtenir un contraste de haute qualité, sans film de blocage
de lumière.
Dans la fabrication du LCD décrite plus haut, la couche semi-conductrice dopée aux impuretés est enlevée pendant le traitement d'attaque des électrodes de source et de drain. Pendant le traitement d'attaque de la couche semi-conductrice dopée amux impuretés, la couche semi-conductrice peut aussi être attaquée de façon non désirée. Une couche d'arrêt d'attaque 135 d'un matériau inorganique est formée sur la couche semiconductrice de sorte à empêcher une telle attaque excessive,
comme représenté sur la figure 10G. Ce provoque une forme avec une marche sup-
plémentaire dans la structure du transistor en couche mince. Dans ce cas. il est
avantageux d'appliquer aussi un matériau organique comme film de protection.
Deuxième mode de réalisation préféré En référence maintenant aux figures 1 1A à 1 IF, on décrit un second mode de réalisation préféré de la présente invention. Un métal, tel que Cr, Mo. Ti, un alliage de Cr ou un alliage d'AI est déposé sur un substrat de verre transparent 111, puis on dépose un matériau semi-conducteur amorphe dopé aux impuretés. Les deux films résultants sont structurés ensemble de sorte à former une ligne de bus de signal 125,
une électrode de source 123, une électrode de drain 127, et une couche semi-
* conductrice dopée aux impuretés 121, comme représenté sur la figure 11A. Dans ce cas, la couche semi-conductrice dopée aux impuretés 121 assure un contact ohmique avec les électrodes de drain et de source. Ensuite, un semi-conducteur est déposé et structuré de sorte à former une couche semi-conductrice 119. Les parties exposées de la couche semi- conductrice dopée aux impuretés 121 qui ne sont pas recouvertes par la couche semi-conductrice 119 sont aussi enlevées comme représenté sur la figure lIB. Ensuite, un matériau organique tel que du polyimide fluoré, du téflon, du cytop, du fluoropolyaryléther, du parylène fluoré, du PFCB ou du BCB, est revêtu
sur toute la surface de sorte à former une couche d'isolation de grille 157.
L'utilisation d'un matériau organique présentant des propriétés de planarisation élevées résulte en une surface lisse sur la couche d'isolation, comme représenté sur la
figure 1 IC.
Ensuite, un second métal tel que Cr, Ti, Ta, AI, Ti-Mo, Mo-Ta ou un alliage
d'AI est déposé sur la couche d'isolation de grille 157 et est structuré de sorte à for-
mer une ligne de bus de grille et une électrode de grille 113 comme représenté sur la figure 1 ID. Un matériau organique tel que du polyimide fluoré, du téflon, du cytop, du fiuoropolyaryléther, du parylène fluoré, du PFCB ou du BCB, est revêtu sur toute la surface de sorte à former une film de protection 159, comme représenté sur la figure I IE. Un trou de contact est formé dans les couches de protection et d'isolation au-dessus de l'électrode de drain 127. Ensuite, de l'oxyde d'étain et d'indium est déposé et structuré de sorte à former une électrode de pixel 131 comme représenté
sur la figure 11F.
Troisième mode de réalisation préféré En référence maintenant aux figures 12A à 12F, on décrit un troisième mode
de réalisation préféré de la présente invention. Un semi-conducteur intrinsèque poly-
cristallin est déposé sur un substrat transparent 111, et on dépose ensuite un matériau semi-conducteur dopé aux impuretés. Les deux films résultants sont structurés
ensemble pour former une couche semi-conductrice 119, et une couche semi-
conductrice dopée aux impuretés 121, comme représenté sur la figure 12A. Ensuite,
un premier métal, tel que Cr, Mo, Ti, ou Cr-AI est déposé et structuré de sorte à for-
mer une ligne de bus de signal 125, une électrode de source 123 et une électrode de drain 127, ensuite, la portion exposée de la couche semiconductrice dopée aux impuretés 121 est enlevée en utilisant les électrodes de source et de drain comme
masque (figure 12B). La couche semi-conductrice dopée aux impuretés 121 consti-
tue un contact ohmique avec les électrodes de drain et de source. Ensuite, un maté-
riau organique tel que du polyimide fluoré, du téflon. du cytop, du fluo-
ropolyaryléther. du parylène fluoré, du PFCB ou du BCB, est revêtu sur toute la surface de sorte à former une couche d'isolation de grille 157 comme représenté sur
la figure 12C.
Un second métal tel que Cr, Ti, Ta, AI, Ti-Mo ou AI-Ta est déposé sur la couche d'isolation de grille 157 et est structuré de sorte à former une ligne de bus de grille et une électrode de grille 113 comme représenté sur la figure 12D. Dans ce cas, la couche d'isolation de grille 157 peut être attaquée de sorte à présenter la même
structure que l'électrode de grille. Ensuite, un matériau organique tel que du poly-
imide fluoré, du téflon, du cytop, du fluoropolyaryléther, du parylène fluoré, du PFCB ou du BCB, est revêtu sur toute la surface de sorte à former une film de protection 159, comme représenté sur la figure 12E. Un trou de contact est formé dans le film de protection 159 et dans la couche d'isolation de grille 157 au-dessus de l'électrode de drain 127. Ensuite, de l'oxyde d'étain et d'indium est déposé et structuré de sorte à former une électrode de pixel 131 comme représenté sur la figure 12F. L'électrode de pixel 131 est électriquement reliée à l'électrode de drain 127 à
travers le trou de contact.
Ouatrième mode de réalisation préféré En référence maintenant aux figures 13A à 13G, on décrit le quatrième mode
de réalisation préféré de la présente invention. Un matériau semiconducteur poly-
cristallin est déposé sur un substrat transparent 111 et est structuré de sorte à former une couche semi-conductrice 1 19 comme représenté sur la figure 13A. En général, il existe trois méthodes pour former une couche semi-conductrice polycristalline. Dans la première méthode, du silicium polycristallin est formé en déposant du silicium
amorphe et en prévoyant un recuit par un laser. Dans la seconde méthode, du sili-
cium polycristallin est formé en déposant du silicium amorphe, et en prévoyant un recuit themique. Dans la troisième méthode, du matériau de silicium polycristallin est directement déposé. Ensuite, un matériau organique tel que du polyimide fluoré, du téflon, du cytop, du fluoropolyaryléther, du parylène fluoré, du PFCB ou du BCB, est revêtu sur toute la surface de sorte à former une couche d'isolation de grille 157. Ensuite, un premier métal tel que Cr, Ti, Ta, Al, Ti-Mo, Mo-Ta ou un alliage d'aluminium est déposé sur la couche d'isolation et est structuré de sorte à former une ligne de bus de grille et une électrode de grille 113 comme représenté sur la figure 13B. L'électrode de grille est formée de sorte à être disposée à peu près au centre de
la couche semi-conductrice 119. Les deux portions d'extrémité de la couche semi-
conductrice 119 sont transformées en une première couche semi- conductrice 121
dopée aux impuretés en injectant des ions d'impureté dans la couche semi-
conductrice 119, en utilisant l'électrode de grille 113 comme masque, avec une
concentration de dopant de 1014 à 1014 cm-3, comme représenté sur la figure 3C.
Ensuite, un agent photosensible est revêtu au-dessus d'une certaine portion de la
premiere couche semi-conductrice dopée aux impuretés 121. Une couche semi-
conductrice dopée aux impuretés 121' est ensuite formée en injectant des ions d'impuretés, avec une concentration de dopant de 1016 à 1018 cm-3. La partie recouverte par l'agent photosensible est la partie à faible densité de dopant, avec des ions d'impuretés injectés de densité plus faible, comme représenté sur la figure 13D. De façcon alternative, l'étape décrite en référence à la figure 13C peut être omise. Dans ce cas, après qu'un agent photosensible a été revêtu de sorte à recouvrir une certaine partie de la couche semi-conductrice 119, une couche semi- conductrice dopée aux impuretés 121' est formée en injectant les ions d'impuretés, de sorte à atteindre une concentration de dopant de 1016 à 1018 cm-3. Dans ce cas, la partie
recouverte par l'agent photosensible devient une partie décalée.
Ensuite, un matériau organique tel que du polyimide fluoré, du téflon, du cytop, du fluoropolyaryléther, du parylène fluoré, du PFCB ou du BCB, est revêtu sur toute la surface de sorte à former un premier film de protection 159, comme représenté sur la figure 13E. Des premiers trous de contact sont formés dans le film de protection 159 au-dessus de la seconde couche semi-conductrice dopée aux impuretés 121'. Un second métal tel que Cr, Mo, Ti ou Cr-AI est déposé et structuré de sorte à former une électrode de source 123, une électrode de drain 127 et une ligne de signal de bus 125, comme représenté sur la figure 13F. Un matériau organique tel que du polyimide fluoré, du téflon, du cytop, du fluoropolyaryléther, du paryl6ne fluoré, du PFCB ou du BCB, est revêtu sur toute la surface de sorte à former un second film de protection 133. De l'oxyde d'étain et d'indium est déposé et structuré de sorte à former une électrode de pixel 131 comme représenté sur la figure 13G. L'électrode de pixel 131 est électriquement reliée à l'électrode de drain 127 par 'in édiaire d'un second trou de contact formé dans le second film de protection 133. Cinquime mode de réalisation préféré
Dam les premier à quatrième modes de réalisation préférés mentionnés ci-
dessus, une couche d'isolation de grille organique 157 et/ou un film de protection organique 159 sont mis en contact avec une couche semiconductrice 119. Dans ces circonstances, des problèmes tels que le détachement et les pièges de charge peuvent se produire. Pour résoudre ce problème, une couche inorganique telle que de l'oxyde
de silicium ou du nitrure de silicium peut être formée entre la couche semi-
conductrie et le film organique. Ces matériaux inorganiques sont déposés, par exemple, par dépôt chimique en phase vapeur. Ce cinquième mode de réalisation consiste ià introduire cette couche organique dans les quatre modes de réalisation précédens Les figures 14A à 14D montrent le cas de la fabrication d'un transistor à
empilement inverse. Après avoir formé une couche d'isolation de grille 157 en maté-
riau organique, un premier film inorganique 177 est formé en déposant de l'oxyde de
silicium ou du nitrure de silicium, par exemple, avant de déposer une couche semi-
conductrice 119. Ceci élimine des problèmes tels que le détachement et les pièges d'électrons qui pourraient se produire dans l'interface entre la couche d'isolation de grille organique 157 et la couche semi- conductrice 119. comme représenté sur la
figure 14A.
Alternativement. après avoir formé une électrode de source 124 et une élec-
trode de drain 127. un second film inorganique 179 est déposé avant de former un
film de protection organique 159, comme représenté sur la figure 14B. Dans ce cas.
des problèmes tels que le détachement et les pièges d'électrons qui pourraient se pro-
duire à l'interface entre la couche semi-conductrice et le film de protection organique sont évitiés. En outre. lorsque l'on forme à la fois la couche d'isolation de grille 157 et le film de protection 159 avec des matériaux organiques, il est évident qu'on peut
obtenir un meilleur résultant en formant à la fois des premier et second films inorga-
niques 177 et 179. comme représenté à la figure 14C.
Lorsque l'on prévoit une couche d'arrêt d'attaque dans un TFT du type à empi-
lement inverse, il n'y a pas de problèmes tels que les pièges de charge à l'interface entre la couche semi-conductrice 119 et la couche deprotection organique 159, du fait que la couche d'arrêt d'attaque est formée d'un matériau inorganique. De ce fait dans le cas des moyens d'arrêts d'attaque avec une couche d'arrêt d'attaque 135. il est suffisant de former le premier film inorganique entre la couche semi- conductrice 119
et la couche d'isolation de grille 157, comme représenté sur la figure 14D.
La figure 14E montre le cas de la fabrication d'un TFT du type à empilement.
Après avoir formé une couche semi-conductrice 119 sur un substrat 111, un premier
film inorganique 177 est déposé avant la formation d'une couche d'isolation orga-
nique 157. Ceci élimine des problèmes tels que le détachement et les pièges d'électrons qui peuvent se produire dans l'interface entre la couche d'isolation de
grille 157 et la couche semi-conductrice 119.
La figure 14F montre le cas de la fabrication d'un TFT de type coplanaire.
Après la formation d'une couche semi-conductrice 119 et d'électrodes de drain et de source 123 et 127. un premier film inorganique 177 est déposé avant la formation
d'une couche organique d'isolation 157. Ceci élimine les problèmes tels que le déta-
chement et les pièges d'électrons qui pourraient se produire dans l'interface entre la
couche d'isolation de grille 157 et la couche semi-conductrice 119.
La figure 14G montre le cas de la fabrication d'un TFT du type coplanaire à auto-alignement. Après la fonnrmation d'une couche semi- conductrice 1 19, une couche d'isolation de grille 157 et d'une électrode de grille 113, un premier film inorganique 177 est déposé. Dans ce cas, il n'est pas nécessaire de former la couche d'isolation de grille 157 à partir d'un matériau organique, du fait que le profil en marches d'escalier provoqué par la structure du transistor en couche mince coplanaire auto-aligné est indépendant des propriétés de planarisation du matériau d'isolation de grille. Ainsi, si on n'utilise pas de matériau organique pour la couche d'isolation de grille 157, il n'est pas nécessaire de prévoir un film inorganique entre la couche d'isolation de grille 157 et la couche semi-conductrice 119. Dans ce cas, seul le premier film inorganique 177 est nécessaire, dans l'interface entre le film de protection organique 159, et la
couche semi-conductrice dopée aux impuretés 121'.
Sixième mode de réalisation préféré Dans une structure ITO sur couche de passivation (IOP), dans laquelle une électrode de pixel 131 est formée sur un film de protection 159, un troisième film inorganique supplémentaire 181 peut être formé afin d'améliorer les propriétés d'adhésion entre l'électrode de pixel 131 et le film de protection organique 159. Les figures 15 et 16 illustrent de telle structures, avec un troisième film inorganique 181
au-dessus du film de protection dans les différents types de structure de type TFT.
Ces structures assurent une interface stable entre l'électrode de pixel 131 et le film de
protection 159.
La figure 15A montre un TFT à empilement inverse présentant un troisième
film inorganique 181 entre le film de protection 159 et l'électrode de pixel 131.
La figure 15B montre un TFT à empilement inverse, avec une couche d'arrêt
d'attaque 135, présentant un troisième film inorganique 181 entre le film de protec-
tion 159 et l'électrode de pixel 131.
La figure 15C montre un TFT à empilement présentant un troisième film inor-
ganique 181 entre le film de protection 159 et l'électrode de pixel 131.
La figure 15D montre un TFT coplanaire, présentant un troisième film
inorganique 181, entre le film de protection 159 et l'électrode de pixel 131.
La figure 15E montre un TFT coplanaire à auto-alignement, présentant un troisième film inorganique 181. entre le film de protection 159 et l'électrode de pixel 131. A l'exception de ce troisième film inorganique 181, les TFT des figures 15A à
E présentent une structure qui est similaire à celle des TFT des figures 10F, 10G.
1 IF, 12F et 13G, respectivement.
En outre, la figure 16A montre un TFT à empilement inverse, présentant un troisième film inorganique 181. entre le film de protection 159 et l'électrode de pixel 131. avec en outre un premier film inorganique 177 entre la couche d'isolation de
grille 157 et la couche semi-conductrice 1 19.
La figure 16B montre un TFT à empilement inverse, présentant un troisième film inorganique 181 avec un second film inorganique 179 déposé avant la formation
d'un film de protection organique 159.
La figure 16C montre un TFT à empilement inverse, présentant un troisième film inorganique 181. avec un premier film inorganique 177 et un second film inor-
ganique 179.
La figure 16D montre un TFT à empilement inverse. présentant un troisième
film inorganique 181. avec une couche d'arrêt d'attaque 135 et le premier film inor-
ganique 177.
La figure 16E montre un TFT à empilement inverse, présentant un troisième
film inorganique 181. ainsi qu'un premier film inorganique 177 déposé avant la for-
mation de la couche d'isolation de grille organique 157.
La figure 16F montre un TFT coplanaire. présentant un troisième film inorga-
nique 181 ainsi qu'un premier film inorganique 177 déposé avant la formation de la
couche d'isolation organique 157.
La figure 16G montre un TFT à auto-alignement, présentant un troisième film
inorganique 181.
A l'exception de ce troisième film inorganique 181, les TFT des figures 16A à 16G présentent une structure qui est similaire à celle des TFT des figures 14A à 14G,
respectivement.
Septi,èm mode de réalisation préféré Les figures 17A à 17D montrent des cas dans lesquels les couches d'isolation de grille sont réalisées dans un matériau organique et les films de protection sont
réalisés dans un matériau inorganique.
La figure 17A montre un TFT à empilement inverse dans lequel la couche d'isolation de grille 157 est réalisée en un matériau organique, et dans lequel le film
de protection 139 est réalisé en un matériau inorganique.
La figure 17B montre un TFT à empilement inverse, dans lequel la couche d'isolation de grille 157 est réalisée en un matériau organique, et dans lequel le film de protection 139 est réalisé en un matériau inorganique, avec en outre une couche
d'arrêt d'attaque 135.
La figure 17C montre un TFT à empilement inverse, dans lequel la couche d'isolation de grille 157 est réalisée en un matériau organique, et dans lequel le film
de protection 139 est réalisé en un matériau inorganique.
La figure 17D montre un TFT coplanaire, dans lequel la couche d'isolation de grille 157 est réalisée en un matériau organique. et dans lequel le film de protection
139 est réalisé en un matériau inorganique.
A rexception du matériau du film de protection, les TFT des figures 17A, 17B, 17C et 17D présentent une structure similaire à celle des TFT des figures 10OF, 1OG, 11F et 12F, respectivement. Dans les figures 17A à 17D, le film de protection 139
est formé en un matériau inorganique et ne présentant pas les propriétés de pla-
narisation des matériaux organiques. En outre, comme dans le cinquième mode de réalisation préféré, un film intermédiaire comprenant un matériau inorganique peut être formé entre la couche
d'isolation de grille 157 et la couche semi-conductrice 119, comme cidessous.
La figure 18A montre un TFT à empilement inverse, dans lequel la couche d'isolation de grille 157 est réalisée en un matériau organique, et dans lequel le film de protection 139 est réalisé en un matériau inorganique, et présentant en outre un
premier film inorganique 177.
La figure 18B représente un TFT à empilement inverse, dans lequel la couche d'isolation de grille 157 est réalisée en un matériau organique, et dans lequel le film de protection 139 est réalisé en un matériau inorganique, et présentant en outre un
premier film inorganique 177 et une couche d'arrêt d'attaque 135.
La figure 18C montre un TFT à empilement, dans lequel la couche d'isolation
de grille 157 est réalisée en un matériau organique, et dans lequel le film de protec-
tion 139 est réalisé en un matériau inorganique, et présentant en outre un premier
film inorganique 177.
La figure 18D montre un TFT coplanaire, dans lequel la couche d'isolation de grille 157 est réalisée en un matériau organique, et dans lequel le film de protection 139 est réalisé en un matériau inorganique. et présentant en outre un premier film
inorganique 177.
A l'exception du fait que le film de protection 139 est réalisé en un matériau inorganique, la structure des TFT des figures 18A, 18B, 18C et 18D est similaire à la
structure des TFT des figures 14A, 14D, 14E et 14F, respectivement.
Huitième mode de réalisation préféré Les figures 19A à 21 B montrent les cas dans lesquels les films de protection 159 sont réalisés en un matériau organique et dans lesquels les couches d'isolation
157 sont réalisées en un matériau inorganique.
La figure 19A montre un TFT à empilement inverse, dans lequel le film de protection 159 est réalisé en un matériau organique, et dans lequel la couche
d'isolation de grille 157 est réalisée en un matériau inorganique.
La figure 19B montre un TFT à empilement inverse, dans lequel le film de protection 159 est réalisé en un matériau organique. et dans lequel la couche d'isolation de grille 157 est réalisée en un matériau inorganique, présentant en outre
une couche d'arrêt d'attaque 135.
La figure 19C montre un TFT à empilement, dans lequel le film de protection 159 est réalise en un matériau organique, et dans lequel la couche d'isolation de
grille 157 est réalisée en un matériau inorganique.
La figure 19D montre un TFT coplanaire, dans lequel le film de protection 159 est réalisé en un matériau organique, et dans lequel la couche d'isolation de grille
157 est réalisée en un matériau inorganique.
La figure 19E montre un TFT coplanaire auto-aligné, dans lequel le premier film de protection 159 est réalisé en un matériau inorganique et le second film de protection 133 en un matériau organique, et dans lequel il importe peu que la couche d'isolation de grille 157 soit organique ou inorganique, du fait qu'elle n'a pas
d'influence sur la différence de niveau ou de hauteur.
La figure 19F montre un TFT coplanaire auto-aligné, dans lequel le premier film de protection 159 est réalisé en un matériau organique et le second film de protection 153 en un matériau inorganique, et dans lequel il importe peu que la couche d'isolation de grille 157 soit inorganique ou organique, du fait qu'elle ne
présente aucun influence sur la différence de niveau ou de hauteur.
A rexception de la nature organique ou inorganique des diverses couches, les TFT des figures 19A, 19B, 19C, 19D, 19E, 19F présentent des structures similaires à
celles des TFT des figures 10F, IOG, 1 IF, 12F, 13Get 13G, respectivement.
En outre, dans le cas d'une structure ITO sur couche de passivation (IOP) dans
laquelle une électrode de pixel 131 est formée sur un film de protection 159, un troi-
sième film inorganique 181 peut être formé de sorte à améliorer les propriétés
d'adhésion entre l'électrode de pixel et le film de protection organique 159.
La figure 20A montre un TFT à empilement inverse, dans lequel le film de protection 159 est réalisé en un matériau organique, et la couche d'isolation de grille 157 en un matériau inorganique, et présente en outre un troisième film inorganique
181 entre lélectrode de pixel 131 et le film de protection organique 159.
La figure 20B montre un TFT à empilement inverse présentant une couche d'arrêt d'attaque 135, dans lequel le film de protection 159 est réalisé en un matériau
organique, et la couche d'isolation de grille 157 est réalisée en un matériau inorga-
nique, et présente en outre un troisième film inorganique 181.
La figure 20C montre un TFT à empilement, dans lequel le film de protection 159 est réalisé en un matériau organique, et dans lequel la couche d'isolation de grille 157 est réalisée en un matériau inorganique, et présente en outre un troisième
film inorganique 181.
La figure 20D montre un TFT coplanaire, dans lequel le film de protection 159 est réalisé en un matériau organique, et dans lequel la couche d'isolation de grille 157 est réalisée en un matériau inorganique. et présentant en outre un troisième film
inorganique 181.
La figure 20E montre un TFT coplanaire auto-aligné, dans lequel le premier film de protection 159 et la couche d'isolation de grille 157 sont réalisés en un matériau inorganique, dans lequel le second film de protection 133 est réalisé en un matériau organique, et présentant en outre un troisième film inorganique 181 entre le
second film de protection 133 et l'électrode de pixel 131.
A l'exception du matériau de la couche isolante et du troisième film inorganique 181 en dessous de l'électrode de pixel 131, les TFT des figures 20A à 20E présentent des structures similaires à celles des TFT des figures 10F, 10G, 11 F,
12F, et 13G, respectivement.
Plus spécifiquement, dans le cas de TFT à empilement inverse, la couche conductrice 119 doit être en contact avec le film de protection 159 comprenant un matériau organique. De la sorte, un second film inorganique 179 peut être formé
avant la formation du film de protection organique 159, comme ci-dessous.
La figure 21A montre un TFT à empilement inverse sans couche d'arrêt d'attaque, dans lequel le film de protection 159 est réalisé en un matériau organique, et la couche d'isolation de grille 157 en un matériau inorganique, et présentant un second film inorganique 179 déposée avant la formation d'un film de protection
organique 159.
La figure 21B montre un TFT à empilement inverse, dans lequel le film de protection 159 est réalisé en un matériau organique, et la couche d'isolation de grille
157 est réalisée en un matériau inorganique, et présentant un second film inorga-
nique 179 et un troisième film inorganique 181.
A rexception du matériau de la couche isolante, la structure des TFT des figures 21A et 21B est similaire à celle des TFT des figures 14B et 16B, respectivement. Dans la présente invention, on utilise un matériau organique comme couche d'isolation et/ou comme film de protection dans un LCD. On obtient ainsi un LCD présentant des performances améliorées par rapport au LCD classique qui utilise de l'oxyde de silicium ou du nitrure de silicium pour l'isolation ou pour les films ou
couches d'isolation ou de protection.
Les capacités d'isolation améliorées sont obtenues en utilisant un matériau organique tel que du polyimide fluoré, du téflon, du cytop, du fluoropolyaryléther, du parylène fluoré, du PFCB ou du BCB, pour la couche d'isolation de grille. En outre, on obtient une surface plus lisse pour un film de protection en utilisant un matériau organique tel que du polyimide fluoré, du téflon. du cytop, du fluoropolyaryléther, du parylène fluoré, du PFCB ou du BCB, au-dessus de la surface irrégulière due à la structure multicouche du TFT. Il devient aussi possible de former une électrode de pixel plus large, plus étendue que dans le procédé classique, ce qui améliore le taux d'ouverture. En outre, un film d'orientation, qui détermine l'orientation initiale du cristal liquide, devient plus lisse, ce qui permet un frottemeat uniforme du film d'orientation. En conséquence, un LCD présentant des performances supérieures à celles du LCD classique peut être fabriqué grâce à la
présente invention.
Il apparaîtra à l'homme de l'art que diverses modifications et variations du dis-
positif d'affichage à cristal liquide et son procédé de fabrication selon la présente
invention peuvent être effectuées sans pour autant sortir du cadre de l'invention.

Claims (14)

REVENDICATIONS
1.- Un substrat à transistor pour un dispositif d'affichage à cristal liquide, comprenant: - un substrat (111); - un transistor sur le substrat, ledit transistor présentant une grille (113), une source (123), un drain (127), une couche semi-conductrice (119), et une couche d'isolation de grille (157); et - un film de protection (159) au-dessus du transistor, caractérisé en ce que la couche d'isolation de grille (157), le film de protection (159) ou les deux comprend au moins l'un des matériaux suivants: polyimide fluoré,
téflon, cytop, fluoropolyaryléther, parylène fluoré, PFCB et BCB.
2.- Le substrat à transistor selon la revendication 1, caractérisé en ce que la couche d'isolation de grille (157) comprend au moins l'un des matériaux suivants:
polyimide fluoré, téflon, cytop, fluoropolyaryléther, parylène fluoré, PFCB et BCB.
3.- Le substrat à transistor selon la revendication 1 ou 2, caractérisé en ce que le film de protection (159) comprend au moins l'un des matériaux suivants:
polyimide fluoré, téflon, cytop, fluoropolyaryléther, parylène fluoré, PFCB et BCB.
4.- Le substrat à transistor selon la revendication 3, comprenant en outre: - une ligne de bus de grille (115) reliée à la grille (113) du transistor; - une ligne de bus de signal (125) reliée à la source ou au drain (127) du transistor; et - une électrode de pixel (131) au- dessus du film de protection (159), l'électrode de pixdl étant reliée au drain ou à la source du transistor, caactrisé en ce qu'au moins une ligne parmi la ligne de bus de grille et la ligne de bus de signal est disposée sous le film de protection, et en ce que l'électrode de pixel recouvre au moins une portion d'une ligne parmi la ligne de bus de grille et la ligne de bus de signal située en dessous du film
de protection.
5.- Le substrat à transistor selon la revendication 3 ou 4, caractérisé par une
couche intermédiaire (179) entre le film de protection (159) et le transistor.
6.- Le substrat à transistor selon l'une des revendications 3 à 5, caractérisé par
une couche intermédiaire (181) entre le film de protection (159) et l'électrode de
pixel (131).
7.- Le substrat à transistor selon l'une des revendication 2 à 6, comprenant en outre: - une ligne de bus de grille (115) reliée à la grille (113) du transistor; - une ligne de bus de signal (125) reliée à la source ou au drain du transistor; et - une électrode de pixel (131) reliée au drain ou à la source du transistor, cactérisé en ce que l'électrode de pixel recouvre au moins une partie de la
ligne de bus de grille ou de la ligne de bus de signal.
8.- Le substrat à transistor selon l'une des revendications 2 à 7, caractérisé par
une couche intermédiaire (177) entre la couche d'isolation de grille (157) et la
couche semi-conductrice (119).
9.- Le substrat à transistor selon la revendication 5, 6 ou 8, caractérisé en ce que la couche intermédiaire (177, 179, 181) comprend un matériau inorganique, de
préfre du SiO2 ou du SiNX.
10.- Un procédé de fabrication d'un substrat à transistor pour un dispositif affichage à cristal liquide, le procédé comprenant les étapes de: - formation d'un transistor au-dessus d'un substrat, le transistor présentant une grille (113), une source (123), un drain (127), une couche semi-conductrice (119), et une couche d'isolation de grille (157); et formation d'un film de protection (15a) au-dessus du transistor, caractérisé en ce que la couche d'isolation de grille (157), le film de protection (159) ou les deux comprend au moins un matériau choisi parmi les polyimide fluoré,
téflon, cytop, fluoropolyaryléther, parylène fluoré, PFCB et BCB.
11.- Le procédé selon la revendication 10, caractérisé en ce que la couche d'isolation de grille (157) comprend au moins l'un des matériaux suivants:
polyimide fluoré, téflon, cytop, fluoropolyaryléther, parylène fluoré, PFCB et BCB.
12.- Le procédé selon la revendication 10 ou 11, caractérisé en ce que le film de protection (159) comprend au moins l'un des matériaux suivants: polyimide
fluoré, téflon, cytop, fluoropolyaryléther, parylène fluoré. PFCB et BCB.
13.- Le procédé selon la revendication 12, comprenant en outre les étapes de: - formation d'un ligne de bus de grille (115) reliée à la grille (113) du transistor; - formation d'une ligne de bus de signal (125) reliée à la source ou au drain du transistor; et - formation d'une électrode de pixel (131) au-dessus du film de protection (159), l'électrode de pixel étant reliée au drain ou à la source du transistor, caractérisé en ce qu'au moins une ligne parmi la ligne de bus de grille et la ligne de bus de signal est formée sous le film de protection et en ce que l'électrode de pixel recouvre au moins une portion de l'une parmi la ligne de bus de grille et la ligne de
bus de signal située en dessous du film de protection.
14.- Le procédé selon la revendication 12 ou 13. caractérisé par une étape de formation d'une couche intermédiaire (179) entre le film de protection (159) et le
1 5 transistor.
15.- Le procédé selon l'une des revendications 12, 13 ou 14, le procédé étant
caractérisé par une étape de formation d'une couche intermédiaire (181) au-dessus du
film de protection (159).
16.- Le procédé selon l'une des revendications 1 1 à 15, comprenant les étapes
de: - formation d'un ligne de bus de grille (1 15) reliée à la grille (113) du transistor; - formation d'une ligne de bus de signal (125) reliée à la source ou au drain du transistor; et - formation d'une électrode de pixel (131) reliée au drain ou à la source du transistor, caractérisé en ce que l'électrode de pixel recouvre au moins une portion de
l'une parmi la ligne de bus de grille et de la ligne de bus de signal.
17.- Le procédé selon l'une des revendication 1 1 à 16, caractérisé par l'étape de formation d'une couche intermédiaire (177) entre la couche d'isolation de grille (159)
et la couche semi-conductrice (1 19).
18.- Le procédé selon la revendication 14, 15 ou 17, caractérisé en ce que la couche intermédiaire (177, 179, 181) comprend un matériau inorganique, de
préférence du SiO2 ou du SiNx.
14.;.7 IXMN -24I, 1'1'7 - 13 27- 331
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Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713783B1 (en) * 1991-03-15 2004-03-30 Semiconductor Energy Laboratory Co., Ltd. Compensating electro-optical device including thin film transistors
US5641974A (en) * 1995-06-06 1997-06-24 Ois Optical Imaging Systems, Inc. LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween
GB9611582D0 (en) * 1996-06-04 1996-08-07 Thin Film Technology Consultan 3D printing and forming of structures
JP3126661B2 (ja) * 1996-06-25 2001-01-22 株式会社半導体エネルギー研究所 液晶表示装置
US6940566B1 (en) * 1996-11-26 2005-09-06 Samsung Electronics Co., Ltd. Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions
CN1148600C (zh) 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
KR100251091B1 (ko) * 1996-11-29 2000-04-15 구본준 액정표시장치의 제조방법 및 그 제조방법으로 제조되는 액정표시장치
JP3856889B2 (ja) * 1997-02-06 2006-12-13 株式会社半導体エネルギー研究所 反射型表示装置および電子デバイス
KR100255592B1 (ko) * 1997-03-19 2000-05-01 구본준 액정 표시 장치 구조 및 그 제조 방법
DE69840914D1 (de) 1997-10-14 2009-07-30 Patterning Technologies Ltd Methode zur Herstellung eines elektrischen Kondensators
DE69839935D1 (de) 1997-11-25 2008-10-09 Nec Lcd Technologies Ltd Aktiv-Matrix-Flüssigkristallanzeige und deren Herstellungsverfahren
JPH11243204A (ja) 1998-02-25 1999-09-07 Matsushita Electric Ind Co Ltd アクティブマトリックス基板及びその液晶表示装置
JP3230664B2 (ja) * 1998-04-23 2001-11-19 日本電気株式会社 液晶表示装置とその製造方法
US6555420B1 (en) 1998-08-31 2003-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for producing semiconductor device
US6656779B1 (en) * 1998-10-06 2003-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor apparatus having semiconductor circuits made of semiconductor devices, and method of manufacture thereof
US7323634B2 (en) * 1998-10-14 2008-01-29 Patterning Technologies Limited Method of forming an electronic device
US6576926B1 (en) 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US7821065B2 (en) * 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
JP3850005B2 (ja) * 1999-03-03 2006-11-29 パイオニア株式会社 スイッチング素子及び有機エレクトロルミネッセンス素子表示装置
US6677613B1 (en) * 1999-03-03 2004-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4860026B2 (ja) * 1999-03-03 2012-01-25 株式会社半導体エネルギー研究所 表示装置
JP2000258798A (ja) * 1999-03-05 2000-09-22 Sanyo Electric Co Ltd 表示装置
KR100292049B1 (ko) * 1999-04-15 2001-06-01 구본준, 론 위라하디락사 액정표시장치
TWI232595B (en) * 1999-06-04 2005-05-11 Semiconductor Energy Lab Electroluminescence display device and electronic device
US7288420B1 (en) 1999-06-04 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
US8853696B1 (en) 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR100313245B1 (ko) * 1999-08-25 2001-11-07 구본준, 론 위라하디락사 리페어 기능을 갖는 액정표시소자
KR100498630B1 (ko) 1999-09-01 2005-07-01 엘지.필립스 엘시디 주식회사 액정표시장치
KR100798761B1 (ko) * 1999-09-07 2008-01-29 가부시키가이샤 히타치세이사쿠쇼 액정표시장치
TW480722B (en) * 1999-10-12 2002-03-21 Semiconductor Energy Lab Manufacturing method of electro-optical device
GB9927287D0 (en) * 1999-11-19 2000-01-12 Koninkl Philips Electronics Nv Top gate thin film transistor and method of producing the same
KR20010065038A (ko) * 1999-12-21 2001-07-11 구본준, 론 위라하디락사 박막트랜지스터 및 액정표시장치용 어레이기판 제조방법
JP2001196591A (ja) 2000-01-13 2001-07-19 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ、および薄膜トランジスタの製造方法
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP4677654B2 (ja) * 2000-04-19 2011-04-27 日本電気株式会社 透過型液晶表示装置及びその製造方法
US6552361B1 (en) * 2000-10-10 2003-04-22 Industrial Technology Research Institute Thin film transistor device
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
US6774397B2 (en) * 2000-05-12 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6734924B2 (en) 2000-09-08 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
US6511869B2 (en) * 2000-12-05 2003-01-28 International Business Machines Corporation Thin film transistors with self-aligned transparent pixel electrode
KR100704510B1 (ko) * 2001-02-12 2007-04-09 엘지.필립스 엘시디 주식회사 횡전계형 액정표시장치용 하부 기판 및 그의 제조방법
KR100441433B1 (ko) * 2001-04-12 2004-07-22 삼성에스디아이 주식회사 평판 표시 장치 및 그 제조 방법
KR20020091705A (ko) * 2001-05-31 2002-12-06 주식회사 현대 디스플레이 테크놀로지 박막 트랜지스터 액정표시소자의 제조방법
TW588570B (en) * 2001-06-18 2004-05-21 Semiconductor Energy Lab Light emitting device and method of fabricating the same
US6693297B2 (en) * 2001-06-18 2004-02-17 International Business Machines Corporation Thin film transistor formed by an etching process with high anisotropy
US6956240B2 (en) * 2001-10-30 2005-10-18 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
KR100796756B1 (ko) * 2001-11-12 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
US7358104B2 (en) 2002-10-08 2008-04-15 Samsung Electornics Co., Ltd. Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion
KR100949304B1 (ko) 2001-12-19 2010-03-23 메르크 파텐트 게엠베하 유기 절연체를 포함하는 유기 전계 효과 트랜지스터
US20030214042A1 (en) * 2002-02-01 2003-11-20 Seiko Epson Corporation Circuit substrate, electro-optical device and electronic appliances
US7256421B2 (en) * 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
TWI261135B (en) * 2002-05-28 2006-09-01 Chi Mei Optoelectronics Corp Method for fabricating thin film transistors of a TFT-LCD
TW564327B (en) * 2002-10-14 2003-12-01 Hannstar Display Corp Active color filter on array structure and its manufacturing method
TW583466B (en) * 2002-12-09 2004-04-11 Hannstar Display Corp Structure of liquid crystal display
JP2004198567A (ja) * 2002-12-17 2004-07-15 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを備えた液晶表示装置
KR100745415B1 (ko) * 2002-12-27 2007-08-03 엘지.필립스 엘시디 주식회사 액정 표시패널의 데이터 패드부 및 그 제조방법
GB0303267D0 (en) * 2003-02-13 2003-03-19 Plastic Logic Ltd Non lineur capacitors
US6950299B2 (en) 2003-02-13 2005-09-27 Plastic Logic Limited Non-linear capacitors
KR100611148B1 (ko) * 2003-11-25 2006-08-09 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법 및 이를 사용하는 유기전계발광소자
JP4338511B2 (ja) * 2003-12-24 2009-10-07 シャープ株式会社 液晶表示装置
DE102004002024A1 (de) * 2004-01-14 2005-08-11 Siemens Ag Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung
JP2005203579A (ja) * 2004-01-16 2005-07-28 Chi Mei Electronics Corp 配線抵抗を低減したアレイ基板およびその製造方法
KR20050080276A (ko) * 2004-02-09 2005-08-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4281584B2 (ja) * 2004-03-04 2009-06-17 セイコーエプソン株式会社 半導体装置の製造方法
KR101116817B1 (ko) * 2004-06-30 2012-02-28 엘지디스플레이 주식회사 유기 절연막을 포함하는 액정 패널 및 그 제조 방법
KR101112539B1 (ko) * 2004-07-27 2012-02-15 삼성전자주식회사 다중 도메인 액정 표시 장치 및 그에 사용되는 표시판
WO2006019157A1 (fr) 2004-08-20 2006-02-23 National Institute Of Advanced Industrial Science And Technology Élément semi-conducteur et son processus de production
KR100850613B1 (ko) * 2004-08-24 2008-08-05 샤프 가부시키가이샤 액티브 매트릭스 기판 및 그것을 구비한 표시 장치
GB2418062A (en) * 2004-09-03 2006-03-15 Seiko Epson Corp An organic Field-Effect Transistor with a charge transfer injection layer
US7265003B2 (en) * 2004-10-22 2007-09-04 Hewlett-Packard Development Company, L.P. Method of forming a transistor having a dual layer dielectric
JP2006138960A (ja) * 2004-11-10 2006-06-01 Nec Corp 液晶表示装置及びその製造方法並びに投射表示装置
KR101139522B1 (ko) * 2004-12-04 2012-05-07 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US20070299176A1 (en) * 2005-01-28 2007-12-27 Markley Thomas J Photodefinable low dielectric constant material and method for making and using same
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
KR20070002933A (ko) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 폴리 박막 트랜지스터 기판 및 그 제조 방법
US8222646B2 (en) * 2005-07-08 2012-07-17 The Hong Kong University Of Science And Technology Thin-film transistors with metal source and drain and methods of fabrication
TWI295088B (en) * 2005-09-12 2008-03-21 Ind Tech Res Inst Organic thin film transistor with contact hole and method for fabricating the same
JP5098153B2 (ja) * 2005-11-01 2012-12-12 凸版印刷株式会社 有機トランジスタおよびその製造方法
KR101230305B1 (ko) * 2005-12-08 2013-02-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
EP1981086A4 (fr) * 2006-01-30 2011-06-29 Sharp Kk Transistor à film mince, et substrat matriciel actif et dispositif d'affichage pourvus d' un tel transistor à film mince
JP4458048B2 (ja) * 2006-02-23 2010-04-28 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP4907659B2 (ja) * 2006-07-19 2012-04-04 シャープ株式会社 アクティブマトリクス基板、液晶パネル、表示装置、テレビジョン受像機
JP2007027773A (ja) * 2006-08-28 2007-02-01 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
EP1936712A1 (fr) * 2006-12-23 2008-06-25 ETH Zürich Transistors organiques à effet de champ avec une grille diélectrique en polymérique, et procédé de fabrication correspondant
JP4544251B2 (ja) * 2007-02-27 2010-09-15 ソニー株式会社 液晶表示素子および表示装置
US20080264672A1 (en) * 2007-04-26 2008-10-30 Air Products And Chemicals, Inc. Photoimprintable Low Dielectric Constant Material and Method for Making and Using Same
GB0709093D0 (en) * 2007-05-11 2007-06-20 Plastic Logic Ltd Electronic device incorporating parylene within a dielectric bilayer
KR101294731B1 (ko) * 2007-06-04 2013-08-16 삼성디스플레이 주식회사 어레이 기판, 이를 갖는 표시패널 및 이의 제조방법
KR20090037725A (ko) * 2007-10-12 2009-04-16 삼성전자주식회사 박막트랜지스터 기판, 그 제조 방법 및 이를 갖는 표시장치
KR101414043B1 (ko) * 2007-12-04 2014-07-21 삼성디스플레이 주식회사 박막 트랜지스터 기판
JP2009302352A (ja) * 2008-06-13 2009-12-24 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
JP2010062276A (ja) * 2008-09-03 2010-03-18 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
KR101285637B1 (ko) * 2008-12-26 2013-07-12 엘지디스플레이 주식회사 전기영동 표시장치용 어레이 기판과 그 제조 방법 및 리페어 방법
CN101826532B (zh) * 2009-03-06 2012-05-30 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
EP2486593B1 (fr) 2009-10-09 2017-02-01 Semiconductor Energy Laboratory Co., Ltd. Dispositif à semi-conducteur et procédé de fabrication associé
EP2497115A4 (fr) 2009-11-06 2015-09-02 Semiconductor Energy Lab Dispositif a semiconducteur et son procede de production
KR101681234B1 (ko) * 2009-11-09 2016-12-01 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP5604087B2 (ja) * 2009-11-27 2014-10-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102648525B (zh) 2009-12-04 2016-05-04 株式会社半导体能源研究所 显示装置
WO2011141946A1 (fr) 2010-05-10 2011-11-17 パナソニック株式会社 Dispositif de transistor à couches minces et son procédé de fabrication
US8803129B2 (en) 2011-10-11 2014-08-12 International Business Machines Corporation Patterning contacts in carbon nanotube devices
CN103367454A (zh) * 2012-03-31 2013-10-23 联胜（中国）科技有限公司 薄膜晶体管、其制作方法及应用其的主动矩阵显示面板
US8993383B2 (en) * 2012-06-08 2015-03-31 Panasonic Corporation Thin-film transistor and method for manufacturing thin-film transistor
CN203085533U (zh) * 2012-10-26 2013-07-24 京东方科技集团股份有限公司 阵列基板和显示装置
CN103325792A (zh) * 2013-05-23 2013-09-25 合肥京东方光电科技有限公司 一种阵列基板及制备方法、显示装置
JP6625796B2 (ja) 2013-10-25 2019-12-25 株式会社半導体エネルギー研究所 表示装置
KR20150137214A (ko) * 2014-05-28 2015-12-09 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
JP2016038434A (ja) 2014-08-06 2016-03-22 株式会社ジャパンディスプレイ 液晶表示装置
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
CN105304653B (zh) * 2015-11-27 2018-07-03 深圳市华星光电技术有限公司 像素结构、阵列基板、液晶显示面板及像素结构制造方法
CN105609422B (zh) 2016-03-04 2019-04-30 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN105589276A (zh) * 2016-03-14 2016-05-18 深圳市华星光电技术有限公司 阵列基板、液晶显示面板及液晶显示装置
CN109801923A (zh) 2017-11-16 2019-05-24 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56100350A (en) * 1980-01-11 1981-08-12 Kuraray Co Ltd Fet comparison electrode
EP0142149A2 (fr) * 1983-11-11 1985-05-22 Hitachi, Ltd. Utilisation de polyimides contenant du fluor pour des couches d'orientation de dispositifs d'affichage à cristaux liquides.
US5417770A (en) * 1992-06-30 1995-05-23 Canon Kabushiki Kaisha Photovoltaic device and a forming method thereof
WO1995031823A1 (fr) * 1994-05-14 1995-11-23 Electrotech Equipments Limited Procede de traitement pour galettes semi-conductrices
US5486939A (en) * 1994-04-28 1996-01-23 Xerox Corporation Thin-film structure with insulating and smoothing layers between crossing conductive lines

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4636038A (en) * 1983-07-09 1987-01-13 Canon Kabushiki Kaisha Electric circuit member and liquid crystal display device using said member
JPH0669096B2 (ja) * 1983-08-19 1994-08-31 株式会社半導体エネルギー研究所 絶縁ゲート型電界効果トランジスタ
JPS62140466A (ja) * 1985-12-16 1987-06-24 Matsushita Electric Ind Co Ltd 薄膜トランジスタ回路の製造方法
DE3751502T2 (de) * 1986-03-11 1996-02-15 Kanegafuchi Chemical Ind Elektrische oder elektronische Anordnung mit einer dünnen Schicht aus Polyimid.
JPH0770708B2 (ja) * 1986-03-25 1995-07-31 株式会社東芝 電界効果トランジスタ
JPH065755B2 (ja) * 1987-01-16 1994-01-19 ホシデン株式会社 薄膜トランジスタ
JP2521752B2 (ja) * 1987-05-11 1996-08-07 沖電気工業株式会社 液晶表示装置
JPS63289965A (ja) * 1987-05-22 1988-11-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5229644A (en) * 1987-09-09 1993-07-20 Casio Computer Co., Ltd. Thin film transistor having a transparent electrode and substrate
US5246782A (en) * 1990-12-10 1993-09-21 The Dow Chemical Company Laminates of polymers having perfluorocyclobutane rings and polymers containing perfluorocyclobutane rings
EP0505438A1 (fr) * 1989-12-08 1992-09-30 AlliedSignal Inc. Articles electroniques contenant un dielectrique de poly(arylene ether) fluorure
JP3126726B2 (ja) * 1990-11-30 2001-01-22 株式会社日立製作所 配線構造体とその製造方法
JP3053848B2 (ja) * 1990-07-09 2000-06-19 シャープ株式会社 アクティブマトリクス基板
JP2963529B2 (ja) * 1990-10-29 1999-10-18 シャープ株式会社 アクティブマトリクス表示装置
JPH04357877A (ja) * 1991-06-03 1992-12-10 Ricoh Co Ltd 薄膜トランジスタ
US5442237A (en) * 1991-10-21 1995-08-15 Motorola Inc. Semiconductor device having a low permittivity dielectric
JPH05156021A (ja) * 1991-12-11 1993-06-22 Fujitsu Ltd 有機硅素重合体と半導体装置の製造方法
JPH05283542A (ja) * 1992-03-31 1993-10-29 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
JP3161040B2 (ja) * 1992-06-16 2001-04-25 ソニー株式会社 半導体装置の製造方法
JPH06112336A (ja) * 1992-09-29 1994-04-22 Fujitsu Ltd 半導体装置の製造方法
JP2622484B2 (ja) * 1992-11-24 1997-06-18 キヤノン 株式会社 電気回路基板及びこれを用いた液晶装置
DE69332142T2 (de) * 1992-12-25 2003-03-06 Sony Corp Substrat mit aktiver Matrix
JPH0758335A (ja) * 1993-08-19 1995-03-03 Toshiba Corp 薄膜トランジスタ及び液晶表示装置
WO1995017006A1 (fr) * 1993-12-13 1995-06-22 National Semiconductor Corporation Procede pour planariser une couche dielectrique d'un circuit integre
DE69424759T2 (de) * 1993-12-28 2001-02-08 Applied Materials Inc Gasphasenabscheidungsverfahren in einer einzigen Kammer für Dünnfilmtransistoren
JPH07202147A (ja) * 1993-12-28 1995-08-04 Canon Inc 半導体装置
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
KR0175677B1 (ko) * 1994-06-13 1999-05-15 가네꼬 히사시 불소 함유 폴리이미드 필름의 제조방법
JP2723051B2 (ja) * 1994-08-30 1998-03-09 日本電気株式会社 半導体装置
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
JP3059915B2 (ja) * 1994-09-29 2000-07-04 三洋電機株式会社 表示装置および表示装置の製造方法
US5641974A (en) * 1995-06-06 1997-06-24 Ois Optical Imaging Systems, Inc. LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween
JP3049689B2 (ja) * 1995-09-14 2000-06-05 キヤノン株式会社 液晶表示装置
US5821621A (en) * 1995-10-12 1998-10-13 Texas Instruments Incorporated Low capacitance interconnect structure for integrated circuits
JP3319561B2 (ja) * 1996-03-01 2002-09-03 株式会社東芝 液晶表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56100350A (en) * 1980-01-11 1981-08-12 Kuraray Co Ltd Fet comparison electrode
EP0142149A2 (fr) * 1983-11-11 1985-05-22 Hitachi, Ltd. Utilisation de polyimides contenant du fluor pour des couches d'orientation de dispositifs d'affichage à cristaux liquides.
US5417770A (en) * 1992-06-30 1995-05-23 Canon Kabushiki Kaisha Photovoltaic device and a forming method thereof
US5486939A (en) * 1994-04-28 1996-01-23 Xerox Corporation Thin-film structure with insulating and smoothing layers between crossing conductive lines
WO1995031823A1 (fr) * 1994-05-14 1995-11-23 Electrotech Equipments Limited Procede de traitement pour galettes semi-conductrices

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DATABASE DERWENT WPI; 10 March 1996 (1996-03-10), ANONYMOUS: "Perfluorovinyl resins used as dielectric and passivation layers - for active or passice liquid crystal displays and providing high degree of planarisation", XP002079707 *
PATENT ABSTRACTS OF JAPAN vol. 005, no. 173 (P - 087) 5 November 1981 (1981-11-05) *

Also Published As

Publication number Publication date
GB2311653A (en) 1997-10-01
JPH1041519A (ja) 1998-02-13
GB9706354D0 (en) 1997-05-14
GB2311653B (en) 1999-08-04
US6100954A (en) 2000-08-08
DE19712233C2 (de) 2003-12-11
FR2746961B1 (fr) 2000-01-14
DE19712233A1 (de) 1997-10-30

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