DE68923894T2 - Halbleitersubstrat mit dielektrischer Isolierung. - Google Patents
Halbleitersubstrat mit dielektrischer Isolierung.Info
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- 239000000758 substrate Substances 0.000 title claims description 98
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000009413 insulation Methods 0.000 title description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 106
- 239000010703 silicon Substances 0.000 claims description 106
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 104
- 235000012431 wafers Nutrition 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 39
- 239000013078 crystal Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 4
- 238000007669 thermal treatment Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 239000010408 film Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 235000011149 sulphuric acid Nutrition 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000005660 hydrophilic surface Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/159—Strain gauges
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
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- Bipolar Transistors (AREA)
- Thin Film Transistor (AREA)
Description
- Die vorliegende Erfindung bezieht sich auf eine Technik zum direkten Bonden bzw. Verbinden einer Halbleiterscheibe und insbesondere auf zwei Halbleiterscheiben, die miteinander verbunden sind, um eine dielektrisch isolierte Struktur zu haben, und auf ein Verfahren zum Herstellen derselben.
- Ein Substrat mit zwei Scheiben mit einer dazwischengeschichteten Isolierschicht ist in EP-A-0 217 288 beschrieben. Ein Verfahren zum Verbinden von Siliziumscheiben in einer gestapelten Struktur ist in EP-A-0- 0 226 772 offenbart.
- Eine Technik zum direkten Bonden bzw. Verbinden eines Paares von Halbleitersubstraten, wie beispielsweise Siliziunscheiben, miteinander an reinen, spiegelpolierten Oberflächen hiervon, um eine integrierte Scheibe vorzusehen, ist entwickelt worden. Diese Technik ist wohlbekannt als "Silizium-zu-Silizium-Direkt-Bond-Technik". Wenn diese Direkt-Bond-Technik verwendet wird, können verschiedene Arten von Halbleiterscheiben hergestellt werden. Wenn beispielsweise eine Siliziumscheibe mit einem spezifischen Widerstand von 1/1.000 Ω cm und eine Siliziumscheibe mit einem spezifischen Widerstand von einigen Hundert Ω cm direkt miteinander verbunden werden, kann eine Siliziumscheibe mit einer geschichteten Struktur von Halbleiterschichten mit niedrigem und hohem spezifischen Widerstand leicht erhalten werden. Wenn eine oder beide von diesen Scheiben, die miteinander zu verbinden sind, einer Oberflächenoxidation unterworfen werden, kann eine Scheibe mit einer dielektrisch isolierten Silizium-Schichtstruktur erhalten werden.
- Wenn ein dielektrisch isoliertes Siliziumsubstrat hergestellt wird, indem die Direkt-Bond-Technik verwendet wird, können im Vergleich mit anderen Isolationstechnologien, wie beispielsweise einer pn-Übergang-Isolation, einer herkömmlichen dielektrischen Isolation mittels eines dicken Polysiliziumkörpers und einer SIMOX- Methode, bei der Sauerstoffionen zur Innenseite des Siliziumkörpers impiantiert werden, um darin einen Oxidfilm zu bilden, die folgenden Vorteile erhalten werden. Das heißt, (1) die Qualität der Siliziumschicht, die als eine aktive Schicht dient, kann ausgezeichnet gehalten werden, (2) die Dicke der Siliziumschicht kann beliebig eingestellt werden, und (3) Herstellungsverfahren können relativ einfach durchgeführt werden. Aus den obigen Gründen wird die "Silizium-zu-Silizium- Direkt-Bond-Technik" weit zur Herstellung eines dielektrisch isolierten und direkt verbundenen Paares von Siliziumsubstraten mit verschiedenen Kennlinien bzw. Eigenschaften verwendet.
- Das dielektrisch isolierte Substrat, das durch die Direkt-Bond-Methode hergestellt ist, weist jedoch die folgenden Probleme auf. Das erste Problem ist eine Verwerfung der verbundenen Substrate. Zwei Siliziumsubstrate sind direkt während einer Wärmebehandlung verbunden. Wenn eine Substrattemperatur auf Raumtemperatur zurückkehrt, wird eine Spannung zwischen den Siliziumsubstraten und einem dazwischen geschichteten Siliziumoxidfilm aufgrund einer Differenz in der thermischen Schrumpfung erzeugt. Da der Wärmeausdehnungskoeffizient der Siliziumsubstrate größer ist als derjenige des Siliziumoxidfilmes, ist eine Schrumpfung der Siliziumsubstrate aufgrund einer Abnahme in der Temperatur beträchtlicher. Als ein Ergebnis wird bei Raumtemperatur eine Dehnungsspannung in den Siliziumsubstraten erzeugt, während eine Kompressionsspannung in dem Siliziumoxidfilm hervorgerufen wird. Im allgemeinen ist ein Siliziuirtsubstrat, auf dem Schaltungselemente, wie beispielsweise Transistoren gebildet werden, poliert, um dünner zu sein als das andere Siliziumsubstrat, das als eine Trägerbasisschicht dient. Diese Tatsachen führen zu einer Verziehung der Substratstruktur. Eine derartige Verwerfung in den direkt verbunden Siliziumsubstraten verhindert eine wirksame Ausführung des folgenden Scheibenherstellungsprozesses, wie beispielsweise eines PEP-Prozesses. Insbesondere werden bei einer Zunahme im Durchmesser der Scheibe und einem Fortschreiten der Miniaturisierung der Schaltungselemente die obigen Probleme ernster.
- Das zweite Problem liegt darin, daß es schwierig ist, ein Bonden von Randteilen der direkt verbundenen Halbleiterscheiben ohne Ausfall bzw. Fehler zu erzielen. Anfänglich hergestellte Siliziumscheiben haben eine schwache parallele Geometrie in ihren Randteilen. Wenn zwei Siliziumsubstrate mit einer derart schwachen parallelen Geometrie direkt verbunden werden, tritt in deren Randteilen eine unvollständige Verbindung auf, und deren mechanische Stärke ist vermindert (insbesondere in dem Randteil einer dünneren Scheibe). Die Abnahme in der mechanischen Stärke verursacht ein Problem, das die Scheibe bei den folgenden Schaltungselement-Bildungsschritten brechen kann.
- Um die obigen Probleme zu lösen, ist es erforderlich, eine vorbestimmte Fläche der unvollständig verbundenen Randscheibenteile zu entfernen und lediglich einen vollständig verbundenen zentralen Scheibenteil zu verwenden. Wenn jedoch der Randscheibenteil entfernt wird, wird eine darin gebildete Orientierungsfläche ebenfalls entfernt. Wenn keine Orientierungsfläche vorgesehen ist, kann eine genaue Herstellung eines Element-Isolations-V-Form-Grabens und integrierter Schaltungsmuster auf der Scheibe in den folgenden Schritte nicht durchgeführt werden.
- Es ist daher eine Aufgabe der vorliegenden Erfindung, ein neues und verbessertes dielektrisch isoliertes und verbundenes Halbleitersubstrat mit ausgezeichneten Grundeigenschaften und ein Verfahren zum Herstellen desselben vorzusehen.
- Gemäß der obigen Aufgabe schafft die vorliegende Erfindung ein Halbleitersubstrat mit einer ersten Siliziumschicht und einer zweiten Siliziumschicht, die mit der ersten Siliziumschicht über eine Isolierschicht verbunden ist, die zwischen die erste und die zweite Siliziumschicht geschichtet ist, wobei die erste Siliziumschicht dünner als die zweite Siliziumschicht ist, und wobei die Siliziumschicht eine (100)- oder (110)- Kristallflächenorientierung hat und die zweite Siliziumschicht eine (111) -Kristallflächenorientierung aufweist.
- Die vorliegende Erfindung und ihre Aufgaben und Vorteile werden aus der Detailbeschreibung eines bevorzugten Ausführungsbeispiels ersichtlich, das im folgenden erläutert wird.
- In der Detailbeschreibung eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung, wie unten dargeboten, wird Bezug genommen auf die beigefügten Zeichnungen, in welchen:
- Fig. 1A bis 1E Diagramme sind, die Hauptschnittdarstellungen von Hauptstrukturen zeigen, welche in Hauptprozessen für ein Verfahren zum Herstellen einer dielektrisch isolierten und direkt verbundenen Siliziumscheibe gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung erhalten sind,
- Fig. 2 ein Diagramm ist, das eine Draufsicht einer Scheibe zelgt, die durch direktes Verbinden eines anfänglich vorbereiteten Paares von Siliziumsubstraten erhalten ist,
- Fig. 3 ein Diagramm ist, das eine Schnittstruktur längs einer Linie III-III der in Fig. 2 dargestellten Scheibe zeigt,
- Fig. 4 ein Diagramm ist, das eine Draufsicht einer Scheibe einer geringfügig kleineren Größe zeigt, die durch den Entfernen eines Randteiles der in Fig. 2 dargestellten Scheibe erhalten ist,
- Fig. 5 ein Diagramm ist, das eine Schnittstruktur längs einer Linie III-III der in Fig. 2 dargestellten Scheibe zeigt,
- Fig. 6A bis 6B Diagramme sind, die Hauptschnittdarstellungen von Hauptstrukturen zeigen, die in Hauptprozessen einer Abwandlung des Herstellungsverfahrens der dielektrisch isolierten und direkt verbundenen Siliziumscheibe, die in Fig. 1 gezeigt ist, erhalten sind, und
- Fig. 7A und 7B Diagramme sind, die Hauptschnittdarstellungen von Hauptstrukturen zeigen, die in Hauptprozessen einer anderen Abwandlung des Herstellungsverfahrens der dielektrisch isolierten und direkt verbundenen Siliziumscheibe, die in Fig. 1 gezeigt ist, erhalten sind.
- In der Fig. 1A werden zunächst nunmehr zwei Halbleiterscheiben mit spiegelpolierten Oberflächen und verschiedenen Eigenschaften vorbereitet. In diesen Ausführungsbeispiel ist eine Scheibe 10 ein Siliziumsubstrat mit einer n-Typ-Leitfähigkeit, einem spezifischen Widerstand von 20 bis 30 Ω cm und einem Durchmesser von 4 Zoll (ein Zoll = 2,54 cm). Eine Scheibe 12 ist ein Siliziumsubstrat mit einer p-Typ-Leitfähigkeit, einem spezifischen Widerstand von 0,01 bis 0,02 Ω cm und einem Durchmesser von 4 Zoll. Die Dicke des Siliziumsubstrates 10 beträgt 500 um. Siliziumoxidfilme 14a und 14b mit jeweils einer Dicke von 1 um sind auf den Oberund Unterseiten des Siliziumsubstrates 10 durch thermische Oxidation gebildet. Die Dicke des Siliziumsubstrates 12 beträgt 500 um.
- Es sei darauf hingewiesen, daß die Kristallflächenorientierung des Siliziumsubstrates 12 verschieden ist von derjenigen des Siliziumsubstrates 10: die Oberflächenorientierung des Siliziumsubstrates 10 ist (100), und die Oberflächenorientierung des Siliziumsubstrates 12 ist (111). Diese Substrate 10 und 12 sind miteinander durch den isolierenden dünnen Film 14b, der dazwischengeschichtet ist, mittels einer direkten Verbindungstechnik bzw. Direkt-Bond-Technik verbunden. Daher wird ein verbundenes Scheibensubstrat 16 erhalten, das in Fig. 13 gezeigt ist. Um in Fig. 1A klar die Differenz zwischen den Kristallflächenorientierungen der Substrate 10 und 12 zu zeigen, sind zur Vereinfachung die Bezugszeichen "(100)" und "(111)" eingetragen.
- Zunächst werden die ersten und zweiten Siliziumsubstrate 10 und 12 einem hydrophilen Oberflächenbildungsprozeß unterworfen. Das heißt, diese Substrate 10 und 12 werden durch eine H&sub2;SO&sub4; - H&sub2;O&sub2;-Lösungsmischung, Königswasser oder dergleichen gereinigt. Danach werden die sich ergebenden Substrate 10 und 12 mit Wasser für etwa zehn Minuten gereinigt und durch einen Kreisel getrocknet. Sodann werden diese Substrate 10 und 12 in direktem Kontakt miteinander an deren spiegelpolierten Oberflächen in einer reinen Atmosphäre bei Raumtemperatur ohne die Verwendung irgendeines Verbindungsmaterials gebracht. Die Verbindungsstärke zwischen den Substraten 10 und 12 wird weiter verbessert, nachdem sie thermisch bei einer Temperatur von beispielsweise 200ºC und mehr behandelt sind. Die thermische Behandlung in diesem Fall kann in einer Atmosphäre von beispielsweise Sauerstoff, Wasserstoff, einem Inertgas, Dampf oder Mischung dieser Gase ausgeführt werden. Gemäß diesem Ausführungsbeispiel wird H&sub2;SO&sub4; - H&sub2;O&sub2; und HCl - H&sub2;O&sub2; verwendet, um die Substrate 10 und 12 zu reinigen. Die thermische Behandlung für die Substrate 10 und 12 wird in einer Stickstoffatmosphäre ausgeführt, die eine kleine Menge an Sauerstoff enthält, bei einer Temperatur von 1.100ºC für etwa zwei Stunden.
- Die verbundene Siliziumscheibe 16 wird einem zusätzlichen Orientierungsflachbildungsprozeß unterworfen. Das heißt, wie in Fig. 2 gezeigt ist, die durch direktes Verbinden des anfänglich vorbereiteten Paares von Siliziumsubstraten 10 und 12 erhaltene Scheibe 16 hat eine Orientierungsflachseite 18. Die Orientierungsflachseite 18 hat eine < 011> -kristallographische Achse. Die gesamte Schnittstruktur der Scheibe 16 längs der Linie III- III in diesem Fall ist in Fig. 3 gezeigt. In einer Draufsicht der Scheibe 16 in Fig. 2 neigt ein zur Vereinfachung schraffierter Randscheibenteil 20 dazu, im Vergleich mit dem zentralen verbleibenden Teil der Scheibe schwache Verbindungseigenschaften zu haben. Nachdem die Substrate 10 und 12 direkt verbunden sind, wird, um den Randteil 20 zu entfernen, die Scheibe längs einer virtuellen Schnittlinie 22 geschnitten, und es wird eine Scheibe 16' einer leicht kleineren Gestalt erhalten, wie dies in Fig. 4 gezeigt ist. In diesem Ausführungsbeispiel hat die Scheibe 16' einen Durchmesser von beispielsweise 3 Zoll. In der Scheibe 16' wird eine neue Orientierungsflachseite 24 gebildet. Diese neue Orientierungsflachseite 24 hat eine < 011> -kristallographische Achse in der gleichen Weise wie in der ursprünglichen Orientierungsflachseite 18. Die Schnittstruktur der Scheibe 16 längs der Linie V-V in diesen Fall ist in Fig. 5 gezeigt.
- Wenn die neue Orientierungsflachseite 24 in der geschnittenen Scheibe 16' gebildet wird, bevor der Randteil 20 der Scheibe 16 entfernt ist, wird eine (niclit gezeigte) Linienmarke parallel (oder senkrecht) zu der ursprünglichen Orientierungsflachseite 18 auf der Oberfläche der Scheibe 16 markiert. Nachdem der Randteil 20 der Scheibe 16 entfernt ist, wird die neue Orientierungsflachseite 24 auf der Grundlage der Linienmarke gebildet. In diesen Fall beträgt die Abweichungstoleranz einer Versetzung von der kristallographischen Bezugsachse längs der Bildungsrichtung der neuen Orientierungsflachseite 24 etwa ±5º.
- In der Fig. 1 wird nach Abschluß des oben erwähnten Bildungsprozesses für die zusätzliche Orientierungsflachseite eine Oberfläche eines ersten Siliziumsubstrates 10' (das als eine aktive Schicht arbeitet), welches als ein voraussichtlicher Elementbildungsprozeß der Scheibe 16' dient, poliert. Als ein Ergebnis wird die Dicke des Siliziumsubstrates 10' auf 60um vermindert. Zu dieser Zeit bat das Siliziumsubstrat 10' eine polierte Oberseite 30, von der der isolierende Dünnfilm 14a entfernt ist, wie dies in Fig. 1C gezeigt ist.
- Wie in Fig. 1D gezeigt ist, werden V-förmige Gräben 32 und 34 zur Elementisolation in der polierten Oberfläche 30 des ersten Siliziumsubstrates 10' durch wohlbekanntes anisotropes Ätzen gebildet. Dann werden zur Isolation isolierende Dünnfilme 36 und 38 jeweils in den V- förmigen Gräben 32 und 34 durch thermische Oxidation gebildet, wie dies in Fig. 1E gezeigt ist. Dann werden Polysiliziumschichten 40 und 42 jeweils in den Gräben 32 und 34 vergraben, und daher wird ein dielektrisch isoliertes Substrat vervollständigt.
- Gemäß einer Herstellungstechnik der vorliegenden Erfindung hat das Paar der direkt zu verbindenden Siliziumsubstrate 10 und 12 verschiedene Kristallflächenorientierungen: das Siliziumsubstrat 10 hat eine (100)-Oberflächenorientierung; und das Siliziumsubstrat 12 hat eine (111)-Oberflächenorientierung. Ein derartiger Unterschied zwischen den Kristalloberflächenorientierungen der ersten und zweiten Substrate 10 und 12 unterdrückt oder verhindert wirksam eine Verwerfung oder Verbiegung in den Randteil 22 der Scheibe 16, die durch direktes Verbinden der Substrate 10 und 12 gebildet ist. Die Ursache hierfür wird im folgenden erläutert.
- Wie oben beschrieben ist, ist eine Ursache der Verwerfung des dielektrisch isolierten Substrates eine aufgrund eines Unterschiedes zwischen- Wärmeausdehnungskoeffizienten des Siliziums und des Oxidfilmes erzeugte Spannung. Ein Grad der Verwerfung wird, wenn eine gegebene Spannung erzeugt wird, gemäß einem Young-Modul und einen Poisson-Verhältnis eines Materials, das ein Substrat bildet, bestimmt. In dem Fall eines dielektrisch isolierten Substrates beeinträchtigen der Young-Modul und das Poisson-Verhältnis der als eine Trägerunterlage dienenden zweiten Siliziumschicht stark den Grad der Verwerfung, da die zweite Schicht dünner ist als die andere. In diesem Fall wird ein Zustand von lediglich einer zweilagigen Struktur, bei der ein Siliziumoxidfilm auf einem Siliziumsubstrat gebildet ist, betrachtet. Eine Verwerfung X dieses Substrates wird mittels des Young-Moduls E, des Poisson-Verhältnisses ν und einer Proportionalitätskonstante c des Siliziums wie folgt definiert:
- X = c (1 - ν)/E
- In einem Siliziumsubstrat mit einer (100)-Oberflächenorientierung sind E = 1,31 x 10¹² dyn/cm² (1 dyn/cm² = 0,1 Pa) und ν = 0,28. Dagegen betragen in einem Siliziumsubstrat mit einer (111)-Oberflächenorientierung E = 1,70 x 10¹² dyn/cm² und ν = 0,26. Die.Verwerfung des (100)-Siliziumsubstrates wird mit derjenigen des (111)- Siliziumsubstrates gemäß den obigen Werten verglichen. Wenn die Verwerfung des ersteren Substrates "1" beträgt, so beträgt -diejenige des letzteren Substrates "0,79". Mit anderen Worten, die Verwerfung des (111)- Siliziumsubstrates ist kleiner als diejenige des (100)- Siliziumsubstrates. Wenn somit die dicke zweite Siliziumschicht, die als eine Unterlage dient, eine (111)- Kristalloberflächenorientierung hat und die erste Siliziumschicht, die als eine aktive Schicht dient, eine (100)-Kristalloberflächenorientierung aufweist, so ist die Verwerfung kleiner als in dem Fall, in welchem die Oberflächenorientierungen von beiden ersten und zweiten Siliziumschichten durch (100) gegeben sind. Wenn die erste Siliziumschicht eine (110)-Kristalloberflächenorientierung aufweist, so kann der gleiche Effekt erhalten werden. Insbesondere ist die obige Funktion wichtig in einem dielektrisch isolierten Substrat, das durch eine direkte Verbindungstechnik erhalten ist. Dies beruht darauf, daß, wie oben beschrieben ist, die Oberflächenorientierung der aktiven Schicht im allgemeinen als (100) aus Gründen gewählt ist, die Herstellungsprozessen und Ele.ment-Design zugeordnet sind. Jedoch kann bei der direkten Verbindungstechnik die Oberflächenorientierung der zweiten Siliziumschicht so gewählt sein, daß sie die Oberflächenorientierung der ersten Siliziumschicht, die als eine aktive Schicht dient, nicht berücksichtigt. Selbst wenn ein Kreisel- auf-Glas-Verbindungsverfahren, ein anodisches Verbindungsverfahren, das eine Spannungsanlegung ausnutzt, oder dergleichen neben dem direkten Verbindungsverfahren verwendet wird, um ein dielektrisch isoliertes Substrat zu erhalten, kann selbstverständlich der gleiche Effekt erhalten werden.
- Die vorliegenden Erfinder stellten einige Proben entsprechende der in Fig. 1C gezeigten polierten Scheibe 16' in der Praxis her, und ein Experiment wurde mittels der erhaltenen Proben durchgeführt. Verwerfungen in den Randteilen der Proben wurden gemessen. Als ein Ergebnis fielen in Scheibenproben mit herkömmlichen Anordnungen, bei denen die Oberflächenorientierung des zweiten Siliziumsubstrates 12, das direkt mit dem ersten Siliziumsubstrat 10 zu verbinden ist, gleich eingestellt ist wie diejenige des ersten Siliziumsubstrates 10, d.h. (100), die Verwerfungen in deren Randteilen in den Bereich von 11,3 um bis 15,3 um Der Mittelwert der Verwerfungen betrug 13,2 um Dagegen wurde die obige Messung für experimentelle Proben durchgeführt, bei denen die ersten und zweiten Substrate 10 und 12 verschiedene Oberflächenorientierungen gemäß einem Konzept der vorliegenden Erfindung hatten. Als ein Ergebnis fielen die Verwerfungen der Randteile in den Bereich von 8,4 um bis 10,3 um, und der Mittelwert betrug 9,8 um.
- Zusätzlich stellten die Erfinder einige Proben gemäß der in Fig. 1E gezeigten vervollständigten dielektrisch isolierten Scheibe in der Praxis her, und es wurde ein Experiment mittels dieser Proben durchgeführt. Verwerfungen in den Randteilen der Proben wurden gemessen. Als ein Ergebnis fielen in Scheibenproben mit herkömmlichen Anordnungen, bei denen die Oberflächenorientierung des zweiten Siliziumsubstrates 12, das direkt mit den ersten Siliziumsubstrat 10 zu verbinden ist, gleich eingestellt ist wie diejenige des ersten Siliziumsubstrates 10, d.h. (100), die Verwerfungen in deren Randteile in den Bereich von 10,3 um bis 15,1 um. Der Mittelwert betrug 12,7 um. Dagegen wurde die oben erwähnte Messung für experimentelle Proben durchgeführt, bei denen die ersten und zweiten Substrate 10 und 12 verschiedene Oberflächenorientierungen gemäß einem Konzept der vorliegenden Erfindung hatten. Als ein Ergebnis fielen die Verwerfungen der Randteile in den Bereich von 8,0 um bis 10,0 um und der Mittelwert betrug 9,5 um. Diese versuchsergebnisse demonstrieren offenbar die Überlegenheit in der Verwerfungsverhinderung der Scheibe, die durch die direkte Verbindungsherstellungstechnik der vorliegenden Erfindung erhalten ist. Somit werden eine Zunahme im Durchmesser der direkt verbundenen Siliziumscheibe mit der dielektrisch isolierten Struktur und eine Miniaturisierung der integrierten Schaltungselemente auf diesem Scheibensubstrat erleichtert.
- Obwohl die Kristalloberflächenorientierung des ersten Siliziumsubstrates 10, das als eine aktive Schicht dient, in diesem Ausführungsbeispiel auf (100) eingestellt ist, kann die Oberflächenorientierung (110) betragen. Jedoch ist die (100)-Kristalloberflächenorientierung bevorzugt hinsichtlich ausgezeichneter Grundeigenschaften der Schaltungselemente eingestellt, wenn Metall-Isolator-Halbleiter-Feldeffekttransistoren auf dem Substrat 10 als Schaltungselemente gebildet werden.
- Gemäß dem obigen Ausführungsbeispiel wird, nachdem die ersten und zweiten Substrate 10 und 12 direkt verbunden sind, ein äußerer Umfangsoberflächenbereich (der dazu neigt, unzureichend oder unvollständig verbunden zu sein, selbst wenn die Herstellungstechnik der vorliegenden Erfindung verwendet wird, wie dies oben erläutert ist) 22 der integrierten Scheibe 16 entfernt. Dieses Entfernen erlaubt eine Verbesserung der physikalischien Stärke des Randteiles der dielektrisch isolierten direkt verbundenen Scheibe 16', die schließlich zu erhalten ist. Die geschliffene Scheibe 16' wird mit einer neuen Orientierungsflachseite 24 durch einen zusätzlichen Orientierungsflachseitenbildungsprozeß versehen. Diese neue Orientierungsflachseite erlaubt eine wirksame Bildung der integrierten Schaltungsmuster auf der schließlich erhaltenen, dielektrisch isolierten direkten Verbindungsscheibe 16'.
- Wenn eine dielektrisch isolierte Scheibe durch direktes Verbinden eines Paares von Siliziumsubstraten 10 und 12 gebildet wird, kann, um eine Erzeugung einer Verwerfung zwischen den Substraten 10 und 12 zu unterdrücken, die Fremdstoffkonzentration des Siliziumsubstrates 12 partiell erhöht werden. Wenn die Fremdstoffkonzentration des Siliziumsubstrates 12 partiell erhöht ist, wird die Fremdstoffkonzentration in einem Teilbereich einschließlich wenigstens eines Oberflächenbereiches (eine zu verbindende Oberfläche), die einem direkten Verbindungs- bzw. Bondprozeß unterworfen ist, erhöht. Das heißt, vor dem direkten Verbindungsprozeß werden Fremdstoffe in wenigstens den zu verbindenden Oberflächenteil des Siliziumsubstrates 12 durch eine Dotiertechnik, wie beispielsweise Diffusion, dotiert, wie dies durch Pfeile 50 in Fig. 6A angezeigt ist. Als ein Ergebnis wir, wie in Fig. 6B gezeigt ist, die Fremdstoffkonzentration eines Oberflächenteiles 52 des Siliziumsubstrates 12 erhöht. Wenn danach der direkte Verbindungsprozeßdurchgeführt wird, kann die Erzeugung der Verwerfung der dielektrisch isolierten Scheibe 16' wirksam unterdrückt werden.
- Alternativ wird, wie in Fig. 7A gezeigt ist, eine BPSG- (Bor-Phosphor-Silikat-Glas)-Schicht 54 auf der Verbindungsoberfläche des Siliziumsubstrates 12 gebildet, bevor die Substrate einem direkten Verbinden bzw. Bonden unterworfen werden, so daß die Erzeugung einer Verwerfung der dielektrisch isolierten Scheibe 16' wirksam unterdrückt werden kann. In diesem Fall dient die BPSG- Schicht 54 zum Unterdrücken ihrer Verwerfung und einer Verzerrung des Substrates 12. Wenn danach, wie in Fig. 7B gezeigt ist, der direkte Verbindungsprozeß durchgeführt wird, kann eine Verwerfungserzeugung in der dielektrisch isolierten Scheibe 16' wirksam unterdrückt werden.
Claims (10)
1. Halbleitersubstrat mit einer ersten Siliziumschicht
(10) und einer mit der ersten Siliziumschicht über
eine Isolierschicht (14b) verbundenen zweiten
Siliziumschicht (12), wobei die Isolierschicht zwischen
die erste und zweite Siliziumschicht (10, 12)
geschichtet und die erste Siliziumschicht (10) dünner
als die zweite Siliziumschicht (12) ist, dadurch
gekennzeichnet, daß die erste Siliziumschicht eine
(100)- oder (110)-Kristalloberflächenorientierung
hat, und daß die zweite Siliziumschicht eine (111)-
Kristalloberflächenorientierung hat.
2. Substrat nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Siliziumschicht (10) als eine aktive
Schicht dient, auf der integrierte
Schaltungselemente gebildet sind, während die zweite
Siliziumschidht als eine Unterlagenschicht zum Tragen der
aktiven Schicht dient.
3. Substrat nach Anspruch 2, dadurch gekennzeichnet,
daß die Isolierschicht einen Siliziumoxid-Dünnfilm
(14b) umfaßt.
4. Substrat nach Anspruch 3, dadurch gekennzeichnet,
daß die ersten und zweiten Siliziumschichten (10,
12) mit einer Orientierungsflachseite (24) versehen
sind.
5. Verfahren zum Herstellen eines dielektrisch
isolierten Halbleitersubstrates, aufweisend die
folgenden Schritte: Spiegelpolieren jeweiliger erster
Hauptflächen von ersten und zweiten
Siliziumscheiben (10, 12), Bilden einer Isolierschicht (14b),
auf der ersten Hauptoberfläche der ersten
Siliziumscheibe (10), Bonden bzw. Verbinden der ersten
Hauptoberflächen der ersten und zweiten
scheiben durch eine thermische Behandlung, so daß
die Isolierschicht (14b) dazwischen geschichtet
ist, um ein verbundenes Substrat zu liefern,
Polieren der zweiten Hauptoberfläche der ersten
Siliziumscheibe (10), so daß die erste Siliziumscheibe
(10) dünner ist als die zweite Siliziumscheibe (12),
und Entfernen eines Randteiles des verbundenen
Substrates, um ein verarbeitetes Substrat (16') zu
ergeben, dadurch gekennzeichnet, daß die erste
Siliziumscheibe eine (100)- oder
(110)-Kristalloberflächenorientierung hat und, daß die zweite
Siliziumscheibe (12) eine
(111)-Kristalloberflächenorientierung hat.
6. Verfahren nach Anspruch 5, dadurch gekenhzeichnet,
daß jede der ersten und zweiten Siliziumscheiben
(10, 12) eine anfänglich darin gebildete
Orientierungsflachseite (18) hat.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
daß die anfänglich gebildete
Orientierungsflachseite
(18) entfernt wird, wenn der Randteil des
verbundenen Substrates (16) entfernt wird.
8. Verfahren nach Anspruch 7, gekennzeichnet durch
weiterhin den Schritt eines zusätzlichen Bildens
einer Orientierungsflachseite (24) auf dem
verarbeiteten Substrat (16').
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß die erste Siliziumscheibe (10) als eine aktive
Schicht dient, wobei integrierte Schaltungselemente
in der polierten zweiten Hauptoberfläche hiervon
gebildet sind.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
daß die als isolierende Isolierschichten der
Integrierten Schaltungselemente dienenden isolierenden
Schichten (36, 38, 40, 42) in der polierten zweiten
Hauptoberfläche der ersten Siliziumscheibe (10)
gebildet sind.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7871488 | 1988-03-31 | ||
JP63173701A JP2685819B2 (ja) | 1988-03-31 | 1988-07-14 | 誘電体分離半導体基板とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE68923894D1 DE68923894D1 (de) | 1995-09-28 |
DE68923894T2 true DE68923894T2 (de) | 1996-04-18 |
Family
ID=26419764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE68923894T Expired - Lifetime DE68923894T2 (de) | 1988-03-31 | 1989-03-31 | Halbleitersubstrat mit dielektrischer Isolierung. |
Country Status (5)
Country | Link |
---|---|
US (1) | US4878957A (de) |
EP (1) | EP0335741B1 (de) |
JP (1) | JP2685819B2 (de) |
KR (1) | KR920007333B1 (de) |
DE (1) | DE68923894T2 (de) |
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1989
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- 1989-03-31 KR KR1019890004184A patent/KR920007333B1/ko not_active IP Right Cessation
- 1989-03-31 EP EP89303219A patent/EP0335741B1/de not_active Expired - Lifetime
- 1989-03-31 DE DE68923894T patent/DE68923894T2/de not_active Expired - Lifetime
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KR890015358A (ko) | 1989-10-30 |
JPH01315159A (ja) | 1989-12-20 |
EP0335741B1 (de) | 1995-08-23 |
KR920007333B1 (ko) | 1992-08-31 |
EP0335741A3 (de) | 1991-01-30 |
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