CN220502678U - 具有腔体的硅基板以及使用了该硅基板的腔体soi基板 - Google Patents
具有腔体的硅基板以及使用了该硅基板的腔体soi基板 Download PDFInfo
- Publication number
- CN220502678U CN220502678U CN201990001279.1U CN201990001279U CN220502678U CN 220502678 U CN220502678 U CN 220502678U CN 201990001279 U CN201990001279 U CN 201990001279U CN 220502678 U CN220502678 U CN 220502678U
- Authority
- CN
- China
- Prior art keywords
- oxide film
- cavity
- silicon oxide
- silicon substrate
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 255
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 196
- 239000010703 silicon Substances 0.000 title claims abstract description 196
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 194
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 196
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 196
- 238000000034 method Methods 0.000 description 17
- 238000009826 distribution Methods 0.000 description 16
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000000137 annealing Methods 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 230000004927 fusion Effects 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- 238000000708 deep reactive-ion etching Methods 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B1/00—Devices without movable or flexible elements, e.g. microcapillary devices
- B81B1/002—Holes characterised by their shape, in either longitudinal or sectional plane
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00642—Manufacture or treatment of devices or systems in or on a substrate for improving the physical properties of a device
- B81C1/0065—Mechanical properties
- B81C1/00666—Treatments for controlling internal stress or strain in MEMS structures
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
- B81C1/00047—Cavities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2203/00—Basic microelectromechanical structures
- B81B2203/03—Static structures
- B81B2203/0315—Cavities
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0128—Processes for removing material
- B81C2201/013—Etching
- B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2203/00—Forming microstructural systems
- B81C2203/03—Bonding two components
- B81C2203/033—Thermal bonding
- B81C2203/036—Fusion bonding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Mechanical Engineering (AREA)
- Element Separation (AREA)
- Micromachines (AREA)
- Pressure Sensors (AREA)
Abstract
本实用新型提供一种抑制了翘曲的发生的、具有腔体的硅基板以及使用了该硅基板的腔体SOI基板。具有腔体的硅基板具有:第1面,具有腔体;以及第2面,与所述第1面对置,所述硅基板具有:第1硅氧化膜,设置在第1面,厚度为d1;第2硅氧化膜,设置在腔体的底面,厚度为d2;以及第3硅氧化膜,设置在第2面,厚度为d3,关于厚度d1、d2、d3,满足d1≤d3且d1<d2的第1关系式、或d3<d1且d2<d1的第2关系式中的任一者,所述第1硅氧化膜、第2硅氧化膜以及第3硅氧化膜为热氧化膜。
Description
技术领域
本实用新型涉及用于MEMS(MicroElectro Mechanical Systems,微机电系统)器件等的具有腔体的硅基板以及使用了该硅基板的腔体SOI(Silicon On Insulator,绝缘体上的硅)基板。特别是,涉及通过硅氧化膜将具有腔体的第1硅基板和第2硅基板进行了接合的腔体SOI基板(C-SOI基板)。
背景技术
以往,已知有在硅基板包含压电元件的MEMS器件。作为该MEMS器件,有将具有腔体的第1硅基板和第2硅基板进行了接合的腔体SOI基板。例如,公开了如下结构,即,在作为构成腔体SOI基板的两片硅基板中的一者的第1硅基板设置有腔体,在第1硅基板和第2硅基板的接合部设置有硅氧化膜(SiO2)(例如,参照专利文献1)。
此外,公开了如下内容,即,使形成在作为SOI基板的操作晶片的硅基板的背面的硅氧化膜(SiO2)的厚度和形成在作为操作晶片的硅基板的表面的硅氧化膜(SiO2)的厚度相同,或者减少厚度差,由此抑制SOI基板的翘曲(例如,参照专利文献2)。
进而,公开了如下内容,即,将设置在构成SOI基板的两片硅基板的氧化膜的厚度设为不同的厚度,并使成为活性层的硅基板的氧化膜比另一个硅基板的氧化膜厚,由此抑制SOI基板的翘曲(例如,参照专利文献3)。
在先技术文献
专利文献
专利文献1:日本特开2015-123547号公报
专利文献2:日本特开2011-176097号公报
专利文献3:日本特开平9-45882号公报
实用新型内容
实用新型要解决的课题
像后面叙述的那样,本实用新型的发明人们发现了如下问题,即,如果是专利文献1记载的腔体SOI基板,则在具有腔体的硅基板中会发生翘曲。
在专利文献2和专利文献3公开的实用新型涉及不具有腔体的SOI基板,虽然能够实现对SOI基板的翘曲的抑制,但是难以抑制腔体SOI基板的翘曲。
因此,本实用新型的目的在于,提供一种抑制了翘曲的发生的具有腔体的硅基板。
用于解决课题的技术方案
本实用新型涉及的具有腔体的硅基板具有:第1面,具有腔体;以及第2面,与所述第1面对置,其中,
所述硅基板具有:
第1硅氧化膜,设置在所述第1面,厚度为d1;
第2硅氧化膜,设置在所述腔体的底面,厚度为d2;以及
第3硅氧化膜,设置在所述第2面,厚度为d3,
关于厚度d1、d2、d3,满足d1≤d3且d1<d2的第1关系式、或d3<d1且d2<d1的第2关系式中的任一者,
所述第1硅氧化膜、第2硅氧化膜以及第3硅氧化膜为热氧化膜。
本实用新型涉及的腔体SOI基板具备:
上述的具有腔体的硅基板;以及
硅基板,与所述具有腔体的硅基板的所述第1面接合。
本实用新型涉及的腔体SOI基板具备第1硅基板以及与所述第1硅基板的所述第1面接合的第2硅基板,
所述第1硅基板具有:第1面,具有腔体;以及第2面,与所述第1面对置,
所述第1硅基板具有:第1硅氧化膜,设置在所述第1面,厚度为d1;第2硅氧化膜,设置在所述腔体的底面,厚度为d2;以及第3硅氧化膜,设置在所述第2面,厚度为d3,
关于厚度d1、d2、d3,满足d1≤d3且d1<d2的第1关系式、或d3<d1且d2<d1的第2关系式中的任一者。
实用新型效果
根据本实用新型涉及的具有腔体的硅基板以及使用了该硅基板的腔体SOI基板,能够降低腔体SOI基板中的翘曲。
附图说明
图1A是示出实施方式1涉及的具有腔体的硅基板的剖面结构的概略剖视图。
图1B是示出实施方式1涉及的腔体SOI基板的剖面结构的概略剖视图。
图2A是示出对平板状的硅基板仿真了热氧化时的翘曲的压缩应力值的分布结果的图。
图2B是示出对具有腔体的硅基板仿真了热氧化时的翘曲的压缩应力值的分布结果的图。
图3A是示出对如下情况下的热氧化时的翘曲进行了仿真的压缩应力值的分布结果的图,即,设置在第2面的硅氧化膜的厚度d3为设置在第1面的硅氧化膜的厚度d1以上,且设置在腔体的底部的硅氧化膜的厚度d2和设置在第1面的硅氧化膜的厚度d1相同。
图3B是示出对如下情况下的热氧化时的翘曲进行了仿真的压缩应力值的分布结果的图,即,设置在第2面的硅氧化膜的厚度d3为设置在第1面的硅氧化膜的厚度d1以上,且设置在腔体的底部的硅氧化膜的厚度d2比设置在第1面的硅氧化膜的厚度d1厚。
图4A是示出对如下情况下的热氧化时的翘曲进行了仿真的压缩应力值的分布结果的图,即,设置在第2面的硅氧化膜的厚度d3比设置在第1面的硅氧化膜的厚度d1薄,且设置在腔体的底部的硅氧化膜的厚度d2与设置在第1面的硅氧化膜的厚度d1相同。
图4B是示出对如下情况下的热氧化时的翘曲进行了仿真的压缩应力值的分布结果的图,即,设置在第2面的硅氧化膜的厚度d3比设置在第1面的硅氧化膜的厚度d1薄,且设置在腔体的底部的硅氧化膜的厚度d2比设置在第1面的硅氧化膜的厚度d1薄。
图5A是示出实施方式1涉及的腔体SOI基板的制造方法的各工序的概略剖视图。
图5B是示出实施方式1涉及的腔体SOI基板的制造方法的各工序的概略剖视图。
图6A是示出实施方式2涉及的腔体SOI基板的制造方法的各工序的概略剖视图。
图6B是示出实施方式2涉及的腔体SOI基板的制造方法的各工序的概略剖视图。
具体实施方式
第1方式涉及的具有腔体的硅基板具有:第1面,具有腔体;以及第2面,与所述第1面对置,
所述硅基板具有:
第1硅氧化膜,设置在所述第1面,厚度为d1;
第2硅氧化膜,设置在所述腔体的底面,厚度为d2;以及
第3硅氧化膜,设置在所述第2面,厚度为d3,
关于厚度d1、d2、d3,满足d1≤d3且d1<d2的第1关系式、或d3<d1且d2<d1的第2关系式中的任一者,
所述第1硅氧化膜、第2硅氧化膜以及第3硅氧化膜为热氧化膜。
第2方式涉及的腔体SOI基板具备:
上述第1方式涉及的具有腔体的硅基板;以及
硅基板,与所述具有腔体的硅基板的所述第1面接合。
第3方式涉及的腔体SOI基板具备第1硅基板以及与所述第1硅基板的所述第1面接合的第2硅基板,
所述第1硅基板具有:第1面,具有腔体;以及第2面,与所述第1面对置,
所述第1硅基板具有:第1硅氧化膜,设置在所述第1面,厚度为d1;第2硅氧化膜,设置在所述腔体的底面,厚度为d2;以及第3硅氧化膜,设置在所述第2面,厚度为d3,
关于厚度d1、d2、d3,满足d1≤d3且d1<d2的第1关系式、或d3<d1且d2<d1的第2关系式中的任一者。
<关于完成本实用新型的经过>
本实用新型的发明人们发现了如下问题,即,在对具有腔体的第1硅基板和第2硅基板进行了接合的腔体SOI基板(C-SOI基板)中,在具有腔体的第1硅基板会发生翘曲。
在C-SOI基板中,第1硅基板和第2硅基板例如通过称为熔接(FUSION BONDING)的直接接合进行接合。可认为,在熔接前形成热氧化膜时以及熔接后进行热处理(退火)时,在C-SOI基板发生(显现)翘曲。另外,在前者的情况下,例如在1000℃的含氧的气氛下形成热氧化膜,但是在1000℃的含氧的气氛下没有发生翘曲,可认为在形成热氧化膜后返回到室温时由于硅基板的Si和热氧化膜的SiO2的热膨胀系数差而出现翘曲。
图2A是示出对平板状的硅基板仿真了热氧化时的翘曲的压缩应力值的分布结果的图。图2B是示出对具有腔体的硅基板仿真了热氧化时的翘曲的压缩应力值的分布结果的图。该热氧化是用于在熔接前形成热氧化膜的工序。仿真的条件如下。另外,在图中,表示将左端部固定的状态下的翘曲。
·有限元法(Finite Element Method:FEM)
·轴对称模型(旋转模型)
·假定在1000℃(热氧化条件)下无应力,并计算返回到室温(25℃)时的翘曲
·硅基板的直径为150mm
·硅基板的厚度为600μm
·腔体的深度为300μm
·热氧化膜的标准厚度为2μm(d1)
如图2A所示,可知在平板状的硅基板中,在下表面侧作用压缩应力,在上表面侧作用拉伸应力,但是应力值都小,没有发生翘曲。另一方面,如图2B所示,在具有腔体的硅基板中,存在腔体5。具有腔体的硅基板具有第1面和第2面。第1面具有腔体5,并在接合C-SOI基板中的第2硅基板时成为接合部。第2面是与第1面对置的面。在具有腔体的硅基板中,在第1面、腔体5的底部、以及第2面分别设置有硅氧化膜,可认为这些硅氧化膜的应力影响翘曲。例如,关于设置在第1面的硅氧化膜的厚度d1、设置在腔体5的底部的硅氧化膜的厚度d2、以及设置在第2面的硅氧化膜的厚度d3,如果是在这些厚度都相同(d1=d2=d3)这样的条件下,则如图2B所示,可知具有腔体的硅基板的翘曲会变大。因此,在具有腔体的硅基板中,验证了这些硅氧化膜的厚度d1、d2、d3和翘曲的关系。
另外,由于设置在第1面的硅氧化膜的厚度d1影响C-SOI基板中的第1硅基板和第2硅基板的接合强度,所以变更厚度是不优选的。因此,对设置在腔体5的底部的硅氧化膜的厚度d2和设置在第2面的硅氧化膜的厚度d3进行了研究。
图3A是示出对如下情况下的热氧化时的翘曲进行了仿真的压缩应力值的分布结果的图,即,陵置在第2面的硅氧化膜的厚度d3为设置在第1面的硅氧化膜的厚度d1以上,且设置在腔体5的底部的硅氧化膜的厚度d2和设置在第1面的硅氧化膜的厚度d1相同。图3B是示出对如下情况下的热氧化时的翘曲进行了仿真的压缩应力值的分布结果的图,即,设置在第2面的硅氧化膜的厚度d3为设置在第1面的硅氧化膜的厚度d1以上,且设置在腔体5的底部的硅氧化膜的厚度d2比设置在第1面的硅氧化膜的厚度d1厚。
图3A以及图3B均为如下情况,即,设为d1=2μm、d3=2μm,d3≥d1的关系成立。在图3A中,设为d2=2μm,示出了d1=d2的关系的情况下的压缩应力值的分布结果。可知在该情况下,具有腔体的硅基板向上翘曲。另一方面,在图3B中,设为d2=3μm,示出了d1<d2的关系的情况下的压缩应力值的分布结果。可知在该情况下,与图3A对比,具有腔体的硅基板的翘曲变小。
图4A是示出对如下情况下的热氧化时的翘曲进行了仿真的压缩应力值的分布结果的图,即,设置在第2面的硅氧化膜的厚度d3比设置在第1面的硅氧化膜的厚度d1薄,且设置在腔体5的底部的硅氧化膜的厚度d2与设置在第1面的硅氧化膜的厚度d1相同。图4B是示出对如下情况下的热氧化时的翘曲进行了仿真的压缩应力值的分布结果的图,即,设置在第2面的硅氧化膜的厚度d3比设置在第1面的硅氧化膜的厚度d1薄,且设置在腔体5的底部的硅氧化膜的厚度d2比设置在第1面的硅氧化膜的厚度d1薄。
图4A以及图4B均为如下情况,即,设为d1=3μm、d3=2μm,d3<d1的关系成立。在图4A中,设为d2=3μm,示出了d1=d2的关系的情况下的压缩应力值的分布结果。可知在该情况下,具有腔体的硅基板向下翘曲。另一方面,在图4B中,设为d2=1μm,示出了d1>d2的关系的情况下的压缩应力值的分布结果。可知在该情况下,与图4A对比,具有腔体的硅基板的翘曲变小。
在此,关于设置在第1面的硅氧化膜的厚度d1、设置在腔体5的底部的硅氧化膜的厚度d2、以及设置在第2面的硅氧化膜的厚度d3,在d3≥d1的关系成立的情况下,在d1=d2的关系下,具有腔体的硅基板向上翘曲。此外,在d3<d1的关系成立的情况下,在d1=d2的关系下,具有腔体的硅基板向下翘曲。可认为这是由于,如果基本上d1=d3,则翘曲相同,但是若d1和d3不同,则产生与其相应的翘曲。也就是说,在d3>d1的关系下d3厚,因此设置在第2面的硅氧化膜的压缩应力量变得比设置在第1面的硅氧化膜的压缩应力量大,从而向上翘曲。
另一方面,在d3≥d1的关系成立的情况下,在d1<d2的关系下,具有腔体的硅基板的翘曲变小。此外,在d3<d1的关系成立的情况下,在d1>d2的关系下,具有腔体的硅基板的翘曲变小。可认为这是因为,通过变更d2,从而缓解了在硅基板的Si与硅氧化膜的SiO2之间产生的应力。硅基板的翘曲的大小由设置在第1面的SiO2热氧化膜的厚度和设置在第2面的SiO2热氧化膜的厚度的关系决定。若改变d1和d2的关系,则相对于d3的关系变化,在图3A至图4B的条件下,可认为成为应力缓解的方向。其结果是,认为能够缓解具有腔体的硅基板的翘曲。
根据以上,本实用新型的发明人们完成了如下的本实用新型,即,通过使具有腔体的硅基板的设置在第1面的硅氧化膜的厚度d1、设置在腔体5的底部的硅氧化膜的厚度d2、以及设置在第2面的硅氧化膜的厚度d3满足一定的关系式,从而能够抑制具有腔体的硅基板的翘曲。
以下,参照附图对实施方式涉及的具有腔体的硅基板以及腔体SOI基板进行说明。另外,在图中,对于实质上相同的构件标注相同的附图标记。
(实施方式1)
<具有腔体的硅基板>
图1A是示出实施方式1涉及的具有腔体5的硅基板10的剖面结构的概略剖视图。硅基板10具有第1面和与第1面对置的第2面,第1面具有腔体5。此外,硅基板10具有设置在除腔体5以外的第1面的第1硅氧化膜11、设置在腔体5的底面的第2硅氧化膜12、以及设置在第2面的第3硅氧化膜13。在硅基板10中,关于第1硅氧化膜11的厚度d1、第2硅氧化膜12的厚度d2、以及第3硅氧化膜13的厚度d3,满足d1≤d3且d1<d2的第1关系式、或d3<d1且d2<d1的第2关系式中的任一者。
即,关于设置在第1面的第1硅氧化膜11的厚度d1、设置在腔体5的底部的第2硅氧化膜12的厚度d2、以及设置在第2面的第3硅氧化膜13的厚度d3,通过满足上述第1关系式或者第2关系式,从而能够抑制具有腔体5的硅基板10的翘曲的发生。
<腔体SOI基板>
图1B是示出实施方式1涉及的腔体SOI基板20的剖面结构的概略剖视图。腔体SOI基板20具备第1硅基板1和第2硅基板8。第1硅基板1具有第1面和与第1面对置的第2面,第1面具有腔体5。此外,第1硅基板1具有设置在除腔体5以外的第1面的第1硅氧化膜11、设置在腔体5的底面的第2硅氧化膜12、以及设置在第2面的第3硅氧化膜13。第2硅基板8与第1硅基板1的第1面接合。进而,在第1硅基板1中,关于第1硅氧化膜11的厚度d1、第2硅氧化膜12的厚度d2、以及第3硅氧化膜13的厚度d3,满足d1≤d3且d1<d2的第1关系式、或d3<d1且d2<d1的第2关系式中的任一者。
即,关于第1硅基板1中的设置在第1面的第1硅氧化膜11的厚度d1、设置在腔体5的底部的第2硅氧化膜12的厚度d2、以及设置在第2面的第3硅氧化膜13的厚度d3,通过满足上述第1关系式或者第2关系式,从而能够抑制腔体SOI基板20的翘曲的发生。
以下,对构成该腔体SOI基板20的构件进行说明。
<第1硅基板>
第1硅基板1能够使用上述具有腔体5的硅基板10。
<第2硅基板>
第2硅基板8与第1硅基板1的不同点在于,不具有腔体。该第2硅基板8与第1硅基板1接合。关于与第1硅基板1的接合,例如,可以使用后述的称为熔接的工序进行直接接合。另外,接合方法并不限于此。
<腔体SOI基板的制造方法>
图5A以及图5B是示出使用了实施方式1涉及的具有腔体的硅基板的腔体SOI基板的制造方法的各工序的概略剖视图。
(1)准备第1硅基板1(图5A的(a))。
(2)使第1硅基板1热氧化(图5A的(b))。由此,在第1硅基板1的第1面以及第2面分别形成作为热氧化膜的硅氧化膜2a、2b。
(3)利用光刻技术,在硅氧化膜2a上形成抗蚀剂图案3(图5A的(c))。该抗蚀剂图案3设置为覆盖除作为形成腔体5的部位的开口部4以外的硅氧化膜2a的部分。在该情况下,例如,在将光固化膜等抗蚀剂设置在硅氧化膜2a的整个面之后,通过选择性地进行光照射的图案化将位于作为形成腔体5的部位的开口部4的抗蚀剂除去,能够得到抗蚀剂图案3。
(4)通过湿式蚀刻将硅氧化膜2a中的未被抗蚀剂图案3覆盖的部分和硅氧化膜2b除去(图5A的(d))。关于湿式蚀刻,可以使用氢氟酸、BHF(缓冲氢氟酸),也可以使用干式蚀刻。由此,仅有硅氧化膜2a中的被抗蚀剂图案3覆盖的部分残留,在开口部4露出第1硅基板1。
(5)使用灰化、抗蚀剂剥离液等,将抗蚀剂图案3除去(图5A的(e))。
(6)通过DRIE(Deep Reactive-Ion Etching,深度反应离子蚀刻),在第1硅基板1的第1面形成腔体5(图5A的(f))。在该情况下,残存在第1面的硅氧化膜2a作为掩模发挥作用,在开口部4形成腔体5。
(7)通过使用了氢氟酸、BHF的湿式蚀刻将硅氧化膜2a除去(图5A的(g))。
(8)使第1硅基板1热氧化。由此,在第1硅基板1形成用于进行熔接的硅氧化膜6(图5A的(h))。在该情况下,形成在第1硅基板1的硅氧化膜6的厚度为d。即,在该时间点,设置在第1面的硅氧化膜6、设置在腔体5的底部的硅氧化膜6、以及设置在第2面的硅氧化膜6均具有实质上相同的膜厚d。
(9)在腔体5形成抗蚀剂图案7(图5B的(a))。在该情况下,使得除腔体5以外不设置抗蚀剂图案7。也就是说,在第1硅基板1的第1面以及第2面不形成抗蚀剂图案7。
(10)通过适当的蚀刻将设置在第1硅基板1的第1面以及第2面的硅氧化膜6的一部分除去。由此,使第1硅基板1中的设置在第1面的硅氧化膜6a的厚度为d1,并使设置在第2面的硅氧化膜6c的厚度为d3(图5B的(b))。硅氧化膜6a与第1硅氧化膜11对应,硅氧化膜6c与第3硅氧化膜13对应。
(11)将抗蚀剂图案7剥离(图5B的(c))。通过该工序,可得到具有腔体5的第1硅基板1。另外,在该时间点,硅氧化膜6c的厚度d3与硅氧化膜6a的厚度d1实质上相同(d3=d1)。在腔体5的底部形成有硅氧化膜6b。硅氧化膜6b与第2硅氧化膜12对应。
因此,为了做成为上述具有腔体5的硅基板10,关于第1硅基板1中的设置在第1面的第1硅氧化膜11的厚度d1、设置在腔体5的底部的第2硅氧化膜12的厚度d2、以及设置在第2面的第3硅氧化膜13的厚度d3,需要调整为满足d1≤d3且d1<d2的第1关系式。在该腔体SOI基板的制造方法中,通过在第1硅基板1和第2硅基板8的接合后进行的退火处理,使设置在第2面的硅氧化膜6c的厚度d3增加而进行调整。本实用新型并不限于此,例如,在将抗蚀剂图案7剥离的工序之后,也可以在用抗蚀剂图案覆盖第1面之后进行退火处理而使设置在第2面的硅氧化膜6c的厚度d3增加,或者,也可以通过对设置在第2面的硅氧化膜6c进行研磨而使设置在第2面的硅氧化膜6c的厚度d3减少。
(12)将在上述工序中得到的具有腔体5的第1硅基板1与第2硅基板8一起进行适当的清洗,经过活性化处理,对具有腔体5的第1硅基板1和第2硅基板8进行熔接。
熔接例如能够通过以下的工序来实现。
a)使第1硅基板1的第1面和第2硅基板8的接合面中的至少一个表面亲水化,形成水的膜。
b)通过存在于表面的水的力对第1硅基板1的第1面和第2硅基板8的接合面进行临时粘合。
c)在临时粘合的状态下对第1硅基板1和第2硅基板8进行加热。
d)从200℃附近起,水、氧从第1硅基板1的第1面和第2硅基板8的接合面的界面被释放,界面的键合转变为氢键。由此,第1硅基板1的第1面和第2硅基板8的接合面的接合强度增大。
e)直至600℃附近,由于水、氧被释放,从而第1硅基板1的第1面和第2硅基板8的接合面的界面处的空隙增加。
f)通过将温度提升至大约1000℃附近,从而在第1硅基板1的第1面和第2硅基板8的接合面的界面处,水、氧扩散到Si中,从而空隙消失。由此,第1硅基板1的第1面和第2硅基板8的接合面的接合强度进一步增加。
根据以上,能够实现第1硅基板1和第2硅基板8的直接接合。另外,并不限于上述工序,只要能够直接接合即可。
(13)接下来,在1000℃的含氧的气氛下进行退火处理而使第1硅基板1的第1面和第2硅基板8的接合面的接合强度增大,得到腔体SOI基板20(图5B的(d))。
此时,第1硅基板1的设置在第2面的硅氧化膜6c的厚度d3增加,成为d3>d1的关系。另外,例如,在N2气氛下进行了退火处理的情况下,厚度d3不增加,因此成为d3=d1的关系。然后,能够得到降低了翘曲的腔体SOI基板20。此时,厚度d1、d2、d3成为满足d3≥d1且d1<d2的关系。
即,在第1硅基板1的设置在第2面的硅氧化膜6c的厚度d3为设置在第1面的硅氧化膜6a的厚度d1以上的情况(d3≥d1)下,第1硅基板1向上翘曲。在该情况下,在实施方式1涉及的腔体SOI基板20中,使第1硅基板1的设置在腔体5的底部的硅氧化膜6b的厚度d2比设置在第1面的硅氧化膜6a的厚度d1厚,使得满足d1<d2的关系式。由此,能够抑制具有腔体的硅基板10以及使用了该硅基板10的腔体SOI基板20的翘曲。
(实施方式2)
<腔体SOI基板的制造方法>
实施方式2涉及的腔体SOI基板20a的制造方法与实施方式1涉及的腔体SOI基板20的制造方法对比,不同点在于,第1硅基板1的设置在第2面的硅氧化膜6c的厚度d3比设置在第1面的硅氧化膜6a的厚度d1薄(d3<d1)。
在该情况下,在实施方式2涉及的腔体SOI基板20a的制造方法中,其特征在于,关于设置在第1面的硅氧化膜6a的厚度d1和设置在腔体5的底部的硅氧化膜6b的厚度d2,d1>d2的关系成立。由此,能够抑制腔体SOI基板20a的翘曲。
图6A以及图6B是示出使用了实施方式2涉及的具有腔体的硅基板的腔体SOI基板20a的制造方法的各工序的概略剖视图。
(1)准备第1硅基板1(图6A的(a))。
(2)使第1硅基板1热氧化(图6A的(b))。由此,在第1硅基板1的第1面以及第2面分别形成作为热氧化膜的硅氧化膜2a、2b。
(3)利用光刻技术,在硅氧化膜2a上形成抗蚀剂图案3(图6A的(c))。该抗蚀剂图案3设置为覆盖除作为形成腔体5的部位的开口部4以外的硅氧化膜2a的部分。在该情况下,例如,在将光固化膜等抗蚀剂设置在硅氧化膜2a的整个面之后,通过选择性地进行光照射的图案化将位于作为形成腔体5的部位的开口部4的抗蚀剂除去,能够得到抗蚀剂图案3。
(4)通过湿式蚀刻将硅氧化膜2a中的未被抗蚀剂图案3覆盖的部分和硅氧化膜2b除去(图6A的(d))。关于湿式蚀刻,可以使用氢氟酸、BHF(缓冲氢氟酸),也可以使用干式蚀刻。由此,仅有硅氧化膜2a中的被抗蚀剂图案3覆盖的部分残留,在作为形成腔体5的部位的开口部4露出第1硅基板1。
(5)使用灰化、抗蚀剂剥离液等,将抗蚀剂图案3除去(图6A的(e))。
(6)通过DRIE(Deep Reactive-Ion Etching,深度反应离子蚀刻),在第1硅基板1的第1面形成腔体5(图6A的(f))。在该情况下,残存在第1面的硅氧化膜2a作为掩模发挥作用,在开口部4形成腔体5。
(7)通过使用了氢氟酸、BHF的湿式蚀刻将硅氧化膜2a除去(图6A的(g))。
(8)使第1硅基板1热氧化。由此,在第1硅基板1形成用于进行熔接的硅氧化膜6(图6A的(h))。在该情况下,形成在第1硅基板1的硅氧化膜6的厚度为d。即,在该时间点,设置在第1面的硅氧化膜6、设置在腔体5的底部的硅氧化膜6、以及设置在第2面的硅氧化膜6均具有实质上相同的膜厚d。
(9)在第1硅基板1的第1面形成抗蚀剂图案7(图6B的(a))。在该情况下,与实施方式1不同,使得在腔体5以及第1硅基板1的第2面不设置抗蚀剂图案7。
(10)通过适当的蚀刻将陵置在腔体5的底部以及第2面的硅氧化膜6的一部分除去。由此,使第1硅基板1中的设置在腔体5的底部的硅氧化膜6b的厚度为d2,并使设置在第2面的硅氧化膜6c的厚度为d3(图6B的(b))。硅氧化膜6b与第2硅氧化膜12对应,硅氧化膜6c与第3硅氧化膜13对应。
(11)将抗蚀剂图案7剥离(图6B的(c))。通过该工序,可得到具有腔体5的第1硅基板1。另外,在该时间点,硅氧化膜6c的厚度d3与设置在腔体5的底部的硅氧化膜6b的厚度d2实质上相同(d3=d2)。另外,硅氧化膜6a与第1硅氧化膜11对应。
因此,与实施方式1同样地,对设置在第2面的硅氧化膜6c的厚度d3进行调整,关于第1硅基板1中的设置在第1面的第1硅氧化膜11的厚度d1、设置在腔体5的底部的第2硅氧化膜12的厚度d2、以及设置在第2面的第3硅氧化膜13的厚度d3,调整为满足d3<d1且d2<d1的第2关系式。
(12)将在上述工序中得到的具有腔体5的第1硅基板1与第2硅基板8一起进行适当的清洗,经过活性化处理,对具有腔体5的第1硅基板1和第2硅基板8进行熔接。
(13)接下来,在1000℃的含氧的气氛下进行退火处理而使第1硅基板1的第1面和第2硅基板8的接合面的接合强度增大,得到腔体SOI基板20a(图6B的(d))。
此时,第1硅基板1的设置在第2面的硅氧化膜6c的厚度d3增加,成为d3>d2的关系。另外,例如,在N2气氛下进行了退火处理的情况下,厚度d3不增加,因此成为d3=d2的关系。
在此,关于第1面的硅氧化膜6a的膜厚d1、腔体5的硅氧化膜6b的膜厚d2、以及第2面的硅氧化膜6c的膜厚d3,只要选择退火处理的气氛,使得满足d3<d1且d2<d1的关系式即可。然后,能够得到降低了翘曲的腔体SOI基板20a。此时,厚度d1、d2、d3成为满足d3<d1且d1>d2的关系。
即,在第1硅基板1的设置在第2面的硅氧化膜6c的厚度d3比设置在第1面的硅氧化膜6a的厚度d1薄的情况(d3<d1)下,第1硅基板1向下翘曲。在该情况下,在实施方式2涉及的腔体SOI基板20a中,使第1硅基板1的设置在腔体5的底部的硅氧化膜6b的厚度d2比设置在第1面的硅氧化膜6a的厚度d1薄,使得满足d1>d2的关系式。由此,能够抑制具有腔体的硅基板以及使用了该硅基板的腔体SOI基板20a的翘曲。
另外,在本公开中,包含将前述的各种各样的实施方式和/或实施例中的任意的实施方式和/或实施例适当地进行组合的情况,能够达到各个实施方式和/或实施例具有的效果。
产业上的可利用性
根据本实用新型涉及的具有腔体的硅基板以及使用了该硅基板的腔体SOI基板,关于厚度d1、d2、d3,满足d1≤d3且d1<d2的第1关系式、或d3<d1且d2<d1的第2关系式中的任一者。由此,在具有腔体的硅基板以及使用了该硅基板的腔体SOI基板中,能够抑制翘曲的发生。
附图标记说明
1:第1硅基板;
2a:硅氧化膜;
2b:硅氧化膜;
3:抗蚀剂图案;
4:开口部;
5:腔体;
6:硅氧化膜;
6a:硅氧化膜;
6b:硅氧化膜;
6c:硅氧化膜;
7:抗蚀剂图案;
8:第2硅基板;
10:具有腔体的硅基板(第1硅基板);
11:第1硅氧化膜;
12:第2硅氧化膜;
13:第3硅氧化膜;
20:腔体SOI基板。
Claims (3)
1.一种具有腔体的硅基板,具有:第1面,具有腔体;以及第2面,与所述第1面对置,其特征在于,
所述硅基板具有:
第1硅氧化膜,设置在所述第1面,厚度为d1;
第2硅氧化膜,直接设置在所述腔体的底面,厚度为d2;以及
第3硅氧化膜,设置在所述第2面,厚度为d3,
关于厚度d1、d2、d3,满足d1≤d3且d1<d2的关系式,
所述第1硅氧化膜、第2硅氧化膜以及第3硅氧化膜为热氧化膜。
2.一种腔体SOI基板,其特征在于,具备:
权利要求1所述的具有腔体的硅基板;以及
硅基板,与所述具有腔体的硅基板的所述第1面接合。
3.一种腔体SOI基板,其特征在于,
具备第1硅基板以及与所述第1硅基板的第1面接合的第2硅基板,
所述第1硅基板具有:所述第1面,具有腔体;以及第2面,与所述第1面对置,
所述第1硅基板具有:第1硅氧化膜,设置在所述第1面,厚度为d1;第2硅氧化膜,直接设置在所述腔体的底面,厚度为d2;以及第3硅氧化膜,设置在所述第2面,厚度为d3,
关于厚度d1、d2、d3,满足d1≤d3且d1<d2的关系式。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019005521 | 2019-01-16 | ||
JP2019-005521 | 2019-01-16 | ||
PCT/JP2019/047841 WO2020149046A1 (ja) | 2019-01-16 | 2019-12-06 | キャビティを有するシリコン基板及び該シリコン基板を用いたキャビティsoi基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN220502678U true CN220502678U (zh) | 2024-02-20 |
Family
ID=71613809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201990001279.1U Active CN220502678U (zh) | 2019-01-16 | 2019-12-06 | 具有腔体的硅基板以及使用了该硅基板的腔体soi基板 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11738993B2 (zh) |
CN (1) | CN220502678U (zh) |
DE (1) | DE212019000447U1 (zh) |
WO (1) | WO2020149046A1 (zh) |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2685819B2 (ja) | 1988-03-31 | 1997-12-03 | 株式会社東芝 | 誘電体分離半導体基板とその製造方法 |
JPH05160090A (ja) | 1991-12-11 | 1993-06-25 | Fujitsu Ltd | 半導体基板の製造方法 |
EP0646286B1 (en) * | 1992-06-17 | 2002-10-16 | Harris Corporation | Fabrication of semiconductor devices on SOI substrates |
JPH0917984A (ja) | 1995-06-29 | 1997-01-17 | Sumitomo Sitix Corp | 貼り合わせsoi基板の製造方法 |
JPH0945882A (ja) | 1995-07-28 | 1997-02-14 | Toshiba Corp | 半導体基板及びその製造方法 |
WO2000002028A1 (en) * | 1998-07-07 | 2000-01-13 | The Goodyear Tire & Rubber Company | Method of fabricating silicon capacitive sensor |
JP3957038B2 (ja) | 2000-11-28 | 2007-08-08 | シャープ株式会社 | 半導体基板及びその作製方法 |
JP2004071939A (ja) | 2002-08-08 | 2004-03-04 | Toshiba Corp | 半導体装置及びその製造方法 |
JP5183969B2 (ja) * | 2007-05-29 | 2013-04-17 | 信越半導体株式会社 | Soiウェーハのシリコン酸化膜形成方法 |
JP2010153488A (ja) | 2008-12-24 | 2010-07-08 | Rohm Co Ltd | Soiウエハの製造方法およびsoiウエハ |
JP2011071193A (ja) | 2009-09-24 | 2011-04-07 | Sumco Corp | 貼合せsoiウェーハ及びその製造方法 |
JP2011176097A (ja) * | 2010-02-24 | 2011-09-08 | Sumco Corp | 貼り合わせsoiウェーハ及びその製造方法 |
JP2013160556A (ja) * | 2012-02-02 | 2013-08-19 | Seiko Epson Corp | 多層構造体、電子機器および多層構造体の製造方法 |
EP2871455B1 (en) * | 2013-11-06 | 2020-03-04 | Invensense, Inc. | Pressure sensor |
JP2015123547A (ja) | 2013-12-26 | 2015-07-06 | 株式会社村田製作所 | ウエハ、電子部品、ウエハの製造方法及び電子部品の製造方法 |
JP2016201454A (ja) | 2015-04-09 | 2016-12-01 | 信越半導体株式会社 | Soiウェーハの製造方法 |
-
2019
- 2019-12-06 WO PCT/JP2019/047841 patent/WO2020149046A1/ja active Application Filing
- 2019-12-06 CN CN201990001279.1U patent/CN220502678U/zh active Active
- 2019-12-06 DE DE212019000447.4U patent/DE212019000447U1/de active Active
-
2021
- 2021-05-27 US US17/332,167 patent/US11738993B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11738993B2 (en) | 2023-08-29 |
WO2020149046A1 (ja) | 2020-07-23 |
DE212019000447U1 (de) | 2021-10-12 |
US20210284524A1 (en) | 2021-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6108793B2 (ja) | 少なくとも1つの複数の厚さを有する活性部を備える構造を形成するための方法 | |
JP2004160649A (ja) | ガラス基板のビアホールの形成方法 | |
JPWO2013069347A1 (ja) | 熱電変換素子及びその製造方法 | |
JP5441371B2 (ja) | 微小電気機械システムに使用するためのウェーハを製造する方法 | |
CN220502678U (zh) | 具有腔体的硅基板以及使用了该硅基板的腔体soi基板 | |
JP6151541B2 (ja) | Mems素子およびその製造方法 | |
JP2022043057A (ja) | ハイブリッド構造 | |
CN217535470U (zh) | 空腔soi基板 | |
CN112533119B (zh) | Mems麦克风及其制备方法 | |
EP1333008B1 (en) | Systems and methods for thermal isolation of a silicon structure | |
US20080176382A1 (en) | Process of forming and controlling rough interfaces | |
US9082716B2 (en) | Method of manufacturing semiconductor device | |
CN107799386A (zh) | 半导体装置及其制造方法 | |
WO2020158188A1 (ja) | キャビティsoi基板 | |
CN112661105A (zh) | 基于梳齿局部氧化的mems高低梳齿结构的制作方法 | |
JP3627496B2 (ja) | 微小構造体の製造方法 | |
JP6180162B2 (ja) | 基板の貼り合わせ方法および貼り合わせ基板 | |
RU2672033C1 (ru) | Способ формирования областей кремния в объеме кремниевой пластины | |
JP2006095632A (ja) | Mems素子の製造方法およびmems素子 | |
WO2021134692A1 (zh) | 换能器及其制作方法 | |
JP5679058B2 (ja) | 電子デバイスとその製造方法、及び電子デバイスの駆動方法 | |
KR101699249B1 (ko) | 접합 기판 및 그 제조 방법 | |
JP6085757B2 (ja) | 微小構造体の作製方法 | |
WO2004010166A2 (en) | Fabrication of optical components using si, sige, sigec, and chemical endpoint detection | |
JP2009246189A (ja) | 半導体基板の製造方法、半導体基板、及び半導体基板を用いた圧電デバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant |