JP6108793B2 - 少なくとも１つの複数の厚さを有する活性部を備える構造を形成するための方法 - Google Patents

少なくとも１つの複数の厚さを有する活性部を備える構造を形成するための方法 Download PDF

Info

Publication number
JP6108793B2
JP6108793B2 JP2012260857A JP2012260857A JP6108793B2 JP 6108793 B2 JP6108793 B2 JP 6108793B2 JP 2012260857 A JP2012260857 A JP 2012260857A JP 2012260857 A JP2012260857 A JP 2012260857A JP 6108793 B2 JP6108793 B2 JP 6108793B2
Authority
JP
Japan
Prior art keywords
substrate
layer
semiconductor material
region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012260857A
Other languages
English (en)
Other versions
JP2013111746A (ja
Inventor
フィリップ・ロベール
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ, コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2013111746A publication Critical patent/JP2013111746A/ja
Application granted granted Critical
Publication of JP6108793B2 publication Critical patent/JP6108793B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00626—Processes for achieving a desired geometry not provided for in groups B81C1/00563 - B81C1/00619
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/0802—Details
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0109—Bridges
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0118—Cantilevers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0111—Bulk micromachining
    • B81C2201/0115—Porous silicon
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174—Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/019—Bonding or gluing multiple substrate layers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Micromachines (AREA)
  • Pressure Sensors (AREA)

Description

本発明は、例えばセンサまたはアクチュエータを形成するための微小電気機械システム（ＭＥＭＳ）及び／またはナノ電気機械システム（ＮＥＭＳ）の形成に用いることができる少なくとも１つの複数の厚さを有する活性部を備える構造を形成する方法に関する。
ＭＥＭＳ及びＮＥＭＳセンサは、固定部及び固定部に対して懸架された少なくとも１つの部分を備え、「活性部」と呼ばれる１つまたは複数の懸架された部分は、機械的、電気的、磁気的動作のような外部の動作の効果の下、変位及び／または変形することが可能である。
固定部に対する可動部の変位及び／または変形は、例えば、加速度計の場合には加速度、ジャイロメータの場合にはコリオリ力を判別可能にする。可動部の変位は、例えばひずみゲージによって測定される。
非特許文献１には、平面内加速度計を形成するＭＥＭＳ及びＮＥＭＳ構造が記載されている。この構造は、２つの異なる活性部の厚さで形成された活性部を備える。ひずみゲージを形成するＮＥＭＳ部はこれらの活性部の厚さのうち１つを備え、振動錘を形成するＭＥＭＳ部は、２つの活性部の厚さを備える。
そのような活性部を形成する方法は、コスト費の高いＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型基板から形成される。さらには、厚いエピタキシャル成長段階が実施され、そのような段階は一般的に長く高価である。ひずみゲージは、ＳＯＩ基板から形成され、振動錘はＳＯＩ基板及び厚いエピタキシャル形成された層から形成される。
一方、活性部を画定する段階は、酸化物層を用い、その上にエピタキシャル成長を部分的に行う。
しかしながら、酸化物層上にエピタキシャル形成された層は、酸化物層で保護された両者の厚さの間の界面領域において単結晶層ではない。これらの「多結晶」領域は、構造内に欠陥を発生させる可能性がある。
さらには、エピタキシャル成長の速度は、成長が単結晶シリコン上で行われる領域と、成長が、例えば両者の厚さの界面を形成する酸化物層上で行われる領域との間で異なる。この成長速度の違いによって、最終的な構造において厚さの不均一性が大きくなる可能性がある。
単結晶層内の多結晶領域の存在及び厚さの不均一性の存在によるこの構造の不均一性の問題は、３つ以上の異なる層または２つの高領域層間にある界面領域を利用することが望ましい場合に、全て、さらに問題となる。
Ｐｈ．Ｒｏｂｅｒｔ，Ｖ．Ｎｇｕｙｅｎ，Ｓ．Ｈｅｎｔｚ，Ｌ．Ｄｕｒａｆｆｏｕｒｇ，Ｇ．Ｊｏｕｒｄａｎ，Ｊ．Ａｒｃａｍｏｎｅ，Ｓ．Ｈａｒｒｉｓｏｎ，Ｍ＆ＮＥＭＳ：Ａ ｎｅｗ ａｐｐｒｏａｃｈ ｆｏｒ ｕｌｔｒａ−ｌｏｗ ｃｏｓｔ ３Ｄ ｉｎｅｒｔｉａｌ ｓｅｎｓｏｒ，ＩＥＥＥ ＳＥＮＳＯＲＳ ２００９ Ｃｏｎｆｅｒｅｎｃｅ ２５−２８ Ｏｃｔｏｂｅｒ ２００９ Ｃｈｒｉｓｔｃｈｕｒｃｈ Ｎｅｗ Ｚｅａｌａｎｄ， （２００９）
従って、本発明の目的は、少なくとも１つが単結晶半導体材料らなる数層によって形成される活性部を備える構造を形成する、ＳＯＩ基板を用いる方法よりも低コストであり、より速い方法を提供することである。
本発明の目的は、複数層の活性部を有する構造を形成する方法によって達成され、その方法は、基板上に単結晶半導体材料をエピタキシャル成長させる段階を備え、エピタキシーが行われる少なくともその表面が、単結晶半導体材料からなり、基板が、半導体材料が不連続である少なくとも１つの領域を備える。
本出願において、「半導体材料が不連続である領域」は、多孔質材料または半導体材料からなり互いに短い間隔で配される複数の細い柱のいずれかによって形成される領域を意味する。
エピタキシーの段階は、ＳＯＩ基板から形成されるのと類似した第１の活性層を形成するために用いられる。この第１の層は、一般的に薄い厚さである。第２の活性層は、一般的に第１の活性層よりも厚く、次いで、有利には第２の基板を接合した後に第１の基板の「バルク」部の全てまたは一部によって形成される。一方ＳＯＩ基板を用いる従来の方法では、この第２の活性層は、エピタキシャル形成される。そのため、厚いエピタキシーに関する欠点が回避される。
本発明によれば、エピタキシャル成長した層は、単結晶層であり、成長層によるエピタキシャルに対して選択的に離隔させることができる多孔質層上に成長させるため、結果的に多孔質層は犠牲層として働く。
さらには、不連続な半導体材料上へのエピタキシー成長のために、界面における多結晶領域の発生が起こらず、成長速度は不連続な半導体材料と基板の単結晶半導体材料との間でほぼ均一である。
本発明に従う製造方法は、ＳＯＩ基板を用いる必要がなく、厚いエピタキシーを実施しないため、このことにより製造コスト及び時間を得ることができる。それに加えて、厚さの不均一性が減少されるために、厚さの違いを補うために重要な化学的機械的研磨の段階を有する必要がない。
非常に有利なことに、多孔質領域の実施形態において、この実施形態は表面上に非常に小さい穴を備えるため、このことが、この多孔質領域上にエピタキシャル成長するシリコンの品質を向上させ、深い部分がより大きい穴では、選択性エッチングまたはより高速な酸化を行うことができる。
従って、本発明の対象は、単結晶半導体材料からなる、前面と呼ばれる第１の平面及び第１の平面と対向する背面と呼ばれる第２の平面を備える第１の基板から少なくとも２つの層を備える活性部を備える構造を製造する方法を提供することであり、この方法は、次の段階を備える。
ａ）単結晶半導体材料からなる前面から、第１の基板内に不連続な半導体材料の少なくとも１つの領域を形成する段階。
ｂ）第１の基板の前面上の半導体材料から、層のエピタキシャル成長成膜を行う段階であって、層が不連続な半導体材料の領域の表面上の少なくとも単結晶層である、段階。
ｃ）エピタキシャル成長した単結晶層を、少なくとも不連続な半導体材料の領域において加工し、第１の懸架領域を形成する段階。
ｄ）不連続な半導体材料を除去または酸化する段階。
ｅ）前面の半導体材料及びエピタキシャル成長した半導体層の材料に対して選択的にエッチングすることができる犠牲層を形成する段階。
ｆ）犠牲層からいくつかの領域をクリアにするまで第１の基板の背面を加工し、第２の懸架領域を形成し、第１の懸架領域に到達できるようにする段階。
ｇ）犠牲層の少なくとも一部を除去することにより第１及び第２の懸架領域をリリースする段階。
段階ｅ）において、犠牲層の形成は、少なくとも前面上で行い、その結果、第１の懸架領域を完全にまたは部分的に覆う。
エピタキシャル成長の段階は、第１の基板の前面の半導体材料と同じ材料または面の材料に近い格子定数を好適には有する他の半導体材料から形成することができる。
犠牲層の形成は、例えば酸化物の成膜によって及び／または熱酸化によって行われる。
この方法は、有利には、段階ｅ）の後であって段階ｆ）の前に、第１の基板の前面上に第２の基板を接合または成膜する段階ｅ’）を備えることができる。
第１の実施形態において、段階ａ）の間に、多孔質半導体材料の領域が形成される。多孔質半導体材料の領域は、電気化学エッチングによって達成される。
有利な例において、多孔質半導体材料の領域は、表面においてより小さく、深い部分でより大きい穴を備える。
段階ｄ）において、多孔質半導体材料の除去は、エッチング、例えばウェットエッチングまたは、多孔質半導体材料の熱酸化及び酸化された多孔質半導体材料のエッチング、例えば、ウェットエッチング及び／または蒸気エッチングによるエッチングによって行うことができる。
他の一実施形態において、段階ａ）の間、半導体材料の領域は、複数の小さな断面積の柱を備え、互いに短い間隔で配されるように形成される。段階ａ）は、次の段階を備えることができる。
柱を画定するマスクを形成する段階。
柱の間の領域をエッチングする段階。
マスクを除去する段階。
この実施形態において、段階ｄ）の間に、柱を形成する半導体材料を除去する段階は、材料の融点に近い温度でアニールすることにより行われる。
選択的に、この方法は、段階ｅ’）に先立って、第２の基板を構造形成する段階を備える。例えば、構造形成の段階において、第２の基板の表面がエッチングされて第２の懸架部のための機械的停止部を形成し、第２の基板の接合段階における接合層を形成するために層の構造形成された表面に成膜が行われる。
追加的な特徴に従えば、この方法は、段階ｅ）に引き続いて、犠牲層を構造形成する段階及び／または犠牲層上に１つまたは複数の中間層を成膜する段階を備えることができ、中間層は構造形成されることができる。犠牲層及び１つまたは複数の中間層の構造形成は、例えば、リソグラフィ及びそれぞれ基板上で停止する犠牲層のエッチング及び犠牲層上で停止する１つまたは複数の中間層のエッチングによって行うことができる。
この方法は、構造形成された犠牲層及び／または１つまたは複数の中間層上にＳｉＯ２層を成膜し、平坦化する段階を備えることができ、ＳｉＯ２層は接合において用いられる。
第１及び第２の基板の接合は、直接接合または共晶接合によって行われる。
一例に従えば、第１の基板は、段階ａ）の前に構造形成される。
段階ｅ’）の後に、第１の基板及び／または第２の基板は、背面の裏面研削及びそれに次いで化学的機械的研磨によって薄化されることができる。
この方法は、段階ａ）に先立って、基板の前面上に多孔質半導体層を形成し、多孔質半導体層上に単結晶半導体層をエピタキシャル成長させる段階を備えることができ、単結晶半導体層は、不連続多孔質領域が形成される前面を形成する。接合に引き続いて、多孔質半導体層は、例えばエッチングされて第１の基板を薄化する。
第１の実施形態において、多孔質半導体材料のいくつかの領域を形成することができ、これは異なる深さを有する。
第２の懸架領域を形成するための加工及び第１の懸架領域を利用可能にするための加工を行う段階ｆ）は、領域において第１の基板を同時に加工することによって、またはこれらの領域のそれぞれにおいて逐次的に加工することによって行うことができる。
３つ以上の層を有する活性部を形成するために、段階ａ）からｅ）が繰り返される。
第１の基板の前面の半導体材料、第２の基板及びエピタキシーによって形成された層は、好適にはシリコンからなる。
この方法は、有利には、センサ及び／またはアクチュエータを形成するための微小電気機械構造及び／またはナノ電気機械構造を形成することができる。
本発明は、以下の説明および添付された図面を用いてより理解されるであろう。
第１の実施形態に従う活性部を有する構造を形成するための方法の各段階を示す概略図である。 第１の実施形態に従う活性部を有する構造を形成するための方法の各段階を示す概略図である。 第１の実施形態に従う活性部を有する構造を形成するための方法の各段階を示す概略図である。 第１の実施形態に従う活性部を有する構造を形成するための方法の各段階を示す概略図である。 第１の実施形態に従う活性部を有する構造を形成するための方法の各段階を示す概略図である。 第１の実施形態に従う活性部を有する構造を形成するための方法の各段階を示す概略図である。 第１の実施形態に従う活性部を有する構造を形成するための方法の各段階を示す概略図である。 第１の実施形態に従う活性部を有する構造を形成するための方法の各段階を示す概略図である。 第１の実施形態の代替的な形成方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な形成方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な形成方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第１の実施形態の代替的な製造方法のそれぞれの段階を示す概略図である。 第２の実施形態に従う製造方法の第１の各段階を示す概略図である。 第２の実施形態に従う製造方法の第１の各段階を示す概略図である。 第２の実施形態に従う製造方法の第１の各段階を示す概略図である。 第２の実施形態に従う製造方法の第１の各段階を示す概略図である。 第２の実施形態に従う代替的な製造方法の第１の各段階を示す概略図である。 第２の実施形態に従う代替的な製造方法の第１の各段階を示す概略図である。 第２の実施形態に従う代替的な製造方法の第１の各段階を示す概略図である。 第２の実施形態に従う代替的な製造方法の第１の各段階を示す概略図である。 第２の実施形態に従う代替的な製造方法の第１の各段階を示す概略図である。
図１Ａから１Ｈには、少なくとも１つが単結晶半導体材料からなるいくつかの層によって形成された活性部を備える構造を形成するための本発明に従う方法の第１の実施形態の各段階が示されている。
本出願において、ＭＥＭＳ及び／またはＮＥＭＳ構造の「活性部」は、外部の（機械的、電気的、磁気的など）の動作の影響のもとに変位及び／または変形するような懸架部を意味する。
以下の説明において、簡単化のために、半導体材料としてシリコンの例が用いられる。他のどのような半導体材料の利用も、本発明の範囲から逸脱するものではないことに注意すべきである。
第１の実施形態に従う方法は、バルク型シリコン基板から、以下の主要な段階を備える。
ａ）この基板の全てまたは一部に１つまたは複数の多孔質シリコン領域を形成する段階。
ｂ）基板の表面全体上及び多孔質シリコンの表面上にシリコンまたは単結晶ＳｉＧｅエピタキシーを行う段階。
ｃ）エピタキシャル成長されたシリコンまたはＳｉＧｅ層を加工して、単結晶シリコンの第１の厚さに、第１の懸架領域の形状を画定し、多孔質シリコンの一部を局所的に開口する段階。
ｄ）完全にまたは部分的に多孔質シリコンを除去もしくは多孔質シリコンを熱酸化する段階。
ｅ）シリコンに対して選択的な犠牲層を成膜及び／または熱酸化する段階。
ｆ）犠牲層及び／または多孔質シリコン領域の全てまたは一部からいくつかの領域をクリアにするまで第１の基板を加工し、第２の懸架領域を形成し、第１の懸架領域の全てまたは一部をクリアにする段階。
ｇ）犠牲層を除去することによって懸架領域をリリースする段階。
有利には、段階ｅ）とｆ）との間に、第１の基板の背面上に支持部を移設または成膜し構造化する段階ｅ’）が設けられる。
この方法の段階ａ）からｇ）をこれから詳細に説明する。
本発明に従う方法は、有利には単結晶シリコンの第１の基板２を用いる。
第１の段階ａ）において、マスク４が、約１００ｎｍの厚さの層を成膜することによって基板２の表面上に形成される。この層４は、例えば窒化シリコンからなる。
次いで、リソグラフィの段階を層４に行ってエッチングされるべき層２の領域を画定し、層４のエッチングの段階を行って、基板２の領域６を露出させる。
次の段階において、領域６は所定の厚さで、例えば電気化学エッチングを用いる多孔質化によって、多孔質化される。このエッチングは、時間によるエッチングである。多孔質を形成されるシリコンの厚さは０．１μｍから１０μｍの間であり、有利には、約１μｍに等しい。
図１Ａに概略的に示された要素が得られ、多孔質シリコンの部分は符号８によって示される。
１つまたは複数の多孔質部を形成することは、本発明の範囲内であり、形成される構造による。
特に有利には、多孔質部６は、表面で非常に小さい大きさを有する穴６．１及び深い部分でより大きい穴６．２を備え、穴６．１により、この多孔質部の上にエピタキシャル成長されるシリコンの質が向上し、穴６．２により多孔質シリコンの選択的エッチングまたはより高速な酸化が可能となる。異なる穴の大きさを有するこの多孔質部は、多孔質化の段階において電気化学エッチングの条件を変化させることにより、例えば電流密度を変化させることにより、得ることができる。例えば、望まれる穴の大きさは２から５０ｎｍの間であり、このとき得られる材料はメソポーラス型からなる。
次の段階において、マスク４が、例えば窒化シリコンの化学的エッチングによって除去される。
次いで、シリコンまたはＳｉＧｅ層１０のエピタキシャル成長の段階ｂ）が行われ、この層は、多孔質部６上の単結晶層であり、基板表面の残り全体の上では単結晶層または多結晶であってもよい。シリコンまたは多結晶ＳｉＧｅは、例えばエピタキシー前の基板の表面に酸化物層または窒化物層を成膜することによって得られる。層１０の厚さは数１０ｎｍから数１０μｍの間であり、有利には約０．２５μｍに等しい。
層１０は、第１の基板と同一の半導体材料または第１の基板の材料と近い格子定数を好適には有する他の半導体材料からなるものであってもよい。例えば、上述のように、第１のＳｉ基板の場合には、ＳｉまたはＳｉＧｅエピタキシーが例えば実施される。
明瞭化のために、それぞれの段階の概略図において、層１０及び基板２は点線によって分離されている。
このようにして得られた要素が、図１Ｂに示されている。多孔質領域６の上に形成されたシリコン部１２は、第１の懸架領域１４を形成するためにエッチングされる。
次の段階ｃ）において、第１の懸架領域１４が画定する。このために、リソグラフィを行って層１０の表面上にマスクを形成し、次いで多孔質シリコン６の部分の上または中で停止する部分１２のエッチングが実施される。
エッチングは例えば深掘り反応性イオンエッチング（ＤＲＩＥ）である。
第１の懸架領域１４は、いわゆるＭ及びＮＥＭＳ構造の場合にはＮＥＭＳ部を形成する。
このようにして得られた要素が、図１Ｃに示されている。
次の段階ｄ）において、多孔質部６の除去が行われ、そうでない場合には多孔質部６が単に酸化される。
この除去は、多孔質シリコンのウェットエッチングによって実施することができる。このエッチングは、「非多孔質」シリコンよりも速く多孔質シリコンをエッチングするという特性を有し、そのためエッチング時間を制御することによって、懸架領域１４は全くまたはほとんどエッチングされないのに対して、多孔質シリコンは除去される。エッチングの継続時間は、用いられるエッチング溶液の濃度及び温度の関数として、数秒から数分の間とすることが可能であり、このエッチング溶液は、ＫＯＨ、ＴＭＡＨ（テトラメチルアンモニウムヒドロキサイド）などとすることが可能である。典型的には、エッチングは、ＫＯＨ溶液で室温においては数分間続ける。
代替的に、多孔質シリコンの除去は、まず熱酸化を行い、次いで蒸気及び／またはウェットフッ酸エッチングによって、形成された酸化物をエッチングすることによって、２つの段階で達成される。多孔質シリコンは、「非多孔質」シリコンよりもずっと高速で酸化され、そのため酸化段階の継続時間を制御することにより、ほとんど多孔質シリコンだけを酸化することが可能である。例えば、数１０ｎｍの厚さのシリコンを酸化することを試みる。酸化の条件は当業者に周知であり、詳細に説明しない。この代替例に従えば、このエッチングは以下で説明される犠牲層のエッチングの間に行うことが可能である。そのため、この方法の時間は、有利に減少させることができる。
このようにして得られた要素が、図１Ｄに示される。
次の段階ｅ）において、成膜１６が第１の基板の前面において行われ、完全にまたは部分的に第１の懸架領域１４を覆い、第１の基板の前面を覆う。成膜１６の材料はシリコンに対して選択的であり、例えばＳｉＯ２からなる。次いで層１６は犠牲層を形成する。この層１６はまた、多孔質Ｓｉのエッチングのキャビティを（完全にまたは部分的に）ふさぐことができる。有利には、この層１６を成膜する前に例えば数１０ｎｍの深さのシリコンのわずかな熱酸化を行うことができる。懸架領域１４の周囲及びキャビティ内の熱酸化は、停止層を形成し、段階ｆ）の加工における保護の確実性を向上させることができる。多孔質シリコンが単に酸化されている場合には、被覆は部分的または第１の懸架領域１４のみを覆う。
層１６を成膜した後に得られる表面の表面形状又は粗さが極めて高い場合には、酸化物層１６の平坦化の段階を行うことができる。この平坦化は例えば、化学的機械的研磨によって行われる。
このようにして得られた要素が、図１Ｅに示される。
有利には、このとき支持部が第１の基板の背面上に接合または成膜される（段階ｅ’）。示された例においては、支持部は、前面において第１の基板に接合された単結晶シリコンの第２の基板１８によって形成される。次いで犠牲層１６が第１の基板２と第２の基板１８との間に設けられる。
この組み立ては、例えば当業者に周知の技術であるシリコン直接接合（ｓｉｌｉｃｏｎ ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ，ＳＤＢ）によって行われる。支持部または第２の基板の成膜の場合、これはローリングによって実施することが可能である。
支持部は、第１の基板と異なる材料からなるものとしてもよく、例えばパイレックス（登録商標）のガラス支持部の使用であっても考えることが可能である。
このようにして得られた要素が、図１Ｆに示される。
第１の基板の薄化は、例えば「裏面研削」及び化学的機械的研磨によって実施することが可能である。
この薄化は、いわゆるＭＥＭＳ及びＮＥＭＳ構造の場合において、ＭＥＭＳ部の厚さを画定することが可能である。
次の段階において、電気的コンタクト２０を、第１の基板２の背面において形成するために、金属層の成膜が実施され、この背面は第１及び第２の基板の接合によって得られる要素の前面を形成する。
コンタクト２０を形成するために、リソグラフィ段階、次いでエッチング段階が実施される。
段階ｆ）において、リソグラフィ及び例えば第１の基板２の深掘り反応性イオンエッチング（ＤＲＩＥ）型のエッチングを行い、第１の懸架領域１４をクリアにし、第２の懸架領域１７、例えばいわゆるＭＥＭＳ及びＮＥＭＳ構造の場合におけるＭＥＭＳ部を形成する。エッチングは、犠牲層１６及びこれまでに除去されていない場合には多孔質シリコンに到達する。第１の基板の構造形成の段階は、ＭＥＭＳ及びＮＥＭＳ技術において知られた段階である。
このようにして得られた要素が、図１Ｇに示される。
最後に、段階ｇ）において、懸架領域１４及び１７は、例えば犠牲層１６及びもしあれば酸化された多孔質シリコンの、フッ酸を用いたウェットエッチングまたは蒸気相エッチングによってリリースされる。これは、時間によるエッチングである（図１Ｈ）。
図２Ａから２Ｃには、図１Ａから１Ｈの製造方法の代替的な実施形態が示され、第２の基板１１８が、第１の基板に接合される前に構造形成される。
このような事前の構造形成は、例えば電気的配線や１つまたは複数のキャビティを形成する１つまたは複数の活性部を励起する電極が設けられた基板を形成するために、ＣＭＯＳ回路を製造するために実施することが可能である。
第２の基板１１８の構造形成は、以下のようにして行うことが可能である。
第１の段階において、フォトリソグラフィの段階が、エッチングされるべき基板の表面の領域を画定するために実施され、例えば０．５μｍの深さだけ基板の表面をエッチングする。このエッチングは、時間で停止するエッチングである。このようにして機械的停止部１２２が形成される。
次いで、ＳｉＯ２層１２４が構造形成された表面に成膜され、この層は接合層を形成する。
最後に、層２６の平坦化の段階が実施される。
このようにして得られた要素が、図２Ａに示される。
次いで、第２の構造形成された基板１１８と第１の基板２との接合が行われる。層２４は、例えば前述したように直接接合を通じて犠牲層１６と接触した状態にされる。
次いで、例えば「裏面研削」によって第１の基板の薄化の段階が実施され、このことによりＭＥＭＳ及びＮＥＭＳシステムの場合において例えばＭＥＭＳ部の厚さを画定することができる。
このようにして得られた要素が、図２Ｂに示される。
次いで、電気的コンタクトが、図１Ａから１Ｈの方法と類似した方法で形成される。
次いで、第１の基板２が、段階ｆ）と類似した方法で構造形成され、懸架構造がフッ酸によってリリースされる。リリース段階において、フッ酸は、犠牲層１６及び層２６をエッチングする。
このようにして得られた要素が、図２Ｃに示される。示された例において、第２の基板１１８は、第１の基板との接合に先立って形成された図２Ｃに示される、垂直な方向に沿って下方に機械的停止部２２を備える。
図３Ａから３Ｅには、本発明に従う製造方法の他の一代替例が示され、第１の基板上に成膜された犠牲層が、接合前に構造形成され、接合前に、構造形成された犠牲層上に中間層が成膜される。
第１の段階において、犠牲層１６上のリソグラフィの段階が行われて、エッチングされるべき第１の層１６の領域２７が画定され、シリコン上、つまりエピタキシャル成長されたシリコン層上で停止する層１６のエッチングの段階が行われる。
このようにして得られた要素が、図３Ａに示される。
次の段階において、多結晶シリコン層の成膜が実施されて、例えば下部電極２８．１及び電気的配線２８．２を形成する。
次いで、層２８上でリソグラフィの段階が行われ、層２８のエッチングの段階が、犠牲層１６上で停止するように行われる。
次の段階において、例えば、リリース段階においてＳｉＯ２に対して選択的であるＳｉＮからなる停止層３０の成膜が実施される。
次いで、例えばＳｉＯ２からなる接合層３２が層３０上に成膜される。
最後に、例えば、化学的機械的研磨によって、層３０の平坦化の段階が行われる。
このようにして得られた第１の基板２０２が、図３Ｂに示される。
次の段階において、第１の基板２０２と第２の基板１８または１１８との接合が行われる。このようにして得られた要素が、図３Ｃに示される。
次いで、例えば「裏面研削」、次いで化学的機械的研磨によって、第１の基板の薄化の段階が任意に実施される。
次いで、電気的コンタクト２０が、図１Ａから１Ｈの方法と類似した方法で形成される。
このようにして得られた要素が、図３Ｄに示される。
次いで、第１の基板２が、段階ｇ）と類似した方法で構造形成され、懸架構造がフッ酸による犠牲層１６のエッチングによってリリースされる。
このようにして得られた要素が、図３Ｅに示される。
犠牲層１６の構造形成及び中間層の成膜のために、例えば多結晶シリコンの部分２８．１によって形成された下部電極及び多結晶シリコンの部分２８．２によって形成された電気的配線を形成することが可能である。
代替的に、犠牲層の構造形成のみまたは構造形成されていない犠牲層上に中間層を成膜することを考えることが可能である。
代替的に、１つまたは複数の多孔質シリコン部６を形成する前に、第１の基板２を加工して、例えば電極、１つまたは複数の電気的配線、１つまたは複数のキャビティなどを設けた基板を形成することを考えることが可能である。
第２の基板と接合したのちに第１の基板を薄化することが可能であることはすでに説明した。代替的に、第１及び第２の基板は接合後に薄化されることも可能であり、または第２の基板だけが薄化されることが可能である。
異なる深さを有するいくつかの多孔質シリコン部、より一般的には多孔質半導体材料を形成することを考えることもでき、これらの異なる深さは、逐次的な多孔質化段階によって得られる。
さらには、本発明に従う方法は、段階ａ）からｅ）を繰り返すことにより、３つ以上の厚さを形成することも可能であり、中間犠牲層、つまり接合において界面層として用いられない層は、このときエピタキシーの前に、所定のパターンに従って加工される。
そのような方法の例がここで説明され、その各段階が、図４Ａから４Ｅに概略的に示される。
第１の段階において、例えばシリコンからなる単結晶半導体の基板４０２の表面上に、基板の表面全体に延在する多孔質シリコン層４０３が形成される。多孔質層４０３は、例えば電気化学エッチングによる多孔質化によって得られる。このエッチングは時間によるエッチングである。多孔質に形成されるシリコンの厚さは、０．５μｍから数１０μｍの間であり、有利には、約５μｍに等しい。
次いで、単結晶シリコン層４０５が、多孔質層４０３の全体の上にエピタキシャル成長によって形成される。この層は、例えば１μｍから数１０μｍの間の厚さを有する。この層の厚さは、ＭＥＭＳ及びＮＥＭＳ構造のＭＥＭＳ部の厚さを画定する。
このようにして得られた要素が、図４Ａに示される。
以下の段階において、多孔質シリコン領域４０６が、例えばＳｉＮ型マスクによるリソグラフィ及び多孔質化によって、図１Ａから１Ｈに示された方法の段階ａ）に類似した方法で形成される。
次いで、半導体のシリコン層４１０がエピタキシーによって形成され、これは少なくとも多孔質領域４０６上の単結晶層である。層４１０は、約数１００ｎｍから数１０μｍの間の厚さを有する。
この層の厚さは、例えばＭＥＭＳ及びＮＥＭＳ構造のＮＥＭＳ部の厚さを画定する。
このようにして得られた要素が、図４Ｂに示される。
次の段階において、リソグラフィを実施して多孔質領域４０６上に第１の懸架構造４１４を画定し、次いで例えばＤＲＩＥ型のエッチングを実施して多孔質領域４０６まで開口する。このようにして得られた要素が、図４Ｃに示される。
次いで、領域４０６の多孔質シリコンの除去が、例えばエッチングによって図１Ａから１Ｈに関連して説明された方法と類似した方法で実施される。
次の段階において、第１の基板の前面上に成膜４１６が行われて、完全にまたは部分的に第１の懸架領域１１４を覆い、第１の基板の前面を覆う。成膜１６の材料は、シリコンに対して選択的であり、例えばＳｉＯ２からなる。次いで、層１６が犠牲層を形成する。
層１６の成膜後に得られる表面の表面形状又は粗さが極めて重要な場合には、酸化物層１６の平坦化の段階を行うことが可能である。この平坦化は、例えば化学的機械的研磨によって実施される。
次の段階において、支持部が第１の基板の背面に接合されまたは成膜される。
示された例において、支持部は、前面において第１の基板上に接合された単結晶シリコンの第２の基板１１８によって形成される。組み立ては、例えば当業者に周知の技術であるシリコン直接接合（ＳＤＢ）によって行われる。支持部または第２の基板の成膜の場合、これはローリングによって行うことが可能である。
このようにして得られた要素が、図４Ｄに示される。
次いで、多孔質シリコン層１０５のエッチングが、例えばウェットエッチングによって行われ、次いで、多孔質要素１０５に関して第１の懸架要素と反対側に位置する基板の部分が、除去されることが可能である。第１の基板の薄化がそれによって得られる。
次の段階は図示されていない。しかしながら、これらは図１Ｇ及び１Ｈに示された段階と類似している。
この方法は、エピタキシーによるＭＥＭＳの厚さの良好な制御を提供するという利点を有する。
本発明に従う方法の代替例は、互いに排除し合うものではなく、組み合わせることも可能である。
図５Ａから５Ｄには、本発明に従う方法の第２の実施形態の第１の各段階が示され、これは半導体が多孔質である領域によって形成されるのではなく複数の細い、互いに短い距離を隔てて設けられた柱によって形成された領域によって形成されるという点で、第１の実施形態とは異なる。
柱は、例えば約０．５μｍから２μｍの間の幅を有し、互いに約０．３μｍから１μｍの間の間隔で設けられる。
活性部が形成される単結晶シリコンの第１の基板３０２が用いられる。
第１の段階において、マスクがフォトリソグラフィによって基板３０２の表面上に形成される。柱によって形成される領域が形成されるべき場所において、マスクは例えば図６上から示されたようなハニカムネットワークを画定する。
このマスクは、エッチングされるべき柱の間の領域を画定する。柱の間の領域の幅ｄは、例えば０．３μｍから１μｍの間であり、柱の２つの平行な面の間の距離Ｄは、例えば０．５μｍから２μｍの間である。幅ｄ及び距離Ｄは、図５Ａ’に示される。
次いで、基板３０２のエッチングの段階を、例えば時間による停止を有するＤＲＩＥ型によって、典型的には０．５μｍから２μｍの間の深さで行う。
次いで、図５Ａに概略的に示された要素が得られ、柱によって形成されるシリコン部は、符号３０６として示される（詳細図）。
次の段階において、マスクが除去される。
次いで、基板３０２の表面全体の上および部分３０６の柱の頂部上に、単結晶シリコン層３１０をエピタキシャル成長する段階が行われる。このようにして形成された層は、典型的には１μｍから数１０μｍの間の厚さを有する。エピタキシャル成長した層３１０は、領域３０６をふさぐ。
例えば、エピタキシャル成長は、脱酸素環境において、例えば高濃度水素を有する雰囲気下で、好適にはトリクロロシランＳｉＨＣｌ３を用いて実施される。エピタキシャル成長される層３１０は、柱の表面上に成長し、柱が配置されるキャビティをふさぐ。
次いで、図５Ｂに概略的に示された要素が得られる。
エピタキシー後、ＳｉＮの柱の場合には、その材料の融点に近い温度で高温アニールが実施され、その温度は約１２００℃であり、これによって柱が破壊される。次いで、懸架メンブレン３０７が領域３０６上に形成される。化学的機械的研磨による平坦化がなされて、表面の状態を改善し、このメンブレンの厚さを薄くすることが可能である。
このようにして得られた要素が、図５Ｃに示される。
次の段階において、第１の懸架領域３１４が画定される。このために、リソグラフィが行われて層３１０の表面上にマスクを形成し、次いで部分３１２をエッチングし、キャビティ内で停止させる。
エッチングは例えば深掘り反応性イオンエッチング（ＤＲＩＥ）である。
第１の懸架領域は、いわゆるＭ及びＮＥＭＳ構造の場合にはＭＥＭＳ部を形成する（図５Ｄ）。
代替的には、図６Ａから６Ｅに示されるように、これらの柱の熱酸化を行うことによる柱の部分的な抑制が考えられる。図６Ａ’は、図６Ａの要素の上面図を示している。
図６Ａ及び６Ｂに示された段階は、図５Ａ及び５Ｂに示されたものと類似しており、説明しない。
エピタキシー成長の後、リソグラフィ及び例えばＤＲＩＥによる柱上にエピタキシャル成長された層５１０のエッチングが実施され、第１の懸架構造、例えばＭＥＭＳ及びＮＥＭＳ技術におけるＮＥＭＳ部を画定し、柱をふさぐキャビティ内まで開口させる。このようにして形成された要素が、図６Ｃに示される。
次の段階において、高温アニール段階が実施され、これは、完全に柱を酸化させるのに十分である。酸化物層５１３もまた、要素の表面全体の上に形成される。
この段階において、ＮＥＭＳ部もまた酸化され、酸化物除去段階においてその断面を減少させることになることは注意されるべきである。この断面の減少は、ＮＥＭＳエッチングマスクの大きさ及びエピタキシャル成長された層の厚さの適切な選択によって未然に防ぐことが可能である。このようにして形成された要素が、図６Ｄに示される。
次の段階において、酸化物は例えばフッ酸によるウェットエッチングまたは蒸気エッチングによって除去される。次いで柱が抑制される。このようにして形成された要素が、図６Ｅに示される。
次の段階は、第１の実施形態において説明されたものと類似しており、ここでは説明しない。
この代替例は、柱が十分細く、例えば０．６μｍの幅を有し、０．３μｍの間隔で位置しているような場合には、特に興味深い。
第１の実施形態に従う方法に関連して上述した代替例は、第２の実施形態の方法に対しても全面的に適用可能である。
本発明に従う方法によれば、ＳＯＩ基板の使用に頼らず、もはや厚いエピタキシーを行わないことが可能である。そのため、コスト及び時間を得ることができる。単結晶と多結晶領域との間の厚さの違いを補うために重要なエピタキシー後の化学的機械的研磨の段階を実施する必要がもはやなくなるため、本方法の時間もまた減少する。
１つまたは複数の下部電極、ＭＥＭＳ層に接続されたグランド面、１つまたは複数の接合防止停止部などを形成することについて前述したとおり、犠牲層を機能化することも可能である。
本発明に従う方法によれば、多孔質半導体の形成及び半導体のエピタキシャル成長のいくつかの段階を交互に行い、場合によりリソグラフィ及びエッチングの中間段階と組み合わせることにより、異なる厚さを有するいくつかの層を形成することもまた可能である。
３次元でＣＭＯＳと互いに統合することも実施可能である。この場合、第２の基板は、ＣＭＯＳ基板と置き換えられる。
コンタクトの回復は、ビアまたはＴＳＶ（貫通シリコンビア）によって、又は接合においてこの場合例えばＡｌＧｅ型の共晶によって行うことが可能であり、これらは当業者によく知られた技術である。
本発明に従う方法は、微小電気機械センサ及びアクチュエータ及び／またはナノ電気機械システムの形成に特に適合している。
２、２０２、３０２、４０２ 第１の基板
４ マスク
６、４０６ 多孔質部
６．１、６．２ 穴
８ 多孔質シリコン
１０ ＳｉＧｅ層
１２ シリコン部
１４、３１４、４１４ 第１の懸架領域
１６ 犠牲層
１７ 第２の懸架領域
１８、１１８ 第２の基板
２０ コンタクト
１２２ 機械的停止部
１２４ ＳｉＯ２層
２６ 層
２７ 領域
２８ 多結晶シリコン層
２８．１ 下部電極
２８．２ 電気的配線
３０ 停止層
３２ 接合層
１０５ 多孔質シリコン層
３０６ 柱によって形成されるシリコン部
３０７ 懸架メンブレン
３１０ 単結晶シリコン層
３１２ 部分
４０３ 多孔質シリコン層
４０５ 単結晶シリコン層
４１０ シリコン層
４１６ 成膜
５１０ エピタキシャル成長された層
５１３ 酸化物層

Claims (27)

  1. 前面と呼ばれる単結晶半導体材料の第１の表面及び前記第１の表面と対向する背面と呼ばれる第２の表面を備える第１の基板から、少なくとも２つの層を備える活性部を備える構造を製造する方法であって、
    ａ）前記第１の基板において単結晶半導体材料からなる前記第１の表面から不連続な半導体材料の少なくとも１つの領域を形成する段階、
    ｂ）前記第１の基板の前記前面上へ半導体材料から層のエピタキシャル成長成膜を行う段階であって、前記層が、不連続な半導体材料の前記領域の表面上の少なくとも単結晶層である段階、
    ｃ）少なくとも不連続な半導体材料の前記領域に、第１の懸架領域を形成するためにエピタキシャル成長された単結晶層を加工する段階、
    ｄ）前記不連続な半導体材料を除去または酸化する段階、
    ｅ）前記前面の前記半導体材料及び前記エピタキシャル成長された半導体層の材料に対して選択的にエッチング可能である犠牲層を形成し、前記第１の懸架領域を完全にまたは部分的に覆う段階、
    ｆ）前記第１の基板の前記背面を、前記犠牲層のいくつかの領域が露出するまで除去して第２の懸架領域を画定し、前記第１の基板の前記背面を、前記第１の懸架領域を覆う前記犠牲層の一部が露出するまで除去する段階、
    ｇ）前記犠牲層の少なくとも一部を除去することによって前記第１及び第２の懸架領域を可動状態にする段階、
    を備える方法。
  2. 前記エピタキシャル成長させる段階が、前記第１の基板の前記前面の半導体材料と同一の材料または前記表面の材料と近い格子定数を有する他の半導体材料から形成される、請求項１に記載の方法。
  3. 前記犠牲層を形成する段階が、酸化物の成膜によって及び／または熱酸化によって実施される、請求項１または２に記載の方法。
  4. 前記段階ｅ）の後であって前記段階ｆ）の前に、前記第１の基板の前記前面上に第２の基板を接合または成膜する段階ｅ’）をさらに備えることを特徴とする、請求項１から３のいずれか一項に記載の方法。
  5. 前記段階ａ）において、多孔質半導体材料の領域を形成することにより、不連続な半導体材料の少なくとも１つの領域が形成される、請求項１から４のいずれか一項に記載の製造方法。
  6. 多孔質半導体材料の前記領域が、電気化学エッチングによって達成される、請求項５に記載の製造方法。
  7. 多孔質半導体材料の前記領域が、前記表面においてより小さい大きさの穴及び深い部分でより大きい大きさの穴を備える、請求項５または６に記載の製造方法。
  8. 前記段階ｄ）において、前記多孔質半導体材料の除去が、エッチングによって行われる、請求項５から７のいずれか一項に記載の製造方法。
  9. 前記段階ｄ）において、前記多孔質半導体材料の除去が、前記多孔質半導体材料を熱酸化し、酸化された前記多孔質半導体材料をエッチングすることにより行われる、請求項５から７のいずれか一項に記載の製造方法。
  10. 前記段階ａ）において、半導体材料の領域が、複数の小さな断面積の柱であって互いに短い間隔で配された柱を備えるように形成される、請求項１から４のいずれか一項に記載の製造方法。
  11. 前記段階ａ）が、
    柱を画定するマスクを形成する段階、
    柱の間の領域をエッチングする段階及び
    前記マスクを除去する段階を備える、請求項１０に記載の製造方法。
  12. 前記段階ｄ）において、柱を形成する前記半導体材料の除去が、前記材料の融点に近い温度で加熱処理することにより行われる、請求項１０または１１に記載の製造方法。
  13. 前記段階ｅ）の後であって段階ｆ）の前において、前記第１の基板の前記前面上に第２の基板を接合または成膜する段階ｅ’）を備え、前記段階ｅ’）に先立って、前記第２の基板を構造形成する段階を備える、請求項４に記載の製造方法。
  14. 前記構造形成する段階において、前記第２の基板の表面がエッチングされて前記第２の懸架領域のための機械的停止部を形成し、層の前記構造形成された表面に、前記第２の基板を接合する段階において接合層を形成するための成膜が行われる、請求項１３に記載の製造方法。
  15. 段階ｅ）に続いて、前記犠牲層の構造形成及び／または前記犠牲層上への１つまたは複数の中間層の成膜の段階を備え、前記中間層を構造形成することができる、請求項１から１４のいずれか一項に記載の製造方法。
  16. 前記犠牲層及び１つまたは複数の前記中間層の前記構造形成が、リソグラフィ及びそれぞれ前記基板上で停止する前記犠牲層のエッチング及び前記犠牲層上で停止する１つまたは複数の前記中間層のエッチングによって行われる、請求項１５に記載の製造方法。
  17. 前記構造形成された犠牲層及び／または１つまたは複数の前記中間層上にＳｉＯ２層を成膜し、平坦化する段階を備え、前記ＳｉＯ２層が、接合において用いられる、請求項１５又は１６に記載の製造方法。
  18. 前記第１及び第２の基板の前記接合が、直接接合または共晶接合によって行われ、前記段階ｅ）の後であって前記段階ｆ）の前に、前記第１の基板の前記前面上に第２の基板を接合または成膜する段階ｅ’）をさらに備える、請求項４に記載の製造方法。
  19. 前記第１の基板が、前記段階ａ）の前に構造形成される、請求項１から１８のいずれか一項に記載の製造方法。
  20. 前記段階ｅ’）の後に、前記第１の基板及び／または前記第２の基板が、前記背面を裏面研削、次いで化学的機械的研磨することによって薄化され、前記段階ｅ）の後であって前記段階ｆ）の前に、前記第１の基板の前記前面上に第２の基板を接合または成膜する段階ｅ’）をさらに備える、請求項４に記載の製造方法。
  21. 前記段階ａ）に先立って、前記基板の前記前面上に多孔質半導体層を形成し、前記多孔質半導体層上に単結晶半導体層をエピタキシャル成長させる段階を備え、前記単結晶半導体層が、前記不連続な多孔質領域が形成される前記前面を形成する、請求項４に記載の製造方法。
  22. 前記接合に続いて、前記多孔質半導体層がエッチングされて前記第１の基板を薄化し、前記段階ｅ）の後であって前記段階ｆ）の前に、前記第１の基板の前記前面上に第２の基板を接合または成膜する段階ｅ’）をさらに備える、請求項２１に記載の製造方法。
  23. 多孔質半導体材料のいくつかの領域が形成され、これが異なる深さを有する、請求項５から９のいずれか一項に記載の製造方法。
  24. 第２の懸架領域を形成するために加工し、前記第１の懸架領域を得るために加工する前記段階ｆ）が、前記領域において前記第１の基板を同時に加工またはこれらの領域のそれぞれにおいて逐次的に加工することによって行われる、請求項１から２３のいずれか一項に記載の製造方法。
  25. 前記段階ａ）からｅ）が、３つ以上の層を有する活性部を形成するように繰り返される、請求項１から２４のいずれか一項に記載の製造方法。
  26. 前記第１の基板の前記前面、前記第２の基板及び前記エピタキシャル成長された層の前記半導体材料が、シリコンからなる、請求項４に記載の製造方法。
  27. センサ及び／またはアクチュエータを形成するための微小電気機械構造及び／またはナノ電気機械構造を製造するための、請求項１から２６のいずれか一項に記載の方法。
JP2012260857A 2011-11-30 2012-11-29 少なくとも１つの複数の厚さを有する活性部を備える構造を形成するための方法 Expired - Fee Related JP6108793B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1160972A FR2983188B1 (fr) 2011-11-30 2011-11-30 Procede de realisation d'une structure comportant au moins une partie active multiepaisseur
FR1160972 2011-11-30

Publications (2)

Publication Number Publication Date
JP2013111746A JP2013111746A (ja) 2013-06-10
JP6108793B2 true JP6108793B2 (ja) 2017-04-05

Family

ID=47221249

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012260857A Expired - Fee Related JP6108793B2 (ja) 2011-11-30 2012-11-29 少なくとも１つの複数の厚さを有する活性部を備える構造を形成するための方法

Country Status (4)

Country Link
US (1) US8716052B2 (ja)
EP (1) EP2599746B1 (ja)
JP (1) JP6108793B2 (ja)
FR (1) FR2983188B1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) * 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
FR3002219B1 (fr) * 2013-02-19 2015-04-10 Commissariat Energie Atomique Procede de fabrication d'une structure micromecanique et/ou nanomecanique comportant une surface poreuse
FR3021965B1 (fr) 2014-06-05 2016-07-29 Commissariat Energie Atomique Procede de realisation ameliore d'elements suspendus d'epaisseurs differentes pour structure mems et nems
CN104282547B (zh) * 2014-06-17 2019-06-11 上海华虹宏力半导体制造有限公司 麦克风mems减薄工艺方法
CN105439074B (zh) * 2015-12-24 2017-06-16 杭州士兰微电子股份有限公司 空腔薄膜及其制造方法
CN105502278B (zh) * 2015-12-24 2017-11-24 杭州士兰微电子股份有限公司 空腔薄膜及其制造方法
FR3048425B1 (fr) 2016-03-07 2021-02-12 Soitec Silicon On Insulator Structure pour dispositif avec microsystemes electromecaniques integres
FR3052765B1 (fr) 2016-06-17 2021-06-04 Commissariat Energie Atomique Dispositif microelectromecanique et/ou nanoelectromecanique a deplacement hors-plan comportant des moyens capacitifs a variation de surface
FR3067708B1 (fr) 2017-06-16 2019-07-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif microelectromecanique a au moins un element mobile guide en translation
CN109399553A (zh) * 2017-08-15 2019-03-01 无锡华润上华科技有限公司 一种半导体器件的制备方法
JP7420369B2 (ja) 2019-10-21 2024-01-23 学校法人立命館 定量化方法、演算装置、及び、コンピュータプログラム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10064494A1 (de) * 2000-12-22 2002-07-04 Bosch Gmbh Robert Verfahren zur Herstellung eines Halbleiterbauelements sowie ein nach dem Verfahren hergestelltes Halbleiterbauelement, wobei das Halbleiterbauelement insbesondere eine bewegliche Masse aufweist
EP1544163B1 (de) 2003-12-16 2021-02-24 Robert Bosch GmbH Verfahren zur Herstellung eines Membransensors und entsprechender Membransensor
DE102006007729A1 (de) * 2006-02-20 2007-08-23 Robert Bosch Gmbh Verfahren zur Herstellung eines MEMS-Substrats, entsprechendes MEMS-Substrat und MEMS-Prozess unter Verwendung des MEMS-Substrats
JP4347867B2 (ja) 2006-07-27 2009-10-21 株式会社日立製作所 めっき付着量制御システムおよびめっき付着量制御方法
DE102008001185A1 (de) * 2008-04-15 2009-10-29 Robert Bosch Gmbh Verfahren zur Herstellung einer mikromechanischen Membranstruktur mit feststehendem Gegenelement
DE102008002332B4 (de) * 2008-06-10 2017-02-09 Robert Bosch Gmbh Verfahren zur Herstellung einer mikromechanischen Membranstruktur mit Zugang von der Substratrückseite
FR2932788A1 (fr) * 2008-06-23 2009-12-25 Commissariat Energie Atomique Procede de fabrication d'un composant electromecanique mems / nems.
FR2933683B1 (fr) * 2008-07-09 2010-09-03 Commissariat Energie Atomique Structure mems/nens comportant un ancrage partiellement monocristallin et son procede de fabrication
FR2957339B1 (fr) * 2010-03-10 2012-03-16 Commissariat Energie Atomique Procede de fabrication d'un microsysteme electromecanique

Also Published As

Publication number Publication date
EP2599746A1 (fr) 2013-06-05
US20130137245A1 (en) 2013-05-30
JP2013111746A (ja) 2013-06-10
US8716052B2 (en) 2014-05-06
FR2983188A1 (fr) 2013-05-31
FR2983188B1 (fr) 2016-07-01
EP2599746B1 (fr) 2018-12-19

Similar Documents

Publication Publication Date Title
JP6108793B2 (ja) 少なくとも１つの複数の厚さを有する活性部を備える構造を形成するための方法
JP6108792B2 (ja) 異なる厚さの領域を有する少なくとも１つの活性部を備える構造を製造する方法
JP5602761B2 (ja) 分離した微細構造を有する微小電気機械システムデバイス及びその製造方法
US9458009B2 (en) Semiconductor devices and methods of forming thereof
EP1345844B1 (en) Soi/glass process for forming thin silicon micromachined structures
EP2973657B1 (en) Surface roughening to reduce adhesion in an integrated mems device
KR100421217B1 (ko) 점착 방지 미세 구조물 제조 방법
US7851248B2 (en) Method for producing a micromechanical component having a thin-layer capping
US9096427B2 (en) Method for making a suspended part of a microelectronic and/or nanoelectronic structure in a monolithic part of a substrate
US20060278942A1 (en) Antistiction MEMS substrate and method of manufacture
JP2010017843A (ja) 部分的な単結晶アンカーを含むｍｅｍｓ／ｎｅｍｓ構造体及びその製造方法
EP2952472B1 (fr) Procede de realisation ameliore d'elements suspendus d'epaisseurs differentes pour structure mems et nems
JP2009160728A (ja) 単結晶シリコンで作製されるｍｅｍｓ又はｎｅｍｓ構造の機械部品の製造方法
EP2327659A1 (en) Method of manufacturing a semiconductor device and semiconductor devices resulting therefrom
US10112827B2 (en) Process for producing an electromechanical device
JP2008030189A (ja) Ｍｅｍｓデバイスに関するシリコン−オン−金属
JP2009154289A (ja) プレリリース構造デバイス
US20180170748A1 (en) Semiconductor devices with cavities and methods for fabricating semiconductor devices with cavities
US9452923B2 (en) Method for manufacturing a micromechanical system comprising a removal of sacrificial material through a hole in a margin region
US10584029B2 (en) Method for producing thin MEMS chips on SOI substrate and micromechanical component
TWI506694B (zh) 半導體裝置及形成半導體裝置之方法
JP2006095632A (ja) Ｍｅｍｓ素子の製造方法およびｍｅｍｓ素子
KR101699249B1 (ko) 접합 기판 및 그 제조 방법
US9458010B1 (en) Systems and methods for anchoring components in MEMS semiconductor devices
KR100701151B1 (ko) 미세기전집적시스템용 부양 구조물 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170123

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170307

R150 Certificate of patent or registration of utility model

Ref document number: 6108793

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees