JP6108792B2 - 異なる厚さの領域を有する少なくとも1つの活性部を備える構造を製造する方法 - Google Patents

異なる厚さの領域を有する少なくとも1つの活性部を備える構造を製造する方法 Download PDF

Info

Publication number
JP6108792B2
JP6108792B2 JP2012260855A JP2012260855A JP6108792B2 JP 6108792 B2 JP6108792 B2 JP 6108792B2 JP 2012260855 A JP2012260855 A JP 2012260855A JP 2012260855 A JP2012260855 A JP 2012260855A JP 6108792 B2 JP6108792 B2 JP 6108792B2
Authority
JP
Japan
Prior art keywords
substrate
layer
manufacturing
suspension
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012260855A
Other languages
English (en)
Other versions
JP2013111745A (ja
Inventor
フィリップ・ロベール
ソフィー・ジルー
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ, コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2013111745A publication Critical patent/JP2013111745A/ja
Application granted granted Critical
Publication of JP6108792B2 publication Critical patent/JP6108792B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00777Preserve existing structures from alteration, e.g. temporary protection during manufacturing
    • B81C1/00785Avoid chemical alteration, e.g. contamination, oxidation or unwanted etching
    • B81C1/00801Avoid alteration of functional structures by etching, e.g. using a passivation layer or an etch stop layer
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00603Aligning features and geometries on both sides of a substrate, e.g. when double side etching
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00Specific applications of microelectromechanical systems
    • B81B2201/02Sensors
    • B81B2201/0264Pressure sensors
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00Basic microelectromechanical structures
    • B81B2203/01Suspended structures, i.e. structures allowing a movement
    • B81B2203/0109Bridges
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00Basic microelectromechanical structures
    • B81B2203/01Suspended structures, i.e. structures allowing a movement
    • B81B2203/0136Comb structures
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128Processes for removing material
    • B81C2201/013Etching
    • B81C2201/0135Controlling etch progression
    • B81C2201/014Controlling etch progression by depositing an etch stop layer, e.g. silicon nitride, silicon oxide, metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Micromachines (AREA)
  • Pressure Sensors (AREA)

Description

本発明は、異なる厚さの領域を有する少なくとも一つの活性部を備える構造を製造する方法に関する。この構造は、例えばセンサやアクチュエータを製造する、MEMS(microelectromechanical systems:微小電気機械システム)及び/またはNEMS(nanoelectromechanical systems:ナノ電気機械システム)の製造において実装されうる。
MEMSセンサ及びNEMSセンサは、固定部と、固定部に対して懸架された少なくとも1つの部分を備え、「活性部」として知られる懸架された部分は、機械的、電気的、磁気的動作などのような外部の動作の効果の下、運動し及び/または変形することができる。
固定部に対する可動部の運動及び/または変形によって、例えば加速度計の場合には加速度を、ジャイロメータの場合にはコリオリ力を判別することができる。可動部の運動は、例えばひずみ計によって測定される。
非特許文献1には、平面状に加速度計を形成するMEMS構造及びNEMS構造が記載されている。この構造は、2つの離隔された活性な厚さから形成された活性部を備える。ひずみ計を形成するNEMS部分は、活性な厚さの1つを備え、振動錘を形成するMEMS部分は、2つの活性な厚さを備える。
そのような活性部を製造する方法は、製造コストの高いSOI(Silicon on Insulator)型基板から実施される。加えて、厚いエピタキシャル成長の段階が実施され、そのような段階は一般に長く、コストを要する。ひずみゲージは、SOI基板から形成され、振動錘はSOI基板及び厚いエピタキシーによって形成された層から形成される。
さらには、活性部を画定する段階が、その上に部分的に半導体の成長を行う酸化物層を実施する。しかしながら、酸化物層上の成長によって形成された層は、2つの厚さの間の界面領域で単結晶ではなく、酸化物層によって保護された。
この「多結晶」領域は、構造中に欠陥を生成する可能性がある。
加えて、成長が単結晶シリコン上で実施される領域と、成長が例えば2つの厚さの界面を形成する酸化物層上で実施される領域との間で、成長速度が異なる。この成長速度の違いが、最終的な構造において厚さのかなりの不均一さにつながりうる。
単結晶層内に多結晶領域が存在すること及び厚さの不均一性によるこの構造の不均一性の問題は、全て、3つ以上の分離された層または大きな表面の2つの層の間の界面領域を利用したい場合にはより問題となる。
SOI基板を使用しないMEMS及び/またはNEMSを製造する方法が存在する。
例えば、特許文献1は、局所的な領域において多孔性とされたシリコン基板を用い、MEMSのメンブレンは、多孔性領域上にエピタキシーによって形成される。
そのような方法は、得られる構造がMEMSの活性部の電気的な絶縁を有しないという欠点を有する。さらには、厚いエピタキシーも必要である。
SCREAMと呼ばれる、「Single Crystal Reactive Etch and Metallization:単結晶反応性エッチ及びメタライゼーション」という別の方法は、MEMS部を製造するために通常の基板を使用し、犠牲層として基板の埋め込み部を用いる。基板内のMEMS構造をエッチングしたのち、熱酸化の段階及び酸化物層のエッチングの段階が行われる。次いで、この構造はエッチングによってMEMS部分がリリースされ、最後に構造のメタライゼーションが実施される。この方法は、製造コストを低減するが、いくつかの欠点を有する。
構造は、絶縁アンカリングを有しない。
そのためこれは、電気的に絶縁し、表面上にメタライズされた酸化MEMS構造を有することを前提とする。リリースされた構造上に熱酸化及び金属が存在することにより、このことはMEMS上の顕著な機械的ひずみを発生させる。このひずみは、例えば、温度ドリフトを発生させる可能性があるなど、最終的な構成要素に非常に不利益をもたらしうる。さらには、この酸化物及び金属の単結晶シリコン上への追加は、例えば共振器の場合、クオリティファクタが低下するなど、機械的な構成要素の特性の低下をもたらす。加えて、構造リリース後に行うメタライゼーションは、成膜の間、機械的マスキングの使用を必要とする。このような方法は、産業的に適用が困難であるだけでなく、パターンの解像度が非常に悪くなる。
この方法では、異なる厚さを有して重なった2つの活性単結晶層を得ることができない。
最後に、MEMS構造は、シリコンの異方性エッチングの間、酸化物マスクの下部がエッチングされるため、これらの画定が不十分である。
最後に、「Silicon On Nothing:シリコンオンナッシング」である「SON」と称される方法が存在し、その方法は、標準的なシリコン基板上にSiGe層を成長させる段階及びこのSiGe層上に単結晶シリコン層を成長させる段階から構成される。この方法は例えば非特許文献2に記載されている。MEMS/NEMS部品は、このシリコン層の上に形成され、SiGeは犠牲層として働く。機械的構造をリリースするために、単結晶シリコンに対して選択的なCFに基づくSiGeのドライエッチングが用いられる。
この方法は、製造コストを低減させるが、いくつかの欠点もまた有する。SiGeの異方性エッチングはシリコンに対してあまり選択性が良くない。そのため、この方法は、細いパターン、典型的には1μmよりも小さなパターンのリリースに限定される。
SiGe上にエピタキシー成長されたシリコンの厚さは一般に数百ナノメートルに限定される。実際に、厚いシリコンを得たい場合、転位が現れる危険性がある。
SiGeは半導体であるため、MEMS/NEMS上に電気的に絶縁された領域を有するためには、絶縁層が、電気的に絶縁されなければならない領域に提供されなければならない。前述の絶縁層上のエピタキシー成長したシリコン層は、このとき多結晶となり、単結晶にはならない。これらの領域は材料が応力の影響を特に受けるアンカリング領域に対応するため、このことは、特に構造の機械的強度に対して弊害となりうる。さらには、前述のアンカリング領域に単結晶ではなく多結晶材料を有するという事実は、共振構造の場合にクオリティファクタの低下をもたらし、または機械的ひずみに対してより脆弱になる。
米国特許第7494839号明細書
Ph. Robert, V. Nguyen, S. Hentz, L. Duraffourg, G. Jourdan, J. Arcamone, S. Harrisson, M&NEMS: A new approach for ultra−low cost 3D inertial sensor, IEEE SENSORS 2009 Conference 25−28 October 2009 Christchurch New Zealand, (2009) "Lateral MOSFET transistor with movable gate for NEMS devices compatible with ‘In−IC’ integration", E Olliber1, & Al. / IEEE−NEMS 2007 Conference
従って、本発明の目的は、異なる厚さを有する少なくとも2つの領域を備える活性部を備え、これらの領域の少なくとも一つが単結晶半導体材料からなる構造を製造する方法であって、コストを減少させ前述の欠点を有しない方法を提案することである。
本発明の目的は、いくつかの厚さを有する活性部で提供される構造を製造する方法によって達成され、前記方法は、単結晶半導体材料の層の少なくとも前面上に形成された第1の基板から、前記前面上の前記層の第1の厚さの第1の懸架領域の輪郭を加工する段階、前記第1の懸架領域と前記第1の基板の背面との間にエッチング停止層を形成する段階、犠牲材料を成膜する段階、前記第1の基板の前記背面から加工を行って第2の厚さの第2の懸架領域を形成する段階及び前記犠牲材料の除去によって前記第1及び第2の懸架領域をリリースする段階を備える。
本発明によれば、SOI基板を用いないため、そのような構造の製造コストはSOI基板を用いる方法と比較して低減される。
さらには、本方法は、厚いエピタキシーを必要とせず、製造コスト及びその結果の時間を節約することとなる。さらに、厚さの不均一性が低減されるため、厚さの差を形成するために重要な化学的機械的研磨の段階を必要としない。
例えば電極、MEMS層に接続されたグランド面または接着防止部を形成するために犠牲層を機能化することができる。
本発明によれば、3次元でCMOSの統合を実施することもできる。
そのため、本発明の対象は、単結晶半導体材料からなる前面と称する第1の表面及び前記第1の面と対向する背面と称する第2の表面を備える第1の基板とは異なる厚さを有する少なくとも1つの第1の懸架領域及び第2の懸架領域を備える活性部を備える構造を製造する方法であり、前記方法は、以下の段階、a)前記第1の基板の前記前面を加工して、前記第1の基板の厚さよりも薄い第1の厚さに従う単結晶半導体材料からなる少なくとも1つの第1の懸架領域の水平方向の輪郭を画定し、前記水平方向の輪郭をパシベートする段階、b)前記第1の懸架領域と前記背面との間に前記第1の懸架領域のエッチング停止層を形成する段階、c)前記第1の基板の前記前面上に、前記第1の基板の半導体材料に対して選択的にエッチングする犠牲材料を形成する段階、d)前記第1の基板の前記背面から、前記犠牲層の特定の領域をリリースするまで加工して少なくとも1つの第2の懸架領域を形成し、前記第1の懸架領域の停止層に到達することを可能にする段階、e)前記第1及び第2の懸架領域をリリースする段階を備える。
全体的に単結晶半導体材料からなるこの場合には、前記第1の基板は、固体(またはバルク)でありうる。変形例において、それは多層であってもよく、その場合、少なくとも、1つの表面が前記基板の前記前面に対応する層が、単結晶半導体材料からなる。
前記第2の懸架領域を形成することを可能とするように加工し、前記停止層に到達するように加工する段階d)は、同時加工によってまたは逐次的な加工によって得られてもよい。
前記水平方向の輪郭のパシベーションは、例えば前記輪郭上へのパシベーション層の成膜または前記輪郭の熱酸化によって実施される。
特に有利には、前記第1の基板の前記背面は単結晶半導体材料であり、前記第2の懸架領域は単結晶半導体材料からなる。
第1の実施形態において、段階a)と段階b)との間に、異方性エッチングの段階を実施し、前記第1の懸架領域と前記背面との間に位置する半導体材料の一部を除去し、停止層を受け入れるためのキャビティをリリースする。前記半導体材料は多結晶でもよいが、好ましくは単結晶である。
第2の実施形態において、段階b)の際に、前記停止層が、前記第1の懸架領域と前記背面との間に位置する半導体材料の一部を転換することによって熱酸化によって形成され、前記停止層を形成する。
前記停止層は、熱酸化によって及び/または酸化物の成膜によって形成されてもよい。
例えば、停止層は、0.1μmと2μmの間の厚さを有する。
前記犠牲層の形成は、酸化物の成膜によって実施されてもよい。
一実施形態の例において、段階b)及び段階c)は結合される。
段階d)は、深掘り反応性イオンエッチング型のエッチングによって実施されてもよい。
段階e)の前記リリースは、例えばフッ酸によって実施されてもよい。
前記第1の基板は、単結晶シリコンの層によって覆われた単結晶SiGeの層の積層を備えてもよく、前記前面は単結晶シリコンからなり、段階a)は、前記第1の懸架領域が単結晶シリコンの層及び単結晶SiGeの層を備えるようにする。
有利には、段階b)に先立って、少なくとも前記懸架領域の前記SiGe層が除去される。
段階c)と段階d)の前との間に、前記第1の基板の前記前面上に第2の基板を接合または成膜する段階c’)を備える方法が提供されてもよい。このとき、前記方法は、段階c’)に先立って、前記第2の基板の構造を形成する段階を備えてもよい。
前記構造を形成する段階の間、前記第2の基板の前面はエッチングされて前記第2の懸架領域のためのパターンを形成し、前記第2の基板の接合の段階において接合層を形成することを意図された層の前記構造を形成された表面上に成膜が実施される。前記パターンは、例えば機械的停止部を形成することを意図される。
前記第1及び第2の基板の接合は、例えば直接接合または共晶接合によって得られる。
前記方法は、段階c)の後に、前記犠牲層の構造を形成する段階及び/または前記犠牲層上に1つまたは複数の中間層を成膜する段階を備えてもよく、前記中間層の構造を形成することができる。
例えば、前記犠牲層及び前記中間層の構造の形成は、リソグラフィ並びにそれぞれ前記基板上で停止する前記犠牲層のエッチング及び前記犠牲層上で停止する前記中間層のエッチングによって実施される。
酸化物層の成膜の段階が、前記構造が形成された犠牲層及び/または前記中間層上に提供されてもよく、前記酸化物層が前記接合に寄与するように前記酸化物層の平坦化の段階が実施される。
前記第1の基板が、段階a)の前に構造を形成されることもまた可能である。
段階a)からb)は、3つ以上の層を有する活性部を形成するように繰り返されてもよい。
前記第1の基板の前記前面の半導体材料は、有利には単結晶シリコンから形成される。
本発明に従う方法によって、例えば微小電気機械構造及び/またはナノ電気機械構造の製造が、センサ及び/またはアクチュエータの製造を可能とする。
前記センサは、基板上に懸架された少なくとも1つの変形可能なメンブレンを備える圧力センサであってもよく、前記メンブレンの表面の1つは、測定される圧力に従うことを意図され、前記メンブレンの変形を検出する手段は、少なくとも1つのひずみゲージによって形成され、前記ゲージは、前記第1の懸架領域によって形成され、前記検出する手段は、前記基板から形成され、前記メンブレンの変形を前記検出する手段に伝達する手段を備え、前記伝達する手段は、前記基板上で、前記メンブレンの平面に対してほぼ平行な軸の周りに回転するように連結され、前記メンブレンと少なくとも部分的に統合されて前記検出する手段に、前記メンブレンの変形からの変形またはひずみを増幅して伝達する長手方向の腕を備え、前記長手方向の腕は、前記第2の懸架領域によって形成され、前記伝達する手段は、前記基板から形成される。
本発明は、以下の説明および添付された図面を参照することによって、より良く理解されるであろう。
第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。 第1の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。 第1の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。 第1の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。 第1の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。 第1の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。 図2Aから2Eの方法の変形例を実施するそれぞれの段階を示す概略図である。 図2Aから2Eの方法の変形例を実施するそれぞれの段階を示す概略図である。 図2Aから2Eの方法の変形例を実施するそれぞれの段階を示す概略図である。 図2Aから2Eの方法の変形例を実施するそれぞれの段階を示す概略図である。 図2Aから2Eの方法の変形例を実施するそれぞれの段階を示す概略図である。 第2の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。 第2の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。 第2の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。 第2の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。 第2の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。 第1または第2の実施形態に従う方法の変形例を実施する第1の段階を示す概略図であり、第1の基板が予め加工されている。 第1または第2の実施形態に従う方法の変形例を実施する第1の段階を示す概略図であり、第1の基板が予め加工されている。 第1または第2の実施形態に従う方法の変形例を実施する第1の段階を示す概略図であり、第1の基板が予め加工されている。 第1または第2の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、第2の基板が予め加工されている。 第1または第2の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、第2の基板が予め加工されている。 第1または第2の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。 第1または第2の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。 第1または第2の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。 第1または第2の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。 第1または第2の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。 図8Aは、本発明に従う方法を用いて製造されることができる圧力センサの上面図であり、図8Bは、本発明に従う方法を用いて製造されることができる圧力センサの長手方向断面図である。
本発明において、MEMS及び/またはNEMS構造の「活性部」は、懸架された部分であって、外部の動作(機械的、電気的、磁気的など)の効果の下で運動及び/または変形することが可能な部分を示している。「第1の懸架領域」として示される領域は、MEMS及びNEMS構造のNEMS部を形成するものであってよく、「第2の懸架領域」として示される領域は、MEMS及びNEMS構造のMEMS部を形成するものであってよい。
以下の説明において、簡潔化の理由のために、シリコンの例が半導体材料として用いられることとなる。その他どのような半導体材料の使用も、本発明の範囲を逸脱するものではないことに注意すべきである。
説明される方法において、簡潔化の理由のために第1の懸架領域及び第2の懸架領域のみが形成されているが、本発明に従う方法は、1つまたは複数の第1の懸架領域及び1つまたは複数の第2の懸架領域を形成することも可能である。
図1Aから1Jには、異なる厚さの領域で提供される活性部を備える構造の本発明に従う製造方法の第1の実施形態の例の各段階が示されている。
第1の実施形態に従う方法は、第1のバルク型シリコン基板からの以下の主要な段階を備える。
a1)第1の基板の前面を加工して第1の厚さに従う第1の懸架領域を画定する。
b1)前述の懸架領域と背面との間に第1の懸架領域のエッチング停止層を形成する。このことを行うために、第1の懸架領域下に配置された半導体材料を除去し、第1の懸架領域の周囲及び下部にキャビティを形成する段階を先立って行う。
c1)シリコンに対して、そしてより一般的には第1の基板の半導体材料に対して選択的にエッチングする犠牲層を成膜する。
d1)第1の基板の背面から前述の犠牲層の特定の領域をリリースするまで加工を行い、少なくとも1つの第2の懸架領域を形成及び/または第1の懸架領域の停止層に到達できるようにする。
e1)第1及び第2の懸架領域をリリースする。
有利な方法では、段階c1)とd1)との間に、第1の基板の前面上に支持部を移設または成膜するために、段階c1’)が提供される。
この方法の段階a1)からe1)は、ここで詳細に説明される。
図1Aから1Jに示された例において、この方法は、単結晶シリコンからなる第1の基板2を用いる。第1の基板2は、前面4及び背面6を備える。
第1の段階a1)において、酸化物層8、例えばSiOの成膜は、基板2の前面4上に、約0.6μmの厚さで行われる。
次いでリソグラフィの段階が、層6上で、例えば第1の懸架領域9を形成するために、第1の懸架領域を画定する樹脂層の成膜によって行われる。例えば、例えば0.2μmから1μmの間である幅、例えば0.2μmから1μmの間である厚さ及び5μmから100μmの間である長さの(懸架ビーム型の)ゲージを製造することが望ましい。
次いで、層8がエッチングされ、前面4のシリコン上で停止する。
示された例では、2つのキャビティ10は、第1の懸架領域9の両側に形成される。
次いで、前面4は、0.4μmから1μmの間の深さまでエッチングされ、これは典型的には例えば0.1μmから数μmの深さのオーバーエッチングを有する望ましいゲージの厚さに対応する。これは例えば時間によって停止するエッチングを伴う。
層8は、例えば、化学的エッチングによってまたは反応性イオンエッチング(RIE)によってエッチングされ、前面2は、RIEまたはDRIE(deep reactive−ion etching、深掘り反応性イオンエッチング)によってエッチングされる。
最後に、樹脂層が除去される。
それによって得られる要素が、図1Aに示される。
第2の段階b1)において、図1Aの図示におけるゲージ下部に位置したシリコンを排除することが求められる。
このことを行うために、第1の懸架領域の水平方向の端部または側部を保護できるように、例えば0.3μm程度の厚さの、形状に一致するパシベーション層12の成膜が行われる。
この層の材料は、シリコンの異方性エッチングに対して選択的であるように選択され、このことは後述される。例えば数ナノメートル程度の厚さであるSiO、窒化物またはALD型(Al、HfO)の成膜(「Atomic Layer Deposition、原子層成膜」)でありうる。パシベーション層12は、キャビティ10の底部及び端部の他に層8も覆う。
それによって得られる要素が、図1Bに示される。
次いで、パシベーション層12のエッチングが行われて、キャビティ10の底部のシリコンを露出する。好適には、キャビティの底部を確実にリリースできるように、エッチングは0.5μmを超える深さで行われる。エッチングは例えば、酸化物層8上で停止する、時間によるエッチングである。
それによって得られる要素が、図1Cに示される。パシベーション層12の部分12.1のみが、キャビティの側部に残されている。
次いで、第1の実施形態に従って、異方性エッチングが行われて、第1の懸架領域をリリースする。これは、時間によるエッチングを伴う。例えば、これはRIEまたは化学的エッチングを伴う。
次いで、第1の懸架領域の下部に位置するシリコン13の部分がエッチングされる。パシベーション層の部分12.1の存在のために、第1の懸架領域の側部は保護されている。それにもかかわらず、側部は懸架領域の下部から部分的に侵食されていることに注意すべきである。
それによって得られる要素が、図1Dに示される。このとき、キャビティ14が、第1の懸架領域の下部及び周囲に形成される。
段階c1)において、段階d1)の間に第1の懸架領域をシリコンのエッチングから保護するために、層の成膜が行われる。この層は、停止層15として示され、少なくともキャビティ14の底部に形成される。
この成膜に先立って、好適には酸化物層8及びパシベーション部12.1の除去が行われる。酸化物層8の除去は、ウェットエッチングまたはRIEによって得られる。
停止層15は、第1の懸架領域9を段階d1)のエッチングから保護するのに十分な厚さを有し、それは例えば0.1μmから1μmの間である。
停止層15の形成は、熱酸化の段階によって得られるものであってもよい。限られた厚さの酸化は、ゲージの材料をあまり消費することなく行われる。典型的には、酸化は50nmから200nmの厚さに渡って行われる。ゲージのエッチングの間における、このシリコンの消費は、ゲージの初期寸法(幅、深さ)の選択において考慮されうる。この酸化は、第1の懸架領域9の水平方向の側部の粗さを減少させ、ゲージの周囲全ての保護を確実に行えるという利点を有する。
代替的に、停止層15は、SiOの成膜によって得られるものであってもよい。
SiOの成膜は、キャビティ14を全体的にまたは部分的に充填するものであってもよい。
特に有利な変形例において、酸化物層の成膜に先立って、熱酸化が実施され、このことによって、確実に第1の懸架領域の下方の面が停止層で効果的に覆われる。
次いでまたは同時に、基板前面の犠牲層16の成膜が行われる。層16の材料は、MEMSのエッチングの段階及びリリースの段階に関してシリコンに対して選択性を有する。犠牲層16は、キャビティ14の充填においてまたは次の段階において形成されてもよい。
犠牲層の厚さを制御することが求められる。例えば、これは1μm程度である。
もし、キャビティ14が部分的にしか充填されないのであれば、前面のキャビティ14に中空部が並んで現われるであろう。次いで、第2の基板との接合において接触が不完全となるが、この領域が続いてリリースされなければならないため、これはデバイスの動作に関して問題ではない。
それによって得られる要素が、図1Eに示される。
層14の成膜後に得られる表面の形状又は粗さが極めて重要である場合には、酸化物層16の平坦化の段階が行われてもよい。このような平坦化は例えば化学的機械的研磨によって行われる。
このような平坦化の段階は、キャビティ14を完全に充填することが求められる場合に行われてもよく、そのとき、それによって形成される犠牲層は非常に厚さがあり得、犠牲層の薄化が行われる。
代替的に、酸化物層8を残して犠牲層を形成し、少なくともキャビティ14の底部に停止層15を独自に形成すると考えてもよい。
段階c1’)において、第2の基板18が層16上に接合される。第2の基板18は、例えば単結晶シリコン、ガラスなどからなる、またはCMOSあるいは事前処理されたバルク型のものであってもよい。次いで、この犠牲層16は第1の基板2と第2の基板18との間に配置される。
図1Fに示される例において、組立体が、当業者に周知の技術である直接結合(またはSilicon Direct Bonding、シリコン直接接合と称されるSDB)によって形成される。接合はまた、共晶接合、またはポリマー接合などによって行われることも可能であり、第2の基板は支持部を形成し、例えばパイレックス(登録商標)からなるものを考えることができる。この場合、界面層16は、例えばSiO/SiN型の多層からなり、パイレックス(登録商標)支持基板をエッチングすることなくMEMSのリリースが可能である。それによって得られる要素が、図1Fに示される。
次いで、それによって形成される組立体は、裏返しにされ、背面6から第1の基板2の薄化が任意に行われてもよい。数ミクロンから数百ミクロン、例えば25μmの厚さへの薄化が行われる。薄化は例えば背面のアブレーションによってまたは「裏面研削」、次いで化学的機械的研磨によって行われる。
この薄化によって、MEMS及びNEMSとして知られる構造の場合におけるMEMS部の厚さを画定することができる。
それによって得られる要素が、図1Gに示される。
次の段階において、電気的接触部20を第1の基板2の背面上に形成できるように、金属層の成膜が行われ、これにより、第1及び第2の基板の接合によって得られる要素の前面を形成する。これを行うことによって、リソグラフィの段階及びそれに次いでエッチングの段階が実施される。
それによって得られる要素が、図1Hに示される。
段階d)において、犠牲層16の特定の領域をリリースして第2の懸架領域19を形成し、キャビティ14の底部と第1の懸架領域9との間の停止層15に到達できるように、リソグラフィ及びDRIEが、例えば第1の基板2において行われる。停止層15の厚さは、第1の懸架領域を深掘りエッチングから保護するようにする。
それによって得られる要素が、図1Iに示される。
最後に、段階e1)において、第1及び第2の懸架領域が、フッ酸で、2つの基板と停止層15との間の犠牲層16の例えばウェットエッチングまたは蒸気相エッチングによってリリースされる。これは時間によるエッチングを伴う。
それによって得られる要素が、図1Jに示される。
図2Aから2Dにおいて、第1の実施形態に従う方法を実施する他の一例が示され、第1の基板102がいくつかの層から形成される。
段階a1)に先立つ段階において、単結晶SiGeの層102.2が、単結晶シリコン102.1からなる基板上に、例えばエピタキシャル成長によって、例えば30nmの厚さに形成される。
次いで、単結晶シリコンの層102.3が、SiGeの層102.2上に、例えばエピタキシャル成長によって、例えば10nmから数マイクロメートルの間、例えば250nmの厚さに形成される。層102.3の自由面は、第1の基板102の前面を形成する。
それによって得られる要素が、図2Aに示される。
段階a1)において、SiOの層108の成膜が、基板102の層102.3上に、例えば約0.6μmの厚さで行われる。
次いで、リソグラフィの段階が、層108上に樹脂層の成膜によって、第1の懸架領域109を画定するために実施される。例えば、0.2μmから1μmの間の厚さ及び3μmから100μmの間の長さのゲージを形成することが望ましい。
次いで、層108がエッチングされて、前面のシリコンで停止する。次いで、前面が、0.3μmから数μmの間の深さに渡ってエッチングされ、これは第1の懸架領域の望ましい厚さに加えて100nmから数μmのオーバーエッチングに相当する。次いで、SiGeの層102.2もエッチングされる。これは例えば時間による停止を有するエッチングを伴う。例えば、RIE型の2つのエッチングが逐次的に行われる。
示された例において、2つのキャビティ110が、第1の懸架部109の両側部に形成される。そのためエッチングされた部分は、Siの層102.3の一部及びSiGeの一部102.2から形成される。
最後に、樹脂層が除去される。
それによって得られる要素が、図2Bに示される。
次いで、図1B及び1Cに示されたのと類似した段階が行われるため、これらは詳細に説明しない。
次の段階において、第1の懸架領域109は、SiGe及び第1の懸架領域の水平方向端部を覆うパシベーション層108.1に対して選択的なシリコンの異方性エッチングによってリリースされる。これは、時間による停止を有するエッチングを伴う。例えば、これは例えばフッ化物ガスに基づくRIEまたはウェットエッチングを伴う。
それによって得られる要素が、図2Cに示される。
次いで、キャビティ114が、第1の懸架領域の下部及び周囲に形成される。
パシベーション部108.1は、例えばウェットエッチングによって除去されてもよい。
第1の懸架領域109の下部に位置するSiGeの部分もまた、例えばシリコンに対するウェットエッチングによって除去されてもよい。SiGeの部分の除去は、ビーム109における機械的なひずみを制限する効果を有する。
次の段階において、シリコンのエッチングの停止層115の成膜が、少なくともキャビティ114の底部において行われる。
停止層115の成膜に先立って、パシベーション部112.1及び酸化物層8が、好適には除去される。
停止層115は、図1Eに関連して説明されたのと類似した方法で形成される。
酸化物層116の平坦化の段階が行われてもよい。
それによって得られる要素が、図2Dに示される。
次いで、図1F及び1Jに示されたのと類似した段階が行われるため、これらは詳細に説明しない。特に、図2Dで示される第1の基板102は、前面において第2の基板118と接合され、接触部120が第1の基板102の背面に形成される。基板102の薄化が、接合に先立って実施されてもよい。
次の段階において、犠牲層116の特定の領域をリリースして第2の懸架領域119を形成し、キャビティ114の底部と第1の懸架領域109との間の停止層115に到達するように、リソグラフィ及び第1の基板2のDRIE型(深掘り反応性イオンエッチング)のエッチングが行われる。停止層115の厚さは、第1の懸架領域109を深掘りエッチングから保護するようにする。
それによって得られる要素が、図2Eに示され、SiGeの一部は除去されておらず、そのとき第1の懸架領域109は、2つの異なる半導体層を備え、第2の懸架領域は、SiGeの層によって離隔された2つのシリコン層である、3つの層を備える。
既に述べたとおり、有利な方法において、第2の懸架領域119のレベルにおけるSiGe及びシリコンのエピタキシー成長された層は除去されてもよく、このことによってリリースされた領域のSiGeの存在による機械的ひずみを避けることが可能となる。この除去は、第2の基板118との接合の段階に先立ち、犠牲層116の成膜の前において、前述の積層のエッチングを実施することによって得られうる。
さらには、SiGeのエピタキシー成長された層102.2は、有利には、第1の懸架領域109の上方で、例えば、シリコンに対して選択的なSiGeのドライエッチングによって除去されてもよく、それによって、SiGeの存在による機械的なひずみを避けることを可能とすることができる。この段階は、第1及び第2の懸架領域の除去後に行われてもよい。
図3Aから3Eには、図2Aから2Dの方法の変形例が示されており、第1の懸架領域のリリースが、SiGeの層の除去によって得られる。
段階a1)に先立つ段階において、単結晶SiGeの層202.2が、単結晶シリコンからなる基板202.1上に、例えばエピタキシャル成長によって、例えば100nmの厚さで形成される。次いで、単結晶シリコンの層202.3が、SiGeの層202.2上に、例えばエピタキシャル成長によって、例えば10nmから数μmの間、例えば250nmの厚さで形成される。層202.3の自由面は、第1の基板102の前面を形成する。
段階a1)において、SiOの層208の、基板202の層202.3上への成膜が、例えば約0.6μmの厚さで行われる。
次いで、リソグラフィの段階が、層208上で樹脂層の成膜によって行われ、例えば第1の懸架領域を形成するように、第1の懸架領域を画定する。例えば、0.2μmから1μmの間の厚さ及び3μmから100μmの間の長さのゲージを形成することが望ましい。
次いで、層208がエッチングされて前面のシリコン202.3上で停止する。次いで、前面がエッチングされてSiGe層202.2上で停止する。これは、例えば時間による停止を有するエッチングを伴う。
示された例において、2つのキャビティ210は、第1の懸架領域209を画定するように形成される。
そのため、エッチングされた部分は、シリコンの層102.3の一部から単独に形成される。
最後に、樹脂層が除去される。
それによって得られる要素が、図3Bに示される。
次いで、図1B及び1Cにおいて示されたのと類似の段階が実施されるため、これらは詳細に説明しない。
次の段階の間、第1の懸架領域209は、シリコン及び第1の懸架領域の水平方向端部を覆うパシベーション層208.1に対して選択的なSiGeの異方性エッチングによってリリースされる。これは、時間による停止を有するエッチングを伴う。
それによって得られる要素が、図3Cに示される。
次いで、キャビティ214が、第1の懸架領域の下部及び周囲に形成される。
次の段階において、シリコンのエッチングの停止層215の成膜が、少なくともキャビティ214の底部に行われる。
停止層214の成膜に先立って、パシベーション部212.1及び酸化物層8が好適には除去される。
停止層215は、図1Eに関連して説明されたのと類似の方法で形成される。
酸化物層216の平坦化の段階が行われてもよい。
それによって得られる要素が、図3Dに示される。
次いで、図1F及び1Jに示されたのと類似の段階が実施されるため、それらは詳細には説明しない。特に、第1の基板202は、前面において第2の基板218上に接合され、電気的接触部220が第1の基板の背面に形成される。基板202はその前に薄化されてもよい。
次の段階において、リソグラフィ及び深掘り反応性イオンエッチングまたはDRIE型のエッチングが、犠牲層216の特定の領域をリリースして第2の懸架領域219を形成し、キャビティ214の底部と第1の懸架領域との間の停止層215に到達するように、第1の基板202に行われる。停止層215の厚さは、第1の懸架領域209を深掘りエッチングから保護するようにする。
それによって得られる要素が、図3Eに示される。このとき、第1の懸架領域209が、半導体の単一の層を備え、第2の懸架領域219が、SiGeの層によって離隔された2つのシリコンからなる層である3層を備える。
有利な方法において、第2の懸架領域219のレベルにおいてエピタキシー成長されたSiGe及びSiの層が除去されてもよく、これによってSiGeの存在によるリリースされた領域の機械的なひずみを回避することが可能となる。この除去は、犠牲層216の成膜の段階及び第2の基板との接合の段階に先立つ前述の積層のエッチングを実行することによって得られうる。
図4Aから4Eには、第2の実施形態に従う方法の一例が示され、これは、第1の懸架領域の下部の半導体材料が熱酸化され、異方性エッチングによってそれ以上除去されない点で、第1の実施形態とは異なる。
第2の実施形態に従う方法は、第1のバルク型シリコン基板から、以下の主要な段階を備える。
a2)第1の基板の前面を加工して第1の厚さに従う第1の懸架領域を画定する。
b2)前述の懸架領域と第1の懸架領域下部に配置された半導体材料の酸化によって得られる背面との間に、第1の懸架領域のエッチングの停止層を形成する。
c2)シリコン、さらに一般的には第1の基板の半導体材料に対するエッチングが選択的である犠牲層を成膜する。
d2)前述の犠牲層の特定の領域をリリースするまで第1の基板の背面から加工し、少なくとも1つの第2の懸架領域を形成及び/または第1の懸架領域の停止層に到達することを可能とする。
e2)第1及び第2の懸架領域をリリースする。
有利な方法において、段階c2)と段階d2)との間に、第1基板の前面上に支持部を移設または成膜する段階c2’)が実施される。
図4Aから4Cに示された段階a2)のそれぞれの副段階は、第1の実施形態の図1Aから1Cに示されたのと類似しており、引き続いて説明する。
酸化物層308で覆われた第1の基板302が、第1の懸架領域309の両側に2つのキャビティ310を画定するようにエッチングされる(図4A)。
パシベーション層312が成膜され(図4B)、残りのパシベーション部312.1のみを残すようにエッチングされる(図4C)。
次の段階b2)において、このときシリコンの熱酸化が、第1の懸架領域309の下部に位置するシリコンの部分を完全に酸化するまで行われる。例えば、リリースされるべき領域の幅が0.3μmである場合には、0.15μmよりも大きな熱酸化が行われ、酸化は、酸化される部分の両側において行われる。第1の懸架領域309の下部に位置する部分315は、第1の実施形態の停止層を形成する。
それによって得られる要素が、図4Dに示され、酸化された部分は、315で表される。酸化物層308及びパシベーション部312.1は、任意に除去されてもよい。
次いで、キャビティ310の少なくとも一部を再び充填するように、SiOの成膜が行われる。
さらには、犠牲層316もまた、第1の基板302の前面に形成される。
酸化物層316の、例えば化学的機械的研磨による平坦化及び/または薄化の段階が、例えば、0.5μmから1μmの間である厚さの層316を得るために行われてもよい。この段階は、キャビティ310が完全に充填されているときには必要となりうる。
それによって得られる要素が、図4Eに示される。
次の段階は、図1Fから1Jに示された段階と類似している。
第1の基板302は、前面において第2の基板318上に接合される。これは、事前に薄化されたものであってもよい。
第1の基板の背面上においてリソグラフィ及びエッチングが、第2の懸架領域を画定するために行われ、エッチングは酸化物上で停止するように行われる。
最後に、第1及び第2の懸架領域が、例えばフッ酸によってリリースされる。
図5Aから5Cには、第1または第2の実施形態に従う方法の変形例が示され、第1の基板が、第2の基板と接合する前に加工される。
これから説明される例において、第1の基板の加工は、機械的停止部を形成するという目的を有する。加工されたパターンは、他の機能を有することができる。
段階a)に先立つ段階において、リソグラフィの段階が第1の基板402の前面404上で行われ、停止部424を画定する。
次いで、前面404が、例えば0.3μmを超える深さにエッチングされる。最後に、樹脂が除去される。前面は、第2の基板と共に働くようになされた機械的停止部を形成する2つの突出部424を備える。
それによって得られる要素が、図5Aに示される。
次の段階は、前述したものと類似している。
図5Bにおいて、第1の懸架領域409の両側にキャビティ410をエッチングした後の要素が示されている。
犠牲層の成膜後、平坦化の段階が実施されてもよく、この場合、前面の停止部の超過を考慮に入れるようにする。
図5Cにおいて、第1の部分109及び第2の部分419のリリース後、第2の基板418上に接合された要素が示され、停止部424は、第2の基板418の前面に対向している。
図6A及び6Bにおいて、第1または第2の実施形態に従う方法の変形例が示され、第2の基板が、第1の基板上に接合する前に加工される。
これから説明される例において、第2の基板の加工も、機械的停止部を形成するという目的を有する。加工されたパターンは、他の機能を有することができる。
停止部526を形成する段階は、第1の基板の停止部524の段階と非常に類似している。
第1の基板502に接合する段階に先立つ段階において、リソグラフィの段階が、第2の基板518の前面518.1上で行われ、停止部526を画定する。
次いで、前面518.1が、例えば0.5μmを超える深さにエッチングされる。これは、例えば時間によるエッチングを伴う。
次いで、例えば、SiOからなる接合層528の成膜及び例えば化学的機械的研磨による平坦化が行われる(図6A)。
第1の基板は接合層を備えてもよい。変形例において、直接Si/SiO接合または直接SiO/SiO接合が実施されてもよい。
第2の懸架領域519の接合及びエッチング後、第1の懸架領域509及び第2の懸架領域519が、例えばフッ酸を用いてリリースされる。このリリースによって、2つの基板と停止部526の覆われていない部分との間の界面に位置する層528の部分が除去されることとなる。
図7Aから7Cにおいて、第1または第2の実施形態に従う製造方法の他の変形例が示され、第1の基板上に成膜された犠牲層が、接合前に構造が形成され、接合前に中間層が、構造形成された犠牲層上に成膜され、それもまた構造が形成される。示された例において、犠牲層及び中間層の構造の形成は、例えば第2の懸架領域の上方及び下方の停止部を形成する目的を有する。
図1Aから1Eに示された段階が、基板602上に行われる。第1の取り囲まれた懸架領域609を備える図7Aの要素が得られ、第1の基板602は犠牲層616で覆われ、停止層615は第1の懸架領域609の下部に形成されている。
次の段階において、リソグラフィが犠牲層616上で実施されて、第1の基板602上の停止部のためのアンカリング領域630を画定し、アンカリング領域630を開けるために犠牲層616をエッチングする。
次いで、シリコン層の成膜が行われて、例えば厚さ0.4μmを超える停止部を形成する。
次いで、停止部を形成するために、シリコン層上でリソグラフィを実施して、それをエッチングする。次いで、停止部634が形成される。
それによって得られる要素が、図7Bに示される。
次の段階において、SiO636の成膜が停止部上で行われ、第2の基板618と接合するために平坦な前面を得られるように、例えば化学的機械的研磨によって平坦化される。
それによって得られる要素が、図7Cに示される。
次いで、図7Cの要素について、図1Fから1Iに示された段階に類似した段階を実施する。
得られる要素は、第1の接合された基板602及び第2の接合された基板618を備え、第1の基板602は、DRIEによってエッチングされて第2の懸架領域619を画定し、犠牲層616及び停止層615に到達している。停止部634は、第1の基板と第2の基板との間に直接第2の懸架領域と並んで位置している(図7D)。
次いで、第1の懸架領域609及び第2の懸架領域619のリリースが、例えばフッ酸によって行われ、これは停止部434を露出させる効果を有する(図7E)。
第2の構造のエッチングの段階は、停止部634.1の1つが、可動である第2の懸架領域と統合され、停止部634.2が、構造の固定部と統合されるようになされる。次いで、停止部634.1が、第2の可動懸架領域に対する上方停止部を形成し、停止部634.2が、第2の可動懸架領域に対する下方停止部を形成する。
そのように、事前に行われる構造の形成は、停止部を形成することに限定されず、CMOS回路を製造すること、例えば活性部を励起し、検出し、駆動させるための電極を有する基板を製造すること、電気的配線を形成すること、MEMS層に接続されたグランド面を形成すること、1つまたは複数のキャビティを形成すること、接着防止停止部を製造することなどを可能にすることもできる。
代替的に、単に犠牲層の構造の形成のみを行い、中間層の構造の形成を行わず、または構造が形成されていない犠牲層上に中間層を成膜することのいずれかが提供されてもよい。
図8A及び8Bにおいて、犠牲層及び多結晶シリコンからなる中間層の構造の形成を伴う本発明に従う方法を用いて製造されうる圧力センサの実施例の、それぞれ上面図及び断面図が示されている。図8Bにおいて、センサはカバーを備えるが、図8Aにおいてはこのカバーは除去されている。
センサは基板742、基板742上に懸架され、その2つの面上の圧力差の変化に従って変形するメンブレン744、基板上に位置するメンブレン744の変形の検出手段746及び検出手段746にメンブレン744の変形を伝送することができる手段を備える。
メンブレン744は、図8Bに示すように、その一方の面744.1上に測定すべき圧力Pを受け、その面はメンブレンの下方の面である。もう一方の面744.2は、メンブレン744とカバー752との間に形成されたキャビティ750内において実施される参照圧力を受ける。絶対圧力センサの場合、キャビティ750内に真空が形成される。カバー752は基板742上に、接合ビーズ753によってまたはビーズを用いない型である直接接合によって接合される。
示された例において、メンブレン744は、円盤状の形状(図8Aの点線部)を有するが、四角形、六角形などの他のどのような形状を有することもできる。
メンブレン744の変形を検出手段746へ伝達する手段は、長手方向の軸がXであるアーム754によって形成され、第1の長手方向端部754.1のレベルで基板に対して回転するように可動に配置され、回転軸Yはメンブレン及び基板の平面に対してほぼ平行である。さらには、アーム754は、第2の長手方向端部754.2のレベルでメンブレンと統合して動作するように構成されている。
この接続は、バネ状の柔軟な連結755で提供され、メンブレンの変形によって導入されたZに沿った力を全て伝達するが、X、つまり前述の変形によるアーム754の軸に沿った寄生的な力を制限する。
アームは、示された例において、長方形の断面の剛体ビームの形状を有する。ビームは、変形例において台形形状を有することもできる。
好適には、アーム754の第2の長手方向端部742.2は、最大変形を有する領域のレベルにおいてまたは最大変形を有する領域に近接してメンブレンと統合される。このとき、検出手段によって検出されるY回転軸周囲のアームの運動は最大であり、このとき、センサの感度が最適化される。
検出手段746は、基板上に、アームの第1の長手方向端部754.1の運動を検出するように配置され、この運動はメンブレン744の変形の程度に比例する。アーム754はレバーアームを形成するので、検出手段746によって検出されるひずみはメンブレンの変形に対して増幅される。ゲージによる測定の場合、レバーアームは、ゲージ上に作用するひずみを増大させるが、運動量保存の法則により、メンブレンの変形の程度と比較して変形の程度が減少する。
図8Aに示される例において、Y軸のピボット接続が、Y軸周りのねじり応力に関してY軸のビーム758によって形成される。ビームは、基板上でそれぞれの端部において固定される。説明の残りの部分において、ビーム758は「ねじり軸」と称される。有利には、このビーム758は、X軸に沿った屈曲部内に、ゲージに固定された全てのひずみを伝達する剛体部及び、ひずみのX軸に沿った屈曲部にこれも剛体である端部においてねじり軸を形成する部分を備える。
製造方法に従えば、メンブレン744及び電気的配線が、図7Bに関連して説明された多結晶シリコンの中間層によって形成される。ひずみゲージは、第1の領域またはNEMS部分に相当し、レバーアームは、第2の懸架領域またはMEMS部分に相当する。
第2の基板と接合したのちに第1の基板を薄化することができることは説明した。代替的に、第1及び第2の基板は、接合後に薄化してもよく、第2の基板を単独で薄化してもよい。
活性部を3つ以上の異なる厚さで、段階a)とb)とを繰り返すことによって形成することを考えてもよい。
本発明に従う第1または第2の実施形態に従う方法の変形例は、相互に排他的ではなく、組み合わせてもよい。
3次元CMOS統合を実施することもまた可能である。この場合、第2の基板は、CMOS基板によって置き換えられる。接続の回復は、貫通ビアまたはTSV(Through−Silicon Vias、貫通シリコンビア)、またはこの場合例えばAlGe型の共晶接合によって接合中に行われてもよい。これらは当業者によく知られた技術である。
本発明に従う方法は、特にセンサ、微小電気機械アクチュエータ及び/またはナノ電気機械システムの製造に適している。
2、102、202、302、402、502、602 第1の基板
4、404、518.1 前面
6 背面
8、108、208、308 酸化物層
9、109、209、309、409、509、609 第1の懸架領域
10、14、110、114、210、214、310 キャビティ
12、12.1、112.1、312、312.1 パシベーション層
15、115、215、315、415、515、615 停止層
16、116、216、316、416、516、616 犠牲層
18、118、218、318、418、518、618 第2の基板
19、119、219、319、419、519、619 第2の懸架領域
20、120、220 電気的接触部
102.1、202.1 単結晶シリコン基板
102.2、202.2 単結晶SiGe層
102.3、202.3 単結晶シリコン層
108.1 パシベーション層
112.1、212.1 パシベーション層
120 接触部
424 停止部
526 停止部
528 接合層
630 アンカリング領域
634、634.1、634.2 停止部
636 SiO
742 基板
744、744.1、744.2 メンブレン
746 変形の検出手段
750 キャビティ
752 カバー
753 接合ビーズ
754 アーム
754.1、754.2 長手方向端部
755 連結
758 ビーム

Claims (25)

  1. 第1の基板(2、102、202、302、402、502、602)と異なる厚さの少なくとも1つの第1の懸架領域(9、109、209、309、409、509、609)及び第2の懸架領域(19、119、219、319、419、519、619)を備える活性部を備える構造を製造する方法であって、前記第1の基板が、単結晶半導体材料からなる、前面と呼ばれる第1の面及び前記第1の面に対向する、背面と呼ばれる第2の面を備え、前記方法が、以下の段階、
    a)前記第1の基板(2、102、202、302、402、502、602)の前記前面を加工して前記第1の基板の厚さよりも薄い第1の厚さに従う単結晶半導体材料からなる少なくとも1つの前記第1の懸架領域(9、109、209、309、409、509、609)の水平方向の輪郭(12.1)を画定し、前記水平方向の輪郭(121)をパシベートする段階、
    b)前記第1の懸架領域(9、109、209、309、409、509、609)と前記背面との間の前記第1の懸架領域(9、109、209、309、409、509、609)のエッチング停止層(15、115、215、315、415、515、615)を形成する段階、
    c)前記第1の基板の前記前面上に、前記第1の基板の前記半導体材料に対してエッチングが選択的である犠牲層(16、116、216、316、416、516、616)を形成する段階、
    d)前記第1の基板(2、102、202、302、402、502、602)の前記背面から、前記犠牲層(16、116、216、316、416、516、616)の特定の領域をリリースするまで加工し、少なくとも1つの前記第2の懸架領域(19、119、219、319、419、519、619)を形成し、前記第1の懸架領域(9、109、209、309、409、509、609)の前記停止層(15、115、215、315、415、515、615)に到達することができるようにする段階、
    e)前記第1(9、109、209、309、409、509、609)及び第2(19、119、219、319、419、519、619)の懸架領域をリリースする段階、
    を備える、製造方法。
  2. 前記水平方向の輪郭のパシベーションが、前記水平方向の輪郭上へのパシベーション層の成膜または前記水平方向の輪郭の熱酸化を備える、請求項1に記載の製造方法。
  3. 前記第1の基板の前記背面が単結晶半導体材料であり、前記第2の懸架領域が単結晶半導体材料からなる、請求項1または2に記載の製造方法。
  4. 前記段階b)において、前記停止層(315)が、熱酸化によって、前記第1の懸架領域(309)と前記背面との間に位置する半導体材料の一部を変換するように形成され、前記停止層(315)を形成する、請求項1から3のいずれか一項に記載の製造方法。
  5. 前記段階a)と前記段階b)との間に、異方性エッチングの段階を行って、前記第1の懸架領域(9、109、209)と前記背面との間に位置する半導体材料の一部を除去し、前記停止層(15、115、215)を受け入れるためのキャビティ(14、114、214)をリリースする、請求項1から3のいずれか一項に記載の製造方法。
  6. 前記停止層が、熱酸化及び/または酸化物の成膜によって形成される、請求項1から5のいずれか一項に記載の製造方法。
  7. 前記停止層(15、115、215、315、415、515、615)が、0.1μmから2μmの間の厚さを有する、請求項1から6のいずれか一項の記載の製造方法。
  8. 前記犠牲層(16、116、216、316、416、516、616)の形成が、酸化物の成膜によって行われる、請求項1から7のいずれか一項に記載の製造方法。
  9. 前記停止層が、熱酸化及び/または酸化物の成膜によって形成され、前記段階b)及び前記段階c)が統合される、請求項8に記載の製造方法。
  10. 前記段階d)が、深掘り反応性イオンエッチング型のエッチングによって行われる、請求項1から9のいずれか一項に記載の製造方法。
  11. 前記段階e)のリリースが、フッ酸で行われる、請求項1から10のいずれか一項に記載の製造方法。
  12. 前記第1の基板(102、202)が、単結晶シリコン層で覆われた単結晶SiGe層の積層を備え、前記前面が、単結晶シリコンからなり、前記段階a)が、前記第1の懸架領域(116、216)が単結晶シリコン層及び単結晶SiGe層を備えるようにされる、請求項1から11のいずれか一項に記載の製造方法。
  13. 前記段階a)と前記段階b)との間に、異方性エッチングの段階が、前記第1の懸架領域(9、109、209)と前記背面との間に位置する半導体材料の一部を除去するように行われて、前記停止層(15、115、215)を受け入れるためのキャビティ(14、114、214)をリリースし、前記段階b)に先立って、前記懸架領域の少なくとも前記SiGe層が除去される、請求項12に記載の製造方法。
  14. 前記製造方法が、前記段階c)と前記段階d)の前との間の中に、前記第1の基板(2、102、202、302、402、502、602)の前記前面上に第2の基板(18、118、218、318、418、518、618)を接合または成膜する段階c’)を備える、請求項1から13のいずれか一項に記載の製造方法。
  15. 前記段階c’)に先立って、前記第2の基板(518)の構造を形成する段階を備える、請求項14に記載の製造方法。
  16. 前記第2の基板の構造を形成する段階において、前記第2の基板(518)の前面(518.1)がエッチングされて構造が形成された前面を形成するとともに前記第2の懸架領域(519)のためのパターン(526)を形成し、前記第2の基板(618)の接合の段階において接合層を形成するための層の、前記構造が形成された面上への成膜が行われる、請求項15に記載の製造方法。
  17. 前記第1(2、102、202、302、402、502、602)及び前記第2(18、118、218、318、418、518、618)の基板の接合が、直接接合または共晶接合によって得られる、請求項14から16のいずれか一項に記載の製造方法。
  18. 段階c)に引き続いて、前記犠牲層(616)の構造の形成及び/または前記犠牲層(616)上への1つまたは複数の中間層の成膜の段階を備え、前記1つまたは複数の中間層に構造を形成することができる、請求項1から17のいずれか一項に記載の製造方法。
  19. 段階c)に引き続いて、前記犠牲層(616)の構造の形成及び/または前記犠牲層(616)上への1つまたは複数の中間層の成膜の段階であって、前記1つまたは複数の中間層に構造を形成することができる、中間層の成膜の段階、前記構造を形成された犠牲層及び/または前記1つまたは複数の中間層上に酸化物層を成膜する段階並びに前記酸化物層を平坦化する段階を備え、前記酸化物層が前記接合に用いられる、請求項14から17のいずれか一項に記載の製造方法。
  20. 前記第1の基板(402)が、前記段階a)の前に構造を形成される、請求項1から19のいずれか一項に記載の製造方法。
  21. 前記第2の懸架領域を形成することを可能とするように加工を行い、前記停止層に到達するように加工を行う前記段階d)が、同時加工によってまたは逐次加工によって行われる、請求項1から19のいずれか一項に記載の製造方法。
  22. 前記段階a)から前記段階b)が、3つ以上の層を有する活性部を形成できるように繰り返される、請求項1から21のいずれか一項に記載の製造方法。
  23. 前記第1の基板の前記前面の半導体材料が、単結晶シリコンである、請求項1から22のいずれか一項に記載の製造方法。
  24. センサ及び/またはアクチュエータを製造するための微小電気機械構造及び/またはナノ電気機械構造の製造方法である、請求項1から23のいずれか一項に記載の製造方法。
  25. 前記センサが、少なくとも1つの変形可能なメンブレン(44)であって、基板(742)上に懸架され、前記変形可能なメンブレンの1つの面が測定される圧力が加えられるものである変形可能なメンブレン(44)、少なくとも1つのひずみゲージによって形成され、少なくとも1つの前記ゲージが、前記第1の懸架領域によって形成され、前記基板(742)から形成される前記変形可能なメンブレン(44)の変形の検出手段(46)、及び前記変形可能なメンブレン(44)の変形を前記検出する手段(46)に伝達する手段(54)を備える圧力センサであって、前記伝達する手段(54)が、前記メンブレン(44)の平面に対してほぼ平行な軸(Y)周りの前記基板(742)上の回転に連結され、前記変形可能なメンブレン(44)に少なくとも一部が統合され、前記検出する手段(46)に、増幅して、前記変形可能なメンブレン(44)の変形または変形からのひずみを伝達する長手方向の腕を備え、前記長手方向の腕が、前記第2の懸架領域によって形成され、前記伝達する手段が前記基板から形成される、請求項24に記載の方法。
JP2012260855A 2011-11-30 2012-11-29 異なる厚さの領域を有する少なくとも1つの活性部を備える構造を製造する方法 Active JP6108792B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1160973 2011-11-30
FR1160973A FR2983189B1 (fr) 2011-11-30 2011-11-30 Procede de realisation d'une structure comportant au moins une partie active presentant des zones d'epaisseurs differentes

Publications (2)

Publication Number Publication Date
JP2013111745A JP2013111745A (ja) 2013-06-10
JP6108792B2 true JP6108792B2 (ja) 2017-04-05

Family

ID=47191662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012260855A Active JP6108792B2 (ja) 2011-11-30 2012-11-29 異なる厚さの領域を有する少なくとも1つの活性部を備える構造を製造する方法

Country Status (4)

Country Link
US (1) US8785330B2 (ja)
EP (1) EP2599745B1 (ja)
JP (1) JP6108792B2 (ja)
FR (1) FR2983189B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3021965B1 (fr) 2014-06-05 2016-07-29 Commissariat Energie Atomique Procede de realisation ameliore d'elements suspendus d'epaisseurs differentes pour structure mems et nems
US10794374B2 (en) * 2015-01-25 2020-10-06 The Regents Of The University Of Michigan Microfabricated gas flow structure
FR3045028B1 (fr) * 2015-12-11 2018-01-05 Tronic's Microsystems Procede de fabrication d'un dispositif micro electromecanique et dispositif correspondant
FR3048425B1 (fr) * 2016-03-07 2021-02-12 Soitec Silicon On Insulator Structure pour dispositif avec microsystemes electromecaniques integres
KR101941972B1 (ko) * 2017-06-01 2019-01-24 서울대학교산학협력단 마이크로 스케일 센서 구조물의 상단과 하단 사이에 위치하는 나노 와이어 및 그 제조방법
IT201800006160A1 (it) * 2018-06-08 2019-12-08 Procedimento di fabbricazione di un dispositivo microelettromeccanico avente una struttura sospesa sepolta e relativo dispositivo microelettromeccanico
US10727216B1 (en) 2019-05-10 2020-07-28 Sandisk Technologies Llc Method for removing a bulk substrate from a bonded assembly of wafers
US20220315411A1 (en) * 2021-03-30 2022-10-06 Denso Corporation Inertial sensor and method for manufacturing the same
FR3135078B1 (fr) * 2022-04-29 2024-03-29 Commissariat Energie Atomique Procédé de fabrication d'un dispositif MEMS

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4426070A (en) 1981-08-31 1984-01-17 Webster Spring Co., Inc. Coil spring assembly with grid and base frame
US5287082A (en) 1992-07-02 1994-02-15 Cornell Research Foundation, Inc. Submicron isolated, released resistor structure
US6461888B1 (en) 2001-06-14 2002-10-08 Institute Of Microelectronics Lateral polysilicon beam process
EP1544163B1 (de) * 2003-12-16 2021-02-24 Robert Bosch GmbH Verfahren zur Herstellung eines Membransensors und entsprechender Membransensor
EP1577656B1 (en) 2004-03-19 2010-06-09 STMicroelectronics Srl Method for manufacturing a semiconductor pressure sensor
DE102006024668A1 (de) * 2006-05-26 2007-11-29 Robert Bosch Gmbh Mikromechanisches Bauelement und Verfahren zu dessen Herstellung
DE102008002332B4 (de) * 2008-06-10 2017-02-09 Robert Bosch Gmbh Verfahren zur Herstellung einer mikromechanischen Membranstruktur mit Zugang von der Substratrückseite
FR2932788A1 (fr) * 2008-06-23 2009-12-25 Commissariat Energie Atomique Procede de fabrication d'un composant electromecanique mems / nems.
GB2467776A (en) * 2009-02-13 2010-08-18 Wolfson Microelectronics Plc Integrated MEMS transducer and circuitry
US7972888B1 (en) * 2010-03-11 2011-07-05 Memsensing Microsystems Technology Co., Ltd. Methods for manufacturing MEMS sensor and thin film and cantilever beam thereof with epitaxial growth process
FR2977319B1 (fr) 2011-07-01 2014-03-14 Commissariat Energie Atomique Dispositif de mesure de pression a sensiblite optimisee

Also Published As

Publication number Publication date
JP2013111745A (ja) 2013-06-10
EP2599745A1 (fr) 2013-06-05
US8785330B2 (en) 2014-07-22
FR2983189B1 (fr) 2014-02-07
FR2983189A1 (fr) 2013-05-31
US20130267049A1 (en) 2013-10-10
EP2599745B1 (fr) 2017-09-27

Similar Documents

Publication Publication Date Title
JP6108792B2 (ja) 異なる厚さの領域を有する少なくとも1つの活性部を備える構造を製造する方法
JP6108793B2 (ja) 少なくとも1つの複数の厚さを有する活性部を備える構造を形成するための方法
US7993949B2 (en) Heterogeneous substrate including a sacrificial layer, and a method of fabricating it
US8193069B2 (en) Stacked structure and production method thereof
JP5602761B2 (ja) 分離した微細構造を有する微小電気機械システムデバイス及びその製造方法
US7906439B2 (en) Method of fabricating a MEMS/NEMS electromechanical component
US20100193884A1 (en) Method of Fabricating High Aspect Ratio Transducer Using Metal Compression Bonding
US10112827B2 (en) Process for producing an electromechanical device
JP6400693B2 (ja) 犠牲材料で充填されたキャビティを含む半導体構造を作製する方法
US20140024161A1 (en) Method of fabricating an inertial sensor
US9802817B2 (en) Method for making suspended elements with different thicknesses for a MEMS and NEMS structure
JP2012506616A (ja) ウェーハレベルでパッケージングされたmemsデバイス
WO2014020387A1 (en) Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices
Sniegowski Chemical-mechanical polishing: enhancing the manufacturability of MEMS
US20180170748A1 (en) Semiconductor devices with cavities and methods for fabricating semiconductor devices with cavities
US10775253B2 (en) Method for producing a micromechanical component with an exposed pressure sensor device and micromechanical component
US20240343558A1 (en) Double layer mems devices and method of manufacture
US11459227B2 (en) Hinged microelectromechanical and/or nanoelectromechanical device with out-of-plane movement
JP5827365B2 (ja) ウェーハレベルでパッケージングされたデバイスを形成する方法
US20180346325A1 (en) Method for manufacturing a microelectromechanical device and corresponding device
Knechtel et al. Surface Protection for Semiconductor Direct Bonding
JP2009233836A (ja) Memsおよびmems製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170307

R150 Certificate of patent or registration of utility model

Ref document number: 6108792

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250