JP5679058B2 - 電子デバイスとその製造方法、及び電子デバイスの駆動方法 - Google Patents

Description

本発明は、電子デバイスとその製造方法、及び電子デバイスの駆動方法に関する。

携帯電話等の電子機器では、搭載される電子デバイスの微細化を進めるためにMEMS（Micro Electro Mechanical Systems）技術が採用されつつある。MEMS技術で作製される電子デバイスとしては、例えば、RF（Radio Frequency）スイッチ、マイクロミラー素子、および加速度センサ等がある。

このうち、RFスイッチでは、RF信号をスイッチングする接点が十分な寿命を有することが好ましい。例えば、携帯電話機に用いられるRFスイッチでは、スイッチングを数十億回以上行っても接点の接触抵抗が低い状態に維持できるのが好ましい。

特開２００２−２０４２２２号公報

電子デバイスとその製造方法及び電子デバイスの駆動方法において、電子デバイスの高寿命化を図ることを目的とする。

以下の開示の一観点によれば、基材と、一方の端部と他方の端部の各々が前記基材に固定されて上方に弾性変形可能であり、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備えた梁と、前記梁の前記第１の部分の上面に設けられた第１の駆動電極と、前記第１の駆動電極の上方に設けられ、該第１の駆動電極との間で駆動電圧が印加される第２の駆動電極と、前記梁の前記第２の部分の上面に設けられた第１の接触電極と、前記第１の接触電極の上方に設けられ、該第１の接触電極に当接可能な第２の接触電極とを有し、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい電子デバイス、又は、基材と、一方の端部と他方の端部の各々が前記基材に固定されて上方に弾性変形可能であり、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備えた梁と、前記梁の前記第１の部分の上面に設けられた下部電極と、前記下部電極の上に設けられた圧電膜と、前記圧電膜の上に設けられ、前記下部電極との間で駆動電圧が印加される上部電極と、前記梁の前記第２の部分の上面に設けられた第１の接触電極と、前記第１の接触電極の上方に設けられ、該第１の接触電極に当接可能な第２の接触電極とを有し、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい電子デバイスが提供される。

また、その開示の別の観点によれば、一方の端部と他方の端部の各々が基材に固定されて上方に弾性変形可能であって、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備え、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい梁を形成する工程と、前記梁の前記第１の部分の上面に第１の駆動電極を形成する工程と、前記梁の前記第２の部分の上面に第１の接触電極を形成する工程と、前記第１の駆動電極の上方に、前記第１の駆動電極との間で駆動電圧が印加される第２の駆動電極を形成する工程と、前記第１の接触電極の上方に、前記第１の接触電極に当接可能な第２の接触電極を形成する工程とを有する電子デバイスの製造方法、又は、一方の端部と他方の端部の各々が基材に固定されて上方に弾性変形可能であって、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備え、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい梁を形成する工程と、前記梁の前記第１の部分の上に下部電極を形成する工程と、前記下部電極の上に圧電膜を形成する工程と、前記圧電膜の上に、前記下部電極との間で駆動電圧が印加される上部電極を形成する工程と、前記梁の前記第２の部分の上面に第１の接触電極を形成する工程と、前記第１の接触電極の上方に、前記第１の接触電極に当接可能な第２の接触電極を形成する工程とを有する電子デバイスの製造方法が提供される。

そして、その開示の他の観点によれば、基材と、一方の端部と他方の端部の各々が前記基材に固定されて上方に弾性変形可能であり、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備え、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい梁と、前記梁の前記第１の部分の上面に設けられた第１の駆動電極と、前記第１の駆動電極の上方に設けられ、該第１の駆動電極との間で駆動電圧が印加される第２の駆動電極と、前記梁の前記第２の部分の上面に設けられた第１の接触電極と、前記第１の接触電極の上方に設けられ、該第１の接触電極に当接可能な第２の接触電極とを有する電子デバイスの駆動方法であって、前記駆動電圧を、前記第２の接触電極に前記第１の接触電極を当接させるのに要する最小電圧よりも高くする電子デバイスの駆動方法、又は、基材と、一方の端部と他方の端部の各々が前記基材に固定されて上方に弾性変形可能であり、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備え、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい梁と、前記梁の前記第１の部分の上面に設けられた下部電極と、前記下部電極の上に設けられた圧電膜と、前記圧電膜の上に設けられ、前記下部電極との間で駆動電圧が印加される上部電極と、前記梁の前記第２の部分の上面に設けられた第１の接触電極と、前記第１の接触電極の上方に設けられ、該第１の接触電極に当接可能な第２の接触電極とを有する電子デバイスの駆動方法であって、前記駆動電圧を、前記第２の接触電極に前記第１の接触電極を当接させるのに要する最小電圧よりも高くする電子デバイスの駆動方法が提供される。

図１は、予備的事項の第１例に係る電子デバイスの平面図である。 図２（ａ）は図１のI−I線に沿う断面図であり、図２（ｂ）は図１のII−II線に沿う断面図である。 図３（ａ）、（ｂ）は、予備的事項の第１例に係る電子デバイスのスイッチング動作について説明するための断面図である。 図４は、予備的事項の第２例に係る電子デバイスの平面図である。 図５は、図４のIII−III線に沿う断面図である。 図６は、予備的事項の第２例に係る電子デバイスのスイッチング動作について説明するための断面図である。 図６は、予備的事項の第２例に係る電子デバイスにおいて、駆動電圧を高めた場合の問題について説明するための断面図である。 図８は、第１実施形態に係る電子デバイスの平面図である。 図９は、図８のIV−IV線に沿う断面図である。 図１０（ａ）は図８のV−V線に沿う断面図であり、図１０（ｂ）は図８のVI−VI線に沿う断面図である。 図１１は、第１実施形態に係る電子デバイスの梁とその周囲の拡大平面図である。 図１２は、第１実施形態に係る電子デバイスのスイッチング動作について説明するための断面図である。 図１３（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１）である。 図１４（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その２）である。 図１５（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その３）である。 図１６（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その４）である。 図１７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その５）である。 図１８は、第１実施形態に係る電子デバイスの製造途中の断面図（その６）である。 図１９は、第１実施形態に係る電子デバイスの製造途中の平面図（その１）である。 図２０は、第１実施形態に係る電子デバイスの製造途中の平面図（その２）である。 図２１は、第２実施形態に係る電子デバイスの平面図である。 図２２は、第３実施形態に係る電子デバイスの断面図である。 図２３は、オン状態における第３実施形態に係る電子デバイスの断面図である。 図２４は、第３実施形態に係る電子デバイスの製造途中の断面図である。 図２５は、第３実施形態に係る電子デバイスの平面レイアウトの一例を示す平面図である。 図２６は、第４実施形態に係る電子デバイスの平面図である。 図２７は、図２６のIX−IX線に沿う断面図である。 図２８は、第４実施形態に係る電子デバイスのスイッチング動作について説明するための断面図であって、 図２９（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その１）である。 図３０（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その２）である。 図３１（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その３）である。 図３２は、第４実施形態に係る電子デバイスの製造途中の断面図（その４）である。 図３３は、第４実施形態に係る電子デバイスの製造途中の断面図（その５）である。 図３４は、第４実施形態に係る電子デバイスの製造途中の断面図（その６）である。 図３５は、第４実施形態に係る電子デバイスの製造途中の断面図（その７）である。 図３６は、第４実施形態に係る電子デバイスの製造途中の断面図（その８）である。 図３７は、第４実施形態に係る電子デバイスの製造途中の断面図（その９）である。 図３８は、第４実施形態に係る電子デバイスの製造途中の断面図（その１０）である。 図３９は、第４実施形態に係る電子デバイスの製造途中の断面図（その１１）である。 図４０は、第４実施形態に係る電子デバイスの製造途中の断面図（その１２）である。 図４１は、第４実施形態に係る電子デバイスの製造途中の断面図（その１３）である。 図４２は、第４実施形態に係る電子デバイスの製造途中の平面図（その１）である。 図４３は、第４実施形態に係る電子デバイスの製造途中の平面図（その２）である。 図４４は、第４実施形態に係る電子デバイスの製造途中の平面図（その３）である。 図４５は、第５実施形態に係る電子デバイスの断面図である。 図４６は、第５実施形態に係る電子デバイスの平面図である。 図４７は、第５実施形態に係る電子デバイスのスイッチング動作について説明するための断面図である。 図４８（ａ）、（ｂ）は、第５実施形態に係る電子デバイスの製造途中の断面図（その１）である。 図４９（ａ）、（ｂ）は、第５実施形態に係る電子デバイスの製造途中の断面図（その２）である。 図５０（ａ）、（ｂ）は、第５実施形態に係る電子デバイスの製造途中の断面図（その３）である。 図５１（ａ）、（ｂ）は、第５実施形態に係る電子デバイスの製造途中の断面図（その４）である。 図５２は、第５実施形態に係る電子デバイスの製造途中の断面図（その５）である。 図５３は、第５実施形態に係る電子デバイスの製造途中の断面図（その６）である。 図５４は、第５実施形態に係る電子デバイスの製造途中の断面図（その７）である。 図５５は、第５実施形態に係る電子デバイスの製造途中の平面図（その１）である。 図５６は、第５実施形態に係る電子デバイスの製造途中の平面図（その２）である。 図５７は、第５実施形態に係る電子デバイスの製造途中の平面図（その３）である。 図５８は、第５実施形態に係る電子デバイスの製造途中の平面図（その４）である。 図５９は、第５実施形態に係る電子デバイスの製造途中の平面図（その５）である。 図６０は、第５実施形態に係る電子デバイスにキャップを設けた場合の断面図である。

本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。以下では、電子デバイスの二つの例について説明する。

・第１例
図１は、第１例に係る電子デバイスの平面図である。

この電子デバイス１０は、RFスイッチであって、基材１１の上に、入力電極１２、出力電極１３、下部駆動電極１４、及び梁１５を備える。

スイッチングの対象となるRF信号は、入力電極１２から入力され、スイッチがオン状態のときに出力電極１３から出力されることになる。

図２（ａ）は、図１のI−I線に沿う断面図である。

図２（ａ）に示すように、梁１５は、酸化シリコン等の絶縁体を材料とするアンカー１６によって片方の端部が支持されており、その端部を支点にして上下に弾性変形可能である。このように片方の端部のみが支持された梁１５は型持ち梁とも呼ばれる。

また、梁１５の上面には、下部駆動電極１４に対向して上部駆動電極１７が設けられる。更に、その梁１５の下面には、スイッチの接点として供される突起１８ａを備えた接触電極１８が形成される。

図２（ｂ）は、図１のII−II線に沿う断面図である。

図２（ｂ）に示すように、上記の突起１８ａは接触電極１８に二つ設けられており、各突起１８ａはそれぞれ入力電極１２と出力電極１３に対向する。

図３（ａ）、（ｂ）は、この電子デバイス１０のスイッチング動作について説明するための断面図であって、図３（ａ）は図１のI−I線に沿う断面図に相当し、図３（ｂ）は図１のII−II線に沿う断面図に相当する。

図３（ａ）に示すように、電子デバイス１０をオン状態にするには、上部駆動電極１７と下部駆動電極１４との間に駆動電圧Vを印加することによりこれらの電極間に静電引力を発生させ、その静電引力によって梁１５を下方に撓ます。

これにより、図３（ｂ）に示すように、二つの突起１８ａのそれぞれが入力電極１２と出力電極１３に当接してスイッチがオン状態になる。その結果、入力電極１２と出力電極１３とが接触電極１８を介して電気的に接続され、入力電極１２から出力電極１３にRF信号が流れるようになる。

なお、オン状態における突起１８ａと入力電極１２との接触抵抗や、突起１８ａと出力電極１３との接触抵抗を低減するために、入力電極１２、出力電極１３及び接触電極１８の材料として電気抵抗率が低い金を用いるのが好ましい。

また、電子デバイス１０をオフ状態にするには駆動電圧Vの印加を停止すればよい。

ところで、この電子デバイス１０においては、オン状態からオフ状態にするために駆動電圧の印加を停止した場合でも、二つの突起１８ａの各々が入力電極１２と出力電極１３に貼り付いたままになることがある。このような現象は、スティッキングと呼ばれ、電子デバイス１０が不良になる要因の一つになる。

スティッキングは、梁１５が元の形に戻ろうとする弾性力と比較して、突起１８ａと入力電極１２との粘着力や、突起１８ａと出力電極１３との粘着力の方が大きい場合に発生し得る。

特に、この例のように二つの突起１８ａを設ける場合では、突起が一つの場合と比較してその粘着力が強くなり、スティッキングが顕著に発生する。

更に、突起１８ａの材料として使用される金は他の金属材料と比較して軟らかいので、突起１８ａが入力電極１２や出力電極１３に貼り付き易く、スティッキングの発生が助長されてしまう。

このように、電子デバイス１０では、スティッキングが原因でスイッチングのオンオフ動作を安定して行うことができなくなるおそれがある。

・第２例
第１例では、スイッチの接点として供される突起が二つの電子デバイスについて説明した。これに対し、本例では、その突起が一つの電子デバイスについて説明する。

図４は、第２例に係る電子デバイスの平面図である。

この電子デバイス２０は、RFスイッチであって、基材２１、梁２４ｂ、入力電極２５、及び上部駆動電極２７を備える。

このうち、梁２４ｂは、基材２１に形成されたスリット２４ａによってその輪郭が画定されており、二つの端部Ｐにおいて基材２１に支持される。

また、入力電極２５は、一方の端部が基材２１に固定されており、他方の端部にスイッチの接点として供される突起２５ａを備える。そして、上部駆動電極２７は、梁２４ｂを上から横断するように形成され、その両端が基材２１に固定される。

また、梁２４ｂの上面には、出力電極２６と下部駆動電極２８が設けられる。このうち、下部駆動電極２８は、平面視で上部駆動電極２７と重なるように形成される。一方、出力電極２６は、一方の端部が平面視で突起２５ａに重なるように形成される。

図５は、図４のIII−III線に沿う断面図である。

図５に示されるように、基材２１としては、シリコン基板２２の上に酸化シリコン膜２３とシリコン膜２４をこの順に形成してなるSOI(Silicon On Insulator)基板が使用される。そして、梁２４ｂの下の酸化シリコン膜２３は除去されており、これにより梁２４ｂが上方に弾性変形可能となる。

図６は、この電子デバイス２０のスイッチング動作について説明するための断面図であって、図４のIII−III線に沿う断面図に相当する。

図６に示すように、電子デバイス２０をオン状態にするには、上部駆動電極２７と下部駆動電極２８の各々に駆動電圧Vを印加する。これにより、上部駆動電極２７と下部駆動電極２８との間に静電引力が発生し、その静電引力によって梁２４ｂが上方に撓む。そして、入力電極２５の突起２５ａと出力電極２６とが当接してこれらの電極２５、２６間にRF信号が流れ、スイッチがオン状態となる。

なお、スイッチをオフ状態にするには、上部駆動電極２７と下部駆動電極２８への駆動電圧Vの印加を停止すればよい。

上記の電子デバイス２０では、スイッチがオン状態のときに出力電極２６が一つの突起２５ａのみに当接する。よって、本例では、突起が二つの第１例と比較して、入力電極２５と出力電極２６との粘着力が弱くなり、スティッキングの発生を抑えることができる。

但し、この電子デバイス２０では、入力電極２５と出力電極２６とが当接を繰り返すうちにこれらの接触面が劣化し、これらの電極２５、２６間の接触抵抗が上昇するおそれがある。このように接触抵抗が上昇すると、スイッチがオン状態のときに入力電極２５から出力電極２６に流れるRF信号が減衰してしまい、電子デバイスの寿命が縮まってしまう。

そのような接触抵抗の上昇に対する対策として駆動電圧Vを高くすることが考えられる。

上部駆動電極２７と下部駆動電極２８との間で発生する静電引力は駆動電圧Vの２乗に略比例する。したがって、駆動電圧を高くすれば突起２５ａと出力電極２６との間に強い荷重が加わり、これらの間の接触抵抗が増大するのを抑制できる。

例えば、入力電極２５に出力電極２６を当接させるために上部駆動電極２７と下部駆動電極２８間に印加すべき最小電圧V_minが４０Vの場合、駆動電圧Vを４０Vとするよりも５０Vとした方が接触抵抗を小さくすることができる。

但し、このように駆動電圧Vを高くすると、接触抵抗の増大は抑制されるものの、以下のような問題が発生するおそれがある。

図７は、駆動電圧Ｖを高くした場合の問題について説明するための断面図であり、図４のIII−III線に沿う断面図に相当する。

図７に示すように、駆動電圧Ｖを例えば６０V程度まで高めると、上部駆動電極２７と下部駆動電極２８との間の静電引力が必要以上に高められ、上部電極２７と下部駆動電極２８が接触してこれらが電気的にショートしてしまう。

なお、このようなショートを防止するため、上部駆動電極２７や下部駆動電極２８の各々の表面に絶縁膜を形成することも考えられる。しかし、これではオンオフを繰り返すうちに絶縁膜が帯電し、その絶縁膜から生じる静電力によって上部駆動電極２７と下部駆動電極２８との間の静電引力がしだいに低下してしまう。

本願発明者は、このような知見に鑑みて、以下に説明するような本実施形態に想到した。

（第１実施形態）
図８は、本実施形態に係る電子デバイス３０の平面図である。

電子デバイス３０は、RFスイッチであって、基材３１と梁３４ｘとを有する。このうち、梁３４ｘは、基板３１に形成されたスリット３４ａによりその輪郭が画定される。

また、梁３４ｘの上面には、第１の駆動電極３５と第１の接触電極３６が間隔をおいて形成される。

そして、基材３１の上には、平面視で第１の駆動電極３５と重なるように第２の駆動電極４０ａが設けられると共に、平面視で第１の接触電極３６と重なるように第２の接触電極４０ｂが設けられる。

各電極の材料は特に限定されない。本実施形態では、第１の駆動電極３５、第１の接触電極３６、第２の駆動電極４０ａ、及び第２の接触電極４０ｂの材料として、他の金属材料よりも電気抵抗が低い金を使用する。

なお、上記の第１の接触電極３６の端部には、スイッチングの対象となるRF信号を供給するための電極パッド４０ｃが形成される。また、第２の接触電極４０ｂの下面には、スイッチの接点として供される単一の突起４０ｄが設けられる。

実使用下においては後述のように第１の接触電極３６の上面が突起４０ｄに当接することで電子デバイス３０がオン状態となり、第１の接触電極３６と第２の接触電極４０ｂとの間にRF信号が流れることになる。

図９は、図８のIV−IV線に沿う断面図である。

図９に示すように、基材３１は、シリコン基板３２の上に酸化シリコン膜３３とシリコン膜３４とをこの順に積層してなるSOI基板である。そして、そのシリコン膜３４の一部が上記の梁３４ｘとして機能する。

更に、本実施形態では梁３４ｘの下の酸化シリコン膜３３が除去されており、梁３４ｘの下に隙間Ｓが形成される。これにより、梁３４ｘは、酸化シリコン膜３３の拘束力から開放され、上方に弾性変形可能となる。

また、電極パッド４０ｃは、電子デバイス３０の製造時に形成されたモリブデン膜等のシード層３７を介して第１の接触電極３６の上に形成される。

図１０（ａ）は図８のV−V線に沿う断面図であり、図１０（ｂ）は図８のVI−VI線に沿う断面図である。

図１０（ａ）、（ｂ）に示されるように、第２の駆動電極４０ａと第２の接触電極４０ｂは、いずれもその断面形状がブリッジであって、端部がシード層３７を介して基材３１に接続される。

図１１は、梁３４ｘとその周囲の拡大平面図である。

図１１に示すように、梁３４ｘは、第１の端部３４ｃと第２の端部３４ｄにおいて基材３１に固定されており、第１の端部３４ｃ寄りの第１の部分Ｐ１と、第２の端部３４ｄ寄りの第２の部分Ｐ２とを有する。

このうち、第２の部分Ｐ２の幅Ｗ２は第１の部分Ｐ１の幅Ｗ１よりも狭い。

このように幅が異なることで、第１の端部３４ｃを支点にした場合の第１の部分Ｐ１の剛性は、第２の端部３４ｄを支点にした場合の第２の部分Ｐ２の剛性よりも大きくなるため、第１の部分Ｐ１は第２の部分Ｐ２よりも弾性変形し難くなる。

梁３４ｘの平面形状は特に限定されない。本実施形態では、梁３４ｘの平面形状を、第１の端部３４ｃと第２の端部３４ｄを結ぶ直線Ｌについて線対称にする。

また、上記の第１の接触電極３６は、線状の平面形状を有しており、第２の部分Ｐ２から第１の部分Ｐ１に向けて延在する。一方、第１の駆動電極３５は、第１の部分Ｐ１に形成されており、線状の第１の接触電極３６よりも幅が広い。

次に、この電子デバイス３０のスイッチング動作について説明する。

図１２は、電子デバイス３０のスイッチング動作について説明するための断面図であって、図８のIV−IV線に沿う断面図に相当する。

実使用下においては、第１の駆動電極３５と第２の駆動電極４０ａとの間に駆動電圧Vを印加することにより、第１の駆動電極３５と第２の駆動電極４０ａとの間に静電引力を発生させ、その静電引力によって梁３４ｘを上方に撓ませる。

これにより、第２の接触電極４０ｂの突起４０ｄに第１の接触電極３６が当接して電子デバイス３０がオン状態となり、各電極３６、４０ｂ間にRF電流が流れるようになる。なお、オフ状態にするには駆動電圧Vの印加を停止すればよい。

ここで、突起４０ｄと第１の接触電極３６との間の接触抵抗が原因で各電極３６、４０ｂ間を流れるRF信号が減衰するのを防止するには、上記の駆動電圧Vをなるべく高めることにより突起４０ｂに第１の接触電極３６を強く押圧するのが好ましい。

本実施形態では、上記のように第１の部分Ｐ１における梁３４ｘの剛性を第２の部分Ｐ２における剛性よりも大きくしたため、このように駆動電圧Vを高めても第１の駆動電極３５と第２の駆動電極４０ａが接触するのを抑制できる。

よって、第１の駆動電極３５と第２の駆動電極４０ａとが電気的にショートするのを懸念せずに駆動電圧Vを高め、第１の接触電極３６と突起４０ｄとの間の接触抵抗を低減することができ、ひいては電子デバイス３０の長寿命化を実現できる。

駆動電圧Ｖは特に限定されない。本実施形態では、第２の接触電極４０ｂに第１の接触電極３６を当接させるために第１の駆動電極３５と第２の駆動電極４０ａとの間に印加すべき最小電圧Ｖ_minよりも駆動電圧Ｖを高めることにより、上記の電極３６、４０ｂ間の接触抵抗の増大を抑制する。

例えば、上記の最小電圧Ｖ_minが約４０Ｖの場合、駆動電圧Ｖを約７０Ｖとする。なお、最小電圧Ｖ_minはプルイン電圧と呼ばれることもある。

しかも、本実施形態では第２の接触電極４０ｂに単一の突起４０ｄのみを設けるため、突起４０ｄを複数設ける場合と比較して第１の接触電極３６と第２の接触電極４０ｂとの接触面積が減る。これにより、第１の接触電極３６と第２の接触電極４０ｂとの間の粘着力を低減でき、各電極３６、４０にスティッキングが生じるのを防止できる。

更に、梁３４ｘの第２の部分Ｐ２は、その剛性が第１の部分Ｐ１よりも小さいため容易に弾性変形するので、第２の接触電極４０ｂに第１の接触電極３６を当接させるのに要する最小電圧Ｖ_minを低減することもできる。

次に、この電子デバイス３０の製造方法について説明する。

図１３〜図１８は、本実施形態に係る電子デバイスの製造途中の断面図であり、図１９〜図２０はその平面図である。なお、図１３〜図２０において、上記で説明したのと同じ要素には上記と同じ符号を付し、以下ではその説明を省略する。

なお、図１３〜図１８において、第１断面は図８のIV−IV線に沿う断面に相当し、第２断面は図８のVII−VII線に沿う断面に相当する。

この電子デバイス３０は、MEMS技術を用いて以下のように製造される。

まず、図１３（ａ）に示すように、基材３１としてSOI基板を用意する。

その基材３１におけるシリコン基板３２の厚さは約５２５μmであり、酸化シリコン膜３３の厚さは約４μmである。また、シリコン膜３４の厚さは約１５μmである。

なお、シリコン膜３４は上記した第１の駆動電極３５と第１の接触電極３６（図９参照）との下地となる。そのため、第１の駆動電極３５と第１の接触電極３６同士がシリコン膜３４を介して電気的に接続されるのを防止するために、シリコン膜３４中の不純物を制御することによりシリコン膜３４の抵抗率をなるべく高く、例えば１０００Ωcm以上とするのが好ましい。

次に、図１３（ｂ）に示すように、スパッタ法によりクロム膜と金膜とをこの順に形成した後、これらの積層膜をイオンミリングによりパターニングして、第１の駆動電極３５と第１の接触電極３６とを互いに間隔をおいて形成する。

第１の駆動電極３５と第１の接触電極３６の厚さは特に限定されない。本実施形態では、上記したクロム膜の厚さを約５０nmとし、金膜の厚さを約５００nmとする。

図１９は、本工程を終了後の平面図である。先の図１３（ｂ）において、第１断面は図１９のIV−IV線に沿う断面に相当し、第２断面は図１９のVII−VII線に沿う断面に相当する。

続いて、図１４（ａ）に示すように、基材３１の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン３９を形成する。

そして、第２断面に示すように、第１のレジストパターン３９をマスクにしてシリコン膜３４をRIE(Reactive Ion Etching)によりドライエッチングし、シリコン膜３４に幅が約２μmのスリット３４ａを形成する。

そのドライエッチングとしては、エッチングの異方性が高いDeep-RIEを採用するのが好ましい。Deep-RIEでは、エッチング雰囲気中にSF₆とC₄F₈とを交互に供給することで、堆積物による側壁保護とエッチングとが交互に進行し、スリット３４ａの側壁を基材３１の上面に対して垂直にすることが可能となる。

このようにスリット３４ａを形成することで、シリコン膜３４の一部が梁３４ｘとして画定される。

この後に、第１のレジストパターン３９は除去される。

図２０は、本工程を終了後の平面図である。先の図１４（ａ）において、第１断面は図２０のIV−IV線に沿う断面に相当し、第２断面は図２０のVII−VII線に沿う断面に相当する。

スリット３４ａで画定される梁３４ｘのサイズは特に限定されない。本実施形態では、第１の部分Ｐ１における梁３４ｘの長さＬ１を約２５０μmとし、幅Ｗ１を約１５０μmとする。また、梁３４ｘの第２の部分Ｐ２については、長さＬ２を約４００μmとし、幅Ｗ２を上記の幅Ｗ１よりも狭い約３０μmとする。

次いで、図１４（ｂ）に示すように、シリコン膜３４、第１の駆動電極３５、及び第１の接触電極３６の上に犠牲絶縁膜４１として酸化シリコン膜をプラズマＣＶＤ法で約５μmの厚さに形成する。

次に、図１５（ａ）に示すように、フォトリソグラフィとエッチングにより犠牲絶縁膜４１に第１及び第２の凹部４１ａ、４１ｂと開口４１ｃを形成する。

これらのうち、第１の凹部４１ａが最も浅い。そして、第２の凹部４１ｂ、開口４１ｃの順に深くなる。このように深さの異なる凹部や開口を形成するには、フォトリソグラフィとエッチングとをそれぞれ複数回行えばよい。

本実施形態では、第１の凹部４１ａの深さを約４μmとし、第２の凹部４１ｂの深さを約４．５μmとする。

続いて、図１５（ｂ）に示すように、犠牲絶縁膜４１の上面と、第１及び第２の凹部４１ａ、４１ｂと開口４１ｃの各々の内面に、シード層３７として厚さが約５０nmのモリブデン膜と厚さが約３００nmの金膜をこの順にスパッタ法で形成する。

次に、図１６（ａ）に示す断面構造を得るまでの工程について説明する。

まず、シード層３７の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン３９を形成する。第２のレジストパターン３９は、上記した第１及び第２の凹部４１ａ、４１ｂと開口４１ｃの各々の上に窓３９ａを備える。

そして、シード層３７を給電層にしながら窓３９ａ内に金膜を約２０μmの厚さに電解めっきにより成長させ、その金膜を第２の駆動電極４０ａ、第２の接触電極４０ｂ、及び電極パッド４０ｃとする。

これら第２の駆動電極４０ａと第２の接触電極４０ｂは、犠牲絶縁膜４１の上に互いに間隔をおいて形成される。そして、第２の接触電極４０ｂには、第２の凹部４１ｂの形状を反映した突起４０ｄが形成される。

その後に、図１６（ｂ）に示すように、第２のレジストパターン３９を除去する。

続いて、図１７（ａ）に示すように、エッチング液としてヨウ素とヨウ化カリウムとの混合溶液をエッチング液として使用しながら、犠牲絶縁膜４１上のシード層３７をウエットエッチングにより除去する。なお、第１の駆動電極４０ａ、第２の接触電極４０ｂ、及び電極パッド４０ｃの各々の下のシード層３７は、これらの電極やパッドがマスクとなるためエッチングされずに残存する。

次に、図１７（ｂ）に示すように、犠牲絶縁膜４１をウエットエッチングして除去する。このウエットエッチングで使用し得るエッチング液としては、例えばフッ酸溶液がある。

第２断面に示すように、そのフッ酸溶液はシリコン膜３４のスリット３４ａを通じてその下の酸化シリコン膜３３にも侵入する。そのため、梁３４ｘの下の酸化シリコン膜３３もフッ酸溶液によりウエットエッチングされて隙間Ｓが形成される。

そして、このように隙間Ｓが形成されることで、梁３４ｘが酸化シリコン膜３３の拘束力から開放され、梁３４ｘが上方に弾性変形可能となる。

続いて、図１８に示すように、リン酸と酢酸と硝酸の混合溶液をエッチング液として使用しながら、第２の駆動電極４０ａと第２の接触電極４０ｂの各々の下に残存するシード層３７のうちモリブデン膜のみをウエットエッチングして除去する。

これにより、第２の接触電極４０ｂの下面に低抵抗の金膜が露出するため、梁３４ｘが上方に弾性変形したときに第１の接触電極３６と第２の接触電極４０ｂとの接触抵抗を低減することができる。

以上により、本実施形態に係る電子デバイス３０の基本構造が完成する。

（第２実施形態）
図２１は、本実施形態に係る電子デバイス４０の平面図である。なお、図２１において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

図２１に示すように、本実施形態では、梁３４ｘの第１の部分Ｐ１の平面形状のみが第１実施形態と異なり、これ以外については第１実施形態と同じである。

その第１の部分Ｐ１の第１の端部３４ｃ寄りの幅Ｗ３は、当該第１の部分Ｐ１の第２の部分Ｐ２寄りの幅Ｗ４よりも狭い。

このように幅Ｗ３を狭くすると、第１の端部３４ｃを支点にしたときの第１の部分Ｐ１の剛性が第１実施形態におけるよりも小さくなる。そのため、第１の駆動電極３５と第２の駆動電極４０ａに印加する駆動電圧Vを第１実施形態よりも弱くしても梁３４ｘを上方に容易に弾性変形させることができ、スイッチをオン状態にするための最小電圧V_minを第１実施形態よりも低減することができる。

なお、上記の幅Ｗ３、Ｗ４は特に限定されないが、本実施形態では幅Ｗ４を約１５０μmとし、幅Ｗ３を約７０μmとする。

（第３実施形態）
第１実施形態と第２実施形態では、梁３４ｘの幅により第１の部分Ｐ１と第２の部分Ｐ２の剛性を変えた。

これに対し、本実施形態では、以下のように梁３４ｘの厚さにより第１の部分Ｐ１と第２の部分Ｐ２の剛性を変える。

図２２は、本実施形態に係る電子デバイス５０の断面図である。なお、図２２において、第１実施形態と同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

図２２に示すように、本実施形態では、第２の部分Ｐ２における梁３４ｘの一部の厚さＴ２を、第１の部分Ｐ１における梁３４ｘの厚さＴ１よりも薄くする。

厚さＴ１、Ｔ２は特に限定されないが、本実施形態では厚さＴ１を約１５μmとし、厚さＴ２を約１０μmとする。

図２３は、第１の駆動電極３５と第２の駆動電極４０ａとの間に駆動電圧Vを印加し、スイッチをオン状態にしたときの電子デバイス５０の断面図である。

上記のように厚さＴ２が厚さＴ１よりも薄いため、第１の部分Ｐ１の剛性が第２の部分Ｐ２の剛性よりも大きくなり、第１の部分Ｐ１は上方に弾性変形し難くなる。

よって、第１実施形態と同様に、第２の接触電極４０ｂに第１の接触電極３６を強く押圧すべく駆動電圧Vを高めても、第１の駆動電極３５と第２の駆動電極４０ｂが接触する危険性を低減できる。

一方、第１の接触電極３６が形成される第２の部分Ｐ２は第１の部分Ｐ１よりも剛性が小さい。そのため、上記の駆動電圧Vによって第２の部分Ｐ２における梁３４ｘを上方に容易に撓ませて、第２の接触電極４０ｂに第１の接触電極３６を確実に当接させることができる。

次に、この電子デバイス５０の製造方法について、図２４を参照して説明する。

図２４は、電子デバイス５０の製造途中の断面図である。なお、図２４において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

この電子デバイス５０を製造するには、まず、シリコン基板３２の上に酸化シリコン膜３３とシリコン膜３４とを順に形成してなるSOI基板を基材３１として用意する。このうち、シリコン膜３４の厚さＴ１は約１５μmである。

そして、その基材３１の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン５１を形成する。

そして、その第３のレジストパターン５１をマスクにしながら、RIEによりシリコン膜３４を途中の深さまでドライエッチングすることにより、第３のレジストパターン５１で覆われていない部分のシリコン膜３４の厚さＴ２を約１０μm程度にまで薄くする。

なお、そのRIEで使用するエッチングガスは特に限定されないが、本実施形態ではSF₆ガスを使用する。

この後は、第１実施形態で説明した図１３（ｂ）〜図１８と同じ工程を行うことで、図２２に示した電子デバイス５０の基本構造が得られる。

なお、その電子デバイス５０の梁３４ｘの平面形状は特に限定されない。

図２５は、電子デバイス５０の平面レイアウトの一例を示す平面図であって、先の図２２〜図２４は図２５のVIII−VIII線に沿う断面図に相当する。

図２５の例では、梁３４ｘは幅Ｗ５が一定の帯状の平面形状を有する。

なお、このように幅Ｗ５を一定にするのではなく、第１実施形態の図１１のように幅Ｗ２を幅Ｗ１よりも狭めることにより、第２の部分Ｐ２における梁３４ｘの剛性を更に小さくし、第２の部分Ｐ２を上方に弾性変形し易くしてもよい。

（第４実施形態）
第１〜第３実施形態では、静電引力によって梁を撓ます電子デバイスについて説明した。

これに対し、本実施形態では、圧電膜に生じる応力を利用して梁を撓ませる電子デバイスについて説明する。

図２６は、本実施形態に係る電子デバイス６０の平面図である。なお、図２６において、第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

この電子デバイス６０は、RFスイッチであって、基材３１と梁３４ｘとを有する。このうち、梁３４ｘは、基板３１に形成されたスリット３４ａによりその輪郭が画定される。

その梁３４ｘの第１の部分Ｐ１の上には、下部電極６１ａ、圧電膜６２、及び上部電極６３ａをこの順に形成してなる圧電素子Qが形成される。このうち、下部電極６１ａと上部電極６３ａの材料としては白金を使用し、圧電膜６２の材料としてはPZT(Lead Zirconate Titanate: PbZrTiO₃)を使用し得る。

そして、梁３４ｘの第２の部分Ｐ２の上には、第１実施形態と同様に、第１の接触電極３６が形成される。

梁３４ｘの大きさは特に限定されない。本実施形態では、第１の部分Ｐ１の最小幅Ｗ１を約１５０μmとし、第２の部分Ｐ２の最小幅Ｗ２を約３０μmとする。更に、第１の部分Ｐ１の長さは約３００μmとし、第２の部分Ｐ２の長さは約４００μmとする。

このように幅W1を幅W2よりも広くすることで、第１実施形態と同様に、第１の端部３４ｃを支点にした場合の第１の部分Ｐ１の剛性を、第２の端部３４ｄを支点にした場合の第２の部分Ｐ２の剛性よりも大きくすることができる。

なお、梁３４ｘの平面形状は特に限定されない。第２実施形態の図２１のように、第１の部分Ｐ１の第１の端部３４ｃ寄りの幅Ｗ３を、当該第１の部分Ｐ１の第２の部分Ｐ２寄りの幅Ｗ４よりも狭くしてもよい。

更に、第３実施形態の図２２のように、第２の部分Ｐ２における梁３４ｘの一部の厚さＴ２を、第１の部分Ｐ１における梁３４ｘの厚さＴ１よりも薄くしてもよい。

図２７は、図２６のIX−IX線に沿う断面図である。

図２７に示すように、上記の圧電素子Qは、酸化シリコン膜等の下地絶縁膜６５を介して、基材３１の上に形成される。

そして、梁３４ｘの下の一部領域Rでは、シリコン基板３２と酸化シリコン膜３３が除去されており、梁３４ｘが上方に弾性変形可能な状態となっている。

次に、この電子デバイス６０のスイッチング動作について説明する。

図２８は、電子デバイス６０のスイッチング動作について説明するための断面図であって、図２６のIX−IX線に沿った断面図に相当する。

図２８に示すように、実使用下においては、圧電素子Qの下部電極６１ａと上部電極６３ａとの間に約１０Ｖ程度の駆動電圧Vを印加することにより、圧電効果で圧電膜６２ａを面内方向に収縮させる。

これにより、梁３４ｘが上方に撓み、第２の接触電極４０ｂの突起４０ｄに第１の接触電極３６が当接して電子デバイス６０がオン状態となる。なお、オフ状態にするには駆動電圧Vの印加を停止すればよい。

本実施形態では、第１〜第３実施形態とは異なり、梁３４ｘを撓ませるのに静電力を利用しないので、静電力を発生させるための第１の駆動電極３５（図１２参照）と第２の駆動電極４０ａが不要となる。よって、第１の駆動電極３５と第２の駆動電極４０ａとが接触してこれらが電気的にショートするという問題が本実施形態では生じ得ない。

更に、圧電膜６２ａの圧電効果を利用することで梁３４ｘを簡単に撓ますことができるため、静電力を利用する第１〜第３実施形態と比較して弱い駆動電圧Ｖでスイッチをオン状態にすることができる。

しかも、梁３４ｘのうち、圧電素子Qが形成される第１の部分Ｐ１の剛性は第２の部分Ｐ２のそれよりも高い。そのため、駆動電圧Ｖの印加を停止することで第１の部分Ｐ１がその剛性で元の平坦な状態にすぐさま戻り、第１の接触電極３６が第２の接触電極４０ｂに張り付いたままになる危険性を低減できる。

その結果、第１の接触電極３６と第２の接触電極４０ｂとの張り付くのを懸念せずに駆動電圧Ｖを高めることで、第１の接触電極３６と突起４０ｄとの間意の接触抵抗を低減し、ひいては電子デバイス６０の長寿命化を実現できる。

更に、梁３４ｘの第２の部分Ｐ２の剛性を第１の部分Ｐ１よりも低くしたため、梁３４ｘが上方に弾性変形し易くなり、スイッチをオン状態にするのに駆動電圧Ｖを必要以上に高める必要がない。

次に、この電子デバイス６０の製造方法について説明する。

図２９〜図４１は、本実施形態に係る電子デバイスの製造途中の断面図であり、図４２〜図４４はその平面図である。なお、図２９〜図４３において、第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

また、図２９〜図４０において、第１断面は図２６のIX−IX線に沿う断面に相当し、第２断面は図２６のX−X線に沿う断面に相当する。

この電子デバイス６０は、MEMS技術を用いて以下のように製造される。

まず、図２９（ａ）に示すように、基材３１としてSOI基板を用意する。

その基材３１におけるシリコン基板３２の厚さは約５２５μmであり、酸化シリコン膜３３の厚さは約４μmである。また、シリコン膜３４の厚さは約１５μmである。

なお、シリコン膜３４は上記した第１の接触電極３６（図２６参照）と第２の接触電極４０ｂの各々との下地となる。そのため、第１の接触電極３６と第２の接触電極４０ｂがシリコン膜３４を介して電気的に接続されるのを防止するために、シリコン膜３４中の不純物を制御することによりシリコン膜３４の抵抗率をなるべく高く、例えば１０００Ωcm以上とするのが好ましい。

そして、そのようなSOI基板のシリコン膜３４の表面を熱酸化することにより、下地絶縁膜６５として熱酸化膜を約５００nm程度の厚さに形成する。なお、熱酸化はシリコン基板３２の裏面においても進行するので、当該裏面にも下地絶縁膜６５が形成される。

次に、図２９（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、下地絶縁膜６５の上に、厚さが約５０nmのチタン膜と厚さが約２００nmのプラチナ膜をこの順にスパッタ法で形成し、これらの積層膜を第１の導電膜６１とする。

そして、第１の導電膜６１の上に、圧電膜６２としてゾルゲル法でPZT膜を形成する。そのゾルゲル法では、圧電膜６２の厚さが約１μmになるまで、PZT塗膜の形成とその焼成とを複数回繰り返す。なお、焼成時の基板温度は約４５０℃である。

その後に、圧電膜６２の上に第２の導電膜６３としてスパッタ法でプラチナ膜を約２００nmの厚さに形成する。

続いて、図３０（ａ）に示すように、第２の導電膜６３をイオンミリングによりパターニングして上部電極６３ａを形成する。

更に、不図示のレジストパターンをマスクにしながら、エッチング液として緩衝フッ酸溶液を用いて圧電膜６２をウエットエッチングすることにより、圧電膜６２をパターニングする。

その後、第１の導電膜６１をイオンミリングによりパターニングして下部電極６１ａを形成する。

ここまでの工程により、下部電極６１ａ、圧電膜６２、及び上部電極６３ａをこの順に形成してなる圧電素子Qが形成されたことになる。

図４２は、本工程を終了した後の平面図である。上記の図３０（ａ）において、第１断面は図４２のIX−IX線に沿う断面に相当し、第２断面は図４２のX−X線に沿う断面に相当する。なお、図４２では下地絶縁膜６５を省略してある。

図４２に示すように、平面視したときに、圧電膜６２と上部電極６３ａは矩形状であり、下部電極６１ａは概略Ｔ字型である。

次いで、図３０（ｂ）に示すように、不図示のレジストパターンをマスクにしながら、エッチング液として緩衝フッ酸溶液を用いて、下地絶縁膜６５として形成した熱酸化膜をウエットエッチングにより除去する。これにより、下地絶縁膜６５は、圧電素子Qの下とその周囲にのみ残されることになる。

次に、図３１（ａ）に示す断面構造を得るまでの工程について説明する。

まず、基板温度を７５０℃とする条件で圧電膜６２に対してRTA(Rapid Thermal Anneal)を行い、圧電膜６２中のPZTを結晶化させてその圧電特性を向上させる。

そして、圧電素子Qから間隔をおいた部分のシリコン膜３４の上に、第１の接触電極３６として厚さが約５０nmのチタン膜と厚さが約５００nmの金膜をこの順に形成する。なお、これらチタン膜と金膜は、不図示のレジストパターンを用いたリフトオフ法により第１の接触電極３６の形状にパターニングされる。

図４３は、本工程を終了した後の平面図である。上記の図３１（ａ）において、第１断面は図４３のIX−IX線に沿う断面に相当し、第２断面は図４３のX−X線に沿う断面に相当する。なお、図４３では下地絶縁膜６５を省略してある。

図４３に示すように、第１の接触電極３６は平面視で概略Ｔ字型の形状を有する。

次いで、図３１（ｂ）に示すように、基材３１の上側全面にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン６４を形成する。そして、この第２のレジストパターン６４をマスクにしてシリコン膜３４をRIEによりドライエッチングし、シリコン膜３４に幅が約２μmのスリット３４ａを形成する。

第１実施形態と同様に、そのドライエッチングとしては、エッチング雰囲気中にSF₆とC₄F₈とを交互に供給するDeep-RIEを採用するのが好ましい。

そして、そのスリット３４ａによって梁３４ｘの輪郭が画定される。

この後に、第１のレジストパターン６４は除去される。

図４４は、本工程を終了した後の平面図である。上記の図３１（ｂ）において、第１断面は図４４のIX−IX線に沿う断面に相当し、第２断面は図４４のX−X線に沿う断面に相当する。なお、図４４では下地絶縁膜６５を省略してある。

図４４に示すように、スリット３４ａは、平面視で圧電素子Qと第１の接触電極３６の各々を囲うように形成される。

続いて、図３２に示すように、圧電素子Qと第１の接触電極３６の各々の上に、犠牲絶縁膜６７として酸化シリコン膜をプラズマＣＶＤ法で約５μmの厚さに形成する。

次に、図３３に示すように、フォトリソグラフィとエッチングにより犠牲絶縁膜６７に深さが異なる凹部６７ａと開口６７ｂを形成する。このように深さの異なる凹部や開口を形成するには、フォトリソグラフィとエッチングとをそれぞれ複数回行えばよい。

凹部６７ａの深さは特に限定されないが、本実施形態では凹部６７ａの深さを約３．７μmとし、開口６７ｂの深さを犠牲絶縁膜６７の厚さと同じ約５μmとする。

次いで、図３４に示すように、犠牲絶縁膜６７の上面と、凹部６７ａ及び開口６７ｂの各々の内面に、シード層３７として厚さが約５０nmのモリブデン膜と厚さが約５００nmの金膜をこの順にスパッタ法で形成する。

次に、図３５に示す断面構造を得るまでの工程について説明する。

まず、シード層３７の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン６８を形成する。第２のレジストパターン６８は、上記した凹部６７ａと開口６７ｂの各々の上に窓６８ａを備える。

そして、シード層３７を給電層にしながら窓６８ａ内に金膜を約２０μmの厚さに電解めっきにより成長させ、その金膜を第２の接触電極４０ｂとする。そのようにして形成された第２の接触電極４０ｂには、凹部６７ａの形状を反映した突起４０ｄが形成される。

続いて、図３６に示すように、第２のレジストパターン６８を除去する。

次いで、図３７に示すように、エッチング液としてヨウ素とヨウ化カリウムとの混合溶液をエッチング液として使用しながら、犠牲絶縁膜６７上のシード層３７をウエットエッチングにより除去する。なお、第２の接触電極４０ｂの下のシード層３７は、第２の接触電極４０ｂがマスクとなるため、エッチングされずに残存する。

次に、図３８に示すように、シリコン基板３２の裏面にフォトレジストを塗布し、それを露光、現像することにより、窓６９ａを備えた第３のレジストパターン６９を形成する。

そして、その窓６９ａを通じてDeep-RIEによりシリコン基板３２をドライエッチングし、シリコン基板３２の一部領域Rを除去する。そのドライエッチングで使用するエッチングガスは特に限定されない。本実施形態では、エッチング雰囲気中にエッチングガスとしてSF₆とC₄F₈とを交互に供給する。

なお、第２のレジストパターン６９を形成する前に、シリコン基板３２の裏面に残存する熱酸化膜をフッ酸溶液で予め除去することにより、その熱酸化膜が本工程のドライエッチングのマスクになるのを防止してもよい。

続いて、図３９に示すように、第３のレジストパターン６９を引き続きマスクに使用しながら、エッチングガスとしてCF₄ガスを使用するドライエッチングにより一部領域Rにおける酸化シリコン膜３３を除去し、窓６９ａ内にシリコン膜３４の裏面を露出させる。

この後に、第３のレジストパターン６９は除去される。

このように一部領域Rにおけるシリコン基板３２と酸化シリコン膜３３を除去することで、梁３４ｘがシリコン基板３２の拘束力から開放されて弾性変形可能となる。

次に、図４０に示すように、フッ酸蒸気を用いるエッチングにより犠牲絶縁膜６７を除去する。なお、そのエッチングでは、下部電極６１ａで覆われていない部分の下地絶縁膜６５も除去される。

その後に、図４１に示すように、リン酸と酢酸と硝酸の混合溶液をエッチング液として使用しながら、第２の接触電極４０ｂの下に残存するシード層３７のうちモリブデン膜のみをウエットエッチングして除去する。

これにより、第２の接触電極４０ｂの下面に低抵抗の金膜が露出するため、梁３４ｘが上方に弾性変形したときに第１の接触電極３６と第２の接触電極４０ｂとの接触抵抗を低減することができる。

以上により、本実施形態に係る電子デバイス６０の基本構造が完成する。

なお、その電子デバイス６０では、下部電極６１ａ、圧電膜６２、及び上部電極６３ａの各々の引張応力によって梁３４ｘは約１μm程度上方に反るが、それでも第１の接触電極３６と第２の接触電極４０ｂとの間隔は約０．３μm程度確保でき、実用上は問題ない。これについては後述の第５実施形態でも同様である。

（第５実施形態）
上記した第４実施形態では、図２７に示したように、シリコン基板３２の一部領域Rを除去することにより梁３４ｘを弾性変形可能にした。

これに対し、本実施形態では、以下のようにシリコン基板３２を残しつつ、梁３４ｘを弾性変形可能にする。

図４５は、本実施形態に係る電子デバイス７０の断面図である。

なお、図４５において、第１〜第４実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

この電子デバイス７０はRFスイッチであって、基材３１として用意されたSOI基板を利用して作製される。

その基材３１のシリコン膜３４には複数の孔３４ｂが形成されると共に、その孔３４ｂの周囲の酸化シリコン膜３３が除去される。

これにより、一部領域Rにおけるシリコン基板３２とシリコン膜３４の間に隙間Sが形成され、梁３４ｘが酸化シリコン膜３３に拘束されることなく弾性変形可能となる。

図４６は、この電子デバイス７０の平面図である。なお、先の図４５は、図４６のXI−XIに沿う断面図に相当する
図４６に示すように、上記の梁３４ｘの輪郭は、基材３１に形成されたスリット３４ａによって画定される。

そして、第４実施形態と同様に、梁３４ｘの第１の部分Ｐ１の上には圧電素子Qが形成され、第２の部分Ｐ２の上には第１の接触電極３６が形成される。

梁３４ｘの大きさは特に限定されない。本実施形態では、第１の部分Ｐ１の最小幅Ｗ１を約１５０μmとし、第２の部分Ｐ２の最小幅Ｗ２を約３０μmとする。更に、第１の部分Ｐ１の長さは約３００μmとし、第２の部分Ｐ２の長さは約４００μmとする。

このように幅W1を幅W2よりも広くすることで、第１実施形態と同様に、第１の端部３４ｃを支点にした場合の第１の部分Ｐ１の剛性を、第２の端部３４ｄを支点にした場合の第２の部分Ｐ２の剛性よりも大きくすることができる。

なお、梁３４ｘの平面形状は特に限定されない。第２実施形態の図２１のように、第１の部分Ｐ１の第１の端部３４ｃ寄りの幅Ｗ３を、当該第１の部分Ｐ１の第２の部分Ｐ２寄りの幅Ｗ４よりも狭くしてもよい。

更に、第３実施形態の図２２のように、第２の部分Ｐ２における梁３４ｘの一部の厚さＴ２を、第１の部分Ｐ１における梁３４ｘの厚さＴ１よりも薄くしてもよい。

次に、この電子デバイス７０のスイッチング動作について説明する。

図４７は、電子デバイス７０のスイッチング動作について説明するための断面図であって、図４６のXI−XI線に沿った断面図に相当する。

第４実施形態と同様に、本実施形態でも圧電素子Qに約１０Ｖ程度の駆動電圧Vを印加することで梁３４ｘを撓ませて電子デバイス７０をオン状態にし、駆動電圧Vの印加を停止して電子デバイス７０をオフ状態にする。

このように圧電素子Qを利用することで、第１〜第３実施形態とは異なり、梁３４ｘを撓ませるための静電力を発生させる必要がない。そのため、静電力を発生させるための第１の駆動電極３５（図１２参照）と第２の駆動電極４０ａが不要となり、第１の駆動電極３５と第２の駆動電極４０ａとが接触してこれらが電気的にショートするという問題を回避できる。

更に、圧電膜６２ａの圧電効果を利用することで梁３４ｘを簡単に撓ますことができるため、静電力を利用する第１〜第３実施形態と比較して弱い駆動電圧Ｖでスイッチをオン状態にすることができる。

しかも、梁３４ｘの第１の部分Ｐ１の剛性が第２の部分Ｐ２のそれよりも高いため、駆動電圧Ｖの印加を停止することで第１の部分Ｐ１がその剛性で元の平坦な状態にすぐさま戻る。そのため、駆動電圧Vの印加を停止したにも関わらず第１の接触電極３６と第２の接触電極４０ｂが張り付いたままになる危険性を低減することが可能となる。

その結果、第１の接触電極３６と第２の接触電極４０ｂとの張り付くのを懸念せずに駆動電圧Ｖを高めることで、第１の接触電極３６と突起４０ｄとの間意の接触抵抗を低減し、ひいては電子デバイス６０の長寿命化を実現できる。

更に、梁３４ｘの第２の部分Ｐ２の剛性を第１の部分Ｐ１よりも低くしたため、梁３４ｘが上方に弾性変形し易くなり、スイッチをオン状態にするのに駆動電圧Ｖを必要以上に高める必要がない。

次に、この電子デバイス７０の製造方法について説明する。

図４８〜図５４は、本実施形態に係る電子デバイスの製造途中の断面図であり、図５５〜図５９はその平面図である。なお、図４８〜図５９において第１〜第４実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

また、図４８〜図５４において、第１断面は図４６のXI−XI線に沿う断面に相当し、第２断面は図４６のXII−XII線に沿う断面に相当する。

この電子デバイス７０は、MEMS技術を用いて以下のように製造される。

まず、図４８（ａ）に示すように、基材３１としてSOI基板を用意する。そのSOI基板の厚さや、シリコン膜３４の抵抗率等は第４実施形態におけるのと同じなので、ここでは省略する。

次いで、その基材３１の上側全面にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン６６を形成する。

そして、第１のレジストパターン６６をマスクにしながら、エッチング雰囲気中にSF₆とC₄F₈とを交互に供給するDeep-RIEによりシリコン膜３４をドライエッチングすることにより、シリコン膜３４に複数の孔３４ｂを形成する。

なお、図４８（ａ）では、図が煩雑になるのを防ぐため、一部の孔３４ｂを省略してある。

その後に、第１のレジストパターン６６は除去される。

図５５は、本工程を終了した後の平面図である。上記の図４８（ａ）において、第１断面は図５５のXI−XI線に沿う断面に相当し、第２断面は図５５のXII−XII線に沿う断面に相当する。

次に、図４８（ｂ）に示すように、エッチング液として緩衝フッ酸溶液を使用しながら、複数の孔３４ｂを通じて酸化シリコン膜３３をウエットエッチングし、各孔３４ｂの下とその周囲の酸化シリコン膜３３を除去する。

これにより、基材３１の一部領域Rに隙間Sが形成され、当該一部領域Rにおけるシリコン膜３４が弾性変形可能になる。

図５６は、本工程を終了した後の平面図である。上記の図４８（ｂ）において、第１断面は図５６のXI−XI線に沿う断面に相当し、第２断面は図５６のXII−XII線に沿う断面に相当する。

次いで、図４９（ａ）に示すように、シリコン膜３４の上に下地絶縁膜６５としてプラズマCVD法により酸化シリコン膜を約１μmの厚さに形成し、その下地絶縁膜６５で各孔３４ｂを塞ぐ。そのCVD法では、基板温度を約３００℃とすることにより、緻密な下地絶縁膜６５を形成するのが好ましい。

その後に、図４９（ｂ）に示すように、第４実施形態の図２９（ｂ）と同じ工程を行い、第１の導電膜６１、圧電膜６２、及び第２の導電膜６３をこの順に形成する。

ここで、本実施形態では、下地絶縁膜６５によって各孔３４ｂを予め塞いでおいたので、下地絶縁膜６５の上方に平坦性が良好な圧電膜６２を形成することができ、下地の凹凸によって圧電膜６５中のPZTの圧電特性が劣化するのを防止できる。

次に、図５０（ａ）に示すように、第１の導電膜６１、圧電膜６２、及び第２の導電膜６３の各々をパターニングすることにより、下部電極６１ａ、圧電膜６２、及び上部電極６３ａをこの順に形成してなる圧電素子Qを形成する。

なお、第１の導電膜６１、圧電膜６２、及び第２の導電膜６３のパターニング方法は第４実施形態と同じなので、ここではその詳細については省略する。

図５７は、本工程を終了した後の平面図である。上記の図５０（ａ）において、第１断面は図５７のXI−XI線に沿う断面に相当し、第２断面は図５７のXII−XII線に沿う断面に相当する。

なお、図５７では、下地絶縁膜６５と隙間Ｓを省略してある。これについては後述の図５８と図５９でも同様である。

続いて、図５０（ｂ）に示すように、不図示のレジストパターンをマスクにしながら、エッチング液として緩衝フッ酸溶液を用いて、下地絶縁膜６５として形成した酸化シリコン膜のうち不要な部分をウエットエッチングにより除去する。

次に、図５１（ａ）に示す断面構造を得るまでの工程について説明する。

まず、基板温度を７５０℃とする条件で圧電膜６２に対してRTAを行い、圧電膜６２中のPZTを結晶化させてその圧電特性を向上させる。

そして、圧電素子Qから間隔をおいた部分の下地絶縁膜６５の上に、第１の接触電極３６として厚さが約５０nmのチタン膜と厚さが約５００nmの金膜をこの順に形成する。なお、これらチタン膜と金膜は、不図示のレジストパターンを用いたリフトオフ法により第１の接触電極３６の形状にパターニングされる。

図５８は、本工程を終了した後の平面図である。上記の図５１（ａ）において、第１断面は図５８のXI−XI線に沿う断面に相当し、第２断面は図５８のXII−XII線に沿う断面に相当する。

次いで、図５１（ｂ）に示すように、基材３１の上側全面にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン７２を形成する。そして、この第２のレジストパターン７２をマスクにしてシリコン膜３４をドライエッチングし、シリコン膜３４にスリット３４ａを形成する。

そのスリット３４ａの幅は特に限定されないが、本実施形態では約２μm程度の幅にスリット３４ａを形成する。また、本工程のドライエッチングとしては、エッチング雰囲気中にSF₆とC₄F₈とを交互に供給するDeep-RIEを採用するのが好ましい。

そして、そのスリット３４ａにより輪郭が画定された部分のシリコン膜３４が梁３４ｘとなる。

この後に、第２のレジストパターン７２は除去される。

図５９は、本工程を終了した後の平面図である。上記の図５１（ｂ）において、第１断面は図５９のXI−XI線に沿う断面に相当し、第２断面は図５９のXII−XII線に沿う断面に相当する。

次に、図５２に示すように、第４実施形態で説明した図３２〜３７の工程を行うことにより、基材３１の上に犠牲絶縁膜６７と第２の接触電極４０ｂを形成する。

なお、犠牲絶縁膜６７としては、基板温度を約２００℃とするプラズマCVD法により、下地絶縁膜６５よりも緻密性の劣る酸化シリコン膜を形成するのが好ましい。

次いで、図５３に示すように、フッ酸蒸気を用いるエッチングにより犠牲絶縁膜６７を除去する。そのエッチングでは、下部電極６１ａと第１の接触電極３６で覆われていない部分の下地絶縁膜６５も除去される。

ここで、下地絶縁膜６５を犠牲絶縁膜６７よりも緻密に形成したため、フッ酸蒸気に対する下地絶縁膜６５のエッチングレートは犠牲絶縁膜６７のそれよりも小さい。よって、このエッチングにより下地絶縁膜６５に形成されるアンダーカットは十分に小さく、アンダーカットが原因で第１の接触電極３６や下部電極６１ａが剥離するおそれはない。

その後に、図５４に示すように、第２の接触電極４０ｂの下に残存するシード層３７のうちモリブデン膜のみをウエットエッチングして除去することにより、シード層３７の金膜を露出させ、第１の接触電極３６と第２の接触電極４０ｂとの接触抵抗を低減する。

なお、本工程で使用し得るエッチング液としては、例えば、リン酸と酢酸と硝酸の混合溶液がある。

以上により、本実施形態に係る電子デバイス７０の基本構造が完成する。

第４実施形態では、図２７に示したように、一部領域Rにおけるシリコン基板３２と酸化シリコン膜３３を除去したので、図２７とは別の断面において一部領域Rにスリット３４ａが表出し、スリット３４ａを介して基材３１の表面側と裏面側とが連通する。

これに対し、本実施形態ではシリコン基板３２を除去しないので、基材３１の表面側と裏面側とをシリコン基板３２で隔離することができる。

よって、図６０に示すように、基材３１の表面側に金属性のキャップ８０を接合することでキャップ８０の内側の空間の気密性を確保でき、気密性を維持するのに基材３１の裏面側にもキャップを設ける必要がなく、電子デバイスの低背化と低コスト化を実現できる。

更に、基材３１をダイシングする前に基材３１にそのキャップ８０を接合することによりWLP(Wafer Level Package)も可能になる。

Claims (10)

1. 基材と、
   一方の端部と他方の端部の各々が前記基材に固定されて上方に弾性変形可能であり、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備えた梁と、
   前記梁の前記第１の部分の上面に設けられた第１の駆動電極と、
   前記第１の駆動電極の上方に設けられ、該第１の駆動電極との間で駆動電圧が印加される第２の駆動電極と、
   前記梁の前記第２の部分の上面に設けられた第１の接触電極と、
   前記第１の接触電極の上方に設けられ、該第１の接触電極に当接可能な第２の接触電極とを有し、
   前記第１の部分の剛性が前記第２の部分の剛性よりも大きいことを特徴とする電子デバイス。
2. 基材と、
   一方の端部と他方の端部の各々が前記基材に固定されて上方に弾性変形可能であり、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備えた梁と、
   前記梁の前記第１の部分の上面に設けられた下部電極と、
   前記下部電極の上に設けられた圧電膜と、
   前記圧電膜の上に設けられ、前記下部電極との間で駆動電圧が印加される上部電極と、
   前記梁の前記第２の部分の上面に設けられた第１の接触電極と、
   前記第１の接触電極の上方に設けられ、該第１の接触電極に当接可能な第２の接触電極とを有し、
   前記第１の部分の剛性が前記第２の部分の剛性よりも大きいことを特徴とする電子デバイス。
3. 前記第２の部分における前記梁の幅は、前記第１の部分における前記梁の幅よりも狭いことを特徴とする請求項１又は請求項２に記載の電子デバイス。
4. 前記第２の部分における前記梁の一部の厚さは、前記第１の部分における前記梁の厚さよりも薄いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の電子デバイス。
5. 前記第１の部分の前記一方の端部寄りの幅は、前記第１の部分の前記第２の部分寄りの幅よりも狭いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の電子デバイス。
6. 前記第２の接触電極は、前記第１の接触電極に当接する単一の突起を有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の電子デバイス。
7. 一方の端部と他方の端部の各々が基材に固定されて上方に弾性変形可能であって、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備え、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい梁を形成する工程と、
   前記梁の前記第１の部分の上面に第１の駆動電極を形成する工程と、
   前記梁の前記第２の部分の上面に第１の接触電極を形成する工程と、
   前記第１の駆動電極の上方に、前記第１の駆動電極との間で駆動電圧が印加される第２の駆動電極を形成する工程と、
   前記第１の接触電極の上方に、前記第１の接触電極に当接可能な第２の接触電極を形成する工程と、
   を有することを特徴とする電子デバイスの製造方法。
8. 一方の端部と他方の端部の各々が基材に固定されて上方に弾性変形可能であって、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備え、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい梁を形成する工程と、
   前記梁の前記第１の部分の上に下部電極を形成する工程と、
   前記下部電極の上に圧電膜を形成する工程と、
   前記圧電膜の上に、前記下部電極との間で駆動電圧が印加される上部電極を形成する工程と、
   前記梁の前記第２の部分の上面に第１の接触電極を形成する工程と、
   前記第１の接触電極の上方に、前記第１の接触電極に当接可能な第２の接触電極を形成する工程と、
   を有することを特徴とする電子デバイスの製造方法。
9. 基材と、
   一方の端部と他方の端部の各々が前記基材に固定されて上方に弾性変形可能であり、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備え、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい梁と、
   前記梁の前記第１の部分の上面に設けられた第１の駆動電極と、
   前記第１の駆動電極の上方に設けられ、該第１の駆動電極との間で駆動電圧が印加される第２の駆動電極と、
   前記梁の前記第２の部分の上面に設けられた第１の接触電極と、
   前記第１の接触電極の上方に設けられ、該第１の接触電極に当接可能な第２の接触電極とを有する電子デバイスの駆動方法であって、
   前記駆動電圧を、前記第２の接触電極に前記第１の接触電極を当接させるのに要する最小電圧よりも高くすることを特徴とする電子デバイスの駆動方法。
10. 基材と、
    一方の端部と他方の端部の各々が前記基材に固定されて上方に弾性変形可能であり、前記一方の端部寄りの第１の部分と前記他方の端部寄りの第２の部分とを備え、前記第１の部分の剛性が前記第２の部分の剛性よりも大きい梁と、
    前記梁の前記第１の部分の上面に設けられた下部電極と、
    前記下部電極の上に設けられた圧電膜と、
    前記圧電膜の上に設けられ、前記下部電極との間で駆動電圧が印加される上部電極と、
    前記梁の前記第２の部分の上面に設けられた第１の接触電極と、
    前記第１の接触電極の上方に設けられ、該第１の接触電極に当接可能な第２の接触電極とを有する電子デバイスの駆動方法であって、
    前記駆動電圧を、前記第２の接触電極に前記第１の接触電極を当接させるのに要する最小電圧よりも高くすることを特徴とする電子デバイスの駆動方法。

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