CN217535470U - 空腔soi基板 - Google Patents

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Abstract

本实用新型提供一种空腔SOI基板，能够抑制平坦性的恶化。空腔SOI基板通过硅氧化膜将具有空腔的第一硅基板与第二硅基板接合，其中，在第二硅基板中，与第一硅基板的所述空腔对置的部分比与第一硅基板接合的部分厚。

Description

空腔SOI基板
技术领域
本实用新型涉及一种用于MEMS(Micro Electro Mechanical Systems，微机电系统)器件等的、通过硅氧化膜将具有空腔的第一硅基板与第二硅基板接合的空腔SOI(C-SOI基板)。
背景技术
公开了如下结构：形成可动部等的器件的绝缘体上硅(Silicon on Insulator，以下称为“SOI”)层与支承SOI层的支承基板用晶片将绝缘层夹设在它们之间而粘在一起，绝缘层包括空洞(例如参照专利文献1)。
另外，公开了如下结构：在构成空腔SOI的两张硅基板中的一方设置有空腔，在接合部设置有硅氧化膜(SiO2)(例如参照专利文献2)。
在先技术文献
专利文献
专利文献1：日本特开2004-14461号公报
专利文献2：日本特开2015-123547号公报
实用新型内容
实用新型要解决的课题
图8示出以往的空腔SOI基板的概要剖视图，在该空腔SOI基板中，第二硅基板的厚度在空腔部与接合部实质上相同。在以往的空腔SOI基板 50中，如图8所示，对于与具有空腔55的第一硅基板51接合的第二硅基板58，使用了厚度均匀的基板。但是，当对第二硅基板58使用厚度均匀的基板时，由于真空状态的空腔55内与大气压下的空腔外的气压差，第二硅基板58凹陷而位移。其结果是，存在空腔SOI(C-SOI基板)基板 50的平坦性恶化而导致MEMS器件的成品率恶化这样的问题。
另外，还存在如下问题：在将第一硅基板与第二硅基板接合时，在第一硅基板的空腔的端部容易产生裂纹。
于是，本实用新型的目的在于，提供一种能够抑制与第一硅基板的空腔对置的部分的平坦性的恶化的空腔SOI基板。
用于解决课题的手段
本实用新型的空腔SOI基板通过硅氧化膜将具有空腔的第一硅基板与第二硅基板接合，其中，
在所述第二硅基板中，与所述第一硅基板的所述空腔对置的部分比与所述第一硅基板接合的部分厚。
实用新型效果
根据本实用新型的空腔SOI基板，能够抑制与第一硅基板的空腔对置的部分的平坦性的恶化。
附图说明
图1A是示出本实用新型的实施方式1的空腔SOI基板的一例的剖面构造的概要剖视图。
图1B是示出本实用新型的实施方式1的空腔SOI基板的另一例的剖面构造的概要剖视图。
图2A是示出本实用新型的实施方式1的空腔SOI基板的制造方法的前段的各工序的概要剖视图。
图2B是示出本实用新型的实施方式1的空腔SOI基板的制造方法的后段的各工序的概要剖视图。
图3A是示出本实用新型的实施方式1的空腔SOI基板的制造方法中在第二硅基板的一个面设置倒锥形状的抗蚀剂图案的工序的概要剖视图。
图3B是示出接着图3A的工序对第二硅基板的一个面进行蚀刻来设置与抗蚀剂图案对应的凸部的工序的概要剖视图。
图3C是示出图3B的凸部的端部区域的形状的放大剖视图。
图3D是示出去除图3B的抗蚀剂图案而得到的第二硅基板的剖面构造的概要剖视图。
图4是示出本实用新型的实施方式2的空腔SOI基板的剖面构造的概要剖视图。
图5A是示出本实用新型的实施方式2的空腔SOI基板的制造方法中在第二硅基板的一个面设置掩模图案的工序的概要剖视图。
图5B是示出接着图5A的工序在第二硅基板的一个面进行化学机械研磨而设置与掩模图案对应的凸部的工序的概要剖视图。
图5C是示出图5B的凸部的端部区域的形状的放大剖视图。
图6是示出本实用新型的实施方式3的空腔SOI基板的剖面构造的概要剖视图。
图7A是示出本实用新型的实施方式3的空腔SOI基板的制造方法中在第一硅基板粘贴第二硅基板之后在施加了压力的状态下进行研磨的工序的概要剖视图。
图7B是在图7A的工序之后释放压力而得到的空腔SOI基板的概要剖视图。
图8是示出以往的空腔SOI基板且是第二硅基板的厚度在空腔部与接合部实质上相同的空腔SOI基板的概要剖视图。
具体实施方式
第一方式的空腔SOI基板是通过硅氧化膜将具有空腔的第一硅基板与第二硅基板接合的空腔SOI基板，
在所述第二硅基板中，与所述第一硅基板的所述空腔对置的部分比与所述第一硅基板接合的部分厚。
第二方式的空腔SOI基板在上述第一方式的基础上也可以是，所述第二硅基板在与所述第一硅基板接合的这一侧的面，厚度从与所述第一硅基板接合的部分朝向与所述空腔对置的部分的中央部线性地增加，与所述空腔对置的部分的所述中央部具有厚度固定的区域。
第三方式的空腔SOI基板在上述第一方式的基础上也可以是，所述第二硅基板在与所述第一硅基板接合的这一侧的面，具有厚度从与所述第一硅基板接合的部分朝向与所述空腔对置的部分的中央部增加的弯曲形状，与所述空腔对置的部分的所述中央部具有厚度固定的区域。
第四方式的空腔SOI基板在上述第一方式至第三方式中的任一方式的基础上也可以是，所述第二硅基板在与所述第一硅基板接合的这一侧的面，厚度从与所述第一硅基板接合的部分朝向中央部增加，与所述空腔对置的部分的所述中央部最厚。
第五方式的空腔SOI基板在上述第一方式的基础上也可以是，从所述第一硅基板与所述第二硅基板的接合面的边界部朝向与所述空腔对置的部分的中央部弯曲。
以下，参照附图对本实用新型的实施方式的空腔SOI基板进行说明。需要说明的是，在附图中，针对实质上相同的构件标注了相同的标记。
(实施方式1)
<空腔SOI基板>
图1A是示出作为本实用新型的实施方式1的空腔SOI基板的一例的空腔SOI基板20的剖面构造的概要剖视图。图1B是示出作为本实用新型的实施方式1的空腔SOI基板的另一例的空腔SOI基板20a的剖面构造的概要剖视图。
本实用新型的实施方式1的空腔SOI基板20、20a是通过硅氧化膜6a 将具有空腔5的第一硅基板1与第二硅基板8接合的空腔SOI基板。在第二硅基板8中，与第一硅基板1的空腔5对置的空腔部11比与第一硅基板1接合的接合部12厚。具体而言，与空腔5对置的空腔部11的厚度b 比接合部12的厚度a厚(a＜b)。空腔部11包括厚度b比平坦面厚的部分即凸部22。
需要说明的是，在空腔部11中，厚度b比平坦面厚的凸部22不限于存在于与空腔5对置的面即下表面侧的情况(图1A)，也可以为存在于不与空腔5对置的面即上表面侧的情况(图1B)和存在于上表面侧及下表面侧这两侧的情况(图6)中的任意一种情况。在将该空腔SOI基板20、 20a用于MEMS器件的情况下，在空腔部11的上表面侧设置可动部的工序中，优选空腔部11的上表面为平坦(图1A)。
由此，空腔SOI基板20、20a在第二硅基板8中与空腔5对置的空腔部11难以发生变形，能够抑制平坦性的恶化。
以下，对构成该空腔SOI基板20、20a的构件进行说明。
<第一硅基板>
第一硅基板1包括具有空腔5的第一面和与第一面对置的第二面。另外，第一硅基板1通过硅氧化膜6a而与第二硅基板8接合。需要说明的是，第一硅基板1也可以在第二面设置硅氧化膜。此外，也可以在包含空腔5的内部的整个表面设置硅氧化膜(例如热氧化膜)。
<第二硅基板>
第二硅基板8与第一硅基板1的空腔5对置地与第一硅基板1接合。如上所述，在第二硅基板8中，与第一硅基板1的空腔5对置的空腔部11 比与第一硅基板1接合的接合部12厚。即，空腔部11的厚度b比接合部 12的厚度a厚(a＜b)。需要说明的是，各个厚度a、b是根据各种条件设定的。
图3D是示出第二硅基板8的剖面构造的概要剖视图。如图3D所示，第二硅基板8在与第一硅基板1接合的这一侧的面，厚度从与第一硅基板 1接合的部分(接合部)朝向中央部线性地增加，与空腔对置的部分(空腔部)的中央部的厚度固定。
需要说明的是，关于第一硅基板1与第二硅基板8的接合，例如也可以使用后述的被称为FUSION BONDING(熔融粘结)的工序直接进行接合。需要说明的是，接合方法不限于此。
<空腔SOI基板的制造方法>
图2A及图2B是示出本实用新型的实施方式1的空腔SOI基板20的制造方法的各工序的概要剖视图。
(1)准备作为处理基板的第一硅基板1(图2A的(a))。
(2)使第一硅基板1热氧化(图2A的(b))。由此，在第一硅基板1 的第一面及第二面分别形成作为热氧化膜的硅氧化膜2a、2b。
(3)利用光刻技术，在硅氧化膜2a上形成抗蚀剂图案3(图2A的(c))。该抗蚀剂图案3具有形成空腔5的部位即开口部4。抗蚀剂图案3被设置为覆盖除了开口部4的硅氧化膜2a的部分。在该情况下，例如，在将光固化膜等抗蚀剂设置于硅氧化膜2a的整个面之后，通过选择性地进行光照射的图案化，将位于形成空腔5的部位即开口部4的抗蚀剂去除，能够得到抗蚀剂图案3。
(4)通过湿蚀刻将硅氧化膜2a中的未被抗蚀剂图案3覆盖的部分和硅氧化膜2b去除(图2A的(d))。可以在湿蚀刻中使用氢氟酸、BHF(缓冲氢氟酸)，也可以使用干蚀刻。由此，仅残留有硅氧化膜2a中的被抗蚀剂图案3覆盖的部分，第一硅基板1在开口部4露出。
(5)使用灰化、抗蚀剂剥离液等，将抗蚀剂图案3去除(图2A的(e))。
(6)通过DRIE(Deep Reactive-Ion Etching，深反应离子蚀刻)，在第一硅基板1的第一面形成空腔5(图2B的(a))。在该情况下，残留于第一面的硅氧化膜2a作为掩模发挥作用，在开口部4形成空腔5。
(7)通过使用了氢氟酸、BHF的湿蚀刻将硅氧化膜2a去除(图2B 的(b))。
(8)使第一硅基板1热氧化。由此，在第一硅基板1形成用于进行 FUSION BONDING的硅氧化膜6(图2B的(c))。
(9)适当调整硅氧化膜6的膜厚，并且，准备作为器件基板的第二硅基板8。之后叙述该第二硅基板8的准备工序。
(10)将具有在上述工序中得到的空腔5的第一硅基板1与第二硅基板8一起进行适当的清洗，经过活性化处理，进行将具有空腔5的第一硅基板1与第二硅基板8接合的工序即FUSION BONDING。
FUSION BONDING例如能够通过以下的工序来实现。
a)将第一硅基板1的第一面与第二硅基板8的接合面中的至少一个表面亲水化，形成水膜。
b)通过存在于表面的水的作用力对第一硅基板1的第一面和第二硅基板8的接合面进行临时粘贴。
c)在临时粘贴的状态下对第一硅基板1和第二硅基板8进行加热。
d)从200℃附近，使水和氧脱离第一硅基板1的第一面与第二硅基板 8的接合面的界面，将界面键转变为氢键。由此，第一硅基板1的第一面与第二硅基板8的接合面的接合强度增加。
e)通过将水和氧脱离至600℃附近，从而第一硅基板1的第一面与第二硅基板8的接合面的界面处的空洞增加。
f)通过使温度上升至大约1000℃附近，从而在第一硅基板1的第一面与第二硅基板8的接合面的界面处，水和氧扩散到Si中，空洞消失。由此，第一硅基板1的第一面与第二硅基板8的接合面的接合强度进一步增加。
根据以上，能够实现第一硅基板1与第二硅基板8的直接接合。需要说明的是，不限于上述工序，只要能够直接接合即可。
(11)接着，在包含1000℃的氧的气氛中进行退火处理，增加第一硅基板1的第一面与第二硅基板8的接合面的接合强度，得到空腔SOI基板 20(图2B的(e))。
<第二硅基板8的准备工序>
图3A是示出本实用新型的实施方式1的空腔SOI基板的制造方法中在第二硅基板8的一个面设置倒锥形状的抗蚀剂图案21的工序的概要剖视图。图3B是示出接着图3A的工序对第二硅基板8的一个面进行蚀刻而设置与抗蚀剂图案21对应的凸部22的工序的概要剖视图。图3C是示出图3B的凸部22的端部区域23的形状的放大剖视图。图3D是示出去除图3B的抗蚀剂图案21而得到的第二硅基板8的剖面构造的概要剖视图。
(a)首先，在第二硅基板8的表面形成具有倒锥形状的抗蚀剂图案 21(图3A)。
(b)接着，通过于蚀刻，加工为与第一硅基板1的空腔5对置的第二硅基板8的中央的部分比周边的部分厚(图3B)。此时，在周边的部分，具有倒锥形状的抗蚀剂图案21的形状被转印，因此，第二硅基板8成为具有厚度从周边的部分朝向中央的部分线性地增加的倾斜面的形状(图 3C)。
通过以上的工序，得到在与空腔对置的空腔部具有凸部22的第二硅基板8(图3D)。第二硅基板8的中央的部分成为空腔SOI基板20、20a 中的与第一硅基板1的空腔5对置的空腔部11。第二硅基板8的周边的部分成为空腔SOI基板20、20a中的与第一硅基板1接合的接合部12。
根据空腔SOI基板20、20a，在第二硅基板8中，与第一硅基板1的空腔5对置的空腔部11比与第一硅基板1接合的接合部12厚。因此，即便存在真空状态的空腔5的内部与大气压下的空腔5的外部的气压差，第二硅基板8也难以变形。于是，能够防止空腔SOI(C-SOI)基板20、20a 的平坦性的恶化。
另外，在第二硅基板8的准备工序中，通过干蚀刻将中央部的凸部22 的厚度控制为固定，均匀地进行了形状的控制，因此，特性的控制变得容易，并且，能够提高成品率。
(实施方式2)
<空腔SOI基板>
图4是示出本实用新型的实施方式2的空腔SOI基板20b的剖面构造的概要剖视图。
当本实用新型的实施方式2的空腔SOI基板20b与实施方式1的空腔 SOI基板20对比时，空腔部11的凸部22具有弯曲形状这一点不同。
即，第二硅基板8在与第一硅基板1接合的这一侧的面，具有厚度从与第一硅基板1接合的部分朝向中央部增加的弯曲形状，与空腔5对置的部分的中央部的厚度固定。
由此，在第二硅基板8中，凸部22具有从与接合部12的边界部分弯曲的弯曲形状，由此，能够抑制第一硅基板1与第二硅基板8在接合时产生裂纹，成品率提高。另外，通过均匀地控制第二硅基板8的厚度和形状，从而容易控制特性。
<空腔SOI基板的制造方法>
当将本实用新型的实施方式2的空腔SOI基板20b的制造方法与实施方式1的空腔SOI基板20的制造方法对比时，在第二硅基板的准备工序中不同。需要说明的是，其他的工序与实施方式1的空腔SOI基板的制造方法实质上相同，省略说明。
<第二硅基板8的准备工序>
图5A是示出本实用新型的实施方式2的空腔SOI基板的制造方法中在第二硅基板的一个面设置掩模图案的工序的概要剖视图。图5B是示出接着图5A的工序对第二硅基板的一个面进行化学机械研磨而设置与掩模图案对应的凸部的工序的概要剖视图。图5C是示出图5B的凸部的端部区域的形状的放大剖视图。
(a)首先，通过硅氧化膜等在第二硅基板8的表面形成掩模图案24 (图5A)。
(b)接着，通过对第二硅基板8中的形成有掩模图案24这一侧的面进行化学机械研磨(CMP)，从而加工为第二硅基板8中央的部分比周边的部分厚(图5B)。此时，与机械加工一起产生基于化学反应的蚀刻，因此，剖面形状朝向中央部呈曲线状变厚。
通过以上的工序，得到在与空腔对置的空腔部具有呈弯曲形状的凸部 22的第二硅基板8(图5C)。第二硅基板8的中央的部分成为空腔SOI基板20b中的与第一硅基板1的空腔5对置的空腔部11。第二硅基板8的周边的部分成为空腔SOI基板20b中的与第一硅基板1接合的接合部12。
在具有像这样得到的第二硅基板8的空腔SOI基板20b中，由于与第一硅基板1的空腔5对置的空腔部11比与第一硅基板1接合的接合部12 厚，因此，即便存在真空状态的空腔5的内侧与大气压下的空腔5的外侧的气压差，第二硅基板8也难以发生位移。于是，能够防止空腔SOI(C-SOI) 基板20b的平坦性的恶化。此外，通过使第二硅基板8从与第一硅基板1的接合面的边界部弯曲，能够抑制在接合时产生裂纹，成品率提高。
(实施方式3)
<空腔SOI基板>
图6是示出本实用新型的实施方式3的空腔SOI基板20c的剖面构造的概要剖视图。
当本实用新型的实施方式3的空腔SOI基板20c与实施方式1及实施方式2的空腔SO1基板20、20b对比时，不同点在于，在第二硅基板8中，在与第一硅基板1的空腔5对置的面即下表面和不与硅基板1的空腔5对置的面即上表面双方具有凸部22。
即，第二硅基板8在与第一硅基板1接合的这一侧的面即下表面以及不与第一硅基板1接合的这一侧的面即上表面，具有厚度从与第一硅基板 1接合的部分朝向中央部增加且与空腔5对置的部分的中央部最厚的凸部 22。
<空腔SOI基板的制造方法>
图7A是示出本实用新型的实施方式3的空腔SOI基板20c的制造方法中在第一硅基板1粘贴第二硅基板8之后在施加了压力的状态下进行研磨的工序的概要剖视图。图7B是在图7A的工序之后释放压力而得到的空腔SOI基板20c的概要剖视图。
当将本实用新型的实施方式3的空腔SOI基板20c的制造方法与实施方式1及实施方式2的空腔SOI基板20、20b的制造方法对比时，在第二硅基板8的准备工序中没有预先设置凸部22这一点不同。在实施方式3 的空腔SOI基板20c的制造方法中，当与实施方式1及实施方式2的空腔 SOI基板20、20b的制造方法对比时，在将第一硅基板1与第二硅基板8 接合之后在施加了压力的状态下进行研磨这一点不同。需要说明的是，其他的工序与实施方式1的空腔SOI基板20的制造方法实质上相同，省略说明。
(i)首先，与实施方式1及实施方式2同样地制作空腔SOI(C-SOI) 基板。
(ii)接着，在施加了压力F的状态下对第二硅基板8的未与第一硅基板1接合的这一侧的面进行研磨(图7A)。关于研磨，例如也可以进行化学机械研磨(CMP)。在该情况下，例如施加第一硅基板1的空腔5的内部的压力以上的压力F而进行研磨。通过像这样加工，在空腔部11产生挠曲，能够加工为，第二硅基板8成为厚度从周边的部分朝向中央的部分增加且中央的部分最厚的形状。
(iii)接着，释放压力，得到空腔SOI基板20c(图7B)。当释放压力后，压入到下表面侧的上表面的一部分由于从压力F被释放而向上方突出，形成凸部22。另外，在下表面也残留有凸部22。
通过以上的工序，能够得到如下的空腔SOI基板20c：在第二硅基板 8中，在与第一硅基板1的空腔5对置的这一侧的面即下表面和不与第一硅基板1的空腔5对置的这一侧的面即上表面双方具有凸部22。
关于该空腔S0I基板20c，能够通过比实施方式1及实施方式2更简单的制造方法来制造空腔SOI基板。其结果是，能够降低制造成本。
需要说明的是，在本公开中，也包括适当组合上述的各种实施方式及 /或实施例中的任意的实施方式及/或实施例的情况，能够产生各个实施方式及/或实施例所具有的效果。
产业上的可利用性
本实用新型的空腔SOI基板能够应用于MEMS器件。
附图标记说明
1 第一硅基板；
2a 硅氧化膜；
2b 硅氧化膜；
3 抗蚀剂图案；
4 开口部；
5 空腔；
6 硅氧化膜；
6a 硅氧化膜；
6b 硅氧化膜；
6c 硅氧化膜；
7 抗蚀剂图案；
8 第二硅基板；
11 空腔部；
12 接合部；
20、20a、20b、20c 空腔SOI基板；
21 抗蚀剂图案；
22 凸部；
23 端部区域；
24 掩模图案；
50 空腔SOI基板；
51 第一硅基板；
55 空腔；
56 硅氧化膜；
58 第二硅基板；
61 空腔部；
62 接合部。

Claims (5)

1.一种空腔SOI基板，是MEMS器件用空腔SOI基板，通过硅氧化膜将具有空腔的第一硅基板与第二硅基板接合，其特征在于，
在所述第二硅基板中，与所述第一硅基板的所述空腔对置的部分比与所述第一硅基板接合的部分厚，
在所述第二硅基板的不与所述空腔对置的面侧设置所述MEMS器件的可动部。
2.根据权利要求1所述的空腔SOI基板，其特征在于，
所述第二硅基板在与所述第一硅基板接合的这一侧的面，厚度从与所述第一硅基板接合的部分朝向与所述空腔对置的部分的中央部线性地增加，与所述空腔对置的部分的所述中央部具有厚度固定的区域。
3.根据权利要求1所述的空腔SOI基板，其特征在于，
所述第二硅基板在与所述第一硅基板接合的这一侧的面，具有厚度从与所述第一硅基板接合的部分朝向与所述空腔对置的部分的中央部增加的弯曲形状，与所述空腔对置的部分的所述中央部具有厚度固定的区域。
4.根据权利要求1至3中任一项所述的空腔SOI基板，其特征在于，
所述第二硅基板在与所述第一硅基板接合的这一侧的面，厚度从与所述第一硅基板接合的部分朝向中央部增加，与所述空腔对置的部分的所述中央部最厚。
5.根据权利要求1所述的空腔SOI基板，其特征在于，
从所述第一硅基板与所述第二硅基板的接合面的边界部朝向与所述空腔对置的部分的中央部弯曲。
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Publication number Priority date Publication date Assignee Title
CN114084866B (zh) * 2021-10-18 2024-08-06 广东气派科技有限公司 高稳定性的mems封装产品及其制造方法
CN115424943B (zh) * 2022-11-04 2023-02-10 绍兴中芯集成电路制造股份有限公司 形成不同真空度空腔的方法

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Publication number Priority date Publication date Assignee Title
JP4157414B2 (ja) * 2003-04-17 2008-10-01 セイコーインスツル株式会社 静電容量型外力検出装置
US20100173437A1 (en) * 2008-10-21 2010-07-08 Wygant Ira O Method of fabricating CMUTs that generate low-frequency and high-intensity ultrasound
JP2011182299A (ja) * 2010-03-03 2011-09-15 Yamaha Corp Ｍｅｍｓトランスデューサとその製造方法
JP2013229356A (ja) * 2012-04-24 2013-11-07 Mitsubishi Electric Corp Ｓｏｉウェハおよびその製造方法、並びにｍｅｍｓデバイス
JP2015123547A (ja) * 2013-12-26 2015-07-06 株式会社村田製作所 ウエハ、電子部品、ウエハの製造方法及び電子部品の製造方法

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