DE19640256B4 - Anschlußrahmen, Verfahren zur Edelmetallplattierung des Anschlußrahmens und Halbleitereinrichtung mit Anschlußrahmen - Google Patents

Anschlußrahmen, Verfahren zur Edelmetallplattierung des Anschlußrahmens und Halbleitereinrichtung mit Anschlußrahmen Download PDF

Info

Publication number
DE19640256B4
DE19640256B4 DE19640256A DE19640256A DE19640256B4 DE 19640256 B4 DE19640256 B4 DE 19640256B4 DE 19640256 A DE19640256 A DE 19640256A DE 19640256 A DE19640256 A DE 19640256A DE 19640256 B4 DE19640256 B4 DE 19640256B4
Authority
DE
Germany
Prior art keywords
plating
lead frame
precious metal
silver
copper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19640256A
Other languages
English (en)
Other versions
DE19640256A1 (de
Inventor
Hideo Horita
Chiaki Hatsuta
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP7293278A external-priority patent/JPH09116065A/ja
Priority claimed from JP5531596A external-priority patent/JP3594724B2/ja
Priority claimed from JP05531696A external-priority patent/JP3701373B2/ja
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Publication of DE19640256A1 publication Critical patent/DE19640256A1/de
Application granted granted Critical
Publication of DE19640256B4 publication Critical patent/DE19640256B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45164—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48664—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48839—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48864—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01016—Sulfur [S]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Anschlußrahmen für eine Kunststofformtyp-Halbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches partiell plattiert ist mit zumindest einem Edelmetall dessen Dicke nicht mehr als 10 μm und nicht weniger als 1,5 μm beträgt, für Drahtbond- oder Chipbondzwecke, ausgewählt von Silber, Gold und Palladium, wobei der gesamte Bereich oder ein vorbestimmter Bereich der Fläche des Kupferlegierungsmaterials zumindest an der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, eine dünne Edelmetallplattierung aufweist, deren Dicke nicht mehr als 0,5 μm und nicht weniger als 0,001 μm beträgt, aus zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium.

Description

  • Die vorliegende Erfindung betrifft einen Anschlußrahmen für eine Halbleitereinrichtung, und insbesondere einen Anschlußrahmen, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welcher verbessert ist, insbesondere bezüglich der Bond- bzw. -Verbindungsstärke mit einem Dichtharz.
  • Eine herkömmliche Kunststofform- bzw. -Gußtyphalbleitereinrichtung (eine Kunststoffrahmenanordnung) hat generell eine Struktur, wie es in 20(a) gezeigt ist. Insbesondere umfaßt sie einen Chip-Kontaktstellenabschnitt 1011 zum Montieren eines Halbleiterchips 1020 daran, einen äußeren Anschlußabschnitt 1013 zum elektrischen Verbinden mit einer peripheren Schaltung, einen inneren Anschlußabschnitt 1012, einstückig bzw. integral mit dem äußeren Anschlußabschnitt 1013, einen Draht bzw. ein Kabel 1030 zum elektrischen Verbinden eines Frontendes des inneren Anschlußabschnittes 1012 mit einer Elektrndenkontaktstelle bzw. -fläche (ein Anschluß) 1021 eines Halbleiterchips 1020, ein Harz 1040 zum Dichten bzw. Abdichten bzw. Umhüllen des Halbleiterchips 1020, um den Halbleiterchip 1020 gegen Spannung und Verunreinigung bzw. Kontamination aus der äußeren Umgebung und dergleichen zu schützen. Nachdem der Halbleiterchip 1020 an dem Chip-Kontaktstellenabschnitt 1011 oder dergleichen eines Anschlußrahmens 1010 montiert ist, wird eine Abdichtung mit dem Harz 1040 durchgeführt zum Vorbereiten bzw. Erzeugen einer Anordnung bzw. eines Gehäuses bzw. eines Bauteiles. Bei diesem Typ von Halbleitereinrichtung sollte die Anzahl der inneren Anschlüsse 1012 den Elektrodenkontaktflächen bzw. -stellen 1021 des Halbleiterchips 1020 entsprechen.
  • Der Anschlußrahmen 1010, welcher als Anordnungsglied für solch eine (Einzellagen) Kunststoffgußtyp-Halbleitereinrichtung verwendet wird, hat generell eine Struktur, wie sie in 20(b) gezeigt ist. Er umfaßt insbesondere: eine Chip-Kontaktstelle 1011 zum Montieren daran eines Halbleiterchips; einen inneren Anschluß 1012 zur Verbindung mit einem Halbleiterchip, bereitgestellt um die Chip-Kontaktstelle 1011 herum; einen äußeren Anschluß 1013, welcher bereitgestellt ist kontinuierlich von dem inneren Anschluß 1012, und ausgelegt zur Verbindung mit einer äußeren Schaltung; eine Schwellenstrebe 1014, welche als eine Schwelle zur Zeit der Harzdichtung dient; einen Rahmenabschnitt 1015 zum Stützen des gesamten Anschlußrahmens 1010; und dergleichen. Generell wurde bisher der Anschlußrahmen hergestellt aus einem Metall mit ausgezeichneter Leitfähigkeit, wie z.B. Kovar, 42 Legierung (42% Nickel-Eisen-Legierung) oder eine Kupfer-basierte Legierung, und geformt durch Pressen oder Ätzen.
  • Das Bereitstellen einer Silberplattierung ist erforderlich in einem Draht- bzw. Kabelverbindungs- bzw. -bondbereich bzw. -kontaktbereich des inneren Anschlusses 1012 zur Verbindung mit der Halbleitereinrichtung, und generell wurde nach der Formgebung lediglich ein notwendiger Bereich mit Silber plattiert zum Bilden einer teilweisen Silberplattierung. Des weiteren ist Silberplanierung notwendig und wurde bereitgestellt an der Fläche der Chip-Kontaktstelle 1011, an welcher eine Halbleitereinrichtung durch eine Silberpaste oder dergleichen Chipgebondet ist. Hierin wird Silberplanierung von lediglich einem erforderlichen Bereich bzw. einer erforderlichen Fläche, welche mit Silber zu plattieren ist, wie z.B. insbesondere ein Kabelbond- bzw. -Verbindungsbereich des inneren Anschlusses 1012 und der Chip-Bondbereich der Chip-Kontaktstelle 1011 als "teilweise bzw. Partialsilberplattierung" bezeichnet.
  • 20(b) ist eine Aufsicht eines Anschlußrahmens 1010, und 20(c) ist eine Querschnittsansicht, aufgenommen entlang der Linie F1-F2 von 20(b).
  • Bei dem herkömmlichen Anschlußrahmen, wie er in 14(a) gezeigt ist, wird eine Kupferanschlag- bzw. -Niederschlag- bzw. -Fällungsplattierung 135 und eine Silberplattierung 145 sukzessive an einem Anschlußrahmenmaterial (einer Kupferlegierung) 120 gebildet, und zwar in den Bereichen einer Chip-Kontaktstelle 111 an der Seite zur Montage daran eines Halbleiterchips, und eines Frontendes eines inneren Anschlusses 112. Das Verfahren der teilweisen Silberplattierung wurde durchgeführt, wie es in 14(b) gezeigt ist. Insbesondere umfaßt es: den Schritt (i) der Vorbehandlung eines geformten Anschlußrahmenmaterials 120 durch Entfetten, Beizen oder dergleichen; den Schritt (ii) des Bereitstellens einer etwa 0,1 bis 0,3 μm dicken (Cu) Niederschlagsplattierung als eine Primerplattierung; den Schritt (iii) des Bereitstellens einer 1,5 bis 10 μm dicken Silberplattierung an einem gewünschten Bereich; und den Schritt (iv) des, wenn notwendig, elektrolytischen Entfernens eines dünnen Silbers (Leckagesilber oder dergleichen), gefällt bzw. abgelagert an einem Bereich, welcher keine Silberplattierung erfordert, und nachfolgend Durchführen einer Anti-Entfärbungsbehandlung mit einer organischen Chemikalie, wie z.B. Benzotriazol, zum Bilden einer Beschichtung zur Verhinderung der Diskoloration bzw. Entfärbung, welche Oxidation oder Hydroxylierung zuzuschreiben ist.
  • Silberplattierungsverfahren, welche gemäß dem Stand der Technik verwendet werden, umfassen ein Verfahren, in welchem ein vorbestimmter Bereich des Anschlußrahmens bedeckt wird unter Verwendung einer Maskierfolie, mit nachfolgendem Aufsprühen einer Silberplattierlösung auf einem freigelegten bzw. ausgesetzten Bereich zum Bereitstellen einer teilweisen Silberplattierung, sowie ein Verfahren, welches umfaßt Galvanisieren bzw. Elektrofällen eines Resistes an einem Anschlußrahmen, Verarbeiten des elektrogefällten bzw. galvanisierten Resistes zum Freilegen einer vorbestimmten Fläche bzw. eines vorbestimmten Bereiches und Eintauchen des Anschlußrahmens in ein Plattierbad zum Durchführen der Plattierung.
  • Plattieren an lediglich einem gewünschten Bereich bzw. einer gewünschten Fläche eines Anschlußrahmens unter Verwendung einer Maskierfolie oder eines galvanisch gefällten bzw. elektrogefällten Resistes als eine Maske bzw. Schablone in dieser Art wird "teilweise bzw. Partialplattierung" genannt, und Silberplattierung wie in 14 gezeigt, wird als "teilweise bzw. Partialsilberplattie rung" bezeichnet.
  • Anders als in jenem Fall, in welchem eine Kupferplattierung bereitgestellt ist als eine Primer- bzw. Grundierungsplattierung für eine Silberplattierung an der Fläche eines Anschlußrahmens, hergestellt aus 42 Legierung (42% Nickel-Eisen-Legierung), wurde die Kupfer-Primerplattierung des Kupferlegierungsrahmens, welche in dieser Weise bereitgestellt wurde, als solche verwendet, ohne entfernt zu werden.
  • In den letzten Jahren wurde jedoch, ebenfalls in dem Fall des Kupferlegierungsanschlußrahmens, wie oben behandelt, Delamination der erzeugten Anordnung bzw. des erzeugten Bauteiles in dem Schritt des Zusammenbauens bzw. Anordnens einer Halbleitereinrichtung und dem Schritt des Montierens ein Problem. In diesem Fall wurde herausgefunden, daß Delamination bzw. Ablösung zwischen einem Dichtharz und der Heck- bzw. hinteren Fläche einer Chip-Kontaktstelle, auftretend in dem Fall eines aus Kupferlegierung hergestellten Anschlußrahmens, in dichtem Bezug steht mit dem Verfahren, welches verwendet wird für die Oberflächenbehandlung des Anschlußrahmens, die Zusammenbau- bzw. Anordnungsbedingungen und dergleichen.
  • Genereli bezieht sich der Begriff "Delamination" auf -Abtrennung oder Schälung, welche auftritt an Schnittstellen innerhalb einer IC-Anordnung, zwischen einem IC-Chip und einem Umhüllungs- bzw. Dichtharz, zwischen einem Chip-Bond- bzw. -Verbindungsmittel und einem IC-Chip, zwischen der Fläche einer Chip-Kontaktstelle und einem Chip-Bond- bzw. -Bindemittel, zwischen einem Umhüllungsharz und der hinteren Fläche einer Chip-Kontaktstelle oder an anderen Stellen. Dieses Phänomen ist nachteilig, da es die Zuverlässigkeit des IC und den Prozentsatz von Ausschuß in dem Schritt der IC-Anordnung und dem Schritt der Montage beeinträchtigt.
  • Man glaubt, daß die Delamination des Kupferlegierungsanschlußrahmens der Tatsache zuzuschreiben ist, daß ein Oxidfilm an der Fläche der Kupferlegierung in dem Schritt der Wärmebehandlung im Laufe der IC-Anordnung gebildet wird, wobei die Bondstärke bzw. Verbindungsstärke zwischen dem gebildeten Oxidfilm und dem Metall unzufriedenstellend ist.
  • Andererseits offenbart eine japanische Patentoffenlegungsschrift einen Anschlußrahmen, welcher verbessert wurde bezüglich der Bond- bzw. Verbindungsstärke zwischen dem Umhüllungsharz und der hinteren Fläche der Chip-Kontaktstelle, und zusätzlich zwischen dem Umhüllungsharz und der gesamten Fläche des Anschlußrahmens, um die Bildung von Delamination zu verhindern. Bei dem Anschlußrahmen, welcher in dieser Veröffentlichung offenbart ist, ist die gesamte Fläche bzw. Oberfläche des Anschlußrahmens dünn beschichtet mit einer Mischung aus Chrom mit Zink oder einem einzelnen Material aus Chrom oder Zink, angesichts der Verbesserung der Adhäsion bzw. Anhaftung.
  • In diesem Anschlußrahmen kann jedoch eine stabile Golddrahtbindung bzw. -verbindung bzw. ein stabiles Golddrahtbonden nicht erreicht werden, da der silberplattierte Bereich ebenfalls bedeckt ist mit der Beschichtung aus anderen Metallen.
  • Des weiteren verändern sich die IC-Zusammenbau- bzw. -anordnungsbedingungen unter den IC-Herstellern, und der Zustand der Flächen bzw. Oberflächenoxidation des Anschlußrahmens, hergestellt aus Kupferlegierung und der Oxidationsbildungsprozeß variieren ebenfalls unter den Herstellern. Daher verändern sich die Situationen bezüglich der Bildung von Delamination, welche dem Anschlußrahmen zuzuschreiben ist unter den IC-Anordnungsherstellern.
  • Zum Beispiel bezüglich der Anti-Discolorations- bzw. Anti-Entfärbungsbehandlung, bei welcher eine Benzotriazol-Beschichtung gebildet wird, um die Entfärbung, welche durch Oxidation oder Hydroxylierung von Kupfer erzeugt ist, zu verhindern, wird eine niedrige IC-Zusammenbau- bzw. -Anordnungstemperatur für einige Hersteller angenommen, wodurch eine Wirkung der Verhinderung der Delamination bereitgestellt ist, während eine hohe IC-Anordnungstemperatur von anderen Herstellern verwendet wird, wobei es unmöglich ist, den Effekt bzw. die Wirkung des Verhinderns der Delamination zu erreichen.
  • Aus diesem Grund werden derzeit für jeden Hersteller Maßnahmen getroffen zum Verhindern der Delamination, und zwar kompatible mit IC-Anordnungs- bzw. -aufbaubedingungen. Dementsprechend besteht in der Technik ein Bedarf für ein Verfahren, welches Delamination verhindern kann, welche einem Anschlußrahmen zuzuschreiben ist, und zwar unabhängig von IC-Anordnungsbedingungen.
  • In einem Anschlußrahmen, hergestellt aus Kupferlegierung, ist die Verhinderung bzw. Hemmung von Delamination in einer Halbleitereinrichtung (IC), welche der Bildung eines Kupferoxidfilmes an der Fläche des Anschlußrahmens zuzuschreiben ist, wünschenswert angesichts der Verhinderung der Verschlechterung von Zuverlässigkeit von IC und der Verschlechterung des Prozentsatzes an Ausschuß in dem Schritt der IC-Anordnung und dem Schritt der Montage. Insbesondere ist es in der Technik wünschenswert, Delamination zu verhindern, welche einem Anschlußrahmen zuzuschreiben ist, und zwar unabhängig von den IC-Anordnungsbedingungen.
  • JP 1-18246 A2 offenbart einen Anschlußrahmen für eine Halbleitereinrichtung, wobei eine dünne Silberplattierung auf den Anschluß- bzw. Bondbereichen des Anschlußrahmens zur Verhinderung einer Oxidbildung des Kupfersubstratmaterials bereitgestellt ist. Bei einem solchen Anschlußrahmen bestehen neben unzufriedenstellenden Bondierungseigenschaften Nachteile, die mit einer Oxidschicht auf den unbeschichteten Substratbereichen zusammenhängen.
  • US 4 883 774 bezieht sich auf ein maskenloses Silberplattierungsverfahren für einen Halbleiteranschlußrahmen. Um eine Oxidation des Substratmaterials zu verhindern, wird eine typischerweise 10-100nm dicke Silberschicht auf dem Anschlußrahmen aus einer Lösung maskenlos abgeschieden. Ein mit diesem Verfahren hergestellter Anschlußrahmen weist mangelhafte Bondierungseigenschaften auf, wodurch spezielle und teure Chipbondverfahren eingesetzt werden müssen.
  • JP 1-115 151 A2 beschreibt einen Anschlußrahmen für eine Halbleitereinrichtung, bei dem eine dünne Silberplattierung zur Verhinderung einer dicken Kupferoxidschicht auf dem Kupferbasismaterial vorgeschlagen wird. Die Einsatzmöglichkeit eines solchen Anschlußrahmens wird durch die schlechten Bondierungseigenschaften begrenzt.
  • JP 2-185 060 A2 offenbart einen Anschlußrahmen für eine Halbleitereinrichtung, bei welchem eine Kupferoxidschicht des Basismaterials durch eine Ag-Cu-Diffusionschicht verhindert werden soll. Ein solcher Anschlußrahmen weist eine mangelhafte Bondierbarkeit auf.
  • JP 62-163 353 A2 bezieht sich auf einen Kupferlegierungsanschlußrahmen, wobei durch eine dünne Silberplattierung eine Oxidbildung des Substratmaterial verhindert werden soll. Ein solcher Anschlußrahmen weist eine mangelhafte Bondierbarkeit auf.
  • JP 4-83 369 A2 beschreibt einen Kupferlegierungsanschlußrahmen, der mit einer Kupferhochglanzschicht und einer Silberpartialplattierung bereitgestellt ist. Ein solcher Anschlußrahmen weist mangelhafte Ausfallsicherheit, Alterungsbeständigkeit sowie Haftungsvermögen zu einem umgebenden Umhüllungsharz auf.
  • JP 3-1 17 059 A2 betrifft ein Verfahren zur Herstellung einer Partialplattierung aus Silber oder Gold auf einem Kupferlegierungsrahmen. Ob diese Plattierung für Chipbondzwecke verwendet werden kann, wird nicht offenbart. Ein mit diesem Verfahren hergestellter Anschlußrahmen weist wiederum mangelhafte Ausfallsicherheit, Alterungsbeständigkeit sowie Haftungsvermögen zu einem umgebenden Umhüllungsharz auf. Gleiches gilt für JP 4-137 552 A2 .
  • JP 3-222 465 A2 offenbart einen Kupferlegierungsanschlußrahmen und ein Verfahren zur Herstellung desselben, wobei die Haftung des Anschlußrahmens an ein diesen umgebendes Umhüllungsharz durch die gezielte Bildung von Cu2O verbessert wird. Ein solcher Anschlußrahmen weist unbefriedigende Ausfallsicherheit, Alterungsbeständigkeit sowie Haftungsvermögen zu einem umgebenden Umhüllungsharz auf.
  • JP 2-84 744 A2 beschreibt ein Herstellungsverfahren für einen Halbleiteranschlußrahmen, bei welchem eine Partialsilberplattierung für Chipbondzwecke auf dem Kupferlegierungssubstratmaterial bereitgestellt ist. Optional kann eine zusätzliche Haftvermittlerschicht zwischen der Partialsilberplattierung und dem Substratmaterial vorgesehen sein. Ein solcher Anschlußrahmen weist unbefriedigende Ausfallsicherheit, Alterungsbeständigkeit sowie Haftungsvermögen zu einem umgebenden Umhüllungsharz auf.
  • JP 4-184 969 A2 beschreibt die Herstellung eines Anschlußrahmensmaterials, bei welchem eine plattierte Silberschicht thermisch in eine plattierte Kupferschicht diffundiert wird, um eine Oxidbildung zu vermeiden. Eine solche diffundierte Schicht weist neben einer unbefriedigenden Bondierbarkeit, eine unbefriedigende Ausfallsicherheit, Alterungsbeständigkeit sowie Haftungsvermögen zu einem umgebenden Umhüllungsharz auf.
  • JP 63-69 241 A2 offenbart eine in einem Anschlußrahmen angeschlossene Halbleitereinrichtung, wobei der Anschlußrahmen im Bereich der Anschlußbereiche mit einer Kupfer- und Zinkplattierung bereitgestellt ist, um eine verbesserte Bondierbarkeit mit Kupferbonddrähten zu erreichen. Das Problem einer Delamination zu einem umgebenden Umhüllungsharz wird nicht erörtert. Ein solcher Anschlußrahmen weist neben einer unbefriedigenden Bondierbarkeit, eine unbefriedigende Ausfallsicherheit, Alterungsbeständigkeit sowie Haftungsvermögen zu einem umgebenden Umhüllungsharz auf.
  • JP 60-1853 A2 betrifft einen Anschlußrahmen für eine Halbleitereinrichtung, wobei der Kupfer- oder Kupferlegierungsanschlußrahmen mit einer Legierung aus Kupfer und Zink beschichtet wird, was die Bondierbarkeit eines Oxidfilms verbessern soll. Ein solcher Anschlußrahmen weist eine unbefriedigende Ausfallsicherheit, Alterungsbeständigkeit sowie Haftungsvermögen zu einem umgebenden Umhüllungsharz auf.
    •
  • Es ist Aufgabe der vorliegenden Erfindung, einen Anschlußrahmen aus einer Kupferlegierung bereitzustellen, welcher unabhängig von den IC-Anordnungsbedingungen die Bildung von Delamination verhindern kann, welche dem Anschlußrahmen zuzuschreiben ist, ohne die Draht-Bondfähigkeit bzw. -Verbindungsfähigkeit zu verlieren, sowie ein Verfahren zur Herstellung desselben und die Bereitstellung einer Halbleitereinrichtung, welche den Anschlußrahmen verwendet.
  • Gemäß einem Gesichtspunkt der Erfindung ist ein Anschlußrahmen bereitgestellt für eine Kunststoffguß- bzw. -Formtyp-Halbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches teilweise plattiert ist mit zumindest einem Edelmetall zum Drahtbonden bzw. Verbinden bzw. -Kontaktieren oder zum Zwecke des Chip-Bondens- bzw. Verbindens bzw. -Kontaktierens, ausgewählt von Silber, Gold und Palladium, wobei der gesamte Bereich oder ein vorbestimmter Bereich der Fläche des Kupferlegierungsmaterials zumindest an der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, eine dünne Edelmetallplattierung von zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, aufweist, deren Dicke nicht mehr als 0,5 μm und nicht weniger als 0,001 μm beträgt.
  • Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung ist die teilweise Edelmetallplattierung eine teilweise bzw. Partialsilberplattierung, und die dünne Edelmetallplattierung ist eine dünne Silberplattierung.
  • Bei dem Anschlußrahmen, welcher aus Kupferlegierung hergestellt ist, wird generell eine etwa 0,1 bis 0,3 μm dicke Kupferplattierung als Primer- bzw. Grundierungsplattierung gebildet, gefolgt von Partialsilberplattierung.
  • Gemäß einem anderen Gesichtspunkt der Erfindung ist ein Verfahren bereitgestellt zur teilweisen bzw. Partialedelmetallplattierung eines Anschlußrahmens, für eine Plastikform- bzw. -Gußtyphalbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches teilweise bzw. partiell plattiert ist mit zumindest einem Edelmetall für Drahtbond- oder Chip-Bond-Zwecke, ausgewählt von Silber, Gold und Palladium, wobei eine dünne Edelmetallplattierung mit einer Dicke von nicht mehr als 0,5 μm und nicht weniger als 0,001 μm von zumindest einem ausgewählt von Silber, Gold, Platin und Palladium bereitgestellt ist an dem gesamten Bereich oder einem vorbestimmten Bereich der Fläche des Kupferlegierungsmaterials an zumindest der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, wobei das Verfahren zumindest die folgenden Schritte umfaßt: partielles Bilden einer Edelmetallplattierung; elektrolytisches vollständiges Entfernen der Edelmetallplattierung an dem Abschnitt, gefällt bzw. abgelagert an einem Bereich, welcher keine Edelmetallplattierung erfordert; und Bilden einer dünnen Edelmetallplattierung.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung wird die teilweise bzw. partielle bzw. Partial-Edelmetallplattierung durchgeführt nach der Plattierung der Fläche eines Anschlußrahmenmaterials aus geformter Kupferlegierung mit Kupfer. Gemäß einer anderen bevorzugten Ausführungsform der Erfindung wird die dünne Edelmetallplattierung durchgeführt durch Elektroplattieren bzw. Galvanisieren oder elektroloses bzw. nichtgalvanisches Plattieren.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung ist ein Verfahren bereitgestellt zur teilweisen bzw. partiellen bzw. Partialedelmetallplattierung eines Anschlußrahmens, für eine Kunststofform- bzw. -Gußtyphalbleitereinrichtung, welche hergestellt ist aus einem Kupferlegierungsmaterial, welches teilweise bzw. partiell plattiert ist mit zumindest einem Edelmetall, für Drahtbond- bzw. -Verbindungs- oder Chip-Bond- bzw. -Verbindungszwecke, ausgewählt von Silber, Gold und Palladium, wobei eine dünne Edelmetallplattierung von zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium bereitgestellt ist an dem gesamten Bereich oder einem vorbestimmten Bereich der Fläche des Kupfers an zumindest der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, wobei das Verfahren zumindest die folgenden Schritte in Folge aufweist: (A) Plattieren der Fläche des Anschlußrahmenmaterials aus einer geformten Kupferlegierung mit Kupfer; (B) dünnes Plattieren des gesamten Bereiches oder eines vorbestimmten Bereiches der Fläche des kupferplattierten Anschlußrahmens mit einem Edelmetall; und (C) teilweises bzw. partielles Plattieren des Anschlußrahmens mit einem Edelmetall.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung wird das dünne Edelmetallplattieren durchgeführt durch Elektroplattieren bzw. Galvanisieren oder durch elektroloses bzw. nichtgalvanisches Plattieren.
  • Gemäß einer anderen bevorzugten Ausführungsform der Erfindung ist die Partialedelmetallplattierung bzw. die teilweise bzw. partielle Edelmetallplattierung eine Partialsilberplattierung bzw. eine teilweise bzw. partielle Silberplattierung, und die dünne Edelmetallplattierung ist eine dünne Silberplattierung.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung ist eine Halbleitereinrichtung bereitgestellt, umfassend den obigen Anschlußrahmen. Gemäß einer bevorzugten Ausführungsform der Erfindung ist in einem Kupferoxidfilm, welcher an dem gesamten Bereich oder einem vorbestimmten Bereich des Anschlußrahmens gebildet ist, zumindest an der Fläche, welche mit einem Umhüllungsharz zu kontaktieren ist, die Konzentration des Edelmetalles nicht weniger als 0,1 at% und weniger als 20 at%, wenn gemessen durch Röntgenstrahlenphotoelektronenspektroskopie.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung ist ein Anschlußrahmen bereitgestellt für eine Kunststofform- bzw. -Gußtyphalbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial als ein Basismaterial, welches teilweise plattiert ist mit zumindest einem Edelmetall, für Drahtbond- bzw. -Verbindungs- oder Chipbond- bzw. -Verbindungszwecke, ausgewählt von Silber, Gold und Palladium, wobei eine Kupferanschlag- bzw. -Niederschlagplattierung bereitgestellt ist als eine Grundierungs- bzw. Primerplattierung für die Partialedelmetallplattierung bzw. teilweise bzw. partielle Edelmetallplattierung, wobei der gesamte Bereich oder ein vorbestimmter Bereich der Fläche des Kupferlegierungsmateriales an zumindest der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, eine dünne Edelmetallplattierung mit einer Dicke von nicht mehr als 0,5 μm und nicht weniger als 0,001 μm aufweist aus zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, wobei eine Kupferplattierung bereitgestellt ist an der dünnen Edelmetallplattierung, und wobei die teilweise bzw. partielle Edelmetallplattierung bzw. die Partialedelmetallplattierung bereitgestellt ist an einem vorbestimmten Bereich der Kupferplattierung.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung ist ein Verfahren bereitgestellt zum teilweisen bzw. partiellen Edelmetallplattieren bzw. zum Partialedelmetallplattieren von einem Anschlußrahmen, für eine Kunststofform- bzw. -Gußtyphalbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial als Basismaterial, welches teilweise plattiert ist mit zumindest einem Edelmetall, für Drahtbond- bzw. -Verbindungs- oder Chipbond- bzw. -Verbindungszwecke, ausgewählt von Silber, Gold und Palladium, wobei eine Kupferanschlag- bzw. -niederschlagplattierung bereitgestellt ist als eine Grundierungs- bzw. Primerplattierung für die teilweise bzw. partielle Edelmetallplattierung bzw. für die Partialedelmetallplattierung, wobei das Verfahren zumindest in Folge die folgenden Schritte aufweist:
    (A) Plattieren des gesamten Bereiches oder eines vorbestimmten Bereiches der Fläche eines Anschlußrahmenmaterials aus einem geformten Kupferlegierungsmaterial mit zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, zum Bilden einer 0,001 bis 0,5 μm dicken dünnen Edelmetallplattierung; (B) Plattieren des gesamten Bereiches oder zumindest eines Bereiches, umfassend den partiell bzw. teilweise edelmetallplattierten Bereich der Fläche des dünn edelmetallplattierten Anschlußrahmens mit Kupfer; und (C) teilweise bzw. partielles Plattieren eines vorbestimmten Bereiches der Fläche des kupferplattierten Anschlußrahmens mit einem Edelmetall.
  • Gemäß einem weiteren Gesichtspunkt der Erfindung ist ein Anschlußrahmen bereitgestellt für eine Kunststofform- bzw. -Gußtyphalbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, bereitgestellt mit einer Chip-Kontaktfläche zum Montieren eines Halbleiterchips und teilweise bzw. partiell plattiert mit Silber für Drahtbond- bzw. -Verbindungs- oder Chip-Bond- bzw. -Verbindungszwecke, wobei eine Zinkdeck- bzw. -Galvanisier- bzw. Niederschlagplattierung und eine Kupferanschlag- bzw. -Niederschlagplattierung als eine Primerplattierung für die Silberplattierung in dieser Reihenfolge an der gesamten Fläche des Anschlußrahmens bereitgestellt sind an zumindest der Fläche des Kupferlegierungsmaterials an der hinteren Fläche der Chip-Kontaktfläche, entfernt von der Fläche, an welcher der Halbleiterchip montiert ist, und die Dicke der Zinkplattierung nicht weniger als 0,001 μm und nicht mehr als 0,5 μm beträgt.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Zinkdeck- bzw. -Anschlagsgalvanisierungsplattierung bzw. -Niederschlagplattierung oder die Kupferanschlags- bzw. -Niederschlagsplattierung als eine Primer- bzw. Grundierungsplattierung für die Silberplattierung bereitgestellt an der gesamten Fläche des Anschlußrahmens.
  • Gemäß einer anderen bevorzugten Ausführungsform der Erfindung beträgt die Dicke der Zinkdeck- bzw. der Zinkanschlaggalvanisierung bzw. Zinkniederschlagplattierung nicht weniger als 0,001 μm und nicht mehr als 0,5 μm.
  • Gemäß der Erfindung ist es möglich, eine Halbleitereinrichtung bereitzustellen unter Verwendung eines Anschlußrahmens, hergestellt aus einer Kupferlegierung, welcher unabhängig von IC-Anordnungsbedingungen die Bildung von Delamination verhindern kann, welche einem Anschlußrahmen zuzuschreiben ist, ohne die Bondfähigkeit bzw. Verbindungsfähigkeit aufzugeben bzw. zu opfern. Des weiteren kann solch ein Anschlußrahmen und ein Verfahren zum Erzeugen desselben bereitgestellt werden.
  • Der Anschlußrahmen der Erfindung kann hergestellt werden durch das Verfahren zum teilweisen bzw. partiellen Plattieren eines Anschlußrahmens mit einem Edelmetall gemäß der Erfindung. Insbesondere kann gemäß dem teilweisen bzw. partiellen Edelmetallplattierungsverfahren bzw. dem Partialedelmetallplattierungsverfahren eine dünne Edelmetallplattierung gleichmäßig gebildet werden bei einer vorbestimmten Dicke. Des weiteren, wenn eine dünne Edelmetallplattierung und eine Kupferplattierung bereitgestellt sind an dem gesamten Bereich des Anschlußrahmens, ist die Verwendung von jeglicher Maskierfolie nicht erforderlich, wodurch der Plattierungsbetrieb für jede Plattierung vereinfacht wird.
  • 1 ist ein Diagramm, welches ein Beispiel 1 eines Anschlußrahmens gemäß der vorliegenden Erfindung zeigt, wobei 1(b) eine Aufsicht des Anschlußrahmens und 1(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie A1-A2 von 1(b).
  • 2 ist ein Diagramm, welches ein Beispiel 2 des Anschlußrahmens gemäß der vorliegenden Erfindung zeigt, wobei 2(b) eine Aufsicht des Anschlußrahmens und 2(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie B1-B2 von 2(b).
  • 3 ist ein Diagramm, welches die Schritte zeigt, welche in einem Verfahren involviert sind zum teilweisen bzw. partiellen Plattieren des Anschlußrahmens von Beispiel 1.
  • 4 ist ein Diagramm, welches die Schritte zeigt, die in einem Verfahren involviert sind zum teilweisen bzw. partiellen Plattieren des Anschlußrahmens von Beispiel 2.
  • 5 ist ein Diagramm, welches ein Verfahren zeigt zum Herstellen einer Halbleitereinrichtung unter Verwendung des Anschlußrahmens von Beispiel 1 gemäß der Erfindung.
  • 6 ist ein Diagramm, welches den Zustand eines Kupferoxidfilmes an einem Anschlußrahmenmaterial zeigt.
  • 7 ist eine schematische Querschnittsansicht einer Halbleitereinrichtung unter Verwendung des Anschlußrahmens von Beispiel 1, welcher in 5 gezeigt ist.
  • 8 ist eine graphische Darstellung der Wärmebehandlung und der Bond- bzw. Verbindungsstärke bzw. -festigkeit eines Harzes für einen Anschlußrahmen, welcher in der Halbleitereinrichtung gemäß der Erfindung verwendet ist, wobei 8(a) ein Graph ist, welcher die Dicke des Oxidfilmes zeigt, wenn gemessen von der Fläche und dem Bereich, wo Ag vorhanden ist, bezüglich des Abstandes von der Fläche für die oberflächenbehandelten Anschlußrahmen, welche wärmebehandelt sind unter verschiedenen Erwärmungsbedingungen, und 8(b) ist ein Graph, welcher die Bond- bzw. Verbindungsstärke bzw. -festigkeit des Harzes nach jeder Wärmebehandlung zeigt.
  • 9 ist ein Diagramm, welches einen Anschlußrahmen von Beispiel 8 der Erfindung zeigt, wobei 9(b) eine Aufsicht des Anschlußrahmens und 9(a) eine vergrößerte Ansicht des prinzipiellen bzw. Hauptteiles im Schnitt ist, aufgenommen entlang Linie A1-A2 von 9(b).
  • 10 ist ein Diagramm, welches einen Anschlußrahmen von Beispiel 9 der Erfindung zeigt, wobei 10(b) eine Aufsicht des Anschlußrahmens und 10(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang Linie A3-A4 von 10(b).
  • 11 ist ein Diagramm, welches die Schritte zeigt, welche in einem Verfahren zum partiellen bzw. teilweisen Plattieren eines Anschlußrahmens mit einem Edelmetall gemäß der Erfindung involviert sind.
  • 12 ist eine schematische Ansicht einer Halbleitereinrichtung gemäß der Erfindung, wobei 12(a) eine schematische Querschnittsansicht der Halbleitereinrichtung und 12(b) eine Querschnittsansicht ist, aufgenommen entlang der Linie B1-B2 von 12(a).
  • 13 ist eine explanatorische Ansicht, welche ein Verfahren darstellt zum Erzeugen einer Halbleitereinrichtung gemäß der Erfindung.
  • 14 ist ein Diagramm, welches teilweises bzw. partielles bzw. Partialsilberplattierung eines herkömmlichen Anschlußrahmens zeigt, wobei 14(a) eine Querschnittsansicht eines Anschlußrahmens und 14(b) ein Diagramm ist, welches ein Plattierungsverfahren zeigt.
  • 15 ist ein Diagramm, welches eine Ausführungsform des Anschlußrahmens gemäß der Erfindung zeigt, wobei 15(b) eine Aufsicht des Anschlußrahmens und 15(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie A1-A2 von 15(b).
  • 16 ist eine weitere Ausführungsform des Anschlußrahmens gemäß der Erfindung, wobei 16(b) eine Aufsicht des Anschlußrahmens und 16(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie A3-A4 von 16(b).
  • 17 ist ein Diagramm, welches die Schritte darstellt, welche beim Plattieren des Anschlußrahmens gemäß der Erfindung involviert sind.
  • 18 ist ein Diagramm, welches teilweise bzw. partielle bzw. Partialversilberungsplattierung eines herkömmlichen Anschlußrahmens zeigt.
  • 19 ist eine schematische Ansicht eines herkömmlichen Anschlußrahmens, wobei 19(b) eine Aufsicht des Anschlußrahmens und 19(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie B1-B2 von 19(b).
  • 20 ist eine explanatorische Ansicht einer herkömmlichen Halbleitereinrichtung und eines herkömmlichen Anschlußrahmens, wobei 20(a) ein Diagramm ist, welches die Schnittstruktur davon zeigt, 20(b) eine Aufsicht und 20(c) eine Schnittansicht ist, aufgenommen entlang der Linie F1-F2 von 20(b).
  • Mittels obiger Konstruktion kann die vorliegende Erfindung einen Anschlußrahmen bereitstellen, hergestellt aus einer Kupferlegierung, welcher unabhängig von IC-Anordnungs- bzw. -Zusammenbaubedingungen die Bildung von Delamination von einem Umhüllungsharz in einer Halbleitereinrichtung verhindern bzw. hemmen kann, welche einem Anschlußrahmen zuzuschreiben bzw. zuzuordnen ist, und zwar ohne die Bondfähigkeit bzw. die Verbindungsfähigkeit aufzugeben bzw. zu opfern.
  • Gemäß der Erfindung, mittels der Bereitstellung einer dünnen Edelmetallplattierung von zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, an dem gesamten Bereich oder einem vorbestimmten Bereich der Kupferfläche an zumindest der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, kann die dünne Edelmetallplattierung, welche an der Fläche des Kupfers bereitgestellt ist, Oxidation des Kupfers in dem Bereich verhindern, welcher dünnplattiert ist mit dem Edelmetall, wodurch die Dicke des Oxidfilmes reduziert wird, wobei zusätzlich zu der Zeit der Bildung eines Oxidfilmes Cu2O bevorzugt gebildet wird gegenüber CuO, so daß der gebildete Oxidfilm per se weniger dazu neigt, zu brechen, wodurch Delamination des Anschlußrahmens von einem Umhüllungsharz verhindert wird. Dieser Effekt bzw. diese Wirkung ist insbesondere deutlich, selbst wenn die dünne Edelmetallplattierung bereitgestellt ist an der Kupferfläche an der Rück- bzw. hinteren Fläche der Chip-Kontaktfläche bzw. -stelle zum Montieren daran eines Halbleiterchips.
  • Die Bereitstellung einer dünnen Edelmetallplattierung an der Kupferfläche veranlaßt, daß Edelmetall in den Kupferoxidfilm diffundiert beim Erwärmen im Laufe der IC-Anordnung, was in einer verbesserten Bruchfestigkeit des Kupferoxidfilmes und Kompensation für inhärent schlechte Anhaftung von Edelmetall an dem Umhüllungsharz resultiert.
  • Eine dünne Edelmetallplattierungsdicke von nicht mehr als 0,5 μm und nicht weniger als 0,001 μm ist geeignet zum Erreichen der Wirkung des Verhinderns bzw. Hemmens der Delamination (Abtrennung oder Schälung).
  • Wenn die Dicke der dünnen Edelmetallplattierung nicht mehr als 0,001 μm beträgt, kann der obige Effekt bzw. die obige Wirkung nicht erreicht werden. Andererseits führt eine Dicke von mehr als 0,5 μm zu erhöhten Plattierungszeit und -Kosten und veranlaßt gleichzeitig nicht zufriedenstellende Diffusion des Edelmetalles in den Kupferoxidfilm hinein im Laufe der IC-Anordnung, was wahrscheinlich zu einer niedrigeren Stärke des Bondes bzw. der Verbindung zwischen dem Anschlußrahmen und dem Umhüllungsharz führt.
  • Die Struktur des Anschlußrahmens der vorliegenden Erfindung beeinflußt nicht die Golddrahtbondfähigkeit bzw. -Verbindbarkeit.
  • Die Lötbarkeit bzw. Lötfähigkeit des Anschlußrahmens gemäß der Erfindung ist gut und vergleichbar mit jener eines herkömmlichen Anschlußrahmens, da der Kupferoxidfilm entfernt ist durch Beizen oder chemisches Polieren als eine Vorbehandlung zum Löten.
  • Wenn die teilweise bzw. partielle bzw. Partialedelmetallplattierung eine Partialsilberplattierung ist, wobei die dünne Edelmetallplattierung eine dünne Silberplattierung ist, kann die Plattierung relativ einfach und stabil durchgeführt werden durch die herkömmliche Elektroplattierung bzw. Galvanisierung oder durch elektrolose bzw. nichtgalvanische Plattierung, was zu gesenkten Produktionskosten führt.
  • Mittels der obigen Konstitution ermöglicht das Verfahren zum teilweisen bzw. partiellen Plattieren eines Anschlußrahmens mit Silber gemäß der Erfindung die Produktion des Anschlußrahmens der Erfindung.
  • Insbesondere, da das Verfahren umfaßt zumindest die Schritte des teilweisen bzw, partiellen Plattierens eines Anschlußrahmens mit einem Edelmetall, elektrolytisches Entfernen eines Edelmetalleckageabschnittes, und nachfolgend Anwenden bzw. Aufbringen einer dünnen Edelmetallplattierung, d.h. da eine dünne Edelmetallplattierung gebildet ist nach dem elektrolytischen Entfernen eines teilweise bzw, partiell edelmetallplattierten Leckageabschnittes, welcher dünn abgelagert bzw, gefällt ist, an einem Bereich, welcher keine teilweise Edelmetallplattierung erfordert, kann bei der Bildung des edelmetallplattierten Bereiches ein dünner Edelmetallfilm gebildet werden, ohne signifikante Veränderung bzw. Variation innerhalb einer identischen Ebene. Das Bereitstellen der dünnen Edelmetallplattierung durch Elektroplattieren bzw. Galvanisieren oder elektrolose Plattierung bzw. nichtgalvanische Plattierung kann die Regelung bzw. Steuerbarkeit der Dicke der dünnen Edelmetallplattierung vereinfachen.
  • Des weiteren ermöglicht es das Verfahren, eine dünne Edelmetallplattierung an der Kupferfläche zu bilden, und zwar ohne Einfluß der teilweisen bzw. partiellen bzw. Partialedelmetallplattierung, wobei das Verfahren umfaßt zumindest die folgenden Schritte in Folge: (A) Plattieren der Fläche eines Anschlußrahmenmaterials aus einer geformten Kupferlegierung mit Kupfer; (B) dünnes Plattieren des gesamten Bereiches oder eines vorbestimmten Bereiches der Fläche des kupferplattierten Anschlußrahmens mit einem Edelmetall; und (C) teilweises bzw. partielles Plattieren des Anschlußrahmens mit einem Edelmetall. Das Bereitstellen der dünnen Edelmetallplattierung durch Elektroplattierung bzw. Galvanisierung oder elektrolose Plattierung bzw. nichtgalvanische Plattierung kann die Regelung bzw. Steuerung der Dicke der dünnen Edelmetallplattierung vereinfachen.
  • Wenn die dünne Edelmetallplattierung bereitgestellt ist an dem gesamten Bereich des Anschlußrahmens, umfassend den teilweise bzw. partiell edelmetallplattierten Bereich, kann der Betrieb für die dünne Edelmetallplattierung vereinfacht werden.
  • Wenn die teilweise bzw. partielle bzw. Partialedelmetallplattierung eine teilweise bzw. partielle bzw. Partialsilberplattierung ist, wobei die dünne Edelmetallplattierung eine dünne Silberplattierung ist, kann die Plattierung relativ einfach und stabil durchgeführt werden durch das herkömmliche Elektroplattieren bzw. Galvanisieren oder das elektrolose bzw. nichtgalvanische Plattieren. Gleichzeitig sind die Produktioskosten geringer als in dem Fall von Goldplattierung oder Platinplattierung.
  • Bei der Halbleitereinrichtung gemäß der Erfindung, wenn der obige Anschlußrahmen gemäß der Erfindung verwendet wird, kann ein Flächenbereich mit einer Region von zumindest einem von Silber, Gold, Palladium und Platin, und ein Kupferoxidfilm in dem gesamten Bereich oder einem vorbestimmten Bereich der Fläche des Anschlußrahmens, welcher mit einem Umhüllungsharz zu kontaktieren ist, gebildet werden durch Wärmebehandlung in dem Schritt des Drahtbondens bzw. der Draht- bzw. Kabelverbindung, wobei die Abtrennung des Bereiches des Anschlußrahmens, welcher in Kontakt mit dem Umhüllungsharz nach dem Formen bzw. Giessen des Umhüllungsharzes steht, verhindert bzw. ge hemmt ist.
  • Beim Kupferoxidfilm, welcher an dem gesamten Bereich oder einem vorbestimmten Bereich des Anschlußrahmens, zumindest an der Fläche, welche mit einem Umhüllungsharz zu kontaktieren ist, gebildet ist, wenn die Konzentration des Edelmetalles nicht weniger als 0,1 at% ist, wenn gemessen durch Röntgenstrahlen-Photoelektronenspektroslcopie, so ist die Bruchstärke bzw. Bruchfestigkeit des Kupferoxidfilmes oder an der Schnittstelle des Kupferoxidfilmes und der Kupferlegierung zufriedenstellend. Des weiteren, wenn die Konzentration niedriger als 20 at% ist, kann die inhärent schlechte Adhäsion bzw. Anhaftung von Edelmetall an bzw. mit dem Umhüllungsharz kompensiert werden, was zu zufriedenstellender Adhäsion bzw. Anhaftung zwischen dem Kupferoxidfilm und dem Umhüllungsharz führt.
  • Der Anschlußrahmen gemäß einem weiteren Gesichtspunkt der Erfindung ist ein Anschlußrahmen für eine Kunststofform- bzw. -Gußtyphalbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches teilweise bzw. partiell plattiert ist mit zumindest einem Edelmetall, für Draht- bzw. Kabelbond- bzw. -verbindungs- oder für Chip-Bond- bzw. -Verbindungszwecke, ausgewählt von Silber, Gold und Palladium, wobei eine Kupferanschlag- bzw. -Niederschlagplattierung bereitgestellt ist als eine Primer bzw. Grundierungsplattierung für die teilweise bzw, partielle bzw. Partialedelmetallplattierung, wobei der gesamte Bereich oder ein vorbestimmter Bereich der Fläche des Kupferlegierungsmaterials an zumindest der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, eine dünne Edelmetallplattierung von zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, aufweist, wobei eine Kupferplattierung bereitgestellt ist an der dünnen Edelmetallplattierung, und wobei die teilweise bzw. partielle bzw. Partialedelmetallplattierung bereitgestellt ist an einem vorbestimmten Bereich der Kupferplattierung.
  • Das Verfahren zum teilweisen bzw. partiellen bzw. Partialedelmetallplattieren eines Anschlußrahmens gemäß einem weiteren Gesichtspunkt der Erfindung ist ein Verfahren zum teilweisen bzw. partiellen bzw. Partialedelmetallplattieren von einem Anschlußrahmen, für eine Kunststofform- bzw. -Gußtyphalbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial als Basismaterial, welches teilweise bzw. partiell plattiert ist mit zumindest einem Edelmetall, für Drahtbond- bzw. -Verbindungs- oder Chipbond- bzw. -Verbindungszwecke, ausgewählt von Silber, Gold und Palladium, wobei eine Kupferanschlag- bzw. -Niederschlagplattierung bereitgestellt ist als eine Primer- bzw. Grundierungsplattierung für die teilweise bzw. partielle bzw. Partialedelmetallplattierung, wobei das Verfahren zumindest die folgenden Schritte in Folge umfaßt: (A) Plattieren des gesamten Bereiches oder eines vorbestimmten Bereiches der Fläche eines Anschlußrahmenmaterials aus einem geformten Kupferlegierungsmaterial mit zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, zum Bilden einer 0,001 bis 0,5 μm dicken dünnen Edelmetallplattierung; (B) Plattieren des gesamten Bereiches oder zumindest eines Bereiches, umfassend den teilweise bzw. partiell edelmetallplattierten Bereich der Fläche des dünn edelmetallplattierten Anschlußrahmens mit Kupfer; und (C) teilweises bzw. partielles Plattieren eines vorbestimmten Bereiches der Fläche des kupferplattierten Anschlußrahmens mit einem Edelmetall.
  • Bei der Erfindung kann der nachfolgende Edelmetallplattierungsschritt und der Draht- bzw. Kabelbond- bzw. -Verbindugsschritt in derselben Weise durchgeführt werden wie gemäß dem Stand der Technik, da die dünne Edelmetallplattierung der Kupferplattierung unterliegt. In diesem Fall tritt weder ein Problem der Adhäsion bzw. Anhaftung des Edelmetalles noch ein Problem der Draht- bzw. Kabelbondfähigkeit bzw. -verbindbarkeit auf.
  • Die Lötfähigkeit bzw. Lötbarkeit des Anschlußrahmens gemäß der Erfindung ist gut und vergleichbar mit jener des herkömmlichen Anschlußrahmens, welcher in 14(a) gezeigt ist, da der Kupferoxidfilm entfernt ist durch Beizen oder chemisches Polieren als eine Vorbehandlung zum Löten.
  • Bei der teilweisen bzw. partiellen bzw. Partialedelmetallplattierung tritt Edelme tall häufig aus in einem Bereich, welcher keine Edelmetallplattierung erfordert, und in einigen Fällen kann das ausgetretene bzw. das Leckage-Edelmetall elektrolytisch entfernt werden. In diesem Fall, da eine dünne Edelmetallplattierung der Kupferplattierung unterliegt, kann das ausgetretene bzw. Leckage-Edelmetall alleine entfernt werden ohne Einfluß auf den Bereich, welcher dünn edelmetallplattiert ist bzw. eine dünne Edelmetallplattierung aufweist.
  • Des weiteren, da die dünne Edelmetallplattierung der Kupferplattierung unterliegt, kann dieselbe Erscheinung gesichert werden wie jene des herkömmlichen Anschlußrahmens, welche in 14(a) gezeigt ist.
  • Wenn die teilweise bzw, partielle, bzw. Partialedelmetallplattierung eine Partial- bzw. teilweise Silberplattierung ist, wobei die dünne Edelmetallplattierung eine dünne Silberplattierung ist, kann die Plattierung relativ einfach und stabil durchgeführt werden durch das herkömmliche Elektroplattieren bzw. Galvanisieren oder das elektrolose bzw. nichtgalvanische Plattieren, wodurch abgesenkte Produktionskosten erreicht werden können. Gleichzeitig sind die Produktionskosten niedriger als in jenem Fall der Goldplattierung oder der Platinplattierung.
  • Mittels der obigen Konstitution ermöglicht das Verfahren zum teilweisen bzw. partiellen Plattieren eines Anschlußrahmens mit einem Edelmetall gemäß der Erfindung die Produktion des Anschlußrahmens der Erfindung.
  • Das Bereitstellen der dünnen Edelmetallplattierung durch Elektroplattierung bzw. Galvanisieren oder elktrolose Plattierung kann die Regelung bzw. Steuerung der Dicke der dünnen Edelmetallplattierung vereinfachen.
  • Ferner, wenn eine dünne Edelmetallplattierung und eine Kupferplattierung bereitgestellt sind an dem gesamten Bereich des Anschlußrahmens, ist die Verwendung von einer Maskierfolie nicht erforderlich, wodurch der Betrieb zur Bildung jeder Platzierung vereinfacht ist.
  • Die dünne Edelmetallplattierung kann gebildet sein durch eine beliebige galvanische oder nichtgalvanische Plattierung. Jedoch, wenn die Steuerung bzw. Regelung der Plattierdicke mit hoher Genauigkeit bei Erhöhung der Plattierungsrate gewünscht ist, ist die galvanische Plattierung bzw. Elektroplattierung geeignet. Andererseits ist eine gute Tietenwirkung bzw. Streufähigkeit der Plattierung an einem Anschlußrahmen mit einer komplizierten Form erforderlich, wobei nichtgalvanische Plattierung geeignet ist.
  • Der Anschlußrahmen gemäß einem weiteren Gesichtspunkt der Erfindung ist ein Anschlußrahmen für eine Kunststofform- bzw. -Gußtyphalbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welcher bereitgestellt ist mit einer Chip-Kontaktstelle bzw. -fläche zum Montieren eines Halbleiterchips bzw. -elementes und ist teilweise plattiert mit Silber für Drahtbond- oder Chip-Bond- bzw. -Verbindungszwecke, wobei eine Zinkdeck- bzw. -Anschlaggalvanisierung bzw. -Fällung bzw. -Plattierung und eine Kupferanschlag- bzw. -Niederschlagplattierung in dieser Reihenfolge zumindest an der Fläche des Kupfers an der hinteren Fläche der Chip-Kontaktfläche bereitgestellt sind, und zwar entfernt von der Fläche, an welcher der Halbleiterchip montiert ist.
  • Gemäß der vorliegenden Erfindung kann das Bereitstellen einer Zinkdeckgalvanisierung bzw. -Plattierung und einer Kupferniederschlag- bzw. -Anschlagplattierung in dieser Reihenfolge zumindest an der Kupferfläche der hinteren Fläche der Chip-Kontaktstelle, entfernt von der Fläche, an welcher ein Halbleiterchip montiert ist, Delamination (Abschälung oder Abtrennung) verhindern, welche dem Kupferoxidfilm zuzuschreiben ist, zumindest an der Fläche des Anschlußrahmens an der hinteren Fläche der Chip-Kontaktstelle bzw. -fläche. Des weiteren kann das Vorsehen einer Zinkanschlaggalvanisierung bzw. -niederschlag- bzw deckplattierung und einer Kupferniederschlag- bzw. -anschlagplattierung als eine Primer- bzw. Grundierungsplattierung für Silberplattierung an der gesamten Fläche des Anschlußrahmens Delamination (Schälung oder Abtrennung) verhindern, welche dem Kupferoxidfilm an der Fläche des Anschluß rahmens an sämtlichen Schnittstellen des Anschlußrahmens zuzuschreiben ist, umfassend die hintere Fläche der Chip-Kontaktfläche bezüglich des Umhüllungsharzes. Des weiteren ist die Verwendung einer Folie zum Plattieren oder dergleichen nicht erforderlich im Gegensatz zu dem Fall, in welchem die teilweise bzw. Partialplattierung bereitgestellt ist an lediglich der hinteren Fläche der Chip-Kontaktstelle.
  • Eine Dicke der Zinkdeckgalvanisierung bzw. -Plattierung von nicht mehr als 0,5 μm und nicht weniger als 0,001 μm kann die Wirkung bereitstellen, daß Delamination (Schälung oder Abtrennung) verhindert bzw. gehemmt ist.
  • Wenn die Dicke der Zinkdeckgalvanisierung bzw. der Zinkniederschlagplattierung geringer ist als 0,001 μm, ist die Konzentration von in die Kupferniederschlagplattierung diffundierten Zinkes so niedrig, daß die Verbesserung in der Adhäsion bzw. Anhaftung des Oxidfilmes nicht zufriedenstellend ist, und die Verwendung solch eines Anschlußrahmens kann Delamination nicht verhindern, während, wenn sie nicht weniger als 0,001 μm beträgt, die Bildung von Delamination (Abschälung oder Abtrennung), zuschreibbar dem Kupferoxidfilm an der Fläche des Anschlußrahmens, verhindert werden kann. Wenn die Dicke der Zinkdeckgalvanisierung größer als 0,5 μm ist, sind die Kosten erhöht. Des weiteren besteht in diesem Fall für die Zinkdeckgalvanisierung bzw. -niederschlagplattierung auf der gesamten Fläche des Anschlußrahmens, zu der Zeit der Armierungs- bzw. Panzerungsplattierung, die Möglichkeit, daß sich ein nadelförmiges bzw. Nadelzinnkristall bildet, und zwar enthaltend die Armierungsplattierung an dem äußeren Anschluß, was dazu führt, daß ein Kurzschluß auftreten kann zwischen äußeren Anschlüssen.
  • Da die Zinkdeck- bzw. -Niederschlaggalvanisierung bzw. -plattierung der Kupferanschlag- bzw. -Niederschlaggalvanisierungsplattierung unterliegt, können nachfolgend Silberplattierungsschritte und Drahtbond- bzw. -Verbindungsschritte in derselben Weise durchgeführt werden wie im Stand der Technik. In diesem Fall tritt weder ein Problem der Adhäsion bzw. Anhaftung der Silberplattierung noch ein Problem der Draht- bzw. Kabelbondfähigkeit bzw. -Verbindbarkeit auf.
    •
  • Die vorliegende Erfindung wird beschrieben mit Bezugnahme auf die Figuren und auf die folgenden Beispiele und Vergleichsbeispiele.
  • Beispiel 1
  • 1 zeigt eine Ausführungsform des erfindungsgemäßen Anschlußrahmens, wobei 1(b) eine Aufsicht des Anschlußrahmens und 1(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie A1-A2 von 1(b).
  • In 1 beziffert das Bezugszeichen 110 einen Anschlußrahmen; Bezugszeichen 111 eine Chip-Kontaktstelle bzw. eine Chip-Kontaktfläche, Bezugszeichen 112 einen inneren Anschluß, Bezugszeichen 113 einen äußeren Anschluß, Bezugszeichen 114 eine Schwellenstrebe, Bezugszeichen 115 einen Rahmen, Bezugszeichen 116 eine Stützstrebe, Bezugszeichen 120 ein Anschlußrahmenmaterial (eine Kupferlegierung), Bezugszeichen 130 eine Kupferplattierung, Bezugszeichen 140 eine teilweise bzw. partielle bzw. Partial-Silberplattierung und Bezugszeichen 150 eine dünne Silberplattierung.
  • In dem Anschlußrahmen 110 ist ein 0,15 mm dickes Kupferlegierungsmaterial (EFTEC64T-1/2H-Material, hergestellt von "The Furukawa Electric Co., Ltd.") geätzt zum Vorbereiten eines Anschlußrahmenmaterials 120 mit einer äußeren Form, wie sie in 1(b) gezeigt ist, wobei die gesamte Fläche des Anschlußrahmenmaterials 120 mit Kupfer 130 plattiert ist, und wobei lediglich ein vorbestimmter Bereich der Kupferplattierung 130 plattiert ist mit Silber zum Bilden einer teilweisen bzw. partiellen bzw. Partialsilberplattierung 140, wobei die gesamte Fläche dünn plattiert ist mit Silber zum Bilden einer dünnen Silberplattierung 150.
  • In dieser Ausführungsform beträgt die Plattierungsdicke 0,1 μm für die Kupfer plattierung, 3 μm für die teilweise Silberplattierung und 0,01 μm für die dünne Silberplattierung. Bevorzugte Bereiche liegen bei 0,1 bis 0,3 μm für die Kupferplattierung, 1,5 bis 10 μm für die teilweise bzw. Partialsilberplattierung und 0,001 bis 0,5 μm für die dünne Silberplattierung.
  • Des weiteren wird in dieser Ausführungsform EFTEC64T-1/2H-Material, hergestellt von "The Furukawa Electric Co., Ltd.", als Anschlußrahmenmaterial verwendet. Jedoch ist das Anschlußrahmenmaterial nicht auf dieses Material beschränkt, vielmehr können auch andere Kupferlegierungen verwendet werden. Wie es in 19 gezeigt ist, umfaßt der herkömmliche Anschlußrahmen ein geformtes Anschlußrahmenmaterial 120, eine Kupferplattierung 130, welche an der gesamten Fläche des geformten Anschlußrahmenmaterials 120 bereitgestellt ist, und eine teilweise bzw. Partialsilberplattierung 140, welche an der Kupferplattierung 130 in dessen vorbestimmten Bereich alleine bereitgestellt ist, während der Anschlußrahmen gemäß der vorliegenden Erfindung bereitgestellt ist mit einer dünnen Silberplattierung 150. Die Bereitstellung der dünnen Silberplattierung 150 kann die Oxidation der Kupferplattierung 130 verhindern bzw. hemmen, um die Dicke eines Oxidfilmes abzusenken. Zusätzlich resultiert sie zur Zeit der Oxidation in der bevorzugten Bildung von Cu2O gegenüber CuO, so daß der gebildete Oxidfilm per se weniger leicht bricht, und demzufolge, wenn eine Halbleitereinrichtung hergestellt wird unter Verwendung dieses Anschlusrahmens, kann das Auftreten von Delamination von einem Umhüllungsharz verhindert bzw. gehemmt werden.
  • Ein Verfahren zum Herstellen einer Halbleitereinrichtung (IC-Anordnung) unter Verwendung des Anschlußrahmens von Beispiel 1 wird beschrieben unter Bezugnahme auf 5.
  • Am Beginn wird die Chip-Kontaktstelle 111 eines Anschlußrahmens 110 der vorliegenden Ausführungsform, wie in 1 gezeigt, einer Niedereinstellung bzw. Niedersetzung (5(a)) unterworfen, und ein Halbleiterchip 160 wird an der Chip-Kontaktstelle bzw. -fläche 111 über eine Silberpaste 170 angeordnet bzw. verbunden (5(b)).
  • Nachfolgend wird die Silberpaste 170 wärmegehärtet, und eine Elektrodenkontaktfläche (Anschluß) 161 des Halbleiterchips 160 wird drahtbondiert bzw. -verbunden und elektrisch verbunden, unter Verwendung einer Drahtes (ein Golddraht) 180, mit dem Frontende eines inneren Anschlusses 112, wobei eine teilweise bzw. Partialsilberplattierung 140 an dem Anschlußrahmen 110 (5(c)) bereitgestellt ist.
  • Nachfolgend wird Harzdichtung, Entfernung der Schwellenstrebe, Bilden des äußeren Anschlusses und Löten durchgeführt zum Bilden einer Halbleitereinrichtung 200 (5(d)).
  • Durch die obigen Schritte werden die Kupferplattierung 130 an der Fläche des Anschlußrahmens 110, welcher in 1 gezeigt ist, und ein Teil des Anschlußrahmenmaterials (Kupferlegierung) 120 oxidiert zum Bilden eines Kupferoxidfilmes 130A, welcher in 5(c) gezeigt ist. Gleichzeitig diffundiert die dünne Silberplattierung 150 an der Kupferplattierung 130, wie in 1 gezeigt, hinein in den Kupferoxidfilm 130A und das Anschlußrahmenmaterial (Kupferlegierung) 120.
  • Bei der Bildung bzw. Vorbereitung der Halbleitereinrichtung 200 unter Verwendung des Anschlußrahmens der vorliegenden Ausführungsform wird beim Erwärmen in dem in 5(c) gezeigten Schritt die Fläche des Kupfers an der Chip-Kontaktfläche 111 durch Röntgenstrahlenphotoelektronenspektroskopie (ESCA) beobachtet, und zwar wie es in den 6(a) und 6(b) gezeigt ist.
  • In 6 beziffert das Bezugszeichen 130A einen Kupferoxidfilm, Bezugszeichen 150A einen Bereich mit Silber, welches darin diffundiert ist, Bezugszeichen 120 ein Anschlußrahmenmaterial und Bezugszeichen 120a eine Kupferlegierung.
  • Silber von der dünnen Silberplattierung 150, wie in 1 gezeigt, ist hinein diffundiert in den Kupferoxidfilm 130A und das Kupferanschlußrahmenmaterial (Kupferlegierung), und, wie es in 6(a) gezeigt ist, ist Ag diffundiert bzw. verteilt in dem gesamten Kupferoxidfilmbereich 130A und einem Teil der Kupferlegierung 120a. Der Kupferoxidfilmbereich 130A ist gebildet durch CuO 130Ab und Cu2O 130Aa, wobei sich das CuO 130Ab an der oberen Flächenseite befindet.
  • Bei weiterer Diffusion von Ag migriert Ag hin zu der inneren Seite der Kupferlegierung, und, wie es in 6(b) gezeigt ist, bewirkt dies, daß diffundiertes bzw. diffusiertes bzw. verteiltes Ag im wesentlichen in dem Flächenbereich fehlt. Der Diffusionszustand von Ag hinein in die innere Seite des Kupferoxidfilmes verändert sich, abhängig von der Dicke der dünnen Silberplattierung 150 und den Erwärmungsbedingungen. Insbesondere, wenn die Dicke der dünnen Silberplattierung 150 gewissermaßen groß ist und die Erwärmungsbedingungen mild, neigt Silber dazu, in im wesentlichen den gesamten Bereich des Oxidfilmes zu diffundieren. Andererseits, wenn die Dicke der Silberplattierung gering ist und die Erwärmungsbedingungen streng sind, neigt Silber dazu, tief in das Innere des Kupferoxidfilmes zu diffundieren. In einigen Fällen diffundiert Silber sowohl in den Oxidfilm hinein als auch in das Anschlußrahmenmaterial (Kupferlegierung) 120.
  • Wenn die Dicke der dünnen Silberplattierung 150 und die Erwärmungsbedingungen geeignet bzw. passend gewählt sind, zeigt die Oberflächenbeobachtung durch ESCA oder dergleichen, daß die Fläche des Kupferoxidfilmes ebenfalls gebildet ist durch kupferartiges Oxid Cu2O.
  • Andererseits, wenn eine Halbleitereinrichtung hergestellt wird durch dieselben Schritte, wie in 5 gezeigt, unter Verwendung des herkömmlichen Anschlußrahmens, welcher in 19 gezeigt ist, mit Kupferplattierung und teilweiser bzw. Partial-Silberplattierung alleine bereitgestellt, entspricht der Oxidationszustand des Kupfers in dem Stadium entsprechend 5(c) dem, wie er in 6(c) gezeigt ist.
  • Bei dem herkömmlichen Anschlußrahmen, welcher in 19 gezeigt ist, ist die Oxidationsrate von Kupfer so hoch, daß die Dicke des resultierenden Oxidfilmes größer ist als jene des Oxidfilmes in der vorliegenden Ausführungsform, da keine dünne Silberplattierung an der Fläche des Kupfers bereitgestellt ist. Zusätzlich, da keine Diffusion von Silber stattfindet, im Gegensatz zu der Verwendung des Anschlußrahmens der vorliegenden Ausführungsform, tritt die bevorzugte Bildung von Cu2O gegenüber CuO nicht auf.
  • Aus 6 ist ersichtlich, daß bei dem Anschlußrahmen 110 gemäß der vorliegenden Ausführungsform die Bereitstellung von dünner Silberplattierung 140 die Bildung von einem Oxidfilm in dem in 5(c) gezeigten Schritt verhindern bzw. hemmen kann, was in einer geringeren Dicke des Oxidfilmes resultiert als jener des Oxidfilmes gemäß dem Stand der Technik, wo keine dünne Silberplattierung 140 bereitgestellt ist.
  • Ferner wird bei dem Anschlußrahmen 110 der vorliegenden Ausführungsform, zur Zeit der Bildung des Oxidfilmes Cu2O bevorzugt gebildet gegenüber CuO, so daß der gebildete Oxidfilm per se weniger dazu neigt, zu brechen bzw. gebrochen zu werden, und demzufolge, wenn eine Halbleitereinrichtung erzeugt wird unter Verwendung dieses Anschlußrahmens, kann das Auftreten von Delamination des Anschlußrahmens von einem Umhüllungsharz verhindert bzw. gehemmt werden.
  • Als Variante zu Beispiel 1 wurden Anschlußrahmen hergestellt, mit Dicken der dünnen Silberplattierung von 0,001 μm, 0,01 μm und 0,5 μm. Für die Anschlußrahmen von Beispiel 1 und die Varianten davon wurde die Adhäsion bzw. Anhaftung von dem Kupferoxidfilm an der hinteren Fläche der Chip-Kontaktfläche der Anschlußrahmen sowie die Bond- bzw. Verbindungsstärke bzw. -Festigkeit eines Umhüllungsharzes bewertet bzw. abgeschätzt.
  • Bei der Bewertung der Adhäsion bzw. Anhaftung des Kupferoxidfilmes an der hinteren Fläche der Chip-Kontaktstelle wurde der Anschlußrahmen erwärmt unter Drahtbond-simulierten Erwärmungsbedingungen von 280°C für 3 min, wobei die Bondstärke bzw. -Festigkeit des Oxidfilmes an der hinteren Fläche der Chip- Kontaktstelle gemessen wurde durch einen Bandschäl- bzw. Abschältest, wobei die Adhäsion als akzeptabel (0) bewertet wurde, wenn keine Schälung bzw. Abtrennung auftrat, während die Adhäsion als nicht akzeptabel (X) bewertet wurde, wenn Schälung (engl. peeling) auftrat.
  • Bei der Bewertung der Bondstärke bzw. -Festigkeit des Umhüllungsharzes wurden zur Bewertung der Bond- bzw. -Verbindungsstärke eines Umhüllungsharzes Spezialrahmen (eine feste bzw. Vollmaterialplatte) verwendet, welche einer Oberflächenbehandlung unterworfen wurden, und zwar in derselben Weise wie im Beispiel 1 und den Varianten davon, und wurden verglichen mit dem Spezialrahmen, welcher der herkömmlichen Oberflächenbehandlung unterworfen bzw. mit dieser bearbeitet wurde. Die Ergebnisse sind in Tabelle 1 angegeben.
  • In dem Vergleichstest hatten weder die Rahmen der Erfindung noch der Vergleichsrahmen eine Partialsilberplattierung. Die Spezialrahmen wurden erwärmt unter Drahtbond- bzw. -Verbindungssimulationserwärmungsbedingungen von 280°C und 3 min, wobei ein Umhüllungsharz bei einem gegebenen Bereich geformt bzw. gegossen wurde an dem Kupferlegierungsmaterial, und wobei die Bondfestigkeit des Umhüllungsharzes durch einen Scher- bzw. Abschertest gemessen wurde.
  • Die Bond- bzw. Verbindungsstärke bzw. -Festigkeit des Umhüllungsharzes wurde als akzeptabel (0) bewertet, wenn die Stärke bzw. Festigkeit nicht weniger als 2,0 N/mm2 betrug, während die Bondstärke als inakzeptabel (X) bewertet wurde, wenn die Bondstärke niedriger als 2,0 N/mm2 war.
  • In dem Vergleichsbeispiel betrug die Dicke der dünnen Silberplatzierung 1,0 μm. Bei dem herkömmlichen Beispiel war keine dünne Silberplattierung vorgesehen. Tabelle 1
    Figure 00320001
  • In Beispiel 1 war die dünne Silberplattierung bereitgestellt an der gesamten Fläche des Kupferlegierungsmaterials nach einer vorbestimmten teilweisen bzw. Partialsilberplattierung. Jedoch ist die teilweise dünne Silberplattierung an lediglich einem Abschnitt nützlich zum Verhindern der Delamination einer IC-Anordnung, z.B. ist teilweise dünne Silberplattierung an lediglich der hinteren Fläche der Chip-Kontaktstelle ausreichend zum Erreichen der Wirkung, daß Delamination verhindert bzw. gehemmt ist (Verhinderung von Abtrennung oder Schälung durch Oxidation).
  • Beispiel 2
  • 2 zeigt eine Ausführungsform des Anschlußrahmens der Erfindung, wobei 2(b) eine Aufsicht des Anschlußrahmens und 2(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie B1-B2 von 2(b).
  • In 2 beziffert das Bezugszeichen 110 einen Anschlußrahmen, das Bezugs zeichen 111 eine Chip-Kontaktstelle bzw. -Fläche, Bezugszeichen 112 einen inneren Anschluß, Bezugszeichen 113 einen äußeren Anschluß, Bezugszeichen 114 eine Schwellenstrebe, Bezugszeichen 115 einen Rahmen, Bezugszeichen 120 ein Anschlußrahmenmaterial (eine Kupferlegierung), Bezugszeichen 130 eine Kupferplattierung, Bezugszeichen 140 eine teilweise bzw. partielle bzw. Partialsilberplattierung, und Bezugszeichen 150 eine dünne Silberplattierung.
  • Bei dem Anschlußrahmen 110 ist ein 0,15 mm dickes Kupferlegierungsmaterial (EFTEC64T-1/2H-Material, hergestellt durch "The Furukawa Electric Co., Ltd.") geätzt zum Erzeugen bzw. Bilden eines Rahmenanschlußmaterials 120 mit einer äußeren Form, wie sie in 1(b) gezeigt ist, wobei die gesamte Fläche des Anschlußrahmenmaterials 120 mit Kupfer 130 plattiert ist, wobei die gesamte Fläche der Kupferplattierung mit Silber plattiert ist zum Bilden einer dünnen Silberplattierung 150, und wobei des weiteren ein vorbestimmter Bereich der Silberplattierung plattiert ist mit Silber zum Bilden einer teilweisen bzw. partiellen bzw. Partialsilberplattierung 140.
  • In dieser Ausführungsform beträgt die Plattierungsdicke 0,1 μm für die Kupferplattierung, 0,01 μm für die dünne Silberplattierung und 3 μm für die Partialsilberplattierung. Wie bei dem Anschlußrahmen von Beispiel 1, liegen die Plattierungsdicken bevorzugt zwischen 0,1 bis 0,3 μm für die Kupferplattierung, 1,5 bis 10 μm für die Partialsilberplattierung, und 0,001 bis 0,5 μm für die dünne Silberplattierung.
  • Ferner wird in dieser Ausführungsform das EFTEC64T-1/2H-Material, hergestellt durch "The Furukawa Electric Co., Ltd.", als das Anschlußrahmenmaterial verwendet. Wie in Beispiel 1 ist jedoch das Rahmenanschlußmaterial nicht ausschließlich auf dieses Material beschränkt, vielmehr können auch andere Kupferlegierungen verwendet werden.
  • Die Ergebnisse der Bewertung der Adhäsion bzw. Anhaftung des Kupferoxidfilmes an der hinteren Fläche der Chip-Kontaktstelle und der Bond- bzw. -Ver bindungsstärke bzw. -Festigkeit von dem Umhüllungsharz, im Zusammenhang mit der Bereitstellung der dünnen Silberplattierung, sind dieselben wie jene vom Beispiel 1.
  • Beispiel 3
  • Ein Verfahren zum teilweisen bzw. partiellen Plattieren eines Anschlußrahmens gemäß der Erfindung wird nun beschrieben mit Bezugnahme auf 3. Dieses Beispiel demonstriert ein Verfahren zum Erzeugen des Anschlußrahmens von Beispiel 1.
  • Ein Anschlußrahmen 110A aus einer geformten Kupferlegierung, welche vorbehandelt wurde zur Plattierung, wurde zuerst bereitgestellt (3(a)), wobei die gesamte Fläche davon plattiert wurde mit Kupfer zum Bilden einer 0,1 μm dicken Kupferplatzierung 130 (3(b)).
  • Bei der Vorbehandlung zum Plattieren wurde die gesamte Fläche des Anschlußrahmens 110A, hergestellt aus einer Kupferlegierung, geformt durch Ätzen, elektrolytisch entfettet, gewaschen mit reinem Wasser, und einer Säureaktivierungsbehandlung ausgesetzt, um den Oxidfilm zu entfernen, welcher an der Fläche des Rahmens gebildet war, und zwar mit einer säureartigen Lösung, wodurch die Fläche der Kupferlegierung als ein Anschlußrahmenmaterial 120 aktiviert wurde, wonach erneut mit reinem Wasser gespült bzw. gewaschen wurde.
  • Kupferplattierung wurde durchgeführt unter Verwendung von Kupfercyanid bei einer Badtemperatur von 50°C für etwa 20 sec bis zu einer Dicke von etwa 0,1 μm.
  • Nachfolgend wurde ein vorbestimmter Bereich des mit Kupfer 130 plattierten Anschlußrahmens 110 mit Silber plattiert zum Bilden einer 3,0 μm dicken, teilweisen bzw. partiellen bzw. Partialsilberplattierung 140 (3(c)).
  • Die Partialsilberplattierung 140 ist generell wie folgt gebildet. Das Anschlußrahmenmaterial wird mit einer Maskierfolie bedeckt, so daß ein Chip-Kontaktabschnitt an der Seite, an welcher ein Halbleiterchip zu montieren ist, und ein innerer Anschlußfrontendbereich zum Drahtbonden bzw. -Verbinden mit einem Halbleiterchip freigelegt sind. Das Anschlußrahmenmaterial wird als eine Kathode verwendet, und eine Plattierlösung wird durch eine Düse aufgesprüht. In diesem Fall wird häufig eine unnötige dünne Silberplattierung in einem anderen Bereich als dem vorbestimmten Bereich gebildet. Der Bereich, welcher unnötigerweise dünn silberplattiert ist, wird "Silberleckagebereich" 140A genannt.
  • Aus diesem Grund wurde der Silberleckagebereich 140A elektrolytisch entfernt, so daß nachfolgende dünne Silberplattierung 150 gleichförmig gebildet werden kann (3(d)).
  • Nachdem der Silberleckagebereich 140A elektrolytisch entfernt wurde, wurde die ausgesetzte bzw. freigelegte Kupferplattierfläche und die gesamte Fläche der Partialsilberplattierung an dem Anschlußrahmen dünn plattiert mit Silber zum Bilden einer 0,01 μm dicken dünnen Silberplattierung 150 (3(e)).
  • Beispiel 4
  • Ein weiteres Verfahren zum teilweisen bzw, partiellen Plattieren eines Anschlußrahmens gemäß der Erfindung wird kurz beschrieben unter Bezugnahme auf 4.
  • Dieses Beispiel demonstriert ein Verfahren zum Erzeugen des Anschlußrahmens von Beispiel 2, wobei in dem Verfahren dieses Beispieles anders als bei dem Verfahren zum teilweisen bzw, partiellen Plattieren eines Anschlußrahmens, wie im Beispiel 3 beschrieben, eine dünne Silberplattierung vor der partiellen Silberplattierung gebildet ist.
  • Ein Anschlußrahmen 110A aus einer geformten Kupferlegierung, welcher zur Plattierung vorbehandelt wurde, wurde zuerst bereitgestellt (4(a)), wobei die gesamte Fläche davon plattiert wurde mit Kupfer zum Bilden einer 0,1 μm dicken Kupferplattierung 130 (4(b)).
  • Nachfolgend wurde die gesamte Fläche des mit Kupfer 130 plattierten Anschlußrahmens 110A dünn plattiert mit Silber 150 zum Bilden einer 0,01 μm dicken dünnen Silberplattierung 150 (4(c)).
  • Nachfolgend wurde lediglich ein vorbestimmter Bereich des dünn mit Silber 150 plattierten Rahmens 110A mit Silber plattiert zum Bilden einer 3,0 μm dicken, teilweisen bzw. partiellen bzw. Partialsilberplattierung 140 (3(c)).
  • Die Vorbehandlung zum Plattieren, Kupferplattieren, Silberplattieren und dergleichen wurde durchgeführt in derselben Weise wie im Beispiel 3.
  • Beispiele 5 und 6
  • Ausführungsformen der Halbleitereinrichtung gemäß der Erfindung werden nun beschrieben mit Bezugnahme auf die beigefügten Zeichnungen.
  • Bei der Halbieitereinrichtung von Beispiel 5 wurde der Anschlußrahmen von Beispiel 1 verwendet, wobei die Halbleitereinrichtung, wie es in 5 gezeigt ist, erzeugt bzw. gebildet wurde durch den Schritt des Drahtbondens bzw. -Verbindens und den Schritt der Harzdichtung. 7 ist eine schematische Querschnittsansicht der Halbleitereinrichtung.
  • Bei der Halbleitereinrichtung von Beispiel 6 wurde der Anschlußrahmen von Beispiel 2 verwendet, wobei, wie im Beispiel 5, die Halbleitereinrichtung gebildet wurde durch die Schritte Drahtbonden bzw. -Verbinden, und den Schritt Harzdichten. Die Halbleitereinrichtung von Beispiel 6 hat dieselbe Erscheinung wie Beispiel 5, und zwar wie in 7 gezeigt. Jedoch sind diese Halbleitereinrichtungen unterschiedlich voneinander bezüglich der Dicke des oberflächlichen Kupfer oxidfilmes 130A und dem Bereich, wo diffundiertes Silber vorhanden ist.
  • Beide Halbleitereinrichtungen von Beispielen 5 und 6 zeigten kein Auftreten von Delamination.
  • Beispiel 7
  • Die so erhaltene Zuverlässigkeit zum Verhindern von Delamination in den Halbleitereinrichtungen wurde durch die folgenden Tests untersucht.
  • Insbesondere wurden Spezialrahmen (Vollmaterial- bzw. Festplatte) wie oben erwähnt zur Bewertung der Bond- bzw. Verbindungsstärke bzw. Festigkeit eines Umhüllungsharzes einer Oberflächenbehandlung in derselben Weise wie in den Beispielen 1 und 2 unterworfen bzw. behandelt, wobei ein Spezialrahmen desselben Typs wie oben beschrieben der herkömmlichen Obeflächenbehandlung unterworfen wurde. Die Dicke des Kupferoxidfilmes und der Bereich, wo Ag vorhanden ist, wurde für verschiedene Erwärmungsbedingungen wie angegeben bestimmt durch Röntgenstrahlenphotoelektronenspektroskopie (ESCA). Die Bondfestigkeit des Harzes wurde für jede Bedingung in derselben Weise, wie oben beschrieben, gemessen.
  • 8(a) ist ein Graph, welcher die Dicke des Oxidfilmes zeigt, wenn gemessen von der Fläche und dem Bereich, wo Ag vorhanden ist, bezüglich des Abstandes von der Fläche, und zwar für die oberflächenbehandelten Anschlußrahmen, welche unter verschiedenen Erwärmungs- bzw. Wärmebedingungen wärmebehandelt wurden.
  • 8(b) ist ein Graph, welcher die Bondstärke bzw. -Festigkeit des Harzes nach Wärmebehandlung unter Bedingungen wie angegeben zeigt. Wärme- bzw. Erwärmungsbedingung L repräsentiert Erwärmung bei 150°C für 1 h, Erwärmungsbedingung H repräsentiert Erwärmung bei 280°C für 3 min, und Erwärmungsbedingung N repräsentiert, daß keine Erwärmungsbehandlung durch geführt wurde.
  • Bezüglich der Flächenbehandlungsbedingungendes Anschlußrahmens repräsentiert Bedingung (1), daß die Oberflächenbehandlung in derselben Weise durchgeführt wurde wie oben beschrieben in Verbindung mit dem in Beispiel 1 verwendeten Anschlußrahmen, Bedingung (2) repräsentiert, daß die Flächen- bzw. Oberflächenbehandlung durchgeführt wurde in derselben Weise wie sie oben beschrieben wurde in Verbindung mit dem Anschlußrahmen, welcher in Beispiel 2 verwendet wurde, Bedingung (3) repräsentiert, daß keine dünne Silberplatzierung bereitgestellt war, wobei lediglich Kupferanschlag- bzw. -Niederschlagplattierung angewendet wurde, und Bedingung (4) repräsentiert bzw. gibt an, daß eine Kupfer-Silber-Legierungsplattierung bereitgestellt war an dem Kupfermaterial.
  • Aus 8(b) ist es offensichtlich, daß nach der Wärmebehandlung, welche Drahtbonden bzw. -Verbinden (280°C, 3 min) entspricht, die Bedingungen (1) und (2), welche das Vorhandensein von Ag über dem gesamten Kupferoxidfilmbereich involvieren, höhere Bondstärke des Harzes bereitstellen als Bedingung (3), wo Ag nicht in dem gesamten Kupferoxidfilmbereich vorhanden ist. Ferner ist es offensichtlich, daß Bedingung (3), wobei lediglich ein Kupferoxidfilm bereitgestellt ist, welcher kein Ag enthält, niedrigere bzw. geringere Bond- bzw. -Verbindungsstärke bzw. -Festigkeit von Harz bereitstellt als Bedingung (4).
  • Aus diesen Ergebnissen ist ersichtlich, daß die Wärmebehandlung der Anschlußrahmen, welche in den Halbleitereinrichtungen der Beispiele 5 und 6 verwendet werden, und zwar unter Bedingungen, entsprechend dem Drahtbonden (280°C, 3 min), höhere Bordstärke von Harz bzw. für Harz bzw. mit Bezug auf Harz bereitstellen, wodurch angegeben wird, daß die Halbleitereinrichtungen der Beispiele 5 und 6 weniger dazu neigen, Delamination zu erzeugen.
  • Der Grund, warum Bedingung (4) im Vergleich mit Bedingung (3) relativ gute Bondstärke des Harzes bereitstellt, nach der Wärmebehandlung entsprechend dem Drahtbonden (280°C, 3 min), liegt wahrscheinlich in der Tatsache, daß Ag in dem Kupferoxidfilm vorhanden ist, obwohl es getrennt bzw. entfernt von der Fläche vorliegt.
  • Bezüglich der Bedingungen (1) und (2) wurden mehrere Proben vorbereitet unter verschiedenen dünnen Silberplattierungsbedingungen, zum Verändern der Dicke des Oxidfilms und der Lage, welche Ag enthält, sowie der Ag-Konzentration, mit nachfolgender Bewertung. Als ein Ergebnis wurde herausgefunden, daß eine Ag-Konzentration von weniger als 20 at%, wenn gemessen durch Röntgenstrahlenphotoelektronenspektroskopie, geeignet ist angesichts der Bondstärke bzw. -Festigkeit von Harz.
  • Ferner wurde in diesem Fall herausgefunden, daß Wärmebehandlung, entsprechend dem Drahtbonden (280°C, 3 min) eine Dicke des Oxidfilms und des Films, welcher Ag enthält, von nicht weniger als 200 nm bereitstellt.
  • Getrennt davon wurden Halbleitereinrichtungen entsprechend jeweils den Bedingungen (1 ) bis (4) vorbereitet zum Untersuchen des Auftretens von Delamination. Für das Auftreten von Delamination wurde herausgefunden, daß bezüglich der Bondstärke von Harz nach Wärmebehandlung des Anschlußrahmens, unter Bedingungen, welche dem Drahtbonden (280°C, 3 min) entsprechen, 200 N in Bedingung (3) nicht zufriedenstellend ist, und daß bei Bedingung (4) das Auftreten von Delamination deutlich verhindert bzw, gehemmt werden kann bei einem zufriedenstellenden Pegel für die praktische Verwendung. Es wurde herausgefunden, daß, wenn die Bondstärke von Harz nicht weniger als 400 N beträgt, wie bereitgestellt durch Bedingungen (1) und (2), die Delamination im wesentlichen vollständig verhindert bzw. gehemmt werden kann.
  • Ferner wurden Anschlußrahmenproben gebildet in derselben Weise wie im Beispiel 1, mit der Ausnahme, daß eine 0,001 μm dicke, eine 0,01 μm dicke, eine 0,1 μm dicke oder eine 0,5 μm dicke dünne Palladiumplattierung (im folgenden bezeichnet als "dünne Pd-Plattierung") bereitgestellt war anstelle der dünnen Silberplattierung, oder eine 1,0 μm dicke Pd-Plattierung war bereitgestellt an der Kupferlegierung, oder keine dünne Platzierung war bereitgestellt entsprechend dem Stand der Technik. Für die Proben wurde die Adhäsion bzw. Anhaftung des Oxidfilmes an der hinteren Fläche der Chip-Kontaktstelle und die Bond- bzw. -Verbindungsstärke bzw. -Festigkeit des Umhüllungsharzes bewertet. Die Ergebnisse sind in Tabelle 2 gezeigt. Wie es aus Tabelle 2 offensichtlich ist, waren die erhaltenen Ergebnisse durch die Bereitstellung einer dünnen Pd-Plattierung, wie in Tabelle 2 angegeben, im wesentlichen dieselben wie jene, welche durch das Bereitstellen einer dünnen Silberplattierung waren, wie in Tabelle 1 angegeben.
  • Das Beurteilungsverfahren und die Bedingungen waren dieselben wie jene für die Bereitstellung von dünner Silberplattierung, wie in Tabelle 1 angegeben.
  • Obwohl das Bereitstellen von dünner Silberplattierung oder dünner Pd-Plattierung an dem Anschlußrahmen oben beschrieben wurde, wird beurteilt, daß das Bereitstellen von dünner Goldplattierung oder dünner Platinplattierung oder dünner Platzierung von Silber, Pd (Palladium), Gold und Platin anstelle der dünnen Silberplattierung und der dünnen Pd-Platzierung dieselbe Wirkung und Funktion aufweist.
  • Es wird ebenfalls beurteilt, daß Halbleitereinrichtungen unter Verwendung dieser Anschlußrahmen dieselbe Wirkung und Funktion aufweisen wie die Halbleitereinrichtungen der obigen Beispiele.
  • Ferner ist es nicht notwendig, zu erwähnen, daß das Bereitstellen der obigen dünnen Plattierung ebenfalls effektiv ist beim Anwenden von teilweiser bzw. partieller bzw. Partialgoldplattierung oder teilweiser bzw. partieller bzw. Partialpalladiumplattierung anstelle der teilweisen bzw, partiellen bzw. Partialsilberplattierung. Tabelle 2
    Figure 00410001
  • Beispiel 8
  • 9 zeigt eine Ausführungsform des Anschlußrahmens der Erfindung, wobei 9(b) eine Aufsicht des Anschlußrahmens und 9(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie A1-A2 von 9(b).
  • In 9 beziffert das Bezugszeichen 110 einen Anschlußrahmen, Bezugszeichen 111 eine Chip-Kontaktstelle bzw. -Fläche, Bezugszeichen 112 einen inneren Anschluß, Bezugszeichen 113 einen äußeren Anschluß, Bezugszeichen 114 eine Schwellenstrebe, Bezugszeichen 115 einen Rahmen, Bezugszeichen 116 eine Stützstrebe, Bezugszeichen 120 ein Anschlußrahmenmaterial (eine Kupferlegierung), Bezugszeichen 130 eine Kupferplattierung, Bezugszeichen 140 eine teilweise bzw. partielle bzw. Partialsilberplattierung, und Bezugszeichen 150 eine dünne Silberplattierung.
  • Bei dem Anschlußrahmen 110 wird ein 0,15 mm dickes Kupferlegierungsmaterial (EFTEC64T-1/2H-Material, hergestellt durch "The Furukawa Electric Co., Ltd.") geätzt zum Bilden eines Anschlußrahmenmateriales 120 mit einer äußeren Form, wie sie in 9(b) gezeigt ist, wobei eine dünne Silberplattierung 150 und eine Kupferplattierung 130 nacheinander bzw. sukzessive bereitgestellt sind an dem gesamten Bereich der Fläche des Anschlußrahmens, und wobei ein vorbestimmter Bereich der Kupferplattierung plattiert ist mit Silber zum Bilden einer teilweisen bzw. partiellen bzw. Partialsilberplattierung 140.
  • In dieser Ausführungsform beträgt die Plattierungsdicke 0,01 μm für die dünne Silberplattierung, 0,1 μm für die Kupferplattierung und 3 μm für die Partialsilberplattierung. Die Plattierdicken liegen bevorzugt zwischen 0,1 und 0,3 μm für die Kupferplattierung, 1,5 und 10 μm für die Partialsilberplattierung, und 0,001 und 0,5 μm für die dünne Silberplattierung 150.
  • Ferner wird in dieser Ausführungsform EFTEC64T-1/2H-Material, hergestellt durch "The Furukawa Electric Co., Ltd.", als Anschlußrahmenmaterial 120 verwendet. Jedoch ist das Anschlußrahmenmaterial nicht ausschließlich auf dieses Material beschränkt, vielmehr können ebenfalls andere Kupferlegierungen verwendet werden.
  • Wie es in 9(a) gezeigt ist, ist bei dem Anschlußrahmen gemäß der vorliegenden Ausführungsform, nachdem eine dünne Silberplattierung 150 und eine Kupferplattierung 130 sukzessive gebildet wurden, an der gesamten Fläche eines geformten Anschlußrahmenmateriales 120 eine Partialsilberplattierung 140 gebildet an lediglich einem vorbestimmten Bereich der Kupferplattierung. Das Bereitstellen der dünnen Silberplanierung 150 kann die Adhäsion bzw. Anhaftung zwischen dem Basismetall (Kupferlegierungsmaterial) und dem Oxidfilm verbessern, wodurch es ermöglicht wird, daß Delamination von einem Umhüllungsharz verhindert bzw. gehemmt werden kann bei der Vorbereitung bzw. Erzeugung bzw. Bildung einer Halbleitereinrichtung.
  • Beispiel 9
  • 10 zeigt eine weitere Ausführungsform des erfindungsgemäßen Anschlußrahmens, wobei 10(b) eine Aufsicht des Anschlußrahmens und 10(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie A3-A4 von 10(b).
  • In 10 beziffert Bezugszeichen 110 einen Anschlußrahmen, Bezugszeichen 111 eine Chip-Kontaktstelle bzw. -Fläche, Bezugszeichen 112 einen inneren Anschluß, Bezugszeichen 113 einen äußeren Anschluß, Bezugszeichen 114 eine Schwellenstrebe, Bezugszeichen 115 einen Rahmen, Bezugszeichen 120 ein Anschlußrahmenmaterial (eine Kupferlegierung), Bezugszeichen 130 eine Kupferplattierung, Bezugszeichen 140 eine teilweise bzw. partielle bzw. Partiaisilberplattierung und Bezugzeichen 150 eine dünne Silberplattierung.
  • Der Anschlußrahmen der vorliegenden Ausführungsform ist derselbe wie jener von Beispiel 8, mit der Ausnahme, daß eine dünne Silberplattierung 150 lediglich an der hinteren Fläche der Chip-Kontaktstelle bzw. -Fläche 111 bereitgestellt war, und zwar entfernt von der Fläche, an welcher ein Halbleiterchip montiert ist.
  • Beispiel 10
  • Die Bondstärke eines Umhüllungsharzes und der Zustand bzw. das Stadium der Schälung bzw. Abschälung des Oxidfilmes wurden beurteilt für Anschlußrahmen der Beispiele 8 und 9, sowie von Varianten und Vergleichsbeispielen.
  • Die Anschlußrahmen der Varianten 4, 5 und 6 haben dieselbe Konstruktion wie der Anschlußrahmen von Beispiel 8, mit der Ausnahme, daß die Dicke der dünnen Silberplattierung 0,1 μm für Variante 4, 0,5 μm für Variante 5 und 1,0 μm für Variante 6 beträgt.
  • Vergleichsbeispiel 3 ist ein Anschlußrahmen gemäß dem herkömmlichen Beispiel, welches in 6 gezeigt ist, welcher einer Anti-Entfärbungsbehandlung unterworfen wurde. Vergleichsbeispiel 4 ist ein Anschlußrahmen gemäß dem herkömmlichen Beispiel, welches keiner Anti-Entfärbungsbehandlung unterworfen wurde.
  • Für sämtliche Beispiele 8 und 9, Varianten und Vergleichsbeispiele beträgt die Dicke der Kupferplattierung 0,1 μm, und die Dicke der teilweisen bzw. partiellen bzw. Partialsilberplattierung beträgt 3 μm.
  • Bei der Bewertung der Bondstärke bzw. -Festigkeit des Umhüllungsharzes wurden Spezialrahmen (eine feste bzw. Vollplatte) für die Bewertung der Bondstärke eines Umhüllungsharzes einer Oberflächenbehandlung unterworfen, und zwar in derselben Weise wie im Beispiel 8, wobei die Varianten und Vergleichsbeispiele der speziell behandelten Rahmen erwärmt wurden unter drahtbondsimulierten Erwärmungsbedingungen von 280°C und 3 min, wobei das Umhüllungsharz bei einem gegebenen Bereich geformt bzw. gegossen wurde an dem Kupferlegierungsmaterial, und wobei die Bondstärke des Umhüllungsharzes gemessen wurde durch einen Scher- bzw. Abschertest.
  • Ferner wurde nach dem Test der Zustand bzw. das Stadium der Adhäsion bzw. Anhaftung des Oxidfilmes an dem Umhüllungsharz, sowie die Abschälung des Oxidfilmes von dem Basismaterial beurteilt. Die Ergebnisse sind in Tabelle 3 zusammengefaßt.
  • Die Bondstärke bzw. Festigkeit bzw. Verbindungsstärke bzw. -Festigkeit, wenn gemessen durch den Scher- bzw. Abschertest und das Abschälen bzw. die Abtrennung des Oxidfilmes wurden als akzeptabel (0) beurteilt, wenn die Stärke nicht weniger als 2,0 N/mm2 betrug, während sie als nicht akzeptabel (X) beurteilt wurden, wenn die Stärke niedriger als 2,0 N/mm2 betrug. Tabelle 3
    Figure 00450001
  • Aus Tabelle 3 ist ersichtlich, daß die Anschlußrahmen der Beispiele 8 und 9 sowie der Varianten 4 und 5, welche eine dünne Silberplattierung aufweisen, überlegen sind bezüglich der Bondstärke von Umhüllungsharz und bezüglich der Abschälung des Oxidfilmes gegenüber dem Anschlußrahmen von Vergleichsbeispiel 3, bei welchem eine Partialsilberplattierung gebildet wurde durch das in 14(a) gezeigte Verfahren. Des weiteren wurde herausgefunden, daß der Anschlußrahmen des Vergleichsbeispieles 4 bezüglich der Abschälung des Oxidfilmes gegenüber dem Anschlußrahmen von den Beispielen 8 und 9 sowie der Varianten 4 und 5 unterlegen ist.
  • Ferner ist ersichtlich, daß der Anschlußrahmen der Variante 6 unterlegen ist bezüglich der Bondstärke von Umhüllungsharz gegenüber den Anschlußrahmen der Beispiele 8 und 9 sowie der Varianten 4 und 5, wodurch angegeben wird, daß, wenn die Dicke der dünnen Silberplatzierung exzessiv groß ist, der erreichte Effekt durch das Bereitstellen der dünnen Silberplattierung verloren geht.
  • Aus den Ergebnissen kann beurteilt werden, daß im Vergleich mit dem herkömmlichen Anschlußrahmen, welcher plattiert wurde durch das Verfahren, wie in 14(b) gezeigt, die Anschlußrahmen der Beispiele 8 und 9 sowie der Varianten 4 und 5 gemäß der Erfindung, wenn verwendet in einer Halbleitereinrichtung, in effizienterer Weise die Delamination von IC-Anordnungen verhindern bzw. hemmen können, welche Delamination der Bildung des Kupferoxidfilmes zuzuschreiben ist.
  • Beispiel 11
  • Eine Ausführungsform des Verfahrens zum teilweisen bzw. partiellen Plattieren eines Anschlußrahmens mit einem Edelmetall wird nun beschrieben unter Bezugnahme auf 11.
  • Das Verfahren zum teilweisen bzw. partiellen Plattieren eines Anschlußrahmens mit einem Edelmetall ist in dem vorliegenden Beispiel ein Plattierverfahren zum Erzeugen des Anschlußrahmens von Beispiel 8. 11 entspricht 9(a).
  • Am Anfang wurde die gesamte Fläche eines Anschlußrahmens 110A aus einer Kupferlegierung, geformt durch Ätzung bzw. Ätzen, elektrolytisch entfettet mit einer wäßrigen AIkalilösung, gewaschen mit purem Wasser, und einer Säureaktivierungsbehandlung unterworfen zum Entfernen des Oxidfilmes, welcher sich an der Fläche bzw. Oberfläche des Rahmens gebildet hatte, und zwar mit einer säureartigen Lösung, wodurch die Fläche der Kupferlegierung aktiviert wurde als ein Anschlußrahmenmaterial 120, wonach sie erneut gewaschen wurde mit reinem Wasser (11(a)).
  • Nachfolgend wurde die gesamte Fläche des Anschlußrahmens 110A dünn plattiert mit Silber zum Bilden einer 0,01 μm dicken dünnen Silberplattierung 150 (11(b)).
  • Bei der dünnen Silberplattierung wurde der Anschlußrahmen eingetaucht in eine wäßrige Silbercyanidlösung und dünn elektroplattiert bzw, galvanisiert mit Silber. Bei der Vorbereitung des Anschlußrahmens von Beispiel 9 gemäß der vorliegenden Erfindung ist eine dünne Silberplattierung bereitgestellt an lediglich dem Chip-Kontakstellenabschnitt. Daher, wenn die Plattierung durchgeführt wird, sollte der vorbestimmte Bereich maskiert sein.
  • Nachfolgend wurde der Anschlußrahmen einer Neutralisation unterworfen, und zwar mit einer Alkali- und Säureaktivierungsbehandlung, wobei die Fläche des Anschlußrahmens mit reinem Wasser gewaschen wurde, und wobei die gesamte Fläche des Anschlußrahmens 110A, welche mit Silber plattiert ist, mit Kupfercyanid plattiert wurde bei einer Badtemperatur von 50°C für etwa 20 sec zum Bilden einer 0,1 μm dicken Kupferplattierung 130 (11(c)).
  • Nachfolgend wurde die Fläche des Anschlußrahmens 110A, mit einer Kupferplattierung 140 daran bereitgestellt, gewaschen mit reinem Wasser, und die gesamte Fläche des Anschlußrahmens wurde einer Anti-Silberersetzungsbehandlung unterworfen, um die Präzipitation von Silber in einem unnötigen Bereich während der Silberplattierung zu verhindern bzw. zu hemmen.
  • Die Anti-Ersetzungsbehandlung wurde durchgeführt durch Eintauchen des Anschlußrahmens in eine schwefelorganisch basierte Lösung bei Raumtemperatur zum Bilden einer dünnen Beschichtung.
  • Der Anschlußrahmen wurde nachfolgend mit einer Maskierfolie bedeckt, so daß lediglich ein Chip-Kontakstellenabschnitt an der Seite, an welcher ein Halbleiterchip zu montieren ist, sowie eine innere Anschlußfrontendregion freigelegt war. Der Anschlußrahmen wurde verwendet als eine Kathode, und eine Plattierlösung wurde durch eine Düse aufgesprüht. Somit wurde eine 3 μm dicke Partialsilberplattierung an dem vorbestimmten Bereich gebildet. Nachfolgend wurde der Anschlußrahmen mit reinem Wasser gewaschen und getrocknet durch warme Luft zum Bilden eines Anschlußrahmens des vorliegendne Beispieles (11(d)).
  • Beispiele 12 und 13
  • Ausführungsformen der erfindungsgemäßen Halbleitereinrichtung werden nun beschrieben unter Bezugnahme auf die beigefügten Zeichnungen.
  • Bei der Halbleitereinrichtung von 12 wurde der Anschlußrahmen des Beispieles 8 verwendet. 12(a) ist eine schematische Querschnittsansicht der Halbleitereinrichtung, und 12(b) ist eine vergrößerte Ansicht im Schnitt von B1 und B2 von 12(a).
  • Die Halbleitereinrichtung von Beispiel 12 wurde gebildet bzw. vorbereitet durch den Schritt des Drahtbondens bzw. -Verbindens, welcher in 13(c) gezeigt ist, und den Schritt der Harzdichtung, welcher in 13(d) gezeigt ist.
  • Bei der Halbleitereinrichtung von Beispiel 13 wurde der Anschlußrahmen von Beispiel 9 gemäß der Erfindung verwendet, und wie im Beispiel 12 wurde die Halbleitereinrichtung vorbereitet durch den Schritt des Drahtbondens und den Schritt der Harzdichtung. Die Halbleitereinrichtung von Beispiel 13 hat dieselbe Erscheinung wie Beispiel 12, wie in 12 gezeigt. Jedoch sind diese Halbleitereinrichtungen unterschiedlich voneinander bezüglich der Dicke des Oberflächenkupferoxidfilmes und des Bereiches, wo diffundiertes Silber vorhanden ist. Beide Halbleitereinrichtungen der Beispiele 12 und 13 zeigten keine Delamination.
  • Beispiel 14
  • Ein Verfahren zum Erzeugen einer Halbleitereinrichtung (IC-Anordnung) unter Verwendung des Anschlußrahmens von den Beispielen 8 und 9 wird beschrieben mit Bezugnahme auf 13.
  • Zum Beginn wird die Chip-Kontaktstelle bzw. -Fläche 111 des in 9 gezeigten Anschlußrahmens 110 einer Niedersetzung bzw. Ablagerung unterworfen (13(a)), und ein Halbleiterchip bzw. -element 116 wird an der Chip-Kontaktfläche 111 über eine Silberpaste 170 angeordnet (13(b)).
  • Nachfolgend wird die Silberpaste 170 wärmegehärtet und eine Elektrodenkontaktfläche (Anschluß) 161 des Halbleiterchips 160 wird drahtgebondet und elektrisch verbunden unter Verwendung eines Drahtes (eines Golddrahtes) 180, und zwar mit dem Frontende eines inneres Ausschlusses 112, welches bereitgestellt ist mit einer Partialsilberplattierung 140 an dem Anschlußrahmen 110 (13(c)).
  • Nachfolgend werden Harzdichtung, Entfernen der Schwellenstrebe, Bilden des äußeren Anschlusses und Löten durchgeführt zum Bilden einer Halbleitereinrichtung 200 (13(d)).
  • Durch die obigen Schritte werden die Kupferplattierung 130 an der Fläche des in 9 gezeigten Anschlußrahmens 110 und ein Teil des Anschlußrahmenmaterials (Kupferlegierung) 120 oxidiert zum Bilden eines Kupferoxidfilmes 130A, welcher in 13(c) gezeigt ist. Gleichzeitig diffundiert die dünne Silberplattierung 150, welche der in 9 gezeigten Kupferplattierung 130 unterliegt, hinein in den Kupferoxidfilm 130A und das Anschlußrahmenmaterial (Kupferlegierung) 120.
  • Bei der Herstellung bzw. Bildung der Halbleitereinrichtung 200 unter Verwendung des Anschlußrahmens der vorliegenden Ausführungsform war die Fläche bei der Erwärmung in dem in 13(c) gezeigten Schritt so, wie sie in 12(b) gezeigt ist, wobei die Oberfläche des Kupfers an der Chip-Kontaktstelle 111 mittels Röntgenstrahlenphotoelektronenspektroskopie (ESCAI beobachtet wurde.
  • In 12(b) beziffert Bezugszeichen 130A einen Kupferoxidfilm, Bezugszeichen 150A einen Bereich, welcher diffundiertes Silber darin aufweist, und Bezugszeichen 120 ein Anschlußrahmenmaterial.
  • Silber der in 9 gezeigten, dünnen Silberplattierung 150 diffundiert hinein in den Kupferoxidfilm 130A und das Kupferlegierungsanschlußrahmenmaterial (Kupferlegierung) 120, und, wie es in 12(b) gezeigt ist, erstreckt sich ein Bereich 150A, in welchem diffundiertes Ag vorliegt, über den gesamten Kupferoxidfilmbereich 130A sowie einen Teil des Anschlußrahmenmateriales (Kupferlegierung) 120. Der Kupferoxidfilmbereich 130A ist gebildet durch CuO 130Ab und Cu2O 130Aa, wobei das CuO 130Ab an der oberen Flächenseite vorliegt.
  • Das Stadium bzw. der Zustand der Diffusion von Ag hinein in die innere Seite des Kupferoxidfilmes verändert sich abhängig von der Dicke der dünnen Silberplattierung 150 und Erwärmungsbedingungen. Silber wird zu dem Inneren des Kupferoxidfilmes diffundiert. Silber diffundiert hinein in den Kupferoxidfilm 130A sowie hinein in das Anschlußrahmenmaterial (Kupferlegierung) 120.
  • Andererseits, wenn die Halbleitereinrichtung vorbereitet ist durch dieselben Schritte, wie in 13 gezeigt, unter Verwendung des herkömmlichen Anschlußrahmens, welcher in 14(a) gezeigt, ist, bei welchem lediglich eine Kupferplattierung und eine teilweise Silberplatzierung bereitgestellt sind, ist der Zustand bzw. das Stadium der Oxidation von Kupfer in dem entsprechenden Schritt von 13(c) so, wie er in 12(c) gezeigt ist.
  • Bei dem herkömmlichen Anschlußrahmen, welcher in 14(a) gezeigt ist, da keine Silberplattierung bereitgestellt ist an der Fläche des Kupfers, ist die Oxidationsrate von Kupfer so hoch, daß die Dicke des resultierenden Oxidfilmes größer ist als der Oxidfilm gemäß der vorliegenden Ausführungsform. Zusätzlich, da keine Diffusion von Silber stattfindet, anders als bei der Verwendung des Anschlußrahmens gemäß der vorliegenden Ausführungsform, tritt die bevorzugte Bildung von Cu2O gegenüber CuO nicht auf.
  • Bei den Anschlußrahmen 110 der Ausführungsformen der vorliegenden Erfindung, welche in den 9 und 10 gezeigt sind, wird mittels der Bereitstellung der dünnen Silberplattierung 150 die Bildung von dem Kupferoxidfilm 130A unterdrückt in dem in 13(c) gezeigten Schritt. Das heißt, es ist offensichtlich, daß, wie in den 12(b) und 12(c) gezeigt ist, die Dicke des Kupferoxidfilmes 130A kleiner ist als jene des Kupferoxidfilmes in dem Fall, in welchem der herkömmliche Anschlußrahmen ohne dünne Silberplattierung bereitgestellt ist, wenn Halbleitereinrichtungen vorbereitet werden unter Verwendung des Anschlußrahmens gemäß den Ausführungsformen der vorliegenden Erfindung.
  • Des weiteren wird an dem Anschlußrahmen 110 der vorliegenden Ausführungsform zur Zeit der Bildung des Kupferoxidfilmes 130A Cu2O bevorzugt gebildet gegenüber CuO, so daß der gebildete Kupferoxidfilm per se weniger bruchanfällig ist bzw. weniger zum Brechen neigt, wobei demzufolge, wenn Harzdichtung durchgeführt wird, das Auftreten von Delamination von dem Umhüllungsharz verhindert bzw. gehemmt werden kann.
  • Ferner wurden Anschlußrahmenproben in derselben Weise wie im Beispiel 8 vorbereitet, mit der Ausnahme, daß eine 0,001 μm dicke, eine 0,01 μm dicke, eine 0,1 μm dicke oder eine 0,5 μm dicke dünne Palladiumplattierung (im) folgenden bezeichnet als "dünne Pd-Plattierung") bereitgestellt ist anstelle der dünnen Silberplattierung, alternativ wurde eine 1,0 μm dicke Pd-Plattierung bereitgestellt an dem Anschlußrahmenmaterial (Kupferlegierung), oder keine dünne Plattierung wurde bereitgestellt wie gemäß dem Stand der Technik. Für die Proben wurden die Adhäsion des Oxidfilmes an der hinteren Fläche der Chip-Kontaktstelle und die Bond- bzw. Verbindungsstärke des Umhüllungsharzes beurteilt. Die Ergebnisse sind in Tabelle 4 aufgeführt. Es ist aus Tabelle 4 ersichtlich, daß die Ergebnisse, welche erhalten wurden bei der Bereitstellung der dünnen Pd-Plattierung, welche in Tabelle 4 angegeben sind, im wesentlichen dieselben waren wie jene, welche durch die Bereitstellung einer dünnen Silberplattierung erhalten wurden, wie in Tabelle 3 angegeben.
  • Das Beurteilungsverfahren und die Bedingungen waren dieselben wie jene bei der Bereitstellung der dünnen Silberplatzierung, wie in Tabelle 3 angegeben. Tabelle 4
    Figure 00520001
  • Obwohl das Bereitstellen einer dünnen Silberplatzierung oder einer dünnen Pd-Plattierung an dem Anschlußrahmen oben beschrieben wurde, wird beurteilt, daß die Bereitstellung von einer dünnen Goldplattierung oder einer dünnen Platinplattierung anstelle der dünnen Silberplattierung und der dünnen Pd-Plattierung dieselbe Wirkung und Funktion aufweist. Ferner wird beurteilt, daß die Bereitstellung einer dünnen Plattierung aus einer Mehrzahl von Metallen, ausgewählt von Silber, Pd (Palladium), Gold und Platin dieselbe Wirkung und Funktion aufweist.
  • Es wird ebenfalls beurteilt, daß Halbleitereinrichtungen unter Verwendung dieser Anschlußrahmen dieselbe Wirkung und Funktion aufweisen wie die Halbleitereinrichtungen der obigen Beispiele.
  • Ferner ist es nicht nötig, zu erwähnen, daß die Bereitstellung der obigen dünnen Plattierung ebenfalls effektiv ist bei der Anpassung bzw. der Verwendung von teilweiser bzw. Partialgoldplattierung oder der teilweisen bzw. Partialpalladiumplattierung anstelle der teilweisen bzw. Partialsilberplattierung.
  • Beispiel 15
  • 15 zeigt eine Ausführungsform des Anschlußrahmens der Erfindung, wobei 15(b) eine Aufsicht des Anschlußrahmens und 15(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie A1-A2 von 15(b).
  • In 15 beziffert Bezugszeichen 110 einen Anschlußrahmen, Bezugszeichen 111 eine Chip-Kontaktstelle bzw. -Fläche, Bezugszeichen 112 einen inneren Anschluß, Bezugszeichen 113 einen äußeren Anschluß, Bezugszeichen 114 eine Schwellenstrebe, Bezugszeichen 115 einen Rahmen, Bezugszeichen 116 eine Stützstrebe, Bezugszeichen 120 ein Anschlußrahmenmaterial (eine Kupferlegierung), Bezugszeichen 125 eine Zinkanschlag- bzw. -deck- bzw. -Niederschlagplattierung, Bezugszeichen 135 eine Kupferanschlag- bzw. -Niederschlagplattierung und Bezugszeichen 140 eine teilweise bzw. Partialsilberplattierung.
  • Bei dem Anschlußrahmen 110 wird ein 0,1 5 mm dickes Kupferlegierungsmaterial (EFTEC64T-1/2H-Material, hergestellt durch "The Furukawa Electric Co., Ltd.") geätzt zum Erzeugen eines Anschlußrahmenmateriales 120 mit einer äußeren Form, wie sie in 15(b) dargestellt ist, wobei eine Zinkdeckplattierung 125 und eine Kupferplattierung 135 sukzessive bereitgestellt sind an dem gesamten Bereich der Fläche des Anschlußrahmens, wobei ein vorbestimmter Bereich der Kupferplattierung plattiert ist mit Silber zum Bilden einer teilweisen bzw. partiellen bzw. Partialsilberplattierung 140.
  • In dieser Ausführungsform beträgt die Plattierungsdicke 0,01 μm für die Zinkdeck- bzw. -Niederschlagplattierung, 0,1 μm für die Kupferanschlag- bzw. Niederschlagplattierung und 3 μm für die teilweise bzw. partielle bzw. Partialsilberplattierung. Die Plattierungsdicken liegen bevorzugt zwischen 0,1 und 0,3 μm für die Kupferniederschlagplattierung, zwischen 1,5 und 10 μm für die Partialsilberplattierung und zwischen 0,001 und 0,5 μm für die Zinkdeckplattierung 125.
  • Ferner wird in dieser Ausführungsform EFTEC64T-1/2H-Material, hergestellt durch "The Furukawa Electric Co., Ltd.", als das Anschlußrahmenmaterial 120 verwendet. Jedoch ist das Anschlußrahmenmaterial nicht auf dieses Material ausschließlich beschränkt, vielmehr können andere Kupferlegierungen ebenfalls verwendet werden.
  • Wie es in 15(a) gezeigt ist, ist bei dem Anschlußrahmen gemäß der vorliegenden Ausführungsform, nachdem eine Zinkdeckplattierung 125 und eine Kupferanschlagplattierung 135 sukzessive an der gesamten Fläche des geformten Anschlußrahmenmaterials 120 gebildet sind, eine teilweise bzw. Partialsilberplattierung 140 gebildet an lediglich einem vorbestimmten Bereich der Kupferanschlagplattierung. Die Bereitstellung der Zinkanschlaggalvanisierung bzw. -Plattierung 125 kann die Anhaftung zwischen dem Basismetall (Kupferlegierung) und dem Oxidfilm verbessern, wobei es ermöglicht wird, die Delamination von einem Umhüllungsharz zu verhindern bzw. zu hemmen bei der Herstellung bzw. Bildung einer Halbleitereinrichtung.
  • Der Mechanismus, über welchen die Adhäsion bzw. Anhaftung zwischen dem Basismetall (Kupferlegierung) und dem Oxidfilm verbessert werden kann, wurde bisher nicht dargelegt. Jedoch wird geglaubt, daß Zink in die Kupferanschlagplattierung diffundiert, um die Bildung von Kirkendall-Aussparungen bzw. -Lecks zu verhindern bzw. zu hemmen, so daß das Brechen des Oxidfilmes per se weniger leicht auftreten kann.
  • Der Schritt des Plattierens des Anschlußrahmens gemäß der vorliegenden Ausführungsform wird nun beschrieben unter Bezugnahme auf 17. 17 entspricht 15(a).
  • Am Beginn wird die gesamte Fläche des Anschlußrahmens 110A aus einer Kupferlegierung, welcher geformt ist durch Ätzen, elektrolytisch entfettet mit einer wäßrigen Alkalilösung, gewaschen mit purem Wasser und einer Säureaktivierungsbehandlung unterworfen zum Entfernen des Oxidfilmes, welcher an der Fläche des Rahmens gebildet ist, und zwar mit einer säureartigen Lösung, wodurch die Fläche der Kupferlegierung als ein Anschlußrahmenmaterial 120 aktiviert wird, wonach erneute Spülung bzw. Waschung mit reinem Wasser durchgeführt wird (17(a)).
  • Nachfolgend wird die Gesamtfläche des Anschlußrahmens 110A mit Zinkdeckgalvanisierung behandelt zum Bilden einer 0,01 μm dicken Zinkdeckgalvanisierung bzw. -Plattierung 125 (17(b)).
  • Nachfolgend wird der Anschlußrahmen einer Neutralisation unterworfen mit einer Allkali- und einer Säureaktivierungsbehandlung. Die Fläche des Anschlußrahmens wird mit reinem Wasser gewaschen, wobei die gesamte Fläche des Anschlußrahmens 110A, mit einer Zinkgalvanisierung daran bereitgestellt, plattiert wird mit Kupfercyanid bei einer Badtemperatur von 50°C für etwa 20 sec zum Bilden einer 0,1 μm dicken Kupferanschlag- bzw. -Niederschlagplattierung 135 (17(c)).
  • Nachfolgend wird die Fläche des Anschlußrahmens 110A, mit einer Kupfer anschlagplattierung daran bereitgestellt, gewaschen mit reinem Wasser, wobei die gesamte Fläche des Anschlußrahmens einer Anti-Ersetzungsbehandlung unterworfen wird, um die Präzipitation von Silber in einem unnötigen Bereich während der Silberplattierung zu verhindern bzw. zu hemmen.
  • Die Anti-Ersetzungsbehandlung wird durchgeführt durch Eintauchen des Anschlußrahmens in eine Benzotriazol-basierte Lösung bei Raumtemperatur zum Bilden einer dünnen Beschichtung.
  • Der Anschlußrahmen wird nachfolgend bedeckt mit einem Maskiermaterial, so daß lediglich ein Chipkontakstellenabschnitt an der Seite, an welcher der Halbleiterchip montiert ist, sowie ein innerer Anschlußfrontendbereich freigelegt sind. Der Anschlußrahmen wird verwendet als Kathode, und eine Plattierlösung wird durch eine Düse aufgesprüht. Somit wird eine 3 μm dicke Partialsilberplattierung gebildet an dem vorbestimmten Bereich des Anschlußrahmens. Nachfolgend wird der Anschlußrahmen gewaschen mit reinem bzw. purem Wasser und getrocknet durch warme Luft zum Bilden eines Anschlußrahmens des vorliegenden Beispieles (17(d)).
  • Beispiel 16
  • 16 zeigt eine weitere Ausführungsform des Anschlußrahmens der Erfindung, wobei 16(b) eine Aufsicht des Anschlußrahmens und 16(a) eine vergrößerte Ansicht des Hauptteiles im Schnitt ist, aufgenommen entlang der Linie A3-A4 von 16(b).
  • In 16 beziffert Bezugszeichen 110 einen Anschlußrahmen, Bezugszeichen 111 eine Chip-Kontaktstelle, Bezugszeichen 112 einen inneren Anschluß, Bezugszeichen 113 einen äußeren Anschluß, Bezugszeichen 114 eine Schwellenstrebe, Bezugszeichen 115 einen Rahmen, Bezugszeichen 120 ein Anschlußrahmenmaterial (eine Kupferlegierung), Bezugszeichen 125 eine Zinkanschlaggalvanisierplattierung bzw. Zinkdeckplattierung, Bezugszeichen 135 eine Kupfer anschlaggalvanisierungsplattierung bzw. Kupferanschlag bzw. -Niederschlagplattierung, und Bezugszeichen 140 eine teilweise bzw. Partialsilberplattierung.
  • Der Anschlußrahmen der vorliegenden Ausführungsform ist derselbe wie jener von Beispiel 15, mit der Ausnahme, daß eine Zinkdeckgalvanisierungsplattierung 125 bereitgestellt ist an lediglich der hinteren Fläche einer Chip-Kontaktstelle 111, und zwar entfernt von der Fläche, an welcher ein Halbleiterchip montiert ist.
  • Ferner kann der Anschlußrahmen der vorliegenden Ausführungsform in derselben Weise wie oben beschrieben in Verbindung mit dem Anschlußrahmen von Beispiel 15 hergestellt bzw. vorbereitet werden, mit der Ausnahme, daß die Zinkdeckgalvanisierungsplattierung 125 an lediglich dem Chip-Kontakstellenabschnitt durchgeführt wurde unter Verwendung einer Maskierfolie in einer vorbestimmten Form, wie bei der Silberplattierung.
  • Beispiel 17
  • Die Bondstärke eines umhüllenden bzw. Umhüllungs-Harzes und der Zustand der Abschälung des Oxidfilmes wurden bewertet für Anschlußrahmen der Beispiele 15 und 16 sowie für Varianten und Vergleichsbeispiele.
  • Die Anschlußrahmen der Varianten 7 und 8 weisen dieselbe Konstruktion auf wie der Anschlußrahmen von Beispiel 15, wobei die Bondstärke eines Umhüllungsharzes und das Stadium bzw. der Zustand der Abschälung bzw. Abtrennung des Oxidfilmes für diese Varianten bewertet wurden.
  • Die Anschlußrahmen der Varianten 7 und 8 weisen dieselbe Konstruktion auf wie die Anschlußrahmen von Beispiel 15, mit der Ausnahme, daß die Dicke der Zinkdeckgalvanisierungsplattierung 0,1 μm für Variante 7 und 0,5 μm für Variante 8 beträgt.
  • Vergleichsbeispiel 5 ist ein Anschlußrahmen gemäß dem herkömmlichen Beispiel, welches in 18 gezeigt ist, welcher einer Anti-Discolorations- bzw. -Entfärbungsbehandlung unterworfen wurde. Vergleichsbeispiel 6 ist ein Anschlußrahmen in dem herkömmlichen Beispiel, welcher keiner Anti-Discolorationsbehandlung unterworfen wurde.
  • Für alle Beispiele 15 und 16, Varianten und Vergleichsbeispiele, betrug die Dicke der Kupferanschlaggalvanisierungsplattierung 0,1 μm, und die Dicke der Partialsilberplattierung betrug 3 μm.
  • Bei der Bewertung der Bondstärke des Umhüllungs- bzw. Einkapselungsharzes wurde ein Spezialrahmen (eine Vollmaterial- bzw. Festplatte) für die Bewertung der Bondstärke eines Umhüllungsharzes einer Oberflächenbehandlung unterworfen, und zwar in derselben Weise wie in Beispiel 15, wobei die Varianten und die Vergleichsbeispiele, sowie die behandelten Spezialrahmen erwärmt wurden unter Drahtbondsimulationserwärmungsbedingungen von 280°C und 3 min, wobei ein Umhüllungsharz mit einem gegebenen Bereich geformt bzw. gegossen wurde an dem Kupferlegierungsmaterial, und wobei die Bondstärke des Umhüllungsharzes gemessen wurde durch einen Scher- bzw. Abschertest.
  • Ferner wurde nach dem Test der Zustand der Adhäsion des Oxidfilmes mit dem Umhüllungsharz und der Abschälzustand des Oxidfilmes von dem Basismaterial bewertet.
  • Die Bondstärke, wenn gemessen durch den Schertest, wurde als akzeptabel (0) bewertet, wenn die Stärke nicht geringer als 2,0 N/mm2 war, während sie als inakzeptabel (X) bewertet wurde, wenn die Stärke geringer als 2,0 N/mm2 war.
  • Aus Tabelle 5 ist ersichtlich, daß die Anschlußrahmen der Beispiele 15 und 16, sowie der Varianten 7 und 8, bei welchen eine Zinkdeckgalvanisierungsplattierung durchgeführt wurde, überlegen sind bezüglich der Bondstärke von Umhüllungsharz sowie der Abschälung des Oxidfilmes gegenüber dem Anschlußrah men von Vergleichsbeispiel 5, bei welchem eine Partialsilberplattierung gebildet war durch das Verfahren, welches in 18 gezeigt ist. Ferner wurde herausgefunden, daß der Anschlußrahmen des Vergleichsbeispieles 6 bezüglich der Abschälung des Oxidfilmes gegenüber dem Anschlußrahmen der Beispiele 15 und 16 sowie der Varianten 7 und 8 unterlegen ist.
  • Aus diesen Ergebnissen kann beurteilt werden, daß im Vergleich mit dem herkömmlichen Anschlußrahmen, welcher plattiert ist durch das in 18 gezeigte Verfahren, die Anschlußrahmen der Beispiele 15 und 16 sowie der Varianten 7 und 8 gemäß der vorliegenden Erfindung, wenn verwendet in einer Halbleitereinrichtung, in effektiverer Weise die Delamination von einer IC-Anordnung verhindern können, welche der Bildung eines Kupferoxidfilmes zuzuschreiben ist. Tabelle 5
    Figure 00590001

Claims (18)

  1. Anschlußrahmen für eine Kunststofformtyp-Halbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches partiell plattiert ist mit zumindest einem Edelmetall dessen Dicke nicht mehr als 10 μm und nicht weniger als 1,5 μm beträgt, für Drahtbond- oder Chipbondzwecke, ausgewählt von Silber, Gold und Palladium, wobei der gesamte Bereich oder ein vorbestimmter Bereich der Fläche des Kupferlegierungsmaterials zumindest an der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, eine dünne Edelmetallplattierung aufweist, deren Dicke nicht mehr als 0,5 μm und nicht weniger als 0,001 μm beträgt, aus zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium.
  2. Anschlußrahmen nach Anspruch 1, bei welchem die Partialedelmetallplattierung eine Partialsilberplattierung, und die dünne Edelmetallplattierung eine dünne Silberplattierung ist.
  3. Verfahren zum Edelmetallplattieren eines Anschlußrahmens für eine Kunststofformtyp-Halbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches partial plattiert ist mit zumindest einem Edelmetall, dessen Dicke nicht mehr als 10 μm und nicht weniger als 1,5 μm beträgt, für Drahtbond- oder Chipbondzwecke, ausgewählt von Silber, Gold und Palladium, wobei eine dünne Edelmetallplattierung mit einer Dicke von nicht mehr als 0,5 μm und nicht weniger als 0,001 μm von zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, bereitgestellt ist an dem gesamten Bereich oder einem vorbestimmten Bereich der Fläche des Kupferlegierungsmaterials zumindest an der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, wobei das Verfahren zumindest die folgenden Schritte umfaßt: Partielles Bilden einer Edelmetallplattierung; elektrolytisches Entfernen der Edelmetallplattierung in dem Abschnitt, abgelagert an einem Bereich, welcher keine Edelmetallplattierung erfordert; und Bilden einer dünnen Edelmetallplattierung.
  4. Verfahren zum Edelmetallplattieren eines Anschlußrahmens nach Anspruch 3, bei welchem die Partialedelmetallplattierung durchgeführt wird nach der Plattierung der Fläche des Anschlußrahmenmaterials aus einer geformten Kupferlegierung mit Kupfer.
  5. Verfahren zum Edelmetallplattieren eines Anschlußrahmens nach Anspruch 3 oder 4, bei welchem die dünne Edelmetallplattierung durchgeführt wird durch galvanische Plattierung oder nichtgalvanische Plattierung.
  6. Verfahren zum Edelmetallplattieren eines Anschlußrahmens für eine Kunststofformtyp-Halbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches partial plattiert ist mit zumindest einem Edelmetall, dessen Dicke nicht mehr als 10 μm und nicht weniger als 1,5 μm beträgt, für Drahtbond- oder Chipbondzwecke, ausgewählt von Silber, Gold und Palladium, wobei eine dünne Edelmetallplattierung von zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, bereitgestellt ist an dem gesamten Bereich oder einem vorbestimmten Bereich der Fläche des Kupfers zumindest an der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, wobei das Verfahren zumindest die folgenden Schritte in Folge umfaßt: Plattieren der Fläche des Anschlußrahmenmateriales aus einer geformten Kupferlegierung mit Kupfer; dünnes Plattieren des gesamten Bereiches oder eines vorbestimmten Bereiches der Fläche des kupferplattierten Anschlußrahmens mit einem Edelmetall; und partielles Plattieren des Anschlußrahmens mit einem Edelmetall.
  7. Verfahren zum Edelmetallplattieren eines Anschlußrahmens nach Anspruch 6, bei welchem die dünne Edelmetallplattierung durchgeführt wird durch galvanische Platierung oder nichtgalvanische Plattierung.
  8. Verfahren zum Edelmetallplattieren eines Anschlußrahmens nach einem der Ansprüche 3 bis 7, bei welchem die Partialedelmetallplattierung eine Partialsilberplattierung und die dünne Edelmetallplattierung eine dünne Silberplattierung ist.
  9. Halbleitereinrichtung, umfassend einen Anschlußrahmen nach einem der Ansprüche 1 und 2.
  10. Halbleitereinrichtung nach Anspruch 9, bei welcher in einem Kupferoxidfilm, welcher an dem gesamten Bereich oder einem vorbestimmten Bereich des Anschlußrahmens gebildet ist, zumindest an der Fläche, welche mit einem Umhüllungsharz zu kontaktieren ist, die Konzentration des Edelmetalles nicht weniger als 0,1 Atom-% und weniger als 20 Atom-% beträgt, wenn gemessen durch Röntgenstrahlenphotoelektronenspektroskopie.
  11. Anschlußrahmen für eine Kunststofformtyp-Halbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches partiell plattiert ist mit zumindest einem Edelmetall, dessen Dicke nicht mehr als 10 μm und nicht weniger als 1,5 μm beträgt, für Drahtbond- oder Chipbondzwecke, ausgewählt von Silber, Gold und Palladium, wobei eine Kupferniederschlagplattierung bereitgestellt ist als eine Primerplattierung für die Partialedelmetallplattierung, wobei der gesamte Bereich oder ein vorbestimmter Bereich der Fläche des Kupferlegierungsmateriales zumindest an der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, eine dünne Edelmetallplattierung mit einer Dicke von nicht mehr als 0,5 μm und nicht weniger als 0,001 μm aufweist, aus zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, wobei eine Kupferplattierung bereitgestellt ist an der dünnen Edelmetallplattierung, und wobei die Partialedelmetallplattierung bereitgestellt ist an einem vorbestimmten Bereich der Kupferplattierung.
  12. Anschlußrahmen nach Anspruch 1 1, bei welchem die Partialedelmetallplattierung eine Partialsilberplattierung und die dünne Edelmetallplattierung eine dünne Silberplattierung ist.
  13. Verfahren zum Edelmetallplattieren eines Anschlußrahmens für eine Kunststofformtyp-Halbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, welches partiell plattiert ist mit zumindest einem Edelmetall, dessen Dicke nicht mehr als 10 μm und nicht weniger als 1,5 μm beträgt für Drahtbond- oder Chipbondzwecke, ausgewählt von Silber, Gold und Palladium, wobei eine Kupferniederschlagplattierung bereitgestellt ist als eine Primerplattierung für die Partialedelmetallplattierung, wobei das Verfahren zumindest die folgenden Schritte in Folge umfaßt: Plattieren des gesamten Bereiches oder eines vorbestimmten Bereiches der Fläche eines Anschlußrahmenmaterials aus einem geformten Kupferlegierungsmaterial mit zumindest einem, ausgewählt von Silber, Gold, Platin und Palladium, zum Bilden einer 0,001 bis 0,5 μm dicken dünnen Edelmetallplattierung; Plattieren des gesamten Bereiches oder zumindest eines Bereiches, umfassend den partialedelmetallplattierten Bereich der Fläche des Anschlußrahmens, welcher eine dünne Edelmetaliplattierung aufweist, mit Kupfer; und partielles Plattieren eines vorbestimmten Bereiches der Fläche des kupferplattierten Anschlußrahmens mit einem Edelmetall.
  14. Verfahren zum Partial-Edelmetallplattieren eines Anschlußrahmens nach Anspruch 13, bei welchem die dünne Edelmetallplattierung durchgeführt wird durch galvanische Plattierung oder nichtgalvanische Plattierung.
  15. Verfahren zum Partialedelmetallplattieren eines Anschlußrahmens nach Anspruch 14, bei welchem die Partialedelmetallplattierung eine Partialsilberplattierung und die dünne Edelmetallplattierung eine dünne Silberplattierung ist.
  16. Halbleitereinrichtung, umfassend einen Anschlußrahmen nach einem der Ansprüche 11 und 12.
  17. Halbleitereinrichtung nach Anspruch 16, bei welcher in einem Kupferoxidfilm, welcher an dem gesamten Bereich oder einem vorbestimmten Bereich des Anschlußrahmens gebildet ist, zumindest an der Seite, welche mit einem Umhüllungsharz zu kontaktieren ist, die Konzentration des Edelmetalles nicht weniger als 0,1 at% und nicht weniger als 20 at% beträgt, wenn gemessen durch Röntgenstrahlenphotoelektronenspektroskopie.
  18. Anschlußrahmen für eine Kunststofformtyp-Halbleitereinrichtung, welcher hergestellt ist aus einem Kupferlegierungsmaterial, bereitgestellt mit einer Chip-Kontaktstelle zum Montieren eines Halbleiterchips und partiell plattiert mit Silber, dessen Dicke nicht mehr als 10 μm und nicht weniger als 1,5 μm beträgt, für Drahtbond- oder Chipbondzwecke, wobei eine Zinkdeckplattierung und eine Kupferniederschlagplattierung als eine Primerplattierung für die Silberplattierung in dieser Reihenfolge an der gesamten Fläche des Anschlußrahmens bereitgestellt sind an zumindest der Fläche des Kupferlegierungsmaterials an der hinteren Fläche der Chip-Kontaktstelle, entfernt von der Fläche, an welcher der Halbleiterchip montiert ist, und die Dicke der Zinkdeckplattierung nicht weniger als 0,001 μm und nicht mehr als 0,5 μm beträgt.
DE19640256A 1995-09-29 1996-09-30 Anschlußrahmen, Verfahren zur Edelmetallplattierung des Anschlußrahmens und Halbleitereinrichtung mit Anschlußrahmen Expired - Fee Related DE19640256B4 (de)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
JP275076/95 1995-09-29
JP27507695 1995-09-29
JP7293278A JPH09116065A (ja) 1995-10-17 1995-10-17 リードフレーム
JP293278/95 1995-10-17
JP322523/95 1995-11-17
JP322524/95 1995-11-17
JP32252395 1995-11-17
JP32252495 1995-11-17
JP5531596A JP3594724B2 (ja) 1995-09-29 1996-02-20 リードフレームの部分貴金属めっき方法
JP55315/96 1996-02-20
JP55316/96 1996-02-20
JP05531696A JP3701373B2 (ja) 1995-11-17 1996-02-20 リードフレームとリードフレームの部分貴金属めっき方法、及び該リードフレームを用いた半導体装置

Publications (2)

Publication Number Publication Date
DE19640256A1 DE19640256A1 (de) 1997-04-03
DE19640256B4 true DE19640256B4 (de) 2004-04-08

Family

ID=27550593

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19640256A Expired - Fee Related DE19640256B4 (de) 1995-09-29 1996-09-30 Anschlußrahmen, Verfahren zur Edelmetallplattierung des Anschlußrahmens und Halbleitereinrichtung mit Anschlußrahmen

Country Status (5)

Country Link
US (1) US6034422A (de)
KR (1) KR100266726B1 (de)
CA (1) CA2186695C (de)
DE (1) DE19640256B4 (de)
SG (1) SG60018A1 (de)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255723B1 (en) * 1997-10-27 2001-07-03 Tessera, Inc. Layered lead structures
EP0946086A1 (de) * 1998-03-23 1999-09-29 STMicroelectronics S.r.l. Plattierte Leiterrahmen mit freitragenden Anschlüsse
KR100275381B1 (ko) * 1998-04-18 2000-12-15 이중구 반도체 패키지용 리드프레임 및 리드프레임도금방법
JP2000003988A (ja) * 1998-06-15 2000-01-07 Sony Corp リードフレームおよび半導体装置
US6194777B1 (en) * 1998-06-27 2001-02-27 Texas Instruments Incorporated Leadframes with selective palladium plating
US6404216B1 (en) * 1999-02-26 2002-06-11 Micron Technology, Inc. Test contact
CN1190840C (zh) * 1999-04-08 2005-02-23 新光电气工业株式会社 半导体装置用引线框架
US6376901B1 (en) * 1999-06-08 2002-04-23 Texas Instruments Incorporated Palladium-spot leadframes for solder plated semiconductor devices and method of fabrication
JP3804747B2 (ja) * 1999-08-24 2006-08-02 ローム株式会社 半導体装置の製造方法
JP4232301B2 (ja) * 1999-12-14 2009-03-04 ソニー株式会社 リードフレームの製造方法、及び、半導体装置の製造方法
JP2001230360A (ja) * 2000-02-18 2001-08-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6373125B1 (en) * 2000-02-23 2002-04-16 International Business Machines Corporation Chip scale package with direct attachment of chip to lead frame
JP2001250898A (ja) * 2000-03-08 2001-09-14 Mitsui Mining & Smelting Co Ltd 金メッキビームリードの半導体素子への接合方法
US6683368B1 (en) 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP3417395B2 (ja) * 2000-09-21 2003-06-16 松下電器産業株式会社 半導体装置用リードフレーム及びその製造方法及びそれを用いた半導体装置
US6689640B1 (en) 2000-10-26 2004-02-10 National Semiconductor Corporation Chip scale pin array
US6551859B1 (en) * 2001-02-22 2003-04-22 National Semiconductor Corporation Chip scale and land grid array semiconductor packages
US6396129B1 (en) * 2001-03-05 2002-05-28 Siliconware Precision Industries Co., Ltd. Leadframe with dot array of silver-plated regions on die pad for use in exposed-pad semiconductor package
US6791166B1 (en) * 2001-04-09 2004-09-14 Amkor Technology, Inc. Stackable lead frame package using exposed internal lead traces
JP2003017645A (ja) * 2001-07-03 2003-01-17 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2003046034A (ja) * 2001-07-31 2003-02-14 Nec Kagobutsu Device Kk 樹脂封止型半導体装置
US6667629B2 (en) 2001-09-24 2003-12-23 Rika Electronics International, Inc. Electrical test probes and methods of making the same
DE10148120B4 (de) * 2001-09-28 2007-02-01 Infineon Technologies Ag Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers
JP3537417B2 (ja) * 2001-12-25 2004-06-14 株式会社東芝 半導体装置およびその製造方法
JP3566269B2 (ja) * 2002-06-07 2004-09-15 富士通株式会社 リードフレーム及びその製造方法、及び半導体装置。
JP2004047827A (ja) * 2002-07-12 2004-02-12 Mec Kk プリント回路板の製造方法
EP1245697A3 (de) * 2002-07-17 2003-02-19 ATOTECH Deutschland GmbH Verfahren zum aussenstromlosen Abscheiden von Silber
JP4093018B2 (ja) * 2002-11-08 2008-05-28 沖電気工業株式会社 半導体装置及びその製造方法
JP3883543B2 (ja) * 2003-04-16 2007-02-21 新光電気工業株式会社 導体基材及び半導体装置
US7095096B1 (en) 2004-08-16 2006-08-22 National Semiconductor Corporation Microarray lead frame
US7846775B1 (en) 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
JP4856896B2 (ja) * 2005-06-02 2012-01-18 新光電気工業株式会社 リードフレームのめっき方法およびリードフレーム
US7256481B2 (en) * 2005-11-30 2007-08-14 Texas Instruments Incorporated Leadframes for improved moisture reliability and enhanced solderability of semiconductor devices
JP5103731B2 (ja) * 2005-12-12 2012-12-19 三菱電機株式会社 モールドパッケージ
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
US7875962B2 (en) * 2007-10-15 2011-01-25 Power Integrations, Inc. Package for a power semiconductor device
US8129229B1 (en) 2007-11-10 2012-03-06 Utac Thai Limited Method of manufacturing semiconductor package containing flip-chip arrangement
US8193620B2 (en) * 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
ITVI20110122A1 (it) * 2011-05-13 2012-11-14 St Microelectronics Srl Metodo e apparato per la fabbricazione di lead frames
KR101222809B1 (ko) * 2011-06-16 2013-01-15 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
JP6095997B2 (ja) 2013-02-13 2017-03-15 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置の製造方法
US9426884B2 (en) * 2013-07-25 2016-08-23 Freescale Semiconductor, Inc. System and method for lead frame package degating
JP6284397B2 (ja) * 2014-03-10 2018-02-28 エイブリック株式会社 半導体装置及びその製造方法
DE102014213218A1 (de) * 2014-07-08 2016-02-18 Continental Teves Ag & Co. Ohg Sensor mit Opferanode
JP6653139B2 (ja) * 2015-07-24 2020-02-26 株式会社三井ハイテック リードフレーム及びその製造方法
JP6518547B2 (ja) * 2015-08-07 2019-05-22 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法
US10134831B2 (en) * 2016-03-11 2018-11-20 International Business Machines Corporation Deformable and flexible capacitor
JP6636846B2 (ja) * 2016-04-14 2020-01-29 ローム株式会社 半導体装置および半導体装置の製造方法
CN109791968A (zh) 2016-07-26 2019-05-21 克利公司 发光二极管、组件和相关方法
CN110265376A (zh) * 2018-03-12 2019-09-20 意法半导体股份有限公司 引线框架表面精整
CN108364928A (zh) * 2018-04-11 2018-08-03 气派科技股份有限公司 一种集成电路封装结构及其加工方法
US11024785B2 (en) * 2018-05-25 2021-06-01 Creeled, Inc. Light-emitting diode packages
US11335833B2 (en) 2018-08-31 2022-05-17 Creeled, Inc. Light-emitting diodes, light-emitting diode arrays and related devices
US11233183B2 (en) 2018-08-31 2022-01-25 Creeled, Inc. Light-emitting diodes, light-emitting diode arrays and related devices
USD902448S1 (en) 2018-08-31 2020-11-17 Cree, Inc. Light emitting diode package
KR101982555B1 (ko) * 2018-11-27 2019-05-27 제엠제코(주) 복합 클립 구조체 및 이를 이용한 반도체 패키지
IT201900009501A1 (it) * 2019-06-19 2020-12-19 St Microelectronics Srl Procedimento di die attachment per dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
US11101411B2 (en) 2019-06-26 2021-08-24 Creeled, Inc. Solid-state light emitting devices including light emitting diodes in package structures
CN112151488A (zh) * 2020-08-27 2020-12-29 长电科技（宿迁）有限公司 一种封边镀层的引线框架及其制造方法
US11715678B2 (en) * 2020-12-31 2023-08-01 Texas Instruments Incorporated Roughened conductive components

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS601853A (ja) * 1983-06-17 1985-01-08 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
JPS62163353A (ja) * 1986-01-14 1987-07-20 Hitachi Cable Ltd 銅酸化皮膜のピ−リング防止力の強いリ−ドフレ−ム
JPS6369241A (ja) * 1986-09-10 1988-03-29 Nec Corp 半導体装置
JPS6418246A (en) * 1987-07-14 1989-01-23 Shinko Electric Ind Co Lead frame for semiconductor device
JPH01115151A (ja) * 1987-10-28 1989-05-08 Shinko Electric Ind Co Ltd 半導体装置用リードフレーム
JPH01257356A (ja) * 1988-04-07 1989-10-13 Kobe Steel Ltd 半導体用リードフレーム
US4883774A (en) * 1988-03-21 1989-11-28 Motorola, Inc. Silver flashing process on semiconductor leadframes
JPH0284744A (ja) * 1989-08-04 1990-03-26 Hitachi Ltd 半導体装置の製造方法
JPH02185060A (ja) * 1989-01-12 1990-07-19 Mitsubishi Electric Corp 半導体装置用リードフレーム
JPH03177059A (ja) * 1989-12-05 1991-08-01 Fuji Plant Kogyo Kk 部分メッキ付リードフレームの製造方法
JPH03222465A (ja) * 1990-01-29 1991-10-01 Mitsubishi Electric Corp リードフレームおよびその製造方法
JPH047863A (ja) * 1990-04-25 1992-01-13 Kobe Steel Ltd 半導体用リードフレーム材料
JPH0483369A (ja) * 1990-07-26 1992-03-17 Sumitomo Metal Mining Co Ltd リードフレーム
JPH04137552A (ja) * 1990-09-27 1992-05-12 Sharp Corp リードフレーム
JPH04184969A (ja) * 1990-11-20 1992-07-01 Mitsubishi Electric Corp 半導体装置リードフレーム材料及びその製造方法
JPH0567713A (ja) * 1991-09-06 1993-03-19 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6024045A (ja) * 1983-07-19 1985-02-06 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
JPS60218863A (ja) * 1984-04-13 1985-11-01 Furukawa Electric Co Ltd:The 半導体リ−ドフレ−ム
JPS6163044A (ja) * 1984-09-03 1986-04-01 Hitachi Cable Ltd 銀めつき導体
JPS6214452A (ja) * 1985-07-12 1987-01-23 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
JPH01118246A (ja) * 1987-10-30 1989-05-10 Nikon Corp 光磁気ディスク記録装置
US5343073A (en) * 1992-01-17 1994-08-30 Olin Corporation Lead frames having a chromium and zinc alloy coating

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS601853A (ja) * 1983-06-17 1985-01-08 Hitachi Cable Ltd 半導体用リ−ドフレ−ム
JPS62163353A (ja) * 1986-01-14 1987-07-20 Hitachi Cable Ltd 銅酸化皮膜のピ−リング防止力の強いリ−ドフレ−ム
JPS6369241A (ja) * 1986-09-10 1988-03-29 Nec Corp 半導体装置
JPS6418246A (en) * 1987-07-14 1989-01-23 Shinko Electric Ind Co Lead frame for semiconductor device
JPH01115151A (ja) * 1987-10-28 1989-05-08 Shinko Electric Ind Co Ltd 半導体装置用リードフレーム
US4883774A (en) * 1988-03-21 1989-11-28 Motorola, Inc. Silver flashing process on semiconductor leadframes
JPH01257356A (ja) * 1988-04-07 1989-10-13 Kobe Steel Ltd 半導体用リードフレーム
JPH02185060A (ja) * 1989-01-12 1990-07-19 Mitsubishi Electric Corp 半導体装置用リードフレーム
JPH0284744A (ja) * 1989-08-04 1990-03-26 Hitachi Ltd 半導体装置の製造方法
JPH03177059A (ja) * 1989-12-05 1991-08-01 Fuji Plant Kogyo Kk 部分メッキ付リードフレームの製造方法
JPH03222465A (ja) * 1990-01-29 1991-10-01 Mitsubishi Electric Corp リードフレームおよびその製造方法
JPH047863A (ja) * 1990-04-25 1992-01-13 Kobe Steel Ltd 半導体用リードフレーム材料
JPH0483369A (ja) * 1990-07-26 1992-03-17 Sumitomo Metal Mining Co Ltd リードフレーム
JPH04137552A (ja) * 1990-09-27 1992-05-12 Sharp Corp リードフレーム
JPH04184969A (ja) * 1990-11-20 1992-07-01 Mitsubishi Electric Corp 半導体装置リードフレーム材料及びその製造方法
JPH0567713A (ja) * 1991-09-06 1993-03-19 Fujitsu Ltd 半導体装置の製造方法

Non-Patent Citations (22)

* Cited by examiner, † Cited by third party
Title
JP 01-018246 A, In: Patent Abstracts of Japan *
JP 01-257356 A, In: Patent Abstracts of Japan *
JP 03-222465 A, In: Patent Abstracts of Japan *
JP 04-007863 A, In: Patent Abstracts of Japan *
JP 04-083369 A, In: Patent Abstracts of Japan *
JP 04-137552 A, In: Patent Abstracts of Japan *
JP 04-184969 A, In: Patent Abstracts of Japan *
JP 05-067713 A, In: Patent Abstracts of Japan *
JP 1-18246 A2. In: Patent Abstracts of Japan
JP 1-257356 A2. In: Patent Abstracts of Japan
JP 3-222465 A2. In: Patent Abstracts of Japan
JP 4-137552 A2. In: Pstent Abstracts of Japan
JP 4-184969 A2. In: Patent Abstradts of Japan
JP 4-7863 A2. In: Patent Abstracts of Japan
JP 4-83369 A2. In: Pateant Abstracts of Japan
JP 5-67713 A2. In: Patent Abstracts of Japan
JP 60-001853 A, In: Patent Abstracts of Japan *
JP 60-1853 A2. In: Patent Abstracts of Japan
JP 62-163353 A, In: Patent Abstracts of Japan *
JP 62-163353 A2. In: Patent Abstracts of Japan
JP 63-069241 A, In: Patent Abstracts of Japan *
JP 63-69241 A2. In: Patent Abstracts of Japan

Also Published As

Publication number Publication date
DE19640256A1 (de) 1997-04-03
SG60018A1 (en) 1999-02-22
CA2186695C (en) 2001-08-07
US6034422A (en) 2000-03-07
KR100266726B1 (ko) 2000-09-15
CA2186695A1 (en) 1997-03-30

Similar Documents

Publication Publication Date Title
DE19640256B4 (de) Anschlußrahmen, Verfahren zur Edelmetallplattierung des Anschlußrahmens und Halbleitereinrichtung mit Anschlußrahmen
DE4414729C2 (de) Werkstoff für die Herstellung eines Leiterrahmens und Leierrahmen für Halbleiterbauelemente
US6646330B2 (en) Lead frame for semiconductor device, process for producing the same and semiconductor device using the same
US5454929A (en) Process for preparing solderable integrated circuit lead frames by plating with tin and palladium
US6593643B1 (en) Semiconductor device lead frame
DE69728812T2 (de) Verfahren zur Erhöhung der Lötbarkeit einer Oberfläche
US7488408B2 (en) Tin-plated film and method for producing the same
DE2554691C2 (de) Verfahren zum Herstellen elektrischer Leiter auf einem isolierenden Substrat und danach hergestellte Dünnschichtschaltung
DE2756801A1 (de) Stromlose abscheidung von metallen
DE2314731B2 (de) Halbleiteranordnung mit höckerartigen Vorsprüngen auf Kontaktflecken und Verfahren zur Herstellung einer solchen Halbleiteranordnung
DE3016132A1 (de) Verfahren zur herstellung von gegen hitzeschockeinwirkung widerstandsfaehigen gedruckten schaltungen
DE112007000680T5 (de) Edelmetallplattierung von Titankomponenten
EP0621633A2 (de) Leiterrahmen für integrierte Schaltungen
DE3828700C2 (de) Kupferplattierter Leiterrahmen für Halbleiter-Kunststoff-Gehäuse
DE4431847C5 (de) Substrat mit bondfähiger Beschichtung
DE3312713A1 (de) Silberbeschichtete elektrische materialien und verfahren zu ihrer herstellung
DE19622971A1 (de) Halbleitereinrichtung zur Oberflächenmontage und Halbleitereinrichtungs-Montagekomponente sowie Verfahren zu ihrer Herstellung
WO2014079657A1 (de) Verfahren zur herstellung eines anschlussbereichs eines optoelektronischen halbleiterchips
US7432584B2 (en) Leadframe for use in a semiconductor package
DE10124047A1 (de) Elektronische Bauteile mit Halbleiterchips und Systemträger und Verfahren zur Herstellung derselben
WO2001076334A1 (de) Verfahren zum erzeugen von lötfähigen und funktionellen oberflächen auf schaltungsträgern
DE19639174A1 (de) Lösung und Verfahren für das außenstromlose Vernickeln
DE19631565A1 (de) Verfahren zum Herstellen von Palladiumkontaktbumps auf Halbleiterschaltungsträgern
DE10222670A1 (de) Elektrische Vorrichtung, welche eine Metallkontaktstelle besitzt, auf die eine Metallverdrahtung gebondet ist, und ein Herstellungsverfahren davon
DE102019119348B4 (de) Beschichtetes Trägerband und Verwendung desselben zum Bonden einer Leistungselektronik

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee