DE102005038943A1 - Feldeffekttransistor (FET) mit Leitungskanälen und Verfahren zum Herstellen desselben - Google Patents

Feldeffekttransistor (FET) mit Leitungskanälen und Verfahren zum Herstellen desselben Download PDF

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Abstract

Bei einem Feldeffekttransistor (FET) und einem Verfahren zum Herstellen desselben weist der FET ein Halbleitersubstrat, Source- und Drain-Regionen, die an dem Halbleitersubstrat gebildet sind, eine Mehrzahl von Leitungskanälen, die die Source- und Drain-Regionen elektrisch verbinden, wobei die Mehrzahl von Leitungskanälen in zwei Spalten und mindestens zwei Reihen angeordnet ist, und eine dielektrische Gate-Schicht, die jeden der Mehrzahl von Leitungskanälen umgibt, und eine Gate-Elektrode, die die dielektrische Gate-Schicht und jeden der Mehrzahl von Leitungskanälen umgibt, auf.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf einen Feldeffekttransistor (FET) und ein Verfahren zum Herstellen desselben. Die vorliegende Erfindung bezieht sich insbesondere auf einen FET mit einer Mehrzahl von Draht- bzw. Leitungskanälen und auf ein Verfahren zum Herstellen desselben.
  • Da sich Anwendungen von Halbleitervorrichtungen ausbreiten, sind hochintegrierte Halbleitervorrichtungen und/oder Hochgeschwindigkeits-Halbleitervorrichtungen zunehmend gefragt. Sowie eine Integrationsdichte von Halbleitervorrichtungen zunimmt, wird eine Entwurfsregel kleiner. Als ein Resultat einer abnehmenden Entwurfsregel nehmen ähnlich eine Kanallänge und eine Kanalbreite eines Feldeffekttransistors (FET) ab. Eine Abnahme der Kanallänge kann zu einem Kurzkanaleffekt führen. Eine Abnahme der Kanalbreite kann zu einem Schmalkanaleffekt führen. Der Kurzkanaleffekt kann ein Potenzial in einer Source/Drain-Region auf eine Kanalregion wesentlich beeinflussen. Der Schmalkanaleffekt kann eine Schwellenspannung vergrößern. Bei einem Versuch, eine Erzeugung des Kurzkanaleffektes und/oder des Schmalkanaleffekts zu verhindern, wurden verschiedene FET mit neuen Strukturen vorgeschlagen.
  • In letzter Zeit wurden insbesondere in dem Bereich der Nanogrößentechnologie auf dem Halbleitergebiet Anstrengungen unternommen, den Treibstrom eines Transistors zu vergrößern und den Kurzkanaleffekt zu verringern. Mehrere Verfahren wurden herkömmlicherweise bei einer Anstrengung verwendet, um diese Resultate zu erreichen. Beispiele dieser Versuche umfassen einen Array-Transistor mit vertieftem Kanal (RCAT; RCAT = Recessed Channel Array Transistor), einen Rippen-FET (FinFET) und einen Gate-Rundum-Transistor (GAT; GAT = Gate-all-around Transistor). Ein Beispiel eines vorhergehenden Versuches ist in der US-Patentanmeldung Nr. 2004/0063286, die hierin durch Bezugnahme aufgenommen ist, offenbart.
  • Jede dieser herkömmlichen Vorrichtungen und die entsprechenden Verfahren zum Herstellen dieser Vorrichtungen leiden an einem oder mehreren Nachteilen. Die herkömmlichen Vorrichtungen sind beispielsweise bezüglich einer Fähigkeit begrenzt, schnelle Operationen durchzuführen. Die Zahl der beabstandeten Kanalschichten bei diesen herkömmlichen Vorrichtungen ist außerdem aufgrund von Herstellungsgrenzen, z. B. hinsichtlich einer Ätztiefe, die während des Trockenätzens erreicht werden kann, begrenzt.
  • Ein FET, der fähig ist, die Stromlast unter Verwendung von mehreren Draht- bzw. Leitungskanälen zu vergrößern, und ein FET, der fähig ist, den Kurzkanaleffekt durch Steuern der Leitungskanäle und durch Trennen der Source- und Drain-Regionen des FET zu verringern, um ein Durchgriffphänomen zu verhindern, werden dementsprechend benötigt.
    •
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist daher auf einen Feldeffekttransistor (FET) mit einer Mehrzahl von Leitungskanälen und auf ein Verfahren zum Herstellen desselben, die im Wesentlichen eines oder mehrere der Probleme aufgrund der Grenzen und Nachteile der verwandten Technik überwinden, gerichtet.
  • Ein Merkmal eines Ausführungsbeispiels der vorliegenden Erfindung besteht darin, einen FET mit einer Mehrzahl von Leitungskanälen und ein Verfahren zum Herstellen desselben, die fähig sind, eine Erzeugung eines Kurzkanaleffekts und eines Schmalkanaleffekts zu verhindern, zu schaffen.
  • Ein weiteres Merkmal eines Ausführungsbeispiels der vorliegenden Erfindung besteht darin, einen FET mit einer Mehrzahl von Leitungskanälen und ein Verfahren zum Herstellen desselben, die fähig sind, eine Betriebsgeschwindigkeit einer entsprechenden Halbleitervorrichtung zu vergrößern, zu schaffen.
  • Ein weiteres Merkmal eines Ausführungsbeispiels der vorliegenden Erfindung besteht darin, einen FET mit einer Mehrzahl von Leitungskanälen und ein Verfahren zum Herstellen desselben zu schaffen, bei denen Leitungskanäle vollständig durch eine Gate-Elektrode umgeben sind, was die Steuerung des Kanals durch die Gate-Elektrode erleichtert, wodurch ein Kurzkanaleffekt verhindert und eine Inversionsregion bzw. Umkehrungsregion, die an einer äußeren Oberfläche des Leitungskanals gebildet wird, minimiert wird.
  • Ein weiteres Merkmal eines Ausführungsbeispiels der vorliegenden Erfindung besteht darin, einen FET mit einer Mehrzahl von Leitungskanälen und ein Verfahren zum Herstellen desselben, bei denen eine Breite des Kanals vergrößert ist, um einen Schmalkanaleffekt zu verhindern, zu schaffen.
  • Mindestens eines der vorhergehenden Merkmale und andere Vorteile können durch einen Feldeffekttransistor (FET) vorgesehen werden, der ein Halbleitersubstrat, Source- und Drain-Regionen, die an dem Halbleitersubstrat gebildet sind, eine Mehrzahl von Leitungskanälen, die die Source- und Drain-Regionen elektrisch verbinden, wobei die Mehrzahl von Leitungskanälen in zwei Spalten und mindestens zwei Reihen angeordnet sind, und eine dielektrische Gate-Schicht, die jeden der Mehrzahl von Leitungskanälen umgibt, und eine Gate-Elektrode, die die dielektrische Gate-Schicht und jeden der Mehrzahl von Leitungskanälen umgibt, aufweist.
  • Bei diesem FET kann jeder der Mehrzahl von Leitungskanälen aus einem monokristallinen Silicium gebildet sein. Jeder der Mehrzahl von Leitungskanälen in einer obersten Reihe kann eine erste Größe aufweisen, und jeder der Mehrzahl von Leitungskanälen in einer untersten Reihe kann eine zweite Größe aufweisen, und die erste Größe und die zweite Größe können sich unterscheiden. Die erste Größe kann kleiner als die zweite Größe sein. Die erste Größe kann größer als die zweite Größe sein.
  • Die Zahl von Reihen der Mehrzahl von Leitungskanälen kann zusätzlich drei sein. In diesem Fall kann eine mittlere Reihe eine dritte Größe aufweisen, die zwischen der ersten Größe und der zweiten Größe sein kann. Eine Größe von jeder Reihe der Mehrzahl von Leitungskanälen kann kleiner als eine Größe einer unteren Reihe der Mehrzahl von Leitungskanälen und größer als eine Größe einer oberen Reihe der Mehrzahl von Leitungskanälen sein, derart, dass die Mehrzahl von Leitungskanälen in der obersten Reihe die kleinste Größe aufweist und die Mehrzahl von Leitungskanälen in der untersten Reihe die größte Größe aufweist.
  • Mindestens eines der vorhergehenden Merkmale und andere Vorteile können durch einen Feldeffekttransistor (FET) vorgesehen werden, der ein Halbleitersubstrat, Source- und Drain-Regionen, die an dem Halbleitersubstrat gebildet sind, eine Mehrzahl von Leitungskanälen, die aus monokristallinem Silicium gebildet sind, wobei die Mehrzahl von Leitungskanälen die Source- und Drain-Regionen elektrisch verbindet, und wobei die Mehrzahl von Leitungskanälen in zwei Spalten und mindestens einer Reihe angeordnet ist, eine dielektrische Gate-Schicht, die jeden der Mehrzahl von Leitungskanälen umgibt, und eine Gate-Elektrode, die die dielektrische Gate-Schicht und jeden der Mehrzahl von Leitungskanälen umgibt, aufweist.
  • In jedem FET kann das Halbleitersubstrat ein monokristallines Silicium oder ein Silicium-auf-Isolator- (SOI-; SOI = Silicon-on-Insulator) Substrat sein. Die Source- und Drain-Regionen können aus einem Material gebildet sein, das aus einer Gruppe, die monokristallines Silicium, Polysilicium, Metall und Metallsilicid aufweist, ausgewählt ist.
  • Jeder der Mehrzahl von Leitungskanälen kann im Wesentlichen eine quadratische Form aufweisen, und eine Dicke von jedem der Mehrzahl von Leitungskanälen kann kleiner als etwa 30 nm sein. Jeder der Mehrzahl von Leitungskanälen kann alternativ eine im Wesentlichen runde Form aufweisen, und jeder der Mehrzahl von Leitungskanälen kann einen Durchmesser von kleiner als etwa 30 nm aufweisen.
  • Jeder FET kann ferner eine Kanalbildungsverhinderungsschicht, die in einer oberen Region des Halbleitersubstrats zwischen den Source- und Drain-Regionen gebildet ist, aufweisen, wobei die Kanalbildungsverhinderungsschicht betreibbar ist, um einen Betrieb eines untersten Transistors zu verhindern. Die Kanalbildungsverhinderungsschicht kann aus einem isolierenden Material oder einer Störstellen-dotierten bzw. Verunreinigungs-dotierten Region des Halbleitersubstrats gebildet sein.
  • Jeder FET kann ferner eine Kurzschlussverhinderungs-Isolationsschicht, die zwischen den Source- und Drain-Regionen und der Gate-Elektrode angeordnet ist, aufweisen, wobei die Kurzschlussverhinderungs-Isolationsschicht betreibbar ist, um einen Kurzschluss zwischen den Source- und Drain-Regionen und der Gate-Elektrode zu verhindern. Die Kurzschlussverhinderungs-Isolationsschicht kann ein thermisches Siliciumoxid oder ein Siliciumoxid sein.
  • Die Source- und Drain-Regionen können von dem Halbleitersubstrat durch einen vorbestimmten Abstand getrennt sein.
  • Eine obere Oberfläche der obersten Reihe von Leitungskanälen kann auf gleicher Höhe mit einer oberen Oberfläche der Source- und Rain-Regionen sein. Eine obere Oberfläche der oberste Reihe von Leitungskanälen kann niedriger als eine obere Oberfläche der Source- und Drain-Regionen sein.
  • Die dielektrische Gate-Schicht kann ein Film aus thermischen Siliciumoxid sein und kann eine Dicke von zwischen etwa 50-100 Å aufweisen.
  • Die Gate-Elektrode kann ein einzelner Film sein, der aus Störstellen-dotiertem Polysilicium, Metallsilicid oder Metallstörstellen-dotiertem Polysilicium gebildet ist. Die Gate-Elektrode kann alternativ ein zusammengesetzter Film bzw. ein Verbindungs film sein, der aus mindestens zwei Schichten aus Störstellen-dotiertem Polysilicium, Metallsilicid oder einer Metallstörstelle gebildet ist.
  • Mindestens eines der vorhergehenden Merkmale und andere Vorteile können durch ein Verfahren zum Herstellen eines Feldeffekttransistors (FET) vorgesehen werden, das das Bilden einer Kanalbildungsvorbereitungsschicht an dem Halbleitersubstrat, wobei die Kanalbildungsvorbereitungsschicht eine erste Opferschicht, eine erste Kanalschicht, eine zweite Opferschicht und eine zweite Kanalschicht, die aufeinander folgend auf das Halbleitersubstrat gestapelt sind, aufweist, das Bilden einer Hartmaskenschicht an der Kanalbildungsvorbereitungsschicht, das Mustern der Hartmaskenschicht und der Kanalbildungsvorbereitungsschicht, um eine aktive Region des Hableitersubstrats zu definieren, das Mustern der Hartmaskenschicht, um die Hartmaskenschicht zu schmälern, wodurch ein Randabschnitt einer oberen Oberfläche der Kanalbildungsvorbereitungsschicht freigelegt wird, das Bilden einer ersten dielektrischen Schicht an dem Halbleitersubstrat, um die geschmälerte Hartmaskenschicht und die Kanalbildungsvorbereitungsschicht zu bedecken, dann das Planarisieren der ersten dielektrischen Schicht, um die geschmälerte Hartmaskenschicht freizulegen, das Mustern der ersten dielektrischen Schicht und eines Abschnitts der geschmälerten Hartmaskenschicht, um einen Abschnitt der geschmälerten Hartmaskenschicht zu entfernen, wodurch ein Dummybzw. Pseudo-Gate-Muster gebildet wird und ein Abschnitt der Kanalbildungsvorbereitungsschicht freigelegt wird, das selektive Ätzen des freigelegten Abschnitts der Kanalbildungsvorbereitungsschicht benachbart zu dem Pseudo-Gate-Muster, um das Halbleitersubstrat freizulegen, das selektive Aufwachsen einer epitaktischen Schicht auf das freigelegte Halbleitersubstrat, um Source- und Drain-Muster benachbart zu der Kanalbildungsvorbereitungsschicht zu bilden, das Bilden einer zweiten dielektrischen Schicht an dem Halbleitersubstrat, das das Pseudo-Gate und die Source- und Drain-Muster aufweist, und dann das Planarisieren der zweiten dielektrischen Schicht, um das Pseudo-Gate-Muster freizulegen, das selektive Ätzen der verbleibenden Hartmaskenschicht, um die verbleibende Hartmaskenschicht zu entfernen, wodurch ein Abschnitt der Kanalbildungsvorbereitungsschicht freigelegt wird, und dann das Ätzen des freigelegten Abschnitts der Kanalbildungsvorbereitungsschicht, um das Halbleitersubstrat freizulegen, das Entfernen der zweiten dielektrischen Schicht und eines oberen Abschnitts der ersten dielektrischen Schicht, um Seitenwände der Kanalbildungsvorbereitungsschicht, die an dem Halbleitersubstrat verbleibt, freizulegen, das selektive Ätzen der Kanalbildungsvorbereitungsschicht, um die erste und die zweite Opferschicht zu entfernen, wodurch eine Mehrzahl von Leitungskanälen aus den ersten und den zweiten Kanalschichten gebildet wird, das Bilden einer dielektrischen Gate-Schicht an dem Halbleitersubstrat, um jeden der Mehrzahl von Leitungskanälen zu umgeben, das Bilden einer Gate-Elektrode an der dielektrischen Gate-Schicht, um ein Gate, das jeden der Mehrzahl von Leitungskanälen umgibt, zu bilden, aufweist.
  • Mindestens eines der vorhergehenden Merkmale und andere Vorteile können durch ein Verfahren zum Herstellen eines Feldeffekttransistors (FET) vorgesehen werden, das das Bilden einer Kanalbildungsvorbereitungsschicht an dem Halbleitersubstrat, wobei die Kanalbildungsvorbereitungsschicht eine Opferschicht und eine Kanalschicht, die aufeinander folgend auf das Halbleitersubstrat gestapelt sind, aufweist, wobei die Kanalschicht aus einem monokristallinen Silicium gebildet ist, das Bilden einer Hartmaskenschicht an der Kanalbildungsvorbereitungsschicht, das Mustern der Hartmaskenschicht und der Kanalbildungsvorbereitungsschicht, um eine aktive Region des Halbleitersubstrats zu definieren, das Mustern der Hartmaskenschicht, um die Hartmaskenschicht zu schmälern, wodurch ein Randabschnitt einer oberen Oberfläche der Kanalbildungsvorbereitungsschicht freigelegt wird, das Bilden einer ersten dielektrischen Schicht an dem Halbleitersubstrat, um die geschmälerte Hartmaskenschicht und die Kanalbildungsvorbereitungsschicht zu bedecken, dann das Planarisieren der ersten dielektrischen Schicht, um die geschmälerte Hartmaskenschicht freizulegen, das Mustern der ersten dielektrischen Schicht und eines Abschnitts der geschmälerten Hartmaskenschicht, um einen Abschnitt der geschmälerten Hartmaskenschicht zu entfernen, wodurch ein Pseudo-Gate-Muster gebildet wird und ein Abschnitt der Kanalbildungsvorbereitungsschicht freigelegt wird, das selektive Ätzen des freigelegten Abschnitts der Kanalbildungsvorbereitungsschicht benachbart zu dem Pseudo-Gate-Muster, um das Halbleitersubstrat freizulegen, das selektive Aufwachsen einer epitaktischen Schicht auf das freigelegte Halbleitersubstrat, um Source- und Drain-Muster benachbart zu der Ka nalbildungsvorbereitungsschicht zu bilden, das Bilden einer zweiten dielektrischen Schicht an dem Halbleitersubstrat, das das Pseudo-Gate- und die Source- und Drain-Muster aufweist, und dann das Planarisieren der zweiten dielektrischen Schicht, um das Pseudo-Gate-Muster freizulegen, das selektive Ätzen der verbleibenden Hartmaskenschicht, um die verbleibende Hartmaskenschicht zu entfernen, wodurch ein Abschnitt der Kanalbildungsvorbereitungsschicht freigelegt wird, und dann das Ätzen des freigelegten Abschnitts der Kanalbildungsvorbereitungsschicht, um das Halbleitersubstrat freizulegen, das Entfernen der zweiten dielektrischen Schicht und eines oberen Abschnitts der ersten dielektrischen Schicht, um Seitenwände der Kanalbildungsvorbereitungsschicht, die an dem Halbleitersubstrat verbleibt, freizulegen, das selektive Ätzen der Kanalbildungsvorbereitungsschicht, um die Opferschicht zu entfernen, wodurch eine Mehrzahl von Leitungsdrähten aus monokristallinem Silicium aus der Kanalschicht gebildet wird, das Bilden einer dielektrischen Gate-Schicht an dem Halbleitersubstrat, um jeden der Mehrzahl von Leitungskanälen zu umgeben, das Bilden einer Gate-Elektrode an der dielektrischen Gate-Schicht, um ein Gate, das jeden der Mehrzahl von Leitungsdrähten umgibt, zu bilden, aufweist.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorhergehenden und andere Merkmale und Vorteile der vorliegenden Erfindung werden Fachleuten durch Beschreiben von detaillierten Ausführungsbeispielen derselben unter Bezugnahme auf die beigefügten Zeichnungen offensichtlicher, in denen:
  • 1A bis 1C perspektivische Ansichten von aktiven Mustern eines Feldeffekttransistors (FET) gemäß verschiedener Ausführungsbeispiele der vorliegenden Erfindung darstellen;
  • 1D eine Vertikal-Rasterelektronenmikroskop-Fotografie eines FET gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;
  • 2 einen Querschnitt entlang einer Linie A-A' von 1A darstellt;
  • 3A eine schematische perspektivische Ansicht eines FET gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 3B einen Querschnitt entlang einer Linie X-X' von 3A darstellt;
  • 3C einen Querschnitt entlang einer Linie Y1-Y1' von 3A darstellt;
  • 3D einen Querschnitt entlang einer Linie Y2-Y2' von 3A darstellt;
  • 4A eine schematische perspektivische Ansicht eines FET gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 4B eine Querschnittsansicht entlang einer Linie X-X' von 4A darstellt;
  • 4C einen Querschnitt entlang einer Linie Y1-Y1' von 4A darstellt;
  • 4D einen Querschnitt entlang einer Linie Y2-Y2' von 4A darstellt;
  • 5A bis 17D Phasen bei einem Verfahren zum Herstellen eines FET gemäß einem exemplarischen Ausführungsbeispiel der vorliegenden Erfindung darstellen, wobei
    5A, 6A, ... und 17A schematische perspektivische Ansichten des FET darstellen,
    5B, 6B, ... und 17B Querschnitte entlang einer Linie X-X' von 5A, 6A, ... bzw. 17A darstellen,
    5C, 6C, ... 13C und 17C Querschnitte entlang einer Linie Y1-Y1' von 5A, 6A, ... bzw. 17A darstellen, und
    12D, 13D, 14C, 15C, 16C und 17D Querschnitte entlang einer Linie Y2-Y2' von 12A, 13A, ... bzw. 17A darstellen; und
  • 18A bis 21C Phasen bei einem Verfahren zum Herstellen eines FET gemäß einem weiteren exemplarischen Ausführungsbeispiel der vorliegenden Erfindung darstellen, wobei
    18A, 19A, 20A und 21A schematische perspektivische Ansichten des FET-Transistors darstellen,
    18B, 19B, 20B und 21B Querschnitte entlang einer Linien X-X' von 18A, 19A, 20A bzw. 21A darstellen, und 18C, 19C, 20C und 21C Querschnittsansichten entlang einer Linie Y1-Y1' von 18A, 19A, 20A bzw. 21A darstellen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die koreanische Patentanmeldung Nr. 2004-71225, eingereicht am 7. September 2004 beim Koreanischen Amt für Geistiges Eigentum und mit dem Titel "Metal-Oxide-Semiconductor Transistor Comprising Multiple Wire Bridge Channels und Method of Manufacturing the Metal-Oxide-Semiconductor Transistor", ist hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen.
  • Die vorliegende Erfindung ist im Folgenden vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen exemplarische Ausführungsbeispiele der Erfindung gezeigt sind. Die Erfindung kann jedoch in unterschiedlichen Formen ausgefürt sein und soll nicht auf die hierin dargelegten Ausführungsbeispiele begrenzt aufgefasst werden. Diese Ausführungsbeispiele sind vielmehr vorgesehen, derart, dass diese Offenbarung gründlich und vollständig ist, und dieselben werden den Schutzbereich der Erfindung Fachleuten vollständig vermitteln. In den Zeichnungen sind die Dicken von Schichten und Regionen für eine klare Darstellung übertrieben dargestellt. Es ist ferner offensichtlich, dass, wenn auf eine Schicht als „an" bzw. „auf" einer anderen Schicht oder einem Substrat befindend Bezug genommen wird, dieselbe an bzw. auf der anderen Schicht oder dem Substrat sein kann oder dazwischenliegende Schichten ebenfalls vorhanden sein können. Es ist ferner offensichtlich, dass, wenn auf eine Schicht als sich "unter" einer anderen Schicht befindend Bezug genommen wird, sich dieselbe direkt darunter befinden kann oder eine oder mehrere dazwischenliegende Schichten ebenfalls vorhanden sein können. Es ist ferner zusätzlich offensichtlich, dass, wenn auf eine Schicht als sich "zwischen" zwei Schichten befindend Bezug genommen wird, dieselbe die einzige Schicht zwischen den beiden Schichten sein kann oder eine oder mehrere dazwischenliegende Schichten ebenfalls vorhanden sein können. Gleiche Bezugsziffern in unterschiedlichen Zeichnungen stellen gleiche Elemente dar.
  • FELDEFFEKTTRANSISTOR (FET)
  • 1A bis 1C stellen perspektivische Ansichten von aktiven Mustern eines Feldeffekttransistors (FET) gemäß verschiedenen Ausführungsbeispielen der vorliegenden Erfindung dar.
  • Bezug nehmend auf 1A weist ein aktives Muster eines FET ein Paar von Source/Drain-Mustern 40 mit entsprechenden Source/Drain-Regionen 42 und eine Mehrzahl von unteren Leitungskanälen 12e und oberen Leitungskanälen 14e auf. Die unteren und oberen Leitungskanäle 12e und 14e verbinden die Source/Drain-Regionen 42 elektrisch. Obwohl es nicht dargestellt ist, kann das aktive Muster an einem Halbleitersubstrat gebildet sein.
  • Die Leitungskanäle 12e, 14e können zu einer untersten Oberfläche von jedem der Source/Drain-Muster 40 oder einer oberen Oberfläche eines Halbleitersubstrats (100 von 3A), die sich unterhalb der Source/Drain-Muster 40 befindet, parallel sein.
  • Die Source/Drain-Muster 40 können gebildet sein, um jeweils eine vorbestimmte Dicke, eine vorbestimmte Breite und eine vorbestimmte Länge aufzuweisen. Die Source/Drain-Muster 40 können beispielsweise rechtwinklige Festkörper, wie dargestellt ist, sein. Jedes der Source/Drain-Muster 40 kann eingestellt sein, um eine geeignete Größe, beispielsweise l1 × l2 × l3, unter Berücksichtigung von elektrischen Charakteristika einer Source/Drain eines FET aufzuweisen. In 1A bis 1C ist eine Dicke l1 von jedem der Source/Drain-Muster 40 auf eine geeignete Größe unter Berücksichtigung einer Entwurfsregel eingestellt. Eine Breite l2 von jedem der Source/Drain-Muster 40 ist auf eine geeignete Größe unter Berücksichtigung der Entwurfsregel, Größen der Leitungskanäle 12e und 14e, der Zahl von Spalten von Leitungskanälen und eines Intervalls bzw. Zwischenraums zwischen benachbarten Spalten eingestellt. Eine Höhe 13 von jedem der Source/Drain-Muster 40 ist auf eine geeignete Größe unter Berücksichtigung der Entwurfsregel, der Größen der Leitungskanäle 12e und 14e, der Zahl von Reihen von Leitungskanälen und des Intervalls bzw. Zwischenraums zwischen benachbarten Reihen eingestellt.
  • Die Source/Drain-Regionen 42 sind innerhalb der Source/Drain-Muster 40 definiert. Die Source/Drain-Regionen 42 können einen gesamten Bereich von entsprechenden Source/Drain-Mustern 40, wie in 4A zu sehen ist, einnehmen oder können lediglich einen Abschnitt des gesamten Bereichs der Source/Drain-Muster 40, wie beispielsweise in den 1A bis 1C und 3A, 3C und 3D zu sehen ist, einnehmen. Wie in 3A, 3C und 3D zu sehen ist, kann dementsprechend eine Lücke zwischen einem Halbleitersubstrat 100 und den Source/Drain-Regionen 142 innerhalb der Source/Drain-Muster 140 vorhanden sein. Unterste Oberflächen der Source/Drain-Regionen 42 kön nen somit auf gleicher Höhe mit oder höher als unterste Oberflächen der Source/Drain-Muster 40 sein. Es ist vorzuziehen, die Source/Drain-Regionen von dem Halbleitersubstrat, d. h. dem letzteren Fall, zu trennen, um zu verhindern, dass sich ein Kanal innerhalb des Halbleitersubstrats, der unterhalb der Source/Drain-Muster 40 positioniert ist, bildet. Diese Anordnung kann zusätzlich das Fließen eines Leckstroms in das Halbleitersubstrat reduzieren.
  • Die Source/Drain-Muster 40 können aus monokristallinem Silicium (Si), Polysilicium, Metall, Metallsilicid oder einem anderen geeigneten Material gebildet sein. Wenn die Source/Drain-Muster 40 aus monokristallinem Si oder Polysilicium gebildet sind, können die Source/Drain-Regionen 42 mit Störstellenionen implantiert sein, um die Source/Drain-Regionen 42 zu definieren. Wenn die Source/Drain-Muster 40 aus Metall oder Metallsilicid gebildet sind, nehmen die Source/Drain-Regionen 42 den gesamten Bereich der Source/Drain-Muster 40 ein. Wenn die Source/Drain-Muster 40 mit Störstellenionen implantiert sind, können unterste Oberflächen der Source/Drain-Regionen 42 gesteuert werden, um gleich oder höher als unterste Oberflächen der Source/Drain-Muster 40 zu sein. Die Source/Drain-Regionen 42 können zusätzlich gebildet sein, um vorbestimmte Dotierungsprofile in einer Richtung senkrecht zu zumindest zwei Reihen von Leitungskanälen 12e und 14e aufzuweisen. Obwohl eine Zahl von Reihen von Leitungskanälen 12e und 14e zunehmen kann, kann somit eine gleichmäßige Source/Drain-Übergangskapazität bzw. -Sperrschichtkapazität beibehalten werden.
  • 1A stellt eine exemplarische Anordnung dar, bei der die Leitungskanäle 12e und 14e, die aus monokristallinem Si gebildet sind, in zwei Reihen × zwei Spalten arrayförmig bzw. matrizenförmig angeordnet sind, wobei dieselben jeweils voneinander durch einen vorbestimmten Abstand getrennt sind. Bei der vorliegenden Erfindung können Leitungskanäle in mindestens einer Reihe und mindestens zwei Spalten arrayförmig angeordnet sein.
  • Obwohl eine exemplarische Anordnung von zwei Reihen und zwei Spalten von Leitungskanälen ursprünglich darstellt ist, ist die vorliegende Erfindung nicht auf eine solche Konfiguration begrenzt. Eine einzelne Reihe von Leitungskanälen kann beispielsweise, wie in 1B gezeigt ist, gebildet sein, oder drei Reihen von Leitungskanälen können, wie in 1C gezeigt ist gebildet sein. 1B stellt eine exemplarische Anordnung dar, bei der die Leitungskanäle 12e, die aus monokristallinem Si gebildet sind, in einer Reihe × zwei Spalten arrayförmig angeordnet sind. 1B weist somit lediglich die zwei unteren Leitungskanäle 12e auf, die in einer einzelnen Reihe arrayförmig angeordnet sind. 1C stellt eine weitere exemplarische Anordnung dar, bei der Leitungskanäle 12e, 14e und 16e, die aus monokristallinem Si gebildet sind, in drei Reihen × zwei Spalten arrayförmig angeordnet sind. 1C weist somit zwei untere Leitungskanäle 12e, zwei mittlere Leitungskanäle 14e und zwei obere Leitungskanäle 16e auf.
  • 1D ist eine Vertikal-Rasterelektronenmikroskop-Fotografie eines FET gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie in 1D zu sehen ist, weist jeder der Mehrzahl von Leitungskanälen in einer obersten Reihe eine erste Größe, z. B. einen Durchmesser oder eine Breite auf, und jeder der Mehrzahl von Leitungskanälen in einer untersten Reihe weist eine zweite Größe auf, und die erste Größe und die zweite Größe unterscheiden sich. In 1D ist die erste Größe kleiner als die zweite Größe dargestellt. Bei einem Ausführungsbeispiel, das drei Reihen aufweist, wie in 1C gezeigt ist, weist eine mittlere Reihe eine dritte Größe, die zwischen der ersten Größe und der zweiten Größe liegt, auf. Eine Größe von jeder Reihe der Mehrzahl von Leitungskanälen kann somit kleiner als eine Größe einer unteren Reihe der Mehrzahl von Leitungskanälen und größer als eine Größe einer oberen Reihe der Mehrzahl von Leitungskanälen sein, derart, dass die Mehrzahl von Leitungskanälen in der oberste Reihe die kleinste Größe und die Mehrzahl von Leitungskanälen in der untersten Reihe die größte Größe aufweisen kann.
  • Wie im Vorhergehenden beschrieben ist, kann eine untere Oberfläche einer untersten Reihe von Leitungskanälen 12e gleich oder höher als eine unterste Oberfläche der Source/Drain-Muster 40 sein. Die unterste Oberfläche der untersten Reihe von Lei tungskanälen ist vorzugsweise höher als die unterste Oberfläche der Source/Drain-Muster, wodurch eine Lücke zwischen den Leitungskanälen 12e und dem Halbleitersubstrat vorgesehen ist. Wenn die unterste Oberfläche der untersten Reihe von Leitungskanälen 12e gleich der untersten Oberfläche der Source/Drain-Muster 40 ist, berühren die Leitungskanäle 12e in der untersten Reihe das Halbleitersubstrat 100, wodurch ermöglicht wird, dass ein Strom durch die Leitungskanäle 12e fließt, um in das Halbleitersubstrat 100 zu lecken.
  • Obere Oberflächen der Leitungskanäle in der obersten Reihe, z. B. 14e in 1A, können zusätzlich gleich zu oberen Oberflächen der Source/Drain-Muster 40 (wie in 1C zu sehen ist) oder niedriger als die oberen Oberflächen der Source/Drain-Muster 40 (wie in A und 1B zu sehen ist) sein. Es ist vorzuziehen, die oberen Oberflächen der Leitungskanäle in der obersten Reihe zu bilden, um niedriger als die oberen Oberflächen der Source/Drain-Muster 40 zu sein, um eine Beschädigung an den Leitungskanälen 14e in der obersten Reihe während der Herstellung des FET zu verhindern, wodurch die Zuverlässigkeit des FET verbessert ist.
  • Längen C1 der Leitungskanäle 12e und 14e sind auf geeignete Größen unter Berücksichtigung einer Entwurfsregel und anderer Betrachtungen eingestellt. Eine Querschnittsform und/oder Größe von jedem Leitungskanal kann geeignet eingestellt sein, um elektrische Charakteristika, insbesondere Stromcharakteristika, des FET zu verbessern. Die Querschnittsformen der Leitungskanäle 12e und 14e können vorzugsweise Formen sein, in denen isotrope Kanäle gebildet sein können. Ein Leitungskanal gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann beispielsweise eine im Wesentlichen quadratische, rechtwinklige, ovale oder kreisförmige Querschnittsform aufweisen. Eine Querschnittsgröße von jedem Leitungskanal kann zusätzlich kleiner als etwa 30 nm sein, um vollständig entleerte Kanäle zu bilden. Obwohl exemplarische Querschnittsformen und -gößen hierin erörtert sind, sind die Querschnittsformen und -größen der Leitungskanäle der vorliegenden Erfindung nicht auf diese exemplarischen Formen und Größen begrenzt.
  • 2 stellt verschiedene Beispiele von Querschnittsformen eines Leitungskanals entlang einer Linie A-A' von 1A dar. Bezug nehmend auf 2 können die Leitungskanäle 12e und 14e im Wesentlichen kreisförmige, quadratische, ovale oder rechtwinklige Querschnitte aufweisen. Wenn die Leitungskanäle 12e und 14e im Wesentlichen kreisförmige Querschnitte aufweisen, sind Formen der Leitungskanäle 12e und 14e, betrachtet von allen Richtungen, fast gleich. Wenn somit eine vorbestimmte Spannung an eine Gate-Elektrode angelegt ist, kann ein gleichförmiges elektrisches Feld innerhalb der Leitungskanäle 12e und 14e gebildet werden. Leitungskanäle 112e und 114e mit im Wesentlichen kreisförmigen Querschnitten dienen als vollständig isotrope Kanäle, und somit fließt mehr Strom in den Leitungskanälen mit im Wesentlichen kreisförmigen Querschnitten als in Leitungskanälen mit im Wesentlichen rechtwinkligen Querschnitten.
  • Die Querschnitte der Leitungskanäle 12e und 14e sind vorzugsweise ausreichend groß, um den gesamten Kanal vollständig zu entleeren, wenn die vorbestimmte Spannung an die Gate-Elektrode angelegt ist. Querschnittsgrößen C2, C3 und C4, die die Leitungskanäle 12e und 14e zu einem Vollentleerungstyp machen, können abhängig von einer Gate-Spannung, einer Eigenschaft und einer Dicke eines Gate-Isolationsfilms und eines Dotierungspegels eines Kanals variieren. Wenn eine Inversionsschicht etwa 10 nm dick ist, wie bei aktuellen planaren Transistoren, können die Querschnittsgrößen C2, C3 und C4 der Leitungskanäle 12e und 14e vorzugsweise zwischen etwa 10 bis 40 nm, und noch bevorzugter kleiner als 30 nm, z. B. etwa 25 nm, sein.
  • 3A stellt eine schematische perspektivische Ansicht eines FET gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. 3B, 3C und 3D stellen Querschnittsansichten entlang von Linien X-X', Y1-Y1' bzw. Y2-Y2' von 3A dar.
  • Bezug nehmend auf 3A bis 3D weist der FET ein Halbleitersubstrat 100, ein Paar von Source/Drain-Mustern 140, die entsprechende Source/Drain-Regionen 142 aufweisen, ein exemplarisches Zwei × Zwei-Array von Leitungskanälen 112e und 114e, einen Gate-Isolationsfilm 182a und ein leitfähiges Muster 184 zur Verwendung als eine Gate-Elektrode auf. Die Source/Drain-Muster 140 und das Zwei × Zwei-Array von Leitungskanälen 112e und 114e, die ein aktives Muster bilden, sind im Wesentlichen identisch zu den im Vorhergehenden beschriebenen Elementen, und eine Beschreibung derselben ist nicht wiederholt. Bei den vorliegenden Ausführungsbeispielen sind Querschnitte der Leitungskanäle 112e und 114e im Wesentlichen kreisförmig. Die Querschnitte der Leitungskanäle 112e und 114e können alternativ im Wesentlichen oval sein.
  • Das Halbleitersubstrat 100 kann aus einem Halbleitermaterial, z. B. monokristallinem Si, gebildet sein. Das Halbleitersubstrat 100 kann beispielsweise ein Bulk-Si-Substrat bzw. ein massives Si-Substrat oder ein Silicium-auf-Isolator- (SOI-; SOI = Silicon-on-Insulator) Substrat sein. Eine Trennregion (nicht gezeigt) kann in dem Halbleitersubstrat 100 gebildet sein. In diesem Fall ist das aktive Muster an einem anderen Abschnitt des Halbleitersubstrats 100 als der Abschnitt, in dem die Trennregion gebildet ist, positioniert.
  • Die Source/Drain-Regionen 142, die innerhalb der Source/Drain-Muster 140 definiert sind, und die Leitungskanäle 112e und 114e sind nicht in dem Halbleitersubstrat 100, jedoch an dem Halbleitersubstrat 100 definiert. Die Source/Drain-Muster 140 sind voneinander durch einen vorbestimmten Abstand an dem Halbleitersubstrat 100 getrennt. Die Leitungskanäle 112e und 114e sind zwischen den Source/Drain-Mustern 140 positioniert, um die Source/Drain-Regionen 142 elektrisch zu verbinden.
  • Die dielektrische Gate-Schicht 182a, z. B. ein Gate-Isolationsfilm, ist an und um äußere Umfänge von jedem der Leitungskanäle 112e und 114e gebildet. Der Gate-Isolationsfilm 182a ist insbesondere zwischen dem leitfähigen Muster 184 zur Verwendung als eine Gate-Elektrode und den Leitungskanälen 112e und 114e angeordnet. Der Gate-Isolationsfilm 182a kann ein Film aus thermischem Si-Oxid sein und kann eine geeignete Dicke unter Berücksichtigung einer Entwurfsregel oder von elektrischen Charakteristika einer Halbleitervorrichtung aufweisen. Der Gate-Isolationsfilm 182a kann beispielsweise ein Film aus thermischem Si-Oxid mit einer Dicke von etwa 50 bis 100 Å sein.
  • Das leitfähige Muster 184 zur Verwendung als eine Gate-Elektrode umgibt den Gate-Isolationsfilm 182a und ist zwischen den Source/Drain-Mustern 140 vorgesehen. Wie in 3A gezeigt ist, kann das leitfähige Muster 184 zur Verwendung als eine Gate-Elektrode in einer Richtung senkrecht zu einer Richtung, in der sich die Leitungskanäle 112e und 114e erstrecken, verlängert sein und kann eine Gate-Leitung zusammen mit einem leitfähigen Muster für Gate-Elektroden von einer benachbarten Zelle bilden, um als eine Wortleitung zu dienen.
  • Das leitfähige Muster 184 zur Verwendung als eine Gate-Elektrode kann ein einzelner Film, der aus einem leitfähigen Material, wie z. B. Störstellen-dotiertem Polysilicium, Metallsilicid oder Metall, gebildet ist, oder ein zusammengesetzter Film, der aus mindestens zwei der leitfähigen Materialien, z. B. Polysilicium und einem leitfähigen Material mit einem spezifischen Widerstand, der kleiner als derselbe des Polysiliciums ist, gebildet ist, sein. Bei dem vorliegenden Ausführungsbeispiel kann das leitfähige Muster 184 zur Verwendung als eine Gate-Elektrode ein einzelner Film sein, der aus Polysilicium gebildet ist.
  • Eine Kurzschlussverhinderungs-Isolationsschicht 182b kann zusätzlich in einem FET gemäß der vorliegenden Erfindung vorgesehen sein. Bei dem vorliegenden Ausführungsbeispiel, wie in 3C und 3D gezeigt ist, ist die Kurzschlussverhinderungs-Isolationsschicht 182b zwischen dem leitfähigen Muster 184 zur Verwendung als eine Gate-Elektrode und den Source/Drain-Mustern 140 vorgesehen, um zu verhindern, dass der leitfähige Film 184 die Source/Drain-Muster 140 berührt. Die Kurzschlussverhinderungs-Isolationsschicht 182b kann ein einzelner Isolationsfilm oder ein zusammengesetzter Isolationsfilm sein. Obwohl das Isolationsmaterial, das die Kurzschlussverhinderungs-Isolationsschicht 182b bildet, hinsichtlich eines Herstellungsverfahrens des FET nicht streng begrenzt ist, ist es vorzuziehen, dass die Kurzschlussverhinderungs-Isolationsschicht 182b ein thermisches Si-Oxid, das während einer thermischen Oxidation zum Bilden des Gate-Isolationsfilms 182a gebildet wird, oder ein Siliciumoxid (SiO2), das während der Bildung eines Zwischenschicht-Isolationsfilms abgeschieden wird, was an die Bildung des leitfähigen Musters 184 zur Verwendung als eine Gate-Elektrode anschließt, ist.
  • 4A stellt eine schematische perspektivische Ansicht eines FET gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung dar. 4B, 4C und 4D stellen Querschnitte entlang von Linien X-X', Y1-Y1' bzw. Y2-Y2' von 4A dar.
  • Bezug nehmend auf 4A bis 4D ist eine Trennregion 205 in einem Halbleitersubstrat 200a gebildet. Die Trennregion 205 ist aus einem Isolationsmaterial, wie z. B. SiO2, gebildet. Eine Region des Halbleitersubstrats 200a, die durch die Trennregion 205 umgeben ist, ist eine aktive Region.
  • Eine Kanalbildungsverhinderungsschicht 270 ist in der aktiven Region des Halbleitersubstrats 200a gebildet. Die Kanalbildungsverhinderungsschicht 270 verhindert, dass ein Kanal innerhalb des Halbleitersubstrats 200a gebildet wird. Die Kanalbildungsverhinderungsschicht 270 verhindert insbesondere einen Betrieb eines untersten Transistors, der einen Kurzkanaleffekt, insbesondere wenn der Zwischenraum zwischen den Source/Drain-Mustern 240 schmal ist, verursachen kann. Die Kanalbildungsverhinderungsschicht 270 kann in einer Region des Halbleitersubstrats 200a gebildet sein, oberhalb derer Leitungskanäle 212d und 214d positioniert sind. In diesem Fall erstreckt sich die Kanalbildungsverhinderungsschicht 270 von einer oberen Oberfläche des Halbleitesubstrats 200a um eine vorbestimmte Tiefe nach unten.
  • Die Kanalbildungsverhinderungsschicht 270 kann eine isolierende Materialschicht oder vorzugsweise eine Region sein, die mit Störstellenionen mit einer hohen Konzentration, um eine Bewegung von Trägern zu verhindern, dotiert ist. Wenn ein p-Halbleitersubstrat 200a, das mit p+-Störstellenionen dotiert ist, verwendet wird und die Träger Elektronen sind, kann die Kanalbildungsverhinderungsschicht 270 ein Abschnitt des p-Halbleitersubstrats 200a sein.
  • Bei dem vorliegenden Ausführungsbeispiel nehmen Source/Drain-Regionen 242 einen gesamten Bereich des Source/Drain-Musters 240 ein. Selbst wenn die Source/Drain-Regionen 242 den gesamten Bereich der Source/Drain-Muster 240 einnehmen, können die Source/Drain-Muster 240 aus einem leitfähigen Material, z. B. monokristallinem Si, Polysilicium, Metall, Metallsilicid oder einem anderen leitfähigen Material, gebildet sein. Wenn die Source/Drain-Regionen 242 den gesamten Bereich der Source/Drain-Muster 240 einnehmen, gibt es eine vergrößerte Möglichkeit, das ein Basistransistor in Betrieb ist.
  • Gemäß der vorliegenden Erfindung weisen die Leitungskanäle 212d und 214d im Wesentlichen quadratische oder rechteckige Querschnittsformen im Gegensatz zu den herkömmlichen Plattenformen auf. Bei diesem Ausführungsbeispiel der vorliegenden Erfindung weisen die Leitungskanäle 212d und 214d eine im Wesentlichen quadratische Querschnittsform, wie in 4B zu sehen ist, auf.
  • Die Leitungskanäle 212d und 214d können Querschnitte mit Größen von etwa 10 bis 40 nm aufweisen, so dass dieselben Vollentleerungskanäle bilden können. Wie im Vorhergehenden beschrieben ist, sind die Leitungskanäle 212d und 214d in zwei Reihen × zwei Spalten arrayförmig angeordnet. Obere Oberflächen von oberen Leitungskanälen 214d sind außerdem niedriger als oberen Oberflächen der Source/Drain-Muster 240.
  • Bei diesem Ausführungsbeispiel der vorliegenden Erfindung ist das leitfähige Muster 284 für die Gate-Elektrode ein zusammengesetzter Film aus einem Polysiliciumfilm 284a und einem Metallsilicidfilm 284b. Diese Konfiguration ist vorteilhaft, da der Polysiliciumfilm 284a ausgezeichnete Lückenfüllcharakteristika bietet und der Metallsilicidfilm 284b einen kleinen Widerstand aufweist. Die ausgezeichneten Lückenfüllcharakteristika erleichtern insbesondere, wie im Folgenden beschrieben ist, die Herstellung des FET. Wenn somit das leitfähige Muster 284 für die Gate-Elektrode den Polysiliciumfilm 284a und den Metallsilicidfilm 284b aufweist, kann das leitfähige Muster 284 leichter hergestellt werden, und eine Betriebsgeschwindigkeit des FET kann vergrößert sein.
  • Wie im Vorhergehenden beschrieben ist, ist, obwohl die FET gemäß den vorhergehenden und vorliegenden Ausführungsbeispielen jeweils das aktive Muster von 1A aufweisen, bei dem Leitungskanäle in zwei Reihen und zwei Spalten arrayförmig angeordnet sind, die vorliegende Erfindung nicht auf eine Zwei × Zwei-Leitungskanalanordnung begrenzt. Die aktiven, in 1B und 1C gezeigten Muster können insbesondere auf FET gemäß den vorhergehenden und vorliegenden Ausführungsbeispielen angewendet sein.
  • Wie im Vorhergehenden beschrieben ist, weist ein FET gemäß der vorliegenden Erfindung eine Mehrzahl von Leitungskanälen auf, die getrennt voneinander zwischen den Source/Drain-Regionen arrayförmig angeordnet sind. Ein FET gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann ein GAA-FET sein, bei dem eine Gate-Elektrode das gesamte Äußere von Leitungskanälen umgibt, oder ein FET sein, der einen Vollentleerungskanal, bei dem alle Leitungskanäle invertiert sind, aufweist. Ein FET gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung kann ein FET sein, der einen isotropen Kanal aufweist, bei dem Leitungskanäle kreisförmige oder rechtwinklige Querschnitte im Gegensatz zu herkömmlichen plattenförmigen Querschnittsformen aufweisen.
  • VERFAHREN ZUM HERSTELLEN EINES FELDEFFEKTTRANSISTORS (FET)
  • Ein Verfahren zum Herstellen eines Feldeffekttransistors (FET) gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist im Folgenden unter Bezugnahme auf die 5A bis 17D beschrieben. 5A bis 17D stellen insbesondere Phasen bei einem Verfahren zum Herstellen eines FET gemäß einem exemplarischen Ausführungsbeispiel der vorliegenden Erfindung dar, 5A, 6A, ... und 17A stellen schematische perspektivische Ansichten des FET dar, 5B, 6B, ... und 17B stellen Querschnitte entlang von Linien X-X' von 5A, 6A, ... bzw. 17A dar, 5C, 6C, ..., 13C und 17C stellen Querschnitte entlang von Linien Y1-Y1' von 5A, 6A, ... bzw. 17A dar, und 12D, 13D, 14C, 15C, 16C und 17D stellen Querschnitte entlang von Linien Y2-Y2' von 12A, 13A, ... bzw. 17A dar.
  • Bezug nehmend auf 5A-5C ist eine Kanalbildungsvorbereitungsschicht 110 an dem Halbleitersubstrat 100 gebildet. Das Halbleitersubstrat 100 kann beispielsweise ein monokristallines Si-Substrat oder ein Silicium-auf-Isolator- (SOI-) Substrat sein. Das Halbleitesubstrat 100 kann eine Trennregion (nicht gezeigt) aufweisen. Die Trennregion kann unter Verwendung eines herkömmlichen Herstellungsverfahren, z. B. eines Flachgrabentrenn- (STI-; STI = Shallow Trench Isolation) Verfahrens gebildet werden. Eine Kanalbildungsvorbereitungsschicht 110 wird dann an dem Halbleitersubstrat 100 gebildet.
  • Bei dem vorliegenden Ausführungsbeispiel wird ein FET mit Leitungskanälen, die exemplarisch in zwei Reihen × zwei Spalten arrayförmig angeordnet sind, gebildet. Um einen FET mit einer solchen Kanalkonfiguration herzustellen, weist die Kanalbildungsvorbereitungsschicht 110 eine erste Opferschicht 111, eine erste Kanalschicht 112, eine zweite Opferschicht 113 und eine zweite Kanalschicht 114, die aufeinander folgend auf das Halbleitersubstrat 100 geschichtet sind, auf. Bei einem alternativen Ausführungsbeispiel, das in Verbindung mit 18A-21C beschrieben ist, kann die Kanalbildungsvorbereitungsschicht 110 zusätzlich eine dritte Opferschicht (in Verbindung mit dem vorliegenden Ausführungsbeispiel nicht gezeigt) an der zweiten Kanalschicht 114 aufweisen. Wenn die Kanalbildungsvorbereitungsschicht 110 eine Kanalschicht als die oberste Schicht, wie in 5A-5C gezeigt ist, aufweist, wird ein FET, bei dem obere Oberflächen der obersten Leitungskanäle gleich zu oberen Oberflächen von Source/Drain-Mustern sind, hergestellt, wie in 1C dargestellt ist. Wenn alternativ die Kanalbildungsvorbereitungsschicht 110 eine Opferschicht als die oberste Schicht aufweist, wird ein FET, bei dem obere Oberflächen der obersten Leitungskanäle niedriger als obere Oberflächen der Source/Drain-Muster sind, hergestellt, wie es beispielsweise in 1A und 1B dargestellt ist.
  • Als weitere Alternativen zu dem vorliegenden Ausführungsbeispiel weist die Kanalbildungsvorbereitungsschicht 110 lediglich die erste Opferschicht 111 und die erste Kanalschicht 112 auf, um einen FET herzustellen, bei dem Leitungskanäle in einer Reihe × zwei Spalten arrayförmig angeordnet sind, wie es in 1B gezeigt ist. Bei dieser alternativen Anordnung kann eine zweite Opferschicht 113 an der ersten Kanalschicht 112 zusätzlich gebildet werden. Um einen FET, bei dem Leitungskanäle in drei Reihen × zwei Spalten, wie in 1C gezeigt ist, arrayförmig angeordnet sind, weist die Kanalbildungsvorbereitungsschicht 110 die erste Opferschicht 111, die erste Kanalschicht 112, die zweite Opferschicht 113, die zweite Kanalschicht 114, die dritte Opferschicht (215 von 18A) und eine zusätzliche dritte Kanalschicht (nichtgezeigt) auf. Bei dieser alternativen Anordnung kann eine vierte Opferschicht (nicht gezeigt) an der dritten Kanalschicht zusätzlich gebildet werden. Wie es aus den vorhergehenden alternativen Anordnungen der Kanalbildungsvorbereitungsschicht 110 zu sehen ist, sind verschiedene Anordnungen der Leitungskanäle im Zusammenhang mit der vorliegenden Erfindung möglich.
  • Die erste und die zweite Opferschicht 111 und 113 und die erste und die zweite Kanalschicht 112 und 114 können unter Verwendung eines Epitaxie-Aufwachsverfahrens gebildet werden, um die Dicke jeder Schicht zu steuern. Wie notwendig, können die erste und die zweite Opferschicht 111 und 113 unter Verwendung eines Wasserstoff-Ausheilens bzw. Wasserstoffglühens planarisiert werden. Die erste und die zweite Opferschicht 111 und 113 werden vorzugsweise gebildet, um Ätzselektivitäten hinsichtlich der ersten und der zweiten Kanalschicht 112 und 114 aufzuweisen. Die erste und die zweite Opferschicht 111 und 113 weisen zusätzlich vorzugsweise ähnliche Gitterkonstanten zu denselben der ersten und der zweiten Kanalschicht 112 und 114 auf.
  • Die erste und die zweite Kanalschicht 112 und 114 können aus epitaktischem Si, z. B. monokristallinem Si, gebildet sein. Wenn die erste und die zweite Kanalschicht 112 und 114 aus epitaktischem Si gebildet sind, können die erste und die zweite Opferschicht 111 und 113 aus epitaktischem Silicium-Germanium (SiGe) gebildet sein. Im Zusammenhang mit der vorliegenden Erfindung sind die Kanalschichten 112 und 114 aus epitaktischem Si gebildet, und die Opferschichten 111 und 113 sind aus epitaktischem SiGe gebildet. Bei diesem Fall werden die erste und zweite Opferschicht 111 und 113 und die erste und die zweite Kanalschicht 112 und 114 vorzugsweise der Reihe nach in situ bzw. am Einsatzort gebildet.
  • Die erste und die zweite epitaktische SiGe-Schicht 111 und 113 können unter Verwendung eines Molekularstrahl-Epitaxieverfahrens gebildet werden. Um die erste und die zweite epitaktische SiGe-Schicht 111 und 113 aufzuwachsen, kann ein SiH4-, SiH2Cl2-, SiCl4- oder ein Si2H6-Gas als ein Si-Quellgas verwendet und ein GeH4-Gas kann als ein Germanium-Quellgas verwendet werden. Die erste und die zweite epitaktische SiGe-Schicht können eine Germaniumkonzentration zwischen etwa 10 bis 30% aufweisen. Die erste epitaktische SiGe-Schicht 111 kann zu einer vorbestimmten Dicke unter Berücksichtigung eines gewünschten Zwischenraums zwischen den untersten Leitungskanälen (112e von 3A) und dem Halbleitersubstrat 100 gebildet werden. Die zweite epitaktische SiGe-Schicht 113 kann zu einer vorbestimmten Dicke unter Berücksichtigung eines gewünschten Zwischenraums zwischen den Leitungskanälen (112e und 114e von 3A) gebildet werden. Die erste und die zweite epitaktische SiGe-Schicht 111 und 113 können beispielsweise jeweils eine Dicke von etwa 10 bis 40 nm aufweisen. Die Dicke von sowohl der ersten als auch der zweiten epitaktischen SiGe-Schicht 111 und 113 ist jedoch nicht auf diese exemplarischen Werte begrenzt.
  • Die erste und die zweite epitaktische SiGe-Schicht kann insbesondere zu einer Dicke von kleiner als etwa 30 nm epitaktisch aufgewachsen werden. Obwohl die erste und die zweite epitaktische SiGe-Schicht dicker als 30 nm durch Reduzieren einer Ge-Konzentration in der Schicht, z. B. bei Si0,8Ge0,2, aufgewachsen werden können, und eine Schicht zu einer Dicke von etwa 50 nm gebildet werden kann, ist es schwer, eine Schicht mit einer derart großen Dicke selektiv zu ätzen. Eine Schicht, die mit einer Dicke größer als eine kritische Dicke, d. h. etwa 30 nm, gebildet ist, kann außerdem zu der Bildung von Versetzungen führen. Si0,7Ge0,3 wird vorzugsweise verwendet, und die erste und die zweite epitaktische SiGe-Schicht werden zu einer Dicke von kleiner als etwa 30 nm, z. B. etwa 25 nm, gebildet.
  • Die erste und die zweite epitaktische Si-Schicht 112 und 114 können unter Verwendung eines Molekularstrahl-Epitaxieverfahrens gebildet werden. Um die erste und die zweite epitaktische Si-Schicht 112 und 114 aufzuwachsen, kann ein SiH4-, SiH2Cl2-, SiCl4- oder ein Si2H6-Gas als ein Si-Quellgas verwendet werden. Die erste und die zweite epitaktische Si-Schicht 112 und 114 können zu einer vorbestimmten Dicke unter Berücksichtigung von Größen von Querschnitten der Leitungskanäle gebildet werden. Wenn Zielhöhen der Querschnitte der Leitungskanäle (112e und 114e von 3A) in einem Bereich von zwischen etwa 10 bis 30 nm liegen, können die erste und die zweite epitaktische Si-Schicht 112 und 114 vorzugsweise gebildet werden, um Dicken von etwa 15 bis 50 nm aufzuweisen, d. h. Dicken, die leicht größer als die Zielhöhen sind. Der Grund, warum die erste und die zweite epitaktische Si-Schicht 112 und 114 gebildet werden, um Dicken, die leicht größer als die Zielhöhen sind, aufzuweisen, ist im Folgenden beschrieben. Die Dicke von sowohl der ersten als auch der zweiten epitaktischen Si-Schicht 112 und 114 ist jedoch nicht auf diese exemplarischen Werte begrenzt.
  • Eine Hartmaskenschicht 120 wird dann an der Kanalbildungsvorbereitungsschicht 110 gebildet. Unter Berücksichtigung von folgenden Aspekten des Verfahrens zum Herstellen des FET wird die Hartmaskenschicht 120 mit einer hohen Ätzselektivität hinsichtlich des Materials, das die Kanalschichten bildet, z. B. Si, und des Materials, das die Opferschichten, z. B. SiGe, bildet, gebildet. Die Hartmaskenschicht 120 kann dementsprechend aus Siliciumnitrid (SiN) gebildet werden. Die Hartmaskenschicht 120 kann eine Dicke von etwa 100 nm oder kleiner aufweisen und kann unter Verwendung eines herkömmlichen Abscheidungsverfahrens, z. B. eines chemischen Dampfabscheidungs- (CVD-; CVD = Chemical Vapor Deposition) Verfahrens, eines subatmosphärischen CVD- (SACVD-; SACVD = Sub-Atmospheric CVD) Verfahrens, eines Niederdruck-CVD- (LPCVD-; LPCVD = Low-Pressure CVD) Verfahrens, eines plasmaunterstützten CVD- (PECVD-; PECVD = Plasma Enhanced CVD) Verfahrens oder eines anderen ähnlichen Verfahrens, planarisiert werden.
  • Vor dem Bilden der Hartmaskenschicht 120 kann eine Pufferschicht (nicht gezeigt), z. B. ein Anschlussflächen-Oxidfilm, wie z. B. SiO2, an der Kanalbildungsvorbereitungsschicht 110 gebildet werden, um zwischen der Kanalbildungsvorbereitungsschicht 110 und der Hartmaskenschicht 120 angeordnet zu sein. Die Pufferschicht reduziert eine Spannung von der Hartmaskenschicht 120.
  • Bezug nehmend auf 6A-6C werden ein Kanalbildungsvorbereitungsmuster 110a und ein Hartmaskenmuster 120a durch Mustern der Kanalbildungsvorbereitungsschicht 110 bzw. der Hartmaskenschicht 120 gebildet. Das Kanalbildungsvorbereitungsmuster 110a weist ein erstes SiGe-Muster 111a, ein erstes Si-Muster 112a, ein zweites SiGe-Muster 113a und ein zweites Si-Muster 114a auf. Das Kanalbildungsvorbereitungsmuster 110a weist eine Größe auf, die einer aktiven Region des Halbleitersubstrats 100 entspricht. Das Kanalbildungsvorbereitungsmuster 110a kann beispielsweise so groß wie jede Zelle, die voneinander getrennt sind, sein. Das Hartmaskenmuster 120a ist kleiner als das Kanalbildungsvorbereitungsmuster 110a. Das Hartmaskenmuster 120a weist insbesondere mindestens eine vorbestimmte Breite 2dl auf, die schmaler als das Kanalbildungsvorbereitungsmuster 110a in einer X-X'-Richtung ist, wie in 6A gezeigt ist. Das Hartmaskenmuster 120a kann ferner eine reduzierte Länge d2 aufweisen, die schmaler, jedoch nicht notwendigerweise, als das Kanalbildungsvorbereitungsmuster 110a in einer Y1-Y1'-Richtung ist, wie in 6C gezeigt ist. Der Breitenunterschied d1 in der X-X'-Richtung kann vorzugsweise gleich oder ähnlich zu einer Dicke von jeder der ersten epitaktischen Si-Schichten 112 und 114 unter Berücksichtigung von anschließenden Verfahrensschritten, die im Folgenden beschrieben sind, sein.
  • Die Bildung des Kanalbildungsvorbereitungsmusters 110a und des Hartmaskenmusters 120a kann auf die folgende Art und Weise erreicht werden. Die Kanalbildungsvorbereitungsschicht 110 und die Hartmaskenschicht 120 werden zuerst zu einer Größe des Kanalbildungsvorbereitungsmusters 110a unter Verwendung eines herkömmlichen Photolithographieverfahrens gemustert bzw. strukturiert. Ein Photoresistmuster (nicht gezeigt) oder die gemusterte Maskenschicht, d. h. das Maskenmuster 120a, können bei spielsweise als eine Ätzmaske verwendet werden, um die Kanalbildungsvorbereitungsschicht 110 zu ätzen. Die Hartmaskenschicht 120 wird dann durch die Breite d1 unter Verwendung eines isotropen Ätzverfahrens weiter geätzt. Wenn die Hartmaskenschicht 120 aus SiN gebildet ist, kann das isotrope Ätzverfahren unter Verwendung einer Ätzlösung, die Phosphorsäure (H3PO4) aufweist, durchgeführt werden. Das isotrope Ätzverfahren bildet das Hartmaskenmuster 120a, das 2d1 kleiner als das Kanalbildungsvorbereitungsmuster 110a in sowohl der X-X'- als auch der Y1-Y1'-Richtung ist.
  • Bezug nehmend auf 7A-7C wird eine erste dielektrische Schicht, z. B. eine dicke formende isolierende Schicht, an dem Halbleitersubstrat 100, dem Kanalbildungsvorbereitungsmuster 110a und dem Hartmaskenmuster 120a abgeschieden. Die erste dielektrische Schicht wird dann, z. B. durch chemisch-mechanisches Polieren (CMP), planarisiert, bis das Hartmaskenmuster 120a freigelegt ist. Als ein Resultat ist ein geformtes Muster 132, das das Kanalbildungsvorbereitungsmuster 110a und das Hartmaskenmuster 120a umgibt, an dem Halbleitersubstrat 100 gebildet. Das geformte Muster 132 wird vorzugsweise aus einem Material mit einer hohen Ätzselektivität hinsichtlich des ersten und des zweiten SiGe-Musters 111a und 113a und des ersten und des zweiten Si-Musters 112a und 114a gebildet. Wenn beispielsweise das Hartmaskenmuster 120a aus SiN gebildet wird, kann das geformte Muster 132 aus SiO2 gebildet werden. In diesem Fall kann das geformte Muster 132 ein SiO2-Film sein, der aus einem nicht-dotierten Silicatglas- (USG-; USG = Undoped Silicate Glass) Film, einem Hochdichteplasma-(HDP-) Oxidfilm, einem plasmaunterstützten Tetraethylorthosilicat- (PE-TEOS-; PE-TEOS = Plasma Enhanced-Tetraethyl Ortho Silicate) Film und einer Kombination des USG-Films, des HDP-Oxidfilms und des PE-TEOS-Films ausgewählt ist.
  • Bezug nehmend auf 8A-8C werden das geformte Muster 132 und das Hartmaskenmuster 120a gleichzeitig gemustert, um ein Pseudo-Gate-Muster 130b, das einen Abschnitt 132b des geformten Musters 132 und einen verbleibenden Abschnitt 120b des Hartmaskenmusters 120a aufweist, zu bilden. Ein weiterer Abschnitt 132a des geformten Musters 132 verbleibt an dem Halbleitersubstrat 100. Während dieses Musterns kann ein Photoresistmuster als eine Ätzmaske verwendet werden. Das geformte Muster 132 und das Maskenmuster 120a können gleichzeitig unter Verwendung eines Ätzgases, das einen SiN-Film und einen SiO2-Film mit identischen Raten ätzt, geätzt werden. Wenn jedoch die Hartmaskenschicht 120 bei dem Verfahren von 6A bis 6C gemustert wird, um ein Hartmaskenmuster 120a mit einer Breite d3 anstatt d2 zu bilden, muss das Maskenmuster 120a nicht weiter bei dem Ätzverfahren von 8A-8C geätzt werden.
  • Das geformte Muster 132 und das Hartmaskenmuster 120a werden geätzt, bis eine obere Oberfläche des Kanalbildungsvorbereitungsmusters 110a, z. B. das zweite Si-Muster 114a, auf beiden Seiten des Pseudo-Gate-Musters 130b freigelegt ist. Zu diesem Zeitpunkt wird ein Abschnitt der Pufferschicht, wenn vorhanden, entfernt, um das Kanalbildungsvorbereitungsmuster 110a freizulegen. Das Pseudo-Gate-Muster 130b, das ein Resultat des Ätzens ist, kann ein Linientyp sein, der in der X-X'-Richtung verlängert ist, und kann eine vorbestimmte Größe, d. h. d3, aufweisen, die unter Berücksichtigung einer Entwurfsregel, einer Kanallänge eines FET und dergleichen eingestellt ist.
  • Bezug nehmend auf 9A-9C wird ein Abschnitt des Kanalbildungsvorbereitungsmusters 110a, der durch das Pseudo-Gate-Muster 130b freigelegt ist, so lange anisotrop trockengeätzt, bis das Halbleitersubstrat 100 freigelegt ist. Um dieses Ätzen durchzuführen, kann ein Ätzgas ausgewählt werden, derart, dass das Pseudo-Gate-Muster 130b und das geformte Muster 132a als Ätzmasken verwendet werden können. Ein Ätzgas, das hohe Ätzselektivitäten von Si und SiGe hinsichtlich eines SiO2-Films und eines SiN-Films liefert, während dasselbe eine 1:1-Ätzselektivität von Si hinsichtlich des SiGe liefert, kann verwendet werden. Das erste und das zweite Si-Muster 112a und 114a und das erste und das zweite SiGe-Muster 111a und 113a können vorzugsweise nacheinander in situ geätzt werden. Als ein Resultat bleibt ein verbleibender Abschnitt des Kanalbildungsvorbereitungsmusters 110b unter dem Pseudo-Gate-Muster 130b unverändert, und ein Paar von ersten Öffnungen 134, das durch den verbleibenden Abschnitt des Kanalbildungsvorbereitungsmusters 110b und des geformten Musters 132a definiert ist, wird gebildet. Der verbleibende Abschnitt des Kanalbildungsvorbereitungsmusters 110b weist verbleibende Abschnitte der ersten und der zweiten SiGe- Schicht 111b und 113b und verbleibende Abschnitte der ersten und der zweiten Si-Schicht 112b und 114b auf. Ein Abschnitt der oberen Oberfläche des Halbleitersubstrats 100 ist durch die ersten Öffnungen 134 freigelegt. Dieses Ätzen kann ferner einen zusätzlichen Abschnitt der Pufferschicht entfernen, wenn dieselbe vorhanden ist und nicht vorher entfernt wurde.
  • Bezug nehmend auf 10A, 10B und 10C werden Source/Drain-Muster 140 in den ersten Öffnungen 134 gebildet. Die Source/Drain-Muster 140 werden aus einem Material mit einer hohen Ätzselektivität in einer Ätzlösung, die verwendet wird, um die verbleibenden SiGe-Muster (111c und 113c von 12A) später in dem Verfahren zu entfernen, gebildet. Die Source/Drain-Muster 140 können beispielsweise aus monokristallinem Si oder Polysilicium gebildet werden. Die Source/Drain-Muster 140 können alternativ aus einem Material mit einer hohen Ätzselektivität in einer SiGe-Ätzlösung, z. B. Metall, Metallsilicid oder einem anderen geeigneten Material, gebildet werden.
  • Die Source/Drain-Muster 140 können Si-Epitaxieschichten sein. In diesem Fall können die ersten Öffnungen 134 mit monokristallinem Si unter Verwendung eines selektiven epitaktischen Aufwachs- (SEG-; SEG = Selektive Epitaxial Growth) Verfahrens, um die epitaktischen Si-Schichten lediglich an Abschnitten des Halbleitersubstrats 100, die durch die ersten Öffnungen 134 freigelegt sind, zu bilden, gefüllt werden. Die Source/Drain-Muster 140 können alternativ aus Polysilicium oder Metall durch Füllen der ersten Öffnungen 134 mit dem ausgewählten Material unter Verwendung eines herkömmlichen Abscheidungsverfahrens gebildet werden. Um die ersten Öffnungen 134 zu füllen, wird eine abgeschiedene monokristalline Si-Schicht, eine abgeschiedene Polysiliciumschicht oder eine andere ähnliche Schicht verwendet. Obwohl es in den Zeichnungsfiguren scheinbar so ist, als ob eine obere Oberfläche der Source/Drain-Muster 140 im Wesentlichen planar ist, kann die obere Oberfläche der Source/Drain-Muster 140 tatsächlich nicht glatt sein. Die obere Oberfläche kann beispielsweise Kurven oder Wellen aufweisen. Die abgeschiedene Schicht wird anschließend zu der oberen Oberfläche des geformten Musters 132a unter Verwendung eines Zurückätzverfahrens oder eines anderen geeigneten Verfahrens planarisiert, um Source/Drain-Muster 140 auf der gleichen Höhe mit dem verbleibenden Kanalbildungsvorbereitungsmuster 110b zu bilden.
  • Bei der Alternative zum Planarisieren der abgeschiedenen Schicht kann ein optionales Ausheilen verwendet werden, um die obere Oberfläche der Source/Drain-Muster 140, die über eine obere Oberfläche des geformten Musters 132a vorsteht, zu glätten. Dieses Ausheilen kann in einer Wasserstoff-(H2-) Umgebung bei einer Temperatur von zwischen etwa 600 bis 900°C für zwischen etwa mehrere Minuten und zehn Stunden durchgeführt werden. Dieses Ausheilen kann vorzugsweise in einer H2-Umgebung bei einer Temperatur von etwa 800°C für etwa eine Stunde durchgeführt werden.
  • Bezug nehmend auf 11A-11C wird eine zweite dielektrische Schicht, d. h. eine isolierende Schicht zur Verwendung als ein Puffer an dem geformten Muster 132a, den Source/Drain-Mustern 140 und dem Pseudo-Gate-Muster 130b dick abgeschieden. Die zweite dielektrische Schicht wird dann, z. B. unter Verwendung eines CMP, planarisiert, bis das Pseudo-Gate-Muster 130b freigelegt ist. Als ein Resultat wird ein Pufferschichtmuster 150, das das Pseudo-Gate-Muster 130b umgibt, an dem geformten Muster 132a und den Source/Drain-Mustern 140 gebildet. Das Pufferschichtmuster 150 kann vorzugsweise aus dem gleichen Material wie das Material des geformten Musters 132 gebildet werden. Wenn das Hartmaskenmuster 120a aus SiN gebildet wird, kann das Pufferschichtmuster 150 aus SiN gebildet werden. Das Pufferschichtmuster 150 kann ferner aus einem Hochdichteplasma- (HDP-; HDP = High-Density Plasma) Oxid, das ausgezeichnete Lückenfüllcharakteristika aufweist, gebildet werden.
  • Bezug nehmend auf 12A-12D wird lediglich das Hartmaskenmuster 120b von dem Pseudo-Gate-Muster 130b entfernt. Wenn die Hartmaskenschicht 120 aus SiN gebildet wird, kann das Hartmaskenmuster 120b unter Verwendung eines Phosphorsäure-(H2PO4-) Abzieh- bzw. -Ablöseverfahrens basierend auf einer Ätzlösung, die H2PO4 aufweist, entfernt werden. Als ein Resultat wird ein Abschnitt einer oberen Oberfläche des Kanalbildungsvorbereitungsmusters (110b von 11B und 11C) freigelegt, und eine Rille 161, die durch sowohl das geformte Muster 132b des Pseudo-Gate-Musters 130b als auch das Pufferschichtmuster 150 definiert ist, wird innerhalb eines Raums, aus dem das Hartmaskenmuster 120b entfernt wurde, gebildet.
  • Ein Abschnitt des Kanalbildungsvorbereitungsmusters 110b, der durch die Rille 161 freigelegt ist, wird anschließend anisotrop geätzt. Um dieses Ätzen durchzuführen, kann ein Ätzgas ausgewählt sein, derart, dass das geformte Muster 132b des Pseudo-Gate-Musters 130b und das Pufferschichtmuster 150 als Ätzmasken verwendet werden können. Ein Ätzgas, das hohe Ätzselektivitäten von Si und SiGe hinsichtlich eines SiO2-Films liefert, während dasselbe eine 1:1-Ätzselektivität von Si hinsichtlich des SiGe liefert, kann beispielsweise verwendet werden. Das erste und das zweite Si-Muster 112b und 114b und das erste und das zweite SiGe-Muster 111b und 113b können vorzugsweise nacheinander in situ geätzt werden. Als ein Resultat verbleibt ein verbleibender Abschnitt des Kanalbildungsvorbereitungsmusters 110c lediglich unter dem geformten Muster 132b des Pseudo-Gate-Musters 130b unverändert, und eine zweite Öffnung 162, die sich von der Rille 161 erstreckt, wird innerhalb eines Raums, der durch das verbleibende Kanalbildungsvorbereitungsmuster 110c und die Source/Drain-Muster 140 definiert ist, gebildet. Der verbleibende Abschnitt des Kanalbildungsvorbereitungsmusters 110c weist verbleibende Abschnitte der ersten und der zweiten SiGe-Schichten 111c und 113c und verbleibende Abschnitte der ersten und der zweiten Si-Schicht 112c und 114c auf Ein Abschnitt der oberen Oberfläche des Halbleitersubstrats 100 ist durch die zweite Öffnung 162 freigelegt.
  • Bezug nehmend auf 13A-13D kann eine optionale Kanalbildungsverhinderungsschicht 170 in dem Halbleitersubstrat 100 gebildet werden. Da die Kanalbildungsverhinderungsschicht 170 optional ist, ist das in 13A-13D dargestellte Verfahren ähnlicherweise optional.
  • In dieser Phase der Herstellung des FET kann die Kanalbildungsverhinderungsschicht 170 durch Implantieren von Ionen P+ in den freigelegten Abschnitt des Halbleitersubstrats 100, der durch die Rille 161 und die zweite Öffnung 162 freigelegt ist, ge bildet werden. Das geformte Muster 132b des Pseudo-Gate-Musters 130b und das Pufferschichtmuster 150 können als Implantationsmasken verwendet werden.
  • Beim Betrieb wird die Kanalbildungsverhinderungsschicht 170 verwendet, um zu verhindern, dass der Basistransistor in Betrieb ist. Ionen, die implantiert werden, um die Kanalbildungsverhinderungsschicht 170 zu bilden, können dementsprechend vorzugsweise den gleichen Leitfähigkeitstyp wie Ionen für das Halbleitersubstrat 100 aufweisen. Wenn beispielsweise das Halbleitersubstrat 100 aus einem leitfähigen p+-Material gebildet ist, kann ein Gruppe-3B-Elemente, z. B. Bor (B) oder Indium (In), in den freigelegten Abschnitt des Halbleitersubstrats 100 implantiert werden.
  • Die Kanalbildungsverhinderungsschicht 170 kann zusätzlich dazu, dass dieselbe an dem freigelegten Abschnitt des Halbleitersubstrats 100 gebildet wird, vorzugsweise zusätzlich an einem Abschnitt des Halbleitersubstrats 100 unter dem Kanalbildungsvorbereitungsmuster 110 gebildet werden. Um die Kanalbildungsverhinderungsschicht 170 unter dem Kanalbildungsvorbereitungsmuster 110 zu bilden, können Ionen bei vorbestimmten Winkeln, wie in 13B dargestellt ist, implantiert werden. Eine ionenimplantierte Region kann alternativ zu einer vorbestimmten Länge in einer Seitenrichtung durch geeignetes Steuern einer Temperatur eines anschließenden thermischen Behandlungsverfahrens erstreckt werden.
  • Bezug nehmend auf 14A-14C werden lediglich das Pufferschichtmuster 150, d. h. die zweite dielektrische Schicht, und die geformten Muster 132a und 132b, d. h. die ersten dielektrischen Schichten, durch Ätzen selektiv entfernt. Dieses Ätzen kann unter Verwendung eines Ätzgases oder einer Ätzlösung, die einen SiO2-Film mit einer hohen Ätzselektivität hinsichtlich Si und/oder SiGe ätzt, durchgeführt werden. Als ein Resultat ist ein Bereich des Halbleitersubstrats 100, an dem das Kanalbildungsvorbereitungsmuster 110a von 6A nicht gebildet ist, freigelegt.
  • Das erste und das zweite Opferschichtmuster 111c und 113c des Kanalbildungsvorbereitungsmusters 110c werden dann entfernt. Nach der Entfernung des ersten und des zweiten Opferschichtmusters 111c und 113c werden Fenster 116 zwischen den Kanalschichtmustern 112c und 114c und zwischen der ersten Kanalschicht 112c und dem Halbleitersubstrat 100 gebildet. Die Fenster 116 legen die zweite Öffnung 162 frei. Nach der Bildung der Fenster 116 verbleibt lediglich ein Zwei × Zwei-Array von Kanalschichtmustern 112c und 114c beabstandet voneinander zwischen den Source/Drain-Mustern 140 an dem Halbleitersubstrat 100.
  • Die Kanalschichtmuster 112c und 114c, die zwischen den Source/Drain-Mustern 140 an dem Halbleitersubstrat 100 verbleiben, weisen Leitungs- bzw. Drahtformen auf. Nach der Bildung der Fenster 116 weisen insbesondere die Kanalschichtmuster 112c und 114c im Wesentlichen rechtwinklige Querschnittsformen auf. Die Höhen der Querschnitte der Kanalschichtmuster 112c und 114c entsprechen ferner den Dicken der Kanalschichten 112 und 114 von 5A. Längen der Querschnitte entsprechen der Breite d1 von 6A. Um dementsprechend ein isotropes Potenzial in einem Kanal zu bilden, ist die Breite d1 von 6A vorzugsweise fast gleich oder ähnlich zu der Dicke von jedem der Kanalschichtmuster 112 und 114 von 5A.
  • Die Entfernung des ersten und des zweiten Opferschichtmusters 111c und 113c kann durch Ätzen unter Verwendung eines Nassätzens oder eines chemischen Trockenätzens erreicht werden. Das Ätzen wird vorzugsweise derart durchgeführt, dass sowohl das erste als auch das zweite Opferschichtmuster 111c und 113c eine Ätzselektivität von mindestens etwa dreißig (30) hinsichtlich des Halbleitersubstrats 100 und des ersten und des zweiten Kanalschichtmusters 112c und 114c aufweisen. Wenn das Halbleitersubstrat 100, das erste und das zweite Kanalschichtmuster 112c und 114c und das erste und das zweite Opferschichtmuster 111c und 113c aus Si, epitaktischem Si bzw. epitaktischem SiGe gebildet sind, kann eine Mischung aus Wasserstoffperoxid (H2O2), Wasserstofffluorid (HF) und Essigsäure (CH3COOH), eine Mischung aus Ammoniumhydroxid bzw. Salmiakgeist (NH4OH), Wasserstoffperoxid (H2O2) und entionisiertem Wasser (H2O) oder eine Ätzlösung, die Peracetsäure aufweist, als eine Ätzlösung verwendet werden, um das erste und das zweite Opferschichtmuster 111c und 113c zu entfernen.
  • Es wird stärker bevorzugt, das erste und das zweite Opferschichtmuster 111c und 113c unter Verwendung des Nassätzverfahrens anstatt unter Verwendung des chemischen Trockenätzverfahrens zu ätzen. Wenn zusätzlich eine Nassätzlösung, die eine Ätzrate von mehreren Hundert Ångström pro Minute liefert, verwendet wird, kann die Zeit, die für das Ätzen erforderlich ist, verringert werden. Die Ätzlösung, die eine Ätzrate von mehreren Hundert Ångström pro Minute liefert, kann eine Mischlösung, die Ammoniumhydroxid (NH4OH), Wasserstoffperoxid (H2O2) und entionisiertes Wasser (H2O) aufweist, wie es detaillierter im Folgenden beschrieben ist, sein. Die Mischlösung kann ferner Peracetsäure, Essigsäure, Fluorsäure und/oder einen grenzflächenaktiven Stoff aufweisen. Es kann beispielsweise eine Standard-Reinigungslösung SC-1, bei der NH4OH, H2O2 und H2O mit 1:5:1 oder 1:5:20 gemischt sind, verwendet werden. Wenn diese Mischlösung mit 40 bis 75°C erhitzt wird, um verwendet zu werden, wird die SiGe-Schicht effektiv entfernt.
  • Bei dem Ätzen des ersten und des zweiten SiGe-Musters, d. h. der ersten und der zweiten Opferschicht 111c und 113c, unter Verwendung einer Mischung aus Ammoniak, H2O2 und H2O ist ein erster Schritt die Bildung eines Oberflächenoxidfilms unter Verwendung von H2O2. Da H2O2 eine starke Oxidationskraft durch Auflösen in H2O und O aufweist, oxidiert H2O2 Si und Ge schnell.
  • Bei einem zweiten Schritt dissoziiert bzw. zerfällt Ammoniak in NH4 +-Ionen und OH–-Ionen. Die OH–-Ionen schälen ein Si-Oxid und ein Ge-Oxid des ersten und des zweiten SiGe-Musters 111c und 113c von den Oberflächen des ersten und des zweiten SiGe-Musters 111c und 113c bzw. ziehen dieselben von denselben ab. Dieser zweite Schritt wird ein Abheben bzw. Lift-off unter Verwendung der OH–-Ionen genannt.
  • Bei einem dritten Schritt absorbieren die Si- und Ge-Oxide die OH–-Ionen, um eine elektrostatische Abstoßungskraft aufzuweisen, um nicht an den SiGe-Mustern 111c und 113c erneut zu haften. Dies wird als ein Abschluss durch die OH–-Ionen bezeichnet.
  • Da H2O2 eine Säurelösung ist, variiert der pH-Wert der Mischung abhängig von einem Mischungsverhältnis des H2O2 mit Ammoniak. Mengen von geätztem Si und Ge variieren, mit anderen Worten, abhängig von dem pH-Wert, so dass H2O2 und das Ammoniak mit einem Verhältnis gemischt w erden, das eine geeignete Ätzrate von Si und Ge liefert, während ein Si-Lochfraß verhindert wird. Da eine Geschwindigkeit, mit der ein NH3-Dampf verdampft, bei einer hohen Temperatur, z. B. 70°C, zunimmt, ist eine zusätzliche Zufuhr von Ammoniak notwendig.
  • Bei einem ersten Schritt, d. h. einem Oxidationsverfahren des im Vorhergehenden beschriebenen Ätzmechanismus, wird Ge schneller als Si oxidiert und folglich schneller als Si geätzt. Bei einem SiGe-Film, der Ge und Si aufweist, wird Ge schnell geätzt, und ein verbleibender Si-Ge-Film wird instabil. Dementsprechend wird Si ohne Weiteres durch eine Ätzlösung angegriffen. Eine Ätzrate der SiGe-Opferschichtmuster 111c und 113c ist somit höher als dieselbe der Kanalschichtmuster 112c und 114c, die ein einziges Material, z. B. Si, aufweisen.
  • Die Leitungskanäle 112c und 114c, die, wie im Vorhergehenden beschrieben, gebildet sind, können unterschiedliche Größen aufweisen. Wenn insbesondere die Mehrzahl von Leitungskanälen in mindestens zwei Reihen, wie beispielsweise in 14B dargestellt ist, angeordnet sind, können die Leitungskanäle in einer oberen Reihe eine andere Größe, z. B. einen Durchmesser oder eine Breite, als die Leitungskanäle in einer unteren Reihe aufweisen. Die Leitungskanäle 114c in der oberen Reihe können insbesondere eine Größe aufweisen, die entweder kleiner oder größer als eine Größe der Leitungskanäle 112c in der unteren Reihe ist. Bezug nehmend zurück auf 1D sind die oberen Leitungskanäle 114c als eine kleinere Größe als die unteren Leitungskanäle 112c aufweisend gezeigt.
  • Bezug nehmend auf 15A-15C wird das Halbleitersubstrat 100 mit den Source/Drain-Mustern 140 und der Mehrzahl von Leitungskanälen 112c und 114c, die an demselben gebildet sind, anfänglich bzw. primär ausgeheilt. Das primäre Ausheilen ist optional und kann durchgeführt werden, um Leitungskanäle 112d und 114d mit im Wesentlichen kreisförmigen Querschnittsformen zu bilden. Wie im Vorhergehenden beschrieben ist, kann ein idealeres isotropes Potenzial in einem Kanal gebildet werden, wenn die Leitungskanäle 112d und 114d im Wesentlichen kreisförmige oder ovale Querschnittsformen im Vergleich zu im Wesentlichen rechtwinkligen Querschnittsformen aufweisen. Insbesondere werden im Wesentlichen kreisförmige oder ovale Leitungskanäle gegenüber im Wesentlichen quadratischen oder rechtwinkligen Leitungskanälen bevorzugt, da ein runder Leitungskanal ein verbessertes elektrisches Feld liefert. Ein im Wesentlichen runder Leitungskanal liefert insbesondere ein in allen Richtungen gleichförmiges elektrisches Feld, während ein im Wesentlichen quadratischer Leitungskanal ein elektrisches Feld in lediglich einer einzigen Richtung liefert. Es ist somit vorzuziehen, das primäre Ausheilverfahren durchzuführen.
  • Das primäre Ausheilverfahren kann vorzugsweise bei einer Temperatur durchgeführt werden, die ausreichend ist, um die Querschnittsformen der Leitungskanäle 112d und 114d abzurunden. Dieses Ausheilen kann beispielsweise in einer Wasserstoff- (H2-) Umgebung bei einer Temperatur von 600 bis 1200°C für etwa mehrere Minuten bis zehn Stunden durchgeführt werden; dieses Ausheilen kann in einer Argon- (Ar-) Umgebung bei einer Temperatur von etwa 900 bis 1200°C für etwa mehrere Minuten bis zehn Stunden durchgeführt werden. Bei einer weiteren Alternative kann dieses Ausheilen durch ein Laserausheilen abhängig von einer Energiedichte für mehrere Sekunden durchgeführt werden. Nach diesem primären Ausheilverfahren können die Querschnittsgrößen der Leitungskanäle 112d und 114d abnehmen. Diese Reduzierung hinsichtlich der Größe ist jedoch typischerweise sehr klein und vernachlässigbar.
  • Bezug nehmend auf 16A-16C wird ein sekundäres Ausheilen an einer resultierenden Struktur nach dem primären Ausheilen durchgeführt. Das sekundäre Ausheilen wird unter einer Sauerstoff- oder Ozonatmosphäre durchgeführt, um eine dielektrische Gate-Schicht 182a, d. h. einen Gate-Isolationsfilm zu bilden, um jeden der Leitungskanäle 112d und 114d zu umgeben. Wenn das sekundäre Ausheilen unter einer Wasserstoffatmosphäre oder einer anderen ähnlichen Bedingung durchgeführt wird, wird ein Si, das an der resultierenden Struktur freigelegt ist, verbraucht, um SiO2-Filme 182a, 182b und 182c an der resultierenden Struktur zu bilden.
  • Als ein Resultat dieses sekundären Ausheilens werden Durchmesser der Leitungskanäle 112d und 114d um eine Dicke des verbrauchten Si reduziert, um Leitungskanäle 112e und 114e zu bilden. Die Dicken der abgeschiedenen Kanalschichten 112 und 114 bei dem Schritt von 5A und die Breite d1 bei dem Schritt von 6A werden dementsprechend vorzugsweise unter Berücksichtigung der Dicke des verbrauchten Si eingestellt.
  • Eine Temperatur und Dauer des sekundären Ausheilverfahrens kann abhängig von der Dicke des zu bildenden Gate-Isolationsfilms 182a variieren. Das sekundäre Ausheilen kann beispielsweise bei einer geeigneten Temperatur für eine geeignete Zeitdauer durchgeführt werden, derart, dass der Gate-Isolationsfilm 182a eine Dicke von etwa 50 bis 100 Å aufweist. Nach dem sekundären Ausheilen können die SiO2-Filme 182b und 182c an dem Halbleitersubstrat 100 und den Source/Drain-Mustern 140a nebenbei gebildet werden. Der SiO2-Film 182b bildet die Kurzschlussverhinderungs-Isolationsschicht.
  • Bezug nehmend auf 17A-17D wird ein leitfähiges Muster 184 zur Verwendung als eine Gate-Elektrode zwischen den Source/Drain-Mustern 140a gebildet. Das leitfähige Muster 183 zur Verwendung als eine Gate-Elektrode kann ein einzelner Film sein, der aus Polysilicium oder einem zusammengesetzten Film, der Polysilicium und ein leitfähiges Material mit einem spezifischen Widerstand, der kleiner als derselbe von Polysilicium ist, aufweist, gebildet ist. Wenigstens ein Leerraum zwischen den Source/Drain-Mustern 140a, d. h. dort, wo die Leitungskanäle 112e und 114d bereits angeordnet sind, kann insbesondere vorzugsweise mit Polysilicium gefüllt werden. Da der Leerraum, der durch die Source/Drain-Muster 140a und die Leitungskanäle 112e und 114e, die zwischen den Source/Drain-Mustern 140a arrayförmig angeordnet sind, d. h. die zweite Öffnung 162 und das Fenster 116, definiert ist, relativ klein ist, kann Poly silicium, das ausgezeichnete Lückenfüllcharakteristika aufweist, vorzugsweise verwendet werden, um die zweite Öffnung 162 und das Fenster 116 zu füllen.
  • Wie in 17A gezeigt ist, kann das leitfähige Muster 184 zur Verwendung als eine Gate-Elektrode gebildet werden, um sich in der X-X'-Richtung zu erstrecken. Die Kurzschlussverhinderungs-Isolationsschicht 182b kann zwischen dem leitfähigen Muster 184 zur Verwendung als eine Gate-Elektrode und den Source/Drain-Mustern 140a angeordnet werden. Die Kurzschlussverhinderungs-Isolationsschicht 182b verhindert ein Kurzschließen einer Gate-Elektrode und Source/Drain-Regionen des FET. Die Kurzschlussverhinderungs-Isolationsschicht 182b kann ein Film aus thermischem Si-Oxid, der gleichzeitig mit dem Gate-Isolationsfilm 182a, wie im Vorhergehenden beschrieben ist, gebildet wird, oder ein SiO2-Film (nicht gezeigt), der bei einem anschließenden Verfahren zum Bilden einer Zwischenschicht-Isolationsschicht gebildet wird, sein.
  • Die Kurschlussverhinderungs-Isolationsschicht 182b kann alternativ ein zusammengesetzter Film aus dem Film aus thermischem Si-Oxid und dem Zwischenschicht-Isolationsfilm sein.
  • Obwohl nicht dargestellt, werden Ionen in die Source/Drain-Muster 140a implantiert, um Source/Drain-Regionen (142 von 3C und 3D) zu definieren. Wenn die Source/Drain-Muster 140a epitaktische Si-Schichten sind, ist ein Ionenimplantationsverfahren notwendig. Wenn jedoch die Source/Drain-Muster 140a aus einem leitfähigen Material gebildet sind, ist eine getrennte Ionenimplantation nicht notwendig. Abhängig von einem Rezept für die Ionenimplantation können Positionen von untersten Oberflächen der Source/Drain-Regionen 142 gesteuert werden und/oder ein vertikales Dotierungsprofil kann gleichförmig gemacht werden. In dieser Hinsicht kann die im Vorhergehenden beschriebene Lücke zwischen den Source/Drain-Regionen 142 und dem Halbleitersubstrat 100 vorgesehen sein. Während der Ionenimplantation kann das leitfähige Muster 184 zur Verwendung als eine Gate-Elektrode als eine Implantationsmaske verwendet werden. Als ein Resultat wird ein FET gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, und wie in den 17A-17D dargestellt, gebildet.
  • 18A bis 21C stellen Phasen bei einem Verfahren zum Herstellen eines FET gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung dar. 18A, 19A, 20A und 21A stellen insbesondere schematische perspektivische Ansichten des FET dar; 18B, 19B, 20B und 21B stellen Querschnitte entlang von Linien X-X' von 18A, 19A, 20A bzw. 21A dar; und 18C, 19C, 20C und 21C stellen Querschnitte entlang von Linien Y1-Y1' von 18A, 19A, 20A bzw. 21A dar.
  • Es sind lediglich Unterschiede zwischen den vorliegenden und vorhergehenden Ausführungsbeispielen im Folgenden beschrieben.
  • Bezug nehmend auf 18A-18C werden eine Kanalbildungsvorbereitungsschicht 210 und eine Hartmaskenschicht 220 an einem Halbleitersubstrat 200 aufeinander folgend gebildet. Bei diesem Ausführungsbeispiel der vorliegenden Erfindung weist die Kanalbildungsvorbereitungsschicht 210 eine erste Opferschicht 211, eine erste Kanalschicht 212, eine zweite Opferschicht 213, eine zweite Kanalschicht 214 und eine dritte Operschicht 215, die aufeinander folgend auf das Halbleitersubstrat 200 gestapelt werden, auf. Wie bei dem vorhergehenden Ausführungsbeispiel weist die Kanalbildungsvorbereitungsschicht 210 zwei (2) Kanalschichten, d. h. die erste und die zweite Kanalschicht 212 und 214, auf, so dass das vorliegende Ausführungsbeispiel zwei Reihen von Leitungskanälen, wie bei dem vorhergehenden Ausführungsbeispiel, aufweist. Die Kanalbildungsvorbereitungsschicht 210 weist jedoch zusätzlich die dritte Opferschicht 215 auf. Obere Oberflächen von Leitungskanälen in der obersten Reihe werden dementsprechend niedriger als die oberen Oberflächen von Source/Drain-Mustern gebildet.
  • Bezug nehmend auf 19A-19C werden die Hartmaskenschicht 220, die Kanalbildungsvorbereitungsschicht 210 und das Halbleitersubstrat 200 unter Verwendung von Photolithographie aufeinander folgend gemustert, um einen Graben, der die Hartmaske 220a, ein Kanalbildungsvorbereitungsmuster 210a bzw. ein Halbleitersubstrat 200a bil det, zu bilden. Das Kanalbildungsvorbereitungsmuster 210a weist ein erstes Opferschichtmuster 211a, ein erstes Kanalschichtmuster 212a, ein zweites Opferschichtmuster 213a, ein zweites Kanalschichtmuster 214a und ein drittes Opferschichtmuster 215a auf. Dieses Mustern bildet ferner einen Graben 202.
  • Das vorhergehende Mustern kann in der folgenden Reihenfolge durchgeführt werden. Ein Photoresistmuster (nicht gezeigt), das den Graben 202 definiert, wird anfangs an der Hartmaskenschicht 220 gebildet. Die Hartmaskenschicht 220 wird dann unter Verwendung des Photoresistmusters als eine Ätzmaske geätzt, um die den Graben bildende Hartmaske 220a zu bilden. Das Photoresistmuster wird anschließend entfernt. Unter Verwendung der Graben-bildenden Hartmaske 220a als eine Ätzmaske werden die Kanalbildungsvorbereitungsschicht 210 und das Halbleitersubstrat 200 aufeinander folgend geätzt. Als ein Resultat werden das Kanalbildungsvorbereitungsmuster 210a und das Halbleitersubstrat 200a, die den Graben 202 aufweisen, gebildet.
  • Bezug nehmend auf 20A-20C wird der Graben, der die Hartmaske 220a bildet, gemustert, um ein Maskenmuster 220b zu bilden. Wie im Vorhergehenden beschrieben ist, wird das Maskenmuster 220b gebildet, um mindestens Randabschnitte einer oberen Oberfläche des Kanalbildungsvorbereitungsmusters 210a in der X-X'-Richtung freizulegen. Eine Größe und eine Dicke der Graben-bildenden Hartmaske 220a kann zu einer vorbestimmten Größe durch Durchführen des isotropen Ätzens, wie im Vorhergehenden beschrieben ist, vertieft werden.
  • Bezug nehmend auf 21A-21C wird eine gesamte Oberfläche der resultierenden Struktur von 20A-20C mit einem Isolationsmaterial mit einer ausgezeichneten Lückenfülleigenschaft, z. B. einem HDP-Oxidfilm, beschichtet, und der beschichtete Isolationsmaterialfilm wird so lange planarisiert, bis das Maskenmuster 220b freigelegt ist. Als ein Resultat ist ein Trennisolationsfilm 205, der den Graben 202 füllt, an dem Halbleitersubstrat 200a gebildet, und ein geformtes Muster 232, das das Kanalbildungs vorbereitungsmuster 210a und das Maskenmuster 220b umgibt, wird an dem Trennisolationsfilm 205 gebildet.
  • Wenn anschließende Verfahren im Wesentlichen wie bei den im Vorhergehenden beschriebenen Verfahren zum Herstellen eines FET durchgeführt werden, wird der in 4A bis 4D dargestellte FET erhalten. Da die Leitungskanäle 212d und 214d von 4A-4D rechtwinklige Querschnitten aufweisen, kann ein primäres Ausheilverfahren zum Abrunden der Querschnitte der Leitungskanäle 212d und 214d, wie im Vorhergehenden beschrieben ist, weggelassen werden.
  • Bei dem vorliegenden Ausführungsbeispiel können die Graben-bildende Hartmaske 220a und das Kanalbildungsvorbereitungsmuster 210a gleichzeitig gebildet werden, und der Trennisolationsfilm 205 und das geformte Muster 232 können gleichzeitig gebildet werden, wodurch das Verfahren zum Herstellen des FET gemäß dem vorliegenden Ausführungsbeispiel vereinfacht wird.
  • Bei diesem Ausführungsbeispiel der vorliegenden Erfindung dient das dritte Opferschichtmuster 215a als eine Maske, um das zweite Kanalschichtmuster 214a während eines Verfahrens zum Entfernen eines verbleibenden geformten Musters und eines verbleibenden Puffermusters zu schützen, wobei die Verfahren den in 14A-14C des vorhergehenden Ausführungsbeispiels dargestellten Verfahren entsprechen. Eine Beschädigung an dem zweiten Kanalschichtmuster 214a, d. h. der oberen Reihe von Leitungskanälen 214d (wie in 4A-4D dargestellt ist), kann dementsprechend verhindert werden, was zu einem FET mit einer vergrößerten Zuverlässigkeit führt.
  • Gemäß Ausführungsbeispielen der vorliegenden Erfindung ist der Leitungskanal des FET ein Vollentleerungstyp und weist gleichzeitig eine isotrope Struktur auf. Die Eigenschaft, dass Träger geradeaus laufen, ist somit verbessert, was ein Streuen verhindert.
  • Ein schneller Betrieb ist außerdem möglich, und eine große Menge von Strom kann in einem FET gemäß einem Ausführungsbeispiel der vorliegenden Erfindung fließen. Die Zahl von Leitungskanälen kann ohne weiteres vergrößert werden, und ein Dotierungsprofil einer Source/Drain-Region kann vertikal gleichförmig hergestellt werden. Als ein Resultat kann ein schneller und zuverlässiger FET hergestellt werden.
  • Exemplarische Ausführungsbeispiele der vorliegenden Erfindung sind hierin offenbart, und obwohl spezifische Ausdrücke verwendet werden, werden dieselben lediglich in einem allgemeinen und beschreibenden Sinn verwendet, sind so zu interpretieren und dienen nicht dem Zweck der Begrenzung. Es ist dementsprechend für Fachleute offensichtlich, dass verschiedene Änderungen an der Form und an Details vorgenommen werden können, ohne von dem Geist und dem Schutzbereich der vorliegenden Erfindung, wie in den folgenden Ansprüchen dargelegt ist, abzuweichen.

Claims (45)

  1. Feldeffekttransistor (FET), mit: einem Halbleitersubstrat; Source- und Drain-Regionen, die an dem Halbleitersubstrat gebildet sind; einer Mehrzahl von Leitungskanälen, die die Source- und Drain-Regionen elektrisch verbinden, wobei die Mehrzahl von Leitungskanälen in zwei Spalten und mindestens zwei Reihen angeordnet ist; und einer dielektrischen Gate-Schicht, die jeden der Mehrzahl von Leitungskanälen umgibt, und einer Gate-Elektrode, die die dielektrische Gate-Schicht und jeden der Mehrzahl von Leitungskanälen umgibt.
  2. FET nach Anspruch 1, bei dem jeder der Mehrzahl von Leitungskanälen in einer obersten Reihe eine erste Größe und jeder der Mehrzahl von Leitungskanälen in einer untersten Reihe eine zweite Größe aufweist und die erste Größe und die zweite Größe unterschiedlich sind.
  3. FET nach Anspruch 2, bei dem die erste Größe kleiner als die zweite Größe ist.
  4. FET nach Anspruch 2, bei dem die erste Größe größer als die zweite Größe ist.
  5. FET nach Anspruch 1, bei dem das Halbleitersubstrat ein monokristallines Silicium oder ein Silicium-auf-Isolator- (SOI-; SOI = Silicon-on-Insulator) Substrat ist.
  6. FET nach Anspruch 1, bei dem jeder der Mehrzahl von Leitungskanälen aus monokristallinem Silicium gebildet ist.
  7. FET nach Anspruch 1, bei dem die Source- und Drain-Regionen aus einem Material gebildet sind, das aus einer Gruppe, die monokristallines Silicium, Polysilicium, Metall und Metallsilicid aufweist, ausgewählt ist.
  8. FET nach Anspruch 1, bei dem jeder der Mehrzahl von Leitungskanälen eine im Wesentlichen quadratische Form aufweist.
  9. FET nach Anspruch 8, bei dem eine Dicke von jedem der Mehrzahl von Leitungskanälen kleiner als etwa 30 nm ist.
  10. FET nach Anspruch 1, bei dem jeder der Mehrzahl von Leitungskanälen eine im Wesentlichen runde Form aufweist.
  11. FET nach Anspruch 10, bei dem jeder der Mehrzahl von Leitungskanälen einen Durchmesser von kleiner als etwa 30 nm aufweist.
  12. FET nach Anspruch 1, bei dem die Zahl von Reihen der Mehrzahl von Leitungskanälen drei ist.
  13. FET nach Anspruch 12, bei dem eine mittlere Reihe eine dritte Größe, die zwischen der ersten Größe und der zweiten Größe liegt, aufweist.
  14. FET nach Anspruch 12, bei dem eine Größe von jeder Reihe der Mehrzahl von Leitungskanälen kleiner als eine Größe einer unteren Reihe der Mehrzahl von Leitungskanälen und größer als eine Größe einer oberen Reihe der Mehrzahl von Leitungskanälen ist, derart, dass die Mehrzahl von Leitungskanälen in der obersten Reihe die kleinste Größe und die Mehrzahl von Leitungskanälen in der untersten Reihe die größte Größe aufweist.
  15. FET nach Anspruch 1, der ferner eine Kanalbildungsverhinderungsschicht aufweist, die in einer oberen Region des Halbleitersubstrats zwischen den Sourceund Drain-Regionen gebildet ist, wobei die Kanalbildungsverhinderungsschicht betreibbar ist, um einen Betrieb eines untersten Transistors zu verhindern.
  16. FET nach Anspruch 15, bei dem die Kanalbildungsverhinderungsschicht aus einem isolierenden Material oder aus einer Störstellen-dotierten Region des Halbleitersubstrats gebildet ist.
  17. FET nach Anspruch 1, der ferner eine Kurzschlussverhinderungs-Isolationsschicht, die zwischen den Source- und Drain-Regionen und der Gate-Elektrode angeordnet ist, aufweist, wobei die Kurzschlussverhinderungs-Isolationsschicht betreibbar ist, um einen Kurzschluss zwischen den Source- und Drain-Regionen und der Gate-Elektrode zu verhindern.
  18. FET nach Anspruch 17, bei dem die Kurzschlussverhinderungs-Isolationsschicht ein thermisches Siliciumoxid oder ein Siliciumoxid ist.
  19. FET nach Anspruch 1, bei dem die Source- und Drain-Regionen von dem Halbleitersubstrat durch einen vorbestimmten Abstand getrennt sind.
  20. FET nach Anspruch 1, bei dem eine obere Oberfläche der obersten Reihe von Leitungskanälen auf einer gleichen Höhe mit einer oberen Oberfläche der Source- und Drain-Regionen ist.
  21. FET nach Anspruch 1, bei dem eine obere Oberfläche der obersten Reihe von Leitungskanälen niedriger als eine obere Oberfläche der Source- und Drain-Regionen ist.
  22. FET nach Anspruch 1, bei dem die dielektrische Gate-Schicht ein Film aus thermischem Siliciumoxid ist.
  23. FET nach Anspruch 22, bei dem die dielektrische Gate-Schicht eine Dicke von zwischen etwa 50-100 Å aufweist.
  24. FET nach Anspruch 1, bei dem die Gate-Elektrode ein einzelner Film ist, der aus Störstellen-dotiertem Polysilicium, Metallsilicid oder Metallstörstellen-dotiertem Polysilicium gebildet ist.
  25. FET nach Anspruch 1, bei dem die Gate-Elektrode ein zusammengesetzter Film ist, der aus mindestens zwei Schichten von Störstellen-dotiertem Polysilicium, Metallsilicid oder Metallstörstellen gebildet ist.
  26. Feldeffekttransistor (FET), mit: einem Halbleitersubstrat; Source- und Drain-Regionen, die an dem Halbleitersubstrat gebildet sind; einer Mehrzahl von Leitungskanälen, die aus monokristallinem Silicium gebildet sind, wobei die Mehrzahl von Leitungskanälen die Source- und Drain-Regionen elektrisch verbindet, und wobei die Mehrzahl von Leitungskanälen in zwei Spalten und mindestens einer Reihe angeordnet ist; einer dielektrischen Gate-Schicht, die jeden der Mehrzahl von Leitungskanälen umgibt, und einer Gate-Elektrode, die die dielektrische Gate-Schicht und jeden der Mehrzahl von Leitungskanälen umgibt.
  27. FET nach Anspruch 26, bei dem das Halbleitersubstrat ein monokristallines Silicium oder ein Silicium-auf-Isolator- (SOI-; SOI = Silicon-on-Insulator) Substrat ist.
  28. FET nach Anspruch 26, bei dem die Source- und Drain-Regionen aus einem Material gebildet sind, das aus einer Gruppe, die monokristallines Silicium, Polysilicium, Metall und Metallsilicid aufweist, ausgewählt ist.
  29. FET nach Anspruch 26, bei dem jeder der Mehrzahl von Leitungskanälen eine im Wesentlichen quadratische Form aufweist.
  30. FET nach Anspruch 29, bei dem eine Dicke von jedem der Mehrzahl von Leitungskanälen kleiner als etwa 30 nm ist.
  31. FET nach Anspruch 26, bei dem jeder der Mehrzahl von Leitungskanälen eine im Wesentlichen runde Form aufweist.
  32. FET nach Anspruch 31, bei dem jeder der Mehrzahl von Leitungskanälen einen Durchmesser von kleiner als etwa 30 nm aufweist.
  33. FET nach Anspruch 26, der ferner eine Kanalbildungsverhinderungsschicht, die in einer oberen Region des Halbleitersubstrats zwischen den Source- und Drain-Regionen gebildet ist, aufweist, wobei die Kanalbildungsverhinderungsschicht betreibbar ist, um einen Betrieb eines untersten Transistors zu verhindern.
  34. FET nach Anspruch 33, bei dem die Kanalbildungsverhinderungsschicht aus einem isolierenden Material oder einer Störstellen-dotierten Region des Halbleitersubstrats gebildet ist.
  35. FET nach Anspruch 26, der ferner eine Kurzschlussverhinderungs-Isolationsschicht aufweist, die zwischen den Source- und Drain-Regionen und der Gate-Elektrode angeordnet ist, wobei die Kurzschlussverhinderungs-Isolationsschicht betreibbar ist, um einen Kurzschluss zwischen den Source- und Drain-Regionen und der Gate-Elektrode zu verhindern.
  36. FET nach Anspruch 35, bei dem die Kurzschlussverhinderungs-Isolationsschicht ein thermisches Siliciumoxid oder ein Siliciumoxid ist.
  37. FET nach Anspruch 26, bei dem die Source- und Drain-Regionen von dem Halbleitersubstrat durch einen vorbestimmten Abstand getrennt sind.
  38. FET nach Anspruch 26, bei dem eine obere Oberfläche der obersten Reihe der Leitungskanäle auf einer gleichen Höhe mit einer oberen Oberfläche der Source- und Drain-Regionen ist.
  39. FET nach Anspruch 26, bei dem eine obere Oberfläche der obersten Reihe von Leitungskanälen niedriger als eine obere Oberfläche der Source- und Drain-Regionen ist.
  40. FET nach Anspruch 26, bei dem die dielektrische Gate-Schicht ein Film aus thermischem Siliciumoxid ist.
  41. FET nach Anspruch 26, bei dem die dielektrische Gate-Schicht eine Dicke von zwischen etwa 50-100 Å aufweist.
  42. FET nach Anspruch 26, bei dem die Gate-Elektrode ein einzelner Film ist, der aus Störstellen-dotiertem Polysilicium, Metallsilicid oder Metallstörstellen-dotiertem Polysilicium gebildet ist.
  43. FET nach Anspruch 26, bei dem die Gate-Elektrode ein zusammengesetzter Film ist, der aus mindestens zwei Schichten von Störstellen-dotiertem Polysilicium, Metallsilicid oder Metallstörstellen gebildet ist.
  44. Verfahren zum Herstellen eines Feldeffekttransistors (FET), mit folgenden Schritten: Bilden einer Kanalbildungsvorbereitungsschicht an dem Halbleitersubstrat, wobei die Kanalbildungsvorbereitungsschicht eine erste Opferschicht, eine erste Kanalschicht, eine zweite Opferschicht und eine zweite Kanalschicht, die aufeinander folgend auf das Halbleitersubstrat gestapelt sind, aufweist; Bilden einer Hartmaskenschicht an der Kanalbildungsvorbereitungsschicht; Mustern der Hartmaskenschicht und der Kanalbildungsvorbereitungsschicht, um eine aktive Region des Halbleitersubstrats zu definieren; Mustern der Hartmaskenschicht, um die Hartmaskenschicht zu schmälern, wodurch ein Randabschnitt einer oberen Oberfläche der Kanalbildungsvorbereitungsschicht freigelegt wird; Bilden einer ersten dielektrischen Schicht an dem Halbleitersubstrat, um die geschmälerte Hartmaskenschicht und die Kanalbildungsvorbereitungsschicht zu bedecken, dann Planarisieren der ersten dielektrischen Schicht, um die geschmälerte Hartmaskenschicht freizulegen; Mustern der ersten dielektrischen Schicht und eines Abschnitts der geschmälerten Hartmaskenschicht, um einen Abschnitt der geschmälerten Hartmaskenschicht zu entfernen, wodurch ein Pseudo-Gate-Muster gebildet wird und ein Abschnitt der Kanalbildungsvorbereitungsschicht freigelegt wird; selektives Ätzen des freigelegten Abschnitts der Kanalbildungsvorbereitungsschicht benachbart zu dem Pseudo-Gate-Muster, um das Halbleitersubstrat freizulegen; selektives Aufwachsen einer epitaktischen Schicht auf das freigelegte Halbleitersubstrat, um Source- und Drain-Muster benachbart zu der Kanalbildungsvorbereitungsschicht zu bilden; Bilden einer zweiten dielektrischen Schicht an dem Halbleitersubstrat, die das Pseudo-Gate und die Source- und Drain-Muster aufweist, und dann Planarisieren der zweiten dielektrischen Schicht, um das Pseudo-Gate-Muster freizulegen; selektives Ätzen der verbleibenden Hartmaskenschicht, um die verbleibende Hartmaskenschicht zu entfernen, wodurch ein Abschnitt der Kanalbildungsvorbereitungsschicht freigelegt wird, und dann Ätzen des freigelegten Abschnitts der Kanalbildungsvorbereitungsschicht, um das Halbleitersubstrat freizulegen; Entfernen der zweiten dielektrischen Schicht und eines oberen Abschnitts der ersten dielektrischen Schicht, um Seitenwände der Kanalbildungsvorbereitungsschicht, die an dem Halbleitersubstrat verbleibt, freizulegen; selektives Ätzen der Kanalbildungsvorbereitungsschicht, um die erste und die zweite Opferschicht zu entfernen, wodurch eine Mehrzahl von Leitungskanälen aus den ersten und zweiten Kanalschichten gebildet wird; Bilden einer dielektrischen Gate-Schicht an dem Halbleitersubstrat, um jeden der Mehrzahl von Leitungskanälen zu umgeben; Bilden einer Gate-Elektrode an der dielektrischen Gate-Schicht, um ein Gate, das jeden der Mehrzahl von Leitungskanälen umgibt, zu bilden.
  45. Verfahren zum Herstellen eines Feldeffekttransistors (FET), mit folgenden Schritten: Bilden einer Kanalbildungsvorbereitungsschicht an dem Halbleitersubstrat, wobei die Kanalbildungsvorbereitungsschicht eine Opferschicht und eine Kanalschicht, die aufeinander folgend auf das Halbleitersubstrat gestapelt sind, aufweist, wobei die Kanalschicht aus monokristallinem Silicium gebildet ist; Bilden einer Hartmaskenschicht an der Kanalbildungsvorbereitungsschicht; Mustern der Hartmaskenschicht und der Kanalbildungsvorbereitungsschicht, um eine aktive Region des Halbleitersubstrats zu definieren; Mustern der Hartmaskenschicht, um die Hartmaskenschicht zu schmälern, wodurch ein Randabschnitt einer oberen Oberfläche der Kanalbildungsvorbereitungsschicht freigelegt wird; Bilden einer ersten dielektrischen Schicht an dem Halbleitersubstrat, um die geschmälerte Hartmaskenschicht und die Kanalbildungsvorbereitungsschicht zu be decken, dann Planarisieren der ersten dielektrischen Schicht, um die geschmälerte Hartmaskenschicht freizulegen; Mustern der ersten dielektrischen Schicht und eines Abschnitts der geschmälerten Hartmaskenschicht, um einen Abschnitt der geschmälerten Hartmaskenschicht zu entfernen, wodurch ein Pseudo-Gate-Muster gebildet wird und ein Abschnitt der Kanalbildungsvorbereitungsschicht freigelegt wird; selektives Ätzen des freigelegten Abschnitts der Kanalbildungsvorbereitungsschicht benachbart zu dem Pseudo-Gate-Muster, um das Halbleitersubstrat freizulegen; selektives Aufwachsen einer epitaktischen Schicht auf das freigelegte Halbleitersubstrat, um Source- und Drain-Muster benachbart zu der Kanalbildungsvorbereitungsschicht zu bilden; Bilden einer zweiten dielektrischen Schicht an dem Halbleitersubstrat, das das Pseudo-Gate und die Source- und Drain-Muster aufweist, und dann Planarisieren der zweiten dielektrischen Schicht, um das Pseudo-Gate-Muster freizulegen; selektives Ätzen der verbleibenden Hartmaskenschicht, um die verbleibende Hartmaskenschicht zu entfernen, wodurch ein Abschnitt der Kanalbildungsvorbereitungsschicht freigelegt wird, und dann Ätzen des freigelegten Abschnitts der Kanalbildungsvorbereitungsschicht, um das Halbleitersubstrat freizulegen; Entfernen der zweiten dielektrischen Schicht und eines oberen Abschnitts der ersten dielektrischen Schicht, um Seitenwände der Kanalbildungsvorbereitungsschicht, die an dem Halbleitersubstrat verbleibt, freizulegen; selektives Ätzen der Kanalbildungsvorbereitungsschicht, um die Operschicht zu entfernen, wodurch eine Mehrzahl von Leitungskanälen aus monokristallinem Silicium aus der Kanalschicht gebildet werden; Bilden einer dielektrischen Gate-Schicht an dem Halbleitersubstrat, um jeden der Mehrzahl von Leitungskanälen zu umgeben; Bilden einer Gate-Elektrode an der dielektrischen Gate-Schicht, um ein Gate zu bilden, das jeden der Mehrzahl von Leitungskanälen umgibt.
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