DE102005012356A1 - PAA-basiertes Ätzmittel, Verfahren zur Verwendung desselben und daraus resultierende Strukturen - Google Patents

PAA-basiertes Ätzmittel, Verfahren zur Verwendung desselben und daraus resultierende Strukturen Download PDF

Info

Publication number
DE102005012356A1
DE102005012356A1 DE102005012356A DE102005012356A DE102005012356A1 DE 102005012356 A1 DE102005012356 A1 DE 102005012356A1 DE 102005012356 A DE102005012356 A DE 102005012356A DE 102005012356 A DE102005012356 A DE 102005012356A DE 102005012356 A1 DE102005012356 A1 DE 102005012356A1
Authority
DE
Germany
Prior art keywords
layer
sige
forming
layers
bridge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102005012356A
Other languages
English (en)
Other versions
DE102005012356B4 (de
Inventor
Hyo-san Suwon Lee
Hyung-Ho Ko
Chang-ki Seongnam Hong
Sang-Jun Choi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102005012356A1 publication Critical patent/DE102005012356A1/de
Application granted granted Critical
Publication of DE102005012356B4 publication Critical patent/DE102005012356B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • A—HUMAN NECESSITIES
    • A24—TOBACCO; CIGARS; CIGARETTES; SIMULATED SMOKING DEVICES; SMOKERS' REQUISITES
    • A24F—SMOKERS' REQUISITES; MATCH BOXES; SIMULATED SMOKING DEVICES
    • A24F15/00—Receptacles or boxes specially adapted for cigars, cigarettes, simulated smoking devices or cigarettes therefor
    • A24F15/12—Receptacles or boxes specially adapted for cigars, cigarettes, simulated smoking devices or cigarettes therefor for pocket use
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08—Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • ing And Chemical Polishing (AREA)
  • Weting (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine Nassätzzusammensetzung kann eine Peracetsäure (PAA) und eine fluorierte Säure aufweisen, wobei eine relative Menge der PAA in der Zusammensetzung ausreichend ist, um eine Ätzrate von (P-dotiertem SiGe) : (P-dotiertem Si) sicherzustellen, die im Wesentlichen gleich einer Ätzrate von (N-dotiertem SiGe) : (N-dotiertem Si) ist. Auf eine solche Nassätzzusammensetzung wird im Folgenden als ein PAA-basiertes Ätzmittel Bezug genommen, und dieselbe kann verwendet werden, um beispielsweise einen CMOS-MBCFET, eine Elektrode eines Kondensators etc., herzustellen.

Description

  • FORTSETZUNG UND PRIORITÄT
  • Diese Anmeldung ist eine Continuation-in-part-Anmeldung von zwei ebenfalls anhängigen US-Patentanmeldungen, wobei eine derselben die Serien-Nr. 10/610,607 aufweist, eingereicht am 1. Juli 2003, die die Priorität gemäß 35 U.S.C. §120 beansprucht und deren Offenbarung hierin in ihrer Gesamtheit aufgenommen ist, und wobei die andere das Anwaltsaktenzeichen Nr. "MJM Do. No. 9898-313" aufweist, eingereicht am 28. April 2004 (die selbst die ausländische Priorität der koreanischen Patentanmeldung Nr. P2003-0056009, eingereicht am 13. August 2003, beansprucht), die die Priorität gemäß 35 U.S.C. §120 beansprucht und deren Offenbarung hierin in ihrer Gesamtheit aufgenommen ist.
  • HINTERGRUND DER VORLIEGENDEN ERFINDUNG
  • Die Notwendigkeit, die Transistorgröße zu reduzieren, ist ein immerwährendes Problem, das in der Technik der integrierten Schaltungen zu lösen ist. Eine Art und Weise, mit der die Hintergrundtechnik die Transistorgröße reduziert, besteht darin, die Länge des Kanals zu reduzieren. Indem dies durchgeführt wird, wird die Gesamtaufstandsfläche bzw. Gesamtanschlussstiftfläche des Transistors wirksam reduziert. Es wird jedoch dann eine minimale Kanallänge (relativ zu den anderen physischen Parametern des Transistors) erreicht, unterhalb der Probleme, wie z. B. Kurzkanaleffekte, erzeugt werden.
  • Die Hintergrundtechnik hat darauf durch Entwickeln einer Transistorarchitektur, die die Aufstandsfläche des Transistors reduziert, während mindestens die minimale Kanallänge beibehalten wird, reagiert. Während die Transistorarchitektur mit größerer Aufstandsfläche einen planaren Kanal verwendet, verwendet die Transistorarchitektur mit kleinerer Aufstandsfläche einen gefalteten Kanal.
  • 9 ist eine perspektivische Dreiviertelansicht der Architektur mit kleinerer Aufstandsfläche gemäß der Hintergrundtechnik, auf die allgemein als ein FinFET und hier insbesondere als ein Dreifach-Kanal-FinFET 900 mit einem Körper 902 (in dem der Kanal gebildet ist) in der Form einer Finne bzw. Rippe (die in 9 verdeckt bzw. unklar ist, jedoch in 10 bei 902b zu sehen ist), die an einer vergrabenen Oxid- (BOX-) Struktur 901 zwischen einer Source-Region 902a und einer Drain-Region 902C gebildet ist, Bezug genommen wird. Eine Gate-Elektrode 906 ist an die Form des Körpers 902 angepasst (wie es die dazwischen positionierte Gate-Oxid-Schicht 904 ist).
  • 10 ist eine Querschnittsansicht eines Hintergrundtechnik-FinFET 900 entlang einer Linie X-X' von 9. Es sei daran erinnert, dass eine Inversionsschicht, die in einem Kanal hervorgerufen wird, in einem Körper 902 neben dem Gate-Oxid 904 positioniert ist und dazu tendiert, ziemlich flach zu sein. Ein idealisierter Effekt der Gate-Elektrode 906, die benachbart zu drei Seiten des Körpers 902 ist, besteht darin, als ob drei getrennte Inversionsschichten hervorgerufen werden, nämlich eine erste Inversionsschicht 908a, eine zweite Inversionsschicht 908b und eine dritte Inversionsschicht 908C. Auf den FinFET 900 kann daher als ein Dreifach-Kanal-FinFET Bezug genommen werden.
  • Fortgesetzte Anstrengungen, die Transistorgröße zu reduzieren, haben zu einem Mehrbrückenkanal-FET (MBCFET; MBCFET = Multi-Bridge-Channel-FET) geführt. Ein MBCFET kann als ein FET mit einem Stapel von Vierfach-Kanal-Brücken beschrieben werden. 1A und 1B sind perspektivische Ansichten, die ein aktives Muster bzw. eine aktive Struktur und eine Gate-Elektrode eines NMOS- oder eines PMOS-MBCFET gemäß der Hintergrundtechnik zeigen.
  • Bezug nehmend auf 1A weist ein aktives Muster, das an einer Oberfläche eines Substrats einer integrierten Schaltung, wie z. B. eines Halbleitersubstrats (nicht gezeigt), gebildet ist, eine Brückenregion 1 mit einer Mehrzahl von Brücken 4a, 4b und 4c, die in einer vertikalen Richtung gebildet sind, auf. Mehrere Kanäle können in jeder Brücke 4a, 4b und 4c eines Operations-MBCFET hervorgerufen werden.
  • Eine Mehrzahl von Tunneln 2a, 2b und 2c ist zwischen den Brücken 4a, 4b und 4c gebildet. Source/Drain-Regionen 3 sind an beiden Seiten der Brückenregion 1 (oder, mit anderen Worten, an einem zentralen Abschnitt des aktiven Musters) gebildet, um mit der Mehrzahl von Brücken 4a, 4b und 4c (und den darin hervorgerufenen Kanälen) verbunden zu sein. Zwischen den Source/Drain-Regionen 3 und den Brücken 4a, 4b, 4c können Source/Drain-Erweiterungs- bzw. Verlängerungsschichten 5, die die Source/Drain-Regionen 4 mit den Brücken 4a, 4b und 4c verbinden, gebildet sein.
  • Die Mehrzahl von Tunneln 2a, 2b und 2c ist zwischen den Brücken 4a, 4b und 4c gebildet. Der unterste Tunnel 2a ist zwischen der untersten Brückenschicht 4a und dem darunter liegenden Oberflächenabschnitt des Halbleitersubstrats gebildet. Eine Rille 2', die bezüglich der Form den Tunneln 2a, 2b und 2c einer Tunnelform entspricht, ist in der obersten Brücke 4c gebildet.
  • Bezug nehmend auf 1B ist eine Gate-Elektrode 6 an dem aktiven Muster gebildet. Eine Gate-Isolationsschicht 7 ist zwischen der Gate-Elektrode 6 und der Mehrzahl von Brücken 4a, 4b und 4c gebildet. Die Gate-Elektrode 6 erstreckt sich durch und/oder füllt die Mehrzahl von Tunneln 2a, 2b und 2c und die Tunnelrille 2' auf. Als solches ist die Gate-Elektrode 6 gebildet, um die Mehrzahl von Brücken 4a, 4b und 4c zu umgeben.
  • Während des Betriebs kann eine MBCFET-Gate-Elektrode 6 vier Kanäle in jeder der Brücken 4a, 4b und 4c hervorrufen. Ein idealisierter Effekt der Gate-Elektrode 6, die benachbart zu vier Seiten von einer der Brücken 4a, 4b und 4c ist, besteht insbesondere darin, als ob vier Inversionsschichten (Kanäle) in der Brücke hervorgerufen werden. Die vier Inversionsschichten sind analog zu den Inversionsschichten 908a, 908b und 908c in 10.
    •
  • Zurückkehrend zu 1A weist der Vorgänger der Brückenregion 1 des aktiven Musters nicht nur die Mehrzahl der Brückenschichten 4a, 4b und 4c (in denen die entsprechenden Kanäle hervorgerufen werden), sondern ferner eine Mehrzahl von Zwischenbrückenschichten (die Tunnel 2 werden) auf, bevor die Tunnel 2a, 2b und 2c gebildet werden. Die Brücken- und Zwischenbrückenschichten sind abwechselnd zueinander gestapelt. Die Brücken 4a, 4b und 4c können einen einkristallinen Halbleiterfilm, wie z. B. einen Silizium- (Si-) Film, aufweisen. Die Zwischenbrückenschichten können Silizium-Germanium (SiGe) aufweisen. Um die Anordnung von Brücken 4a, 4b und 4c und Tunneln 2a, 2b und 2c in 1A zu erhalten, wird der Vorgänger der Brückenregion 1 des aktiven Musters mit einem Ätzmittel geätzt, das selektiv für SiGe gegenüber Si ist. Ein solches Ätzmittel wird, mit anderen Worten, verwendet, um die Tunnel 2a, 2b und 2c zu bilden.
  • ZUSAMMENFASSUNG DER VORLIEGENDEN ERFINDUNG
  • Mindestens ein Ausführungsbeispiel der vorliegenden Erfindung schafft eine Nassätzzusammensetzung. Eine solche Nassätzzusammensetzung (im Folgenden PAA-basiertes Ätzmittel) kann Peracetsäure (PAA; PAA = Peracetic Acid) und eine fluorierte Säure aufweisen. Eine relative Menge der PAA in der Zusammensetzung ist ausreichend, um eine Ätzrate von (P-dotiertem SiGe):(P-dotiertem Si) sicherzustellen, die im Wesentlichen gleich einer Ätzrate von (N-dotiertem SiGe):(N-dotiertem Si) ist. Auf eine solche Nassätzzusammensetzung wird im Folgenden als ein PAA-basiertes Ätzmittel Bezug genommen.
  • Mindestens ein anderes Ausführungsbeispiel der vorliegenden Erfindung schafft ein Verfahren zum Verwenden eines PAA-basierten Ätzmittels im Allgemeinen.
  • Mindestens ein weiteres Ausführungsbeispiel der vorliegenden Erfindung schafft ein Verfahren zum Verwenden eines PAA-basierten Ätzmittels, um einen CMOS-MBCFET (wiederum einen Mehrbrücken-Kanal-FET) zu bilden.
  • Mindestens ein weiteres Ausführungsbeispiel der vorliegenden Erfindung schafft ein Verfahren zum Verwenden eines PAA-basierten Ätzmittels, um eine Elektrode eines Kondensators zu bilden.
  • Zusätzliche Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung von beispielhaften Ausführungsbeispielen, den beigefügten Zeichnungen und den zugeordneten Ansprüchen offensichtlicher.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Anmeldung erwähnt die 1A-1B, 2A-2C, 3A-3R, 4A-4G, 5, 6A-6C, 7A-7L und 8-10, dieselben sind jedoch nicht in dieser Reihenfolge erörtert. Dieselben sind vielmehr in der Reihenfolge 9-10, 1A-1B, 5, 6A-6C, 2A-2C, 3A-3R, 4A-4G, 7A-7L und 8 erörtert.
  • 9 ist eine perspektivische Dreiviertelansicht der Architektur mit kleinerer Aufstandsfläche gemäß der Hintergrundtechnik, auf die allgemein als ein FinFET und hier insbesondere als ein Dreifach-Kanal-FinFET Bezug genommen wird.
  • 10 ist eine Querschnittsansicht eines Dreifach-Kanal-FinFET 700 der Hintergrundtechnik entlang einer Linie X-X' von 9.
  • 1A und 1B sind perspektivische Ansichten, die ein aktives Muster und eine Gate-Elektrode eines NMOS- oder eines PMOS-MBCFET gemäß der Hintergrundtechnik zeigen.
  • 5 ist ein Histogramm, das Mengen von NMOS-SiGe und PMOS-SiGe, die über verschiedene verstrichene Zeiten geätzt wurden, zeigt.
  • 6A ist ein Diagramm dieses Mechanismus. 6B und 6C sind vereinfachte chemische Gleichungen, von denen angenommen wird, ohne durch eine Theorie begrenzt zu sein, dass dieselben dem Mechanismus von 6A entsprechen.
  • 2A ist eine Draufsicht eines CMOS-MBCFET gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 2B und 2C sind Querschnittsansichten der Vorrichtung von 2A entlang von Linien AA' bzw. BB' von 2A.
  • 3A bis 3R sind Querschnittsansichten, die Verfahren zum Herstellen eines MBCFET, wie in 2A-2C, gemäß mindestens einem weiteren Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • 4A bis 4G sind perspektivische Ansichten, die einige Schritte der Verfahren zum Herstellen des MBCFET von 3A bis 3R gemäß mindestens einem weiteren Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • 7A bis 7L sind Querschnittsansichten, die ein Verfahren zum Herstellen eines Kondensators für eine Halbleitervorrichtung gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • 8 ist eine Querschnittsansicht einer unteren (oder, mit anderen Worten, einer Speicher-) Elektrode eines Kondensators einer Halbleitervorrichtung gemäß mindestens einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
  • Es sei bemerkt, dass die beigefügten Figuren, mit Ausnahme derselben, die als Hintergrundtechnik bezeichnet sind, die allgemeinen Charakteristika von Verfahren und Vorrichtungen von beispielhaften Ausführungsbeispielen der vorliegenden Erfindung zum Zweck der besseren Beschreibung derselben darstellen sollen. Diese Zeichnungen sind jedoch nicht maßstabsgerecht und spiegeln möglicherweise nicht genau die Charakteristika von einem gegebenen Ausführungsbeispiel wider, und dieselben sollten nicht als den Wertebereich oder die Eigenschaften von beispielhaften Ausführungsbeispielen innerhalb des Schutzbereichs dieser vorliegenden Erfindung definierend oder begrenzend interpretiert werden.
  • Die relativen Dicken und die Positionierung von Schichten oder Regionen können insbesondere zur Klarheit reduziert oder übertrieben sein. Eine Schicht wird als "auf' bzw. an" einer weiteren Schicht oder einem Substrat gebildet betrachtet, wenn dieselbe entweder direkt auf der Schicht oder dem Substrat, auf die Bezug genommen wird, oder auf anderen Schichten oder Mustern, die über der Schicht, auf die Bezug genommen wird, liegen, gebildet wird.
    •
  • DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSBEISPIELEN
  • Dieser Abschnitt der vorliegenden Anmeldung erwähnt die 1A-1B, 2A-2C, 3A-3R, 4A-4G, 5, 6A-6C, 7A-7L und 8, dieselben werden jedoch nicht in dieser Reihenfolge erörtert. Dieselben werden vielmehr in der Reihenfolge 1A, 5, 6A-6C, 1B, 2A-2C, 3A-3R, 4A-4G, 7A-7L und 8 erörtert.
  • Beim Entwickeln der vorliegenden Erfindung wurden die folgenden Probleme der Hintergrundtechnik erkannt und ein Lösungsweg identifiziert.
  • Wie erwähnt, wird, um die Anordnung der Brücken 4a, 4b und 4c und Tunnel 2a, 2b und 2c in der 1A der Hintergrundtechnik zu erhalten, der Vorgänger der Brückenregion 1 des aktiven Musters mit einem Ätzmittel geätzt, das für SiGe gegenüber Si selektiv ist. Die Hintergrundtechnik verwendet eine von vier unterschiedlichen Ätzmittelzusammensetzungen: eine erste Mischung aus Fluorwasserstoffsäure (HF), Stickstoffsäure bzw. Salpetersäure (HNO3) und Wasser (H2O); eine zweite Mischung aus Fluorwasserstoffsäure (HF), Wasserstoffperoxid (H2O2) und Wasser (H2O); eine dritte Mischung aus Ammoniumhydroxid bzw. Salmiakgeist (NH4OH), H2O2 und H2O; eine vierte Mischung aus HF, HNO3, Essigsäure bzw. Ethansäure (CH3COOH) und entionisiertem H2O (DI-H2O); oder eine fünfte Mischung aus HF, H2O2 und CH3COOH. Die ersten bis dritten Mischungen zeigen variierende Selektivitätsverhältnisse (die jeweils mit der Zeit und/oder Temperatur variieren), die alle kleiner als 20:1 sind. Dies kann ein Problem darstellen, da die Zeitdauer, die benötigt wird, um SiGe zu ätzen, ausreichend sein kann, um ein unerwünschtes Ätzen des Si zu erzeugen, was bewirken kann, dass die Transistoren schlecht funktionieren.
  • Die vierte und fünfte Mischung können ein Selektivitätsverhältnis zeigen, das größer als 20:1 ist, jedoch lediglich für NMOS-Transistoren, bei denen die Brückenschichten (Si) und die Zwischenbrückenschichten (SiGe) mit Bor dotiert sind. Dies ist für einen NMOS-MBCFET zufrieden stellend. Dort, wo jedoch der MBCFET ein CMOS-Typ ist, zeigt die vierte Mischung eine ungleiche Selektivität. Es sei daran erinnert, dass ein CMOS-MBCFET nicht nur NMOS-Transistoren, sondern ferner PMOS-Transistoren aufweist. Und die PMOS-Transistoren weisen Si-Brückenschichten und SiGe-Zwischenbrückenschichten auf (die letzteren werden schließlich entfernt, um Tunnel zu bilden), die beispielsweise mit dem entgegengesetzten Leitfähigkeitstyp (z. B. Phosphor) als demselben der Source/Drain (P-Typ) dotiert sind, der jedoch der gleiche Dotierstoff (wenn dotiert) ist, wie bei dem Substrat des PMOS-Transistors. Für einen CMOS-MBCFET zeigt die vierte Mischung für die NMOS-Transistoren ein zufrieden stellendes Selektivitätsverhältnis von größer als etwa 20:1, jedoch eine wesentlich schlechtere Selektivität für die PMOS-Transistoren von weniger als etwa 5:1. Dort wo beispielsweise der Vorgänger der Brückenregion 1 bei Raumtemperatur für etwa 10 Minuten der fünften Mischung ausgesetzt wird, ist die Selektivität von Bor-dotierten SiGe-Zwischenbrückenschichten zu Si-Brückenschichten in den unvollständigen NMOS-Transistoren etwa 3.700 Å (Ångström), während die Selektivität von Phosphordotierten SiGe-Zwischenbrückenschichten zu Si-Brückenschichten in den unvollständigen PMOS-Transistoren etwa 2.100 Å ist, oder für jedes Ångström, für das ein PMOS-Transistor geätzt wird, wird ein NMOS-Transistor etwa 1,7 Å geätzt.
  • 5 ist ein Histogramm, das Mengen von NMOS-SiGe und PMOS-SiGe, die über verschiedene verstrichene Zeiten geätzt werden, zeigt. Eine Untersuchung von 5 zeigt, dass sich die Wirksamkeit der fünften Mischung einer Glockenkurve nähert.
  • Die Ungleichheit der Grade, mit denen NMOS- und PMOS-Transistoren geätzt werden, ist ein Problem. Außerdem ist dies nicht ein Problem, das lediglich durch Aussetzen der unvollständigen CMOS-Vorrichtung für eine längere als die minimale Zeit, die für die unvollständigen NMOS-Transistoren notwendig ist, um die unvollständigen PMOS-Transistoren ausreichend zu ätzen, gegenüber dem Ätzmittel gelöst wird. Dies liegt daran, dass die zusätzliche Ätzzeit unerwünscht zu einem ungewollten Ätzen der Si-Brückenschichten führen kann, was bewirken kann, dass die Transistoren schlecht funktionieren.
  • Ohne eine Begrenzung durch eine Theorie wird angenommen, dass ein Mechanismus, um die Ätzselektivität von SiGe gegenüber Si zu erklären, bestimmt wurde, während die folgende Erfindung entwickelt wurde. 6B und 6C sind vereinfachte chemische Gleichungen, von denen angenommen wird, dass dieselben dem Mechanismus von 6A entsprechen, ohne durch eine Theorie begrenzt zu sein.
  • In 6A ist eine Sandwich- bzw. Mehrschichtenstruktur 502 als der Ausgangspunkt des Mechanismus gezeigt. Ein Block 502 weist eine Schicht von SiGe auf, die zwischen die Schichten von Si sandwichmäßig geschichtet ist, und stellt eine vereinfachte Darstellung des Vorgängers der Brückenregion 1 (vor dem Ätzen derselben) dar. Wie durch einen Pfeil 504 gezeigt ist, oxidiert die Anwendung des Ätzmittels auf den Block 502 anfänglich die Ge-Atome in der SiGe-Verbindung, um GeOx zu erzeugen. Wie durch einen Pfeil 506 gezeigt ist, wird das GeOx dann durch die HF-Komponente des Ätzmittels angegriffen, um Germanium-Fluorid (GeF4) als ein Nebenprodukt zu erzeugen, was eine im Wesentlichen Ge-entleerte Schichtstruktur 508 hinterlässt. Im Gegensatz zu der SiGe-Schicht der Schichtstruktur 502 weist stattdessen eine Sandwich- bzw. Schichtstruktur 508 eine defekte Schicht aus Si auf, die im Wesentlichen, wenn nicht vollständig, frei von Ge ist und deren Kristallgitter defekt ist.
  • Wie durch einen Pfeil 510 gezeigt ist, wird die defekte Si-Schicht als nächstes oxidiert, um SiOx zu erzeugen. Wie durch einen Pfeil 512 gezeigt ist, wird dann das SiOx durch die HF-Komponente des Ätzmittels angegriffen, um Siliziumfluorid (SiF4) und Di-Wasserstoff-Siliziumfluorid (H2SiF6) als Nebenprodukte zu bilden. Das Resultat von Pfeil 512 ist eine Schichtstruktur 514, bei der die defekte Si-Schicht im Wesentlichen, wenn nicht vollständig, entfernt ist. Wenn man daran denkt, dass die defekte Si-Schicht ein Rest der SiGe-Schicht ist, besteht ein Resultat des Mechanismus von 6A darin, dass die SiGe-Schicht der Schichtstruktur 502 im Wesentlichen (wenn nicht vollständig) entfernt ist, wie es durch die Schichtstruktur 514 dargestellt ist.
  • Während des Entwickelns der vorliegenden Erfindung wurde ferner Folgendes erkannt: Peracetsäure (PAA) wird als ein Nebenprodukt während des Ätzens des Vorgängers der Brückenregion 1 erzeugt, bei dem die fünfte Mischung als Ätzmittel verwendet wird; und die Konzentration des PAA-Nebenprodukts während eines solchen Ätzens nähert sich ferner zufällig einer Glockenkurve an.
  • Während des Entwickelns der vorliegenden Erfindung und ohne durch eine Theorie begrenzt zu sein, wird dementsprechend angenommen, dass bestimmt wurde, dass das Selektivitätsverhältnis von SiGe:Si während des Ätzens von einer Kapazität des Ätzmittels abhängt, die defekte Si-Schicht der Schichtstruktur 508 zu oxidieren, ohne ebenfalls die benachbarten Si-Schichten zu oxidieren. Mit anderen Worten, eine geeignete Oxidationsmittelkomponente oxidiert im Wesentlichen die defekte Si-Schicht, vermeidet jedoch im Wesentlichen das Oxidieren der benachbarten, nicht defekten Si-Schichten. Ohne durch eine Theorie begrenzt zu sein, wird angenommen, dass eine vereinfachte chemische Gleichung für den Typ der zu vermeidenden Oxidation wie folgt aussieht.
  • Figure 00110001
  • Die folgende Tabelle (Tabelle 1) listet die Oxidationskapazitäten von verschiedenen oxidierenden Verbindungen (oder, mit anderen Worten, Oxidationsmitteln) in Einheiten von Elektronenvolts (eV) auf.
  • Tabelle 1
    Figure 00110002
  • Die Untersuchung der Tabelle 1 zeigt, dass PAA die zweithöchste Oxidationskapazität hinter Ozon aufweist. Während des Entwickelns der vorliegenden Erfindung und ohne durch eine Theorie begrenzt zu sein, wird angenommen, dass weiter bestimmt wurde, dass die SiGe:Si-Selektivität ein Anzeichen der Unterschiede einer Matrixunversehrtheit zwischen den nicht defekten Si-Schichten und der defekten Si-Schicht in der Schichtstruktur 508 ist. Ein geeignetes Ätzmittel ist insbesondere ein Ätzmittel, das eine relativ große Oxidationskapazität aufweist, jedoch nicht so groß, dass die Unterschiede der Matrixunversehrtheit keinen Unterschied der Ätzraten von SiGe gegenüber Si erzeugen können. Ohne durch eine Theorie begrenzt zu sein, wird, mit anderen Worten, angenommen, dass bestimmt wurde, dass die Oxidationskapazität von Ozon ausreichend groß ist, derart, dass der Unterschied der Matrixunversehrtheit der defekten Si-Schicht nicht zu einer bedeutenden, wesentlich weniger beträchtlichen höheren Ätzrate im Vergleich zu der Ätzrate der nicht defekten Si-Schichten führt.
  • Die Oxidationskapazität von PAA ist nicht so groß, dass (ohne durch eine Theorie begrenzt zu sein) Unterschiede der Matrixunversehrtheiten einen vernachlässigbaren Ätzratenunterschied erzeugen. PAA liefert vielmehr das höchste SiGe:Si-Verhältnis der Oxidationsmittel in Tabelle 1. Andere Oxidationsmittel in Tabelle 1, z. B. Chlordioxid (ClO2), zeigen SiGe-gegen-Si-Ätzratenungleichheiten, die SiGe:Si-Selektivität derselben ist jedoch nicht so groß wie PAA. Es kann andere Oxidationsmittel mit einer ausreichend großen, wenn auch nicht zu großen, Oxidationskapazität geben, deren Einbeziehung bei einem Ätzmittel zufriedenstellende SiGe:Si-Selektivitätsverhältnisse, z. B. von mindestens etwa 20:1, erreichen kann.
  • Gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung weist eine Nassätzzusammensetzung (oder, mit anderen Worten, ein Ätzmittel) ein Oxidationsmittel, das eine wesentlich größere Ätzrate für SiGe relativ zu Si zeigt, und eine fluorierte Säure auf. Eine relative Menge des Oxidationsmittels in der Zusammensetzung ist ausreichend, um eine Ätzrate von (P-dotiertem SiGe):(P-dotiertem Si) sicherzustellen, die im Wesentlichen gleich einer Ätzrate von (N-dotiertem SiGe):(N-dotiertem Si) ist. Ein Beispiel eines solchen Oxidationsmittels ist PAA (wiederum Peracetsäure). Im Folgenden wird auf ein solches Ätzmittel als ein PAA-basiertes Ätzmittel Bezug genommen.
  • Bei einem PAA-basierten Ätzmittel ist eine relative Menge von PAA ausreichend, um eine Ätzrate von P-dotiertem SiGe:Si sicherzustellen, die im Wesentlichen gleich einer Ätzrate von N-dotiertem SiGe:Si ist. Die relative Menge von PAA kann in einem Bereich von etwa 1,0 Gew.-% bis etwa 50 Gew.-%, z. B. etwa 2,0 Gew.-%, liegen. Und die relative Menge von PAA ist ausreichend, um ein SiGe:Si-Selektivitätsverhältnis von mindestens etwa 20:1, und insbesondere von mindestens etwa 60:1 zu erreichen. Die fluorierte Säure kann aus einer Gruppe ausgewählt sein, die aus HF, NH4F und einer Mischung derselben besteht.
  • Das PAA-basierte Ätzmittel kann ferner wahlweise einen Verdünner und/oder eine zusätzliche Komponente, die aus einer Gruppe ausgewählt ist, die aus grenzflächenaktiven Stoffen, Puffermitteln besteht; sekundäre Oxidierungsmittel und Polymere aufweisen. Der Verdünner kann entionisiertes Wasser aufweisen. Der grenzflächenaktive Stoff kann aus einer Gruppe ausgewählt sein, die aus kationischen grenzflächenaktiven Stoffen, anionischen grenzflächenaktiven Stoffen und nichtionischen grenzflächenaktiven Stoffen besteht.
  • Der grenzflächenaktive Stoff kann insbesondere aus einer Gruppe ausgewählt sein, die aus Cethyl-Trimethyl-Ammonium-Bromid (CTABr), Ammonium-Lauryl-Sulfat (ALS), Lauryl-Alkohol-Ethylen-Oxid, Stearyl-Alkohol-Ethylen-Oxid, Nonyl-Phenol-Ethylen-Oxid, Tridecyl-Alkohol-Ethylen-Oxid und Oleyl-Alkohol-Ethylen-Oxid besteht.
  • Wenn das PAA-basierte Ätzmittel Polymere aufweist, kann ein solches Polymer aus einer Gruppe ausgewählt sein, die aus kationischen Polymeren und anionischen Polymeren besteht. Das Polymer kann insbesondere aus einer Gruppe ausgewählt sein, die aus Polyethylen-Imin, Polylysin, Polyacrylsäure, Polyacrylamid, Poly(methylacrylsäure), Poly(diethylaminoethyl-Methacrylat) und Poly(dimethylaminoethyl-Methacrylat) besteht.
  • Das sekundäre Oxidierungsmittel kann aus einer Gruppe ausgewählt sein, die aus H2O2, H3PO4, HNO3, H2SO4, I2, NH4NO3, (NH4)2SO4, NH4IO3, HClO4, HClO2, O3 und H5IO6 besteht.
  • Das PAA-basierte Ätzmittel kann ferner wahlweise mindestens ein Puffermittel, das aus einer Gruppe ausgewählt ist, die aus Acetsäure, Ammoniumacetat, Methanol, Ethanol, Propanol, Isopropanol, Butanol, Pentanol, Hexanol und Heptanol besteht, aufweisen.
  • Ein solches PAA-basiertes Ätzmittel kann beispielsweise die folgende Zusammensetzung aufweisen. Peracetsäure, die zwischen etwa 0,05 und etwa 17,5 Gew.-% der Ätzmittelzusammensetzung bildet; fluorierte Säure, die zwischen etwa 0,05 und etwa 15 Gew.-% der Ätzmittelzusammensetzung bildet; grenzflächenaktive Stoffe, wenn vorhanden, die bis etwa 10 Gew.-% der Ätzmittelzusammensetzung bilden; Puffermittel, wenn vorhanden, die bis zu etwa 30 Gew.-% der Ätzmittelzusammensetzung bilden; sekundäre Oxidierungsmittel, wenn vorhanden, die bis etwa 30 Gew.-% der Ätzmittelzusammensetzung bilden; Polymere, wenn vorhanden, die bis zu etwa 5 Gew.-% der Ätzmittelzusammensetzung bilden; und, wenn vorhanden, entionisiertes Wasser als ein Verdünner.
  • Die folgende Tabelle (Tabelle 2) fasst die vorhergehende Erörterung eines PAA-basierten Ätzmittels zusammen.
  • Tabelle 2
    Figure 00140001
  • Figure 00150001
  • Anstatt der Komponente von wässriger HF kann ein PAA-basiertes Ätzmittel alternativ NH4F und/oder eine HF/NH4F-Mischung aufweisen, bei der die alternative Komponente zwischen etwa 0,05 und etwa 17,5 Gew.-% der Ätzmittelzusammensetzung bildet. Anstatt der Komponente Acetsäure kann ein PAA-basiertes Ätzmittel alternativ Ammoniumacetat und/oder einen Alkohol, wie z. B. IPA, aufweisen.
  • Verallgemeinerte Beispiele zum Verwenden eines solchen PAA-basierten Ätzmittels sind nun vorgesehen.
  • Als ein Beispiel 1 wird ein erster Wafer bzw. eine erste Scheibe mit einer ersten Schicht aus Siliziumdioxid (SiO2), die zu einer Dicke von beispielsweise etwa 1420 Å (wiederum Ångström) gebildet ist, und einer zweiten Schicht aus einkristallinem Si, die zu einer Dicke von beispielsweise etwa 500 Å an der ersten SiO2-Schicht gebildet ist, betrachtet. Es werden ferner zweite, dritte und vierte Wafer betrachtet, die aus epitaktisch gewachsenem, Bor-dotiertem SiGe (wie es beispielsweise bei einem NMOS-MBCFET vorgefunden wird), Phosphor-dotiertem SiGe (wie es beispielsweise bei einem PMOS-MBCFET vorgefunden wird) bzw. nicht dotiertem SiGe gebildet sind. Jeder der ersten bis vierten Wafer wird bei etwa 25°C für etwa 5 Minuten in etwa einen Liter eines PAA-basierten Ätzmittels mit einer folgenden Zusammensetzung C1 getaucht: 49 Gew.-% wässrige HF (eine kommerziell erhältlich Mischung), 30 Gew.-% PAA, 98 Gew.-% Acetsäure (eine kommerziell erhältliche Mischung) und DI-H2O in einem Verhältnis von etwa 1,5:30:30:30. Dann werden die Wafer mit DI-H2O gewaschen und durch Reinigen mit Stickstoffgas getrocknet. Danach werden die Mengen von geätztem SiGe und Si jeweils über eine vertikale Elektronenrastermikroskopie (V-SEM; V-SEM = Vertical Scanning Electron Microscopy) gemessen. Die Resultate sind in der folgenden Tabelle (Tabelle 3) gezeigt.
  • Tabelle 3 (Beispiel 1)
    Figure 00160001
  • Als ein Beispiel 2 werden die gleichen vier Wafer wie bei Beispiel 1 betrachtet. Jeder der ersten bis vierten Wafer wird bei etwa 25°C für etwa 5 Minuten in etwa ein Liter eines PAA-basierten Ätzmittels mit einer Zusammensetzung C2 getaucht. Die Zusammensetzung C2 weist eine Zusammensetzung C1 auf, zu der 0,1 Vol.-% eines nicht ionischen, grenzflächenaktiven Stoffes (Produkt NVW 1002, das durch die Wako Pure Chemical Industries, Ltd. of Japan hergestellt wird) zugefügt wird. Dann werden die Wafer mit DI-H2O gewaschen und durch Reinigen mit Stickstoffgas getrocknet. Danach werden die Mengen von geätztem Si:Ge und Si jeweils über eine V-SEM gemessen. Die Resultate sind in der folgenden Tabelle (Tabelle 4) gezeigt.
  • Tabelle 4 (Beispiel 2)
    Figure 00170001
  • Die Verwendungen eines PAA-basierten Ätzmittels werden nun insbesondere erörtert. Eine solche Verwendung kann die Herstellung eines CMOS-MBCFET und die Herstellung eines Speicherknotens eines Kondensators aufweisen.
  • 1A-1B der Hintergrundtechnik zeigen entweder einen NMOS- oder einen PMOS-MBCFET (wiederum einen Mehrbrückenkanal-FET). 2A ist eine Draufsicht eines CMOS-MBCFET gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung und entsprechend den PMOS- oder NMOS-MBCFET von 1A-1B.
  • Für den CMOS-MBCFET weist das Halbleitersubstrat Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI; SOI = Silicon-on-Insulator), Silizium-Germanium-auf-Isolator (SGOI; SGOI = Silicon Germanium-on-Insulator) und/oder andere herkömmliche Substrate auf. Bei einigen Ausführungsbeispielen kann das Halbleitersubstrat ein einkristallines Si aufweisen.
  • Für den CMOS-MBCFET können Brücken 4a, 4b und 4c einen einkristallinen Halbleiterfilm, wie z. B. einen Siliziumfilm, aufweisen. Source/Drain-Regionen 3 können einen selektiven epitaktischen einkristallinen Film oder einen leitfähigen Film, wie z. B. einen Polysiliziumfilm, einen Metallfilm, einen Metallsilicidfilm etc., aufweisen.
  • Für den Fall des Verwendens des selektiven epitaktischen einkristallinen Films oder des Polysiliziumfilms wird eine Störstelle bzw. Verunreinigung in die Source/Drain-Regionen 3 ionenimplantiert, derart, dass die Source/Drain-Regionen 3 leitfähig sind.
  • Für den CMOS-MBCFET können für den Fall des Bildens der Source/Drain-Verlängerungsschichten 5 zwischen den Brücken 4a, 4b und 4c und den Source/Drain-Regionen, wie in 1A-1B gezeigt ist, bei einigen Ausführungsbeispielen die Source/Drain-Regionen 3 einen leitfähigen Film, wie z. B. einen Polysiliziumfilm, einen Metallfilm, einen Metallsilicidfilm etc. aufweisen, und die Source/Drain-Verlängerungsschicht 3 kann einen selektiven epitaktischen einkristallinen Film aufweisen.
  • Für den CMOS-MBCFET kann eine Gate-Elektrode 6 einen Polysiliziumfilm aufweisen. Eine Gate-Stapelschicht 8 kann ein Metallsilicid zum Reduzieren eines Gate-Widerstands und/oder ein isolierendes Material zum Bedecken der Gate-Elektrode 6 aufweisen. Die Gate-Isolationsschicht 7 kann einen Thermooxidfilm oder einen ONO-Film aufweisen.
  • Für einen CMOS-MBCFET gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung ist die Mehrzahl von dünnen Brücken 4a, 4b und 4c mit Source/Drain-Regionen 3 verbunden, und die Source/Drain-Regionen 3 sind gebildet, um ein gleichmäßiges Dotierungsprofil in einer Richtung senkrecht zu der Mehrzahl von Brücken 4a, 4b und 4c aufzuweisen, was die gleichmäßige Source/Drain-Übergangskapazität bzw. – sperrschichtkapazität aufrecht erhalten kann, obwohl die Zahl der Brücken (und daher Kanäle) zunimmt. Der Strom kann somit zunehmen, um die Vorrichtungsgeschwindigkeit zu verbessern, während die Sperrschichtkapazität reduziert wird.
  • Für einen CMOS-MBCFET gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung kann ein MOS-Transistor mit einer Gate-Elektrode, die kleiner als eine Brückenbreite ist, bei einigen Ausführungsbeispielen der vorliegenden Erfindung vorgesehen sein, da die Gate-Elektrode 6 die Mehrzahl von Brücken 4a, 4b und 4c umgibt, was zu einer Verbesserung der Vorrichtungsintegration führen kann.
  • Für einen CMOS-MBCFET gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung werden zusätzliche Regionen des aktiven Musters, in denen Source/Drain-Regionen zu bilden sind, weggeätzt. Die geätzten Regionen werden dann mit einem epitaktischen einkristallinen Film und/oder einem leitfähigen Material versehen und/oder aufgefüllt, um Source/Drain-Regionen 3 zu bilden. Das aktive Muster ist dementsprechend im Wesentlichen allein durch die verbleibende Brückenregion dargestellt, derart, dass eine horizontale Länge eines Tunnels 2, der mit der Gate-Elektrode gefüllt ist, innerhalb einer Gate-Längenregion begrenzt sein kann, um dadurch einen hochintegrierten MOS-Transistor mit einer kleineren Gate-Länge als eine Brückenbreite zu erhalten.
  • 2A ist wiederum eine Draufsicht einer Halbleitervorrichtung gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung. 2B und 2C sind Querschnittsansichten der Halbleitervorrichtung entlang der Linien AA' bzw. BB' von 2A.
  • Bezug nehmend auf 2A bis 2C ist ein aktives Muster 30, das mehrere Brücken 44 mit einer Mehrzahl von Brücken 44a und 44b, die vertikal in der Aufwärtsrichtung gebildet sind, an einer Hauptoberfläche eines Substrats 10, das Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder andere herkömmliche Materialien/Schichten aufweist, gebildet. Source/Drain-Regionen 34 sind gebildet, um mit den Brücken 44a und 44b an gegenüberliegenden Seiten des aktiven Musters 30 verbunden zu sein. Zwischen den Source/Drain-Regionen 34 und der Mehrzahl von Brücken 44a und 44b sind Source/Drain-Verlängerungsschichten 32, die mit den Source/Drain-Regionen 34 und den Brücken 44a und 44b verbunden sind, gebildet. D.h., die Source/Drain-Verlängerungsschichten 32 dienen dazu, um die Source/Drain-Regionen 34 mit der Mehrzahl von Brücken 44a und 44b zu koppeln.
  • Eine Mehrzahl von Tunneln 42 ist zwischen der Mehrzahl von Brücken 44a und 44b gebildet. Der unterste Tunnel 42a ist zwischen der untersten Brückenschicht 44a und dem darunter liegenden Oberflächenabschnitt des Halbleitersubstrats, z. B. einer stark dotierten Störstellenregion 12 des Substrats 10, gebildet. Eine Rille 42c, die bezüglich der Form den Tunneln 42a und 42b entspricht, ist in der obersten Brücke 44b gebildet.
  • Die Brücken 44a und 44b können ein Halbleitermaterial, wie z. B. einkristallines Si, aufweisen, während die Source/Drain-Regionen 34 ein leitfähiges Material, wie z. B. Polysilizium, Metall, Metallsilicid etc., aufweisen können. Hier sind die Source/Drain-Verlängerungsschichten 32 gebildet, um sich von den Brücken 44a und 44b unter Verwendung des gleichen Materials wie bei Brücken 44a und 44b zu erstrecken. Bei einigen Ausführungsbeispielen der vorliegenden Erfindung weisen die Source/Drain-Verlängerungsschichten 32 ein selektives, epitaktisches einkristallines Si auf.
  • An dem aktiven Muster 30 ist eine Gate-Elektrode 48 gebildet, die sich durch den Tunnel 42, der die Mehrzahl von Tunneln 42a und 42b, die zwischen den Brücken 44a und 44b gebildet sind, aufweist und die Brücken 44a und 44b in einer vertikalen Richtung umgibt, erstreckt und/oder denselben auffüllt. Eine Gate Isolationsschicht 46 ist zwischen der Gate-Elektrode 48 und den Brücken 44a und 44b, z. B. an den inneren Oberflächen des Tunnels 42 und an den inneren Seitenwänden und unteren Oberflächen der Rille 42 einer Tunnelform, gebildet. Bei einigen Ausführungsbeispielen der vorliegenden Erfindung weist eine Gate-Elektrode 48 ein Polysilizium auf, und eine Gate-Stapelschicht 50 eines Metallsilicids zum Reduzieren eines Gate-Widerstands ist an der obersten Oberfläche der Gate-Elektrode 48 gebildet.
  • Feldregionen 22 sind gebildet, um Source/Drain-Regionen 34 mit Ausnahme der Brückenregion, die durch die Mehrzahl von Brücken 44a und 44b dargestellt ist, zu umgeben. Eine stark dotierte Region 12 ist in dem Hauptoberflächenabschnitt des Substrats 10 unterhalb des aktiven Musters 30, z. B. unterhalb der untersten Brücke 44a, gebildet.
  • Die stark dotierte Region 12 kann den Betrieb eines unteren Transistors, der einen Kurzkanaleffekt bewirkt, reduzieren oder verhindern.
  • 3A bis 3R sind Querschnittsansichten (aus der gleichen Perspektive wie in 2B), die Verfahren zum Herstellen eines CMOS-MBCFET (wie in 2A-2C gezeigt ist) gemäß mindestens einem weiteren Ausführungsbeispiel der vorliegenden Erfindung darstellen. 4A bis 4G sind perspektivische Ansichten, die ferner einige Schritte der Verfahren (die in 3A-3R gezeigt sind) zum Herstellen eines CMOS-MBCFET gemäß mindestens einem weiteren Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 3A wird eine Störstelle bzw. Störstellen des gleichen Leitfähigkeitstyps wie derselbe eines Substrats 10 in eine Hauptoberfläche des Substrats 10 ionenimplantiert, um eine stark dotierte Region (Wannenregion bzw. Well-Region) 12 zu bilden, die den Betrieb eines unteren Transistors reduzieren oder verhindern kann. Das Substrat 10 weist Silizium (Si), Silizium-Germanium (SiGe), Silizium-auf-Isolator (SOI), Silizium-Germanium-auf-Isolator (SGOI) und/oder andere herkömmliche Substrate/Schichten auf. Bei einigen Ausführungsbeispielen weist das Halbleitersubstrat 10 einkristallines Si auf.
  • Bezug nehmend auf 3B sind eine Mehrzahl von Zwischenbrückenschichten 14 und eine Mehrzahl von Brückenschichten 16 abwechselnd aufeinander auf das Substrat 10 gestapelt. Zuerst ist eine erste Zwischenbrückenschicht 14a an dem Substrat 10 gebildet, und dann ist eine erste Brückenschicht 16a an der ersten Zwischenbrückenschicht 14a gebildet. Eine oberste Zwischenbrückenschicht 16c ist bei einer obersten Position gebildet.
  • Die Brückenschichten 16 und die Zwischenbrückenschichten 14 weisen einkristalline Halbleitermaterialien mit einer Ätzselektivität hinsichtlich einander auf. Die Brückenschichten 16 können beispielsweise aus einem einkristallinen epitaktischen Si-Film mit einer Dicke von beispielsweise etwa 300 Å gebildet sein. Die Zwischenbrüc kenschichten 14 können beispielsweise aus einem einkristallinen epitaktischen SiGe-Film mit einer Dicke von beispielsweise etwa 300 Å gebildet sein.
  • Die Wiederholungszahl und Dicke der Brückenschichten 16 und Zwischenbrückenschichten 14 können gemäß einem Zweck eines zu bildenden Transistors gesteuert sein. Bei einigen Ausführungsbeispielen sind die Brückenschichten 16 und Zwischenbrückenschichten 14 abwechselnd zueinander derart gestapelt, dass die Gesamtdicke in einen Bereich von etwa 100 bis etwa 1500 Å fällt. Um hier ein Kanaldotieren durchzuführen, können die Brückenschichten 16 aus einem dotierten, einkristallinen epitaktischen Si-Film gebildet sein.
  • Bezug nehmend auf 3C werden die Mehrzahl von Brückenschichten 16 und die Mehrzahl von Zwischenbrückenschichten 14 durch ein Photolithographieverfahren gemustert bzw. strukturiert, um ein voraktives Muster 18 (das dem Vorgänger der Brückenregion 1 entspricht) mit einem ersten Brückenschicht-Vormuster (oder einem ersten Brückenschicht-Vorbereitungsmuster) 16' und einem ersten Zwischenbrückenschicht-Vormuster (oder erstem Zwischenbrückenschicht-Vorbereitungsmuster) 14' zu bilden. Das erste Brückenschicht-Vormuster 16' weist eine Mehrzahl von ersten Brückenschichtmustern 16a' und 16b' auf. Das erste Zwischenbrückenschicht-Vormuster 14' weist eine Mehrzahl von Zwischenbrückenschichtmustern 14a', 14b' und 14c' auf. Das Ätzverfahren wird eine ausreichende Zeit durchgeführt, um einen Isolationsgraben 20 mit einer Tiefe, die tiefer als dieselbe der Störstellenregion 12 in dem Substrat 10 ist, zu bilden.
  • Eine Oxidschicht wird als Nächstes durch ein chemisches Dampfabscheidungs- (CVD-; CVD = Chemical Vapor Deposition) Verfahren abgeschieden, um den Isolationsgraben 20 aufzufüllen. Die abgeschiedene Oxidschicht wird durch ein Zurückätzverfahren oder ein chemisch-mechanisches Polier- (CMP-; CMP = Chemical Mechanical Polishing) Verfahren planarisiert, bis die Oberfläche des voraktiven Musters 18 freigelegt ist, wodurch Feldregionen 22, die das voraktive Muster 18 umgeben, gebildet werden.
  • Bezug nehmend auf 3D werden eine Ätzstoppschicht 23, eine Dummy- bzw. Pseudo-Gate-Schicht 25 und eine Antireflexionsschicht 27 aufeinander folgend auf das Substrat 10, das das voraktive Muster 18 aufweist, gestapelt. Die Ätzstoppschicht 23 wird zu einer Dicke von beispielsweise etwa 100 bis etwa 200 Å durch ein Material mit einer Ätzselektivität hinsichtlich der Pseudo-Gate-Schicht 25, wie z. B. Siliziumnitrid, gebildet. Die Ätzstoppschicht 23 spielt eine Rolle beim Reduzieren oder Verhindern, dass das darunter liegende voraktive Muster während des Ätzens der Pseudo-Gate-Schicht 25 geätzt wird. Die Pseudo-Gate-Schicht 25 zum Definieren einer Gate-Region wird zu einer Dicke von beispielsweise etwa 1000 Å durch Siliziumoxid gebildet. Die Antireflexionsschicht 27 zum Reduzieren oder Verhindern der Reflexion von Licht von dem unteren Substrat während eines Photolithographieverfahrens wird zu einer Dicke von beispielsweise etwa 300 Å unter Verwendung von Siliziumnitrid gebildet.
  • Bezug nehmend auf 3E werden durch ein Photolithographieverfahren die Antireflexionsschicht 27, die Pseudo-Gate-Schicht 25 und die Ätzstoppschicht 23 aufeinander folgend trocken weggeätzt, um eine Gate-Hartmaske 29 mit einem Antireflexionsschichtmuster 28, einem Pseudo-Gate-Muster 26 und einem Ätzstoppschichtmuster 24 zu bilden. Die Gate-Hartmaske 29 weist eine Breite von beispielsweise etwa 0,2 bis etwa 0,3 μm auf und spielt eine Rolle beim Selbstausrichten der Source/Drain-Regionen mit der Brückenregion.
  • Bezug nehmend auf 3F wird unter Verwendung der Gate-Hartmaske 29 als eine Ätzmaske das freigelegte voraktive Muster 18 weggeätzt, bis die Oberfläche des Substrats 10 freigelegt ist, wodurch Regionen 30 definiert werden, in denen die Source/Drain-Regionen zu bilden sind. Somit verbleibt lediglich eine Brückenregion des voraktiven Musters 18. Zu diesem Zeitpunkt wird das Ätzverfahren eine ausreichende Zeit durchgeführt, um den oberen Abschnitt des Halbleitersubstrats 10 unter den geplanten bzw. projizierten Bereiche der stark dotierten Region 12 zu ätzen.
  • Als ein Resultat ist eine Brückenregion eines aktiven Musters 18a, die ein zweites Brückenschichtmuster 16'' und ein zweites Zwischenbrückenschichtmuster 14'' aufweist, unter der Gate-Hartmaske 29, wie in der Figur gezeigt ist, gebildet. Das zweite Brückenschichtmuster 16'' weist eine Mehrzahl von zweiten Brückenschichtmustern 16a'' und 16b'' auf, und das zweite Zwischenbrückenschichtmuster 14'' weist eine Mehrzahl von Zwischenbrückenschichtmustern 14a'', 14b'' und 14b'' auf.
  • Bei einer herkömmlichen GAA-Struktur, bei der die aktive Region nicht geätzt wird und als die Source/Drain-Regionen verwendet wird, kann sich der Tunnel horizontal erstrecken, um die Länge der Gate-Elektrode zu vergrößern, wenn die Zwischenbrückenschicht isotrop geätzt wird. Im Gegensatz dazu werden bei einigen Ausführungsbeispielen der vorliegenden Erfindung die Regionen des aktiven Musters, in denen die Source/Drain-Regionen zu bilden sind, geätzt, und dann werden die geätzten Regionen mit einen leitfähigen Material aufgefüllt, um die Source/Drain zu bilden. Da dementsprechend die horizontale Länge der Zwischenbrückenschichten 14 in der Brückenregion des aktiven Musters 18a in die Gate-Längenregion begrenzt werden kann, kann dies reduzieren oder verhindern, dass sich die Tunnel horizontal erstrecken, wenn die zweiten Zwischenbrückenschichten 14'' isotrop geätzt werden, um die Tunnel bei einem anschließenden Verfahren zu bilden. Es kann somit ein hochintegrierter MOS-Transistor mit einer kleineren Gate-Länge als eine Brückenbreite erhalten werden.
  • Bezug nehmend auf 3G wird ein selektiver, epitaktischer einkristalliner Film zu einer Dicke von beispielsweise etwa 300 bis etwa 400 Å an den Oberflächen der geätzten Regionen 30 des Halbleitersubstrats 10 und an der Seite der Brückenregion des aktiven Musters 18a teilweise aufgewachsen, wodurch Source/Drain-Verlängerungsschichten 32 gebildet werden. Hier wird der selektive, epitaktische einkristalline Film durch eine geneigte Ionenimplantation derart dotiert, dass jedes der zweiten Brückenschichtmuster 16a'' und 16b'' eine gleichmäßige Source/Drain-Störstellenkonzentration aufweist. Bei einigen Fällen wird bei einem anschließenden Glüh- bzw. Ausheilverfahren, mit oder ohne das Durchführen der Ionenimplantation, ein Dotierstoff von den Source/Drain-Regionen, die stark dotiert sind, festphasendiffundiert, um dadurch Source/Drain-Verlängerungsschichten 32 mit einer gleichmäßigen Source/Drain-Dotierungskonzentration hinsichtlich jeder der Brückenschichten 16 zu bilden.
  • Bezug nehmend auf 3H wird ein leitfähiges Material an den Source/Drain-Verlängerungsschichten 32 abgeschieden, und bei einigen Ausführungsbeispielen derart, dass die geätzten Regionen 30 vollständig aufgefüllt werden, um dadurch einen leitfähigen Film zu bilden. Der leitfähige Film wird dann zu der Oberfläche der Brückenregion des aktiven Musters 18a zurückgeätzt, um Source/Drain-Regionen 34, die den stark dotierten leitfähigen Film lediglich innerhalb der geätzten Regionen 30 aufweisen, zu bilden.
  • Bei einigen Ausführungsbeispielen weist das leitfähige Material dotiertes Silizium, Metall und/oder Metallsilicid auf. Wie im Vorhergehenden beschrieben ist, weisen bei einigen Ausführungsbeispielen die Source/Drain-Regionen 34 ein gleichmäßiges Dotierungsprofil vertikal entlang der Brückenregion des aktiven Musters 18a auf, da die Source/Drain-Regionen 34 durch Abscheidung gebildet sind. Hier können Schwänze bzw. Enden 34a des leitfähigen Films für die Source/Drain unter der Seite der Gate-Hartmaske 29 verbleiben.
  • Wahlweise kann eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoff- (H2-) Umgebung vor dem Abscheiden des leitfähigen Films durchgeführt werden, um die Oberflächenrauigkeit der Source/Drain-Verlängerungsschichten 32, die den epitaktischen einkristallinen Film aufweisen, zu reduzieren und um die Source/Drain-Verlängerungsschichten 32 zu rekristallisieren.
  • Bezug nehmend auf 3I wird Siliziumnitrid abgeschieden, um die Gate-Hartmaske 29 an den Source/Drain-Regionen 34 und den Feldregionen 22 zu bedecken, wodurch eine Maskenschicht 35 gebildet wird. Die Maskenschicht 35 weist vorzugsweise das gleiche Material wie das der obersten Schicht, die die Gate-Hartmaske 29 bildet, z. B. ein Antireflexionsschichtmuster 28, auf. Hier kann vor dem Abscheiden der Maskenschicht 35 durch ein thermisches Oxidationsverfahren eine Oxidschicht durch Oxidieren der Oberflächenabschnitte der Source/Drain-Regionen 34 und des freigelegten Oberflächenabschnitts der Brückenregion des aktiven Musters 18a gebildet werden. Diese Oxidschicht dient als eine Spannungspufferschicht.
  • Bezug nehmend auf 3J wird die Maskenschicht 35 durch Zurückätzen oder ein chemisch-mechanisches Polieren entfernt, bis die Oberfläche des Pseudo-Gate-Musters 26 freigelegt ist, um Maskenmuster 36, die das Pseudo-Gate-Muster 26 freilegen, zu bilden. 4A ist eine perspektivische Seitenansicht, die insbesondere den in 37 gezeigten Schritt darstellt.
  • Bezug nehmend auf 3K wird unter Verwendung der Maskenmuster 36 das Pseudo-Gate-Muster 26 selektiv entfernt, um einen Gate-Graben 38 zu bilden. Das Ätzstoppschichtmuster 24 reduziert oder verhindert, dass das darunter liegende voraktive Muster 18 während des Ätzverfahrens des Entfernens des Pseudo-Gate-Musters 26 geätzt wird. 4B ist eine perspektivische Seitenansicht, die insbesondere den in 3K gezeigten Schritt darstellt.
  • Bezug nehmend auf 3L wird ein Oxidationsverfahren und/oder ein Nassätzverfahren ausgeführt, um die leitfähigen Enden 34a zu entfernen, wenn die leitfähigen Enden 34a unter den Seiten der Gate-Hartmaske 29 verbleiben. Bei einigen Ausführungsbeispielen wird das Oxidationsverfahren ausgeführt, um die leitfähigen Enden 34a in Isolationsschichten 40 umzuwandeln, wodurch verhindert wird, dass die leitfähigen Enden 34a mit einer bei einem anschließenden Verfahren zu bildenden Gate-Elektrode kurz geschlossen werden.
  • Bezug nehmend auf 3M wird das Ätzstoppschichtmuster 24, das durch den Gate-Graben 38 freigelegt ist, entfernt.
  • Wenn die Brückenregion des aktiven Musters 18a nicht mit Störstellen dotiert ist, wird eine Kanalionenimplantation durch den Gate-Graben 38 lokal durchgeführt, um dadurch die Brückenregion des aktiven Musters 18a mit Störstellen zu dotieren. Bei einigen Ausführungsbeispielen wird die Kanalionenimplantation derart ausgeführt, dass der geplante bzw. projizierte Bereich innerhalb jedes der zweiten Brückenschichtmuster 16a'' und 16b'' gebildet wird. Hier zeigt die Bezugsziffer 41 die Kanal-ionenimplantierten Regionen. Bei einigen Ausführungsbeispielen wird die Kanalionenimplantation ferner derart ausgeführt, dass alle zweiten Brückenschichtmuster 16a'' und 16b'' unterschiedliche Dotierungskonzentrationen zueinander aufweisen können, wodurch ein Transistor erhalten wird, der gemäß der angelegten Gate-Spannung betrieben werden kann.
  • Als Nächstes werden unter Verwendung der Source/Drain-Regionen 34 als eine Ätzmaske die Feldregionen 22 selektiv weggeätzt, um die Seiten der Brückenregion des aktiven Musters 18a, wie in 4C gezeigt ist, freizulegen. 4C ist eine perspektivische Seitenansicht, die insbesondere einen Abschnitt zeigt, der nicht in der Querschnittsansicht von 3M gezeigt ist.
  • Bezug nehmend auf 3N wird unter Verwendung eines isotropen Ätzverfahrens, das ein PAA-basiertes Ätzmittel (wie im Vorhergehenden erörtert) verwendet, die Mehrzahl von Zwischenbrückenschichtmustern 14a'', 14b'' und 14c'' selektiv entfernt, um eine Mehrzahl von Tunneln 42a und 42b, die durch die Brückenregion des aktiven Musters 18a laufen, und eine Tunnelrille 42c in einer Tunnelform zu bilden, wobei die Tunnelrille 42c bei einem obersten Abschnitt positioniert ist. Die zweiten Brückenschichtmuster 16a'' und 16b'' bilden hier eine Mehrzahl von Brücken 44a und 44b. Die Mehrzahl von Tunneln 42a und 42b und die Mehrzahl von Brücken 44a und 44b werden vorzugsweise gebildet, um die gleiche Breite wie dieselbe des Pseudo-Gate-Musters 26 innerhalb eines Bereichs von etwa 50% aufzuweisen.
  • 4D ist eine perspektivische Seitenansicht, die insbesondere den in 3N gezeigten Schritt darstellt. Wie gezeigt ist, werden die Seitenoberflächenabschnitte der Source/Drain-Verlängerungsschichten 32 durch die Tunnel 42a und 42b teilweise freigelegt.
  • Bezug nehmend auf 30 wird ein thermisches Oxidationsverfahren ausgeführt, um eine Gate-Isolationsschicht 46 zu einer Dicke von beispielsweise etwa 10 bis etwa 70 Å an den Oberflächen der Mehrzahl von Brücken 44a und 44b und an der inneren Oberfläche der Tunnelrille 42c zu bilden. 4E ist eine perspektivische Seitenansicht, die insbesondere den in 30 gezeigten Schritt darstellt. Wie in der Figur gezeigt ist, wird die Gate-Isolationsschicht 46 ferner kontinuierlich an einem Abschnitt der Oberflächen der Source/Drain-Verlängerungsschichten 32, die durch die Brücken freigelegt sind, gebildet.
  • Um die Oberflächenrauigkeit der Brücken 44a und 44b zu reduzieren, kann hier eine Wärmebehandlung bei einer hohen Temperatur in einer Wasserstoff- (H2-) oder einer Argon- (Ar-) Umgebung vor dem Bilden der Gate-Isolationsschicht 46 durchgeführt werden, wodurch die Rauhigkeit zwischen der Gate-Isolationsschicht 46 und den Brücken 44 verringert wird. Die Gate-Isolationsschicht 46 kann alternativ Siliziumoxynitrid aufweisen.
  • Bezug nehmend auf 3P wird eine Gate-Elektrode 48 gebildet, um die Mehrzahl von Tunneln 42a und 42b und die Tunnelrille 42c aufzufüllen und die Mehrzahl von Brücken 44a und 44b zu umgeben. Bei einigen Ausführungsbeispielen weist die Gate-Elektrode 48 dotiertes Polysilizium auf. 4F ist eine perspektivische Seitenansicht, die insbesondere den in 3P gezeigten Schritt zeigt.
  • Bezug nehmend auf 3Q wird eine Gate-Stapelschicht 50, die ein Metallsilicid zum Reduzieren eines Gate-Widerstands aufweist, an der Polysilizium-Gate-Elektrode 48 gebildet. Hier kann eine Gate-Stapelschicht 50 ein Isolationsmaterial zum Bedecken des Gates, z. B. Siliziumoxid oder Siliziumnitrid aufweisen. 4G ist eine perspektivische Seitenansicht, die den in 3Q gezeigten Schritt darstellt.
  • Bezug nehmend auf 3R werden die Maskenmuster 36 entfernt und dann werden anschließende Verfahren, wie z. B. eine Metallverbindung, ausgeführt, um einen vertikalen MOS-Transistor mit mehreren Brücken fertig zu stellen, in dem mehrere Ka näle hervorgerufen werden können. Bei einigen Fällen können Maskenmuster 36 verbleiben, um als eine Isolationszwischenschicht zu dienen.
  • 7A bis 7L sind Querschnittsansichten, die ein Verfahren zum Herstellen eines Kondensators für eine Halbleitervorrichtung gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung darstellen.
  • Bezug nehmend auf 7A wird eine erste Isolationsschicht 7710 mit einem Kontaktstecker 720, der in derselben gebildet ist, an einem Halbleitersubstrat 711 gebildet, um eine Halbleitervorrichtung mit einem Speicherknoten gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung zu bilden. Zuerst kann die Isolationsschicht 7710 aus einem dielektrischen Material, z. B. einem Oxid, gebildet werden. Das Substrat 711 kann beispielsweise ein Halbleiterwafer, wie z. B. ein Siliziumwafer, oder eine Materialschicht, die an demselben gebildet ist, sein. Obwohl nicht gezeigt ist, kann eine untere Struktur (die Source/Drain-Regionen und Gate-Elektroden aufweisen kann) an dem Halbleitersubstrat 711 gebildet sein, um beispielsweise einen Transistor oder eine Speicherzelle zu bilden. Ein Kontaktstecker 720 ist mit einem Speicherknoten, der an demselben gebildet ist, elektrisch verbunden. Der Kontaktstecker 720 ist ferner mit aktiven Regionen des Halbleitersubstrats 711 elektrisch verbunden. Obwohl nicht gezeigt, kann der Kontaktstecker 720 mit den aktiven Regionen über eine Kontaktanschlussfläche verbunden sein. Zuerst kann die Isolationsschicht 710 planarisiert werden.
  • Als Nächstes werden eine Ätzstoppschicht 730 und eine erste Formschicht 740 aufeinander folgend an dem ersten Isolationsschichtmuster 710 gebildet. Die Ätzstoppschicht 730 kann aus einem Material mit einer Ätzselektivität hinsichtlich der ersten Formschicht 740, z. B. aus Siliziumnitrid, gebildet sein. Wie der Name derselben vorschlägt, kann die Ätzstoppschicht 730 als ein Endpunkt während eines anschließenden Ätz-Abhebeverfahrens bzw. Ätz-Lift-Off-Verfahrens dienen, um die erste Formschicht 740 zu entfernen. Zuerst kann die Formschicht 740 aus SiGe gebildet werden, z. B. zu einer Dicke von beispielsweise zwischen etwa 3.000 bis etwa 20.000 Å epitaktisch aufgewachsen werden.
  • Bezug nehmend auf 7B wird dann ein Photoresist 750 an der ersten Formschicht 740 gebildet.
  • Bezug nehmend auf 7C kann der Photoresist 750 gemustert bzw. strukturiert werden, um ein Photoresistmuster 750' mit einer Öffnung 751, die über dem Kontaktstecker 720 liegt, zu bilden.
  • Bezug nehmend auf 7D werden die erste Formschicht 740 und die Ätzstoppschicht 730 unter Verwendung des Photoresistmusters 750' als eine Ätzmaske aufeinander folgend geätzt, um dadurch ein erstes Formschichtmuster 770 und ein Ätzstoppschichtmuster 760, durch die sich ein Speicherknoten-Kontaktloch 780 erstreckt, zu bilden.
  • 7E zuwendend wird dann das Photoresistmuster 750' entfernt, und eine leitfähige Schicht 790 wird über dem ersten Formschichtmuster 770 konform abgeschieden, dieselbe füllt jedoch nicht vollständig das Speicherknotenloch 780. Bei der Hintergrundtechnik wird die leitfähige Schicht 790 typischerweise zu einer Dicke von etwa 400 Å gebildet. Gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung kann jedoch die Dicke der leitfähigen Schicht 790 etwa 600 Å sein. Die Breite des Speicherknoten-Unterseitenabschnitts kann somit vergrößert werden, wodurch die Stabilität der Kondensatorstruktur, wie es im Folgenden weiter erklärt ist, verbessert wird. Die leitfähige Schicht 790 kann aus einem Material, wie z. B. dotiertem Polysilizium oder einem dotierten Silizium, gebildet werden. Dann kann eine zweite Formschicht oder eine Opferschicht 7100 zu einer Dicke gebildet werden, derart, dass das erste Formschichtmuster 770 vollständig bedeckt ist. Die zweite Formschicht 100 kann ferner aus SiGe gebildet werden.
  • Bezug nehmend auf 7F wird die resultierende Struktur planarisiert, um getrennte Speicherknoten 7110 unter Verwendung von herkömmlichen Planarisierungsverfahren, z. B. einem chemisch-mechanischen Polieren (CMP), zu bilden. Während des Planarisierungsverfahrens werden das obere Ende der leitfähigen Schicht 790 und die zweite und die zweite Formschicht 770, 7100 planarisiert, um getrennte Speicherknoten 7110 zu bilden.
  • Bezug nehmend auf 7G werden die zweite und die zweite Formschicht 770; 7100 in einer vertikalen Richtung unter Verwendung eines PAA-basierten Ätzmittels, wie im Vorhergehenden beschrieben ist, teilweise entfernt. Während dieses Verfahrens verbleiben somit die Speicherknoten 7110 im Wesentlichen ungeätzt.
  • Bezug nehmend auf 7H ist das Dünnermachen des freigelegten Seitenwandabschnitts des Speicherknotens 7110 dargestellt. Die inneren und äußeren Seitenwände 717, 719 des teilweise freigelegten Speicherknotens 7110 werden mit anderen Worten dann in einer horizontalen Richtung teilweise geätzt. Die innere und die äußere Seitenwand 717, 719 des teilweise freigelegten Speicherknotens 7110 werden beispielsweise beide zu einer Breite von beispielsweise etwa 40 Å geätzt. Wie bei dem oben beschriebenen vertikalen Ätzen können die Seitenwände der teilweise freigelegten Speicherknoten 7110 durch ein chemisches Trockenätzverfahren teilweise geätzt werden. Das chemische Trockenätzverfahren kann ein Gasphasenätzmittel, wie z. B. CF4 + O2, verwenden. Die Temperatur des Substrats 711 kann etwa 0 – 60°C betragen. Die Leistung kann etwa 100 W ~ 600 W betragen. Der Druck kann etwa 10 – 50 Pa betragen. Die Flussrate von CF4 kann etwa 30 – 80 sccm/s betragen. Die Flussrate von O2 kann etwa 150 ~ 300 sccm/s betragen.
  • Die Seitenwände 717, 719 des teilweise freigelegten Speicherknotens 7110 können alternativ in einer horizontalen Richtung durch ein Nassätzverfahren, z. B. einen Schritt SC1 des RCA-Wafer-Reinigungsverfahrens, das ein 5:1:1-Verhältnis einer H2O:H2O2:NH4OH-Lösung zur Entfernung von nicht löslichen organischen Verunreinigungsstoffen benutzt, teilweise geätzt werden.
  • Bezug nehmend auf 7I werden das erste Formschichtmuster 770 und die zweite Formschicht 7100 teilweise wiederum in einer vertikalen Richtung weiter ent fernt. Ein PAA-basiertes Ätzmittel wird wiederum verwendet, das Abschnitte der ersten und der zweiten Formschicht 770 und 7100 entfernt, ohne wesentlich den Speicherknoten 7110 zu ätzen.
  • Bezug nehmend auf 7J werden die inneren und äußeren Seitenwände der teilweise freigelegten Speicherknoten 7110 wiederum in einer horizontalen Richtung unter Verwendung eines Verfahrens, das ähnlich zu dem unter Bezugnahme auf 7H beschriebenen ist, teilweise weiter geätzt.
  • Die Zahl der vorhergehenden horizontalen und vertikalen Ätzschritte kann abhängig von der speziellen Anwendung bestimmt sein. Es können beispielsweise mehr horizontale und vertikale Ätzungen hinzugefügt oder sogar reduziert werden. Bei diesem Ausführungsbeispiel ist die Zahl der Stufen, die an den Seitenwänden der Speicherknoten 7110 gebildet sind, durch die Zahl der horizontalen und vertikalen Ätzschritte bestimmt.
  • Bezug nehmend auf 7K werden das verbleibende erste Formschichtmuster 770 und die zweite Formschicht 7100 unter Verwendung von wiederum einem PAA-basierten Ätzmittel im Wesentlichen vollständig entfernt.
  • Nach dem Entfernen der Isolationsschichten 770, 7100 kann ein Phosphin-Ausheilverfahren durchgeführt werden, um die Oberflächencharakteristika des Speicherknotens 7110 zu verbessern.
  • Es sei bemerkt, dass die Breite des unteren Abschnitts des Speicherknotens 7110 um eine Menge "x", wie es in 7K gezeigt ist, im Gegensatz zu den punktierten Linien, die eine entsprechende Kondensatorstruktur der Hintergrundtechnik darstellen, vergrößert ist. Die Menge x kann in einem Bereich von etwa 10 nm bis etwa 40 nm liegen. Die Breite des unteren Abschnitts des Speicherknotens der Hintergrundtechnik ist durch den Buchstaben W dargestellt, während W' die Breite des unteren Abschnitts des Speicherknotens 7110 gemäß dem im Vorhergehenden beschriebenen Ausführungs beispiel der vorliegenden Erfindung zeigt. Die Breite W kann etwa 3200 Å und die Breite W' kann etwa 4000 Å betragen. Der Winkel zwischen den äußeren Seitenwänden 719 und der obersten Oberfläche des Speicherknotens 7110 kann ferner näher zu 90°, beispielsweise 90 ± 2°, relativ zu der entsprechenden Struktur der Hintergrundtechnik sein. Der Abstand "y" zwischen den benachbarten Speicherknoten 7110 und die Breite des unteren Abschnitts des Speicherknotens können somit im Vergleich zu der Kondensatorstruktur der Hintergrundtechnik wesentlich vergrößert sein. Aus diesem Grund kann die Stabilität der Kondensatorstruktur wesentlich vergrößert sein, wodurch die Probleme der Hintergrundtechnik, wie z. B. die Haftreibung oder Neigung der entsprechenden Speicherknoten, verringert werden.
  • Bezug nehmend auf 7L wird eine dielektrische Kondensatorschicht 7120, z. B. unter Verwendung eines herkömmlichen dielektrischen Materials, an dem Speicherknoten (der unteren Kondensatorelektrode) 7110 gebildet. Dann wird eine obere Kondensatorelektrode 7130 an der dielektrischen Schicht 7120 gebildet, um einen Kondensator 740 fertig zu stellen. Die obere Elektrode 7130 kann aus einem Material gebildet sein, das ein dotiertes Polysilizium, ein Metall, wie z. B. W, Pt, Ru und Ir, ein leitfähiges Metallnitrid, wie z. B. TiN, TaN und WN, und ein leitfähiges Metalloxid, wie z. B. RuO2 und IrO2, und irgendeine Kombination derselben aufweist. Die obere Elektrode 714 und die untere Kondensatorelektrode 712 können ferner aus unterschiedlichen Materialien gebildet sein.
  • Der Kondensator 740, der durch die im Vorhergehenden beschriebenen Verfahren gefertigt wird, weist dementsprechend einen Speicherknoten 7110 mit einer Basis 712 (oder einem unteren Abschnitt) auf. Der Kondensator 740 weist ferner eine verjüngte Wand 714, die an der Basis 712 gebildet ist, auf.
  • Die Wand 714 weist einen oberen Abschnitt 32 und einen unteren Abschnitt 34 auf. Die Breite des oberen Abschnitts 32 ist mindestens 200 Å, und die Breite des unteren Abschnitts ist mindestens 400 Å. Der untere Abschnitt 34 kann somit eine größere Breite als der obere Abschnitt 32 aufweisen. Der untere Abschnitt kann ein Abschnitt der Wand 714 unmittelbar unterhalb des oberen Abschnitts 32 sein, oder der obere Abschnitt kann ein Abschnitt der Wand 714 unmittelbar oberhalb des unteren Abschnitts 34 sein.
  • Obwohl es nicht in den Zeichnungen dargestellt ist, können Ecken des oberen Endabschnitts des Speicherknotens 7110 abgerundet sein, um einen Vorrichtungsfehler zu verhindern.
  • Gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung kann die Wand 714 als eine innere Seitenwand 717 und eine äußere Seitenwand 719 aufweisend betrachtet werden. Die Wand 714 kann als eine Halbierungslinie 18 aufweisend betrachtet werden, die eine Mittellinie ist, die Halbierungspunkte zwischen der oberen und der inneren Seitenwand 717, 719 verbindet. Die Halbierungslinie 18 ist eine virtuelle Linie, die gezogen wird, um die Erörterung der Darstellung zu verbessern. Die innere Seitenwand 717 und die äußere Seitenwand 719 sind in Bezug auf die Halbierungslinie 18 im Wesentlichen zueinander symmetrisch.
  • Gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung kann die Wand 714 stufenweise verjüngt sein. Die Wand 714 weist insbesondere eine erste Stufe 38, die an der inneren Seitenwand 717 gebildet ist, und eine zweite Stufe 36, die an der äußeren Seitenwand 719 gebildet ist, auf. Die erste und die zweite Stufe 36, 38 können in Bezug auf die Halbierungslinie 18 im Wesentlichen symmetrisch sein.
  • Gemäß mindestens einem Ausführungsbeispiel der vorliegenden Erfindung bildet die äußere Seitenwand 719 der Wand 714 etwa einen 790-Grad-Winkel hinsichtlich der Ebene 13 der Basis 712 oder der obersten Oberfläche des Speicherknotens 7110, so dass der Abstand zwischen den Speicherknoten 7110 vergrößert ist. Die äußere Seitenwand 719 der Wand 714 kann jedoch eine leicht positive Steigung hinsichtlich der Ebene der Basis aufweisen.
  • 8 ist eine Querschnittsansicht einer unteren Kondensator- (oder, mit anderen Worten, Speicher-) Elektrode einer Halbleitervorrichtung gemäß mindestens einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezug nehmend auf 8 kann eine Wand 714' ohne eine Stufe allmählich bzw. graduell verjüngt sein. Die Breite des Speicherknotens 7110' ist mit anderen Worten von dem unteren Ende zu dem oberen Ende der Wand 714' allmählich reduziert. Obwohl das in 7A-7L dargestellte Verfahren insbesondere auf das Bilden einer Wand gerichtet ist, die stufenweise verjüngt ist, ist es für Fachleute offensichtlich, wie die Wand, die allmählich ohne eine Stufe verjüngt ist, zu bilden ist. Die in 8 gezeigte Struktur kann beispielsweise unter Verwendung eines Ätzmittels, das sowohl das vertikale als auch das horizontale Ätzen gleichzeitig durchführen kann, gebildet werden. Das Ätzselektivitätsverhältnis kann gewählt sein, um sowohl die horizontalen als auch die vertikalen Ätzverfahren durchzuführen.
  • Bei jedem Ausführungsbeispiel können die Basis 712 und die Wand 714 einen Speicherknoten von einem Einzylinderstapel- (OCS-; OCS = One Cylinder Stack) Kondensator bilden. Der Speicherknoten oder die Wand 714 können im Wesentlichen bzgl. der Form quadratisch, kreisförmig oder oval sein, wenn dieselben in der Draufsicht betrachtet werden.
  • Obwohl verschiedene Änderungen und beispielhafte Ausführungsbeispiele der vorliegenden Erfindung hierin erörtert sind, ist es für Fachleute ohne weiteres offensichtlich, dass verschiedene zusätzliche Modifikationen an der vorliegenden Erfindung ferner vorgenommen werden können. Die hierin erörterten beispielhaften Ausführungsbeispiele begrenzen dementsprechend nicht die vorliegende Erfindung.

Claims (44)

  1. Nassätzzusammensetzung mit: einem Oxidationsmittel, das eine wesentlich größere Ätzrate für SiGe relativ zu Si zeigt; und eine fluorierte Säure; wobei eine relative Menge des Oxidationsmittels in der Zusammensetzung ausreichend ist, um ein Ätzratenverhältnis von SiGe:Si für NMOS-Transistoren einer CMOS-Vorrichtung sicherzustellen, das im Wesentlichen gleich einem Ätzratenverhältnis von SiGe:Si für PMOS-Transistoren der CMOS-Vorrichtung ist.
  2. Nassätzzusammensetzung mit: einer Peracetsäure (PAA); und einer fluorierten Säure; wobei eine relative Menge der PAA in der Zusammensetzung ausreichend ist, um ein Ätzratenverhältnis von SiGe:Si für NMOS-Transistoren einer CMOS-Vorrichtung sicherzustellen, das im Wesentlichen gleich einem Ätzratenverhältnis von SiGe:Si für PMOS-Transistoren der CMOS-Vorrichtung ist.
  3. Nassätzzusammensetzung nach Anspruch 2, bei der die relative Menge von PAA in einem Bereich von etwa 1,0 Gew.-% bis etwa 50 Gew.-% liegt.
  4. Nassätzzusammensetzung nach Anspruch 3, bei der die relative Menge von PAA etwa 3,0 Gew.-% beträgt.
  5. Nassätzzusammensetzung nach Anspruch 2, mit ferner einem Verdünner.
  6. Nassätzzusammensetzung nach Anspruch 5, bei der der Verdünner entionisiertes Wasser aufweist.
  7. Nassätzzusammensetzung nach Anspruch 5, bei der die relative Menge von PAA in der Zusammensetzung ausreichend ist, um eine Selektivität eines Ätzratenverhältnisses von SiGe:Si von mindestens etwa 20:1 für NMOS-Transistoren einer CMOS-Vorrichtung und ein Ätzratenverhältnis von SiGe:Si von mindestens 20:1 für PMOS-Transistoren der CMOS-Vorrichtung zu erreichen.
  8. Nassätzzusammensetzung nach Anspruch 7, bei der die relative Menge von PAA in der Zusammensetzung ausreichend ist, um eine Selektivität von (P-dotiertem SiGe):(P-dotiertem Si) ≈ (N-dotiertem SiGe):(N-dotiertem Si) von mindestens etwa 60:1 zu erreichen.
  9. Nassätzzusammensetzung nach Anspruch 5, mit ferner: einer zusätzlichen Komponente, die aus einer Gruppe ausgewählt ist, die aus grenzflächenaktiven Stoffen, Puffermitteln; sekundären Oxidierungsmitteln und Polymeren besteht.
  10. Nassätzzusammensetzung nach Anspruch 5, mit ferner: einem grenzflächenaktiven Stoff, der aus einer Gruppe ausgewählt ist, die aus kationischen grenzflächenaktiven Stoffen, anionischen grenzflächenaktiven Stoffen und nicht-ionischen grenzflächenaktiven Stoffen besteht.
  11. Nassätzzusammensetzung nach Anspruch 10, mit ferner: einem grenzflächenaktiven Stoff, der aus einer Gruppe ausgewählt ist, die aus Cethyl-Trimethyl-Ammonium-Bromid (CTABr), Ammonium-Lauryl-Sulfat (ALS), Lauryl-Alkohol-Ethylen-Oxid, Stearyl-Alkohol-Ethylen-Oxid, Nonyl-Phenol-Ethylen-Oxid, Tri-Decyl-Alkohol-Ethylen-Oxid und Oleyl-Alkohol-Ethylen-Oxid besteht.
  12. Nassätzzusammensetzung nach Anspruch 5, mit ferner: einem Polymer, das aus einer Gruppe ausgewählt ist, die aus kationischen Polymeren und anionischen Polymeren besteht.
  13. Nassätzzusammensetzung nach Anspruch 12, bei der das Polymer aus einer Gruppe ausgewählt ist, die aus Polyethylenimin, Polylysin, Polyacrylsäure, Polyacrylamid, Poly(methylacrylsäure), Poly(diethylaminoethyl-Methacrylat) und Poly(dimethylaminoethyl-Methacrylat) besteht.
  14. Nassätzzusammensetzung nach Anspruch 2, bei der die fluorierte Säure aus einer Gruppe ausgewählt ist, die aus HF, NH4F und einer Mischung derselben besteht.
  15. Nassätzzusammensetzung nach Anspruch 2, mit ferner: mindestens einem sekundären Oxidierungsmittel, das aus einer Gruppe ausgewählt ist, die aus H2O2, H3PO4, HNO3, H2SO4, I2, NH4NO3, (NH4)2SO4, NH4IO3, HClO4, HClO2, O3 und H5IO6 besteht.
  16. Nassätzzusammensetzung nach Anspruch 2, bei der die Nassätzzusammensetzung ferner mindestens ein Puffermittel aufweist, das aus einer Gruppe ausgewählt ist, die aus Acetsäure, Ammoniumacetat, Methanol, Ethanol, Propanol, Isopropanol, Butanol, Pentanol, Hexanol und Heptanol besteht.
  17. Nassätzzusammensetzung nach Anspruch 2, bei der die Peracetsäure zwischen etwa 0,05 und etwa 17.5 Gew.-% der Nassätzzusammensetzung bildet; die fluorierte Säure zwischen etwa 0,05 und etwa 15 Gew.-% der Nassätzzusammensetzung bildet; grenzflächenaktive Stoffe, wenn vorhanden, bis zu etwa 10 Gew.-% der Nassätzzusammensetzung bilden; Puffermittel, wenn vorhanden, bis zu etwa 30 Gew.-% der Nassätzzusammensetzung bilden; sekundäre Oxidierungsmittel, wenn vorhanden, bis zu etwa 30 Gew.-% der Nassätzzusammensetzung bilden; und Polymere, wenn vorhanden, bis zu etwa 5 Gew.-% der Nassätzzusammensetzung bilden.
  18. Nassätzzusammensetzung nach Anspruch 17, bei der der Verdünner entionisiertes Wasser ist.
  19. Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Mehrbrückenkanal-Feldeffekttransistor- (MBCFET-) Struktur, mit folgenden Schritten: Bereitstellen einer Struktur mit jeweiligen gestapelten Si-Brückenschichten und SiGe-Zwischenbrückenschichten, die durch mindestens eine Brückentragestruktur getragen werden; Anwenden einer Ätzmittelzusammensetzung an Seitenoberflächen der SiGe-Brückenschichten, wobei das Ätzmittel Peracetsäure (PAA), und eine fluorierte Säure aufweist, wobei eine relative Menge der PAA in der Zusammensetzung ausreichend ist, um ein Ätzratenverhältnis von SiGe:Si für NMOS-Transistoren der MBCFET-Vor richtung zu liefern, das im Wesentlichen gleich einem Ätzratenverhältnis von SiGe:Si für PMOS-Transistoren der MBCFET-Vorrichtung ist.
  20. Verfahren zum selektiven Entfernen von SiGe zwischen Schichten aus Silizium, mit folgenden Schritten: Bereitstellen eines Substrats; Bilden eines Stapels von abwechselnden Schichten aus SiGe und Si an dem Substrat; Freilegen von Seitenoberflächen des Stapels; Anwenden einer Ätzmittelzusammensetzung an Seitenoberflächen der SiGe-Brückenschicht, wobei das Ätzmittel Peracetsäure (PAA), und eine fluorierte Säure aufweist, wobei eine relative Menge von PAA in der Zusammensetzung ausreichend ist, um ein Ätzratenverhältnis von SiGe:Si für NMOS-Transistoren zu liefern, das im Wesentlichen gleich einem Ätzratenverhältnis von SiGe:Si für PMOS-Transistoren ist.
  21. Verfahren zum Herstellen eines Halbleiterkondensators, mit folgenden Schritten: Bereitstellen eines Substrats, das eine leitfähige Region aufweist; Bilden einer SiGe-Schicht an dem Substrat; Bilden eines Speicherknotenlochs in der SiGe-Schicht, um die leitfähige Region in dem Substrat freizulegen; Bilden einer Siliziumschicht an der SiGe-Schicht und an der freigelegten leitfähigen Region des Substrats; Bilden einer Isolationsschicht an der Siliziumschicht; selektives Entfernen von Abschnitten der Siliziumschicht und der Isolationsschicht, um eine Speicherelektrode zu definieren; Anwenden einer Ätzmittelzusammensetzung an Seitenoberflächen der SiGe-Schicht, wobei das Ätzmittel Peracetsäure (PAA), und eine fluorierte Säure aufweist.
  22. Verfahren zum Herstellen eines CMOS-Feldeffekttransistors für eine integrierte Schaltung, mit folgenden Schritten: Bilden eines voraktiven Musters an einer Oberfläche eines Substrats, wobei das voraktive Muster eine Serie von SiGe-Zwischenbrückenschichten und Si-Brückenschichten, die abwechselnd aufeinander gestapelt sind, aufweist; Bilden von Source/Drain-Regionen an dem Substrat an gegenüberliegenden Enden des voraktiven Musters; selektives Entfernen der Mehrzahl von Zwischenbrückenschichten unter Verwendung eines Ätzmittels, um eine Mehrzahl von Tunneln, die durch das voraktive Muster laufen, um ein aktives Kanalmuster, das die Tunnel aufweist, zu definieren, und eine Mehrzahl von Brücken, die die Brückenschichten aufweisen, zu bilden, wobei das Ätzmittel ein Ätzratenverhältnis von SiGe:Si für NMOS-Transistoren einer CMOS-Vorrichtung zeigt, das im Wesentlichen gleich einem Ätzratenverhältnis von SiGe:Si für PMOS-Transistoren der CMOS-Vorrichtung ist; und Bilden einer Gate-Elektrode in den Tunneln und die Brücken umgebend.
  23. Verfahren nach Anspruch 22, bei dem das Bilden der Source/Drain-Regionen folgende Schritte aufweist: Ätzen von beabstandeten Regionen des voraktiven Musters; und Bilden von Source/Drain-Regionen in den geätzten Regionen.
  24. Verfahren nach Anspruch 23, bei dem das Ätzen von beabstandeten Regionen des voraktiven Musters das Ätzen von beabstandeten Regionen des voraktiven Musters aufweist, um erste und zweite gegenüberliegende Seiten des voraktiven Musters zu definieren; bei dem das Bilden der Source/Drain-Regionen das Bilden von einer jeweiligen der Source/Drain-Regionen an einer jeweiligen der ersten und zweiten gegenüberliegenden Seiten aufweist; bei dem das selektive Entfernen das selektive Entfernen der Mehrzahl von Zwischenbrückenschichten aufweist, um eine Mehrzahl von Tunneln zu bilden, die durch das voraktive Muster von der dritten zu der vierten Seite desselben laufen; und bei dem das Bilden einer Gate-Elektrode das Bilden einer Gate-Elektrode aufweist, die sich durch die Tunnel erstreckt und die Mehrzahl von Brücken an der dritten und der vierten Seite umgibt.
  25. Verfahren nach Anspruch 22, bei dem das Bilden eines voraktiven Musters das Bilden eines voraktiven Musters aufweist, das die drei Brückenschichten und zwei Zwischenbrückenschichten aufweist, wobei eine jeweilige derselben zwischen jeweiligen benachbarten der drei Brückenschichten liegt.
  26. Verfahren nach Anspruch 22, bei dem das Bilden einer Gate-Elektrode das Bilden einer Gate-Elektrode aufweist, um die Tunnel aufzufüllen und die Brücken zu umgeben.
  27. Verfahren nach Anspruch 22, bei dem das Bilden eines voraktiven Musters folgende Schritte aufweist: Bilden eines Schichtmusters an dem Substrat, um eine Mehrbrückenregion zu definieren; und Durchführen eines selektiven epitaktischen Aufwachsens, um die Zwischenbrückenschichten und die Brückenschichten an der Substratoberfläche in der Mehrbrückenregion abwechselnd aufeinander zu stapeln.
  28. Verfahren nach Anspruch 27, das ferner das Implantieren von Ionen in das Substrat in der Mehrbrückenregion vor dem Bilden der Zwischenbrückenschichten und der Brückenschichten aufweist.
  29. Verfahren nach Anspruch 23, bei dem das Ätzen folgende Schritte aufweist: Bilden eines Pseudo-Gate-Musters, das eine Gate-Region an dem voraktiven Muster definiert; und Ätzen des voraktiven Musters unter Verwendung des Pseudo-Gate-Musters als eine Ätzmaske, bis die Oberfläche des Substrats freigelegt ist.
  30. Verfahren nach Anspruch 29, bei dem die folgenden Schritte vor dem selektiven Entfernen durchgeführt werden: Bilden einer Maskenschicht an den Source/Drain-Regionen, dem Substrat und dem voraktiven Muster; Planarisieren der Maskenschicht, bis eine Oberfläche des Pseudo-Gate-Musters freigelegt ist, um dadurch ein Maskenmuster, das das Pseudo-Gate-Muster freilegt, zu bilden; Entfernen des Pseudo-Gate-Musters, um einen Gate-Graben unter Verwendung des Maskenmusters zu bilden; und Freilegen von Seiten des voraktiven Musters unter Verwendung des Maskenmusters.
  31. Verfahren nach Anspruch 23, bei dem dem Bilden eines voraktiven Musters das Implantieren von Ionen, um einen dotierten Abschnitt des Substrats zu bilden, vorausgeht, und bei dem das Bilden eines voraktiven Musters das Bilden eines voraktiven Musters an dem dotierten Abschnitt des Substrats aufweist.
  32. Verfahren nach Anspruch 31, bei dem die beabstandeten Regionen des voraktiven Musters unterhalb eines geplanten Bereichs der Ionenimplantation geätzt werden.
  33. Verfahren nach Anspruch 22, das ferner das Durchführen einer Kanalionenimplantation an dem voraktiven Muster vor dem selektiven Entfernen der Mehrzahl von Zwischenbrückenschichten aufweist.
  34. Verfahren nach Anspruch 33, bei dem die Kanalionenimplantation derart durchgeführt wird, dass alle Brückenschichten eine andere Dotierungskonzentration zueinander aufweisen.
  35. Verfahren nach Anspruch 22, das ferner das Bilden einer Gate-Isolationsschicht an einer Oberfläche der Brücken vor dem Bilden einer Gate-Elektrode aufweist, um die Brücken zu umgeben.
  36. Verfahren nach Anspruch 35, das ferner das Durchführen einer Wärmebehandlung in einer Wasserstoff- oder einer Argonumgebung vor dem Bilden der Gate-Isolationsschicht aufweist.
  37. Verfahren nach Anspruch 22, bei dem die Zwischenbrückenschichten des voraktiven Musters derart gebildet werden, dass eine Zwischenbrückenschicht, die am nächsten zu der Oberfläche liegt, dicker als die restlichen Zwischenbrückenschichten ist.
  38. Verfahren zum Bilden einer Elektrode eines Kondensators für eine Halbleitervorrichtung, mit folgenden Schritten: Bilden einer Zwischenschicht-Isolationsschicht an einem Halbleitersubstrat, wobei die Zwischenschicht-Isolationsschicht eine leitfähige Anschlussfläche in derselben aufweist; Bilden einer Ätzstoppschicht an der Zwischenschicht-Isolationsschicht; Bilden einer ersten Formschicht aus SiGe an der Ätzstoppschicht; Bilden einer Speicherknotenöffnung in der ersten Formschicht; Abscheiden einer leitfähigen Schicht aus Si an der ersten Formschicht und an den Seitenwänden und dem unteren Ende der Öffnung; Bilden einer zweiten Formschicht aus SiGe an der leitfähigen Schicht; Planarisieren der resultierenden Struktur, bis die oberste Oberfläche der ersten Formschicht freigelegt ist; teilweises Entfernen eines oberen Abschnitts der ersten und der zweiten Formschicht unter Verwendung eines PAA-basierten Ätzmittels, um einen Seitenwandabschnitt der leitfähigen Schicht freizulegen; Dünnermachen des freigelegten Seitenwandabschnitts; und Entfernen des verbleibenden Abschnitts der ersten und der zweiten Formschicht.
  39. Verfahren nach Anspruch 38, bei dem das teilweise Entfernen eines oberen Abschnitts und das Dünnermachen des freigelegten Seitenwandabschnitts ein Mal oder mehrere Male wiederholt werden.
  40. Verfahren nach Anspruch 38, bei dem das Dünnermachen ein Nassätzen aufweist.
  41. Verfahren nach Anspruch 40, bei dem das Nassätzen das Verwenden von SC1 aufweist.
  42. Verfahren nach Anspruch 38, bei dem das Dünnermachen das gleichzeitige Ätzen der Wand an beiden Seiten derselben aufweist.
  43. Verfahren nach Anspruch 38, bei dem das Dünnermachen das Bilden einer ersten und einer zweiten Stufe an einer jeweiligen inneren und einer jeweiligen äußeren Seitenwand der Wand aufweist, bei dem die erste und die zweite Stufe im Wesentlichen symmetrisch sind.
  44. Verfahren nach Anspruch 38, mit ferner folgenden Schritten: Bilden einer dielektrischen Schicht über der leitfähigen Schicht; und Bilden einer oberen Elektrode an der dielektrischen Schicht.
DE102005012356A 2004-04-08 2005-03-17 PAA-basiertes Ätzmittel und Verfahren, bei denen dieses Ätzmittel verwendet wird Active DE102005012356B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2004-0024020 2004-04-08
KR20040024020 2004-04-08
US10/976,161 2004-10-29
US10/976,161 US7176041B2 (en) 2003-07-01 2004-10-29 PAA-based etchant, methods of using same, and resultant structures

Publications (2)

Publication Number Publication Date
DE102005012356A1 true DE102005012356A1 (de) 2005-10-27
DE102005012356B4 DE102005012356B4 (de) 2009-09-17

Family

ID=35062404

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005012356A Active DE102005012356B4 (de) 2004-04-08 2005-03-17 PAA-basiertes Ätzmittel und Verfahren, bei denen dieses Ätzmittel verwendet wird

Country Status (4)

Country Link
US (2) US7176041B2 (de)
JP (1) JP4777683B2 (de)
KR (1) KR100652407B1 (de)
DE (1) DE102005012356B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1918985A1 (de) * 2006-10-31 2008-05-07 S.O.I.TEC. Silicon on Insulator Technologies S.A. Verfahren zur Charakterisierung von Defekten auf Silizium-Oberflächen, Ätzlösung für Silizium-Oberflächen und Verfahren zur Behandlung von Silizium-Oberflächen mit der Ätzlösung

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176041B2 (en) * 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
FR2860099B1 (fr) * 2003-09-18 2006-01-06 St Microelectronics Sa Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu
KR100555567B1 (ko) * 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
KR100626382B1 (ko) * 2004-08-03 2006-09-20 삼성전자주식회사 식각 용액 및 이를 이용한 자기 기억 소자의 형성 방법
US7112289B2 (en) * 2004-11-09 2006-09-26 General Chemical Performance Products Llc Etchants containing filterable surfactant
KR100742276B1 (ko) * 2004-11-10 2007-07-24 삼성전자주식회사 저유전율 유전막을 제거하기 위한 식각 용액 및 이를이용한 저유전율 유전막 식각 방법
US7247579B2 (en) * 2004-12-23 2007-07-24 Lam Research Corporation Cleaning methods for silicon electrode assembly surface contamination removal
US7384851B2 (en) * 2005-07-15 2008-06-10 International Business Machines Corporation Buried stress isolation for high-performance CMOS technology
JP2007221106A (ja) 2006-01-19 2007-08-30 Toshiba Corp Ｎａｎｄ型半導体記憶装置及びその製造方法
JP2007251005A (ja) 2006-03-17 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
FR2899017A1 (fr) * 2006-03-21 2007-09-28 St Microelectronics Sa Procede de realisation d'un transistor a canal comprenant du germanium
JP5282419B2 (ja) * 2007-04-18 2013-09-04 ソニー株式会社 半導体装置及びその製造方法
JP4643617B2 (ja) * 2007-06-26 2011-03-02 株式会社東芝 不揮発性半導体記憶装置
JP5360703B2 (ja) * 2008-01-11 2013-12-04 メック株式会社 エッチング液
EP2090675B1 (de) * 2008-01-31 2015-05-20 Imec Fehlerätzen von Germanium
KR101316054B1 (ko) * 2008-08-08 2013-10-10 삼성전자주식회사 실리콘 산화막 식각용 조성물 및 이를 이용한 실리콘 산화막의 식각 방법
US8685272B2 (en) * 2008-08-08 2014-04-01 Samsung Electronics Co., Ltd. Composition for etching silicon oxide layer, method for etching semiconductor device using the same, and composition for etching semiconductor device
DE102009007136A1 (de) * 2009-02-02 2010-08-12 Sovello Ag Ätzmischung zur Herstellung einer strukturierten Oberfläche auf Siliziumsubstraten
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8974685B2 (en) 2009-05-21 2015-03-10 Stella Chemifa Corporation Fine-processing agent and fine-processing method
TWI507508B (zh) * 2009-05-22 2015-11-11 Stella Chemifa Corp Micro-processing agent, and micro-processing methods
US20130045908A1 (en) * 2011-08-15 2013-02-21 Hua Cui Method and composition for removing resist, etch residue, and copper oxide from substrates having copper, metal hardmask and low-k dielectric material
US8648388B2 (en) * 2012-02-15 2014-02-11 International Business Machines Corporation High performance multi-finger strained silicon germanium channel PFET and method of fabrication
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
JP6110814B2 (ja) * 2013-06-04 2017-04-05 富士フイルム株式会社 エッチング液およびそのキット、これらを用いたエッチング方法、半導体基板製品の製造方法および半導体素子の製造方法
JP2015036797A (ja) * 2013-08-15 2015-02-23 ソニー株式会社 表示装置および電子機器
KR102158963B1 (ko) 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9868902B2 (en) 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
KR102395073B1 (ko) 2015-06-04 2022-05-10 삼성전자주식회사 반도체 소자
TWI782893B (zh) 2015-07-09 2022-11-11 美商恩特葛瑞斯股份有限公司 選擇性地移除鍺化矽材料之方法、套組及組成物
KR102457249B1 (ko) * 2015-09-18 2022-10-21 주식회사 이엔에프테크놀로지 식각 조성물
US10157748B2 (en) * 2016-02-08 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US10090205B2 (en) * 2016-02-08 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US10388729B2 (en) * 2016-05-16 2019-08-20 Globalfoundries Inc. Devices and methods of forming self-aligned, uniform nano sheet spacers
KR20170135115A (ko) 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
US9728621B1 (en) * 2016-09-28 2017-08-08 International Business Machines Corporation iFinFET
US10157844B2 (en) * 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having oxide layer among interlayer dielectric layer
KR20180068591A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법
US10106737B2 (en) * 2017-03-22 2018-10-23 Lam Research Ag Liquid mixture and method for selectively wet etching silicon germanium
KR102352628B1 (ko) * 2017-04-11 2022-01-18 엔테그리스, 아이엔씨. 실리콘에 비해 실리콘-게르마늄을 선택적으로 에칭하기 위한 배합물
WO2018201066A1 (en) * 2017-04-27 2018-11-01 Tokyo Electron Limited Method for fabricating nfet and pfet nanowire devices
US9960272B1 (en) * 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET
US10636796B2 (en) * 2017-08-02 2020-04-28 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
US10879076B2 (en) * 2017-08-25 2020-12-29 Versum Materials Us, Llc Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/silicon stack during manufacture of a semiconductor device
US10714592B2 (en) * 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10818777B2 (en) 2017-10-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10424482B2 (en) 2017-12-19 2019-09-24 International Business Machines Corporation Methods and structures for forming a tight pitch structure
US10934484B2 (en) * 2018-03-09 2021-03-02 Versum Materials Us, Llc Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/ germanium stack during manufacture of a semiconductor device
KR102480348B1 (ko) 2018-03-15 2022-12-23 삼성전자주식회사 실리콘게르마늄 식각 전의 전처리 조성물 및 이를 이용한 반도체 장치의 제조 방법
US20190341452A1 (en) 2018-05-04 2019-11-07 International Business Machines Corporation Iii-v-segmented finfet free of wafer bonding
KR102653665B1 (ko) 2018-09-07 2024-04-04 삼성전자주식회사 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법
KR102537527B1 (ko) 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
CN113412324B (zh) * 2018-12-03 2022-12-02 富士胶片电子材料美国有限公司 蚀刻组合物
JP7450334B2 (ja) * 2018-12-27 2024-03-15 東京応化工業株式会社 エッチング液、及び半導体素子の製造方法
KR20200136133A (ko) 2019-05-27 2020-12-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20220032575A (ko) 2019-07-08 2022-03-15 바스프 에스이 실리콘-게르마늄 재료를 선택적으로 에칭하기 위한 조성물, 그의 용도 및 방법
US11152488B2 (en) * 2019-08-21 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure with dummy pattern top in channel region and methods of forming the same
KR20210034725A (ko) * 2019-09-20 2021-03-31 삼성전자주식회사 반도체 장치
KR20210117004A (ko) 2020-03-18 2021-09-28 삼성전자주식회사 2d 물질로 이루어진 채널을 구비하는 전계 효과 트랜지스터
US11257917B2 (en) * 2020-06-05 2022-02-22 Qualcomm Incorporated Gate-all-around (GAA) transistors with additional bottom channel for reduced parasitic capacitance and methods of fabrication
CN114388430A (zh) * 2020-10-22 2022-04-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法以及掩膜版
KR20220090672A (ko) 2020-12-22 2022-06-30 삼성전자주식회사 반도체 소자

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60124615A (ja) 1983-12-12 1985-07-03 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物
JPS61281873A (ja) 1985-06-07 1986-12-12 Fujitsu Ltd 薄膜形成装置
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH08208633A (ja) 1991-12-04 1996-08-13 Daicel Chem Ind Ltd グリシド−ルの精製方法
US5371035A (en) * 1993-02-01 1994-12-06 Motorola Inc. Method for forming electrical isolation in an integrated circuit device
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
KR960006004A (ko) 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
JPH09100452A (ja) 1995-10-03 1997-04-15 Bando Chem Ind Ltd 半導体用接着テープ
KR100207469B1 (ko) * 1996-03-07 1999-07-15 윤종용 반도체기판의 세정액 및 이를 사용하는 세정방법
US20020111024A1 (en) * 1996-07-25 2002-08-15 Small Robert J. Chemical mechanical polishing compositions
KR100234541B1 (ko) * 1997-03-07 1999-12-15 윤종용 반도체장치 제조용 웨이퍼의 세정을 위한 세정조성물 및 그를 이용한 세정방법
KR100251649B1 (ko) 1997-04-22 2000-04-15 윤종용 반도체장치제조공정용초순수의제조를위한살균조성물 및 이를이용한초순수제조장치의살균방법
KR100253086B1 (ko) * 1997-07-25 2000-04-15 윤종용 반도체장치제조를위한세정용조성물및이를이용한반도체장치의제조방법
KR19990011951A (ko) 1997-07-25 1999-02-18 윤종용 반도체장치의 세정액과 이를 사용한 세정방법
US6171551B1 (en) * 1998-02-06 2001-01-09 Steris Corporation Electrolytic synthesis of peracetic acid and other oxidants
US5972124A (en) * 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
JP2000212776A (ja) 1999-01-18 2000-08-02 Jsr Corp 化学機械研磨用水系分散体
DE19928564A1 (de) 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung
US6326667B1 (en) * 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
JP3891768B2 (ja) * 1999-12-28 2007-03-14 株式会社トクヤマ 残さ洗浄液
JP3624809B2 (ja) 2000-02-29 2005-03-02 昭和電工株式会社 洗浄剤組成物、洗浄方法及びその用途
WO2001099169A2 (en) * 2000-06-22 2001-12-27 Massachusetts Institute Of Technology Etch stop layer system for sige devices
JP2002031898A (ja) * 2000-07-14 2002-01-31 Matsushita Electric Ind Co Ltd パターン形成方法
WO2002013262A2 (en) * 2000-08-07 2002-02-14 Amberwave Systems Corporation Gate technology for strained surface channel and strained buried channel mosfet devices
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6429091B1 (en) 2000-12-08 2002-08-06 International Business Machines Corporation Patterned buried insulator
JP2002353443A (ja) 2001-05-23 2002-12-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100391984B1 (ko) * 2001-08-08 2003-07-22 삼성전자주식회사 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법
JP2003183652A (ja) 2001-12-19 2003-07-03 Alps Electric Co Ltd エッチング剤
JP3793808B2 (ja) * 2002-05-02 2006-07-05 国立大学法人東京工業大学 電界効果トランジスタの製造方法
US7176041B2 (en) * 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
JP2005079517A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1918985A1 (de) * 2006-10-31 2008-05-07 S.O.I.TEC. Silicon on Insulator Technologies S.A. Verfahren zur Charakterisierung von Defekten auf Silizium-Oberflächen, Ätzlösung für Silizium-Oberflächen und Verfahren zur Behandlung von Silizium-Oberflächen mit der Ätzlösung
US7579309B2 (en) 2006-10-31 2009-08-25 S.O.I.Tec Silicon On Insulator Technologies Methods for characterizing defects on silicon surfaces and etching composition and treatment process therefor

Also Published As

Publication number Publication date
US20070111532A1 (en) 2007-05-17
JP4777683B2 (ja) 2011-09-21
US7176041B2 (en) 2007-02-13
KR100652407B1 (ko) 2006-12-01
US20050169096A1 (en) 2005-08-04
JP2005303305A (ja) 2005-10-27
KR20060045451A (ko) 2006-05-17
US7709277B2 (en) 2010-05-04
DE102005012356B4 (de) 2009-09-17

Similar Documents

Publication Publication Date Title
DE102005012356B4 (de) PAA-basiertes Ätzmittel und Verfahren, bei denen dieses Ätzmittel verwendet wird
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102005038943B4 (de) Verfahren zum Herstellen eines Feldeffekttransistors (FET) mit Leitungskanälen
DE102014204114B4 (de) Transistor mit einer Gateelektrode, die sich rund um ein oder mehrere Kanalgebiete erstreckt, und Verfahren zu seiner Herstellung
DE102020118388A1 (de) Ferroelektrische direktzugriffsspeichervorrichtungen und verfahren
DE102018111381A1 (de) Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen
DE102005015418A1 (de) Phosphordotierungsverfahren zum Herstellen von Feldeffekttransistoren mit mehreren gestapelten Kanälen
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
DE102020119976B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102017120571A1 (de) Verfahren zum reduzieren der kontakttiefenschwankung bei der halbleiterherstellung
DE102017123948B4 (de) Umschlossene epitaxiale struktur und verfahren
DE102020114314A1 (de) Halbleitervorrichtung und verfahren
DE102018113168A1 (de) Nicht konforme oxidauskleidung und herstellungsverfahren dafür
DE102019121750A1 (de) Metallgatestrukturschneidverfahren
DE102020112763B4 (de) Verfahren zur gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102021106285A1 (de) Gate-struktur und verfahren
DE102023101119A1 (de) Transistor-source/drain-bereiche und verfahren zu deren erzeugung
DE102020124124B4 (de) Selbstjustierende rückseitige source-kontakt-struktur und verfahren zu ihrer herstellung
DE102022100570A1 (de) Halbleitervorrichtungen mit parasitären kanalstrukturen
DE102020132620A1 (de) Halbleitervorrichtung und Verfahren
DE102021113537A1 (de) Transistor-gate-kontakte und verfahren zu deren bildung
DE102017126106B4 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxiale strukturelemente
DE102020115408A1 (de) Halbleitervorrichtung und verfahren
DE102020133689A1 (de) Ionenimplantation für nano-fet

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition