KR100652407B1 - Ｐａａ계 식각액, 이를 이용하는 식각방법 및 결과물의구조 - Google Patents

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Abstract

습식식각 조성물은 과초산(PAA) 및 불화산(fluorinated acid)을 포함하고, 실질적으로 CMOS 소자의 PMOS 트랜지스터를 위한 SiGe:Si의 식각속도와 동일한 CMOS 소자의 NMOS 트랜지스터를 위한 SiGe:Si의 식각속도를 확보하기에 충분한 상기 조성물에 있어서 상기 산화제의 상대적인 양을 포함한다. 상기 습식식각 조성물은 이후에 PAA계 식각액으로 불리우고 CMOS MBCFET를 제조하는 데 사용된다.
식각액, 습식식각, 과초산, 불화산

Description

ＰＡＡ계 식각액, 이를 이용하는 식각방법 및 결과물의 구조{PAA-based etchant, method of using same, and resultant structure}
도 1a 및 도 1b는 종래의 NMOS 또는 PMOS MBCFET의 활성패턴과 게이트 전극을 나타낸 사시도이다.
도 2a는 본 발명의 적어도 하나의 실시예에 따른 CMOS MBCFET의 평면도이다.
도 2b 및 2c는 각각 도 2a의 AA'선과 BB'선을 따라 절단한 단면도이다.
도 3a 내지 도 3r은 본 발명의 적어도 다른 하나의 실시예에 따라 도 2a-2c에서 기술된 바와 같은 MBCFET의 제조방법을 설명하는 단면도이다.
도 4a 내지 도 4g는 본 발명의 적어도 다른 하나의 실시예에 따라 도 3a 내지 3r의 MBCFET 소자의 제조방법의 몇 가지 단계를 설명하기 위한 사시도이다.
도 5는 다양한 시간경과에 따라 NMOS SiGe 및 PMOS SiGe이 식각되는 양을 나타낸 막대그래프이다.
도 6a는 본 발명의 메커니즘(mechanism)을 나타내는 도표이다. 도 6b 및 6c는 이론에 근거하지 않지만, 도 6a의 메커니즘에 대응된다고 믿어지는 단순화된 화학식이다.
도 7은 종래기술에 따른 일반적으로 FinFET, 특히 3중 채널 FinFET이라고 불리는 트랜지스터 구조물의 작아진 점유공간을 나타내는 사시도이다.
도 8은 도 7의 X-X'선을 따라 절단한 종래의 3중 채널 FinFET의 단면도이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 PAA계 식각액, 이를 이용하는 식각방법 및 결과물인 다중 브릿지 채널 트랜지스터의 구조에 관한 것이다.
트랜지스터 크기를 감소하려는 요구는 집적회로 분야에서 해결되어져야 할 지속적인 문제이다. 트랜지스터 크기를 감소시키는 종래기술의 하나는 채널의 길이를 줄이는 것이다. 그렇게 함으로써, 트랜지스터가 차지하는 전체 점유공간을 효과적으로 줄였다. 그러나, 트랜지스터의 물리적 변수와 관련된 최소 채널길이는 예컨대, 단채널 효과와 같은 다른 문제를 발생시켰다.
종래기술은 적어도 최소한 채널길이를 유지하면서 트랜지스터의 점유공간의 크기를 줄이는 트랜지스터 구조의 발전에 대응하여 왔다. 플래너 채널을 사용하는 트랜지스터 구조의 점유공간이 점점 커지는 데 반해, 접혀진 형태의(folded) 채널을 사용하는 트랜지스터 구조의 점유공간은 점점 작아지고 있다.
도 7은 일반적으로 FinFET, 특히 삼중(triple) 채널 FinFET(900)이라고 불리는 종래기술에 따른 트랜지스터 구조의 작아진 점유공간을 나타내는 사시도이다. 여기서 삼중 채널 FinFET(900)은 베리드된(buried) 산화막(BOX) 상에 형성되고, 소오스 영역(902a)과 드레인 영역(902c) 사이에 핀 형태(도 8의 902b 참조)의 채널을 형성하는 몸체(902)를 가진다. 게이트 전극(906)은 게이트 산화막(904)을 게재하여 몸체(902)의 형상에 정합되어 형성된다.
도 8은 종래의 FinFET(900)을 도 9의 X-X'선을 따라 절단한 단면도이다. 채널에 형성된 반전층은 게이트 산화막(904)의 옆의 몸체(902)에 위치하고 약간 얇게 형성되는 경향이 있다. 몸체(902)의 측면에 근접하는 게이트 전극(906)의 이상적인 것은 세 개의 반전층, 예를 들어 제1 반전층(908a), 제2 반전층(908b) 및 제3 반전층(908c)을 유도하는 것이다. 그러므로, FinFET(900)은 삼중 채널 FinFET이라고 불려질 수 있다.
트랜지스터의 크기를 줄이려는 지속적인 노력은 다중 브릿지(bridge) 채널형 FET(MBCFET)을 개발해냈다. MBCFET는 사각형의 단면을 가진 채널이 적층된 구조를 가진 FET으로 알려졌다. 도 1a 및 도 1b는 종래기술에 의한 NMOS 또는 PMOS MBCFET의 활성 패턴과 게이트 전극을 나타낸 사시도이다.
도 1a를 참조하면, 예를 들어 반도체기판(도시 안됨)과 같은 집적회로 기판의 포면 상에 형성된 활성패턴은 수직방향으로 형성된 복수개의 브릿지 4a, 4b 및 4c를 가진 브릿지 영역(1)을 포함한다. 복수의 채널은 작동하는 MBCFET에 각각 브릿지 4a, 4b 및 4c 내에 유도된다.
복수개의 터널 2a, 2b 및 2c는 브릿지 4a, 4b 및 4c 사이에 형성된다. 소오스/드레인 영역(3)은 내부에 채널이 형성되는 복수개의 브릿지 4a, 4b 및 4c를 연결하기 위하여 브릿지 영역(1), 다시 말해 활성 패턴의 중심부분의 양측에 형성된다. 소오스/드레인 영역(3)의 폭은 브릿지 4a, 4b 및 4c의 폭보다 크다. 소오스/드 레인 영역(3)과 브릿지 4a, 4b 및 4c 사이에는, 소오스/드레인 영역(3)과 브릿지 4a, 4b 및 4c를 연결한 소오스/드레인 확장층(5)이 형성될 수 있다.
복수개의 터널 2a, 2b 및 2c는 브릿지 4a, 4b 및 4c 사이에 형성된다. 가장 낮은 터널(2a)는 가장 낮은 브릿지층(4a)과 하부의 반도체기판의 표면 사이에 형성된다. 터널 2a, 2b 및 2c의 형상과 일치하는 브릿지홈(2')은 최상의 브릿지 4c 상에 터널 형상으로 형성된다.
도 1b를 참조하면, 게이트 전극(6)은 활성패턴 상에 형성된다. 게이트 절연막(7)은 게이트 전극(6)과 복수개의 브릿지 4a, 4b 및 4c 사이에 형성된다. 게이트 전극(6)은 복수개의 터널 2a, 2b 및 2c와 터널 홈(2')을 통과하거나 채우면서 연장된다. 따라서, 게이트 전극(6)은 복수개의 브릿지 4a, 4b 및 4c를 둘러싸며 형성된다.
작동 중에 MBCFET 게이트 전극(6)은 각각의 브릿지 4a, 4b 및 4c 내에 4개의 채널을 형성한다. 보다 상세하게는, 브릿지 4a, 4b 및 4c의 4개의 측면에 인접한 게이트 전극(6)은 마치 브릿지 내에 4개의 반전층이 형성되는 것과 같은 것이 이상적이다. 4개의 반전층은 도 8에서 반전층(908a, 908c)과 유사하다.
도 1a에서 터널 2a, 2b 및 2c를 형성하기 전에, 활성패턴의 브릿지 영역(1)에 대한 전구체로서 채널을 형성하는 복수개의 브릿지 층 4a, 4b 및 4c 뿐만아니라 나중에 터널(2)을 형성하는 복수개의 브릿지 사이의 층을 포함한다. 브릿지와 브릿지 사이의 층은 각각 반복되어 적층된다. 브릿지 4a, 4b 및 4c는 실리콘막과 같은 단결정 반도체막을 포함할 수 있다. 브릿지 사이의 층은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 도 1a의 브릿지 4a, 4b 및 4c 및 터널 2a, 2b 및 2c를 얻기 위하여, 활성패턴의 브릿지 영역(1)의 전구체는 Si에 대하여 SiGe과 식각선택비를 갖는 식각액으로 식각한다. 즉, 터널 2a, 2b 및 2c를 형성하기 위한 식각액이 사용된다.
본 발명이 해결하고자 하는 기술적 과제는 단결정 실리콘층에 대하여 단결정 실리콘 게르마늄층을 60:1 이상의 높은 식각선택비를 가지고, 단결정 실리콘층 표면의 손상을 억제하며, 인 등의 억셉터가 도핑된 단결정 실리콘 게르마늄층에 대해서도 충분한 식각량을 얻을 수 있는 실리콘 게르마늄용 식각액을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 단결정 실리콘층과 단결정 실리콘 게르마늄층이 교대로 적층된 다층구조에 대해 상기 식각액을 사용하여 단결정 실리콘층의 손상을 억제하고, 정확한 형태의 다중 브릿지 채널을 형성할 수 있는 다중 브릿지 채널용 MOS 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 적어도 하나의 실시예는 습식식각 조성물을 제공한다. 상기 습식식각 조성물(이하, PAA계 식각액)은 과초산(peracetic acid; PAA)과, 불화산(fluorinated acid)과, 실질적으로 (N-도핑된 SiGe):(N-도핑된 Si)의 식각속도와 동일한 (P-도핑된 SiGe):(P-도핑 Si)의 식각속도를 확보하기에 충분한 상기 조성물에 있어서 PAA의 상대적인 양을 포함한다. 이하 상기 식각조성물은 PAA계 식각액이라고 한다.
본 발명의 적어도 하나의 다른 실시예는 일반적으로 PAA계 식각액을 사용하는 방법을 제공한다.
본 발명의 적어도 하나의 다른 실시예는 CMOS MBCFET(즉, 다중 브릿지 채널 FET)을 형성하기 위하여 PAA계 식각액을 사용하는 방법을 제공한다.
본 발명의 부가적인 특징과 장점은 다음의 실시예의 상세한 설명, 부가된 도면 및 관련된 청구범위로부터 보다 완전하게 명백해질 것이다.
종래기술로 명명된 것을 제외하면, 부가되는 도면은 발명의 설명을 풍부하게 하기 위하여 본 발명의 실시예의 소자 및 제조방법의 일반적인 특징을 설명하기 위한 것임이 명백하다. 그러나, 도면은 정확하게 치수화되지 않고 주어진 실시예의 특징을 정확하게 반영되지 않을 수 있으며, 본 발명의 범주 내에 실시예의 특징이나 가치의 범위를 제한하거나 한정하는 것으로 해석될 수는 없다.
특히, 층이나 영역의 상대적인 두께나 위치는 설명을 명확하게 하기 위하여 줄이거나 과장될 수 있다. 나아가, 하나의 층은 참고된 층 또는 기판 상에 직접적으로 형성되거나 참고된 층의 상부에 위치하는 다른 층 또는 패턴 상에 형성될 때, 서로 다른 층 또는 기판 상에 형성되는 것으로 간주된다.
본 출원에서 이 부분은 도 1a-1b, 2a-2c, 3a-3r, 4a-4g, 5, 및 6a-6c에 언급되지만, 상기의 순서대로 설명되는 것은 아니다. 오히려, 1a, 5, 6a-6c, 1b, 2a-2c, 3a-3r 및 4a-4g의 순서로 설명된다.
본 발명에 의하면, 다음의 종래의 문제점은 인식되어지고 이를 해결하는 방법임이 명백해진다.
종래에는 도 1a의 브릿지 4a, 4b 및 4c의 배열 및 터널 2a, 2b 및 2c를 얻기 위해서, 활성패턴의 브릿지 영역(1)의 전구체는 Si에 대하여 SiGe과 식각선택비를 갖는 식각액으로 식각한다. 종래기술은 4가지 서로 다른 식각 조성물중의 하나를 사용한다. 첫번째는 불화수소산(HF)과 질산(HNO3) 및 물(H2O)의 혼합물이고, 두번째는 불화수소산(HF)과 과산화수소(H2O2) 및 물(H2O)의 혼합물이고, 세번째는 암모늄 하이드록사이드(NH4OH), H2O2 및 H2O의 혼합물이고, 네번째는 HF, 아세트산(CH3COOH) 및 탈이온수(DI-H2O)의 혼합물 또는 다섯번째로 HF, H2O2 및 CH3COOH의 혼합물이다. 첫번째 내지 세번째 혼합물은 각각 시간 및 온도에 따라 다양하게 변화하는 식각선택비를 나타내며, 모두 20:1보다 작다. 이러한 식각선택비는 SiGe의 식각하는 데 소요되는 시간 때문에 트랜지스터에 악영향을 주는 원하지 않는 Si의 식각을 야기하는 문제가 있다.
네번째 및 다섯번째 혼합물은 식각선택비가 20:1보다는 크지만, 단지 보론으로 도핑된 브릿지 사이의 층(SiGe)과 브릿지 층(Si)으로 이루어진 NMOS 트랜지스터에 적용된다. 즉, NMOS MBCFET를 만족시킨다. 그러나, MBCFET 소자가 CMOS 형태일 때, 네번째 혼합물은 불균일한 선택비를 나타낸다. CMOS MBCFET는 NMOS 트랜지스터 뿐만 아니라 PMOS 트랜지스터도 구비한다. 그리고, PMOS 트랜지스터는 Si 브릿지와 최종적으로 터널을 형성하는 SiGe 브릿지를 포함한다. SiGe 브릿지는 소오스/드레인(P 형)에 대하여 반대되지만(예를 들어 phosphorous) PMOS 트랜지스터의 기판에 대하여는 동일한 도전형으로 도핑된다. CMOS MBCFET 소자에 있어서, 네번째 혼합물 은 NMOS 트랜지스터에 대해서는 약 20:1보다 큰 식각선택비를 보이나, PMOS 트랜지스터에 대해서는 약 5:1보다 작은 식각선택비를 가진다. 예를 들어, 브릿지 영역(1)의 전구체를 상온에서 약 10분동안 다섯번째 혼합물에 노출시키면, 미완성된 NMOS 트랜지스터에서 보론 도핑된 SiGe 브릿지 사이 층의 Si 브릿지 층에 대한 식각선택비는 약 3,700Å인 데 반해, 인 도핑된 SiGe 브릿지 사이 층의 Si 브릿지에 대한 식각선택비는 약 2,100Å이다. 다시말해, PMOS 트랜지스터가 식각되는 Å마다 NMOS 트랜지스터는 약 1.7Å이 식각된다.
도 5는 여러가지 시간경과에 따라 NMOS SiGe 및 PMOS SiGe의 식각되는 양을 나타낸 막대그래프이다. 도 5는 다섯번째 혼합물의 효과는 벨(bell) 곡선에 근접하는 것을 나타낸다.
NMOS와 PMOS 트랜지스터가 식각되는 정도가 불균일한 것은 문제가 된다. 게다가, 이 문제는 미완성된 CMOS 소자에 대해 미완성된 PMOS 트랜지스터를 충분하게 식각하기 위하여, 미완성된 NMOS 트랜지스터를 식각하기 위한 최소한의 시간보다 길게 하여 노출하는 것만으로 해결되는 단순한 문제는 아니다. 불필요하게 부가되는 식각시간은 Si 브릿지 층에 원하지 않는 식각을 가져와 트랜지스터에 악영향을 미친다.
이론적인 근거는 없지만, Si에 대한 SiGe의 식각선택비를 설명하기 위한 메커니즘은 본 발명을 실시하는 동안에 결정될 수 있다. 도 6b 및 6c는 이론에 근거하지 않고 도 6a의 메커니즘에 대응된다고 믿어지는 단순화된 화학식이다.
도 6a에 있어서, 본 발명의 메커니즘은 적층구조(502)로 시작된다. 블록 (502)은 Si층 사이에 게재된 SiGe층을 포함하며, 브릿지 영역(1)의 전구체(그곳을 식각하기 전)를 간략하게 지칭한다. 화살표(504)가 가리킨 바와 같이, 블록(502)에 대하여 식각액이 적용되면 처음에 SiGe 화합물 내의 Ge 원자를 산화시켜 GeOx를 생성한다. 다음에, 화살표(506)가 가르킨 바와 같이 GeOx는 식각액의 HF 성분에 의해 공격을 받아 부산물로 게르마늄-플루라이드(GeF4)를 형성하여, 적층구조(508)는 실질적으로 게르마늄이 고갈된다. 적층구조(502)의 SiGe 층과는 반대로, 적층구조(508)는 대신에 완전하지는 않지만 게르마늄이 없고 결정격자가 손상된 Si 결함층을 포함한다.
다음에, 화살표(510)가 가르킨 바와 같이 손상된 Si층은 산화되어 SiOx를 생성한다. 화살표(512)가 가르킨 바와 같이, 식각액의 HF 성분에 의해 공격을 받아 실리콘 플루라이드(SiF4)와 디하이드로진-실리콘플루라이드(H2SiF6)를 부산물로 형성한다. 화살표(512)의 결과는 완전하지는 않지만 게르마늄이 제거된 손상된 Si층이 적층된 구조(514)이다. 손상된 Si층은 SiGe의 부수적인 결과(remnant)이며, 도 6A의 메커니즘의 결과는 SiGe 적층구조(502)에서 게르마늄이 완전하지는 않지만 상당히 제거된 적층구조(504)이다.
또한, 본 발명이 설명되는 동안 다음과 같은 것을 알 수 있다. 과초산(PAA)은 식각액으로서 다섯번째 혼합물이 사용되어 브릿지 영역(1)의 전구체를 식각하는 동안 부산물로 형성된다. 동시에, 식각하는 동안의 PAA 부산물의 농도는 벨 곡선에 근접한다.
이에 따라, 본 발명이 설명되는 동안 이론적인 근거는 없지만, 또한 SiGe:Si의 식각선택비는 주변의 Si층의 산화없이 손상된 Si 적층구조(508)를 산화하는 식각능력에 의존한다. 즉, 적절한 산화제는 손상된 Si층을 상당히 산화시키지만 근처의 손상되지 않은 Si층에 대한 산화는 상당히 억제된다. 이론적인 근거는 없지만, 산화를 방지하는 형태의 단순화된 화학식은 다음과 같다.
산화 HF
비손상된 Si → SiOx → SiF4, H2SiF6
다음의 표(표 1)는 다양한 산화성분(즉, 산화제)의 산화력을 전자볼트(eV) 단위로 나열한 것이다.
산화제 eV*
오존 2.07
과초산(PAA) 1.81
클로린 디옥사이드(Chlorine Dioxide) 1.57
소듐 하이퍼클로라이트(Sodium Hyperchlorite) 1.36
하이드로진 퍼록사이드(Hydrogen Peroxide) 1.33(pH 7)
* 전자볼트
표 1을 살펴보면, PAA는 오존보다 낮지만 두번째로 높은 산화력을 갖는다. 본 발명이 설명되는 동안, 이론적인 근거는 없지만, SiGe:Si의 식각선택비는 적층구조(508)내의 손상된 Si층과 손상되지 않은 Si층 사이의 격자결함의 차이에 의해 결정되는 것으로 보인다. 보다 구체적으로, 적절한 식각액은 상대적으로 큰 산화력을 갖지만, 그리 크지는 않아서 격자결함의 차이가 SiGe과 Si의 식각속도의 차이를 일으키지는 않는다. 즉, 이론적인 근거는 없지만, 오존의 산화력은 충분히 커서 손상된 Si층의 격자결함의 차이가 충분하게 또는 다소 충분하게 비손상된 Si층의 식각속도에 비해 높은 식각속도를 갖는다고는 보여지지 않는다.
PAA의 산화력은 그리 크지 않아서 격자결함의 차이는 거의 무시할 수 있는 정도의 식각속도의 차이를 발생한다. 오히려, PAA는 표 1에서 산화제의 가장 높은 SiGe:Si 비를 가져온다. 표 1에서의 다른 산화제, 예컨대 클로린 디옥사이드(ClO2)는 SiGe과 Si의 식각속도는 다르지만, 그들의 선택비는 PAA만큼 크지는 않다. 너무 크지는 않지만 산화력이 충분하게 큰 산화력, 예컨대 적어도 약 20:1의 SiGe:Si의 선택비를 얻을 수 있는 식각액을 포함한 산화제가 있을 수 있다.
본 발명의 적어도 하나의 실시예에 따르면, 습식식각 조성물(또는 식각액)은 Si에 대하여 SiGe의 식각속도가 충분하게 크게 나타내는 산화제와, 불화산과, 실질적으로 (N-도핑된 SiGe):(N-도핑된 Si)의 식각속도와 동일한 (P-도핑된 SiGe):(P-도핑 Si)의 식각속도를 확보하기에 충분한 상기 조성물에 있어서 PAA의 상대적인 양을 포함한다. 상기 산화제의 예는 PAA(과초산)이다. 이후에, 상기 식각액은 PAA계 식각액이라고 한다.
PAA계 식각액에 있어서, PAA의 상대적인 양은 양은 실질적으로 (N-도핑된 SiGe):(N-도핑된 Si)의 식각속도와 동일한 (P-도핑된 SiGe):(P-도핑 Si)의 식각속도를 확보하기에 충분한 것이다. PAA의 상대적인 양은 약 1.0wt% 내지 약 50wt%, 예컨대 약 2.0wt%의 범위에 있을 수 있다. PAA의 상대적인 양은 적어도 약 20;1, 보다 바람직하게는 적어도 약 60:1의 SiGe:Si 식각선택비를 얻을 수 있으면 충분하다. 불화산은 HF, NH4F 및 그들의 혼합물로 이루어진 그룹으로부터 선택될 수 있다.
PAA계 식각액은 선택적으로 희석제 및 계면활성제, 완충제로 이루어진 그룹으로부터 선택된 부가적인 성분과, 2차 산화제 및 고분자를 더 포함할 수 있다. 희석제는 탈이온수를 포함할 수 있다. 계면활성제는 양이온성의 계면활성제, 음이온성 계면활성제 및 비이온성의 계면활성제로 이루어진 그룹으로부터 선택될 수 있다.
더욱 바람직하게는, 계면활성제는 세틸트리메틸암모늄브로마이드(cethyl trimethyl ammonium bromide: CTABr), 암모늄로릴설파이트(ammonium lauryl sulfate; ALS), 로릴알콜에틸렌옥사이드(lauryl alcohol ethylene oxide), 스테아릴알콜에틸렌옥사이드(stearyl alcohol ethylene oxide), 노닐페놀에틸렌옥사이드(nonyl phenol ethylene oxide), 트리데실알콜에틸렌옥사이드(tridecyl alcohol ethylene oxide) 및 올레일알콜에틸렌옥사이드(oleyl alcohol ethylene oxide)로 이루어진 그룹으로부터 선택될 수 있다.
만일 PAA계 계면활성제가 고분자를 포함한다면, 그 고분자는 양이온성의 고분자 및 음이온성의 고분자로 이루어진 그룹으로부터 선택될 수 있다. 보다 구체적으로, 고분자는 폴리에틸렌이민(polyethylene imine), 폴리사인(polysine), 폴리아크릴산(polyacrylic acid), 폴리아크릴아미드(polyacrylamide), 폴리[메타크릴산](poly(methacrylic acid)), 폴리[디에틸아미노에틸메타크릴레이트](poly(diethylaminoethyl methacrylate)) 및 폴리[디메틸아미노에틸메타크릴레이트](poly(dimethylaminoethyl methacrylate))로 이루어진 그룹으로부터 선택될 수 있다.
2차 산화제는 H2O2, H3PO4, HNO3, H2SO4, I2, (NH4)2SO4, NH4IO3, HClO4, HClO2, O3 및 H5IO6로 이루어진 그룹으로부터 선택될 수 있다.
또한, PAA계 식각액은 선택적으로 아세트산(acetic acid), 암모늄아세테이트(ammonium acetate), 메탄올(methanol), 에탄올(ethanol), 프로판올(propanol), 이소프로판올(isopropanol), 부탄올(butanol), 펜탄올(pentanol), 헥산올(hexanol) 및 헵탄올(heptanol)로 이루어진 그룹으로부터 선택된 완충제를 포함할 수 있다.
예를 들면, 상기 PAA계 식각액은 다음과 같은 조성을 가질 수 있다. 과초산(peracetic acid)은 식각액에 대하여 약 0.05wt% 내지 17.5wt%로 구성될 수 있으며, 불화산(fluorinated acid)은 식각액에 대하여 약 0.05wt% 내지 15wt%로 구성될 수 있으며, 계면활성제가 있다면 계면활성제는 식각액의 약 10wt% 까지 구성될 수 있으며, 완충제가 있다면 완충제는 식각액의 약 30wt%까지 구성될 수 있으며, 2차 산화제가 있다면 2차 산화제는 식각액의 약 30wt%까지 구성될 수 있으며, 고분자가 있다면 고분자는 식각액의 약 5wt%가지 구성될 수 있고 탈이온수는 있다면 희석제로 있을 수 있다.
다음의 표(표 2)는 PAA계 식각액에 대하여 지금까지 논의된 것을 요약한 것이다.
성분 기능 비율
PAA, 약 5wt% 내지 약 35wt%의 peracetic산 평형 용액 주 SiGe 식각제 약 1 ~ 약 50wt%
수용성 HF, 반도체등급에서 전형적으로 약 49wt% SiGe 식각향상제, 그러나 과다한 양은 SiGe:Si의 식각 선택비를 저하시킴 약 0.1 ~ 약 30wt%
탈이온수 희석제 약 10 ~ 약 50wt%
완충제, 예컨대 acetic acid 식각균일도를 향상시키기 위한 완충용액 약 0.1 ~ 약 30wt%
2차 산화제 SiGe의 미세식각을 제어하기 위한 SiGe 식각제 약 0.05 ~ 약 30wt%
계면활성제 Si 식각을 최소화함으로써 식각균일도를 보충하기 위한 완충용액 약 0.05 ~ 약 10wt%
고분자 산화막 식각을 최소화하기 위한 완충용액 약 0.01 ~ 약 5wt%
수용성 HF 대신에, PAA계 식각액은 NH4F 그리고/또는 HF/NH4F의 혼합물로 대체하여 포함할 수 있고, 대체되는 성분은 식각액에 대하여 약 0.05 내지 약 17.5wt%로 구성될 수 있다. 아세트산 성분 대신에, PAA계 식각액은 암모늄아세테이트(ammonium acetate) 그리고/또는 IPA와 같은 알코올로 대체하여 포함할 수 있다.
이제부터는 상기 PAA계 식각액을 사용한 일반적인 사례를 제공한다.
사례 1로써, 두께, 예컨대 약 1420Å로 형성된 실리콘산화막(SiO2)의 제1 층과 제1 SiO2막 상에 예컨대 약 500Å의 두께로 형성된 실리콘 단결정의 제2 층을 가진 제1 웨이퍼를 고려하기로 한다. 또한, 각각 에피택셜성장된 보론-도핑된 SiGe(NMOS MBCFET 내), 인-도핑된 SiGe(PMOS MBCFET 내) 및 도핑되지 않은 SiGe으로 형성된 제2, 제3 및 제4 웨이퍼를 고려하기로 한다. 제1 내지 제4 웨이퍼 각각은 다음과 같이 49wt% 수용성 HF(상업적으로 이용가능한 조성비), 30wt% PAA, 98wt% 아세트산(상업적으로 이용가능한 조성비) 및 탈이온수를 약 1.5:30:30:30의 비율의 조성 C1을 가진 PAA 식각액 약 1L에 약 25℃에서 약 5분 동안 담가놓는다. 다음에, 웨이퍼를 탈이온수로 세정하고 질소가스를 퍼지하여 건조시킨다. 그리고 나서, 식각된 SiGe과 Si의 양을 각각 수직 스캐닝 전자현미경(V-SEM)을 이용하여 측정한다. 그 결과는 다음의 표(표 3; 사례 1)에 나타내었다.
식각된 물질 식각된 양 Si에 대한 선택비
Si 단결정 23.5Å
보론 도핑된 SiGe 2,600Å 2,600/23.5 = 110
인 도핑된 SiGe 2,560Å 2,560/23.5 = 109
도핑되지 않은 SiGe 2,700Å 2,700/23.5 = 115
사례 2로써, 사례 1에서와 동일한 4개의 웨이퍼를 고려하기로 한다. 제1 내지 제4 웨이퍼 각각은 조성 C2를 가진 PAA계 식각액 약 1L에 25℃에서 약 5분동안 담가놓는다. 조성 C2는 조성 C1에 일본의 Wako Pure Chemmmical Industries Ltd에서 제조된 제품명 NVW1002인 비이온성 계면활성제 0.1 vol%를 추가한다. 다음에, 웨이퍼를 탈이온수에 의해 세정하고 질소가스를 퍼지하여 건조한다. 그리고 나서, 식각된 SiGe과 Si의 양을 각각 V-SEM을 이용하여 측정한다. 그 결과는 다음의 표(표 4; 사례 2)에 나타내었다.
식각된 물질 식각된 양 Si에 대한 선택비
Si 단결정 20.3Å
보론 도핑된 SiGe 3,030Å 3,030/20.3 = 149
인 도핑된 SiGe 2,470Å 2,470/20.3 = 121
도핑되지 않은 SiGe 2,450Å 2,450/20.3 = 121
PAA계 식각액의 보다 구체적인 적용사례에 대해 논의하기로 한다. 상기 적용 사례는 CMOS MBCFET의 제조 및 커패시터의 스토리지 노드의 제조를 포함할 수 있다.
종래기술의 도 1a 및 도 1b는 NMOS 또는 PMOS MBCFET(다시 말해, 다중 브릿지 채널 FET)를 설명한다. 도 2A는 도 1a-1b의 PMOS 또는 NMOS MBCFET에 대응되는 본 발명의 적어도 하나의 실시예에 따른 CMOS MBCFET의 평면도이다.
CMOS MBCFET를 위하여, 반도체기판은 실리콘(Si), 실리콘 게르마늄(SiGe), 절연체 상의 실리콘(silicon-on-insulator; SOI), 절연체 상의 실리콘-게르마늄(silicon germanium-on-insulator; SGOI) 그리고/또는 다른 통상적인 기판을 포함한다. 어떤 실시예에는, 반도체기판은 단결정 Si을 포함할 수 있다.
CMOS MBCFET를 위하여, 브릿지 4a, 4b 및 4c는 실리콘막과 같은 단결정 반도체막을 포함할 수 있다. 소오스/드레인 영역(3)은 선택적인 에피택셜 단결정막 또는 폴리실리콘막, 금속막, 금속실리사이드막 등과 같은 도전성막을 포함할 수 있다. 선택적인 에피택셜 단결정막 또는 폴리실리콘막을 사용하는 경우에는, 불순물을 소오스/드레인 영역(3)에 이온주입하여 소오스/드레인 영역(3)을 도전성을 갖도록 한다.
CMOS MBCFET를 위하여, 도 1a-1b에서 보여진 바와 같이 브릿지 4a, 4b 및 4c와 소오스/드레인 영역(3) 사이에 소오스/드레인 확장층(5)을 형성하는 경우에, 일부 실시예에서 소오스/드레인 영역(3)은 폴리실리콘막, 금속막, 금속실리사이드막과 같은 도전막을 포함할 수 있고, 소오스/드레인 확장층(5)은 선택적 에피택셜 단결정막을 포함할 수 있다.
CMOS MBCFET를 위하여, 게이트 전극(6)은 폴리실리콘막을 포함할 수 있다. 게이트 스택층(8)은 게이트 저항을 감소시키기 위한 금속실리사이드 그리고/또는 게이트 전극(6)을 보호하기 위한 절연물질을 포함할 수 있다. 게이트 절연막(7)은 열산화막 또는 ONO막을 포함할 수 있다.
본 발명의 일부 실시예에 따른 CMOS MBCFET를 위하여, 복수개의 얇은 브릿지 4a, 4b 및 4c는 소오스/드레인 영역(3)에 연결되고 소오스/드레인 영역(3)은 브릿지(또는 채널)의 수가 증가할지라도 소오스/드레인 접합의 커패시턴스를 균일하게 유지할 수 있는 복수개의 브릿지 4a, 4b 및 4c에 수직하는 방향으로 균일한 도핑 프로파일을 갖도록 형성된다. 그래서, 접합 커패시턴스의 감소하는 데 반해, 전류는 증가하여 소자의 속도를 증가시킨다.
본 발명의 어떤 실시예에 따른 CMOS MBCFET를 위하여, 브릿지의 폭보다 작은 게이트전극을 가진 MOS 트랜지스터가 본 발명의 일부 실시예에서 제공될 수 있다. 왜냐하면, 게이트전극(6)은 복수개의 브릿지 4a, 4b 및 4c를 둘러싸서 소자의 집적도를 향상할 수 있다.
덧붙여, 본 발명의 일부 실시예에 따른 CMOS MBCFET를 위하여, 소오스/드레인 영역이 형성될 활성패턴의 영역은 식각되어 제거된다. 다음에, 식각된 영역은 소오스/드레인 영역(3)을 형성하기 위한 에피택셜 단결정막 그리고/또는 도전물질을 제공하거나 채울 수 있다. 이에 따라, 활성패턴은 오직 남아있는 브릿지 영역에 의하여 실질적으로 표현되고, 게이트 전극으로 채워진 터널(2)의 수평길이는 브릿지 폭보다 작은 게이트 길이를 가진 고집적된 MOS 트랜지스터의 얻기 위하여 게이트 길이 영역내로 제한될 것이다.
도 2a는 본 발명의 적어도 하나의 실시예에 따른 반도체소자의 평면도이다. 도 2b 및 2c는 각각 도 2A의 AA'선과 BB'선에 따라 절단한 단면도이다.
도 2a 내지 2c를 참조하면, 활성패턴(30)은 Si, SiGe, SOI, SGOI 그리고/또는 다른 통상적인 물질/층을 포함하는 기판(10)의 주표면 상에 상부 방향으로 수직하게 형성된 복수개의 브릿지 44a, 44b를 가진 브릿지(44)를 포함한다. 소오스/드레인 영역(34)은 활성패턴(30)의 반대되는 양측에 브릿지(44a, 44b)에 연결되기 위하여 형성된다. 소오스/드레인 영역(34)와 복수개의 브릿지(44a, 44b) 사이에는, 소오스/드레인 영역(34)과 복수개의 브릿지(44a, 44b)에 각각 연결되는 소오스/드레인 확장층(32)이 형성된다. 즉, 소오스/드레인 확장층(32)은 복수개의 브릿지(44a, 44b)에 소오스/드레인 영역(34)이 쌍을 이루도록 도와준다.
복수개의 터널(42)은 복수개의 브릿지(44a, 44b) 사이에 형성된다. 가장 낮은 터널(42a)은 가장 낮은 브릿지층(44a)와 하부의 반도체기판, 예컨대 기판(10)의 고농도로 도핑된 불순물 영역(12)의 표면 사이에 형성된다. 브릿지 홈(42c)은 터널(42a, 42b)의 형상대로 최상층 브릿지(44b) 상에 형성된다.
브릿지(44a, 44b)는 단결정 Si과 같은 반도체 물질을 포함할 수 있고, 소오스/ 드레인 영역(34)은 폴리실리콘, 금속, 금속실리사이드와 같은 도전성 물질을 포함할 수 있다. 여기서, 소오스/드레인 확장층(32)은 브릿지(44a, 44b)와 동일한 물질을 이용하여 브릿지(44a, 44b)가 확장되어 형성된다. 본 발명의 일부 실시예에서는, 소오스/드레인 확장층(32)은 선택적 에피택셜 단결정 Si으로 구성될 수 있다.
활성패턴(30) 상에는, 브릿지(44a, 44b) 사이에 형성된 복수개의 터널(42a, 42b)을 포함하는 터널(42)을 채우거나 통과하ㅁ면서 확장되며 수직방향으로 브릿지(44a, 44b)를 둘러싸는 게이트 전극(48)이 형성된다. 게이트 절연막(46)은 게이트 전극(48)과 브릿지(44a, 44b) 사이, 예컨대 터널(42)의 내측면과 터널 형상의 홈(42)의 내측면과 바닥면에 형성된다. 본 발명의 일부 실시예에 있어서, 게이트 전극(48)은 폴리실리콘과 게이트 저항을 줄이기 위해 게이트 전극(48)의 상에 형성된 금속실리사이드를 포함한다.
필드(field) 영역(22)은 복수개의 브릿지(44a, 44b)에 의해 표현된 브릿지 영역을 제외한 소오스/드레인 영역(34)을 둘러싸기 위하여 형성된다. 고농도의 도핑영역(12)은 활성패턴(30)의 아래, 즉 가장 낮은 브릿지(44a) 아래의 기판(10)의 주 표면 부분에 형성된다. 고농도 도핑영역(12)은 단채널 효과를 야기하는 바닥(bottom) 트랜지스터의 동작을 방지하거나 감소시킨다.
도 3a 내지 3r은 본 발명의 적어도 하나의 다른 실시예로써 도 2a-2c 에서 기술된 것과 같은 CMOS MBCFET의 제조방법을 도 2B와 동일한 관점에서 설명하는 단면도이다. 도 4a 내지 4g는 본 발명의 적어도 다른 하나의 실시예에 따른 CMOS MBCFET 소자를 도 3a-3r에 기술된 제조방법에 몇 가지를 설명하는 단면도이다.
도 3a를 참조하면, 바닥 트랜지스터의 작동을 방지하거나 감소시킬 수 있는 고농도 도핑영역(웰영역; 12)을 형성하기 위하여, 기판(10)의 주 표면에 기판(10)과 동일한 도전형의 불순물을 이온주입한다. 기판(10)은 Si, SiGe, SOI, SGOI 그리고/또는 다른 통상적인 기판/층을 포함한다. 일부 실시예에서는 반도체 기판(10)은 단결정 Si을 포함한다.
도 3b를 참조하면, 복수개의 브릿지 사이의 층(14)과 복수개의 브릿지층(16)을 기판(10) 상에 교대로 각각 적층한다. 먼저, 제1 브릿지 사이의 층(14a)을 기판(10) 상에 형성하고, 이후에, 제1 브릿지층(16a)을 제1 브릿지 사이의 층(14a) 상에 형성한다. 최상의 브릿지 사이의 층(16c)은 가장 높은 위치에 형성된다.
브릿지층(16)과 브릿지 사이의 층(14)은 각각에 대하여 식각선택비를 갖는 단결정 반도체 물질로 구성된다. 브릿지층(16)은 예컨대 약 300Å의 두께를 가진 예를 들어, 단결정 Si 에피택셜막으로부터 형성된다. 브릿지 사이의 층(14)는 약 300Å두께를 가진 예를 들어, 단결정 SiGe 에피택셜막으로부터 형성된다.
브릿지층(14)와 브릿지 사이의 층(16)의 반복되는 개수와 두께는 형성되어질 트랜지스터의 목적에 따라 조절된다. 일부 실시예에서, 브릿지층(16)과 브릿지 사이의 층(14)은 서로 교대로 적층되어 총 두께가 약 100 내지 1500Å이 된다. 여기서, 채널 도핑을 실시하기 위하여, 브릿지층(16)은 도핑된 단결정 Si 에피택셜막으로 형성될 수 있다.
도 3c를 참조하면, 복수개의 브릿지층(16)과 복수개의 브릿지 사이의 층(14)은 제1 브릿지층이 형성될 패턴(대응되는 브릿지 영역(1)에 대한 전구체; 16')과 제1 브릿지 사이의 층이 형성될 패턴(또는 제1 브릿지 예비 패턴; 14')을 형성하기 위하여 사진식각공정을 통하여 패터닝한다. 제1 브릿지층이 형성될 패턴(16')은 복수개의 제1 브릿지 패턴(16a', 16b')을 포함한다. 제1 브릿지 사이의 층이 형성될 패턴(14')은 복수개의 브릿지 사이의 층(14a', 14b', 14c')을 포함한다. 기판(10) 내의 불순물 영역(12) 보다 깊이가 깊게 형성되는 소자분리 트렌치(20)가 형성되도록 충분한 시간 동안 식각공정을 수행한다.
다음에, 소자분리 트렌치(20)을 채우기 위해 화학기상증착(CVD)법에 의해 산화막을 증착한다. 증착된 산화막은 활성패턴이 형성될 부분(18)의 표면을 노출시켜 활성패턴이 형성될 부분(18)을 둘러싸는 필드영역(22)을 형성할 때까지 에치-백 공정 또는 화학적기계적 폴리싱(CMP)에 의해 평탄화한다.
도 3d를 참조하면, 활성패턴이 형성될 부분(18)을 포함하는 기판(10) 상에 식각저지막(23), 더미 게이트층(25) 및 반사방지막(27)을 형성한다. 식각저지막(23)은 실리콘 질화막과 같이 더미 게이트층(25)에 대하여 식각선택비를 가진 물질에 의해 약 100 내지 200Å의 두께로 형성한다. 식각저지막(24)은 더미 게이트층(25)이 식각되는 동안 하부의 활성패턴이 형성될 부분이 식각되는 것을 방지하거나 감소시키는 역할을 한다. 게이트 영역을 정의하기 위한 더미 게이트층(25)은 실리콘 산화막에 의해 약 1000Å의 두께로 형성된다. 반사방지막(27)은 사진식각공정 동안 하부의 기판으로부터 빛이 반사되는 것을 방지하거나 감소시키기 위해 실리콘 질화막을 이용하여 약 300Å의 두께로 형성한다.
도 3e를 참조하면, 사진식각공정을 통하여, 반사방지막(27), 더미 게이트층(25) 및 식각저지막(23)을 순차적으로 제거하여 반사방지막 패턴(28), 더미 게이트 패턴(26) 및 식각저지막 패턴(24)을 구비하는 게이트 하드마스크(29)을 형성한다. 게이트 하드마스크(29)는 약 0.2 0.3㎛의 폭을 가지며 브릿지 영역에 대하여 소오스/드레인 영역을 자기정합하는 역할을 한다.
도 3f를 참조하면, 게이트 하드마스크(29)를 식각마스크로 사용하여, 소오스/드레인 영역이 형성될 영역을 정의하도록 기판(10)의 표면이 노출될 때까지 노출된 활성패턴이 형성될 부분(18)을 식각하여 제거한다. 이때, 식각공정은 고농도로 도핑된 영역(12)의 돌출된 영역 아래의 반도체 기판(10)의 상부가 식각되도록 충분한 시간으로 수행한다.
결과적으로, 도면에서 보여진 바와 같이 게이트 하드마스크(29)의 하부에는 제2 브릿지 패턴(16)과 제2 브릿지 사이의 층 패턴(14)을 포함하는 활성패턴의 브릿지 영역이 형성된다. 제2 브릿지층 패턴(16)은 복수개의 제2 브릿지층 패턴(16a, 16b)으로 이루어지고, 제2 브릿지 사이 층 패턴(14)은 복수개의 브릿지 사이의 층 패턴(14a, 14b, 14c)으로 이루어진다.
활성영역이 식각되지 않고 소오스/드레인 영역을 사용되는 통상적인 GAA 구조에 있어서, 터널은 브릿지 사이의 층을 등방성 에칭할 때 게이트 전극의 길이를 증가시키려고 수평적으로 확장될 수 있다. 반대로, 본 발명의 일부 실시예에서는 소오스/드레인 영역이 형성될 활성패턴의 영역을 식각되고, 식각된 영역은 소오스/드레인을 형성하기 위해 도전성 물질로 채워질 수 있다. 이에 따라, 활성패턴(18a)의 브릿지 영역 내의 브릿지 사이의 층(14)의 수평거리는 게이트 길이 영역 내로 한정되므로, 후속공정에서 제2 브릿지 사이의 층(14)의 터널을 형성하기 위해 등방적으로 식각될 때 터널이 수평적으로 확장되는 것을 방지하거나 감소시킬 수 있다. 따라서, 브릿지 폭보다 작은 게이트 길이를 갖는 고집적화된 MOS 트랜지스터를 얻을 수 있다.
도 3g를 참조하면, 반도체기판(10)의 식각된 영역(30)의 표면과 활성패턴(18a)의 브릿지 영역의 측면 상에 약 300 내지 400Å 두께의 선택적 에피택셜 단결정막을 부분적으로 성장시켜 소오스/드레인 확장층(32)을 형성한다. 여기서, 선택적 에피택셜 단결정막은 각각의 제2 브릿지 층 패턴(16a, 16b)이 균일한 소오스/드레인 불순물 농도를 갖기 위하여 경사진 이온주입법에 의하여 도핑된다. 이온주입을 수행하거나 하지 않은 경우에도, 고농도로 도핑된 소오스/드레인 영역으로부터 불순물을 후속되는 어닐링 고정으로 고상 확산하여 각각의 브릿지층(16)에 대하여 균일한 소오스/드레인 도핑농도를 가진 소오스/드레인 확장층(32)을 형성한다.
도 3h를 참조하면, 도전성 물질을 소오스/드레인 확장층(32) 상에 증착하고, 일부 실시예에서는 식각된 영역(30)을 완전히 채워 도전막을 형성한다. 그후, 단지 식각된 영역(30) 내에 고농도의 도전막을 포함하는 소오스/드레인 영역(34)를 형성하기 위하여 활성패턴(18a)의 브릿지 영역의 표면에 대하여 도전막을 낮게 식각한다.
일부 실시예에 있어서, 도전성 물질은 도핑된 폴리실리콘, 금속 그리고/또는 금속실리사이드를 포함한다. 상술한 바와 같이, 일부 실시예에서 소오스/드레인 영역(34)은 소오스/드레인 영역(34)은 증착에 의하여 형성되었기 때문에 활성패턴(18a)의 브릿지 영역을 따라서 수직하게 균일한 도핑 프로파일을 갖는다. 여기서, 소오스/드레인을 위한 도전막의 꼬리부분(34a)은 게이트 하드마스크(29)의 측방향 하부에 남겨둘 수 있다.
선택적으로, 에피택셜 단결정막으로 이루어진 소오스/드레인 확장층(32)의 표면 거칠기를 감소시키고 소오스/드레인 확장층(32)을 재결정시키기 위하여, 도전막을 증착하기 전에 수소(H2) 분위기의 고온에서 열처리를 수행할 수 있다.
도 3i를 참조하면, 소오스/드레인 영역(34)과 필드영역(32) 상의 게이트 하드마스크(29)를 덮기 위하여 실리콘 질화막을 증착하여, 마스크층(35)을 형성한다. 바람직하게는, 마스크층(35)은 게이트 하드마스크(29)의 최상층, 예컨대 반사방지막 패턴(28)과 동일한 물질로 이루어진다. 여기서, 마스크층(35)을 증착하기 전에, 소오스/드레인 영역(34)의 표면 부분과 활성패턴(18a)의 브릿지 영역의 노출된 표면 부분을 열산화공정을 이용하여 산화시켜 산화막을 형성할 수 있다. 산화막은 스트레스 완충막으로 작용한다.
도 3j를 참조하면, 더미 게이트 패턴(26)의 표면이 노출될 때까지 마스크층(35)을 에치백이나 화학적 기계적 폴리싱에 의해 제거하여 더미 게이트 패턴(26)이 노출된 마스크 패턴(36)을 형성한다. 도 4a는 도 3j에서 보여진 바와 같은 단계를 특별하게 설명하는 사시도이다.
도 3k를 참조하면, 마스크 패턴(36)을 이용하여 더미 게이트 패턴(26)을 선택적으로 제거하여 게이트 트렌치(38)을 형성한다. 식각저지막 패턴(24)은 더미 게이트 패턴(26)을 제거하는 식각공정 중에 하부의 활성패턴이 형성될 부분(18)이 식각되는 것을 방지하거나 감소시킨다. 도 4b는 도 3k에서 보여진 바와 같은 단계를 특별하게 설명하는 사시도이다.
도 3l을 참조하면, 도전막의 꼬리부분(34a)이 게이트 하드마스크(29)의 옆부분의 하부에 남아있다면, 산화공정 그리고/또는 습식식각 공정을 수행하여 도전막의 꼬리부분(34a)을 제거한다. 일부 실시예에서, 산화공정은 도전막 꼬리부분(34a)을 절연막(40)으로 변환하도록 하여, 후속공정에서 형성될 게이트 전극에 단락되는 것을 방지한다.
도 3m을 참조하면, 식각저지막 패턴(24)는 게이트 트렌치(38)을 제거하여 노출시킨다.
활성패턴(18a)의 브릿지 영역이 불순물에 의해 도핑되지 않았다면, 불순물로 활성패턴(18a)의 브릿지 영역을 도핑하기 위하여 게이트 트렌치(38)을 통하여 부분적으로 이온주입을 수행한다. 일부 실시예에서, 채널 이온주입은 제2 브릿지층 패턴(16a, 16b) 내의 투영된 영역에 수행한다. 여기서, 참조번호 41은 채널 이온주입된 영역을 가르킨다. 나아가, 일부 실시예에서는, 채널 이온주입은 서로 다른 도핑 농도를 갖는 제2 브릿지층 패턴(16a, 16b)에 수행하여, 인가되는 게이트 전압에 따라 작동할 수 있는 트랜지스터를 만들 수 있다.
다음에, 소오스/드레인 영역(34)를 식각마스크로 사용하여 도 4C에 보여진 바와 같이 활성패턴(18a)의 브릿지 영역의 측면을 노출시키도록 필드영역(22)을 선택적으로 제거한다. 도 4c는 도 3m의 단면도에서 나타나지 않은 부분을 특별히 보여주는 사시도이다.
도 3n을 참조하면, PAA계 식각액을 사용한 등방성 식각 공정을 이용하여 활성패턴(18a)의 브릿지 영역을 관통하하는 복수개의 터널(42a, 42b)과 최상층에 위치하는 터널 형상의 터널 홈(42c)을 형성하기 위하여 복수개의 브릿지 사이의 층 패턴(14a, 14b, 14c)을 선택적으로 제거한다. 여기에, 제2 브릿지 층 패턴(16a, 16b)은 복수개의 브릿지(44a, 44b)를 형성한다. 바람직하게는, 복수개의 터널(42a, 42b)과 복수개의 브릿지(44a, 44b)는 약 50% 범위 내의 더미 게이트 패턴(26)의 폭과 같은 폭을 갖도록 형성된다.
도 4d는 도 3n에서 보여진 바와 같은 단계를 특별하게 설명하는 사시도이다. 도시된 바와 같이, 소오스/드레인 확장층(32)의 측면 부분은 터널(42a, 42b)을 통하여 노출된다.
도 3o를 참조하면, 복수개의 브릿지(44a, 44b)의 표면과 터널 홈(42c)의 내측면 상에 약 10 내지 70Å 두께의 게이트 절연막(46)을 형성하기 위하여 열산화 공정을 수행한다. 도 4e는 도 3O에서 보여진 바와 같은 단계를 특별하게 설명하는 사시도이다. 도면에 나타난 바와 같이, 또한 게이트 절연막(46)은 브릿지에 의해 노출된 소오스/드레인 확장층(32)의 표면 상에 연속적으로 형성될 수 있다.
여기서, 브릿지(44a, 44b)의 표면 거칠기를 감소시키기 위하여 게이트 절연막(46)을 형성하기 전에 수소(H2) 또는 아르곤(Ar) 분위기의 고온에서 열처리를 수행할 수 있으며, 그에 따라 브릿지(44)와 게이트 절연막(46) 사이의 거칠기도 감소한다. 선택적으로, 게이트 절연막(46)은 실리콘 산화질화막(oxynitride)을 포함할 수 있다.
도 3p를 참조하면, 복수개의 터널(42a, 42b)과 터널 홈(42c)을 채우고 복수개의 브릿지(44a, 44b)를 둘러싸기 위하여 게이트 전극(48)이 형성된다. 일부 실시예에서, 게이트 전극(48)은 도핑된 폴리실리콘을 포함한다. 도 4f는 도 3p에서 보여진 바와 같은 단계를 특별하게 설명하는 사시도이다.
도 3q를 참조하면, 게이트 저항을 감소하기 위한 금속 실리사이드를 포함하는 게이트 스택층(50)을 폴리실리콘 게이트 전극(48) 상에 형성한다. 여기서, 게이트 스택층(50)은 예컨대 실리콘 산화막 또는 실리콘 질화막과 같이 게이트를 보호하기 위한 절연물질을 포함할 수 있다. 도 4g는 도 3q에서 보여진 바와 같은 단계를 특별하게 설명하는 사시도이다.
도 3r을 참조하면, 마스크 패턴(36)을 제거한 후, 다중 채널을 유도할 수 있는 다중 브릿지를 가진 수직형 MOS 트랜지스터를 완성하기 위하여 금속배선 같은 후속 공정을 수행한다. 경우에 따라, 마스크 패턴(36)은 층간절연막으로 작용하도록 남겨둘 수 있다.
물론, 여기에서 논의된 본 발명의 여러가지 다양성 및 실시예에도 불구하고, 당해 분야에서 통상의 지식을 가진 자는 본 발명에 대하여 다양한 변형을 할 수 있다. 이에 따라, 여기에서 논의된 실시예는 본 발명을 한정하지는 않는다.
상술한 바와 같이, 본 발명에 따르면 과초산을 포함하는 식각액을 사용함으로써 보론이 도핑된 단결정 실리콘 게르마늄층뿐만 아니라 인이 도핑된 단결정 실리콘 게르마늄층에 대해서도 60:1 이상의 높은 식각비로 용이하게 단결정 실리콘 게르마늄층을 식각할 수 있다. 또한, 단결정 실리콘층에 대한 손상을 최소화하면서 표면이 빠르게 산화된 단결정 실리콘 게르마늄층에 대해서도 충분한 식각량을 얻을 수 있다. 뿐만 아니라, 본 발명에 따르면, 웨이퍼 전체적으로 균일한 식각 특성을 얻을 수 있고, 본 발명의 식각액에 이온성계 또는 비온성계 계면 활성제를 첨가해줌으로써 단결정 실리콘 게르마늄층을 보다 균일하게 식각할 수 있다.
또한, 본 발명에 따르면, 다중 브릿지 채널형 트랜지스터의 채널을 형성하는 공정에서 본 발명의 식각액으로 단결정 실리콘 게르마층늄을 식각함으로써 정밀한 구조의 다중 을 용이하게 형성할 수 있게 된다.

Claims (37)

  1. Si에 대하여 SiGe의 식각속도가 크게 나타나는 산화제; 및
    불화산(fluorinated acid);
    씨모스(CMOS) 소자의 피모스(PMOS) 트랜지스터를 위한 SiGe:Si의 식각속도와 동일한 CMOS 소자의 엔모스(NMOS) 트랜지스터를 위한 SiGe:Si의 식각속도를 확보하기에 충분한 상기 조성물에 있어서 상기 산화제의 상대적인 양을 포함하는 습식식각 조성물.
  2. 과초산(PAA); 및
    불화산(fluorinated acid);
    씨모스(CMOS) 소자의 피모스(PMOS) 트랜지스터를 위한 SiGe:Si의 식각속도와 동일한 CMOS 소자의 엔모스(NMOS) 트랜지스터를 위한 SiGe:Si의 식각속도를 확보하기에 충분한 상기 조성물에 있어서 상기 PAA의 상대적인 양을 포함하는 습식식각 조성물.
  3. 제2항에 있어서, 상기 PAA의 상대적인 양은 1.0wt% 내지 50wt%인 것을 특징으로 하는 습식식각 조성물.
  4. 제3항에 있어서, 상기 PAA의 상대적인 양은 3.0wt%인 것을 특징으로 하는 습식식각 조성물.
  5. 제2항에 있어서, 상기 조성물은 희석제를 더 포함하는 것을 특징으로 하는 습식식각 조성물.
  6. 제5항에 있어서, 상기 희석제는 탈이온수를 포함하는 것을 특징으로 하는 습식식각 조성물.
  7. 제5항에 있어서, 상기 PAA의 상대적인 양은 상기 조성물에 있어서 CMOS 소자의 PMOS 트랜지스터를 위한 SiGe:Si의 식각속도와 동일한 CMOS 소자의 NMOS 트랜지스터를 위한 SiGe:Si의 식각속도를 확보하기에 충분한 것을 특징으로 하는 습식식각 조성물.
  8. 제7항에 있어서, 상기 PAA의 상대적인 양은 적어도 60:1의 (P 도핑된 SiGe):(P 도핑된 Si) : (N 도핑된 SiGe):(N 도핑된 Si)의 선택비를 얻기에 충분한 것을 특징으로 하는 습식식각 조성물.
  9. 제5항에 있어서, 상기 조성물은 계면활성제, 2차 산화제 및 고분자로 이루어진 그룹으로부터 선택된 부가적인 조성물을 더 포함하는 것을 특징으로 하는 습식식각 조성물.
  10. 제5항에 있어서, 상기 조성물은 양이온성의 계면활성제, 음이온성의 계면활 성제 및 비이온성의 계면활성제로 이루어진 그룹으로부터 선택된 계면활성제를 더 포함하는 것을 특징으로 하는 습식식각 조성물.
  11. 제10항에 있어서, 상기 계면활성제는 세틸트리메틸암모늄브로마이드(cethyl trimethyl ammonium bromide: CTABr), 암모늄로릴설파이트(ammonium lauryl sulfate; ALS), 로릴알콜에틸렌옥사이드(lauryl alcohol ethylene oxide), 스테아릴알콜에틸렌옥사이드(stearyl alcohol ethylene oxide), 노닐페놀에틸렌옥사이드(nonyl phenol ethylene oxide), 트리데실알콜에틸렌옥사이드(tridecyl alcohol ethylene oxide) 및 올레일알콜에틸렌옥사이드(oleyl alcohol ethylene oxide)로 이루어진 그룹으로부터 선택된 적어도 하나인 것을 특징으로 하는 습식식각 조성물.
  12. 제5항에 있어서, 조성물은 양이온성의 고분자 및 음이온성의 고분자로 이루어진 그룹으로부터 선택된 고분자를 더 포함하는 것을 특징으로 하는 습식식각 조성물.
  13. 제12항에 있어서, 상기 고분자는 폴리에틸렌이민(polyethylene imine), 폴리사인(polysine), 폴리아크릴산(polyacrylic acid), 폴리아크릴아미드(polyacrylamide), 폴리메타크릴산(poly(methacrylic acid)), 폴리디에틸아미노에틸메타크릴레이트(poly(diethylaminoethyl methacrylate)) 및 폴리디메틸아미노에틸메타크릴레이트(poly(dimethylaminoethyl methacrylate))로 이루어진 그룹으로부터 선택된 적어도 하나인 것을 특징으로 하는 습식식각 조성물.
  14. 제2항에 있어서, 상기 불화산은 HF, NH4F 및 그 혼합물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 습식식각 조성물.
  15. 제2항에 있어서, 상기 조성물은 적어도 H2O2, H3PO4, HNO3, H2SO4, I2, (NH4)2SO4, NH4IO3, HClO4, HClO2, O3 및 H5IO6로 이루어진 그룹으로부터 선택된 적어도 하나의 2차 산화제를 더 포함하는 것을 특징으로 하는 습식식각 조성물.
  16. 제2항에 있어서, 상기 아세트산(acetic acid), 암모늄아세테이트(ammonium acetate), 메탄올(methanol), 에탄올(ethanol), 프로판올(propanol), 이소프로판올(isopropanol), 부탄올(butanol), 펜탄올(pentanol), 헥사놀(hexanol) 및 헵타놀(heptanol)로 이루어진 그룹으로부터 선택된 적어도 하나의 완충제를 더 포함하는 것을 특징으로 하는 습식식각 조성물.
  17. 제2항에 있어서,
    상기 습식식각 조성물에 대하여 0.05wt% 내지 17.5wt%로 구성된 과초산;
    상기 습식식각 조성물에 대하여 0.05wt% 내지 15wt%로 구성된 불화산;
    상기 습식식각 조성물에 대하여, 존재한다면 10wt%까지 구성되는 계면활성제;
    상기 습식식각 조성물에 대하여, 존재한다면 30wt%까지 구성되는 완충제;
    상기 습식식각 조성물에 대하여, 존재한다면 30wt%까지 구성되는 2차 산화제; 및
    상기 습식식각 조성물에 대하여, 존재한다면 5wt%까지 구성되는 고분자를 포함하는 것을 특징으로 하는 습식식각 조성물.
  18. 제17항에 있어서, 상기 희석제인 탈이온수를 더 포함하는 것을 특징으로 하는 습식식각 조성물.
  19. 적어도 하나의 브릿지 지지 구조에 의해 지지되고 적층된 Si 브릿지층과 SiGe층을 가진 구조를 제공하는 단계; 및
    상기 SiGe 브릿지 층의 양측에 식각 조성물을 적용하는 단계를 포함하고,
    상기 식각 조성물은
    과초산(PAA); 및
    불화산(fluorinated acid);
    씨모스(CMOS) 소자의 피모스(PMOS) 트랜지스터를 위한 SiGe:Si의 식각속도와 동일한 CMOS 소자의 엔모스(NMOS) 트랜지스터를 위한 SiGe:Si의 식각속도를 확보하기에 충분한 조성에서의 산화제의 상대적인 양을 포함하는 것을 특징으로 하는 다중 브릿지 채널 FET(MBCFET)를 가진 반도체 소자의 제조방법.
  20. 기판을 제공하는 단계;
    상기 기판 상에 SiGe층과 Si층을 반복하여 교대로 적층하는 단계;
    상기 적층된 구조의 양측면을 노출시키는 단계; 및
    상기 SiGe 브릿지 층의 양측면에 식각 조성물을 적용하는 단계를 포함하고,
    상기 식각 조성물은
    과초산(PAA); 및
    불화산(fluorinated acid);
    씨모스(CMOS) 소자의 피모스(PMOS) 트랜지스터를 위한 SiGe:Si의 식각속도와 동일한 CMOS 소자의 엔모스(NMOS) 트랜지스터를 위한 SiGe:Si의 식각속도를 확보하기에 충분한 상기 조성물에 있어서 상기 PAA의 상대적인 양을 포함하는 실리콘층 사이로부터 SiGe를 제거하는 방법.
  21. 도전성 영역을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 SiGe층을 형성하는 단계;
    상기 기판 내의 도전성 영역을 노출시키기 위해 SiGe층 내에 스토리지 노드 홀을 형성하는 단계;
    상기 노출된 기판의 도전성 영역과 상기 SiGe층 상에 Si층을 형성하는 단계;
    상기 Si층 상에 절연층을 형성하는 단계;
    상기 절연층과 상기 Si층의 일부를 선택적으로 제거하여 스토리지 전극을 정 의하는 단계; 및
    과초산 및 불화산을 포함하는 식각액을 SiGe층의 측면에 적용하는 단계를 포함하는 반도체 커패시터의 제조방법.
  22. 기판의 표면 상에 SiGe 브릿지 사이의 층과 Si 브릿지 층이 서로 교대로 적층된 활성패턴이 형성될 부분을 형성하는 단계;
    상기 활성패턴이 형성될 부분의 반대되는 양단의 기판 상에 소오스/드레인 영역을 형성하는 단계;
    상기 복수개의 브릿지 사이의 층을 상기 브릿지 사이의 층을 포함하는 복수개의 브릿지와 터널을 포함하는 활성채널 패턴을 정의하는 활성 패턴이 형성될 부분이 통과하는 복수개의 터널을 형성하기 위하여 선택적으로 제거하는 단계를 포함하는 CMOS FET 집적회로의 제조방법.
  23. 제22항에 있어서, 상기 소오스/드레인을 형성하는 단계는
    상기 활성패턴이 형성될 부분이 서로 분리시키도록 식각하는 단계; 및
    상기 식각된 영역 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  24. 제23항에 있어서,
    상기 활성패턴이 형성될 부분이 식각으로 분리되는 단계는 상기 활성패턴이 형성될 부분의 제1 및 제2 반대면을 정의하기 위한 활성패턴이 형성될 부분을 식각하는 단계를 포함하고,
    상기 소오스/드레인 영역을 형성하는 단계는 상기 제1 및 제2 반대면 각각에 소오스/드레인 영역을 형성하는 단계를 포함하며,
    상기 선택적으로 제거하는 단계는 제3 및 제4 측면으로부터 활성패턴이 형성될 부분을 통과하는 복수개의 터널을 형성하기 위한 복수개의 브릿지 사이의 층을 선택적으로 제거하는 단계를 포함하고,
    상기 게이트 전극을 형성하는 단계는 상기 제3 및 제4 측면 상의 상기 복수개의 브릿지를 둘러싸고 상기 터널을 지나서 확장되는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  25. 제22항에 있어서, 상기 활성패턴이 형성될 부분을 형성하는 단계는 세개의 브릿지 층과 두개의 브릿지 사이의 층을 을 포함하고 각각 세개의 브릿지층의 하나에 각각 인접하는 활성패턴을 형성될 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  26. 제22항에 있어서, 상기 게이트 전극을 형성하는 단계는 상기 브릿지를 둘러싸고 상기 터널을 채우는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  27. 제22항에 있어서, 상기 활성패턴이 형성될 영역을 형성하는 단계는
    상기 기판 상에 다중 브릿지 영역을 정의하는 층 패턴을 형성하는 단계; 및
    상기 다중 브릿지 영역 내에 상기 기판의 표면에 각각 교대로 브릿지 사이의 층과 브릿지 층을 적층하기 위하여 선택적으로 에피택셜 성장을 수행하는 단계를 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  28. 제27항에 있어서, 상기 브릿지 사이의 층과 상기 브릿지층을 형성하기 전에 상기 다중 브릿지 영역 내에 상기 기판에 이온주입을 하는 단계를 더 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  29. 제23항에 있어서, 상기 식각하는 단계는
    상기 활성패턴이 형성될 영역 상에 게이트 영역을 정의하는 더미 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴을 식각 마스크로 사용하여 상기 기판의 표면이 노출될 때까지 상기 활성패턴이 형성될 부분을 식각하는 단계를 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  30. 제29항에 있어서, 상기 선택적으로 제거하는 단계 이전에,
    상기 소오스/드레인 영역, 상기 기판 및 상기 활성패턴이 형성될 부분 상에 마스크층을 형성하는 단계;
    상기 더미 게이트 패턴을 노출시키는 마스크 패턴을 형성하기 위하여, 상기 더미 게이트 패턴이 노출될 때까지 상기 마스크층을 평탄화하는 단계;
    상기 마스크 패턴을 이용한 게이트 트렌치를 형성하기 위하여 상기 더미 게이트 패턴을 제거하는 단계; 및
    상기 마스크 패턴을 사용하여 상기 활성패턴이 형성될 부분의 측면을 노출시키는 단계를 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  31. 제23항에 있어서,
    상기 활성패턴이 형성될 부분은 상기 기판의 도핑된 부분을 형성하기 위하여 이온주입에 의하여 선행되고,
    상기 활성패턴이 형성될 부분은 상기 기판의 도핑된 부분 상에 활성패턴이 형성될 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  32. 제31항에 있어서, 상기 활성패턴이 형성될 부분의 분리된 영역은 이온주입의 돌출된 영역 하부를 식각하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  33. 제22항에 있어서, 상기 복수개의 브릿지 사이의 층을 선택적으로 제거하기 전에 상기 활성패턴이 형성될 부분 상에 채널 이온주입을 수행하는 것을 더 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  34. 제33항에 있어서, 상기 채널 이온주입이 수행되어 상기 브릿지층 각각은 서로 다른 도핑농도를 가지는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  35. 제22항에 있어서, 상기 게이트 전극을 형성하는 단계 이전에,
    상기 브릿지층을 둘러싸기 위하여 상기 브릿지의 표면 상에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  36. 제35항에 있어서, 상기 게이트 절연막을 형성하기 이전에 수소 또는 아르곤(Ar) 분위기에서 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
  37. 제22항에 있어서, 상기 활성패턴이 형성될 부분의 브릿지 사이의 층이 형성되어 상기 표면에 가장 가까운 브릿지 사이의 층은 나머지 브릿지 사이의 층보다 두꺼운 것을 특징으로 하는 CMOS FET 집적회로의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10837115B2 (en) 2018-03-15 2020-11-17 Samsung Electronics Co., Ltd. Pre-treatment composition before etching SiGe and method of fabricating semiconductor device using the same
US11881509B2 (en) 2020-12-22 2024-01-23 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176041B2 (en) * 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
FR2860099B1 (fr) * 2003-09-18 2006-01-06 St Microelectronics Sa Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu
KR100555567B1 (ko) * 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
KR100626382B1 (ko) * 2004-08-03 2006-09-20 삼성전자주식회사 식각 용액 및 이를 이용한 자기 기억 소자의 형성 방법
US7112289B2 (en) * 2004-11-09 2006-09-26 General Chemical Performance Products Llc Etchants containing filterable surfactant
KR100742276B1 (ko) * 2004-11-10 2007-07-24 삼성전자주식회사 저유전율 유전막을 제거하기 위한 식각 용액 및 이를이용한 저유전율 유전막 식각 방법
US7247579B2 (en) * 2004-12-23 2007-07-24 Lam Research Corporation Cleaning methods for silicon electrode assembly surface contamination removal
US7384851B2 (en) * 2005-07-15 2008-06-10 International Business Machines Corporation Buried stress isolation for high-performance CMOS technology
JP2007221106A (ja) 2006-01-19 2007-08-30 Toshiba Corp Ｎａｎｄ型半導体記憶装置及びその製造方法
JP2007251005A (ja) 2006-03-17 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
FR2899017A1 (fr) * 2006-03-21 2007-09-28 St Microelectronics Sa Procede de realisation d'un transistor a canal comprenant du germanium
ATE469199T1 (de) * 2006-10-31 2010-06-15 Soitec Silicon On Insulator Verfahren zur charakterisierung von defekten auf silizium-oberflächen, ätzlösung für silizium- oberflächen und verfahren zur behandlung von silizium-oberflächen mit der ätzlösung
JP5282419B2 (ja) * 2007-04-18 2013-09-04 ソニー株式会社 半導体装置及びその製造方法
JP4643617B2 (ja) * 2007-06-26 2011-03-02 株式会社東芝 不揮発性半導体記憶装置
JP5360703B2 (ja) * 2008-01-11 2013-12-04 メック株式会社 エッチング液
EP2090675B1 (en) * 2008-01-31 2015-05-20 Imec Defect etching of germanium
KR101316054B1 (ko) * 2008-08-08 2013-10-10 삼성전자주식회사 실리콘 산화막 식각용 조성물 및 이를 이용한 실리콘 산화막의 식각 방법
US8685272B2 (en) * 2008-08-08 2014-04-01 Samsung Electronics Co., Ltd. Composition for etching silicon oxide layer, method for etching semiconductor device using the same, and composition for etching semiconductor device
DE102009007136A1 (de) * 2009-02-02 2010-08-12 Sovello Ag Ätzmischung zur Herstellung einer strukturierten Oberfläche auf Siliziumsubstraten
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8974685B2 (en) 2009-05-21 2015-03-10 Stella Chemifa Corporation Fine-processing agent and fine-processing method
TWI507508B (zh) * 2009-05-22 2015-11-11 Stella Chemifa Corp Micro-processing agent, and micro-processing methods
US20130045908A1 (en) * 2011-08-15 2013-02-21 Hua Cui Method and composition for removing resist, etch residue, and copper oxide from substrates having copper, metal hardmask and low-k dielectric material
US8648388B2 (en) * 2012-02-15 2014-02-11 International Business Machines Corporation High performance multi-finger strained silicon germanium channel PFET and method of fabrication
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
JP6110814B2 (ja) * 2013-06-04 2017-04-05 富士フイルム株式会社 エッチング液およびそのキット、これらを用いたエッチング方法、半導体基板製品の製造方法および半導体素子の製造方法
JP2015036797A (ja) * 2013-08-15 2015-02-23 ソニー株式会社 表示装置および電子機器
KR102158963B1 (ko) 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9868902B2 (en) 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
KR102395073B1 (ko) 2015-06-04 2022-05-10 삼성전자주식회사 반도체 소자
TWI782893B (zh) 2015-07-09 2022-11-11 美商恩特葛瑞斯股份有限公司 選擇性地移除鍺化矽材料之方法、套組及組成物
KR102457249B1 (ko) * 2015-09-18 2022-10-21 주식회사 이엔에프테크놀로지 식각 조성물
US10157748B2 (en) * 2016-02-08 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US10090205B2 (en) * 2016-02-08 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US10388729B2 (en) * 2016-05-16 2019-08-20 Globalfoundries Inc. Devices and methods of forming self-aligned, uniform nano sheet spacers
KR20170135115A (ko) 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
US9728621B1 (en) * 2016-09-28 2017-08-08 International Business Machines Corporation iFinFET
US10157844B2 (en) * 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having oxide layer among interlayer dielectric layer
KR20180068591A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법
US10106737B2 (en) * 2017-03-22 2018-10-23 Lam Research Ag Liquid mixture and method for selectively wet etching silicon germanium
KR102352628B1 (ko) * 2017-04-11 2022-01-18 엔테그리스, 아이엔씨. 실리콘에 비해 실리콘-게르마늄을 선택적으로 에칭하기 위한 배합물
WO2018201066A1 (en) * 2017-04-27 2018-11-01 Tokyo Electron Limited Method for fabricating nfet and pfet nanowire devices
US9960272B1 (en) * 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET
US10636796B2 (en) * 2017-08-02 2020-04-28 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
US10879076B2 (en) * 2017-08-25 2020-12-29 Versum Materials Us, Llc Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/silicon stack during manufacture of a semiconductor device
US10714592B2 (en) * 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10818777B2 (en) 2017-10-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10424482B2 (en) 2017-12-19 2019-09-24 International Business Machines Corporation Methods and structures for forming a tight pitch structure
US10934484B2 (en) * 2018-03-09 2021-03-02 Versum Materials Us, Llc Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/ germanium stack during manufacture of a semiconductor device
US20190341452A1 (en) 2018-05-04 2019-11-07 International Business Machines Corporation Iii-v-segmented finfet free of wafer bonding
KR102653665B1 (ko) 2018-09-07 2024-04-04 삼성전자주식회사 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법
KR102537527B1 (ko) 2018-09-10 2023-05-26 삼성전자 주식회사 집적회로 소자
CN113412324B (zh) * 2018-12-03 2022-12-02 富士胶片电子材料美国有限公司 蚀刻组合物
JP7450334B2 (ja) * 2018-12-27 2024-03-15 東京応化工業株式会社 エッチング液、及び半導体素子の製造方法
KR20200136133A (ko) 2019-05-27 2020-12-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20220032575A (ko) 2019-07-08 2022-03-15 바스프 에스이 실리콘-게르마늄 재료를 선택적으로 에칭하기 위한 조성물, 그의 용도 및 방법
US11152488B2 (en) * 2019-08-21 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure with dummy pattern top in channel region and methods of forming the same
KR20210034725A (ko) * 2019-09-20 2021-03-31 삼성전자주식회사 반도체 장치
KR20210117004A (ko) 2020-03-18 2021-09-28 삼성전자주식회사 2d 물질로 이루어진 채널을 구비하는 전계 효과 트랜지스터
US11257917B2 (en) * 2020-06-05 2022-02-22 Qualcomm Incorporated Gate-all-around (GAA) transistors with additional bottom channel for reduced parasitic capacitance and methods of fabrication
CN114388430A (zh) * 2020-10-22 2022-04-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法以及掩膜版

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079517A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタの製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60124615A (ja) 1983-12-12 1985-07-03 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物
JPS61281873A (ja) 1985-06-07 1986-12-12 Fujitsu Ltd 薄膜形成装置
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH08208633A (ja) 1991-12-04 1996-08-13 Daicel Chem Ind Ltd グリシド−ルの精製方法
US5371035A (en) * 1993-02-01 1994-12-06 Motorola Inc. Method for forming electrical isolation in an integrated circuit device
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
KR960006004A (ko) 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
JPH09100452A (ja) 1995-10-03 1997-04-15 Bando Chem Ind Ltd 半導体用接着テープ
KR100207469B1 (ko) * 1996-03-07 1999-07-15 윤종용 반도체기판의 세정액 및 이를 사용하는 세정방법
US20020111024A1 (en) * 1996-07-25 2002-08-15 Small Robert J. Chemical mechanical polishing compositions
KR100234541B1 (ko) * 1997-03-07 1999-12-15 윤종용 반도체장치 제조용 웨이퍼의 세정을 위한 세정조성물 및 그를 이용한 세정방법
KR100251649B1 (ko) 1997-04-22 2000-04-15 윤종용 반도체장치제조공정용초순수의제조를위한살균조성물 및 이를이용한초순수제조장치의살균방법
KR100253086B1 (ko) * 1997-07-25 2000-04-15 윤종용 반도체장치제조를위한세정용조성물및이를이용한반도체장치의제조방법
KR19990011951A (ko) 1997-07-25 1999-02-18 윤종용 반도체장치의 세정액과 이를 사용한 세정방법
US6171551B1 (en) * 1998-02-06 2001-01-09 Steris Corporation Electrolytic synthesis of peracetic acid and other oxidants
US5972124A (en) * 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
JP2000212776A (ja) 1999-01-18 2000-08-02 Jsr Corp 化学機械研磨用水系分散体
DE19928564A1 (de) 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung
US6326667B1 (en) * 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
JP3891768B2 (ja) * 1999-12-28 2007-03-14 株式会社トクヤマ 残さ洗浄液
JP3624809B2 (ja) 2000-02-29 2005-03-02 昭和電工株式会社 洗浄剤組成物、洗浄方法及びその用途
WO2001099169A2 (en) * 2000-06-22 2001-12-27 Massachusetts Institute Of Technology Etch stop layer system for sige devices
JP2002031898A (ja) * 2000-07-14 2002-01-31 Matsushita Electric Ind Co Ltd パターン形成方法
WO2002013262A2 (en) * 2000-08-07 2002-02-14 Amberwave Systems Corporation Gate technology for strained surface channel and strained buried channel mosfet devices
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6429091B1 (en) 2000-12-08 2002-08-06 International Business Machines Corporation Patterned buried insulator
JP2002353443A (ja) 2001-05-23 2002-12-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100391984B1 (ko) * 2001-08-08 2003-07-22 삼성전자주식회사 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법
JP2003183652A (ja) 2001-12-19 2003-07-03 Alps Electric Co Ltd エッチング剤
JP3793808B2 (ja) * 2002-05-02 2006-07-05 国立大学法人東京工業大学 電界効果トランジスタの製造方法
US7176041B2 (en) * 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079517A (ja) 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10837115B2 (en) 2018-03-15 2020-11-17 Samsung Electronics Co., Ltd. Pre-treatment composition before etching SiGe and method of fabricating semiconductor device using the same
US11881509B2 (en) 2020-12-22 2024-01-23 Samsung Electronics Co., Ltd. Semiconductor device

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