DE10161129A1

DE10161129A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Info

Publication number: DE10161129A1
Application number: DE10161129A
Authority: DE
Inventors: Hideki Takahashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-05-29
Filing date: 2001-12-12
Publication date: 2002-12-12
Anticipated expiration: 2021-12-13
Also published as: US20020179976A1; KR100493838B1; JP4823435B2; DE10161129B4; US6781199B2; KR20020090837A; JP2002353456A

Abstract

Es wird eine Halbleitervorrichtung geschaffen, bei der ein Steigen einer Gate-Kapazität minimiert werden kann, ohne daß dies die Operationscharakteristik und ein Verfahren zur Herstellung der Halbleitervorrichtung beeinträchtigt. Durch eine P-Basis-Schicht (5) bzw. eine N-Schicht (4) sind ein erster Graben (7) und ein zweiter Graben (11) ausgebildet, die einen oberen Schichtabschnitt einer DOLLAR I1-Schicht (3) erreichen. Zwischen den ersten Gräben (7) und (7) sind eine vorgegebene Anzahl zweiter Gräben (11) ausgebildet. Der erste Graben (7) grenzt an ein DOLLAR I2-Emitter-Gebiet (6) an und enthält eine Gate-Elektrode (9). Der zweite Graben (11) enthält ein Polysiliciumgebiet (15). Er besitzt im Unterschied zum ersten Graben (7) kein DOLLAR I3-Emitter-Gebiet (6) in einem Umgebungsgebiet, und in ihm ist keine Gate-Elektrode (9) ausgebildet. Ein erster Graben (7) und der angrenzende zweite Graben (11) haben einen solchen Abstand, daß die Durchbruchsspannung nicht sinkt. Nahezu auf der gesamten Oberfläche eines Basis-Gebiets (5) ist direkt eine Emitter-Elektrode (12) ausgebildet.

Description

Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und insbesondere eine Halbleitervorrichtung mit einem Bipo lartransistor mit einem isolierenden Gate und ein Verfahren zu ihrer Herstellung.

In der Leistungselektronik wird ein IGBT (Bipolartransistor mit isoliertem Gate) anhand einer Kennlinie in einem Gebiet, in dem eine Nennspannung 300 V oder mehr beträgt, hauptsäch lich als Schaltelement zum Ansteuern eines Motors oder der gleichen verwendet.

Fig. 27 ist eine Schnittansicht einer Struktur eines herkömm lichen Graben-Gate-IGBTs (TIGBTs). Wie in Fig. 27 gezeigt ist, ist auf einem P⁺-Substrat 31 eine N⁺-Pufferschicht 32 ausgebildet, während auf der N⁺-Pufferschicht 32 eine N^-- Schicht 33 ausgebildet ist.

Auf der N^--Pufferschicht 33 ist selektiv ein P-Basis-Gebiet 35 ausgebildet, während außerdem an einer Oberfläche des P- Basis-Gebiets 35 selektiv ein N⁺-Emitter-Gebiet 36 ausgebil det ist. Das P-Basis-Gebiet 35 kann durch Diffusion von P- Störstellen ausgebildet worden sein, während das N⁺-Emitter- Gebiet 36 durch Diffusion von N-Störstellen mit hoher Kon zentration ausgebildet worden sein kann.

Durch das P-Basis-Gebiet 35 ist angrenzend an das N⁺-Emitter- Gebiet 36 ein Graben 37 ausgebildet, der den oberen Schicht abschnitt der N^--Schicht 33 erreicht, während über einen Gate-Isolierfilm 38, der auf der Innenwand des Grabens 37 ausgebildet ist, in dem Graben 37 eine Gate-Elektrode 39 ver graben ist. Die Gate-Elektrode 39 ist aus Polysilicium ausge bildet.

Ein Gebiet des P-Basis-Gebiets 35, das der Gate-Elektrode 39 über den Gate-Isolierfilm 38 gegenüberliegt, ist als Kanalge biet definiert. Über einem großen Teil einer Oberfläche des N⁺-Emitter-Gebiets 36 und des Gate-Isolierfilms 38 ist ein Zwischenschicht-Isolierfilm 40 ausgebildet, während über ei nem Teil der Oberfläche des N⁺-Emitter-Gebiets 36 (einem Ab schnitt mit Ausnahme des großen Teils) und über einer Ober fläche des P-Basis-Gebiets 35 eine Emitter-Elektrode 42 aus gebildet ist, und während auf einer Rückseite des P⁺-Sub strats 31 eine Kollektor-Elektrode 43 ausgebildet ist.

Fig. 28 ist eine Schnittansicht einer Struktur eines von den Erfindern konstruierten Ladungsträgerspeicher-TIGBTs (CSTBTs; Ladungsträgerspeicher-Graben-Gate-Bipolartransistors). Wie in Fig. 28 gezeigt ist, unterscheidet sich der TIGBT von dem in Fig. 27 gezeigten TIGBT dadurch, daß zwischen der N^--Schicht 33 und dem P-Basis-Gebiet 35 eine N-Schicht 34 ausgebildet ist. Die N-Schicht 34 ist dazu vorgesehen, in einem Gebiet, das flacher als ein unterer Abschnitt des Grabens 37 ist, Ladungsträger zu speichern.

Nachfolgend wird der Betrieb der in den Fig. 27 und 28 ge zeigten IGBTs (des TIGBTs und des CSTBTs) beschrieben.

Wenn in den in den Fig. 27 und 28 gezeigten Strukturen zwi schen der Emitter-Elektrode 42 und der Kollektor-Elektrode 43 eine vorgegebene Kollektor-Spannung VCE eingestellt wird, während zwischen der Emitter-Elektrode 42 und der Gate-Elek trode 39 eine vorgegebene Gate-Spannung VGE angelegt wird, um einen eingeschalteten Zustand zu erzeugen, wird ein Kanalge biet in dem P-Basis-Gebiet 35 invertiert, so daß es zu einem N-Gebiet wird, wobei ein Kanal ausgebildet wird.

Von der Emitter-Elektrode 42 werden über den Kanal Elektronen in die N-Schicht 33 (N-Schicht 34) injiziert. Durch die auf diese Weise injizierten Elektronen wird zwischen dem P⁺-Sub strat 31 und der N^--Schicht 33 (N⁺-Pufferschicht 32) eine Durchlaßspannung angelegt, wobei von dem P⁺-Substrat 31 Lö cher injiziert werden, wobei ein Widerstandswert der N^-- Schicht 33 beträchtlich verringert und eine Stromkapazität des IGBTs erhöht wird. Somit kann bei dem IGBT durch die In jektion der Löcher von dem P⁺-Substrat 31 der Widerstandswert der N^--Schicht 33 verringert werden.

Nachfolgend wird eine Operation des IGBT von einem einge schalteten Zustand in einen ausgeschalteten Zustand beschrie ben. In den in den Fig. 27 und 28 gezeigten Strukturen wird die in dem eingeschalteten Zustand zwischen der Emitter- Elektrode 42 und der Gate-Elektrode 39 angelegte Gate-Span nung VGE in einen ausgeschalteten Zustand geändert, so daß "0" oder eine Sperrspannung angelegt wird.

Folglich wird das auf den N-Typ invertierte Kanalgebiet in den P-Typ zurückversetzt, so daß die Injektion der Elektronen von dem Emitter-Gebiet 42 ebenfalls angehalten wird. Durch das Anhalten der Injektion der Elektronen wird die Injektion der Löcher von dem P⁺-Substrat 31 ebenfalls angehalten. Da raufhin gehen die Elektronen und die Löcher, die in der N^-- Schicht 33 (N⁺-Pufferschicht 32) gespeichert sind, über die Kollektor-Elektrode 43 bzw. über die Emitter-Elektrode 42 oder werden miteinander rekombiniert und vernichtet.

Im Fall des in Fig. 27 gezeigten TIGBTs ist eine MOS-Struktur der Oberfläche im Vergleich zu einem IGBT mit ebenem Gate auf etwa 1/10 verringert. Somit kann eine Kennlinie verbessert werden. Außerdem fließt in dem IGBT mit ebenem Gate über die Oberfläche ein Strom in ein zwischen den P-Basis-Gebieten der angrenzenden Zellen liegendes N-Gebiet. In diesem Gebiet ist ein Spannungsabfall hoch.

Allerdings ist die Gate-Elektrode 39 in dem TIGBT in Tiefen richtung durch das P-Basis-Gebiet 35 ausgebildet. Folglich ist die zwischen den P-Basis-Gebieten 35 liegende N^--Schicht 33 in einem Strompfad nicht vorhanden. Somit kann eine Be triebscharakteristik verbessert werden.

In dem in Fig. 28 gezeigten CSTBT ist unter dem P-Basis-Ge biet 35 die N-Schicht 34 ausgebildet. Somit kann verhindert werden, daß die von den P⁺-Substrat 31 ausgesendeten Löcher die Emitter-Elektrode 42 erreichen. Folglich werden die Lö cher unter dem P-Basis-Gebiet 35 gespeichert, wobei eine Spannung im eingeschalteten Zustand stärker als in dem TIGBT verringert werden kann.

Ein IGBT mit einer Graben-Gate-Struktur schrumpft im Ver gleich zu dem Typ mit ebenem Gate auf 1/10 oder mehr, so daß die Anzahl der Gates erhöht wird. Somit gibt es ein Problem, daß eine Gate-Kapazität steigt. Zur Lösung des Problems gibt es ein Verfahren, bei dem die Zellengröße erhöht und damit die Anzahl der Gates verringert wird. Falls dieses Verfahren angewendet wird, wird aber in dem TIGBT die Spannung im ein geschalteten Zustand erhöht, während in dem CSTBT die Span nung im eingeschalteten Zustand weniger erhöht wird und eine Durchbruchsspannung sinkt. Somit kann das Problem nicht prak tisch gelöst werden.

Fig. 29 ist ein Graph einer Beziehung zwischen einem Graben zwischenraum zwischen den angrenzenden Gräben (einem Abstand zwischen den Gräben und einem Abstand zwischen gegenüberlie genden Grabenenden) und einer Spannung im eingeschalteten Zustand sowohl in dem TIGBT als auch in dem CSTBT. Fig. 30 ist ein Graph einer Beziehung zwischen dem Grabenzwischenraum und einer Durchbruchsspannung sowohl in dem TIGBT als auch in dem CSTBT. In den Fig. 29 und 30 bezeichnet eine Kurve LT die Kennlinie des TIGBTs, während die Kurve LC die Kennlinie des CSTBTs bezeichnet.

Herkömmlich wird der Grabenzwischenraum sowohl in dem TIGBT als auch in dem CSTBT zu 3 µm konstruiert. In den Fig. 29 und 30 ist der Grabenzwischenraum kleiner oder gleich etwa 11 µm. Wenn der Grabenzwischenraum 11 µm beträgt, ist die Zellen größe auf das Dreifache der herkömmlichen erhöht und eine Gate-Kapazität auf 1/3 verringert.

Wie die Kurve LC in Fig. 29 zeigt, ändert sich in dem CSTBT die Spannung im eingeschalteten Zustand selbst dann, wenn der Grabenzwischenraum erhöht wird, nicht stark, während die Spannung im eingeschalteten Zustand in dem TIGBT, wie die Kurve LT zeigt, auf einen Pegel steigt, der mit steigendem Grabenzwischenraum nicht vernachlässigbar ist.

Wie in der Kurve LT in Fig. 30 gezeigt ist, fällt selbst dann, wenn der Grabenzwischenraum erhöht wird, die Durch bruchsspannung des TIGBTs weniger, während die Durchbruchs spannung mit wachsendem Grabenzwischenraum in dem CSTBT, wie die Kurve LC zeigt, rasch fällt und insbesondere, wenn der Grabenzwischenraum größer als 5 µm wird, gegen 0 V geht. Somit wird in dem herkömmlichen TIGBT und CSTBT eine Spannung im eingeschalteten Zustand erhöht oder die Durchbruchsspan nung gesenkt. Somit gibt es ein Problem, daß der Grabenzwi schenraum nicht erhöht werden kann, um die Gate-Kapazität zu verringern.

Ein gemeinsames Problem der IGBTs (des TIGBT und des CSTBT) besteht außerdem darin, daß ein durch die N^--Schicht 33 (die N-Schicht 34 in dem in Fig. 28 gezeigten CSTBT), das P-Basis- Gebiet 35 und das N⁺-Emitter-Gebiet 36 gebildeter parasitärer Bipolartransistor vorhanden ist.

Wenn der parasitäre BIP-Transistor betrieben wird, kann der IGBT nicht gesteuert werden und fällt aus. Da der CSTBT die N-Schicht 34 bildet, ist ein Widerstandswert in der Nähe des P-Basis-Gebiets 35 größer als in dem TIGBT, wobei der parasi täre BIP-Transistor leichter als in dem TIGBT betrieben wird.

Außerdem hat JP 9-331063 (1997) einige Strukturen vorgeschla gen, um die Probleme des TIGBTs zu lösen.

Fig. 31 ist eine Schnittansicht einer ersten verbesserten Struktur des TIGBTs. Wie in Fig. 31 gezeigt ist, sind auf einem P⁺-Substrat 103 eine N⁺-Pufferschicht 102, eine N^-- Schicht 101 und eine P-Basis-Schicht 104 ausgebildet, während an einer Oberfläche des P-Basis-Gebiets 104 selektiv ein N⁺- Emitter-Gebiet 105 ausgebildet ist und von einer Oberfläche des N⁺-Emitter-Gebiets 105 durch das N⁺-Emitter-Gebiet 105 und das P-Basis-Gebiet 104 ein Gate-Graben 70 bis zu der N^-- Schicht 101 ausgebildet ist. Der Gate-Graben 70 enthält einen Gate-Isolierfilm 107 und eine Gate-Elektrode 108, die in ei nem Gate-Graben 107A ausgebildet sind.

Die Seiten und die Oberseite der Gate-Elektrode 108 sind mit einem Isolierfilm 118 bedeckt, während ferner auf der Gate- Elektrode 108 über den Isolierfilm 118 ein Silikatglasfilm 119 ausgebildet ist und auf einem Teil des Silikatglasfilms 119 ein CVD-Oxidfilm 120 ausgebildet ist.

Außerdem ist zwischen den Gate-Gräben 70 und 70 ein Emitter- Graben 80 ausgebildet, der durch das P-Basis-Gebiet 104 von der Oberfläche des P-Basis-Gebiets 104, an der das N⁺-Emit ter-Gebiet 105 nicht ausgebildet ist, die N^--Schicht 101 er reicht. Der Emitter-Graben 80 enthält einen Emitter-Isolier film 80b und eine Emitter-Grabenelektrode 80c, die in einem Emitter-Graben 80a ausgebildet sind.

Auf einem Teil des N⁺-Emitter-Gebiets 105 und des P-Basis- Gebiets 104 ist eine Emitter-Elektrode 110 in der Weise aus gebildet, daß sie über ein in dem Silikatglasfilm 119 ausge bildetes Kontaktloch 50 elektrisch mit einem Teil der Emit ter-Grabenelektrode 80c verbunden ist, während auf einer Rückseite des P⁺-Substrats 103 eine Kollektor-Elektrode 111 ausgebildet ist.

Eine solche erste verbesserte Struktur unterscheidet sich von dem in Fig. 27 gezeigten TIGBT dadurch, daß zwischen den Gate-Gräben 70 und 70 der Emitter-Graben 80 vorgesehen ist. Durch Einstellen eines Grabenzwischenraums zwischen den Gate- Gräben 70 und 70, die nahezu genauso wie die in Fig. 27 ge zeigten Gate-Elektroden des TIGBTs als Gate-Elektroden wir ken, kann bei dieser Struktur eine Gate-Kapazität gleich der des in Fig. 27 gezeigten TIGBTs sein.

Ferner ist bei der ersten verbesserten Struktur zwischen den Gate-Gräben 70 und 70 der Emitter-Graben 80 ausgebildet. So mit beträgt ein Grabenzwischenraum dx (eine Restbreite aus Silicium) zwischen dem Gate-Graben 70 und dem Emitter-Graben 80, die aneinander angrenzen, 0,2 µm. Somit ist eine Technik offenbart worden, die in der momentanen Herstellungstechnolo gie sehr schwer zu realisieren ist.

Fig. 32 ist eine Schnittansicht einer zweiten verbesserten Struktur des TIGBTs. Wie in Fig. 32 gezeigt ist, sind zwi schen den Gate-Gräben 70 und 70 mehrere Emitter-Gräben 80 ausgebildet. In dem Emitter-Graben 80 ist in dem Emitter-Iso lierfilm 80b die Emitter-Grabenelektrode 80c ausgebildet.

Über der gesamten Oberfläche des P-Basis-Gebiets 104 ist zwi schen den Emittergräben 80 und 80 ein Silikatglasfilm 110A ausgebildet. Über der gesamten Oberfläche ist eine Emitter- Elektrode 110 ausgebildet, die direkt auf einem Teil einer N⁺-Emitterschicht 105, auf dem an den Gate-Graben 70 angren zenden P-Basis-Gebiet 104 und auf der Emitter-Grabenelektrode 80c ausgebildet ist. Die anderen Strukturen sind die gleichen wie in der in Fig. 31 gezeigten ersten verbesserten Struktur.

In der zweiten verbesserten Struktur sind zwischen den Gate- Gräben 70 und 70 die Emitter-Gräben 80 vorgesehen, so daß ein Grabenzwischenraum zwischen den Gate-Gräben 70 und 70 erhöht werden kann. Folglich kann eine Gate-Kapazität erhöht werden.

Allerdings erreichen ein von der Kollektor-Elektrode 111 in das P⁺-Substrat 103 injizierte Löcher das elektrisch mit der Emitter-Elektrode 110 verbundene P-Basis-Gebiet 104, d. h. die Emitter-Elektrode 110, lediglich über das an den Gate- Graben 70 angrenzende P-Basis-Gebiet 104.

Aus diesem Grund wird eine Kollektor-Sättigungsspannung VCE (sat) anders als bei der in Fig. 27 gezeigten Struktur des TIGBTs, in dem das P-Basis-Gebiet 35 fast über die gesamte Oberfläche ausgedehnt ist, während die Löcher in dem P-Basis- Gebiet 104 gespeichert werden kann, das nicht elektrisch mit der Emitter-Elektrode 110 verbunden ist, nicht einfach er höht, d. h. ein unter dem P-Basis-Gebiet 104 zwischen den Emitter-Gräben 80 und 80 vorgesehener Abschnitt kann verrin gert werden. Folglich kann die Spannung im eingeschalteten Zustand verringert werden.

Die Anwesenheit des P-Basis-Gebiets 104, das nicht elektrisch mit der Emitter-Elektrode 110 verbunden ist, schafft die fol genden Probleme. In einem Prozeß im ausgeschalteten Zustand des IGBTs sollen die Löcher die Emitter-Elektrode 110 errei chen. Ein großer Teil des P-Basis-Gebiets 104 ist aber nicht elektrisch mit der Emitter-Elektrode 110 verbunden. Somit können die Löcher nicht ausreichend die Emitter-Elektrode 110 erreichen. Somit gibt es ein Problem, daß eine Operation im ausgeschalteten Zustand des IGBTs nachteilig beeinflußt wird.

Außerdem gehen in dem Prozeß im ausgeschalteten Zustand die Löcher, die die Emitter-Elektrode 110 erreichen, durch das P- Basis-Gebiet 104, das elektrisch mit der Emitter-Elektrode 110 verbunden ist. Somit gibt es ein Problem, daß der parasi täre BIP-Transistor leichter als in dem in Fig. 27 gezeigten TIGBT betätigt werden kann.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei tervorrichtung, in der ein Steigen einer Gate-Kapazität mini miert werden kann, ohne daß sich dies nachteilig auf eine Betriebscharakteristik auswirkt, und die somit die obener wähnten Nachteile nicht besitzt, sowie ein Verfahren zur Her stellung der Halbleitervorrichtung zu schaffen.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halblei tervorrichtung nach Anspruch 1 bzw. durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 15. Weiterbildungen der Erfindung sind in den abhängigen Ansprü chen angegeben.

Ein erster Aspekt der Erfindung ist gerichtet auf eine Halb leitervorrichtung mit einer ersten Halbleiterschicht eines ersten Leitungstyps mit einer ersten und einer zweiten Haupt oberfläche, einer zweiten Halbleiterschicht eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht ausgebildet ist, einer dritten Halbleiter schicht des zweiten Leitungstyps, die auf der zweiten Halb leiterschicht ausgebildet ist, einer vierten Halbleiter schicht des ersten Leitungstyps, die auf der dritten Halblei terschicht ausgebildet ist, einem ersten Graben und wenig stens einem zweiten Graben, die wenigstens die vierte Halb leiterschicht von der Oberfläche der vierten Halbleiter schicht aus durchdringen, einem ersten Halbleitergebiet des zweiten Leitungstyps, das angrenzend an den ersten Graben selektiv an der Oberfläche der vierten Halbleiterschicht aus gebildet ist, einem ersten Isolierfilm, der auf einer Innen wand des ersten Grabens ausgebildet ist, einer Steuerelek trode, die durch den ersten Isolierfilm in dem ersten Graben vergraben ist, wobei die Steuerelektrode in dem wenigstens einen zweiten Graben nicht ausgebildet ist, einer ersten Hauptelektrode, die elektrisch wenigstens mit einem Teil des ersten Halbleitergebiets verbunden ist und nahezu über der gesamten Oberfläche der vierten Halbleiterschicht ausgebildet ist, und einer zweiten Hauptelektrode, die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht ausgebildet ist.

Ein zweiter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der ein Abstand zwischen dem ersten Graben und dem wenigstens einen zweiten Graben auf 5 µm oder weniger eingestellt ist.

Ein dritter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß dem ersten Aspekt der Erfindung, bei der der erste Graben einen Graben umfaßt, der in einer Ebene gesehen in einer vorgegebenen Richtung ausgebildet ist, der wenigstens eine zweite Graben einen Graben umfaßt, der in ei ner Ebene gesehen in der vorgegebenen Richtung ausgebildet ist, das erste Halbleitergebiet ein erstes Teilgebiet umfaßt, das in der Nähe des ersten Grabens ausgebildet ist, und ein zweites Teilgebiet umfaßt, das in einer Richtung, so daß es sich von dem ersten Graben entfernt, von dem ersten Teilge biet ausgeht, und die erste Hauptelektrode direkt auf dem zweiten Teilgebiet ausgebildet ist, so daß sie eine elektri sche Verbindung mit dem ersten Halbleitergebiet herstellt.

Ein vierter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß dem dritten Aspekt der Erfindung, bei der das erste Halbleitergebiet ein drittes Teilgebiet umfaßt, das ferner von dem zweiten Teilgebiet ausgeht und in der Nähe des wenigstens einen zweiten Grabens ausgebildet ist, und die erste Hauptelektrode ferner direkt auf dem dritten Teilgebiet ausgebildet ist, so daß sie eine elektrische Verbindung zu dem ersten Halbleitergebiet herstellt.

Ein fünfter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß dem vierten Aspekt der Erfindung, bei der das zweite und das dritte Teilgebiet mehrere zweite bzw. dritte Teilgebiete umfassen, und die mehreren dritten Teilge biete selektiv in der Nähe des wenigstens einen zweiten Gra bens ausgebildet sind.

Ein sechster Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß einem der ersten fünf Aspekte der Erfindung, ferner mit einem an der Oberfläche der vierten Halbleiterschicht angrenzend an den wenigstens einen zweiten Graben ausgebildeten zweiten Halbleitergebiet des ersten Lei tungstyps, wobei das zweite Halbleitergebiet eine Konzentra tion der Störstellen des ersten Leitungstyps besitzt, die so eingestellt ist, daß sie höher als die der vierten Halblei terschicht ist.

Ein siebenter Aspekt der Erfindung ist gerichtet auf die Halbleitervorrichtung gemäß dem sechsten Aspekt der Erfin dung, bei der die Konzentration der Störstellen des ersten Leitungstyps in dem zweiten Halbleitergebiet so eingestellt ist, daß sie höher als eine Konzentration von Störstellen des zweiten Leitungstyps in dem ersten Halbleitergebiet ist.

Ein achter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß einem der ersten sieben Aspekte der Erfindung, bei der der wenigstens eine zweite Graben mehrere zweite Gräben umfaßt.

Ein neunter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß einem der ersten sieben Aspekte der Erfindung, bei der der erste Graben und der wenigstens eine zweite Graben gleiche Ausbildungstiefen haben.

Ein zehnter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß einem der ersten sieben Aspekte der Erfindung, bei der der erste Graben und der wenigstens eine zweite Graben gleiche Ausbildungsbreiten haben.

Ein elfter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung einem gemäß einem der ersten sieben Aspekte der Erfindung, ferner mit einem zweiten Isolierfilm, der auf einer Innenwand des wenigstens einen zweiten Grabens ausge bildet ist.

Ein zwölfter Aspekt der Erfindung ist gerichtet auf die Halb leitervorrichtung gemäß dem elften Aspekt der Erfindung, fer ner mit einem leitenden Gebiet, das durch den zweiten Iso lierfilm in dem wenigstens einen zweiten Graben vergraben ist.

Ein dreizehnter Aspekt der Erfindung ist gerichtet auf die Halbleitervorrichtung gemäß dem zwölften Aspekt der Erfin dung, bei der die erste Hauptelektrode direkt auf dem leiten den Gebiet ausgebildet ist.

Ein vierzehnter Aspekt der Erfindung ist gerichtet auf die Halbleitervorrichtung gemäß einem der ersten dreizehn Aspekte der Erfindung, ferner mit einer sechsten Halbleiterschicht des zweiten Leitungstyps, die zwischen der ersten Halbleiter schicht und der zweiten Halbleiterschicht ausgebildet ist, wobei die sechste Halbleiterschicht eine Konzentration von Störstellen des zweiten Leitungstyps enthält, die so einge stellt ist, daß sie höher als die der zweiten Halbleiter schicht ist.

Ein fünfzehnter Aspekt der Erfindung ist gerichtet auf ein Verfahren zur Herstellung einer Halbleitervorrichtung, mit den folgenden Schritten: (a) Vorbereiten eines Substrats, das eine erste Halbleiterschicht eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche und eine zweite Halbleiterschicht eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht aus gebildet ist, umfaßt; (b) Ausbilden einer dritten Halbleiter schicht des zweiten Leitungstyps auf der zweiten Halbleiter schicht, (c) Ausbilden einer vierten Halbleiterschicht des ersten Leitungstyps auf der dritten Halbleiterschicht, (d) selektives Ausbilden eines ersten Halbleitergebiets des zwei ten Leitungstyps an einer Oberfläche der vierten Halbleiter schicht, (e) selektives Ausbilden eines ersten Grabens, der wenigstens das erste Halbleitergebiet und die vierte Halblei terschicht von der Oberfläche der vierten Halbleiterschicht aus durchdringt, (f) Ausbilden eines ersten Isolierfilms auf einer Innenwand des ersten Grabens, (g) Vergraben einer Steu erelektrode in dem ersten Graben durch den ersten Isolier film, (h) Ausbilden wenigstens eines zweiten Grabens angren zend an den und getrennt von dem ersten Graben, der wenig stens die vierte Halbleiterschicht von deren Oberfläche aus durchdringt, (i) Ausbilden einer ersten Hauptelektrode, die elektrisch wenigstens mit einem Teil des ersten Halbleiterge biets verbunden ist, nahezu auf der gesamten Oberfläche der vierten Halbleiterschicht, und (j) Ausbilden einer zweiten Hauptelektrode auf der zweiten Hauptoberfläche der ersten Halbleiterschicht.

Ein sechzehnter Aspekt der Erfindung ist gerichtet auf das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem fünfzehnten Aspekt der Erfindung, bei dem die Schritte (e) und (h) in der Weise ausgeführt werden, daß ein Abstand zwischen dem ersten Graben und dem wenigstens einen zweiten Graben auf 5 µm oder weniger eingestellt wird.

Ein siebzehnter Aspekt der Erfindung ist gerichtet auf das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem fünfzehnten Aspekt der Erfindung, bei dem der Schritt (e) den Schritt des Ausbildens des ersten Grabens in einer Ebene gesehen in einer vorgegebenen Richtung umfaßt, der Schritt (h) den Schritt des Ausbildens des wenigstens einen zweiten Grabens in einer Ebene gesehen in der vorgegebenen Richtung umfaßt, nach Ausführen der Schritte (d) und (e) das erste Halbleitergebiet ein erstes Teilgebiet umfaßt, das in der Nähe des ersten Grabens ausgebildet ist, und ein zweites Teilgebiet umfaßt, das in einer Richtung, die sich von dem ersten Graben entfernt, von dem ersten Teilgebiet ausgeht, und der Schritt (i) den Schritt des direkten Ausbildens der ersten Hauptelektrode auf dem zweiten Teilgebiet umfaßt.

Ein achtzehnter Aspekt der Erfindung ist gerichtet auf das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem fünfzehnten oder sechzehnten Aspekt der Erfindung, mit dem weiteren Schritt: (k) Ausbilden eines zweiten Halbleiter gebiets des ersten Leitungstyps an der Oberfläche der vierten Halbleiterschicht, wobei das zweite Halbleitergebiet eine Konzentration von Störstellen des ersten Typs besitzt, die höher als die der vierten Halbleiterschicht eingestellt ist.

Ein neunzehnter Aspekt der Erfindung ist gerichtet auf das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem fünfzehnten, sechzehnten, siebzehnten oder achtzehnten Aspekt der Erfindung, bei dem der Schritt (e) und der Schritt (h) gleichzeitig ausgeführt werden.

Ein zwanzigster Aspekt der Erfindung ist gerichtet auf das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem fünfzehnten, sechzehnten, siebzehnten oder achtzehnten Aspekt der Erfindung, mit dem weiteren Schritt: (l) Ausbilden eines zweiten Isolierfilms auf einer Innenwand des wenigstens einen zweiten Grabens, wobei der Schritt (f) und der Schritt (l) gleichzeitig ausgeführt werden.

Ein einundzwanzigster Aspekt der Erfindung ist gerichtet auf das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem zwanzigsten achtzehnten Aspekt der Erfindung, mit dem weiteren Schritt: (m) Vergraben eines leitenden Gebietes in dem wenigstens einen zweiten Graben durch den zweiten Iso lierfilm, wobei der Schritt (g) und der Schritt (m) gleich zeitig ausgeführt werden.

Ein zweiundzwanzigster Aspekt der Erfindung ist gerichtet auf das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem fünfzehnten, sechzehnten, siebzehnten, achtzehnten, neunzehnten, zwanzigsten oder einundzwanzigsten Aspekt der Erfindung, bei dem der Schritt (a) die folgenden Schritte umfaßt: (a-1) Vorbereiten der ersten Halbleiterschicht, und (a-2) Ausbilden der zweiten Halbleiterschicht über der ersten Hauptoberfläche der ersten Halbleiterschicht durch Epitaxie.

Ein dreiundzwanzigster Aspekt der Erfindung ist gerichtet auf das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem fünfzehnten, sechzehnten, siebzehnten, achtzehnten, neunzehnten, zwanzigsten oder einundzwanzigsten Aspekt der Erfindung, bei dem der Schritt (a) die folgenden Schritte umfaßt: (a-1) Vorbereiten der zweiten Halbleiterschicht, und (a-2) Implantieren von Störstellen des zweiten Leitungstyps von einer Rückseite der zweiten Halbleiterschicht und dadurch Ausbilden der ersten Halbleiterschicht in einem unteren Schichtabschnitt der zweiten Halbleiterschicht.

Wie oben beschrieben wurde, sind gemäß dem ersten Aspekt der Erfindung der erste Graben, in dem die Steuerelektrode vorge sehen ist, und wenigstens ein zweiter Graben, in dem keine Steuerelektrode vorgesehen ist, zusammen ausgebildet worden. Somit kann eine mit der Steuerelektrode verknüpfte Kapazität verringert werden.

In diesem Fall ist der Abstand zwischen dem ersten Graben und wenigstens einem zweiten Graben in der Weise eingestellt, daß eine ausreichende Durchbruchsspannung aufrechterhalten werden kann. Folglich kann außerdem eine Verringerung der Durch bruchsspannung ausreichend verhindert werden. Außerdem kann durch die Anwesenheit der dritten Halbleiterschicht das Stei gen einer Spannung im eingeschalteten Zustand ausreichend verhindert werden.

Außerdem ist die erste Hauptelektrode fast über der gesamten Oberfläche der vierten Halbleiterschicht ausgebildet. Somit kann veranlaßt werden, daß ein Ladungsträger gut zwischen der vierten Halbleiterschicht und der ersten Hauptelektrode fließt, so daß eine Betriebscharakteristik verbessert werden kann.

Im Ergebnis kann die Halbleitervorrichtung gemäß dem ersten Aspekt der Erfindung ein Steigen der mit der Steuerelektrode verknüpften Kapazität minimieren, ohne daß sich dies nachtei lig auf die Betriebscharakteristik einschließlich der Span nung im eingeschalteten Zustand, der Durchbruchsspannung und dergleichen auswirkt.

Gemäß dem zweiten Aspekt der Erfindung ist der Abstand zwi schen dem ersten Graben und wenigstens einem zweiten Graben auf 5 µm oder weniger eingestellt. Folglich kann eine ausrei chende Durchbruchsspannung aufrechterhalten werden.

Gemäß dem dritten Aspekt der Erfindung ist die erste Haupt elektrode direkt auf dem zweiten Teilgebiet ausgebildet, so daß sie die elektrische Verbindung mit dem ersten Halbleiter gebiet herstellt. Somit kann wirksam verhindert werden, daß ein parasitärer Bipolartransistor, der das erste Halbleiter gebiet, die vierte Halbleiterschicht und die dritte Halblei terschicht umfaßt, betätigt wird.

Gemäß dem vierten Aspekt der Erfindung ist die erste Haupt elektrode ferner direkt auf dem dritten Teilgebiet ausgebil det, um die elektrische Verbindung herzustellen. Folglich kann ein Kontaktwiderstand der ersten Hauptelektrode und des ersten Halbleitergebiets weiter verringert werden.

Gemäß dem fünften Aspekt der Erfindung sind in der Nähe we nigstens eines zweiten Grabens selektiv mehrere dritte Teil gebiete ausgebildet. Somit kann die Verhinderung des Betäti gens des parasitären Bipolartransistors mit der Verringerung des Kontaktwiderstands ins Gleichgewicht gebracht werden.

Gemäß dem sechsten Aspekt der Erfindung kann der Kontaktwi derstand zwischen der vierten Halbleiterschicht und der er sten Hauptelektrode dadurch verringert werden, daß das zweite Halbleitergebiet eine höhere Konzentration der Störstellen des ersten Leitungstyps als die vierte Halbleiterschicht hat. Somit kann der Betrieb des parasitären Bipolartransistors unterdrückt werden.

Gemäß dem siebenten Aspekt der Erfindung ist die Konzentra tion der Störstellen des ersten Leitungstyps in dem zweiten Halbleitergebiet höher als die Konzentration der Störstellen des zweiten Leitungstyps in dem ersten Halbleitergebiet ein gestellt. Somit kann der Diffusionsgrad während der Ausbil dung des ersten Halbleitergebiets unterdrückt werden. Folg lich kann die Vorrichtung klein hergestellt werden.

Gemäß dem achten Aspekt der Erfindung sind für einen ersten Graben mehrere zweite Gräben angeordnet. Somit ist die Anord nung wiederholt ausgebildet, so daß die mehreren zweiten Grä ben zwischen zwei ersten Gräben vorgesehen sein können. Somit kann ein Entwurfsgrenzwert in bezug auf den Abstand zwischen den ersten Gräben erhöht werden.

Gemäß dem neunten Aspekt der Erfindung sind der erste Graben und wenigstens ein zweiter Graben so eingestellt, daß sie die gleiche Ausbildungstiefe besitzen. Folglich kann ein Ent wurfsgrenzwert in bezug auf die Durchbruchsspannung erhöht werden.

Gemäß dem zehnten Aspekt der Erfindung sind der erste Graben und wenigstens ein zweiter Graben so eingestellt, daß sie gleiche Ausbildungsbreite haben. Wenn der erste Graben und wenigstens ein zweiter Graben gleichzeitig ausgebildet werden sollen, können sie somit leicht mit gleichen Tiefen ausgebil det werden.

Gemäß dem elften Aspekt der Erfindung ist auf der Innenwand wenigstens eines zweiten Grabens der zweite Isolierfilm aus gebildet. Wenn der erste und der zweite Isolierfilm gleich zeitig ausgebildet werden, kann somit der erste und der zweite Isolierfilm effizient auf den Innenwänden des ersten Grabens bzw. des wenigstens einen zweiten Grabens ausgebildet werden.

Gemäß dem zwölften Aspekt der Erfindung ist das leitende Ge biet durch den zweiten Isolierfilm in wenigstens einem zwei ten Graben weiter vergraben. Wenn die Steuerelektrode und das leitende Gebiet gleichzeitig aus dem gleichen Material ausge bildet werden, können somit die Steuerelektrode und das lei tende Gebiet effizient in dem ersten Graben bzw. in dem we nigstens einen zweiten Graben ausgebildet werden.

Gemäß dem dreizehnten Aspekt der Erfindung ist die erste Hauptelektrode direkt auf dem leitenden Gebiet ausgebildet. Somit braucht kein Grenzwert an das Elektrodengebiet, den Isolierfilm in dessen Nähe und dergleichen betrachtet zu wer den. Folglich kann der Abstand zwischen dem ersten Graben und dem wenigstens einen zweiten Graben verringert werden.

Gemäß dem vierzehnten Aspekt der Erfindung kann die zweite Halbleiterschicht durch die Anwesenheit der sechsten Halblei terschicht mit der höheren Konzentration von Störstellen des zweiten Leitungstyps als die zweite Halbleiterschicht mit kleiner Dicke ausgebildet sein. Folglich kann eine Betriebs charakteristik verbessert werden und somit etwa eine Spannung im eingeschalteten Zustand verringert werden.

In der mit dem Verfahren zur Herstellung einer Halbleitervor richtung gemäß dem fünfzehnten Aspekt der Erfindung herge stellten Halbleitervorrichtung werden der Graben mit der darin vorgesehenen Steuerelektrode und wenigstens ein zweiter Graben ohne darin vorgesehene Steuerelektrode zusammen ausge bildet. Somit kann eine mit der Steuerelektrode verknüpfte Kapazität verringert werden.

In diesem Fall werden die Schritte (e) und (h) in der Weise ausgeführt, daß der Abstand zwischen dem ersten Graben und wenigstens einem zweiten Graben eine ausreichende Durch bruchsspannung aufrechterhalten kann. Folglich kann eine Ver ringerung der Durchbruchsspannung ausreichend verhindert wer den. Außerdem kann durch die Anwesenheit der im Schritt (c) ausgebildeten dritten Halbleiterschicht das Steigen einer Spannung im eingeschalteten Zustand ausreichend verhindert werden.

Im Schritt (i) wird außerdem die erste Hauptelektrode fast über der gesamten Oberfläche der vierten Halbleiterschicht ausgebildet. Somit kann veranlaßt werden, daß ein Ladungsträ ger zwischen der vierten Halbleiterleiterschicht und der er sten Hauptelektrode gut fließt, so daß eine Betriebscharakte ristik verbessert werden kann.

Im Ergebnis kann in dem Verfahren zur Herstellung einer Halb leitervorrichtung gemäß dem fünfzehnten Aspekt der Erfindung eine Halbleitervorrichtung hergestellt werden, bei der ein Steigen der mit der Steuerelektrode verknüpften Kapazität minimiert wird, ohne daß sich dies nachteilig auf die Be triebscharakteristik einschließlich der Spannung im einge schalteten Zustand, der Durchbruchsspannung und dergleichen auswirkt.

In der mit dem Verfahren zur Herstellung einer Halbleitervor richtung gemäß dem sechzehnten Aspekt der Erfindung herge stellten Halbleitervorrichtung wird der Abstand zwischen dem ersten Graben und wenigstens einem zweiten Graben auf 5 µm oder weniger eingestellt. Folglich kann eine Durchbruchsspan nung aufrechterhalten werden.

Gemäß dem siebzehnten Aspekt der Erfindung wird im Schritt (i) die erste Hauptelektrode direkt auf dem zweiten Teilge biet ausgebildet, um die elektrische Verbindung der ersten Hauptelektrode und des ersten Halbleitergebiets herzustellen. Somit kann durch die Anwesenheit des zweiten Teilgebiets des ersten Halbleitergebiets das Betätigen eines parasitären Bi polartransistors, der das erste Halbleitergebiet, die vierte Halbleiterschicht und die dritte Halbleiterschicht umfaßt, wirksam verhindert werden.

Gemäß dem achtzehnten Aspekt der Erfindung wird an der Ober fläche der vierten Halbleiterschicht im Schritt (k) das zweite Halbleitergebiet des ersten Leitungstyps ausgebildet, das eine höhere Konzentration der Störstellen des ersten Lei tungstyps als die vierte Halbleiterschicht hat.

Dementsprechend kann durch das zweite Halbleitergebiet ein Kontaktwiderstand zwischen der vierten Halbleiterschicht und der ersten Hauptelektrode verringert werden. Folglich kann der Betrieb des parasitären Bipolartransistors unterdrückt werden.

Gemäß dem neunzehnten Aspekt der Erfindung werden die Schritte (e) und (h) gleichzeitig ausgeführt. Folglich können der erste Graben und wenigstens ein zweiter Graben effizient ausgebildet werden.

Gemäß dem zwanzigsten Aspekt der Erfindung werden die Schritte (f) und (l) gleichzeitig ausgeführt. Folglich können der erste und der zweite Isolierfilm an den Innenwänden des ersten Grabens und des wenigstens einen zweiten Grabens effi zient ausgebildet werden.

Gemäß dem einundzwanzigsten Aspekt der Erfindung werden die Schritte (g) und (m) gleichzeitig ausgeführt. Folglich können die Steuerelektrode und das leitende Gebiet in dem ersten Graben und in dem wenigstens einen zweiten Graben effizient ausgebildet werden.

Gemäß dem zweiundzwanzigsten Aspekt der Erfindung wird die zweite Halbleiterschicht im Schritt (a-2) durch Epitaxie aus gebildet. Somit kann die zweite Halbleiterschicht mit guter Steuerbarkeit der Konzentration der Störstellen und einer Filmdicke ausgebildet werden.

Gemäß dem dreiundzwanzigsten Aspekt der Erfindung werden die Störstellen des ersten Leitungstyps im Schritt (a-2) von der Rückseite der zweiten Halbleiterschicht implantiert, um die erste Halbleiterschicht auszubilden. Somit kann die Halblei tervorrichtung verhältnismäßig kostengünstig hergestellt wer den.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Schnittansicht einer Struktur eines CSTBTs gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 eine Schnittansicht einer weiteren Ausführungsart des CSTBTs gemäß der ersten Ausführungsform;

Fig. 3 eine Draufsicht einer ersten Ausführungsart eines CSTBTs gemäß einer zweiten Ausführungsform;

Fig. 4 eine Schnittansicht längs der Linie A-A in Fig. 3;

Fig. 5 eine Schnittansicht längs der Linie B-B in Fig. 3;

Fig. 6 eine Draufsicht einer zweiten Ausführungsart des CSTBTs gemäß der zweiten Ausführungsform;

Fig. 7 eine Schnittansicht längs der Linie A-A in Fig. 6;

Fig. 8 eine Schnittansicht längs der Linie B-B in Fig. 6;

Fig. 9 eine Draufsicht einer dritten Ausführungsart des CSTBTs gemäß der zweiten Ausführungsform;

Fig. 10 eine Schnittansicht einer Struktur einer ersten Ausführungsart eines CSTBTs gemäß einer dritten Ausführungsform;

Fig. 11 eine Schnittansicht einer Struktur einer zweiten Ausführungsart gemäß der dritten Ausführungsform;

Fig. 12-20 Schnittansichten eines Verfahrens zur Herstellung eines CSTBTs gemäß einer vierten Ausführungsform;

Fig. 21-23 Schnittansichten eines Verfahrens zur Herstellung eines CSTBTs gemäß einer fünften Ausführungsform;

Fig. 24-26 Schnittansichten eines Verfahrens zur Herstellung eines CSTBTs gemäß einer sechsten Ausführungs form;

Fig. 27 die bereits erwähnte Schnittansicht eines herkömmlichen TIGBTs;

Fig. 28 die bereits erwähnte Schnittansicht einer Struk tur eines herkömmlichen CSTBTs;

Fig. 29 den bereits erwähnten Graphen einer Beziehung zwischen einem Grabenzwischenraum und einer Span nung im eingeschalteten Zustand sowohl in einem TIGBT als auch in einem CSTBT;

Fig. 30 den bereits erwähnten Graphen einer Beziehung zwischen dem Grabenzwischenraum und einer Durch bruchsspannung sowohl in dem TIGBT als auch in dem CSTBT;

Fig. 31 die bereits erwähnte Schnittansicht einer ersten verbesserten Struktur des TIGBTs; und

Fig. 32 die bereits erwähnte Schnittansicht einer zweiten verbesserten Struktur des TIGBTs.

Erste Ausführungsform Grundausführungsart

Fig. 1 ist eine Schnittansicht einer Struktur eines CSTBTs gemäß einer ersten Ausführungsform der Erfindung. Wie in Fig. 1 gezeigt ist, ist auf einem P⁺-Substrat 1 eine N⁺-Puf ferschicht 2 ausgebildet, während auf der N⁺-Pufferschicht 2 eine N^--Schicht 3 ausgebildet ist.

Auf der N^--Schicht 3 ist über eine N-Schicht 4 selektiv eine P-Basis-Schicht 5 ausgebildet, während außerdem an einer Oberfläche der P-Basis-Schicht 5 selektiv ein N⁺-Emitter-Ge biet 6 ausgebildet ist. Die P-Basis-Schicht 5 kann durch Dif fusion von P-Störstellen ausgebildet sein, während das N⁺- Emitter-Gebiet 6 durch Diffusion von N-Störstellen mit hoher Konzentration ausgebildet sein kann.

Es ist ein erster Graben 7 ausgebildet, der angrenzend an das N⁺-Emitter-Gebiet 6 durch das P-Basis-Gebiet 5 und die N- Schicht 4 den oberen Schichtabschnitt der N^--Schicht 3 er reicht, wobei in dem ersten Graben 7 durch einen Gate-Iso lierfilm 8 eine Gate-Elektrode 9 ausgebildet ist. Die Gate- Elektrode 9 ist aus Polysilicium ausgebildet. Ein Gebiet der P-Basis-Schicht 5, das über den Gate-Isolierfilm 8 der Gate- Elektrode 9 gegenüberliegt, ist als Kanalgebiet definiert.

Zwischen den ersten Gräben 7 und 7 sind eine vorgegebene An zahl (in Fig. 1 zwei) zweiter Gräben 11 ausgebildet. Der zweite Graben 11 ist in der Weise ausgebildet, daß er durch die P-Basis-Schicht 5 und die N-Schicht 4 den oberen Schicht abschnitt der N^--Schicht 3 erreicht, während in dem zweiten Graben 11 über einen Isolierfilm 14 ein Polysiliciumgebiet 15 ausgebildet ist. Der zweite Graben 11 unterscheidet sich von dem ersten Graben 7 dadurch, daß das N⁺-Emitter-Gebiet 6 in einem angrenzenden Gebiet nicht ausgebildet ist und daß die Gate-Elektrode 9 darin nicht ausgebildet ist.

Ein Grabenzwischenraum zwischen dem ersten Graben 7 und dem zweiten Graben 11, die aneinander angrenzen (und voneinander entfernt sind), ist in der Weise eingestellt, daß er nahezu gleich dem Grabenzwischenraum zwischen den mit Bezug auf die Fig. 27 und 28 beschriebenen Gräben 37 und 37 ist. Genauer ist der Grabenzwischenraum auf einen Abstand eingestellt, daß eine Durchbruchsspannung nicht sinkt.

Über einem großen Teil einer Oberfläche des N⁺-Emitter-Ge biets 6 und des Gate-Isolierfilms 8 ist ein Zwischenschicht- Isolierfilm 10 ausgebildet, über einem Teil der Oberfläche des N⁺-Emitter-Gebiets 6 (einem Abschnitt ausschließlich des großen Teils) und auf den Oberflächen der P-Basis-Schicht 5 und des zweiten Grabens 11 (des Isolierfilms 14 und des Poly siliciumgebiets 15) ist eine Emitter-Diode 12 ausgebildet, und auf der Rückseite des P⁺-Substrats 1 ist eine Kollektor- Elektrode 13 ausgebildet.

Genauer ist die Kollektor-Diode 13 direkt nahezu auf der ge samten Oberfläche der P-Basis-Schicht 5 ausgebildet. Nahezu die gesamte Oberfläche der P-Basis-Schicht 5 umfaßt die Ober fläche der P-Basis-Schicht 5 zwischen dem ersten Graben 7 und dem zweiten Graben 11 und außerdem eine Oberfläche des ersten Grabens 7 zwischen den zweiten Gräben 11 und 11.

Wenn in der ersten Ausführungsform mit einer solchen Struktur zwischen der Emitter-Elektrode 12 und der Kollektor-Elektrode 13 eine vorgegebene Kollektor-Spannung VCE eingestellt ist, während zwischen der Emitter-Elektrode 12 und der Gate-Elek trode 9 eine vorgegebene Gate-Spannung VGE angelegt wird, die einen eingeschalteten Zustand schafft, wird ein Kanalgebiet in dem P-Basis-Gebiet 5 invertiert, so daß es einen N-Typ hat, wobei ein Kanal ausgebildet wird.

Von der Emitter-Elektrode 12 werden über den Kanal Elektronen in die N^--Schicht 3 injiziert. Durch die auf diese Weise in jizierten Elektronen wird zwischen dem P⁺-Substrat 1 und der N^--Schicht 3 (der N⁺-Pufferschicht 2) eine Durchlaßspannung angelegt, wobei von dem P⁺-Substrat 1 Löcher injiziert wer den, während ein Widerstandswert der N^--Schicht 3 beträcht lich verringert und eine Stromkapazität des IGBTs erhöht wird. Somit kann bei dem IGBT den Widerstandswert der N^-- Schicht 3 durch Injektion der Löcher aus dem P⁺-Substrat 1 verringert werden.

Außerdem ist in der ersten Ausführungsform für den CSTBT un ter der P-Basis-Schicht 5 die N-Schicht 4 vorgesehen, so daß verhindert werden kann, daß die von dem P⁺-Substrat 1 ausge sendeten Löcher die Emitter-Elektrode 12 erreichen. Folglich werden die Löcher unter der P-Basis-Schicht 5 gespeichert, so daß eine Spannung im eingeschalteten Zustand stärker als in dem in Fig. 27 gezeigten TIGBT gesenkt werden kann.

Nachfolgend wird eine Operation des IGBTs aus einem einge schalteten Zustand in einen ausgeschalteten Zustand beschrie ben. Die in dem eingeschalteten Zustand zwischen der Emitter- Elektrode 12 und der Gate-Elektrode 9 angelegte Gate-Spannung VGE wird in den ausgeschalteten Zustand geändert, so daß "0" oder eine Sperrspannung angelegt wird.

Folglich wird das auf den N-Typ invertierte Kanalgebiet in den P-Typ zurückversetzt, so daß die Injektion der Elektronen aus der Emitter-Elektrode 12 ebenfalls angehalten wird. Durch das Anhalten der Injektion der Elektronen wird die Injektion der Löcher aus dem P⁺-Substrat 1 ebenfalls angehalten. Da raufhin gehen die Elektronen und die Löcher, die in der N- Schicht 3 (N⁺-Pufferschicht 2) gespeichert sind, über die Kollektor-Elektrode 13 bzw. über die Emitter-Elektrode 12 oder werden miteinander rekombiniert oder vernichtet. Außer dem wird im Fall des CSTBTs ungeachtet der Anwesenheit der N- Schicht 4 eine Verarmungsschicht ausgebildet. Somit kann die gleiche Charakteristik im ausgeschalteten Zustand wie in dem TIGBT erhalten werden.

Zu diesem Zeitpunkt ist nahezu auf der gesamten Oberfläche der P-Basis-Schicht 5 die Emitter-Elektrode 12 ausgebildet. Somit kann die Charakteristik einer Operation im ausgeschal teten Zustand, in der die Löcher während der Operation im ausgeschalteten Zustand ausreichend in die Emitter-Elektrode 12 entnommen wird, verbessert werden.

Im Vergleich zu dem herkömmlichen TIGBT und dem herkömmlichen CSTBT mit den in den Fig. 27 und 28 gezeigten Strukturen ist für drei erste Gräben 7 (die Anzahl der ersten Gräben 7 und der zweiten Gräben 11) eine Gate-Elektrode 9 ausgebildet. Somit kann eine Schaltoperation mit einer Gate-Kapazität von 1/3 schneller ausgeführt werden.

Außerdem ist zwischen den ersten Gräben 7 und 7 der zweite Graben 11 vorgesehen. Folglich ist der Grabenzwischenraum t0 zwischen dem ersten Graben 7 und dem zweiten Graben 11, die aneinander angrenzen, gleich dem herkömmlichen. Somit gibt es keine Möglichkeit, eine Durchbruchsspannung zu senken. Selbst wenn im Fall des CSTBTs ein Grabenzwischenraum zwischen den P-Basis-Schichten 5 (der angrenzend an den ersten Graben 7 ausgebildeten P-Basis-Schicht 5), der zu einer tatsächlichen Operation beiträgt, vergrößert wird, wird außerdem eine Span nung im eingeschalteten Zustand weniger als in dem TIGBT er höht. Mit einer dreifachen Zellengröße wie in der vorliegen den Ausführungsform kann die Spannung im eingeschalteten Zu stand stärker als in dem herkömmlichen TIGBT verringert wer den.

Anhand der in den Fig. 29 und 30 gezeigten Simulationsergeb nisse werden die Wirkungen des CSTBTs gemäß der vorliegenden Ausführungsform betrachtet. Gemäß den Fig. 29 und 30 besitzt der CSTBT eine Struktur, bei der die Durchbruchsspannung nicht sinkt, wenn in dem herkömmlichen TIGBT eine N-Schicht mit einer Zellengröße von 4 µm ausgebildet wird. Somit sinkt die Durchbruchsspannung schnell, wenn der Grabenzwischenraum 3 µm oder mehr beträgt.

Der Grabenzwischenraum wird durch eine W/P-Vorschrift (Wa ferprozeßvorschrift) bestimmt und unter den gegenwärtigen Umständen vorzugsweise auf 5 µm oder weniger eingestellt. In diesem Fall kann ein CSTBT mit einer Kombinationsstruktur des Grabens und der N-Schicht 4 erhalten werden, der durch Ein stellen der Anzahl der auszubildenden Gräben (des ersten Gra bens 7 und des zweiten Grabens 11) und des Grabenzwischen raums zwischen den aneinander angrenzenden Gräben für den tatsächlichen Gebrauch am besten geeignet ist.

Dadurch, daß die Ausbildungsbreiten des ersten Grabens 7 und des zweiten Grabens 11 gleich zueinander eingestellt werden, können außerdem leicht während der Herstellung Ausbildungs breiten der Gräben veranlaßt werden, die gleich zueinander sind. Falls die Ausbildungstiefen der Gräben stark voneinan der verschieden sind, könnte eine Durchbruchsspannung durch einen Ausbildungszwischenraum zwischen den Gräben mit größe ren Ausbildungstiefen bestimmt sein, was unerwünscht ist. Dadurch, daß die Ausbildungstiefen des ersten Grabens 7 und des zweiten Grabens 11 gleich eingestellt werden, kann ein Entwurfsgrenzwert in bezug auf die Durchbruchsspannung erhöht werden.

Außerdem kann die Emitterelektrode 12 ohne Ausbildung eines Zwischenschicht-Isolierfilms direkt auf dem zweiten Graben 11 (dem Isolierfilm 14 und dem Polysiliciumgebiet 15) ausgebil det werden. Somit braucht kein Grenzwert bei dem Zwischen schicht-Isolierfilm betrachtet zu werden. Entsprechend kann der Grabenzwischenraum zwischen dem ersten Graben 7 und dem zweiten Graben 11 verringert werden.

Weitere Ausführungsart

Fig. 2 ist eine Schnittansicht einer weiteren Ausführungsart des CSTBTs gemäß der ersten Ausführungsform. Wie in Fig. 2 gezeigt ist, ist die N⁺-Schicht 2 weggelassen, so daß eine Dicke der N^--Schicht 3 erhöht ist. In dieser Ausführungsart kann der CSTBT unter Verwendung der N^--Schicht 3 als Herstel lungsanfangsschicht hergestellt werden, so daß, wie unten ausführlich beschrieben wird, die Herstellungskosten gesenkt werden können.

Zweite Ausführungsform Erste Ausführungsart

Fig. 3 ist eine Draufsicht einer ersten Ausführungsart eines CSTBTs gemäß einer zweiten Ausführungsform der Erfindung.

Fig. 4 ist eine Schnittansicht längs der Linie A-A in Fig. 3, während 5 eine Schnittansicht längs der Linie B-B in Fig. 3 ist.

Wie in Fig. 3 gezeigt ist, verläuft ein erster Graben 7 (ein Gate-Isolierfilm 8 und eine Gate-Elektrode 9) in Längsrich tung (in einer Ebene gesehen). Ähnlich verlaufen in Längs richtung zwischen den ersten Gräben 7 und 7 zwei zweite Grä ben 11 (ein Isolierfilm 14 und ein Polysiliciumgebiet 15).

Ein N⁺-Emitter-Gebiet 6 besitzt ein angrenzend an den ersten Graben 7 auszubildendes Gebiet (ein erstes Teilgebiet) und mehrere Emitter-Erweiterungsgebiete 6a (zweite Teilgebiete), die senkrecht zur Richtung der Ausbildung des ersten Grabens 7 zu dem angrenzend an den ersten Graben 7 vorgesehenen zwei ten Graben 11 verlaufen.

Wie in diesen Figuren gezeigt ist, ist das N⁺-Emitter-Gebiet 6 mit Ausnahme eines Teils des Emitter-Erweiterungsgebiets 6a vollständig mit einem Zwischenschicht-Isolierfilm 19 bedeckt, während, wie in Fig. 5 gezeigt ist, eine Emitter-Elektrode 12 direkt lediglich auf einem Teil des Emitter-Erweiterungsge biets 6a ausgebildet ist. Folglich ist das N⁺-Emitter-Gebiet 6 elektrisch mit der Emitter-Elektrode 12 verbunden. Da die anderen Strukturen die gleichen wie in der in Fig. 1 gezeig ten Grundstruktur gemäß der ersten Ausführungsform sind, wird die Beschreibung weggelassen.

Gemäß der ersten Ausführungsart der zweiten Ausführungsform gelangen ein Teil des Emitter-Erweiterungsgebiets 6a und der Emitter-Elektrode 12 in Kontakt zueinander, so daß das N⁺- Emitter-Gebiet 6 und die Emitter-Elektrode 12 elektrisch mit einander verbunden sind. Somit kann ein Betrieb eines parasi tären BIP-Transistor unterdrückt werden.

Es wird eine Operation eines CSTBTs betrachtet. Falls von der Emitter-Elektrode 12 ein Elektronenstrom fließt, fließt ein Emitter-Strom in Richtung einer Ebene längs des ersten Gra bens 7 von einem Teil des in Kontakt mit der Emitter-Elek trode 12 vorgesehenen Emitter-Erweiterungsgebiets 6a, der daraufhin über das N⁺-Emitter-Gebiet 6 in der Nähe des ersten Grabens 7 geleitet wird. Folglich wird in dem N⁺-Emitter-Ge biet 6 über den Emitter-Strom ein Spannungsabfall erzeugt.

Der Spannungsabfall in dem N⁺-Emitter-Gebiet 6 steigt mit dem darin fließenden Strom. Genauer wird in einem Gebiet in dem N⁺-Emitter-Gebiet 6, in dem ein starker Strom fließt, eine hohe Spannung erzeugt, die den in dem N⁺-Emitter-Gebiet 6 fließenden Strom steuert. Durch diesen Mechanismus wird der in dem gesamten CSTBT fließende Emitter-Strom gleichförmig, wobei der starke Strom nur schwer fließt, so daß ein Betrieb des parasitären BIP-Transistors im eingeschalteten Zustand unterdrückt werden kann.

Andererseits werden in der in Fig. 1 gezeigten Grundstruktur gemäß der ersten Ausführungsform die Gebiete, in denen die Gate-Elektrode 9 und das N⁺-Emitter-Gebiet 6 ausgebildet wer den sollen, stärker als in den in den Fig. 27 und 28 gezeig ten herkömmlichen TIGBTs und CSTBTs verringert. Somit kann der obenerwähnte Mechanismus nur schwer effizient arbeiten, während der Emitter-Strom leicht ungleichförmig wird.

Im Vergleich zum Vorstehenden ist die Emitter-Elektrode 12 in der ersten Ausführungsart der zweiten Ausführungsform direkt auf einem Teil des Emitter-Erweiterungsgebiets 6a ausgebil det, so daß ein Emitter-Strompfad in Richtung der Ebene aus gebildet werden kann. Folglich kann der Emitter-Strom leicht gleichförmig fließen. Somit kann der obenerwähnte Mechanismus im Vergleich zur ersten Ausführungsform wirksam arbeiten. Somit kann der Betrieb des parasitären BIP-Transistors im eingeschalteten Zustand wirksam unterdrückt werden.

Zweite Ausführungsart

Fig. 6 ist eine Draufsicht einer zweiten Ausführungsart des CSTBTs gemäß der zweiten Ausführungsform der Erfindung.

Fig. 7 ist eine Schnittansicht längs der Linie A-A in Fig. 6. Außerdem ist Fig. 8 eine Schnittansicht längs der Linie B-B in Fig. 6.

Wie in Fig. 6 gezeigt ist, besitzt ein N⁺-Emitter-Gebiet 6 ein Emitter-Erweiterungsgebiet 6b zu einem daran angrenzenden zweiten Graben 11, das mit einem Gebiet (einem zweiten Teil gebiet) versehen ist, das senkrecht zur Richtung der Ausbil dung des ersten Grabens 7 verläuft, und das außerdem mit ei nem Gebiet (einem dritten Teilgebiet) versehen ist, das wei ter von dem zweiten Teilgebiet ausgeht und angrenzend an den zweiten Graben 11 ausgebildet ist.

Wie in diesen Figuren gezeigt ist, ist ein Zwischenschicht- Isolierfilm 19 ausgebildet, der ein N⁺-Emitter-Gebiet 6 mit Ausnahme eines großen Teils des Emitter-Erweiterungsgebiets 6b vollständig bedeckt. Wie in Fig. 8 gezeigt ist, ist eine Emitter-Elektrode 12 direkt lediglich auf einem großen Teil des Emitter-Erweiterungsgebiets 6b ausgebildet, so daß das N⁺-Emitter-Gebiet 6 elektrisch mit der Emitter-Elektrode 12 verbunden sein kann. Da die anderen Strukturen die gleichen wie in der in den Fig. 3 bis 5 gezeigten ersten Ausführungs art sind, wird die Beschreibung weggelassen.

Das Emitter-Erweiterungsgebiet 6b gemäß der zweiten Ausfüh rungsart unterscheidet sich von dem Emitter-Erweiterungsge biet 6a gemäß der ersten Ausführungsart dadurch, daß ferner angrenzend an den zweiten Graben 11 das dritte Teilgebiet ausgebildet ist. Genauer kann das Emitter-Erweiterungsgebiet 6b eine größere Kontaktfläche zur elektrischen Verbindung mit der Emitter-Elektrode 12 als das Emitter-Erweiterungsgebiet 6a haben.

Im Ergebnis kann ein Kontaktwiderstand der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 verringert werden. Somit kann bewirkt werden, daß eine Spannung im eingeschalteten Zustand verringert wird. Außerdem kann in dem Fall, daß die Spannung im eingeschalteten Zustand nicht verringert wird, eine Schwankung des Kontaktwiderstands der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 unterdrückt werden. Außerdem kann der Mechanismus wirksamer als in der in Fig. 1 gezeigten ersten Ausführungsform arbeiten. Somit kann eine ausgezeich nete Unterdrückungsfunktion eines parasitären BIP-Transistors erhalten werden.

Dritte Ausführungsart

Fig. 9 ist eine Draufsicht einer dritten Ausführungsart des CSTBTs gemäß der zweiten Ausführungsform der Erfindung. Ein Schnitt A-A in Fig. 9 ist der gleiche wie in Fig. 4, während ein Schnitt B-B in Fig. 9 mit Ausnahme dessen, daß das Emit ter-Erweiterungsgebiet 6a durch ein Emitter-Erweiterungsge biet 6c ersetzt ist, der gleiche wie in Fig. 5 ist und ein Schnitt C-C in Fig. 9 mit Ausnahme dessen, daß das Emitter- Erweiterungsgebiet 6b durch das Emitter-Erweiterungsgebiet 6c ersetzt ist, der gleiche wie in Fig. 7 ist.

Wie in Fig. 9 gezeigt ist, besitzt das N⁺-Emitter-Gebiet 6 mehrere Emitter-Erweiterungsgebiete 6c zu einem daran angren zenden zweiten Graben 11, die mit einem senkrecht zur Rich tung der Ausbildung des ersten Grabens 7 verlaufenden Gebiet (einem zweiten Teilgebiet) versehen sind, und ein Gebiet (ein drittes Teilgebiet), das in der Weise ausgebildet ist, daß es teilweise von dem an den zweiten Graben 11 angrenzenden zwei ten Teilgebiet ausgeht.

In der dritten Ausführungsart ist ein Zwischenschicht-Iso lierfilm 19 ausgebildet, der ein N⁺-Emitter-Gebiet 6 mit Aus nahme eines großen Teils des Emitter-Erweiterungsgebiets 6c vollständig bedeckt, während lediglich auf einem großen Teil der Emitter-Erweiterungsgebiete 6c eine Emitter-Elektrode 12 direkt ausgebildet ist. Da die anderen Strukturen die glei chen wie in der in den Fig. 3 bis 5 gezeigten ersten Ausfüh rungsart sind, wird die Beschreibung weggelassen.

Das Emitter-Erweiterungsgebiet 6c gemäß der dritten Ausfüh rungsart unterscheidet sich von dem Emitter-Erweiterungsge biet 6a gemäß der ersten Ausführungsart dadurch, daß das Ge biet (dritte Teilgebiet) teilweise angrenzend an den zweiten Graben 11 ausgebildet ist. Genauer kann das Emitter-Erweite rungsgebiet 6c eine größere Kontaktfläche zur elektrischen Verbindung mit der Emitter-Elektrode 12 als das Emitter-Er weiterungsgebiet 6a haben. Folglich kann ein Kontaktwider stand der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 verringert werden.

Außerdem kann durch das Emitter-Erweiterungsgebiet 6c gemäß der dritten Ausführungsart das an den zweiten Graben 11 an grenzende Gebiet (dritte Teilgebiet) stärker verringert wer den als durch das Emitter-Erweiterungsgebiet 6b gemäß der zweiten Ausführungsart. Folglich kann eine Kontaktfläche zur elektrischen Verbindung einer P-Basis-Schicht 5 und der Emit ter-Elektrode 12 erhöht werden. Folglich kann veranlaßt wer den, daß Löcher in die Emitter-Elektrode 12 fließen. Somit kann ein Vorteil erhalten werden, daß ein eingeschalteter Betrieb eines parasitären BIP-Transistors unterdrückt werden kann.

Genauer kann in der dritten Ausführungsart die Unterdrückung des Betriebs des parasitären BIP-Transistors mit der Verrin gerung des Kontaktwiderstands der Emitter-Elektrode 12 und des N⁺-Emitter-Gebiets 6 ins Gleichgewicht gebracht werden.

Die jeweiligen Strukturen gemäß der ersten bis dritten Aus führungsart sind in Anbetracht der Unterdrückung des Betriebs des parasitären BIP-Transistors und der Verringerung des Kon taktwiderstands der Emitter-Elektrode 12 und des N⁺-Emitter- Gebiets 6 optimiert. Folglich kann die für den tatsächlichen Gebrauch optimale Struktur des N⁺-Emitter-Gebiets 6 erhalten werden.

Dritte Ausführungsform Erste Ausführungsart

Fig. 10 ist eine Schnittansicht einer Struktur gemäß einer ersten Ausführungsart eines CSTBTs gemäß einer dritten Aus führungsform der Erfindung. Wie in Fig. 10 gezeigt ist, ist an einer Oberfläche einer P-Basis-Schicht 5 ein P⁺-Diffusi onsgebiet 16 ausgebildet, das eine Kontaktfläche mit einer Emitter-Elektrode 12 bildet. Da die anderen Strukturen die gleichen wie in der in Fig. 1 gezeigten Grundstruktur gemäß der ersten Ausführungsform sind, wird die Beschreibung wegge lassen.

Obgleich ein Grundbetrieb gemäß der ersten Ausführungsart der dritten Ausführungsform der gleiche wie in der ersten Ausfüh rungsform ist, wird ein parasitärer BIP-Transistor auf die gleiche Weise wie in dem CSTBT gemäß der zweiten Ausführungs form schwerer als in dem CSTBT gemäß der ersten Ausführungs form betrieben.

Genauer ist das P⁺-Diffusionsgebiet 16 ausgebildet, so daß veranlaßt werden kann, daß über ein P⁺-Substrat 1 injizierte Löcher über das P⁺-Diffusionsgebiet 16 in die Emitter-Elek trode 12 fließen. Folglich kann ein Kontaktwiderstand zwi schen der Emitter-Elektrode 12 und dem P⁺-Diffusionsgebiet 16 verringert werden. Somit kann der Betrieb des parasitären BIP-Transistors unterdrückt werden.

Zweite Ausführungsart

Fig. 11 ist eine Schnittansicht einer Struktur gemäß einer zweiten Ausführungsart gemäß der dritten Ausführungsform. Wie in Fig. 11 gezeigt ist, ist an einer Oberfläche einer P-Ba sis-Schicht 5 ein P⁺-Diffusionsgebiet 17 ausgebildet, das mit einer Emitter-Elektrode 12 in Kontakt steht.

Eine Konzentration von P-Störstellen in dem P⁺-Diffusionsge biet 17 ist höher als die der N-Störstellen in einem N⁺-Emit ter-Gebiet 6 eingestellt. Somit kann verhindert werden, daß eine Fläche, in der das N⁺-Emitter-Gebiet 6 auszubilden ist, durch seitliche Diffusion des N⁺-Emitter-Gebiets 6 erhöht wird. Somit kann eine Vorrichtung klein hergestellt werden. Im Ergebnis kann in der zweiten Ausführungsart ein Grabenzwi schenraum zwischen aneinander angrenzenden Gräben (einem er sten Graben 7 und einem zweiten Graben 11) auf einen Graben zwischenraum t2 eingestellt werden, der kleiner als der Gra benzwischenraum t1 gemäß der ersten Ausführungsform ist, wo bei eine Zellengröße verringert und außerdem ein Entwurfs grenzwert erhöht werden kann.

Vierte Ausführungsform

Die Fig. 12 bis 20 sind Schnittansichten eines Verfahrens zur Herstellung eines CSTBTs gemäß einer vierten Ausführungsform der Erfindung. Das Herstellungsverfahren gemäß der vierten Ausführungsform umfaßt die Schritte der Herstellung einer Struktur, die der des in Fig. 1 gezeigten CSTBTs entspricht. Wie in Fig. 12 gezeigt ist, wird zuallererst ein Substrat 23 mit N-Silicium, das zu einer N^--Schicht 3 wird, vorbereitet. Das Substrat 23 beinhaltet eine in Fig. 1 gezeigte Struktur mit dem P⁺-Substrat 1, der N⁺-Pufferschicht 2 und der N^-- Schicht 3. Zur zweckmäßigen Beschreibung ist nur ein der N^-- Schicht 3 entsprechendes Gebiet gezeigt.

Wie in Fig. 13 gezeigt ist, werden nachfolgend auf der gesam ten Oberfläche des Substrats 23 N-Störstellen implantiert, die anschließend diffundieren und auf dem Substrat 23 eine N- Schicht 4 ausbilden.

Wie in Fig. 14 gezeigt ist, werden nachfolgend auf der gesam ten Oberfläche der N-Schicht 4 P-Störstellen implantiert, die daraufhin diffundieren und auf der N-Schicht eine P-Basis- Schicht 5 ausbilden.

Wie in Fig. 15 gezeigt ist, werden nachfolgend von einer Oberfläche der P-Basis-Schicht 5 aus selektiv N-Störstellen implantiert, die daraufhin diffundieren, um ein N⁺-Emitter- Gebiet 6 auszubilden.

Wie in Fig. 16 gezeigt ist, wird daraufhin durch einen Mit telabschnitt des N⁺-Emitter-Gebiets 6, der P-Basis-Schicht 5 und der N-Schicht 4 bis zu einem oberen Schichtabschnitt des Substrats 23 ein erster Graben 7 ausgebildet, während durch die P-Basis-Schicht 5, in der das N⁺-Emitter-Gebiet 6 nicht ausgebildet ist, und die N-Schicht 4 ein zweiter Graben 11 vorgesehen ist. In diesem Fall werden der erste Graben 7 und der zweite Graben 11 angrenzend aneinander und voneinander getrennt mit gleichen Ausbildungsbreiten ausgebildet, so daß sie leicht mit gleichen Tiefen ausgebildet werden können. So mit können der erste Graben 7 und der zweite Graben 11 gleichzeitig ausgebildet werden, so daß die Herstellung effi zient ausgeführt werden kann.

Wie in Fig. 17 gezeigt ist, wird daraufhin über der gesamten Oberfläche einschließlich der Innenwandflächen des ersten Grabens 7 und des zweiten Grabens 11 ein Isolierfilm 18 aus gebildet.

Wie in Fig. 18 gezeigt ist, wird nachfolgend über der gesam ten Oberfläche Polysilicium als elektrischer Leiter vorgese hen und daraufhin geätzt. Folglich werden in dem ersten Gra ben 7 bzw. in dem zweiten Graben 11 gleichzeitig eine Gate- Elektrode 9 und ein Polysiliciumgebiet 15 ausgebildet. Somit werden die Gate-Elektrode 9 und das Polysiliciumgebiet 15 gleichzeitig aus dem gleichen Material ausgebildet. Folglich können die Gate-Elektrode 9 und das Polysiliciumgebiet 15 effizient ausgebildet werden.

Wie in Fig. 19 gezeigt ist, wird anschließend über der gesam ten Oberfläche ein Isolierfilm ausgebildet, der selektiv ge ätzt wird, um lediglich auf einem großen Teil des ersten Gra bens 7 und des N⁺-Emitter-Gebiets 6 einen Zwischenschicht- Isolierfilm 10 auszubilden.

In diesem Fall sind ein Gate-Isolierfilm 8 und ein Isolier film 14 fertiggestellt. In den in den Fig. 17 und 19 gezeig ten Schritten werden somit der Gate-Isolierfilm 8 und der Isolierfilm 14 gleichzeitig ausgebildet. Folglich können der Gate-Isolierfilm 8 und der Isolierfilm 14 effizient ausgebil det werden.

Wie in Fig. 20 gezeigt ist, wird nachfolgend auf der gesamten Oberfläche (einschließlich einer Oberfläche des N⁺-Emitter- Gebiets 6) eine Emitter-Elektrode 12 ausgebildet. Entspre chend wird die Emitter-Elektrode 12 direkt über einem Teil des N⁺-Emitter-Gebiets 6 und nahezu über der gesamten Ober fläche der P-Basis-Schicht 5 ausgebildet.

Auf der Rückseite des Substrats 23 wird eine nicht gezeigte Kollektor-Elektrode ausgebildet, so daß ein nicht gezeigter CSTBT mit der Grundstruktur der ersten Ausführungsform fer tiggestellt wird.

Falls die Struktur gemäß einer anderen Ausbildungsart der ersten Ausführungsform erhalten werden soll, umfaßt das Sub strat 23 vorzugsweise das P⁺-Substrat I und die N^--Schicht 3.

Falls die Strukturen gemäß der ersten bis dritten Ausfüh rungsart der zweiten Ausführungsform erhalten werden sollen, wird in dem in Fig. 18 gezeigten Schritt vorzugsweise ein N⁺- Emitter-Gebiet 6 ausgebildet, das der ersten bis dritten Aus führungsart entspricht, während anstelle des Zwischenschicht- Isolierfilms 10 in dem in Fig. 19 gezeigten Schritt bei spielsweise ein Zwischenschicht-Isolierfilm 19 ausgebildet wird. Im Fall der zweiten und dritten Ausführungsart wird der zweite Graben 11 in dem in Fig. 19 gezeigten Schritt angren zend an einen Teil der Emitter-Erweiterungsgebiete 6b und 6c ausgebildet.

Falls die Strukturen gemäß der ersten und zweiten Ausfüh rungsart der dritten Ausführungsform erhalten werden sollen, werden beispielsweise zwischen dem in Fig. 18 gezeigten Schritt und dem in Fig. 19 gezeigten Schritt außerdem vor zugsweise die Schritte der Ausbildung eines P⁺-Diffusionsge biets 16 und eines P⁺-Diffusionsgebiets 17 eingefügt.

Fünfte Ausführungsform

Die Fig. 21 bis 23 sind Ansichten eines Verfahrens zur Her stellung des in Fig. 12 gezeigten Substrats 23.

Wie in Fig. 21 gezeigt ist, wird zuallererst ein P⁺-Substrat 1 wie etwa ein P-Siliciumsubstrat vorbereitet.

Wie in Fig. 22 gezeigt ist, wird daraufhin auf einer Rück seite (einem oberen Abschnitt in der Zeichnung) des P⁺-Sub strats 1 beispielsweise durch Epitaxie eine N-Siliciumschicht als N^--Schicht 3 ausgebildet. Im Ergebnis kann das Substrat 23 mit dem P⁺-Substrat 1 und der N^--Schicht 3 erhalten werden.

Über die in den Fig. 12 bis 20 gezeigten Schritte gemäß der vierten Ausführungsform wird daraufhin in einem oberen Schichtabschnitt der N^--Schicht 3 eine IGBT-Zelle ausgebil det. Anschließend wird auf der Rückseite (im oberen Abschnitt in der Zeichnung) des P⁺-Substrats 1 eine Kollektor-Elektrode ausgebildet. Somit kann ein TIGBT (nicht gezeigt) fertigge stellt werden.

Nach dem in Fig. 21 gezeigten Schritt werden auf der Rück seite (im oberen Abschnitt in der Zeichnung) des P⁺-Substrats 1 durch Epitaxie oder dergleichen wie in Fig. 23 gezeigt nacheinander eine N⁺-Pufferschicht 2 und eine N^--Schicht 3 ausgebildet. Folglich kann das Substrat 23 mit dem P⁺-Sub strat 1, der N⁺-Pufferschicht 2 und der N^--Schicht 3 enthalten werden.

Gemäß der fünften Ausführungsform kann somit die N^--Schicht 3 durch Epitaxie ausgebildet werden. Somit kann die N^--Schicht 3 mit guter Steuerbarkeit einer Störstellenkonzentration und Filmdicke ausgebildet werden.

Sechste Ausführungsform

Die Fig. 24 und 25 sind Schnittansichten eines Verfahrens zur Herstellung eines Siliciumsubstrats zum Erhalten eines CSTBTs entsprechend der in Fig. 2 gezeigten Struktur.

Wie in Fig. 24 gezeigt ist, wird zuallererst eine N^--Schicht 3 vorbereitet.

Wie in Fig. 25 gezeigt ist, werden daraufhin in eine Rück seite der N^--Schicht 3 P-Störstellen implantiert, die darauf hin diffundieren. Folglich wird eine P-Siliciumschicht 21 als P⁺-Substrat 1 erhalten. Im Ergebnis kann ein Substrat 23 er halten werden, das die N^--Schicht 3 und die P-Siliciumschicht 21 umfaßt.

Nachfolgend wird über die in den Fig. 12 bis 20 gezeigten Schritte gemäß der vierten Ausführungsform in einem oberen Schichtabschnitt der N^--Schicht 3 eine IGBT-Zelle ausgebil det. Anschließend wird an einer Rückseite der P-Silicium schicht 21 eine Kollektor-Elektrode ausgebildet. Somit ist ein TIGBT (nicht gezeigt) fertiggestellt.

Die in den Fig. 24 und 25 gezeigten Schritte können auch in die Mitte der in den Fig. 12 bis 20 gezeigten Schritte gemäß der vierten Ausführungsform eingefügt werden.

Wie in Fig. 26 gezeigt ist, werden nach dem in Fig. 25 ge zeigten Schritt von der Rückseite des Substrats 23 flach N- Störstellen implantiert, die daraufhin diffundieren und in einem unteren Schichtabschnitt des Substrats 23 eine N⁺-Puf ferschicht 2 ausbilden und daraufhin die P-Siliciumschicht 21 ausbilden. Folglich kann das Substrat 23 mit der P-Silicium schicht 21, der N⁺-Pufferschicht 2 und der N^--Schicht 3 erhal ten werden.

Anderes

Obgleich in der ersten bis sechsten Ausführungsform der IGBT (CSTBT) mit einer NMOS-Struktur beschrieben worden ist, kann die Erfindung selbstverständlich auch auf einen IGBT mit ei ner PMOS-Struktur angewendet werden.

Obgleich die Erfindung ausführlich gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in sämtlichen Aspek ten erläuternd und nicht einschränkend. Selbstverständlich können somit zahlreiche Abwandlungen und Änderungen kon struiert werden, ohne vom Umfang der Erfindung abzuweichen.

Claims

1. Halbleitervorrichtung, mit:
einer ersten Halbleiterschicht (1) eines ersten Leitungs typs mit einer ersten und einer zweiten Hauptoberfläche;
einer zweiten Halbleiterschicht (3) eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht (1) ausgebildet ist;
einer dritten Halbleiterschicht (4) des zweiten Leitungs typs, die auf der zweiten Halbleiterschicht (3) ausgebildet ist;
einer vierten Halbleiterschicht (5) des ersten Leitungs typs, die auf der dritten Halbleiterschicht (4) ausgebildet ist;
einem ersten Graben und wenigstens einem zweiten Graben (7, 11), die wenigstens die vierte Halbleiterschicht (5) von der Oberfläche der vierten Halbleiterschicht aus durchdrin gen;
einem ersten Halbleitergebiet (6) des zweiten Leitungs typs, das angrenzend an den ersten Graben (7) selektiv an der Oberfläche der vierten Halbleiterschicht (5) ausgebildet ist;
einem ersten Isolierfilm (8), der auf einer Innenwand des ersten Grabens (7) ausgebildet ist;
einer Steuerelektrode (9), die durch den ersten Isolier film (8) in dem ersten Graben (7) vergraben ist, wobei die Steuerelektrode (9) in dem wenigstens einen zweiten Graben (11) nicht ausgebildet ist;
einer ersten Hauptelektrode (12), die elektrisch wenig stens mit einem Teil des ersten Halbleitergebiets (6) verbun den ist und nahezu über der gesamten Oberfläche der vierten Halbleiterschicht (5) ausgebildet ist; und
einer zweiten Hauptelektrode (13), die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht (1) ausgebildet ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Abstand zwischen dem ersten Graben (7) und dem wenigstens einen zweiten Graben (11) auf 5 µm oder weniger eingestellt ist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
der erste Graben (7) einen Graben umfaßt, der in einer Ebene gesehen in einer vorgegebenen Richtung ausgebildet ist, der wenigstens eine zweite Graben (11) einen Graben um faßt, der in einer Ebene gesehen in der vorgegebenen Richtung ausgebildet ist,
das erste Halbleitergebiet (6) ein erstes Teilgebiet um faßt, das in der Nähe des ersten Grabens (7) ausgebildet ist, und ein zweites Teilgebiet (6a bis 6c) umfaßt, das in einer Richtung, so daß es sich von dem ersten Graben (7) entfernt, von dem ersten Teilgebiet ausgeht; und
die erste Hauptelektrode (12) direkt auf dem zweiten Teilgebiet (6a bis 6c) ausgebildet ist, so daß sie eine elektrische Verbindung mit dem ersten Halbleitergebiet (6) herstellt.

4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß
das erste Halbleitergebiet (6) ein drittes Teilgebiet (6b, 6c) umfaßt, das ferner von dem zweiten Teilgebiet (6a bis 6c) ausgeht und in der Nähe des wenigstens einen zweiten Grabens (11) ausgebildet ist, und
die erste Hauptelektrode (12) ferner direkt auf dem drit ten Teilgebiet (6b, 6c) ausgebildet ist, so daß sie eine elektrische Verbindung zu dem ersten Halbleitergebiet (6) herstellt.

5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet daß
das zweite und das dritte Teilgebiet (6a bis 6c; 6b, 6c) mehrere zweite bzw. dritte Teilgebiete (6a bis 6c; 6b, 6c) umfassen, und
die mehreren dritten Teilgebiete (6c) selektiv in der Nähe des wenigstens einen zweiten Grabens (11) ausgebildet sind.

6. Halbleitervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch ein an der Oberfläche der vierten Halb leiterschicht (5) angrenzend an den wenigstens einen zweiten Graben (11) ausgebildetes zweites Halbleitergebiet (16) des ersten Leitungstyps, wobei das zweite Halbleitergebiet (16) eine Konzentration der Störstellen des ersten Leitungstyps besitzt, die so eingestellt ist, daß sie höher als die der vierten Halbleiterschicht (5) ist.

7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Konzentration der Störstellen des ersten Leitungstyps in dem zweiten Halbleitergebiet (16) so eingestellt ist, daß sie höher als eine Konzentration von Störstellen des zweiten Leitungstyps in dem ersten Halblei tergebiet (6) ist.

8. Halbleitervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß der wenigstens eine zweite Graben (11) mehrere zweite Gräben umfaßt.

9. Halbleitervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß der erste Graben (7) und der we nigstens eine zweite Graben (11) gleiche Ausbildungstiefen haben.

10. Halbleitervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß der erste Graben (7) und der we nigstens eine zweite Graben (11) gleiche Ausbildungsbreiten haben.

11. Halbleitervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch einen zweiten Isolierfilm (14), der auf einer Innenwand des wenigstens einen zweiten Grabens (11) ausgebildet ist.

12. Halbleitervorrichtung nach Anspruch 11, gekennzeichnet durch ein leitendes Gebiet (15), das durch den zweiten Iso lierfilm (14) in dem wenigstens einen zweiten Graben (11) vergraben ist.

13. Halbleitervorrichtung nach Anspruch 12, dadurch gekenn zeichnet, daß die erste Hauptelektrode (12) direkt auf dem leitenden Gebiet (15) ausgebildet ist.

14. Halbleitervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch eine sechste Halbleiterschicht (2) des zweiten Leitungstyps, die zwischen der ersten Halbleiter schicht (1) und der zweiten Halbleiterschicht (3) ausgebildet ist, wobei die sechste Halbleiterschicht (2) eine Konzentra tion von Störstellen des zweiten Leitungstyps enthält, die so eingestellt ist, daß sie höher als die der zweiten Halblei terschicht (3) ist.

15. Verfahren zur Herstellung einer Halbleitervorrichtung, das die folgenden Schritte umfaßt:

a) Vorbereiten eines Substrats, das eine erste Halbleiterschicht (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche und eine zweite Halbleiterschicht (3) eines zweiten Leitungstyps, die auf der ersten Hauptoberfläche der ersten Halbleiterschicht (1) aus gebildet ist, umfaßt;
b) Ausbilden einer dritten Halbleiterschicht (4) des zweiten Leitungstyps auf der zweiten Halbleiterschicht (3);
c) Ausbilden einer vierten Halbleiterschicht (5) des ersten Leitungstyps auf der dritten Halbleiterschicht (4);
d) selektives Ausbilden eines ersten Halbleitergebiets (6) des zweiten Leitungstyps an einer Oberfläche der vierten Halbleiterschicht (5);
e) selektives Ausbilden eines ersten Grabens (7), der wenigstens das erste Halbleitergebiet (6) und die vierte Halbleiterschicht (5) von der Oberfläche der vierten Halblei terschicht (5) aus durchdringt;
f) Ausbilden eines ersten Isolierfilms (8) auf einer Innenwand des ersten Grabens (7);
g) Vergraben einer Steuerelektrode (9) in dem ersten Graben (7) durch den ersten Isolierfilm (8);
h) Ausbilden wenigstens eines zweiten Grabens (11) angrenzend an den und getrennt von dem ersten Graben (7), der wenigstens die vierte Halbleiterschicht (5) von deren Ober fläche aus durchdringt;
i) Ausbilden einer ersten Hauptelektrode (12), die elektrisch wenigstens mit einem Teil des ersten Halbleiterge biets (6) verbunden ist, nahezu auf der gesamten Oberfläche der vierten Halbleiterschicht (5); und
j) Ausbilden einer zweiten Hauptelektrode (13) auf der zweiten Hauptoberfläche der ersten Halbleiterschicht (1).

16. Verfahren zur Herstellung einer Halbleiterschicht nach Anspruch 15, dadurch gekennzeichnet, daß die Schritte (e) und (h) in der Weise ausgeführt werden, daß ein Abstand zwischen dem ersten Graben (7) und dem wenigstens einen zweiten Graben (11) auf 5 µm oder weniger eingestellt wird.

17. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß
der Schritt (e) den Schritt des Ausbildens des ersten Grabens (7) in einer Ebene gesehen in einer vorgegebenen Richtung umfaßt,
der Schritt (h) den Schritt des Ausbildens des wenigstens einen zweiten Grabens (11) in einer Ebene gesehen in der vor gegebenen Richtung umfaßt,
nach Ausführen der Schritte (d) und (e) das erste Halbleitergebiet (6) ein erstes Teilgebiet umfaßt, das in der Nähe des ersten Grabens (7) ausgebildet ist, und ein zweites Teilgebiet (6a bis 6c) umfaßt, das in einer Richtung, die sich von dem ersten Graben (7) entfernt, von dem ersten Teil gebiet ausgeht; und
der Schritt (i) den Schritt des direkten Ausbildens der ersten Hauptelektrode (12) auf dem zweiten Teilgebiet (6a bis 6c) umfaßt.

18. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, gekennzeichnet durch den weiteren Schritt:

a) Ausbilden eines zweiten Halbleitergebiets (16) des ersten Leitungstyps an der Oberfläche der vierten Halbleiter schicht (5), wobei das zweite Halbleitergebiet (16) eine Kon zentration von Störstellen des ersten Typs besitzt, die höher als die der vierten Halbleiterschicht (5) eingestellt ist.

19. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß der Schritt (e) und der Schritt (h) gleichzeitig ausge führt werden.

20. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 15 bis 19, gekennzeichnet durch den weiteren Schritt:

a) Ausbilden eines zweiten Isolierfilms (14) auf einer Innenwand des wenigstens einen zweiten Grabens (11), wobei der Schritt (f) und der Schritt (1) gleichzeitig ausgeführt werden.

21. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 20, gekennzeichnet durch den weiteren Schritt:

a) Vergraben eines leitenden Gebietes (15) in dem we nigstens einen zweiten Graben (11) durch den zweiten Isolier film (14),
wobei der Schritt (g) und der Schritt (m) gleichzeitig ausgeführt werden.

22. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 15 bis 21, dadurch gekennzeichnet, daß der Schritt (a) die folgenden Schritte umfaßt:
(a-1) Vorbereiten der ersten Halbleiterschicht (1); und
(a-2) Ausbilden der zweiten Halbleiterschicht (3) über der ersten Hauptoberfläche der ersten Halbleiterschicht (1) durch Epitaxie.

23. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 15 bis 21, dadurch gekennzeichnet, daß der Schritt (a) die folgenden Schritte umfaßt:
(a-1) Vorbereiten der zweiten Halbleiterschicht (3); und
(a-2) Implantieren von Störstellen des zweiten Leitungs typs von einer Rückseite der zweiten Halbleiterschicht (3) und dadurch Ausbilden der ersten Halbleiterschicht (1) in einem unteren Schichtabschnitt der zweiten Halbleiterschicht (3).