DE4324481C2 - Transistor-Halbleitervorrichtung und Herstellungsverfahren - Google Patents
Transistor-Halbleitervorrichtung und HerstellungsverfahrenInfo
- Publication number
- DE4324481C2 DE4324481C2 DE4324481A DE4324481A DE4324481C2 DE 4324481 C2 DE4324481 C2 DE 4324481C2 DE 4324481 A DE4324481 A DE 4324481A DE 4324481 A DE4324481 A DE 4324481A DE 4324481 C2 DE4324481 C2 DE 4324481C2
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor
- depth
- region
- outermost
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 165
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000151 deposition Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 31
- 230000008021 deposition Effects 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 238000009413 insulation Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000005684 electric field Effects 0.000 description 35
- 230000015556 catabolic process Effects 0.000 description 20
- 238000009826 distribution Methods 0.000 description 19
- 239000000463 material Substances 0.000 description 11
- 230000007704 transition Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 241001354791 Baliga Species 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229920002472 Starch Polymers 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 235000019698 starch Nutrition 0.000 description 1
- 239000008107 starch Substances 0.000 description 1
- 230000029305 taxis Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
Die vorliegende Erfindung bezieht sich auf eine Transistor-Halbleiter
vorrichtung nach dem Oberbegriff des Patentanspruchs 1 wie beispielsweise
aus BALIGA B. J. etal. in: IEEE Electron Device Letters, Vol. 9, No. 8, 1988,
S. 411-413, bekannt. Diese Vorrichtung weist Gräben auf, die über einem PN-Übergang
gebildet sind. Die Erfindung bezieht sich insbesondere auf einen
MOSFET, einen IGBT und dergleichen, welche Graben-MOS-Gates
aufweisen.
Fig. 25 zeigt in einer schematischen Schnittansicht einen
IGBT mit einer Graben-MOS-Struktur. Gemäß Fig. 25 ist eine
N-Epitaxie-Schicht 2 auf einem P+-Substrat 1 gebildet, und
eine N--Epitaxieschicht 3 ist auf der N-Epitaxieschicht 2
gebildet. Auf der N--Epitaxieschicht 3 ist eine Vielzahl von
P-Wannenbereichen 4 gebildet, die durch Graben-Isolier
schichten 10 voneinander isoliert sind, von denen jede hier
herum angeordnet Gate-Polysilicium 7 und einen Oxidfilm 6
aufweist. In der Oberfläche von jedem P-Wannenbereich 4 ist
ein N+-Emitterbereich 5 gebildet. Eine Emitterelektrode 8
ist oberhalb der P-Wannenbereiche 4, der N+-Emitterbereiche
5 und der Graben-Isolierschichten 10 gebildet. Eine Kollek
torelektrode 9 ist auf der unteren Oberfläche des P+-Sub
strates 1 gebildet.
Wenn bei einem derart angeordneten IGBT eine Treiberspannung
von nicht weniger als eine Schwellenspannung an das Gate-
Polysilicium 7 angelegt wird, wobei die Emitterelektrode 8
geerdet ist und eine vorbestimmte positive Spannung an die
Kollektorelektrode 9 gemäß Fig. 26 angelegt ist, werden
Kanäle in den P-Wannenbereichen 4 entlang der Seitenwände
des Gate-Polysiliciums 7 ausgebildet. Strom fließt durch die
Kanäle, so daß der IGBT eingeschaltet wird.
Wenn die an das Gate-Polysilicium 7 angelegte Treiber
spannung nicht mehr als die Schwellenspannung beträgt, ver
schwinden die Kanäle, so daß der IGBT ausgeschaltet wird. In
dem ausgeschalteten Zustand wird eine Kollektorspannung
durch eine Verarmungsschicht aufrechterhalten, welche sich
in Richtung zur N--Epitaxieschicht 3 ausgehend von einem PN-
Übergang J erstreckt, der in Rückwärtsrichtung bei der
Grenzfläche der P-Wannenbereiche 4 und der N--Epitaxie
schicht 3 vorgespannt ist.
Der bisher verwendete IGBT mit einer Graben-MOS-Struktur
weist diese Anordnung auf. Ein zuäußerster P-Wannenbereich
4A, der isoliert auf der Außenseite der zuäußersten Schicht
der Vielzahl von Graben-Isolierschichten 10 zur Isolierung
der P-Wannenbereiche 4 gebildet ist, besitzt eine genauso
große Tiefe wie die anderen P-Wannenbereiche 4.
Hierdurch wird die größte elektrische Feldstärkekonzentra
tion in einem bodenseitigen Rand in der Nachbarschaft des
Bereiches R1 der zuäußersten Graben-Isolierschicht 10 verur
sacht, welche in der Verarmungsschicht liegt, die sich aus
gehend von dem PN-Übergang J erstreckt, welche die Kollek
torspannung aufrechterhält, wie es in Fig. 26 gezeigt ist,
wenn der IGBT ausgeschaltet ist.
Fig. 27 zeigt eine Potentialverteilung (F1) um den boden
seitigen Rand der zuäußersten Graben-Isolierschicht und eine
Potentialverteilung (F2) um den bodenseitigen Rand der wei
teren Graben-Isolierschicht, wenn der IGBT ausgeschaltet
ist. Fig. 28 zeigt eine elektrische Feldstärkeverteilung
(F3) um den bodenseitigen Rand der zuäußersten Graben-
Isolierschicht und eine elektrische Feldstärkeverteilung
(F4) um den bodenseitigen Rand der anderen Graben-
Isolierschicht, wenn der IGBT ausgeschaltet ist. Aus den
Fig. 27 und 28 ergibt sich augenscheinlich, daß die um den
bodenseitigen Rand der zuäußersten Graben-Isolierschicht
erzeugte elektrische Feldstärkekonzentration erheblich
größer als die um den bodenseitigen Rand der anderen Graben-
Isolierschichten ist.
Die Halbleitervorrichtung mit der Grabenstruktur, welche den
PN-Übergang trennt, wie beispielsweise ein IGBT mit einer
Graben-MOS-Struktur, weist einen Nachteil dahingehend auf,
daß, da die elektrische Feldstärkekonzentration um den
bodenseitigen Rand der zuäußersten Grabenstruktur erheblich
größer als diejenige der anderen Bereiche ist, wenn der PN-
Übergang in Rückwärtsrichtung vorgespannt ist, eine Vorrich
tungsdurchbruchsspannung verringert wird, welches die Durch
bruchsspannung bei dem PN-Übergang der Halbleitervorrichtung
darstellt.
BALIGA B. J. et al.: "The MOS Depletion-Mode Thyristor: A New
MOS-Controlled Bipolar Power Device", in. IEEE E1. Dev.
Lett., Vol. 9, Nr. 8, August 1988, S. 411-413, offenbart
eine Transistor-Halbleitervorrichtung mit einer ersten Halb
leiterschicht eines ersten Leitungstyps und einer zweiten
Halbleiterschicht eines zweiten Leitungstyps, die an einer
Hauptoberfläche der ersten Halbleiterschicht ausgebildet ist,
und eine Vielzahl von voneinander getrennten Isolier
schichten, die dieselbe Tiefe besitzen und die zweite Halb
leiterschicht in eine Vielzahl von unterteilten Halbleiter
bereichen unterteilen. Ferner weist die Transistor-Halb
leitervorrichtung Elektrodenbereiche zur Kontaktierung der
Transistor-Halbleitervorrichtung auf. Ein an die unterteilten
Halbleiterbereiche angrenzender Halbleiterbereich ist tiefer
als die unterteilten Halbleiterbereiche ausgebildet.
Demgemäß liegt der Erfindung die Aufgabe zugrunde, eine
Halbleitervorrichtung zur Verfügung zu stellen, welche eine
Abschwächung der elektrischen Feldstärkekonzentration um den
bodenseitigen Rand der zuäußersten einer Vielzahl von Gra
benstrukturen zur Isolierung des PN-Überganges ermöglicht,
um eine Verbesserung der Vorrichtungsdurchbruchsspannung zu
ermöglichen, sowie ein Verfahren zur Herstellung einer der
artigen Halbleitervorrichtung zur Verfügung zu stellen.
Diese Aufgabe wird durch eine Halbleitervorrichtung gemäß
Anspruch 1 und ein Verfahren zur Herstellung einer
Halbleitervorrichtung gemäß Anspruch 14 gelöst.
Entsprechend der vorliegenden Erfindung weist eine Halblei
tervorrichtung auf: eine erste Halbleiterschicht eines
ersten Leitungstyps mit einer ersten und einer zweiten
Hauptoberfläche; eine zweite Halbleiterschicht eines zweiten
Leitungstyps, welche auf der ersten Hauptoberfläche der
ersten Halbleiterschicht gebildet ist; eine dritte Halbleiterschicht eines
vorbestimmten Leitungstyps, die
auf der zweiten Hauptoberfläche der ersten Halbleiterschicht ausge
bildet ist; und eine Vielzahl von
voneinander entfernten Isolierschichten, von denen jede über
die zweite Halbleiterschicht ausgebildet ist und dieselbe
Tiefe aufweist, wobei die Vielzahl der Isolierschichten die
zweite Halbleiterschicht in eine Vielzahl von unterteilten
Halbleiterbereichen trennt, die voneinander isoliert sind,
und die Vielzahl von unterteilten Halbleiterbereichen einen
außerhalb hiervon angeordneten zuäußersten unterteilten
Halbleiterbereich aufweist, wobei der zuäußerste unterteilte
Halbleiterbereich tiefer ausgebildet ist als die anderen
unterteilten Halbleiterbereiche.
Entsprechend der Halbleitervorrichtung gemäß der vorliegen
den Erfindung ist der zuäußerst der Vielzahl der unterteil
ten Halbleiterbereiche angeordnete zuäußerste unterteilte
Halbleiterbereich tiefer als die anderen unterteilten Halb
leiterbereiche ausgebildet.
Die Position des bei der Grenzfläche zwischen dem zuäußer
sten unterteilten Halbleiterbereich und der ersten Halblei
terschicht gebildeten PN-Überganges ist näher bei dem tief
sten Abschnitt der Isolierschichten als die Position des bei
der Grenzfläche zwischen den anderen unterteilten Halblei
terbereichen und der ersten Halbleiterschicht gebildeten PN-
Überganges, bzw. ist tiefer als der tiefste Abschnitt der
Isolierschichten. Wenn der PN-Übergang bei der Grenzfläche
zwischen der ersten Halbleiterschicht und der unterteilten
Halbleiterbereiche in Rückwärtsrichtung vorgespannt ist,
wird die elektrische Feldstärkekonzentration abgeschwächt,
welche um den bodenseitigen Rand der zuäußersten Isolier
schicht in der Nachbarschaft des zuäußersten unterteilten
Halbleiterbereiches erzeugt wird.
Als Ergebnis hiervon wird eine Vorrichtungsdurchbruchs
spannung verbessert, welche die Durchbruchsspannung des bei
der Grenzfläche der ersten Halbleiterschicht und der unter
teilten Halbleiterbereiche der Halbleitervorrichtung gebil
deten. PN-Überganges darstellt, in weichem die elektrische
Feldstärkekonzentration abgeschwächt wird.
Die vorliegende Erfindung bezieht sich ferner auf ein Ver
fahren zur Herstellung einer Halbleitervorrichtung. Gemäß
der Erfindung weist das Verfahren die Schritte auf: (a)
Vorsehen einer ersten Halbleiterschicht eines ersten
Leitungstyps mit einer ersten und einer zweiten Hauptober
fläche auf der ersten Hauptoberfläche eines Halbleitersubstrates eines
zweiten Leitungstyps mit einer ersten und einer zweiten Haupt
oberfläche; (b) Bilden einer zweiten Halbleiterschicht eines
zweiten Leitungstyps auf der ersten Hauptoberfläche der
ersten Halbleiterschicht, wobei die zweite Halbleiterschicht
einen ersten inneren Teilbereich mit einer ersten Tiefe und
einen zweiten Teilbereich außerhalb des ersten Teilbereiches
mit einer zweiten Tiefe aufweist, wobei die zweite Tiefe
größer ist als die erste Tiefe; (c) selektives Bilden
einer Vielzahl von voneinander entfernten Isolierschichten
in der zweiten Halbleiterschicht, wobei die Vielzahl der
Isolierschichten dieselbe Tiefe aufweist und die zweite
Halbleiterschicht in eine Vielzahl von unterteilten Halblei
terwannenbereichen trennt, die einen äußersten unterteilten Halbleiterwannenbereich aufweisen,
der vollständig in der Längsrichtung der äußersten Isolierschicht und
einer Richtung senkrecht zu der Längsrichtung ausgebildet ist
und dessen Tiefe der zweiten Tiefe entspricht,
während die Tiefe der anderen
unterteilten Halbleiterwannenbereiche auf die erste Tiefe
eingestellt wird; (d) Bilden einer ersten Elektrode auf den ersten
Halbleiterbereichen und den unterteilten Halbleiterwannenbereichen; und
(e) Bilden einer zweiten Elektrode auf der zweiten Hauptoberfläche
des Halbleitersubstrates.
Entsprechend einer durch das Verfahren der vorliegenden Er
findung hergestellten Halbleitervorrichtung ist der zu
äußerst der Vielzahl der unterteilten Halbleiterwannenbereiche
angeordnete zuäußerste unterteilte Halbleiterwannenbereich tiefer
ausgebildet als die anderen unterteilten Halbleiterwannenbereiche.
Die Position des bei der Grenzfläche zwischen dem zuäußer
sten unterteilten Halbleiterwannenbereich und der ersten Halblei
terschicht gebildeten, PN-Überganges ist näher an dem tief
sten Abschnitt der Isolierschichten als die Position des bei
der Grenzfläche zwischen den anderen unterteilten Halblei
terwannenbereichen und der ersten Halbleiterschicht gebildeten PN-
Überganges, bzw. ist tiefer als der tiefste Abschnitt der
Isolierschicht. Wenn der PN-Übergang bei der Grenzfläche
zwischen der ersten Halbleiterschicht und der unterteilten
Halbleiterwannenbereiche in Rückwärtsrichtung vorgespannt wird,
wird die elektrische Feldstärkekonzentration abgeschwächt,
welche um den bodenseitigen Rand der zuäußersten Isolier
schicht in der Nachbarschaft des zuäußersten unterteilten
Halbleiterwannenbereiches erzeugt wird.
Als Ergebnis hiervon wird die Vorrichtungsdurchbruchs
spannung verbessert, welche die Durchbruchsspannung des bei
der Grenzfläche der ersten Halbleiterschicht und der unter
teilten Halbleiterwannenbereiche der Halbleitervorrichtung gebil
deten PN-Überganges darstellt, bei dem die elektrische Feld
stärkekonzentration abgeschwächt wird.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus
den Unteransprüchen.
Ausführungsbeispiele der Erfindung werden anhand
der nachfolgenden Beschreibung
unter Bezugnahme auf die Zeichnungen näher erläutert.
Es zeigt:
Fig. 1 eine schematische Schnittansicht einer ersten
Art eines IGBT gemäß einem ersten bevorzugten
Ausführungsbeispiel gemäß der vorliegenden Er
findung;
Fig. 2 eine Potentialverteilung des
IGBT der ersten Art des ersten bevorzugten Ausführungsbeispie
les, wenn dieser ausgeschaltet ist;
Fig. 3 eine schematische Schnittansicht einer zweiten
Art des IGBT gemäß dem ersten bevorzugten Aus
führungsbeispiel entsprechend der vorliegenden
Erfindung;
Fig. 4 eine Potentialverteilung des
IGBT der zweiten Art gemäß dem ersten bevorzugten Ausführungs
beispiel, wenn dieser ausgeschaltet ist;
Fig. 5 eine schematische Schnittansicht einer dritten
Art des IGBT gemäß dem ersten bevorzugten Aus
führungsbeispiel entsprechend der vorliegenden
Erfindung;
Fig. 6 eine Potentialverteilung des
IGBT der dritten Art gemäß dem ersten bevorzugten Ausführungs
beispiel, wenn dieser ausgeschaltet ist;
Fig. 7 eine schematische Schnittansicht des IGBT gemäß
einem zweiten bevorzugten Ausführungsbeispiel
entsprechend der vorliegenden Erfindung;
Fig. 8 eine Potentialverteilung des IGBT gemäß dem
zweiten bevorzugten Ausführungsbeispiel, wenn
dieser ausgeschaltet ist;
Fig. 9 eine schematische Schnittansicht des IGBT gemäß
einem dritten bevorzugten Ausführungsbeispiel
entsprechend der vorliegenden Erfindung;
Fig. 10 eine Potentialverteilung des IGBT gemäß dem
dritten bevorzugten Ausführungsbeispiel, wenn
dieser ausgeschaltet ist;
Fig. 11 eine schematische Schnittansicht des IGBT gemäß
einem vierten bevorzugten Ausführungsbeispiel
entsprechend der vorliegenden Erfindung;
Fig. 12 eine Potentialverteilung des IGBT gemäß dem
vierten bevorzugten Ausführungsbeispiel, wenn
dieser ausgeschaltet ist;
Figs. 13 bis 19 schematische Schnittansichten zur Dar
stellung eines Verfahrens zur Herstellung des
IGBT gemäß den ersten bis dritten bevorzugten
Ausführungsbeispielen;
Figs. 20 bis 23 Draufsichten zur Darstellung des Verfahrens
zur Herstellung des IGBT gemäß den ersten bis
dritten bevorzugten Ausführungsbeispielen;
Fig. 24 eine schematische Schnittansicht der Basisstruk
tur gemäß der vorliegenden Erfindung;
Fig. 25 eine schematische Schnittansicht eines IGBT gemäß dem Stand der Technik;
Fig. 26 eine Potentialverteilung des IGBT nach Fig. 25, wenn dieser
ausgeschaltet ist;
Fig. 27 eine Darstellung eines Simulationsergebnisses
der Potentialverteilung des IGBT nach Fig. 25, wenn dieser
ausgeschaltet ist;
Fig. 28 eine Darstellung eines Simulationsergebnisses
einer elektrischen Feldstärkeverteilung des
IGBT nach Fig. 25, wenn dieser ausgeschaltet ist; und
Fig. 29 eine schematische Schnittansicht eines MOSFET
mit einem Graben-MOS-Gate, an dem die vor
liegende Erfindung anwendbar ist.
Fig. 1 zeigt eine schematische Schnittansicht eines IGBT mit
einer Graben-MOS-Gatestruktur einer ersten Art eines ersten
bevorzugten Ausführungsbeispieles gemäß der vorliegenden Er
findung. Gemäß Fig. 1 ist eine N-Expitaxieschicht 2 auf
einem P+-Substrat 1 gebildet, und eine N--Epitaxieschicht 3
ist auf der N-Epitaxieschicht 2 gebildet. Auf der N--Epi
taxieschicht 3 sind eine Vielzahl von P-Wannenbereichen 4
und ein P-Wannenbereich 41 gebildet, die voneinander iso
liert sind durch eine Vielzahl von Graben-Isolationsschich
ten 10, von denen jede hierum gebildet ein Gate-Polysilicium
7 und einen Oxidfilm 6 aufweist.
Die Graben-Isolierschichten 10 sind regelmäßig in vorbe
stimmten Abständen zueinander ausgebildet und weisen die
selbe Tiefe auf. Ein N+-Emitterbereich 5 ist in der Ober
fläche von jedem P-Wannenbereich 4, 41 gebildet. Eine
Emitterelektrode 8 ist über den P-Wannenbereichen 4 und 41,
den N+-Emitterbereichen 5 und den Graben-Isolierschichten
10 gebildet. Eine Kollektorelektrode 9 ist auf der unteren
Oberfläche des P+-Substrates 1 gebildet.
Der zuäußerste P-Wannenbereich 41 in der Nachbarschaft der
zuäußersten Graben-Isolierschicht 10A ist ebenso tief wie
die Graben-Isolierschichten 10 ausgebildet, wobei diese
tiefer als die P-Wannenbereiche 4 mit Ausnahme des zu
äußersten P-Wannenbereiches 41 gebildet ist.
Wenn bei einem derart angeordneten IGBT die Treiberspannung
mit einem nicht geringeren Wert als eine Schwellenspannung
an das Gate-Polysilicium 7 angelegt ist, wobei die Emitter
elektrode 8 geerdet ist und eine vorbestimmte positive
Spannung an die Kollektorelektrode 9 gemäß Fig. 2 angelegt
ist, werden Kanäle an den P-Wannenbereichen 4 entlang der
Seitenwände des Gate-Polysiliciums 7 ausgebildet. Über die
Kanäle fließt Strom, so daß der IGBT eingeschaltet wird.
Wenn die an das Gate-Polysilicium 7 angelegte Treiber
spannung nicht mehr als die Schwellenspannung beträgt, wobei
eine Leistungsversorgungsspannung über die Emitterelektrode
8 und die Kollektorelektrode 9 derart angelegt ist, daß die
Kollektorelektrode 9 positiv ist, schaltet der IGBT aus.
Wenn der IGBT ausgeschaltet ist, erstreckt sich ein erhebli
cher Teil einer Verarmungsschicht in Richtung der N--Epi
taxieschicht 3 ausgehend von einem PN-Übergang J1, der in
Rückwärtsrichtung vorgespannt ist, um eine Kollektorspannung
aufrecht zu erhalten. Die dabei auftretende Potentialver
teilung ist in Fig. 2 dargestellt, wobei die elektrische
Feldstärkekonzentration in einem bodenseitigen Rand in der
Nachbarschaft des Bereiches RA1 der zuäußersten Graben-
Isolierschicht 10A im Vergleich zur elektrischen Feldstärke
konzentration an dem bodenseitigen Rand in der Nachbarschaft
des Bereiches R1 der zuäußersten Graben-Isolierschicht 10
bei der Vorrichtung gemäß Fig. 26 sanft und erheblich abge
schwächter ausgebildet ist.
Hierdurch ergibt sich ein geringer Unterschied zwischen dem
elektrischen Feld, welches in dem bodenseitigen Rand in der
Nachbarschaft des Bereiches RA1 der zuäußersten Graben-
Isolierschicht 10A erzeugt ist, und dem elektrischen Feld,
welches in dem bodenseitigen Rand in der Nachbarschaft der
Bereiche der anderen Graben-Isolierschichten erzeugt ist.
Eine Vorrichtungsdurchbruchsspannung, d. h. die Durchbruchs
spannung des PN-Überganges des IGBT selbst wird nicht durch
das elektrische Feld bestimmt, welches in dem bodenseitigen
Rand in der Nachbarschaft des Bereiches RA1 der zuäußersten
Graben-Isolierschicht 10A erzeugt ist, so daß die Vorrich
tungsdurchbruchsspannung des IGBT verbessert ist.
Fig. 3 zeigt eine schematische Schnittansicht einer zweiten
Art des IGBT des ersten bevorzugten Ausführungsbeispieles
gemäß der vorliegenden Erfindung. Gemäß Fig. 3 beträgt die
Tiefe eines zuäußersten P-Wannenbereiches 41' mehr als die
jenige der anderen P-Wannenbereiche 4 und beträgt weniger
als diejenige der Graben-Isolierschichten 10 (das Gate-
Polysilicium 7 und die Oxidfilme 6). Die weitere Anordnung
des IGBT der zweiten Art ist identisch mit derjenigen des
IGBT der ersten Art gemäß dem ersten bevorzugten Ausfüh
rungsbeispiel, so daß deren weitere Erläuterung weggelassen
werden kann.
Fig. 4 zeigt eine Potentialverteilung des IGBT gemäß Fig. 3,
wenn dieser ausgeschaltet ist. Die elektrische Feldkonzen
tration in einem bodenseitigen Rande der Nachbarschaft des
Bereiches RA1' der zuäußersten Graben-Isolierschicht 10A ist
im Vergleich zur elektrischen Feldkonzentration in dem
bodenseitigen Rand in der Nachbarschaft des Bereiches R1 der
zuäußersten Graben-Isolierschicht 10 gemäß der in Fig. 26
dargestellten Vorrichtung sanft und erheblich abgeschwächt
ausgebildet.
Die zweite Art liefert denselben Effekt wie die erste Art.
Aus dem Vergleich zwischen den Fig. 2 und 4 ergibt sich
jedoch, daß die erste Art einen deutlicheren Wert der
Abschwächung der elektrischen Feldkonzentration liefert als
die zweite Art. Hieraus ergibt sich, daß die erste Art ge
genüber der zweiten Art besser ist.
Fig. 5 zeigt eine schematische Schnittansicht einer dritten
Art des IGBT gemäß dem ersten bevorzugten Ausführungsbei
spiel. Gemäß Fig. 5 beträgt der Wert der Tiefe eines
zuäußersten P-Wannenbereiches 41" mehr als derjenige der
Graben-Isolierschichten 10. Die weitere Anordnung des IGBT
der dritten Mode ist identisch mit derjenigen des IGBT der
ersten Mode, so daß deren genauere Erläuterung weggelassen
werden kann.
Fig. 6 zeigt eine Potentialverteilung des IGBT gemäß Fig. 5,
wenn dieser ausgeschaltet ist. Keine elektrische Feldkonzen
tration wird in dem bodenseitigen Rand in der Nachbarschaft
des Bereiches der zuäußersten Graben-Isolierschicht 10A er
zeugt. Eine geringe elektrische Feldkonzentration wird in
einem bodenseitigen Rand in der Nachbarschaft des Bereiches
RA1" eines PN-Überganges J1" des zuäußersten P-Wannenberei
ches 41" erzeugt. Die elektrische Feldkonzentration in dem
Bereich RA1" ist jedoch im Vergleich zur elektrischen Feld
konzentration des bodenseitigen Randes in der Nachbarschaft
des Bereiches R1 der zuäußersten Graben-Isolierschicht 10
der in Fig. 26 dargestellten Vorrichtung relativ sanft und
erheblich abgeschwächt ausgebildet.
Die dritte Art liefert ebenfalls denselben Effekt wie die
erste Art. Aus dem Vergleich zwischen den Fig. 2 und 6
ergibt sich jedoch, daß der Wert der Abschwächung der elek
trischen Feldkonzentration in dem Bereich RA1 der ersten
Art deutlicher ausfällt als bei dem Bereich RA1" der
dritten Art. Es ergibt sich daher, daß die erste Art
besser als die dritte Art ist. Zusätzlich verursacht der P-
Wannenbereich 41 bei einer zu tiefen Ausgestaltung, daß die
N--Epitaxieschicht 3 entsprechend dünn ausgebildet wird, wo
durch die Durchbruchsspannung des PN-Überganges verringert
werden könnte. Es kann davon gesprochen werden, daß die
erste Art diesbezüglich besser ist als die dritte Art.
Fig. 7 zeigt eine schematische Schnittansicht des IGBT einer
Graben-MOS-Gate-Struktur eines zweiten bevorzugten Ausfüh
rungsbeispieles gemäß der vorliegenden Erfindung. Gemäß Fig.
7 ist die N-Epitaxieschicht 2 auf der Oberfläche des P+-Sub
strates 1 gebildet, und die N--Epitaxieschicht 3 ist auf der
N-Epitaxieschicht 2 gebildet. Auf der N--Epitaxieschicht 3
sind die Vielzahl von P-Wannenbereichen 4 und ein P-Wannen
bereich 42 gebildet, die voneinander durch die Vielzahl der
Graben-Isolierschichten 10 voneinander isoliert sind, von
denen jede das Gate-Polysilicium 7 und den Oxidfilm 6 hierum
gebildet aufweist.
Die Graben-Isolierschichten 10 sind regelmäßig in vorbe
stimmten Abständen zueinander ausgebildet und weisen die
selbe Tiefe auf. Der N+-Emitterbereich 5 ist in der Ober
fläche von jedem P-Wannenbereich 4, 42 gebildet. Die
Emitterelektrode 8 ist über den p-Wannenbereichen 4 und 42,
den N+-Emitterbereichen 5 und den Graben-Isolierschichten 10
gebildet. Die Kollektorelektrode 9 ist auf der unteren Ober
fläche des P+-Substrates 1 gebildet.
Der P-Wannenbereich 42 bedeckt die zuäußerste Graben-Iso
lierschicht 10A und weist eine vorbestimmte Tiefe auf. In
einem Bereich, der sich nach außen von der zuäußersten Gra
ben-Isolierschicht 10A erstreckt (in Richtung eines Berei
ches, in dem keine Graben-Isolierschicht 10 gebildet ist),
weist der P-Wannenbereich 42 eine vorbestimmte Tiefe auf,
die durchwegs größer ist als die Tiefe der Graben-Isolier
schichten 10.
Der IGBT gemäß dem zweiten bevorzugten Ausführungsbeispiel,
bei dem keine Kanäle in der Oberfläche der P-Wannenbereiche
4 entlang der Seitenwände des Gate-Polysilicium 7 in der
zuäußersten Graben-Isolierschicht 10A gebildet sind, führt
keinen MOS-Betrieb durch. Es können zwei oder mehrere Gra
ben-Isolierschichten 10 vorgesehen sein, die mit dem P-Wan
nenbereich 42 bedeckt sind. Jedoch bewirkt eine Erhöhung der
Anzahl von Gate-Polysilicium, welches den MOS-Betrieb nicht
ausführt, eine mehr als notwendige Wechselwirkung mit dem
Ein-Betrieb des IGBT. Somit ist die Anzahl der Graben-Iso
lierschichten 10, die durch den P-Wannenbereich 42 bedeckt
sind, vorzugsweise kleiner.
Bei einem solchermaßen angeordneten IGBT wird die Leistungs
versorgungsspannung über der Emitterelektrode 8 und der
Kollektorelektrode 9 derart angelegt, daß die Kollektorelek
trode positiv ist, wie es in Fig. 8 dargestellt ist. Wenn in
diesem Zustand die an das Gate-Polysilicium angelegte Trei
berspannung nicht größer ist als die Schwellenspannung, wird
der IGBT ausgeschaltet.
Wenn der IGBT ausgeschaltet ist, erstreckt sich ein erhebli
cher Teil der Verarmungsschicht in Richtung zur N--Epitaxie
schicht 3 ausgehend von einem PN-Übergang J2, der in Rück
wärtsrichtung vorgespannt ist, um die Kollektorspannung auf
recht zu erhalten. Da die zuäußerste Graben-Isolierschicht
10A vollständig mit dem P-Wannenbereich 42 bedeckt ist, wird
keine elektrische Feldkonzentration in einem bodenseitigen
Rand in der Nachbarschaft des Bereiches RA2 der zuäußersten
Graben-Isolierschicht 10A erzeugt, wie es in Fig. 8 darge
stellt ist.
Da somit keine elektrische Feldkonzentration in dem boden
seitigen Rand in der Nachbarschaft des Bereiches RA2 der
zuäußersten Graben-Isolierschicht 10A erzeugt wird, und die
Vorrichtungsdurchbruchsspannung, d. h. die Durchbruchs
spannung des PN-Überganges des IGBT nicht durch das elektri
sche Feld bestimmt wird, welches in dem bodenseitigen Rand
in der Nachbarschaft des Bereiches RA2 der zuäußersten Gra
ben-Isolierschicht 10A erzeugt ist, ist die Vorrichtungs
durchbruchsspannung des IGBT verbessert. Obwohl eine kleine
elektrische Feldkonzentration in einem Bereich RA2' in der
Nachbarschaft eines Stufenabschnittes 12 in dem P-
Wannenbereich 42 erzeugt wird, kann die elektrische Feldkon
zentration auf einen Pegel begrenzt werden, der es
verhindert, daß die Vorrichtungsdurchbruchsspannung des IGBT
durch Minimierung eines Unterschiedes in der Tiefe zwischen
den P-Wannenbereichen 42 und 4 verringert wird.
Falls der P-Wannenbereich 42 zu tief ausgebildet wird, wird
eine entsprechend dünne N--Epitaxieschicht 3 verursacht, was
die Durchbruchsspannung des PN-Überganges verringern kann.
In dieser Hinsicht besitzt der P-Wannenbereich 42 vorzugs
weise eine Minimaltiefe, welche es ermöglicht, daß er
die Graben-Isolierschicht 10 vollständig bedeckt.
Fig. 9 zeigt eine schematische Schnittansicht des IGBT der
Graben-MOS-Gate-Struktur eines dritten bevorzugten Ausfüh
rungsbeispieles gemäß der vorliegenden Erfindung. Gemäß Fig.
9 ist die N-Epitaxieschicht 2 auf der Oberfläche des P+-Sub
strates 1 gebildet, und die N--Epitaxieschicht 3 ist auf der
N-Epitaxieschicht 2 gebildet. Auf der N--Epitaxieschicht 3
sind eine Vielzahl von P-Wannenbereichen 4 und ein P-Wannen
bereich 43 gebildet, die voneinander durch die Graben-Iso
lierschichten 10 isoliert sind, von denen jede das Gate-
Polysilicium 7 und den Oxidfilm 6 hierum aufweist.
Die Graben-Isolierschichten 10 sind regelmäßig mit einem
vorbestimmten Abstand DD voneinander entfernt angeordnet und
weisen dieselbe Tiefe auf. Der N+-Emitterbereich 5 ist in
der Oberfläche von jedem P-Wannenbereich 4, 43 gebildet. Die
Emitterelektrode 8 ist über den P-Wannenbereichen 4 und 43,
den N+-Emitterbereichen 5 und den Graben-Isolierschichten
gebildet. Die Kollektorelektrode 9 ist auf der unteren Ober
fläche des P+-Substrates 1 gebildet.
Der zuäußerste P-Wannenbereich 43, der außerhalb der
zuäußersten Graben-Isolierschicht 10A gebildet ist, besitzt
zwei Bereiche: einen Bereich innerhalb eines Abstandes L (<
DD) von der äußeren Graben-Isolierschicht 10A, welche
genauso tief ist wie die P-Wannenbereiche 4; und einen Be
reich außerhalb des Abstandes L entfernt von dem Gate-
Polisilicium 7, welches genauso tief ist wie die Graben-
Isolierschichten 10.
Wie vorstehend beschrieben wurde, beträgt die Entfernung L
zwischen dem tieferen Bereich des zuäußersten P-Wannenberei
ches 43 und der zuäußersten Graben-Isolierschicht 10A nicht
mehr als die Entfernung (Graben-zu-Graben-Entfernung) DD
zwischen benachbarten Graben-Isolierschichten 10. Dies wird
deshalb vorgesehen, um das Problem zu vermeiden, welches
darin besteht, daß, falls der Abstand L länger ist als der
Graben-zu-Graben-Abstand DD, der Grad der elektrischen Feld
konzentration in dem bodenseitigen Rand der zuäußersten Gra
ben-Isolierschicht 10A größer wird als derjenige in dem bo
denseitigen Rand der anderen Graben-Isolierschichten 10 aus
demselben Grund wie eingangs dargestellt, so daß die Vor
richtungs-Durchbruchsspannung des IGBT durch das elektrische
Feld in dem bodenseitigen Rand der zuäußersten Graben-Iso
lierschicht 10 bestimmt wird.
Bei einem solchermaßen angeordneten IGBT wird die
Leistungsversorgungsspannung über die Emitter-Elektrode 8
und die Kollektor-Elektrode 9 derart angelegt, daß die
Kollektor-Elektrode 9 positiv ist, wie es in Fig. 10 darge
stellt ist. Wenn in diesem Zustand die an das Gate-Polysili
cium 7 angelegte Treiberspannung nicht größer ist als die
Schwellenspannung, wird der IGBT ausgeschaltet.
Wenn der IGBT ausgeschaltet ist, erstreckt sich ein großer
Teil der Verarmungsschicht in Richtung zur N--
Epitaxieschicht 3 ausgehend von einem PN-Übergang J3, der in
Rückwärtsrichtung zur Aufrechterhaltung der Kollektor-
Spannung vorgespannt ist. Die hierbei auftretende
Potentialverteilung ist in Fig. 10 dargestellt, wobei die
elektrische Feldstärke-Konzentration in einem bodenseitigen
Rand in der Nachbarschaft des Bereiches RA3 der zuäußersten
Graben-Isolierschicht 10 in demselben Maße abgeschwächt ist
wie diejenige in dem bodenseitigen Rand in der Nachbarschaft
der Bereiche der anderen Graben-Isolierschichten 10.
Ähnlich wie bei den ersten und zweiten bevorzugten Ausfüh
rungsbeispielen gibt es einen geringen Unterschied zwischen
dem elektrischen Feld, welches in dem bodenseitigen Rand in
der Nachbarschaft des Bereiches RA3 der zuäußersten Graben-
Isolierschicht 10 erzeugt ist, und dem elektrischen Feld in
den anderen Bereichen. Die Vorrichtungs-Durchbruchsspannung,
d. h. die Durchbruchsspannung des PN-Überganges IGBT, wird
nicht durch das in dem bodenseitigen Rand in der Nachbar
schaft des Bereiches RA3 der zuäußersten Graben-Isolier
schicht 10 bestimmt, so daß die Vorrichtungs-Durchbruchs
spannung des IGBT verbessert wird.
Fig. 11 zeigt eine schematische Schnittansicht des IGBT der
Graben-MOS-Gate-Struktur eines vierten bevorzugten Ausfüh
rungsbeispieles gemäß der vorliegenden Erfindung. Gemäß Fig.
11 sind P-Typ-Schutzringbereiche 44, die genauso tief sind
wie der P-Wannenbereich 41, in einem Oberflächenbereich der
N--Epitaxieschicht 3 ausgebildet, der sich nach außerhalb
des P-Wannenbereiches 41 erstreckt (ein sich in eine Richtung
erstreckender Bereich, in der die P-Wannenbereiche 4
abwesend sind). Die Bezugsziffer 11 bezeichnet einen als
Kanalstopper dienenden N+-Diffusionsbereich, und die
Bezugsziffer 12 bezeichnet einen Isolierfilm. Die weitere
Anordnung des IGBT des vierten bevorzugten
Ausführungsbeispieles ist identisch mit derjenigen des IGBT
des ersten bevorzugten Ausführungsbeispieles, so daß deren
genauere Beschreibung weggelassen werden kann.
Fig. 12 veranschaulicht eine Potentialverteilung des IGBT in
einer Schnittansicht des vierten bevorzugten Ausführungsbei
spieles, wenn der IGBT ausgeschaltet ist. Die P-Typ-Schutz
ringbereiche 44 sind genauso tief wie die P-Wannenbereiche
41 ausgebildet, so daß zwischen dem P-Wannenbereich 41 und
den P-Typ-Schutzringbereichen 44 eine glatte Potentialver
teilung vorgesehen ist. Somit wird die elektrische Feld
stärke-Konzentration, die bewirkt, daß die Vorrichtungs-
Durchbruchsspannung verringert wird, nicht zwischen dem P-
Wannenbereich 41 und den P-Typ-Schutzringbereichen 44 er
zeugt.
Der IGBT gemäß dem zweiten bevorzugten Ausführungsbeispiel
kann denselben Effekt bewirken wie bei dem vierten
bevorzugten Ausführungsbeispiel durch Vorsehen von
Schutzringbereichen entsprechend den P-Typ-
Schutzringbereichen 44, die genauso tief sind wie der P-
Wannenbereich 42 und in einem Oberflächenbereich der N--
Epitaxieschicht 3 ausgebildet sind, die sich nach außen des
P-Wannenbereiches 42 erstreckt (ein sich in der Richtung
erstreckender Bereich, in der die P-Wannenbereiche 4
abwesend sind).
Ähnlich kann der IGBT gemäß dem dritten bevorzugten Ausfüh
rungsbeispiel dieselbe Wirkung wie bei dem vierten bevorzug
ten Ausführungsbeispiel zeigen durch Vorsehen von Schutz
ringbereichen entsprechend der P-Typ-Schutzringbereiche 44,
die genauso tief sind wie der tiefere Bereich des P-Wannen
bereiches 43 in einem Oberflächenbereich der N--Epitaxie
schicht 3, welche sich nach außen von dem P-Wannenbereich 43
erstreckt (ein in einer Richtung erstreckender Bereich, in
der die P-Wannenbereiche 4 abwesend sind).
Die Fig. 13 bis 23 veranschaulichen ein Verfahren zur Her
stellung des IGBT gemäß dem ersten bevorzugten Ausführungs
beispiel. Die Fig. 13 bis 19 stellen schematische
Schnittansichten, und die Fig. 20 bis 23 stellen Draufsichten
dar. Unter Bezugnahme auf die Fig. 13 bis 23 erfolgt im
folgenden die Beschreibung des Verfahrens der Herstellung
des IGBT gemäß dem ersten bevorzugten Ausführungsbeispiel.
Gemäß Fig. 13 wird die N-Epitaxieschicht 2 auf dem P+-Sub
strat 1 durch ein epitaktisches Verfahren ausgebildet, und
anschließend wird die N--Epitaxieschicht 3 auf der Epitaxie
schicht 2 durch ein epitaktisches Verfahren ausgebildet.
Gemäß Fig. 14 werden P-Typ-Verunreinigungen wie beispiels
weise Bor in die Oberfläche der N--Epitaxieschicht 3 zur
Ausbildung eines P-Abscheidungsbereiches 45 auf der N--Epi
taxieschicht 3 abgeschieden. Die Abscheidung der P-Typ-Ver
unreinigungen wird mittels Ionen-Implantation in den
schattierten Bereich 21 gemäß Fig. 20 durchgeführt. Ein ent
lang der Linie A-A aus Fig. 20 genommener Schnitt entspricht
der Fig. 14.
Gemäß Fig. 15 wird ein strukturiertes Maskenmaterial 31 auf
einem Teil des P-Abscheidungsbereiches 45 ausgebildet. Unter
Verwendung des Maskenmaterials 31 als Maske werden P-Typ-
Verunreinigungen erneut auf den P-Abscheidungsbereich 45 zur
Bildung eines P-Abscheidungsbereiches 46 abgeschieden, der
einen größeren Betrag an Verunreinigungen als der P-Abschei
dungsbereich 45 aufweist. In Fig. 21 ist eine ebene Struktur
der P-Abscheidungsbereiche 45 und 46 dargestellt. Ein ent
lang der Linie B-B aus Fig. 21 genommener Schnitt entspricht
der Fig. 15.
Durch Einstellen der Konfiguration des strukturierten
Maskenmaterials 31 wird die Weite WP (Fig. 21) des P-Ab
scheidungsbereiches 46 auf L1 eingestellt.
Die P-Abscheidungsbereiche 45 und 46 werden einer Wärmebe
handlung unterzogen zur Bildung eines P-Bereiches 47 mit
einer Tiefe d47 und eines P-Bereiches 48 mit einer Tiefe d48
(< d47), wie es in Fig. 16 dargestellt ist. Die Bezugsziffer
49 bezeichnet einen Oxidfilm.
Anschließend wird gemäß Fig. 17 eine Strukturierung zur Bil
dung eines strukturierten Maskenmaterials 32 durchgeführt.
Unter Verwendung des Maskenmaterials 32 als Maske werden N-
Typ-Verunreinigungen wie beispielsweise Arsen selektiv auf
der Oberfläche der P-Bereiche 47 und 48 abgeschieden, und
werden anschließend mittels einer Wärmebehandlung zur Bil
dung eines N+-Diffusionsbereiches 15 eindiffundiert. Fig. 22
zeigt eine Draufsicht des N+-Diffusionsbereiches 15. Ein
entlang der Linie C-C aus Fig. 22 genommener Schnitt ent
spricht der Fig. 17.
Gemäß Fig. 18 wird eine Vielzahl von Gräben 50 selektiv
ausgebildet, welche sich von der Oberfläche des N+-Diffu
sionsbereiches 15 über den P-Bereich 47 bis zur gleichen
Tiefe wie der P-Bereich 48 erstrecken. Der zuäußerste Graben
50A wird etwa um die Grenzfläche zwischen den P-Bereichen 47
und 48 gebildet. Als Ergebnis hiervon sind die P-Bereiche 47
und 48 voneinander durch die Gräben 50 isoliert, so daß die
P-Wannenbereiche 4 mit der Tiefe d47 und der P-Wannenbereich
41 mit der Weite d48 gebildet werden. Der N+-Emitterbereich
wird in der Oberfläche von jedem P-Wannenbereich 4, 41 ge
bildet.
Gemäß Fig. 19 wird ein dünner Oxidfilm oberhalb der inneren
peripheren Oberfläche von jedem Graben 50 ausgebildet. Die
Gräben 50 mit den Oberflächen, auf denen die Oxidfilme ge
bildet werden, werden zur Bildung des Gate-Polysiliciums 7
mit Polysilicium gefüllt. Ein Oxidfilm wird auf der Oberflä
che des Gate-Polysiliciums 7 zur Bildung des Oxidfilmes 6,
welcher das Gate-Polysilicium 7 schließt, gebildet. Die Gra
ben-Isolierschichten 10 werden vervollständigt, wobei jede
das Gate-Polysilicium 7 und den Oxidfilm 6 aufweist. Die
Emitterelektrode 8 wird oberhalb der oberen Oberfläche ge
bildet, und die Kollektorelektrode 9 wird über die bodensei
tige Oberfläche des P+-Substrates 1 gebildet, so daß der
IGBT vervollständigt wird. Fig. 23 zeigt eine Draufsicht des
vervollständigten IGBT. Eine entlang der Linie D-D aus Fig.
23 genommene Schnittansicht enspricht der Fig. 19.
Der IGBT gemäß dem zweiten bevorzugten Ausführungsbeispiel
kann auf dieselbe Weise hergestellt werden. Es folgt die Be
schreibung des Verfahrens der Herstellung des IGBT gemäß des
zweiten bevorzugten Ausführungsbeispieles, wobei insbeson
dere die Unterschiede zu dem Verfahren der Herstellung des
IGBT gemäß dem ersten bevorzugten Ausführungsbeispiel dar
gestellt werden.
Es werden dieselben Verfahrensschritte wie bei dem Verfahren
gemäß dem ersten bevorzugten Ausführungsbeispiel durchge
führt bis zur Bildung des P-Abscheidungsbereiches 45, so daß
deren Beschreibung weggelassen werden kann.
Nach der Bildung des P-Abscheidungsbereiches 45 wird das
strukturierte Maskenmaterial 31 auf einem Teil des P-Ab
scheidungsbereiches 45 gebildet, wie es in Fig. 15 darge
stellt ist. Unter Verwendung des Maskenmateriales 31 als
Maske werden P-Typ-Verunreinigungen erneut auf dem P-Ab
scheidungsbereich 45 zur Bildung des P-Abscheidungsbereiches
46 abgeschieden, welcher einen größeren Betrag an Verun
reinigungen als der P-Abscheidungsbereich 45 aufweist. Durch
Einstellen der Konfiguration des strukturierten Masken
materials 31 wird die Weite WP (Fig. 21) des P-Abscheidungs
bereiches 46 auf L2 eingestellt. Der P-Abscheidungsbereich
46 wird derart ausgebildet, daß er sich mehr nach innen als
der Abscheidungsbereich 46 gemäß dem ersten bevorzugten Aus
führungsbeispiel erstreckt.
Daran anschließend werden dieselben Verfahrensschritte wie
bei dem Verfahren gemäß dem ersten bevorzugten Ausführungs
beispiel durchgeführt, bis zur Bildung des N+-Diffusionsbe
reiches 15, so daß deren Beschreibung weggelassen werden
kann.
Nach der Bildung des N+-Diffusionsbereiches 15 wird die
Vielzahl von Gräben 50 selektiv ausgebildet, welche sich von
der Oberfläche des N+-Diffusionsbereiches 15 über den P-Be
reich 47 derart erstreckt, daß der zuäußerste Graben 50A in
dem P-Bereich 48 vergraben ist. Als Ergebnis hiervon sind
die P-Bereiche 47 und 48 voneinander durch die Gräben 50
isoliert, so daß die P-Wannenbereiche 4 und der P-Wannenbe
reich 42, welche den zuäußersten Graben 50A bedecken, gebil
det werden.
Daran anschließend werden dieselben Verfahrensschritte wie
bei dem Verfahren gemäß dem ersten bevorzugten Ausführungs
beispiel durchgeführt, so daß deren nähere Beschreibung weg
gelassen werden kann.
Der IGBT gemäß dem dritten bevorzugten Ausführungsbeispiel
kann auf dieselbe Weise hergestellt werden. Es folgt die Be
schreibung des Verfahrens der Herstellung des IGBT gemäß dem
dritten bevorzugten Ausführungsbeispiel, insbesondere mit
Blick auf die Unterschiede des Verfahrens gemäß dem ersten
bevorzugten Ausführungsbeispiel.
Bis zur Bildung des P-Abscheidungsbereiches 45 werden die
selben Verfahrensschritte wie bei dem Verfahren gemäß dem
ersten bevorzugten Ausführungsbeispiel durchgeführt, so daß
deren genauere Beschreibung weggelassen werden kann.
Nach der Bildung des P-Abscheidungsbereiches 45 wird das
strukturierte Maskenmaterial 31 auf einem Teil des P-Ab
scheidungsbereiches 45 gebildet, wie es in Fig. 15 darge
stellt ist. Unter Verwendung des Maskenmaterials 31 als
Maske werden P-Typ-Verunreinigungen erneut auf den P-Ab
scheidungsbereich 45 zur Bildung des P-Abscheidungsbereiches
46 abgeschieden, welcher einen größeren Betrag an Verun
reinigungen als der P-Abscheidungsbereich 45 aufweist.
Durch Einstellung der Konfiguration des strukturierten
Maskenmaterials 31 wird die Weite WP (Fig. 21) des P-Ab
scheidungsbereiches 46 auf L3 eingestellt. Der P-Abschei
dungsbereich 46 wird ausgebildet, dessen Weite kürzer ist
als diejenige des Abscheidungsbereiches 46 gemäß dem ersten
bevorzugten Ausführungsbeispiel.
Daran anschließend werden dieselben Verfahrensschritte wie
bei dem Verfahren gemäß dem ersten bevorzugten Ausführungs
beispiel durchgeführt, bis zur Bildung des N+-Diffusionsbe
reiches 15, so daß deren Beschreibung weggelassen werden
kann.
Daran anschließend wird gemäß Fig. 18 die Vielzahl von Grä
ben 50 selektiv, welche sich von der Oberfläche des N+-
Diffusionsbereiches 15 über den P-Bereich 47 bis zur selben
Tiefe wie der P-Bereich 48 erstreckt, derart ausgebildet,
daß sich der zuäußerste Graben 50A über den P-Bereich 47 mit
einem Abstand L von dem P-Bereich 48 erstreckt. Als Ergebnis
hiervon werden die P-Bereiche 47 und 48 voneinander durch
die Gräben 50 isoliert, so daß die Vielzahl von P-
Wannenbereichen 4 aufweisend die Tiefe d47 und der P-
Wannenbereich 43 aufweisend die Tiefe d47 in dem Bereich
innerhalb des Abstandes L von dem zuäußersten Graben 50A und
aufweisend die Tiefe d48 in dem Bereich außerhalb des Ab
standes L hiervon gebildet werden. Der N+-Emitterbereich 5
wird in der Oberfläche von jedem P-Wannenbereich 4, 43 ge
bildet.
Daran anschließend werden dieselben aufeinandefolgenden Ver
fahrensschritte wie bei dem Verfahren gemäß dem ersten be
vorzugten Ausführungsbeispiel durchgeführt, so daß deren
genauere Beschreibung weggelassen werden kann.
Die Schutzringbereiche 44, des IGBT gemäß dem vierten bevor
zugten Ausführungsbeispiel können durch Ausbilden eines
Überlappbereiches zwischen den P-Abscheidungsbereichen 45
und 46 in einem Schutzringbildungsbereich auf der N--Epi
taxieschicht 3 und anschießendem Durchführen einer Wärmebe
handlung gebildet werden.
Die ersten bis vierten bevorzugten Ausführungsbeispiele
offenbaren den IGBT mit den Graben-MOS-Gates. Die vorlie
gende Erfindung kann jedoch auch auf einen MOSFET angewendet
werden mit Graben-MOS-Gates, bei dem ein N±-Substrat 101 er
setzt ist für das P+-Substrat 1 des IGBT gemäß den ersten
bis vierten bevorzugten Ausführungsbeispielen, und die N-
Epitaxieschicht abwesend ist, wie es in Fig. 29 dargestellt
ist.
Fig. 24 veranschaulicht eine Basisstruktur der vorliegenden
Erfindung. Die vorliegende Erfindung ist auf eine beliebige
Halbleitervorrichtung anwendbar, die derart strukturiert
ist, daß ein PN-Übergang, der durch eine erste Halbleiter
schicht 131 eines ersten Leitungstyps gebildet ist, und eine
zweite Halbleiterschicht 132 eines zweiten Leitungstyps von
einander durch Isolierschichten 133 einer Grabenstruktur ge
trennt ist.
Claims (24)
1. Transistor-Halbleitervorrichtung mit
einer ersten Halbleiterschicht (3) eines ersten Lei tungstyps,
einer zweiten Halbleiterschicht (4) eines zweiten Lei tungstyps, die an einer ersten Hauptoberfläche der ersten Halbleiterschicht (3) ausgebildet ist,
einer dritten Halbleiterschicht (1; 101) eines vorbe stimmten Leitungstyps, die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht (3) ausgebildet ist,
einer Vielzahl von voneinander getrennten Isolier schichten (10), die dieselbe Tiefe besitzen und die zweite Halbleiterschicht (4) in eine Vielzahl von unterteilten Halbleiterwannenbereichen (4) unterteilen, und
Elektrodenbereichen (8, 9, G, E, C) zur Kontaktierung der Transistor-Halbleitervorrichtung,
dadurch gekennzeichnet,
daß ein äußerster, vollständig an der Längsseite und der Schmalseite der äußersten Isolierschicht (10A) angren zender Halbleiterwannenbereich (41; 42; 43) zumindest einen Teilbereich besitzt, der tiefer ist als die anderen unter teilten Halbleiterwannenbereiche (4), und der zumindest eine Teilbereich vollständig in der Längsrichtung der äußersten Isolierschicht (10A) und einer Richtung senkrecht zu der Längsrichtung ausgebildet ist, und daß die inneren unterteilten Halbleiterwannenbereiche (4) alle dieselbe konstante Tiefe besitzen.
einer ersten Halbleiterschicht (3) eines ersten Lei tungstyps,
einer zweiten Halbleiterschicht (4) eines zweiten Lei tungstyps, die an einer ersten Hauptoberfläche der ersten Halbleiterschicht (3) ausgebildet ist,
einer dritten Halbleiterschicht (1; 101) eines vorbe stimmten Leitungstyps, die auf der zweiten Hauptoberfläche der ersten Halbleiterschicht (3) ausgebildet ist,
einer Vielzahl von voneinander getrennten Isolier schichten (10), die dieselbe Tiefe besitzen und die zweite Halbleiterschicht (4) in eine Vielzahl von unterteilten Halbleiterwannenbereichen (4) unterteilen, und
Elektrodenbereichen (8, 9, G, E, C) zur Kontaktierung der Transistor-Halbleitervorrichtung,
dadurch gekennzeichnet,
daß ein äußerster, vollständig an der Längsseite und der Schmalseite der äußersten Isolierschicht (10A) angren zender Halbleiterwannenbereich (41; 42; 43) zumindest einen Teilbereich besitzt, der tiefer ist als die anderen unter teilten Halbleiterwannenbereiche (4), und der zumindest eine Teilbereich vollständig in der Längsrichtung der äußersten Isolierschicht (10A) und einer Richtung senkrecht zu der Längsrichtung ausgebildet ist, und daß die inneren unterteilten Halbleiterwannenbereiche (4) alle dieselbe konstante Tiefe besitzen.
2. Transistor-Halbleitervorrichtung nach Anspruch 1, da
durch gekennzeichnet, daß die Tiefe des äußersten unter
teilten Halbleiterwannenbereiches (41, 42, 43) gleich groß
ist wie die Tiefe der Vielzahl von Isolierschichten (10).
3. Transistor-Halbleitervorrichtung nach Anspruch 1, da
durch gekennzeichnet, daß die Tiefe des äußersten unter
teilten Halbleiterwannenbereiches (41') kleiner ist als die
Tiefe der Vielzahl der Isolierschichten (10).
4. Transistor-Halbleitervorrichtung nach Anspruch 1, da
durch gekennzeichnet, daß die Tiefe des äußersten unter
teilten Halbleiterwannenbereiches (41") größer ist als die
Tiefe der Vielzahl der Isolierschichten (10).
5. Transistor-Halbleitervorrichtung nach einem der An
sprüche 1 bis 4, dadurch gekennzeichnet, daß jede der Viel
zahl der Isolierschichten (10) einen Steuerelektrodenbe
reich (7) und einen um diesen herum gebildeten Isolierfilm
(6) zur Bedeckung desselben aufweist,
daß ein erster Halbleiterbereich (5) des ersten Lei tungstyps in einer Oberfläche jedes unterteilten Halblei terbereichs gebildet ist,
daß die dritte Halbleiterschicht (1) vom zweiten Lei tungstyp ist, und
daß eine auf den ersten Halbleiterbereichen (5) und den unterteilten Halbleiterwannenbereichen gebildete erste Elektrode (8) und
eine auf der dritten Halbleiterschicht (1) gebildete zweite Elektrode (9) vorhanden sind.
daß ein erster Halbleiterbereich (5) des ersten Lei tungstyps in einer Oberfläche jedes unterteilten Halblei terbereichs gebildet ist,
daß die dritte Halbleiterschicht (1) vom zweiten Lei tungstyp ist, und
daß eine auf den ersten Halbleiterbereichen (5) und den unterteilten Halbleiterwannenbereichen gebildete erste Elektrode (8) und
eine auf der dritten Halbleiterschicht (1) gebildete zweite Elektrode (9) vorhanden sind.
6. Transistor-Halbleitervorrichtung nach einem der An
sprüche 1 bis 4, dadurch gekennzeichnet, daß
jede der Vielzahl der Isolierschichten (10) einen Steuer elektrodenbereich (7) und einen um diesen herum gebildeten Isolierfilm (6) zur Bedeckung desselben aufweist,
daß ein erster Halbleiterbereich (5) des ersten Lei tungstyps in einer Oberfläche jedes unterteilten Halb leiterwannenbereichs gebildet ist,
daß die dritte Halbleiterschicht (101) vom ersten Lei tungstyp ist und die Dotierungskonzentration der dritten Halbleiterschicht (101) größer ist als diejenige der ersten Halbleiterschicht, und
daß eine auf den ersten Halbleiterbereichen (5) und den unterteilten Halbleiterwannenbereichen gebildete erste Elektrode (8) und
eine auf der dritten Halbleiterschicht (1) gebildete zweite Elektrode (9) vorhanden sind.
jede der Vielzahl der Isolierschichten (10) einen Steuer elektrodenbereich (7) und einen um diesen herum gebildeten Isolierfilm (6) zur Bedeckung desselben aufweist,
daß ein erster Halbleiterbereich (5) des ersten Lei tungstyps in einer Oberfläche jedes unterteilten Halb leiterwannenbereichs gebildet ist,
daß die dritte Halbleiterschicht (101) vom ersten Lei tungstyp ist und die Dotierungskonzentration der dritten Halbleiterschicht (101) größer ist als diejenige der ersten Halbleiterschicht, und
daß eine auf den ersten Halbleiterbereichen (5) und den unterteilten Halbleiterwannenbereichen gebildete erste Elektrode (8) und
eine auf der dritten Halbleiterschicht (1) gebildete zweite Elektrode (9) vorhanden sind.
7. Transistor-Halbleitervorrichtung nach einem der An
sprüche 1 bis 6, gekennzeichnet durch einen zweiten Halb
leiterwannenbereich (44) des zweiten Leitungstyps, der in
der ersten Hauptoberfläche der ersten Halbleiterschicht
außerhalb des äußersten unterteilten Halbleiterwannen
bereichs (41) gebildet ist, wobei die Tiefe des zweiten
Halbleiterwannenbereiches gleich groß ist wie die des
äußersten unterteilten Halbleiterwannenbereichs (41).
8. Transistor-Halbleitervorrichtung nach einem der An
sprüche 1 bis 7, dadurch gekennzeichnet, daß der erste Lei
tungstyp einen N-Typ, und der zweite Leitungstyp einen P-
Typ darstellt.
9. Transistor-Halbleitervorrichtung nach einem der An
sprüche 1 bis 8, dadurch gekennzeichnet, daß die zweite
Halbleiterschicht (4) im Bereich der äußersten Isolier
schicht eine solche Dicke aufweist, daß sich die äußerste
Isolierschicht nicht durch die zweite Halbleiterschicht (4)
hindurch erstreckt.
10. Transistor-Halbleitervorrichtung nach einem der vor
hergehenden Ansprüche, dadurch gekennzeichnet, daß der äu
ßerste unterteile Halbleiterwannenbereich (43) einen
Bereich größerer Tiefe besitzt, der sich nach außen ausge
hend von einer Position erstreckt, die kleineren Abstand
von der äußersten Isolierschicht als der gegenseitige Iso
lierschicht-Abstand besitzt.
11. Transistor-Halbleitervorrichtung nach Anspruch 10, da
durch gekennzeichnet, daß der übrige Bereich des äußersten
Halbleiterwannenbereichs (43) dieselbe Tiefe wie die ande
ren unterteilten Halbleiterwannenbereiche aufweist.
12. Transistor-Halbleitervorrichtung nach Anspruch 10 oder
11, dadurch gekennzeichnet, daß der Bereich größerer Tiefe
des äußersten unterteilten Halbleiterwannenbereichs diesel
be Tiefe wie die Isolierschichten (10) besitzt.
13. Transistor-Halbleitervorrichtung nach Anspruch 12, ge
kennzeichnet durch einen zweiten Halbleiterwannenbereich
(44) des zweiten Leitungstyps, der in der ersten Hauptober
fläche der ersten Halbleiterschicht in einem Bereich außer
halb des äußersten unterteilten Halbleiterwannenbereiches
gebildet ist und eine Tiefe besitzt, die gleich groß ist
wie diejenige des Bereichs größerer Tiefe des äußersten
unterteilten Halbleiterwannenbereichs.
14. Verfahren zur Herstellung einer Transistor-Halbleiter
vorrichtung nach einem der vorhergehenden Ansprüche, mit
den Schritten:
- a) Bilden einer ersten Halbleiterschicht (3) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche auf der ersten Hauptoberfläche eines Halb leitersubstrates (1) eines zweiten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche;
- b) Bilden einer zweiten Halbleiterschicht (4) eines zweiten Leitungstyps auf der ersten Hauptoberfläche der er sten Halbleiterschicht (3), wobei die zweite Halbleiter schicht einen ersten inneren Teilbereich mit einer ersten Tiefe und einen zweiten Teilbereich außerhalb des ersten Teilbereiches mit einer zweiten Tiefe, die größer ist als die erste Tiefe, aufweist,
- c) selektives Bilden einer Vielzahl von voneinander entfernten Isolierschichten (10) in der zweiten Halbleiter schicht derart, daß die Isolierschichten dieselbe Tiefe aufweisen und die zweite Halbleiterschicht (4) in eine Vielzahl von unterteilten voneinander isolierten Halb leiterwannenbereichen trennen, die einen äußersten unter teilten Halbleiterwannenbereich (41; 42; 43) aufweisen, der vollständig in der Längsrichtung der äußersten Isolier schicht (10A) und einer Richtung senkrecht zu der Längs richtung ausgebildet ist und dessen Tiefe der zweiten Tiefe entspricht, während die Tiefe der anderen unterteilten Halbleiterwannenbereiche der ersten Tiefe entspricht;
- d) Bilden einer ersten Elektrode (8, G, E) auf den ersten Halbleiterbereichen und den unterteilten Halbleiter wannenbereichen; und
- e) Bilden einer zweiten Elektrode (9, C) auf der zweiten Hauptoberfläche des Halbleitersubstrates.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet,
daß die Isolierschichten (10) so ausgebildet werden, daß
sie eine Tiefe aufweisen, die gleich der zweiten Tiefe ist.
16. Verfahren nach Anspruch 14, dadurch gekennzeichnet,
daß die Isolierschichten (10) so ausgebildet werden, daß
sie eine Tiefe aufweisen, die größer als die zweite Tiefe
ist.
17. Verfahren nach Anspruch 14, dadurch gekennzeichnet,
daß die Isolierschichten (10) so ausgebildet werden, daß
sie eine Tiefe aufweisen, die kleiner als die zweite Tiefe
ist.
18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch
gekennzeichnet, daß der Schritt (b) den Schritt aufweist:
- 1. (b-1) selektives Einführen einer Verunreinigung
des zweiten Leitungstyps mit unterschiedlichen Verunreini
gungskonzentrationen in die erste Hauptoberfläche der er
sten Halbleiterschicht und anschließendes Durchführen einer
Wärmebehandlung zur Bildung der zweiten Halbleiterschicht
derart, daß der erste Teilbereich die erste Tiefe und der
zweite Teilbereich die zweite Tiefe aufweist, und
daß der Schritt (c) die Schritte aufweist: - 2. (c-1) selektives Bilden einer Vielzahl von Gräben, die als die Vielzahl der Isolierschichten dienen, in der zweiten Halbleiterschicht, wobei die Vielzahl der Gräben dieselbe Tiefe aufweist und die zweite Halbleiterschicht die Vielzahl der unterteilten Halbleiterwannenbereiche trennt, die voneinander isoliert sind, und die Tiefe des äußersten unterteilten Halbleiterwannenbereiches auf die zweite Tiefe und die Tiefe der anderen unterteilten Halb leiterwannenbereiche auf die erste Tiefe gebracht wird;
- 3. (c-2) Bilden eines Oxidfilmes als Isolierfilm (6) auf einer inneren Oberfläche von jedem der Vielzahl der Gräben; und
- 4. (c-3) Füllen von jedem der Vielzahl der Gräben, auf deren inneren Oberfläche der Isolierfilm gebildet ist, mit Polysilicium als leitendem Material zur Bildung einer leitenden Schicht.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet,
daß der Schritt (b-1) die Schritte aufweist:
- 1. (b-1-1) selektives Abscheiden der Verunreinigung des zweiten Leitungstyps auf der ersten Hauptoberfläche der er sten Halbleiterschicht zur Bildung eines ersten Abschei dungsbereiches;
- 2. (b-1-2) Abscheiden der Verunreinigung des zweiten Lei tungstyps auf der ersten Hauptoberfläche der ersten Halb leiterschicht zur Bildung eines zweiten Abscheidungsberei ches in überlappender Beziehung mit dem ersten Abschei dungsbereich; und
- 3. (b-1-3) Durchführen einer Wärmebehandlung bei den er sten und zweiten Abscheidungsbereichen zur Bildung der zweiten Halbleiterschicht derart, daß der erste Teilbereich dem Teil des ersten Abscheidungsbereiches entspricht, der nicht mit dem zweiten Abscheidungsbereich überlappt, der die erste Tiefe aufweist, und der zweite Teilbereich dem Teil des ersten Abscheidungsbereiches entspricht, der mit dem zweiten Abscheidungsbereich der zweiten Tiefe über lappt.
20. Verfahren nach Anspruch 19, gekennzeichnet durch den
Schritt:
(f) Bilden einer dritten Halbleiterschicht des ersten Leitungstyps in einer Oberfläche der zweiten Halbleiter schicht nach dem Schritt (b),
wobei der Schritt (c-1) den Schritt aufweist:
selektives Bilden der Vielzahl von Gräben durch die zweiten und dritten Halbleiterschichten, wobei die Vielzahl der Gräben dieselbe Tiefe aufweist und die zweite Halblei terschicht in die Vielzahl der unterteilten Halbleiter wannenbereiche trennt, die voneinander isoliert sind, und die Tiefe des äußersten unterteilten Halbleiterwannenberei ches auf die zweite Tiefe eingestellt wird, die Tiefe der anderen unterteilten Halbleiterwannenbereiche auf die erste Tiefe eingestellt wird, und die dritte Halbleiterschicht in eine Vielzahl von ersten Halbleiterbereichen getrennt ist, die jeweils in den unterteilten Halbleiterwannenbereichen gebildet sind.
(f) Bilden einer dritten Halbleiterschicht des ersten Leitungstyps in einer Oberfläche der zweiten Halbleiter schicht nach dem Schritt (b),
wobei der Schritt (c-1) den Schritt aufweist:
selektives Bilden der Vielzahl von Gräben durch die zweiten und dritten Halbleiterschichten, wobei die Vielzahl der Gräben dieselbe Tiefe aufweist und die zweite Halblei terschicht in die Vielzahl der unterteilten Halbleiter wannenbereiche trennt, die voneinander isoliert sind, und die Tiefe des äußersten unterteilten Halbleiterwannenberei ches auf die zweite Tiefe eingestellt wird, die Tiefe der anderen unterteilten Halbleiterwannenbereiche auf die erste Tiefe eingestellt wird, und die dritte Halbleiterschicht in eine Vielzahl von ersten Halbleiterbereichen getrennt ist, die jeweils in den unterteilten Halbleiterwannenbereichen gebildet sind.
21. Verfahren nach einem der Ansprüche 14 bis 20, dadurch
gekennzeichnet, daß die Isolierschichten derart ausgebildet
werden, daß einige der Isolierschichten durch den ersten
Teilbereich der zweiten Halbleiterschicht hindurchgehen und
die anderen nicht durch den zweiten Teilbereich hiervon
hindurchgehen, wobei die Isolierschichten, die durch den
ersten Teilbereich hindurchgehen, die zweite Halbleiter
schicht in die Vielzahl von unterteilten Halbleiterwannen
bereichen trennen.
22. Verfahren nach einem der Ansprüche 14 bis 21, dadurch
gekennzeichnet, daß der äußerste unterteilte Halbleiter
wannenbereich derart ausgebildet wird, daß er einen ersten
Bereich, der sich nach außen ausgehend von einer Position
erstreckt, deren Abstand von der äußersten Isolierschicht
kleiner ist als der Zwischenabstand der Isolierschichten,
und einen zweiten, weiter innen liegenden Abschnitt auf
weist, wobei der erste Bereich des äußersten unterteilten
Halbleiterwannenbereichs die zweite Tiefe aufweist, während
der zweite Bereich des äußersten unterteilten Halbleiter
wannenbereichs die erste Tiefe aufweist.
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet,
daß die Vielzahl der unterteilten Halbleiterwannenbereiche
mit Ausnahme des äußersten unterteilten Halbleiterwannen
bereiches so ausgebildet werden, daß sie die erste Tiefe
aufweisen.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet,
daß die Isolierschichten (10) so ausgebildet werden, daß
sie eine Tiefe aufweisen, die gleich der zweiten Tiefe ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4193986A JP2837033B2 (ja) | 1992-07-21 | 1992-07-21 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4324481A1 DE4324481A1 (de) | 1994-01-27 |
DE4324481C2 true DE4324481C2 (de) | 2000-04-13 |
Family
ID=16317071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4324481A Expired - Lifetime DE4324481C2 (de) | 1992-07-21 | 1993-07-21 | Transistor-Halbleitervorrichtung und Herstellungsverfahren |
Country Status (4)
Country | Link |
---|---|
US (1) | US5525821A (de) |
JP (1) | JP2837033B2 (de) |
DE (1) | DE4324481C2 (de) |
GB (1) | GB2269050B (de) |
Families Citing this family (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3481287B2 (ja) * | 1994-02-24 | 2003-12-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5688725A (en) * | 1994-12-30 | 1997-11-18 | Siliconix Incorporated | Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance |
US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
US6140678A (en) * | 1995-06-02 | 2000-10-31 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode |
US6049108A (en) * | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
JP2988871B2 (ja) * | 1995-06-02 | 1999-12-13 | シリコニックス・インコーポレイテッド | トレンチゲートパワーmosfet |
US5998837A (en) * | 1995-06-02 | 1999-12-07 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode having adjustable breakdown voltage |
JP2987328B2 (ja) * | 1995-06-02 | 1999-12-06 | シリコニックス・インコーポレイテッド | 双方向電流阻止機能を備えたトレンチ型パワーmosfet |
KR0159073B1 (ko) * | 1995-10-16 | 1998-12-01 | 김광호 | 트렌치 dmos 트랜지스터와 그의 제조방법 |
JP3410286B2 (ja) * | 1996-04-01 | 2003-05-26 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
US5998834A (en) * | 1996-05-22 | 1999-12-07 | Siliconix Incorporated | Long channel trench-gated power MOSFET having fully depleted body region |
US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
GB2314206A (en) * | 1996-06-13 | 1997-12-17 | Plessey Semiconductors Ltd | Preventing voltage breakdown in semiconductor devices |
DE19638439C2 (de) * | 1996-09-19 | 2000-06-15 | Siemens Ag | Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement und Herstellungsverfahren |
DE19650599A1 (de) * | 1996-12-06 | 1998-06-10 | Semikron Elektronik Gmbh | IGBT mit Trench- Gate- Struktur |
DE19705276A1 (de) * | 1996-12-06 | 1998-08-20 | Semikron Elektronik Gmbh | IGBT mit Trench-Gate-Struktur |
EP0893830A1 (de) * | 1996-12-11 | 1999-01-27 | The Kansai Electric Power Co., Inc. | Halbleiteranordnung mit isoliertem gate |
GB2321337B (en) * | 1997-01-21 | 2001-11-07 | Plessey Semiconductors Ltd | Improvements in or relating to semiconductor devices |
US6096608A (en) * | 1997-06-30 | 2000-08-01 | Siliconix Incorporated | Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench |
US6429481B1 (en) | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
US6342709B1 (en) | 1997-12-10 | 2002-01-29 | The Kansai Electric Power Co., Inc. | Insulated gate semiconductor device |
DE19808154A1 (de) * | 1998-02-27 | 1999-09-02 | Asea Brown Boveri | Bipolartransistor mit isolierter Gateelektrode |
CN1183603C (zh) | 1998-02-27 | 2005-01-05 | Abb瑞士控股有限公司 | 隔离栅双极型晶体管 |
DE19823170A1 (de) * | 1998-05-23 | 1999-11-25 | Asea Brown Boveri | Bipolartransistor mit isolierter Gateelektrode |
DE19820956A1 (de) * | 1998-05-11 | 1999-11-18 | Daimler Chrysler Ag | Halbleiter-Bauelement und Verfahren zu seiner Herstellung sowie Verwendung des Halbleiter-Bauelements |
JP3923256B2 (ja) | 1999-01-07 | 2007-05-30 | インフィネオン テクノロジース アクチエンゲゼルシャフト | ドーピングされた領域を分離するためのトレンチを備えた半導体装置 |
DE19913375B4 (de) * | 1999-03-24 | 2009-03-26 | Infineon Technologies Ag | Verfahren zur Herstellung einer MOS-Transistorstruktur |
US6198127B1 (en) * | 1999-05-19 | 2001-03-06 | Intersil Corporation | MOS-gated power device having extended trench and doping zone and process for forming same |
US6165868A (en) * | 1999-06-04 | 2000-12-26 | Industrial Technology Research Institute | Monolithic device isolation by buried conducting walls |
JP2001077356A (ja) * | 1999-08-31 | 2001-03-23 | Miyazaki Oki Electric Co Ltd | 縦型mos半導体装置 |
US6472678B1 (en) * | 2000-06-16 | 2002-10-29 | General Semiconductor, Inc. | Trench MOSFET with double-diffused body profile |
JP4932088B2 (ja) * | 2001-02-19 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型半導体装置の製造方法 |
JP4216189B2 (ja) * | 2001-09-04 | 2009-01-28 | エヌエックスピー ビー ヴィ | エッジ構造を備えた半導体装置の製造方法 |
JP4171268B2 (ja) | 2001-09-25 | 2008-10-22 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
GB2381122B (en) * | 2001-10-16 | 2006-04-05 | Zetex Plc | Termination structure for a semiconductor device |
US7135718B2 (en) * | 2002-02-20 | 2006-11-14 | Shindengen Electric Manufacturing Co., Ltd. | Diode device and transistor device |
JP3931138B2 (ja) * | 2002-12-25 | 2007-06-13 | 三菱電機株式会社 | 電力用半導体装置及び電力用半導体装置の製造方法 |
JP2006140372A (ja) * | 2004-11-15 | 2006-06-01 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP4284689B2 (ja) * | 2006-03-24 | 2009-06-24 | 富士フイルム株式会社 | 絶縁ゲート型サイリスタ |
US9437729B2 (en) | 2007-01-08 | 2016-09-06 | Vishay-Siliconix | High-density power MOSFET with planarized metalization |
US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
JP2008277352A (ja) * | 2007-04-25 | 2008-11-13 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US7948031B2 (en) | 2007-07-03 | 2011-05-24 | Sanyo Electric Co., Ltd. | Semiconductor device and method of fabricating semiconductor device |
JP5298488B2 (ja) | 2007-09-28 | 2013-09-25 | 富士電機株式会社 | 半導体装置 |
US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
US8076719B2 (en) * | 2008-02-14 | 2011-12-13 | Maxpower Semiconductor, Inc. | Semiconductor device structures and related processes |
US8704295B1 (en) | 2008-02-14 | 2014-04-22 | Maxpower Semiconductor, Inc. | Schottky and MOSFET+Schottky structures, devices, and methods |
WO2009122486A1 (ja) | 2008-03-31 | 2009-10-08 | 三菱電機株式会社 | 半導体装置 |
US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
JP2011086883A (ja) * | 2009-10-19 | 2011-04-28 | Denso Corp | 絶縁ゲートバイポーラトランジスタおよびその設計方法 |
US9431530B2 (en) | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
DE102009046606A1 (de) * | 2009-11-11 | 2011-05-12 | Robert Bosch Gmbh | Schutzelement für elektronische Schaltungen |
JP5287835B2 (ja) * | 2010-04-22 | 2013-09-11 | 株式会社デンソー | 半導体装置 |
US20120037954A1 (en) * | 2010-08-10 | 2012-02-16 | Force Mos Technology Co Ltd | Equal Potential Ring Structures of Power Semiconductor with Trenched Contact |
US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
US9306048B2 (en) * | 2012-10-01 | 2016-04-05 | Pakal Technologies Llc | Dual depth trench-gated mos-controlled thyristor with well-defined turn-on characteristics |
DE102014005879B4 (de) * | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
CN107078161A (zh) | 2014-08-19 | 2017-08-18 | 维西埃-硅化物公司 | 电子电路 |
EP3183754A4 (de) | 2014-08-19 | 2018-05-02 | Vishay-Siliconix | Sj-mosfet |
JP6869791B2 (ja) * | 2017-04-21 | 2021-05-12 | 三菱電機株式会社 | 半導体スイッチング素子及びその製造方法 |
JP7000240B2 (ja) * | 2018-04-18 | 2022-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR102474281B1 (ko) * | 2020-11-02 | 2022-12-06 | 한국화학연구원 | 메조겐분리 방식을 포함하는 중질유 유래 탄소섬유용 이방성피치의 제조방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3519389C2 (de) * | 1984-05-30 | 1989-12-21 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, Jp | |
US4963950A (en) * | 1988-05-02 | 1990-10-16 | General Electric Company | Metal oxide semiconductor gated turn-off thyristor having an interleaved structure |
US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59155270A (ja) * | 1983-02-22 | 1984-09-04 | 上田 博巳 | 緩降機 |
EP0159663A3 (de) * | 1984-04-26 | 1987-09-23 | General Electric Company | Thyristoren, Feldeffekttransistoren mit isoliertem Gate und MOSFETs hoher Dichte gesteuert durch eine in einer V-Nut angebrachte MOS-Struktur und Verfahren zur Herstellung |
US4791462A (en) * | 1987-09-10 | 1988-12-13 | Siliconix Incorporated | Dense vertical j-MOS transistor |
JPH01287966A (ja) * | 1987-12-29 | 1989-11-20 | Matsushita Electron Corp | 縦型mos電界効果トランジスタ |
US5003372A (en) * | 1988-06-16 | 1991-03-26 | Hyundai Electronics Industries Co., Ltd. | High breakdown voltage semiconductor device |
JPH023288A (ja) * | 1988-06-20 | 1990-01-08 | Meidensha Corp | 絶縁ゲート型バイポーラトランジスタ |
JP2701502B2 (ja) * | 1990-01-25 | 1998-01-21 | 日産自動車株式会社 | 半導体装置 |
-
1992
- 1992-07-21 JP JP4193986A patent/JP2837033B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-20 GB GB9315031A patent/GB2269050B/en not_active Expired - Lifetime
- 1993-07-21 DE DE4324481A patent/DE4324481C2/de not_active Expired - Lifetime
-
1995
- 1995-02-01 US US08/383,672 patent/US5525821A/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3519389C2 (de) * | 1984-05-30 | 1989-12-21 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, Jp | |
US4963950A (en) * | 1988-05-02 | 1990-10-16 | General Electric Company | Metal oxide semiconductor gated turn-off thyristor having an interleaved structure |
US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
Non-Patent Citations (1)
Title |
---|
BALIGA, B.J. et al.: "The MOS Depletion Mode Thyristor: A New MOS-Controlled Bipolor Power Device", in: IEEE El.Dev.Lett., Vol. 9, No. 8, August 1988, S. 411-413 * |
Also Published As
Publication number | Publication date |
---|---|
GB2269050A (en) | 1994-01-26 |
JPH0645612A (ja) | 1994-02-18 |
GB9315031D0 (en) | 1993-09-01 |
JP2837033B2 (ja) | 1998-12-14 |
GB2269050B (en) | 1996-01-10 |
DE4324481A1 (de) | 1994-01-27 |
US5525821A (en) | 1996-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4324481C2 (de) | Transistor-Halbleitervorrichtung und Herstellungsverfahren | |
EP1408554B1 (de) | Durch Feldeffekt steuerbares Halbleiterbauelement | |
DE3853778T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements. | |
DE2212049C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors | |
DE69628633T2 (de) | Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung | |
DE69327483T2 (de) | Diode und Verfahren zur Herstellung | |
DE69528717T2 (de) | Randabschlussmethode und Struktur für Leistungs-MOSFET | |
DE19949364B4 (de) | Halbleiterbauteil mit MOS-Gate-Steuerung und Grabenstruktur sowie Verfahren zur Herstellung | |
DE4011276C2 (de) | Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung | |
DE10161129B4 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE3823270C2 (de) | Transistor, insbesondere Isoliergate-Bipolartransistor, und Verfahren zu seiner Herstellung | |
DE19604043C2 (de) | Durch Feldeffekt steuerbares Halbleiterbauelement | |
DE19913375A1 (de) | MOS-Transistorstruktur mit einer Trench-Gate-Elektrode und einem verringerten spezifischen Einschaltwiderstand und Verfahren zur Herstellung einer MOS-Transistorstruktur | |
DE102018203693A1 (de) | Halbleitervorrichtung | |
DE4114174A1 (de) | Leistungstransistorbauteil sowie verfahren zu seiner herstellung | |
DE19642538A1 (de) | Halbleitereinrichtung und Herstellungsverfahren derselben | |
DE102009038731A1 (de) | Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements | |
DE4212829A1 (de) | Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren | |
EP0623960B1 (de) | IGBT mit mindestens zwei gegenüberliegenden Kanalgebieten pro Sourcegebiet und Verfahren zu dessen Herstellung | |
EP1078402B1 (de) | Halbleiteranordnung mit gräben zur trennung von dotierten gebieten | |
DE2607203B2 (de) | Feldeffekttransistor vom Anreicherungstyp | |
DE3015782C2 (de) | Verfahren zur Herstellung eines Feldeffekttransistors mit isolierter Steuerelektrode | |
DE2453279C3 (de) | Halbleiteranordnung | |
DE19912208A1 (de) | Feldeffekthalbleiterbauelement | |
DE1614929A1 (de) | Elektrisches Halbleiterelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
R071 | Expiry of right | ||
R071 | Expiry of right |