CN1471161A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1471161A
CN1471161A CNA031430473A CN03143047A CN1471161A CN 1471161 A CN1471161 A CN 1471161A CN A031430473 A CNA031430473 A CN A031430473A CN 03143047 A CN03143047 A CN 03143047A CN 1471161 A CN1471161 A CN 1471161A
Authority
CN
China
Prior art keywords
mentioned
semiconductor device
semiconductor
constituting body
connection pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031430473A
Other languages
English (en)
Other versions
CN1277309C (zh
Inventor
��Ұ��һ
河野一郎
冈田修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002173700A external-priority patent/JP2004022699A/ja
Priority claimed from JP2002326304A external-priority patent/JP2004165234A/ja
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Publication of CN1471161A publication Critical patent/CN1471161A/zh
Application granted granted Critical
Publication of CN1277309C publication Critical patent/CN1277309C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，在由铜形成的第2上层再布线(13)的除连接焊盘部以外的表面上，按照氧化第2铜层(14)、氧化第1铜层(15)顺序设置氧化第2铜层(14)和氧化第1铜层(15)。这样一来，与没有氧化第2铜层(14)和氧化第1铜层(15)的情况相比较，可以提高与铜形成的第2上层再布线(13)和聚酰亚胺和环氧树脂系树脂形成的密封膜(17)的密合性，可以提高耐湿性。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有覆盖再布线膜的密封膜的半导体器件及其制造方法。
背景技术
图36所示是例如被称为CSP(芯片级封装：Chip size package)的半导体器件的一例。该半导体器件具备硅衬底104。在硅衬底104的上表面周边部分，设置由铝形成的多个连接焊盘105。在除连接焊盘105的中央部以外的硅衬底104的上表面，设置由氧化硅形成的绝缘膜106和由聚酰亚胺形成的保护膜108。连接焊盘105的中央部通过设在绝缘膜106和保护膜108上的开口部107露出。
从通过开口部107露出的连接焊盘105的上表面到保护膜108上表面的预定部位设有再布线110a，该再布线110a由下层金属层110a和在该下层金属层110a的上表面形成的由铜形成的上层金属层110b。在再布线110的前端部的焊盘部上表面，设有由铜构成的柱状电极111。在包括再布线110在内的保护膜108的上表面，设置环氧树脂系树脂等有机树脂构成的密封膜117，该密封膜117被设置成其上表面与柱状电极111的上表面为同一平面。在柱状电极111的上表面设有焊锡球119。
但是，在上述现有的半导体器件中，密封膜117与未被再布线110覆盖的保护膜108的上表面、再布线110的表面及柱状电极119的外周面粘接。并且如上所述，在现有的文献中还记载着，再布线110及柱状电极111为铜，密封膜117由环氧树脂系树脂等有机树脂形成。但是，如以后说明的那样，进行压力锅(プレツシヤクツカ一)检测的结果是，由环氧树脂系树脂等有机树脂形成的密封膜117与铜形成的再布线110及铜形成的柱状电极110的密合性不十分充分。如果密封膜117与再布线110及柱状电极111的密合性不足时，密封膜117易于从再布线110的表面及柱状电极111的外周面剥离，担心存在密封效果不充分的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，可提高密封膜与再布线的表面及柱状电极的外周面的密合性。
本发明的半导体器件，其特征在于，具有：半导体构成体，其包含具有集成电路部的半导体衬底、及与上述集成电路部分别连接的多个连接焊盘；多个再布线，在上述半导体构成体上形成，分别与上述连接焊盘连接且具有连接焊盘部；及密封膜，形成在包含上述再布线上的上述半导体构成体上，由树脂形成；至少在上述再布线的除上述连接焊盘部以外的表面形成氧化铜层。
本发明的半导体器件的制造方法，其特征在于，具有以下步骤：准备半导体构成体，其包含具有集成电路部的半导体衬底、及与上述集成电路部连接的多个连接焊盘；在上述半导体构成体上形成多个再布线，该多个再布线分别与上述连接焊盘连接且具有连接焊盘部；至少在上述再布线的除上述连接焊盘部以外的表面形成氧化铜层；及在包含上述再布线层上的上述半导体构成体上，形成由树脂构成的密封膜。
附图说明
图1是本发明实施例1的半导体器件的扩大剖面图。
图2是制造图1所示半导体器件时，最初的制造工序的剖面图。
图3是续图2的制造工序的剖面图。
图4是续图3的制造工序的剖面图。
图5是续图4的制造工序的剖面图。
图6是续图5的制造工序的图。
图7是续图6的制造工序的图。
图8是续图7的制造工序的剖面图。
图9是续图8的制造工序的剖面图。
图10是续图9的制造工序的剖面图。
图11是续图10的制造工序的图。
图12是续图11的制造工序的图。
图13是续图12的制造工序的图。
图14是用于对图1所示半导体器件的制造方法的变化例进行说明的图，是最初准备的基材的扩大剖面图。
图15是用于对图4所示半导体器件的制造方法的变化例进行说明的图，是示出将各半导体器件分离的状态的扩大剖面图。
图16是用于对图1所示半导体器件的制造方法的变化例2进行说明的图，是主要部分的制造工序的扩大剖面图。
图17是续图16的制造工序的图。
图18是本发明实施例2的半导体器件的扩大剖面图。
图19是本发明实施例3的半导体器件的扩大剖面图。
图20是本发明实施例4的半导体器件的扩大剖面图。
图21是本发明实施例5的半导体器件的扩大剖面图。
图22是本发明实施例6的半导体器件的扩大剖面图。
图23是制造图22所示半导体器件时，最初的制造工序的剖面图。
图24是续图23的制造工序的剖面图。
图25是续图24的制造工序的剖面图。
图26是本发明实施例7的半导体器件的剖面图。
图27是本发明实施例8的半导体器件的剖面图。
图28是制造图27所示半导体器件时，最初的制造工序的剖面图。
图29是续图28的制造工序的剖面图。
图30是续图29的制造工序的剖面图。
图31是本发明实施例9的半导体器件的剖面图。
图32是本发明实施例10的半导体器件的剖面图。
图33是用于剪切强度试验的第1样品的剖面图。
图34是用于剪切强度试验的第2样品的剖面图。
图35是用于剪切强度试验的比较样品的剖面图。
图36是现有的半导体器件的扩大剖面图。
具体实施方式
(实施例1)
图1是本发明实施例1的半导体器件的剖面图。该半导体器件具有由硅、玻璃、陶瓷、树脂、金属构成的平面正方形状的基板1。在基板1的上表面设有由粘接剂、附着片、两面粘接胶带等构成的粘接层2。在粘接层2的上表面中央部，粘接着尺寸比基板1的尺寸稍小的平面正方形状的半导体构成体3的硅衬底(半导体衬底)4的下表面。
硅衬底4的上表面中央部成为集成电路区域(图未示出)，在该区域内形成存储电路、控制电路等集成电路。在硅衬底4的集成电路区域外的上表面周边部，设有通过布线(图未示出)与集成电路区域内的预定元件连接、由铝系金属形成的多个连接焊盘5。半导体构成体3通常被称为半导体芯片，其构成具备：具有半导体电路区域的硅衬底4；在该半导体衬底4的上表面形成的多个连接焊盘5；及具有露出各连接焊盘5中央部的开口部7，且覆盖硅衬底4的上表面全体的绝缘膜6。
在包含半导体构成体3的粘接层2的上表面，设有由聚酰亚胺和环氧树脂系树脂形成的第1绝缘膜8(下部绝缘膜)。这种情况，在与第1绝缘膜8的半导体构成体3的开口部7相对应的部分设有开口部9。从通过两开口部7、9露出的连接焊盘5的上表面到第1绝缘膜8的上表面的预定部位，设有第1上层再布线10，该第1上层再布线10由第1下层金属层10a和在第1下层金属层10a上设置的第1上层金属层10b构成。第1下层金属层10a例如是下层为钛层、下层为铜层的双层结构。第1上层金属层10b仅由铜层构成。
在第1上层再布线10的连接焊盘部上表面，设有铜形成的柱状电极11。在包含第1上层再布线10的第1绝缘膜的上表面，设有由聚酰亚胺和环氧树脂形成的第2绝缘膜12，该第2绝缘膜12被设置成其上表面与柱状电极11的上表面为同一平面。因此，柱状电极11的上表面被露出。
从柱状电极11的上表面到第2绝缘膜12的上表面的预定部位，设有第2上层再布线13，该第2上层再布线13由第2下层金属层13a和在第2下层金属层13a上设置的第2上层金属层13b构成。第2下层金属层13a例如是由下层为钛层、上层为铜层的双层结构，第2上层金属层13b仅由铜层构成。
在第2下层金属层13a中的铜层整个侧面和铜形成的第2上层金属层13b的表面(除去一部分的上表面和整个侧面)，在内侧形成氧化第2铜层14，在外侧形成氧化第1铜层15。在覆盖第2上层再布线13的上表面而形成的氧化第2铜层14和氧化第1铜层15上，形成将第2上层金属层13b的上表面的一部分露出的开口部16，从该开口部16露出的第2上层再布线13的一部分构成连接焊盘部。
在包括第2上层再布线13的表面上的氧化第2铜层14和氧化第1铜层15在内的第2绝缘膜12的上表面，设有由聚酰亚胺和环氧树脂系树脂形成的第3绝缘膜(密封膜)17。在第3绝缘膜17上与第2上层再布线13的连接焊盘部相对应的部分设有开口部18。在两开口部16、18内及其上方设有焊锡球(低熔点金属)19，该焊锡球19与第2上层再布线层13的连接焊盘部连接。多个焊锡球19在第3绝缘膜17上配置成阵列状。
但是，将基板1的尺寸设定成比半导体构成体3的尺寸稍微大些是因为，与硅衬底4上的连接焊盘5的数量增加相对应，焊锡球19的配置区域也比半导体构成体3的尺寸稍大，由此，第2上层再布线13的连接焊盘部的尺寸和布置间隔也比硅衬底4上的连接焊盘5的尺寸和布置间隔大。
为此，布置成矩阵状的第2上层再布线13的连接焊盘部不仅只布置在与半导体构成体3相对应的区域，还布置在与在半导体构成体3的周侧面的外侧设置的第1绝缘膜8相对应的区域上。也就是说，布置成矩阵状的焊锡球19中，至少最外周的焊锡球19配置在位于半导体构成体3外侧的周围。
下面，对关于本半导体器件的制造方法的一例进行说明。首先，如图2所示，在大小可以采用多枚图1所示基板1的基板1的整个上表面形成粘接层2。然后，在粘接层2的上表面的预定多个部位上粘接各半导体构成体3的硅衬底4的下表面。
然后，如图3所示，在含有多个半导体构成体3的粘接层2的上表面，图形化形成由聚酰亚胺和环氧树脂系树脂等形成的第1绝缘膜8。这时，第1绝缘膜8的上表面是平坦的，在与半导体构成体3的开口部7相对应的部分形成开口部9。
然后，如图4所示，在包括通过两开口部7、9露出来的连接焊盘5的上表面在内的第1绝缘膜8的整个上表面，形成第1下层金属层10a。第1下层金属层10a例如通过溅射形成钛层，在该钛层上通过溅射形成铜层。
然后，应用公知的光刻技术，在第1下层金属层10a的上表面图形化形成抗电镀膜21。这时，抗电镀膜21的图形通过与形成第1上层再布线10的区域相对应而形成的开口部22构成。然后，以第1下层金属层10a作为电镀电流路进行铜的电解电镀，由此在抗电镀膜21的开口部22内的第1下层金属层10a的上表面形成第1上层金属层10b。然后，剥离抗电镀膜21。
然后，如图5所示，还是应用光刻技术，在包括第1上层金属层10b在内的第1下层金属层10a的上表面，图形化形成抗电镀膜23。这时，抗电镀膜23的图形通过与形成第1上层金属层10b的连接焊盘部相对应而形成的开口部24构成。然后，以第1下层金属层10a作为电镀电流路进行铜的电解电镀，由此在抗电镀膜23的开口部24内的第1上层金属层10b的连接焊盘部上表面形成柱状电极11。
然后，剥离抗电镀膜23，接着以柱状电极11和第1上层金属层10b为掩膜将第1下层金属层10a的不需要的部分腐蚀除去，则如图6所示，只在第1上层金属层10b下残存第1下层金属层10a，通过该残存的第1下层金属层10a和在其整个上表面形成的第1上层金属层10b形成第1再布线层10。
然后，如图7所示，在包含柱状电极11和第1上层再布线10在内的第1绝缘膜8的上表面，形成由聚酰亚胺和环氧树脂系树脂等构成的第2绝缘膜12，其厚度比柱状电极11的高度稍厚。因此，以该状态通过第2绝缘膜12覆盖柱状电极11的上表面。然后，通过适当地研磨第2绝缘膜12和柱状电极11的上表面侧，如图8所示，露出柱状电极11的上表面。
然后，如图9所示，在包括柱状电极11的上表面在内的第2绝缘膜12的上表面全体形成第2下层金属层13a。第2下层金属层13a例如通过溅射形成钛层，在该钛层上通过溅射形成铜层。
然后，应用光刻技术，在第2下层金属层13a的上表面图形化形成抗电镀膜25。抗电镀膜25的图形通过与形成第2上层再布线13的区域相对应而形成的开口部26构成。然后，以第2下层金属层13a作为电镀电流路进行铜的电解电镀，由此在抗电镀膜25的开口部26内的第2下层金属层13a的上表面形成第2上层金属层13b。
然后，剥离抗电镀膜25，接着以第2上层金属层13b作为掩膜将第2下层金属层13a的不需要的部分腐蚀除去，则如图10所示，只在第2上层金属层13b下残存第2下层金属层13a，通过该残存的第2下层金属层13a和在其整个上表面形成的第2上层金属层13b形成第2上层再布线层13。
在这里，对有关尺寸的一例进行说明。第1、第2下层金属层10a、13a的钛层的厚度大致为100～200nm，铜层的厚度大致为300～600nm。第1、第2上层金属层10b、13b的厚度大致为1～10μm。柱状电极11的高度大致为100～150μm。
然后，如图11所示，在第2上层再布线13的连接焊盘部上表面形成由干膜或液态光抗蚀剂形成的抗蚀剂膜27。然后，以抗蚀剂膜27作为掩膜，如后所述，在第2下层金属层13a中的铜层侧面和由铜形成的第2上层金属层13b的表面形成氧化膜。如果以该状态形成氧化膜，则在形成着抗蚀剂膜27的第2上层再布线13的一部分不形成氧化膜，通过除去抗蚀剂膜27，这一部分成为连接焊盘部。
在这里，对形成氧化膜的2个方法进行说明。方法1是形成氧化第2铜层的方法，方法2是在氧化第2铜层上形成氧化第1铜层的方法。
首先，对形成氧化第2铜层的方法1进行说明。
如上所述，首先，在形成抗蚀剂膜27之后，通过上述制造工序、即以第2上层金属层13b作为掩膜对第2下层金属层13a的不需要的部分进行腐蚀除去时的湿法腐蚀工序后的水洗等，将第2下层金属层13a中的铜层的侧面和第2上层金属层13b的表面不均匀地产生的自然氧化铜浸入硫酸中进行浸渍处理而除去，然后进行水洗、干燥，使第2上层再布线13的表面变成纯铜面。
然后，将图2所示的硅衬底11等与支承它们的工具一起插入未图示出的炉的室内，在氮气环境中以165℃的温度进行45分钟左右的预烘干处理。该预烘干处理是为了使硅衬底4等及对其进行支承的工具的温度在165℃左右均匀而进行的，由于在氮气环境中进行，故在第2上层再布线13的表面等不形成氧化铜。
然后，将完成了预烘干处理的硅衬底4移入图未示出的真空炉的室内，进行正式烘干处理。正式烘干处理是在165℃左右的温度下将室内从大气压抽真空至133Pa左右后导入干燥空气回复大气压，并反复进行三次。还在干燥空气环境中在165℃左右的温度下进行10分钟左右的加热处理。然后，在第2下层金属层13a中的铜层的侧面和第2上层金属层13b的表面，形成厚度大致为20～40nm的氧化第2铜层14。另外，还可以使用纯度为100％的氧气来代替干燥空气。
然后，对有关在氧化第2铜层上形成氧化第1铜层的方法2进行说明。
这种情况也一样，首先，在形成抗蚀剂膜27之后，通过上述制造工序、即以第2上层金属层13b作为掩膜对第2下层金属层13a的不需要的部分进行腐蚀除去时的湿法腐蚀工序后的水洗等，将第2下层金属层13a中的铜层的侧面和第2上层金属层13b的表面不均匀地产生的自然氧化铜浸入硫酸中进行浸渍处理而除去，然后进行水洗、干燥，使第2上层再布线13的表面变成纯铜面。
然后，使用处理液形成氧化铜，首先对处理液进行说明。第1处理液是由10～20wt％左右的氢氧化钠和80～90wt％左右的纯水组成的处理液，第2处理液是由15～25wt％左右的锌酸钠、70～80wt％左右的纯水和1～10wt％左右的稳定剂组成的处理液。
而且，首先，在室温条件下将基板1等浸入第1处理液30～40mL/L左右和纯水960～970mL/L左右(两处理液合计为1000mL/L)的混合液中1～2分钟左右。该浸渍处理是为了在接下来的浸渍处理的处理液(混合液)中浸染第2上层再布线13而进行的，在第2上层再布线13的表面上不形成氧化铜。
然后，在温度为55℃的条件下将基板1等浸入第1处理液50mL/L左右、第2处理液450mL/L左右、纯水500mL/L左右的混合液中1分钟左右，然后进行水洗、温水洗、干燥。于是，在第2下层金属层13a中的铜层的侧面和铜所形成的第2上层金属层13b的表面上，形成厚度大致为50～500nm的氧化第2铜层14，在其表面形成厚度大致为10～100nm的氧化第1铜层15。然后，剥离抗蚀剂膜27。
然后，应用光刻技术，如图12所示，在包括第2上层再布线13的表面上的氧化第2铜层14及氧化第1铜层15在内的第2绝缘膜12的上表面上，图形化形成聚酰亚胺和环氧树脂系树脂所构成的第3绝缘膜17。这时，在与第3绝缘膜17的氧化第2铜层14和氧化第1铜层15的开口部16相对应的部分上，形成开口部18。
然后，在两开口部16、18内及其上方，形成与第2上层再布线13的连接焊盘部连接的焊锡球19。然后，如图13所示，在相互邻接的半导体构成体3之间，切断3层绝缘膜17、12、8、粘接层2及基板1，则可得到多个图1所示的半导体器件。
在这里，根据采用压力锅检测(PCT)的剪切强度试验表示形成氧化膜所产生的效果。首先，准备了图33所示的样品1和图34所示的样品2。该样品1的结构是，通过由环氧树脂系树脂形成的绝缘膜217将第2半导体器件330粘接在第1半导体器件230的上面中央部。第1半导体器件230的结构如下，即，在硅衬底240上设有聚酰亚胺形成的保护膜208、再布线213，该再布线213由钛层和铜层所构成的双层结构的下层金属层213a、及铜所构成的上层金属层213b构成，在下层金属层213a中的铜层的侧面及上层金属层213b的表面上设有氧化第2铜层214。另外，第2半导体器件330的结构如下，即，在硅衬底340上设有聚酰亚胺形成的保护膜308、再布线313，该再布线313由钛层和铜层所构成的双层结构的下层金属层313a、及铜所构成的上层金属层313b构成，在下层金属层313a中的铜层的侧面及上层金属层313b的表面上设有氧化第2铜314。
样品2的结构是，通过由环氧树脂系树脂形成的绝缘膜217将第2半导体器件330粘接在第1半导体器件230的上面中央部。第1半导体器件230的结构如下，即，在硅衬底240上设有聚酰亚胺形成的保护膜208、再布线213，该再布线213由钛层和铜层所构成的2层结构的下层金属层213a、及铜所构成的上层金属层213b构成，在下层金属层213a中的铜层的侧面及上层金属层213b的表面上设有氧化第2铜层214，在该氧化第2铜层214上重叠氧化第1铜层215而形成。另外，第2半导体器件330的结构如下，即，在硅衬底340上设有聚酰亚胺形成的保护膜308、再布线313，该再布线313由钛层和铜层所构成的2层结构的下层金属层313a、及铜所构成的上层金属层313b构成，在下层金属层313a中的铜层的侧面及上层金属层313b的表面上设有氧化第2铜314，在该氧化第2铜层314上重叠氧化第1铜层315而形成。
另外，准备图35所示的器件作为比较样品。该比较样品的结构是，通过由环氧树脂系树脂形成的绝缘膜217将第2半导体器件330粘接在第1半导体器件230的上面中央部。但是，在该比较样品中，在第1半导体器件230和第2半导体器件330上，在再布线213、313的任意一个之上都不形成氧化第2铜层或氧化第1铜层。这以外的结构与样品1和样品2相同，相对应的部件附带相同参照符号，并省略其说明。
也就是说，在图33所示的样品1中，通过绝缘膜217将第2半导体器件330的氧化第2铜层214粘接在第1半导体器件230的氧化第2铜层214的上表面中央部，在图34所示的样品2中，通过绝缘膜217将第2半导体器件330的氧化第1铜层215粘接在第1半导体器件230的氧化第1铜层215的上表面中央部。与此相对，在图35所示的比较样品中，通过绝缘膜217将第2半导体器件330的再布线313粘接在第1半导体器件230的再布线213的上表面中央部。
在这里，对有关样品1、样品2和比较样品的尺寸进行说明。第1半导体器件230的尺寸为8×8mm、整体的厚度为0.75mm。第2半导体器件330的尺寸为2×2mm、整体的厚度为0.75mm。绝缘膜217的尺寸为直径1.5mm、厚度0.03mm。
另外，对样品1、样品2和比较样品，在固定了第1半导体器件230的状态下，在第2半导体器件330的侧面按压剪切力测定工具(图未示出)，用第2半导体器件330剥离时刻的负载除以粘接面积(绝缘膜217的面积1.77mm2)求出剪切强度(N/mm2)。这时，求出使环氧树脂形成的绝缘膜217刚热硬化后的剪切强度、及从热硬化后经过30小时后的剪切强度。
如此则，比较样品的剪切强度，刚热硬化后为31.60N/mm2，经过30小时后为11.86N/mm2。与此相对应，样品1的剪切强度，刚热硬化后为49.15N/mm2，这个值大约是比较样品的1.55倍，经过30小时后为38.41N/mm2，这个值大约是比较样品的3.24倍。
另外，样品2的剪切强度，刚热硬化后为66.10N/mm2，这个值大约是样品1的1.34倍，经过30小时后为58.76N/mm2，这个值大约是样品1的1.53倍。
因此，从试验结果可以确认，环氧树脂希绝缘膜217对氧化第2铜层214的密合性，比只有再布线213即只有铜层的情况相比较要好，还可以确认氧化第2铜层214和氧化第1铜层215的双层情况比只有氧化第2铜层214的单层情况更好。
因此，在通过上述实施例的方法得到的半导体器件中，由于在第2下层金属层13a中的铜层的侧面及铜形成的第2上层金属层13b的表面，形成着氧化第2铜层14、或氧化第2铜层14及氧化第1铜层15的叠层结构，所以与通过第3绝缘膜(密封膜)17直接覆盖铜形成的第2上层再布线13的情况比较，可以提高第2上层再布线13与第3绝缘膜17的密合性。
也就是说，不形成氧化第2铜层14、或氧化第2铜层14及氧化第1铜层15的叠层结构的情况，如果在铜形成的第2上层再布线13的表面上形成自然氧化铜，则第2上层再布线13与自然氧化铜的界面的密合性一般较弱，会成为在其表面形成的由聚酰亚胺和环氧树脂系树脂形成的第3绝缘膜17剥离的主要原因，耐湿性会变得不足。
与之相反，如果形成氧化第2铜层14、或氧化第2铜层14及氧化第1铜层15的叠层结构，则第2上层再布线13与自然氧化铜的界面的密合性较强，又由于氧化第1铜层15的表面成为针状结晶，所以通过固定(anchor)的效果，氧化第1铜层15与第3绝缘膜17的界面的密合性增强，其结果第3绝缘膜17变得不易剥离，可以提高耐湿性。
并且，在上述制造方法中，采用溅射及电解电镀形成与半导体构成体3的连接焊盘5连接的第1下层金属层10a及第1上层金属层10b，采用电解电镀形成与第1上层再布线10的连接焊盘部连接的柱状电极11，采用溅射及电解电镀形成与柱状电极11的上表面连接的第2下层金属层13a及第2上层金属层13b，所以，可以确实进行半导体构成体3的连接焊盘5与第1上层再布线10之间的导电连接、第1上层再布线10与柱状电极11之间的导电连接、及柱状电极11与第2上层再布线13之间的导电连接。
另外，由于在第1上层再布线10与第2上层再布线13之间形成高度大致为100～150μm的柱状电极11，所以接合在图未示出的电路板上时，可以通过柱状电极11的摇动吸收由半导体构成体3与电路板的线膨胀系数的差引起而产生的集中应力。
另外，在基板1上的粘接层2上的预定多个部位粘接配置各半导体构成体3，对多个半导体构成体3一起形成第1～第3绝缘膜8、12、17、第1、第2再布线10、13、柱状电极11及焊锡球19，然后断开从而得到多个半导体器件，所以可以简化制造工序。
另外，由于可以与基板1一起搬送多个半导体构成体3，所以由此也可以简化制造工序。还有，如果基板1的外形尺寸一定，则可以与应制造的半导体器件的外形尺寸无关，而使搬送系统通用化。
而且，上述第2处理液中的锌酸钠水溶液是氧化性碱溶液，是PH值不小于12的强碱，如果处理温度为55℃左右，则硅衬底4溶解，所以处理时间短比较好，上述情况为1分钟左右。
下面，对图1所示的半导体器件的制造方法的变化例进行说明。首先，如图14所示，准备如下器件，即，在由紫外线透过性透明树脂板和玻璃板等构成的下部基板31的整个上表面，粘接由紫外线硬化型粘接片等构成的粘接层32，在粘接层32的上表面粘接了上述基板1和粘接层2。
另外，在经过图2～图12所示的各制造工序之后，如图15所示，在相邻的半导体构成体3之间，切断3层绝缘膜17、12、8、粘接层2、基板1及粘接层32，不切断下部基板31。然后，从下部基板31的下表面侧照射紫外线，使粘接层32硬化。如此则粘接层32相对断开的基板1的下表面的粘接性降低。然后，将存在于粘接层32上的单片化半导体器件一个一个剥离后拾起，则可以得到多个图1所示的半导体器件。
在该制造方法中，在图15所示的状态下，存在于粘接层32上的单片化的半导体器件不是散落的，所以可以不使用专用的半导体器件放置用托盘，能保持原样在安装到图未示出的电路板上时一个一个剥离后拾起。另外，如果将在下部基板31的上表面残存的粘接性低的粘接层32剥离，则可以再利用下部基板31。还有，如果下部基板31的外形尺寸一定，则可以与应制造的半导体器件的外形尺寸无关，使搬送系统通用化。另外，粘接层32根据场合也可以使用热可硬化型粘接片等。
并且在这里，作为下部基板31，能使用通过使其膨胀而取下半导体器件的通常的切片胶带，这时粘接层也可以使用紫外线硬化型。另外，也可以通过研磨和腐蚀除去下部基板31。
然后，对图1所示的半导体器件的制造方法的变化例2进行说明。在该制造方法中，在图8所示的制造工序之后，如图16所示，在包含柱状电极11上表面的第2绝缘膜12的整个上表面，通过铜的电解电镀形成第2下地金属层13a。然后，以第2下地金属层13a作为电解电流路进行铜的电解电镀，由此在第2下地金属层13a的整个上表面形成第2上层金属形成用13c。
然后，在第2上层金属形成用层13c的上表面的第2再布线形成区域相对应的部分，图形化来形成抗蚀剂膜33。然后，以抗蚀剂膜33为掩膜腐蚀除去第2上层金属形成用层13c及第2下层金属层13a的不需要的部分，则如图17所示，仅在抗蚀剂膜33下残存第2上层再布线10。然后，剥离抗蚀剂膜33。
但是，也可以将图2所示的基板1或图14所示的下部基板31形成为托盘状。也就是说，将基板形成为像排列半导体构成体3的区域比周围下陷的承载器皿这样的形状。另外，也可以在将该托盘状基板的半导体构成体3排列区域所包围的周围的上表面设置电镀电流路用金属层，通过导电部件连接该电镀电流路用金属层与电镀电流路用的下层金属层(10a、13a)来进行电解电镀。这时，由于托盘的外形尺寸相同，即使所制造的半导体器件的尺寸不同，也可以使用相同的制造设备，而变得有效率。
(实施例2)
在图2所示的制造工序中，在半导体构成体3的硅衬底4的下表面分别设置粘接层2，这些粘接层2粘接在基板1的上表面的各预定部位时，可以得到图18所示的本发明的实施例2的半导体器件。
在如上得到半导体器件中，例如硅衬底4的下表面通过粘接层2粘接在基板1的上表面，此外硅衬底4的侧面等通过第1绝缘膜8与基板1的上表面接合，所以可以某种程度地提高相对于半导体构成体3的基板1的接合强度。
(实施例3)
图19所示是本发明实施例3的半导体器件的剖面图。在该半导体器件中，与图1所示的半导体器件的不同点在于，不具备基板1和粘接层2。
在制造该实施例3的半导体器件时，例如如图12所示，在形成了焊锡球19之后，通过研磨和腐蚀除去基板1和粘接层2，接着在相互邻接的半导体构成体3之间，切断3层绝缘膜17、12、8，则可以得到多个图19所示的半导体器件。在这样得到的半导体器件中，由于不具备基板1和粘接层2，仅此一点就可以薄型化。
(实施例4)
采用实施例3所示的方法，通过研磨和腐蚀除去基板1和粘接层2形成图19所示的半导体器件之后，接着对硅衬底4和第1绝缘膜8的下表面侧适当地进行研磨，接着在相互邻接的半导体构成体3之间，切断3层绝缘膜17、12、8，则可以得到多个图20所示的本发明实施例4的半导体器件。如上得到的半导体器件，可以更加薄型化。
另外，也可以在形成焊锡球19之前，通过研磨和腐蚀除去基板1和粘接层2(根据需要还可以再对硅衬底4和第1绝缘膜8的下表面侧适当地进行研磨)，然后形成焊锡球19，接着在相互邻接的半导体构成体3之间，切断3层绝缘膜17、12、8。
(实施例5)
图21所示是本发明实施例5的半导体器件的剖面图。在该半导体器件中，与图1所示的半导体器件的不同点在于，在粘接层2的下表面粘接着散热用金属层34。金属层34由厚度几十μm的铜箔形成。
在制造该实施例5的半导体器件时，例如如图12所示，在形成了焊锡球19之后，通过研磨和腐蚀除去基板1，接着在粘接层2的整个下表面粘接金属层34，接着在相互邻接的半导体构成体3之间，切断3层绝缘膜17、12、8、粘接层3及金属层34，则可以得到多个图21所示的半导体器件。
另外，也可以通过研磨和腐蚀除去粘接层2(根据需要还可以再对硅衬底4和第1绝缘膜8的下表面侧适当地进行研磨)，然后在硅衬底4及第1绝缘膜8下表面通过新的粘接层粘接金属层34。
(实施例6)
图22所示是本发明实施例6的半导体器件的剖面图。在该半导体器件中，与图1所示的半导体器件的大的不同点在于，在基板1上使用一般被称为晶片级(WL)CSP的半导体构成体作为半导体构成体41，在该WLCSP的上部侧，不具备图1所示的柱状电极11，第2上层再布线13通过设在第2绝缘膜12上的开口部12a与第1上层再布线10的连接焊盘部连接。
半导体构成体41被称为WLCSP，具备硅衬底4，该硅衬底4被粘接在基板1上所设置的粘接层2的上表面中央部。在硅衬底4的上表面中央部设有集成电路部(图未示出)，在上表面周边部设有与集成电路部连接的由铝系金属形成的多个连接焊盘5。在连接焊盘5的中央部以外的硅衬底4的上表面设有由氧化硅等形成的氧化膜6，连接焊盘5的中央部通过设在绝缘膜6上的开口部7露出。到此为止的结构与图1所示的半导体构成体3相同。
本实施例的半导体构成体41的情况，还在绝缘膜6的上表面设有由聚酰亚胺和环氧树脂系树脂形成的保护膜42。这时，在与保护膜42的绝缘膜6的开口部7相对应的部分设有开口部43。从通过两开口部7、43露出的连接焊盘5的上表面到保护膜42的上表面的预定部位设有再布线(下部再布线)44，该再布线44由铜所形成的下层金属层44a、及在该下层金属层44a上设置的铜所形成的上层金属层44b构成。
在再布线44的连接焊盘部上表面设有铜所形成的柱状电极45。在包括再布线44在内的保护膜42的上表面设置由聚酰亚胺或环氧树脂系树脂形成的下部密封膜46，该下部密封膜46与柱状电极45的上表面为同一平面。如上所述，本实施例的半导体构成体41为含有硅衬底4、连接焊盘5、绝缘膜6、还含有保护膜42、再布线44、柱状电极45、下部密封膜46的结构。
在半导体构成体41周围的粘接层2的上表面设有由聚酰亚胺或环氧树脂系形成的侧部绝缘膜47，该侧部绝缘膜47的上表面与下部密封膜46的上表面为同一平面。在下部密封膜46、侧部绝缘膜47及柱状电极45的上表面，设有由聚酰亚胺或环氧树脂系形成的第1绝缘膜8。在与第1绝缘膜8的柱状电极45的上表面中央部相对应的部分设有开口部8a。
从通过开口部8a露出的柱状电极45的上表面到第1绝缘膜8的上表面的预定部位，设有第1上层再布线10。另外，包括第1上层再布线10在内的第1绝缘膜8的上侧的部分的结构，与图1所示的情况大致相同，所以对其省略说明。但是，在本实施例中，如上所述，不具备图1所示的柱状电极11，取而代之，第2上层再布线13通过设在第2绝缘膜12上的开口部12a与第1上层再布线10的连接焊盘部连接。
然后，对有关半导体构成体41的制造方法的一例进行简单说明。首先，准备在晶片状态的半导体衬底(切断前的硅衬底4)上设有连接焊盘5、绝缘膜6及保护膜42的半导体构成体。然后，在包括通过两开口部7、43露出的连接焊盘5的上表面在内的保护膜42的整个上表面，通过电解电镀或溅射形成下层金属层44a。
然后，在下层金属层44a的上表面的预定部位通过电解电镀形成上层金属层44b。然后，在上层金属层44b的连接焊盘部上表面通过电解电镀形成柱状电极45。然后，以柱状电极45和上层金属层44b作为掩膜，通过腐蚀除去下层金属层44a的不需要的部分，仅在上层金属层44b下残存下层金属层44a，形成由该残存的下层金属层44a及在该下层金属层44a的整个上表面形成的上层金属层44b构成的再布线44。
然后，在包括柱状电极45及再布线44在内的保护膜42的上表面形成下部密封膜，该下部密封膜的厚度比柱状电极45的高度还厚。因此，在该状态下，柱状电极45的上表面通过下部密封膜46被覆盖。然后，适当研磨下部密封膜46及柱状电极45的上表面侧，露出柱状电极45的上表面。然后，经过切片工序，得到多个图22所示的半导体构成体41。其中，柱状电极45的高度为100～150μm左右。
然后，使用如上所述得到的半导体构成体41，对制造图22所示的半导体器件的情况的一例进行说明。首先，如图23所示，在具有可以容纳多个图22所示的基板1大小的基板1的整个上表面形成粘接层2。然后，将各半导体构成体41的硅衬底4的下表面粘接在粘接层2的上表面的预定多个部位上。
然后，在含有多个半导体构成体41的粘接层2的上表面，形成由聚酰亚胺和环氧树脂系树脂形成的侧部绝缘膜47，该侧部绝缘膜47的厚度比半导体构成体41的高度稍厚。因此，在该状态下，半导体构成体41的上表面通过侧部绝缘膜47被覆盖。然后，通过适当研磨侧部绝缘膜47及半导体构成体41的上表面侧，如图24所示，露出半导体构成体41的柱状电极45的上表面。
这里，在制造图22所示的半导体构成体41时，也如上所述，在包括柱状电极45及再布线44在内的保护膜42的整个上表面形成下部密封膜46，该下部密封膜46的厚度比柱状电极45的高度稍厚，然后，通过适当研磨下部密封膜46及柱状电极45的上表面侧，露出柱状电极45的上表面。因此，研磨工序变成2次。
下面，对有关研磨工序可以为1次的情况进行说明。在图23所示的状态下，作为半导体构成体41准备不具备下部密封膜46的。也就是说，在形成了连接焊盘5及绝缘膜6的晶片状态的半导体衬底上形成保护膜42、再布线44、柱状电极45之后，不形成下部密封膜46，并对其进行切片。
另外，在图23所示的制造工序中，在应形成下部密封膜46、侧部绝缘膜47的区域，利用同一密封材料同时形成下部密封膜46、侧部绝缘膜47，也可以与下部密封膜46、侧部绝缘膜47(但是，两者整体形成，没有边界)一起对柱状电极45的上表面进行研磨。也就是说，通过使密封膜形成工序为1次，可以使研磨工序为1次。
但是，研磨工序为1次时，图23所示的状态的半导体构成体41的柱状电极45的高度随采用电解电镀形成而发生不均匀，对此，研磨工序为2次时，图23所示的状态的半导体构成体41的高度均匀，能预先使图23所示的状态的半导体构成体41的高度对齐。
在图24所示的研磨工序完成之后，如图25所示，在成同一平面的下部密封膜46、侧部绝缘膜47及柱状电极45的上表面图形化形成由聚酰亚胺和环氧树脂系树脂形成的第1绝缘膜8。这时，在与第1绝缘膜8的柱状电极45的上表面中央部相对应的部分形成开口部8a。
然后，从上述实施例1的制造方法可以容易地理解到，在包括通过开口部8a露出的柱状电极45的上表面在内的第1绝缘膜8的上表面的预定部位形成第1上层再布线10，并形成具有开口部12a的第2绝缘膜12，在包括通过开口部12a露出的第1上层再布线10的连接焊盘部的上表面在内的第2绝缘膜12的上表面的预定部位形成第2上层再布线13，并在除第2上层再布线13的连接焊盘5以外的表面按照氧化第2铜层14、氧化第1铜层15的顺序形成氧化第2铜层14及氧化第1铜层15，形成具有开口部18的第3绝缘膜17，形成焊锡球19。然后，在相互邻接的半导体构成体41之间，切断3层绝缘膜47、12、8、侧部绝缘膜17、粘接层2及基板1，则可以得到多个图22所示的半导体器件。
其中，由于第1上层再布线10通过电镀直接接合在柱状电极45上，所以如果第1绝缘膜8的开口部8a为10μm×10μm的方形或具有相同面积的圆形则强度充分。这种曝光构件具有几μm的位置对准精度，通常柱状直径为100～150μm左右(节距通常为它的两倍)，所以与采用压焊(bonding)来接合柱状电极45的方法相比较，也可以适用于柱状电极的尺寸及配置间隔很小的情况，且工艺也是有效率的。
如上所述，如果采用本制造方法，则用于将第1上层再布线10接合在柱状电极45上的、第1绝缘膜8的开口部8a的宽度能够不大于柱状电极45的宽度的1/2，由此可以制造半导体构成41的柱状电极45的尺寸及配置间隔小的半导体器件，所以可使具有第1上层再布线10等上层再布线的半导体器件的尺寸更小。
(实施例7)
图26所示是本发明实施例7的半导体器件的剖面图。在该半导体器件中，作为半导体构成体41，使用与图22所示的半导体构成体41相比较不具备柱状电极45、且在下部密封膜46的再布线44的连接焊盘部相对应的部分形成着开口部46a的半导体构成体。
另外，在该半导体器件中，与图1所示的半导体器件相比较，第1上层再布线10通过第1绝缘膜8的开口部8b及下部密封膜46的开口部46a与再布线44的连接焊盘部连接，在除第1上层再布线10的连接焊盘部以外的表面，按照氧化第2铜层14、氧化第2铜层15的顺序形成该氧化第2铜层14及氧化第2铜层15，在其上设置的第2绝缘膜12的开口部12b内，两氧化铜层14、15的开口部16内及其上方设有焊锡球19，该焊锡球19与第1上层再布线10的连接焊盘部连接。
从本实施例的半导体器件的结构可以清楚，如果半导体构成体41不具备柱状电极而具备再布线44也可以，另外，上层再布线也可以仅具有第1上层再布线10而为1层(这时，第2绝缘膜12变成覆盖膜)，反之，虽然未图示出，也可以是膜不少于3层。例如上层再布线为3层时，简单地说，在第3绝缘膜17上形成第3上层再布线，在除第3上层再布线的连接焊盘部以外的表面形成两氧化铜层14、15，并再其上形成作为覆盖膜的第4绝缘膜。
(实施例8)
图27所示是本发明实施例8的半导体器件的剖面图。在本半导体器件中，与图26所示的半导体器件的不同点在于，作为半导体构成体41使用没有下部密封膜46的，在半导体构成体41的周围的粘接层2的上表面设有方形框状的埋入部件51，该埋入部件51具有与半导体构成体的厚度大致相同的厚度。
在制造本实施例的半导体器件时，作为一例，首先如图28所示，将格子状的埋入部件51粘接在具有可以采用多个图27所示的基板1大小的基板1的整个表面所设置的粘接层2的上表面的预定部位上。例如，可以在硅、玻璃、陶瓷、树脂、金属等形成的片状埋入部件上通过脱膜加工形成多个方形的开口部51a，由此可以得到格子状的埋入部件51。另外，也可以将片状埋入部件51粘接在粘接层2的整个上表面，通过平底钴孔加工形成格子状埋入部件51。
然后，将各半导体构成体41的硅衬底4的下表面粘接在格子状的埋入部件51的各开口部51a内的粘接层2的上表面中央部。在该状态下，配置成埋入部件51的上表面与半导体构成体41的上表面大致为同一平面。另外，在半导体构成体41及在其外侧配置的方形框状埋入部件51之间形成比较狭小的间隙52。
这时，埋入部件51的厚度虽然与硅衬底4、绝缘膜6及保护膜42的合计厚度大致相同，但也可以与硅衬底4的厚度大致相同，或者也可以与硅衬底4及绝缘膜6的合计厚度大致相同，还可以与再加上再布线44的厚度的厚度相同。
然后，如图29所示，在包括间隙52在内的半导体构成体41及埋入部件51的上表面形成由聚亚酰胺和环氧树脂系树脂形成的第1绝缘膜8，该第1绝缘膜8的厚度比包括半导体构成体41的再布线44在内的高度稍厚。然后，根据需要适当研磨第1绝缘膜8，使第1绝缘膜8的上表面平滑。然后，在与第1绝缘膜8的再布线44的连接焊盘部相对应的部分，使用光刻技术或通过照射二氧化碳激光形成开口部8b。
然后，如图30所示，从上述实施例1的制造方法可以容易地理解到，在包括通过开口部8露出的再布线44的连接焊盘部的上表面在内的第1绝缘膜8的上表面的预定部位形成第1上层再布线10，在除第1上层再布线10的连接焊盘部以外的表面上按照氧化第2铜层14、氧化第1铜层15的顺序形成该氧化第2铜层14及氧化第1铜层15，形成具有开口部12a的第2绝缘膜12，形成焊锡球18。然后，在相互邻接的半导体构成体41之间，切断2层绝缘膜12、8、埋入部件51、粘接层2及基板1，则可以得到多个图27所示的半导体器件。
在如上所述得到的半导体器件中，如图29所示，在半导体构成体41及其外侧配置的方形框状埋入部件51之间形成比较狭小的间隙52，在该间隙52内设有由聚亚酰胺和环氧树脂系树脂形成的第1绝缘膜8，所以，与没有埋入部件51的情况相比较，可以使第1绝缘膜8的量仅少了埋入部件51体积的部分。其结果，可以使由聚亚酰胺和环氧树脂系树脂形成的第1绝缘膜8硬化时的收缩所产生的应力变小，继而可以使基板1不易弯曲。
(实施例9)
图31是本发明实施例9的半导体器件的剖面图。在本半导体器件中，与图27所示的半导体器件的大的不同点在于，半导体构成体41使用具有柱状电极45及下部密封膜46的，绝缘性埋入部件51的厚度被形成为比半导体构成体41的厚度稍厚，在该埋入部件的上表面设有中间再布线53，在包括中间再布线53在内的埋入部件51及第2绝缘膜8的上表面设有中间绝缘膜54。
这时，柱状电极45通过在第1绝缘膜8上形成的开口部8a内填充的由导电性树脂等形成的导电材55及中间绝缘膜上形成的开口部54a与第1上层再布线10连接。另外，中间再布线53的两端部通过在中间绝缘膜54上形成的开口部54a与第1上层再布线10连接。
然后，对有关本实施例的半导体器件的制造方法的一例进行说明。首先，将格子状的埋入部件51的下表面粘接在基板1的整个上表面所设置的粘接层2的上表面的预定部位上，该基板1的大小能采用多个图31所示的基板1。这时，在绝缘性埋入部件51的上表面的预定部位形成由铜箔形成的中间再布线53。
然后，将各半导体构成体41的硅衬底4的下表面粘接在格子状埋入部件51的各开口部51a内的粘接层2的上表面中央部。这时，埋入部件51的上表面配置在比半导体构成体41的下部密封膜46的上表面稍高的位置。另外，在半导体构成体41与其外侧配置的方形框状埋入部件51之间，形成比较狭小的间隙52。
然后，在包括间隙52在内的半导体构成体41的上表面及间隙52的周围的埋入部件51的上表面，形成由聚亚酰胺和环氧树脂系树脂形成的第1绝缘膜8，该第1绝缘膜8稍稍向上隆起。此时，第1绝缘膜8通过使用金属掩膜等或通过丝网印刷形成。然后，利用抛光研磨对比中间再布线53的上表面向上侧隆起的未硬化的第1绝缘膜8进行研磨将其除去，由此使第1绝缘膜8的上表面与中间再布线53的上表面大致为同一平面，使上表面整体基本平坦。然后，使第1绝缘膜8硬化。
然而，此时的研磨是将比中间再布线53的上表面向上侧隆起的未硬化的第1绝缘膜8除去的研磨，所以使用便宜、低精度的抛光也没有任何障碍。并且，为了不过度研磨设在间隙52内的未硬化的第1绝缘膜8，为了使第1绝缘膜8的硬化收缩小，也可以通过紫外线照射和加热使涂敷后的第1绝缘膜8临时硬化。另外，在设在间隙52内的第1绝缘膜8的硬化收缩大且没有充分平坦化的情况下，也可以反复进行密封树脂的涂覆及研磨。
并且，作为研磨的其他示例，也可以使便宜、低精度的循环研磨皮带的一部分变平，并通过该变平的部分以中间再布线53的上表面作为研磨限制面，对比中间再布线53的上表面向上侧隆起的未硬化的第1绝缘膜8进行研磨使其平滑。
然后，在与第1绝缘膜8的柱状电极45相对应的部分，通过光刻或二氧化碳激光器的照射形成开口部8b。然后，在开口部8b内填充由导电性树脂形成的导电材55。然后，在包括导电材55在内的第1绝缘膜8的上表面及包括中间再布线53在内的埋入部件55的上表面，图形化形成由聚亚酰胺和环氧树脂系树脂形成的中间绝缘膜54。这时，在中间再布线53的两端部及导电材55相对应的部分的中间绝缘膜54上形成开口部54a。
然后，从本实施例1的制造方法可以容易地理解得到，在包括通过开口部54a露出的中间再布线53的两端部及导电材55的各上表面在内的中间绝缘膜54的上表面的预定部位形成第1上层再布线10，在除第1上层再布线10的连接焊盘部以外的表面按照氧化第2铜层14、氧化第1铜层15的顺序形成氧化第2铜层14及氧化第1铜层15，形成具有开口部12a的第2绝缘膜12，形成焊锡球19。然后，在相互邻接的半导体构成体41之间，切断2层绝缘膜12、54、埋入部件51、粘接层2及基板1，则可以得到多个图31所示的半导体器件。
(实施例10)
实施例1～9的任意一例都是仅在再布线上形成氧化铜膜的例子，但也可以在再布线上设置由再铜形成的突起电极，在再布线和突起电极二者上形成再布线，图32所示的实施例10就是这样一个实施例。
在图32所示的半导体构成体3上所形成的第1绝缘膜8上，形成由下层金属层13和上层金属层13b构成的再布线13，但该再布线也可以从半导体构成体3的周边部的连接焊盘5朝半导体构成体3的中央部延伸，在集成电路部(图未示出)上的一端形成连接焊盘部，在该连接焊盘部上形成由铜形成的柱状突起电极60。另外，在下层金属层13a中的铜层的侧面及铜形成的上层金属层13b的表面、及柱状突起电极60的周侧面形成氧化第2铜层14和氧化第1铜层15。在柱状突起电极60的上表面不形成氧化膜，该上表面与绝缘膜17的上表面为同一平面。在制造上述结构的半导体器件时，通过电解电镀等在再布线13的连接焊盘部上形成柱状突起电极60之后，通过腐蚀而图形化形成与上层金属层13b形状相同的下层金属层13a，在包括再布线13及突起电极60的上表面在内的整个外表面上形成氧化第2铜层14和氧化第1铜层15，然后，在绝缘膜8上形成绝缘膜17，绝缘膜17的厚度暂时比突起电极60的高度还厚，然后，通过研磨除去绝缘膜8及突起电极60的上表面的氧化第2铜层14及氧化第1铜层15，从而使绝缘膜8的上表面与突起电极60的上表面为同一平面。然后，在各突起电极60的上表面搭载焊锡球19。
在本实施例10所示的半导体器件中，由于再布线13的连接焊盘部形成在半导体构成体3的集成电路部上，所以不需要在半导体构成体3的外周形成绝缘膜，可以使平面尺寸变小，因此如果应用于连接焊盘数量少的半导体结构，则具有可以使半导体器件更小型化的优点。
(其它实施例)
例如，图13所示的情况，在相互邻接的半导体构成体3之间进行切断，但并不限于此，也可以将2个或2个以上的半导体构成体3作为1组进行切断，例如以3个半导体构成体3作为1组进行切断，从而得到多芯片模块型半导体器件。此时，3个1组的半导体器件构成体2既可以是同种类的，也可以是不同种类的。
发明的效果
如上所述，如果采用本发明，则由于在除铜形成的最上层的再布线的连接焊盘部以外的表面按照氧化第2铜层、氧化第1铜层的顺序形成氧化第2铜层及氧化第1铜层，所以与使用覆盖膜直接覆盖铜形成的最上层的再布线的情况相比较，可以提高最上层的再布线与覆盖膜之间的密合性，继而可以提高耐湿性。

Claims (51)

1.一种半导体器件，其特征在于，具有：
半导体构成体(3、41)，其包含具有集成电路部的半导体衬底(4)、及与上述集成电路部连接的多个连接焊盘(5)；
多个再布线(13、10)，在上述半导体构成体(3、41)上形成，分别与上述连接焊盘(5)连接且具有连接焊盘部；及
密封膜(17、12)，形成在包含上述再布线(13、10)上的上述半导体构成体(3、41)上，且由树脂形成；
至少在上述再布线(13、10)的除上述连接焊盘部以外的表面，形成氧化铜层(14、15)。
2.如权利要求1所述的半导体器件，其特征在于，上述氧化铜层(14、15)包含第2氧化铜(14)。
3.如权利要求1所述的半导体器件，其特征在于，上述氧化铜层(14、15)包含第2氧化铜(14)和第1氧化铜(15)。
4.如权利要求1所述的半导体器件，其特征在于，具有在上述各再布线(17、12)的上述连接焊盘部上形成的突起电极(19、60)。
5.如权利要求4所述的半导体器件，其特征在于，具有在上述突起电极(60)的除上表面以外的周侧面上形成的氧化铜层(14、15)。
6.如权利要求5所述的半导体器件，其特征在于，上述氧化铜层(14、15)包含第2氧化铜(14)和第1氧化铜(15)。
7.如权利要求1所述的半导体器件，其特征在于，上述密封膜(17、12)具有使上述各再布线(13、10)的上述连接焊盘部露出的开口部(18、12a)，上述开口部(18、12a)内具有在上述连接焊盘部上形成的低熔点金属层(19)。
8.如权利要求1所述的半导体器件，其特征在于，上述各再布线(13、10)在上述半导体构成体(3、41)的中央侧具有上述连接焊盘部。
9.如权利要求1所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周侧面形成的下部绝缘膜(8)，在与上述下部绝缘膜(8)相对应的区域，配置至少一个上述各再布线(13、10)的上述连接焊盘部。
10.如权利要求1所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周侧面配置的埋入部件(51)。
11.如权利要求1所述的半导体器件，其特征在于，具备基板(1)，具有比上述半导体构成体(3、41)大的面积，支承上述半导体构成体(3、41)。
12.如权利要求11所述的半导体器件，其特征在于，在上述半导体构成体(3、41)的周侧面，具有在上述基板(1)上形成的下部绝缘膜(8)。
13.如权利要求11所述的半导体器件，其特征在于，在上述半导体构成体(3、41)的周侧面，具有被支承在上述基板(1)上的埋入部件(51)。
14.如权利要求13所述的半导体器件，其特征在于，在上述半导体构成体(3、41)的周侧面与上述埋入部件(51)之间，存在间隙(52、51a)。
15.如权利要求14所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周侧面与上述埋入部件(51)之间的上述间隙(52、51a)形成的下部绝缘膜(8、54)。
16.如权利要求1所述的半导体器件，其特征在于，上述半导体构成体(3、41)具有绝缘膜(6)，该绝缘膜(6)在上述半导体衬底(4)上形成，具有露出上述连接焊盘的开口部(7)。
17.如权利要求16所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的上表面和周侧面形成的、上表面平坦的下部绝缘膜(8)，在与上述下部绝缘膜(8)相对应的区域，配置至少一个上述各再布线(13、10)的上述连接焊盘部。
18.如权利要求1所述的半导体器件，其特征在于，上述半导体构成体(3、41)具有保护膜(42)，该保护膜(42)在上述半导体衬底(4)上形成，具有露出上述连接焊盘的开口部，在上述保护膜(42)上形成下部再布线(44)。
19.如权利要求18所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周侧面配置的埋入部件(51)。
20.如权利要求19所述的半导体器件，其特征在于，在上述半导体构成体(3、41)的周侧面与上述埋入部件(51)之间，具有间隙(52、51a)。
21.如权利要求20所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周侧面与上述埋入部件(51)之间的上述间隙(52、51a)形成的下部绝缘膜(8、54)。
22.如权利要求21所述的半导体器件，其特征在于，上述埋入部件(51)具有大致与上述半导体构成体(3、41)相同的厚度。
23.如权利要求1所述的半导体器件，其特征在于，上述半导体构成体(3、41)包含：保护膜(42)，在上述半导体衬底(4)上形成，具有露出上述连接焊盘的开口部(43)；下部再布线(44)，在上述保护膜(42)上形成，与上述各连接焊盘连接；柱状电极(45)，在上述各下部再布线(44)的一端部上形成；下部密封膜(46)，在包含上述各下部再布线(44)上的、上述柱状电极(45)间的上述半导体衬底(4)上形成。
24.如权利要求23所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周侧面形成的侧部绝缘膜(47)。
25.如权利要求24所述的半导体器件，其特征在于，在与上述下部绝缘膜(47)相对应的区域，配置至少一个上述各再布线(13、10)的上述连接焊盘部。
26.如权利要求23所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周围侧配置的埋入部件(51)。
27.如权利要求26所述的半导体器件，其特征在于，在上述半导体构成体(3、41)的周侧面与上述埋入部件(51)之间，具有间隙(52、51a)。
28.如权利要求27所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周侧面与上述埋入部件(51)之间的上述间隙(52、51a)形成的下部绝缘膜(54)。
29.如权利要求26所述的半导体器件，其特征在于，上述埋入部件(51)具有比上述半导体构成体(3、41)的厚度还厚的厚度。
30.如权利要求1所述的半导体器件，其特征在于，上述半导体构成体(3、41)包含：保护膜(42)，在上述半导体衬底(4)上形成，具有露出上述连接焊盘(5)的开口部(43)；下部再布线(44)，在上述保护膜(42)上形成，与上述各连接焊盘(5)连接、且在与上述集成电路部相对应的区域具有连接焊盘部；下部密封膜(46)，具有露出上述连接焊盘部的开口部(46)，在包含上述各下部再布线(44)上的上述保护膜(42)上形成。
31.如权利要求30所述的半导体器件，其特征在于，具有在上述半导体构成体(3、41)的周侧面形成的下部绝缘膜(8)。
32.如权利要求31所述的半导体器件，其特征在于，在与上述下部绝缘膜(8)相对应的区域，配置至少一个上述各再布线(13、10)的上述连接焊盘部。
33.一种半导体器件的制造方法，其特征在于，具有以下步骤：
准备半导体构成体(3、41)，其包含具有集成电路部的半导体衬底(4)、及与上述集成电路部连接的多个连接焊盘(5)；
在上述半导体构成体上(3、41)形成多个再布线(13、10)，该多个再布线(13、10)分别与上述连接焊盘(5)连接且具有连接焊盘部；
至少在上述再布线(13、10)的除上述连接焊盘部以外的表面，形成氧化铜层(14、15)；及
在包含上述再布线层(14、15)上的上述半导体构成体(3、41)上，形成由树脂构成的密封膜(17、12)。
34.如权利要求33所述的半导体器件的制造方法，其特征在于，上述氧化第2铜层(14)的形成包含加热处理。
35.如权利要求33所述的半导体器件的制造方法，其特征在于，上述氧化第2铜层(14)的形成，包含在上述再布线(13、10)的表面按照氧化第2铜层(14)、氧化第1铜层(15)的顺序形成上述氧化第2铜层(14)和上述氧化第1铜层(15)的工序。
36.如权利要求35所述的半导体器件的制造方法，其特征在于，上述氧化第2铜层(14)及上述氧化第1铜层(15)的形成包含使用处理液的浸渍处理。
37.如权利要求36所述的半导体器件的制造方法，其特征在于，上述处理液是含有氢氧化钠的第1处理液与含有锌酸钠的第2处理液的混合液。
38.如权利要求37所述的半导体器件的制造方法，其特征在于，上述第1处理液含有大致10～20wt％的氢氧化钠，上述第2处理液含有大致15～25wt％的锌酸钠。
39.如权利要求37所述的半导体器件的制造方法，其特征在于，上述浸渍处理的时间为几分钟。
40.一种半导体器件的制造方法，其特征在于，具有以下步骤：
使上表面具有外部连接部(5)的多个半导体构成体(3、41)相互分离而配置在基板(1)上的工序；
在上述基板(1)上，在上述各半导体构成体(3、41)的周侧面的外侧形成周围部(8、51)的工序；
至少在上述周围部(8、51)上，以至少将一部分连接焊盘部配置在上述周围部(8、51)上的方式形成由铜构成的最上层的再布线(13、10)的工序，该再布线层(13、10)具有连接焊盘部且与任一上述半导体构成体(3、41)对应的外部连接部(5)连接；
在上述最上层再布线(13、10)的除连接焊盘部以外的表面上，按照氧化第2铜层(14)、氧化第1铜层(15)的顺序，形成上述氧化第2铜层(14)和上述氧化第1铜层(15)的工序；
通过密封膜(17、12)覆盖上述最上层再布线(13、10)的除连接焊盘部以外的区域的工序；及
切断上述各半导体构成体(3、41)间的上述密封膜(17、12)及上述周围部(8、51)，得到多个至少具有1个上述半导体构成体(3、41)的半导体器件的工序，至少上述半导体构成体(3、41)的任一上述最上层的再布线(13、10)的连接焊盘部形成在上述半导体构成体(3、41)的外侧的区域的上述周围部(6、51)上。
41.如权利要求40所述的半导体器件的制造方法，其特征在于，上述氧化第2铜层(14)及上述氧化第1铜层(15)通过使用处理液的浸渍处理形成。
42.如权利要求41所述的半导体器件的制造方法，其特征在于，上述处理液是含有氢氧化钠的第1处理液与含有锌酸钠的第2处理液的混合液。
43.如权利要求42所述的半导体器件的制造方法，其特征在于，上述第1处理液含有大致10～20wt％的氢氧化钠，上述第2处理液含有大致15～25wt％的锌酸钠。
44.如权利要求43所述的半导体器件的制造方法，其特征在于，上述浸渍处理的时间大致为1分钟。
45.如权利要求40所述的半导体器件的制造方法，其特征在于，切断上述密封膜(17、12)及上述周围部(8、51)的工序，以含有多个上述半导体构成体(3、41)的方式切断。
46.如权利要求40所述的半导体器件的制造方法，其特征在于，形成上述周围部(8、5)的工序，包含在上述半导体构成体(3、41)间配置埋入部件(51)的工序。
47.如权利要求40所述的半导体器件的制造方法，其特征在于，具有切断上述密封膜(17、12)及上述周围部(8、51)、且切断上述基板(1)的工序。
48.如权利要求40所述的半导体器件的制造方法，其特征在于，具有在切断前的上述基板(1)下配置其他基板(31)、在切断上述基板(1)之后除去上述其他基板(31)的工序。
49.如权利要求40所述的半导体器件的制造方法，其特征在于，在切断上述密封膜(17、12)及上述周围部(8、51)的工序前，具有除去上述基板(1)的工序。
50.如权利要求49所述的半导体器件的制造方法，其特征在于，紧接着除去上述基板(1)的工序，具有将上述半导体构成体(3、41)的半导体衬底(4)薄化的工序。
51.如权利要求40所述的半导体器件的制造方法，其特征在于，具有在上述最上层的再布线(13、10)的连接焊盘部上形成焊锡球(19)的工序。
CNB031430473A 2002-06-14 2003-06-16 半导体器件及其制造方法 Expired - Fee Related CN1277309C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002173700 2002-06-14
JP2002173700A JP2004022699A (ja) 2002-06-14 2002-06-14 半導体装置およびその製造方法
JP2002326304A JP2004165234A (ja) 2002-11-11 2002-11-11 半導体装置およびその製造方法
JP2002326304 2002-11-11

Publications (2)

Publication Number Publication Date
CN1471161A true CN1471161A (zh) 2004-01-28
CN1277309C CN1277309C (zh) 2006-09-27

Family

ID=29738400

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031430473A Expired - Fee Related CN1277309C (zh) 2002-06-14 2003-06-16 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US6770971B2 (zh)
KR (1) KR100544088B1 (zh)
CN (1) CN1277309C (zh)
TW (1) TWI226690B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100459125C (zh) * 2004-06-02 2009-02-04 卡西欧计算机株式会社 半导体器件的制造方法
CN101866899A (zh) * 2009-04-20 2010-10-20 奇景光电股份有限公司 半导体装置
CN101449376B (zh) * 2006-05-23 2011-04-20 飞思卡尔半导体公司 由钝化物和聚酰亚胺包围的接触及其方法
CN102420197A (zh) * 2010-09-28 2012-04-18 卡西欧计算机株式会社 半导体器件及其制造方法
CN101687284B (zh) * 2007-11-20 2013-06-05 丰田自动车株式会社 接合体及其制造方法、以及功率半导体模块及其制造方法
CN106887422A (zh) * 2015-12-16 2017-06-23 台湾积体电路制造股份有限公司 封装件结构及其形成方法

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134650A (ja) * 2000-10-23 2002-05-10 Rohm Co Ltd 半導体装置およびその製造方法
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
EP1527480A2 (en) * 2002-08-09 2005-05-04 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP4126389B2 (ja) * 2002-09-20 2008-07-30 カシオ計算機株式会社 半導体パッケージの製造方法
US7192886B2 (en) * 2002-10-25 2007-03-20 Intersurface Dynamics, Inc. Method for using additives in the caustic etching of silicon for obtaining improved surface characteristics
JP3617647B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
JP2004349361A (ja) * 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
EP1636842B1 (en) * 2003-06-03 2011-08-17 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
JP3721175B2 (ja) * 2003-06-03 2005-11-30 沖電気工業株式会社 半導体装置の製造方法
JP3983205B2 (ja) * 2003-07-08 2007-09-26 沖電気工業株式会社 半導体装置及びその製造方法
TWI245381B (en) * 2003-08-14 2005-12-11 Via Tech Inc Electrical package and process thereof
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
US7256074B2 (en) * 2003-10-15 2007-08-14 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
US7459781B2 (en) * 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
US7489032B2 (en) * 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
DE10361696B4 (de) * 2003-12-30 2016-03-10 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung
JP4055717B2 (ja) * 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
JP4093186B2 (ja) 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
TWI296154B (en) * 2004-01-27 2008-04-21 Casio Computer Co Ltd Optical sensor module
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
JP4361826B2 (ja) * 2004-04-20 2009-11-11 新光電気工業株式会社 半導体装置
US7061106B2 (en) * 2004-04-28 2006-06-13 Advanced Chip Engineering Technology Inc. Structure of image sensor module and a method for manufacturing of wafer level package
JP4327657B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6962864B1 (en) * 2004-05-26 2005-11-08 National Chung Cheng University Wire-bonding method for chips with copper interconnects by introducing a thin layer
TWI234248B (en) * 2004-09-06 2005-06-11 Advanced Semiconductor Eng Method for bonding flip chip on leadframe
JP4003780B2 (ja) * 2004-09-17 2007-11-07 カシオ計算機株式会社 半導体装置及びその製造方法
TWI250633B (en) * 2004-10-19 2006-03-01 Advanced Semiconductor Eng Wafer level process for manufacturing leadframe and device from the same
TWI237885B (en) * 2004-10-22 2005-08-11 Phoenix Prec Technology Corp Semiconductor device having carrier embedded with chip and method for fabricating the same
DE102004063994B4 (de) * 2004-10-26 2009-01-02 Advanced Chip Engineering Technology Inc. Chipgroße Packungsstruktur
DE102004058413B4 (de) * 2004-10-26 2006-10-19 Advanced Chip Engineering Technology Inc. Verfahren zur Herstellung einer Chipgroßen Packungsstruktur
US7589407B2 (en) * 2005-04-11 2009-09-15 Stats Chippac Ltd. Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7582556B2 (en) 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
JP2007073681A (ja) * 2005-09-06 2007-03-22 Renesas Technology Corp 半導体装置およびその製造方法
DE102006019244B4 (de) * 2006-04-21 2008-07-03 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben
DE102006022254B4 (de) * 2006-05-11 2008-12-11 Infineon Technologies Ag Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Anordnung für eine Mehrzahl von Halbleiterbauteilen und Verfahren zur Herstellung von Halbleiterbauteilen
US7910385B2 (en) * 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
JP4193897B2 (ja) * 2006-05-19 2008-12-10 カシオ計算機株式会社 半導体装置およびその製造方法
KR101005496B1 (ko) * 2006-08-08 2011-01-04 이용호 가설교량의 시공방법 및 이에 사용되는 절곡주형보
TWI318792B (en) * 2006-09-19 2009-12-21 Phoenix Prec Technology Corp Circuit board structure having embedded semiconductor chip and fabrication method thereof
JP4922891B2 (ja) * 2006-11-08 2012-04-25 株式会社テラミクロス 半導体装置およびその製造方法
JP2008159820A (ja) * 2006-12-22 2008-07-10 Tdk Corp 電子部品の一括実装方法、及び電子部品内蔵基板の製造方法
TWI320588B (en) * 2006-12-27 2010-02-11 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
TWI343084B (en) * 2006-12-28 2011-06-01 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
JP2008258499A (ja) * 2007-04-06 2008-10-23 Sanyo Electric Co Ltd 電極構造及び半導体装置
US7687923B2 (en) * 2007-08-08 2010-03-30 Advanced Chip Engineering Technology Inc. Semiconductor device package having a back side protective scheme
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
KR100924559B1 (ko) * 2008-03-07 2009-11-02 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
US8264085B2 (en) * 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
JP5289830B2 (ja) * 2008-06-06 2013-09-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4538764B2 (ja) * 2008-07-24 2010-09-08 カシオ計算機株式会社 半導体装置およびその製造方法
US8381833B2 (en) * 2009-09-24 2013-02-26 Robert Bosch Gmbh Counterbalance for eccentric shafts
DE102009058764A1 (de) * 2009-12-15 2011-06-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
JP5563814B2 (ja) * 2009-12-18 2014-07-30 新光電気工業株式会社 半導体装置及びその製造方法
KR101124110B1 (ko) * 2010-02-16 2012-03-21 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
WO2011152255A1 (ja) * 2010-06-02 2011-12-08 株式会社村田製作所 Ｅｓｄ保護デバイス
JP2011258867A (ja) * 2010-06-11 2011-12-22 Casio Comput Co Ltd 半導体装置及びその製造方法
US8946890B2 (en) * 2010-10-20 2015-02-03 Marvell World Trade Ltd. Power/ground layout for chips
US9030019B2 (en) * 2010-12-14 2015-05-12 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
JP2012160500A (ja) * 2011-01-31 2012-08-23 Sony Corp 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法
KR101848066B1 (ko) * 2011-08-11 2018-04-11 에스케이하이닉스 주식회사 임베디드 패키지 및 그 제조방법
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
CN105393351A (zh) 2013-08-21 2016-03-09 英特尔公司 用于无凸起内建层(bbul)的无凸起管芯封装接口
US9111870B2 (en) * 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
US9941244B2 (en) 2013-12-09 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Protective layer for contact pads in fan-out interconnect structure and method of forming same
US9852998B2 (en) 2014-05-30 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
JP6417142B2 (ja) * 2014-07-23 2018-10-31 株式会社ジェイデバイス 半導体装置及びその製造方法
US9502397B1 (en) * 2015-04-29 2016-11-22 Deca Technologies, Inc. 3D interconnect component for fully molded packages
CN106298726A (zh) * 2015-05-27 2017-01-04 佳邦科技股份有限公司 半导体封装结构以及半导体封装方法
JP6908112B2 (ja) 2017-06-30 2021-07-21 株式会社村田製作所 電子部品モジュール及びその製造方法
KR102486561B1 (ko) 2017-12-06 2023-01-10 삼성전자주식회사 재배선의 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법
CN109909623A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(北京)有限公司 用于晶圆的切割方法
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
DE102018107563B4 (de) 2018-03-29 2022-03-03 Infineon Technologies Austria Ag Halbleitervorrichtung mit kupferstruktur und verfahren zur herstellung einer halbleitervorrichung
KR102164047B1 (ko) * 2018-11-26 2020-10-12 엘비세미콘 주식회사 반도체 패키지의 제조방법
US11322464B2 (en) * 2019-10-01 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Film structure for bond pad
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
TWI762885B (zh) * 2020-03-19 2022-05-01 恆勁科技股份有限公司 半導體封裝載板及其製法與封裝製程
KR20220042539A (ko) * 2020-09-28 2022-04-05 삼성전자주식회사 반도체 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6338893B1 (en) * 1998-10-28 2002-01-15 Ngk Spark Plug Co., Ltd. Conductive paste and ceramic printed circuit substrate using the same
JP2001135138A (ja) * 1999-10-29 2001-05-18 Matsushita Electric Ind Co Ltd 導体ペースト
JP3287346B2 (ja) 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
DE10120408B4 (de) * 2001-04-25 2006-02-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung
JP3616031B2 (ja) * 2001-05-10 2005-02-02 富士通株式会社 異方導電性シート、その製造方法、電子装置及び動作試験用検査装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100459125C (zh) * 2004-06-02 2009-02-04 卡西欧计算机株式会社 半导体器件的制造方法
CN101449376B (zh) * 2006-05-23 2011-04-20 飞思卡尔半导体公司 由钝化物和聚酰亚胺包围的接触及其方法
CN101687284B (zh) * 2007-11-20 2013-06-05 丰田自动车株式会社 接合体及其制造方法、以及功率半导体模块及其制造方法
CN101866899A (zh) * 2009-04-20 2010-10-20 奇景光电股份有限公司 半导体装置
CN102420197A (zh) * 2010-09-28 2012-04-18 卡西欧计算机株式会社 半导体器件及其制造方法
TWI476882B (zh) * 2010-09-28 2015-03-11 Tera Probe Inc 半導體裝置及其製造方法
CN106887422A (zh) * 2015-12-16 2017-06-23 台湾积体电路制造股份有限公司 封装件结构及其形成方法
CN106887422B (zh) * 2015-12-16 2019-04-23 台湾积体电路制造股份有限公司 封装件结构及其形成方法

Also Published As

Publication number Publication date
KR20040022383A (ko) 2004-03-12
CN1277309C (zh) 2006-09-27
TWI226690B (en) 2005-01-11
KR100544088B1 (ko) 2006-01-23
TW200402857A (en) 2004-02-16
US20030230804A1 (en) 2003-12-18
US6770971B2 (en) 2004-08-03

Similar Documents

Publication Publication Date Title
CN1277309C (zh) 半导体器件及其制造方法
CN1151542C (zh) 电子器件及其制造方法
CN1251318C (zh) 半导体芯片、半导体装置和它们的制造方法以及使用它们的电路板和仪器
CN1633705A (zh) 半导体装置及其制造方法
CN1198332C (zh) 布线基片、半导体器件和布线基片的制造方法
CN1185709C (zh) 半导体装置及其制造方法
CN1723556A (zh) 可叠置的半导体器件及其制造方法
CN1216419C (zh) 布线基板、具有布线基板的半导体装置及其制造和安装方法
CN1177368C (zh) 半导体器件
CN1208830C (zh) 半导体芯片与布线基板及制法、半导体晶片、半导体装置
CN1499590A (zh) 半导体器件及其制造方法
CN1381070A (zh) 半导体器件及其制造方法、电路基板和电子装置
CN1210622A (zh) 半导体装置及其制造方法、电路基板和电子设备
CN1882224A (zh) 配线基板及其制造方法
CN1187806C (zh) 电路装置的制造方法
CN1976014A (zh) 半导体器件及其制造方法
CN1578601A (zh) 内置半导体ic模块及其制造方法
CN1790651A (zh) 芯片集成基板的制造方法
CN1510745A (zh) 半导体器件及其制造方法
CN101047170A (zh) 半导体装置及其制造方法
CN1649162A (zh) 光传感器模块
CN1458665A (zh) 转移叠层的方法以及制造半导体器件的方法
CN1518105A (zh) 半导体芯片、半导体晶片及半导体装置及其制造方法
CN1174409A (zh) 半导体器件及其制造方法
CN1901162A (zh) 连续电镀制作线路组件的方法及线路组件结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ZHAOZHUANGWEI CO., LTD.

Free format text: FORMER OWNER: CASIO COMPUTER CO., LTD.

Effective date: 20120316

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120316

Address after: Tokyo, Japan, Japan

Patentee after: Casio Computer Co Ltd

Address before: Tokyo, Japan, Japan

Patentee before: CASIO Computer Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060927

Termination date: 20140616

EXPY Termination of patent right or utility model