WO2011125605A1 - マスクパターンの形成方法及び半導体装置の製造方法 - Google Patents

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和樹 成重
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    • H10P76/4088—Processes for improving the resolution of the masks

Definitions

  • the present invention relates to a mask pattern forming method and a semiconductor device manufacturing method.
  • the dimensions of the wiring and separation band regions required for the manufacturing process tend to be miniaturized.
  • a pattern in which line portions made of a photoresist film (hereinafter referred to as “resist film”) are arranged at a predetermined interval is formed by a photolithography technique, and the formed pattern is used as a mask pattern. And formed by etching the film to be etched.
  • double patterning method As a method for forming a fine mask pattern having a dimension below the resolution limit of photolithography technology.
  • patterning is performed in two stages, that is, a first pattern forming process and a second pattern forming process performed after the first pattern forming process.
  • a mask pattern having a finer line width and space width is formed by this two-stage patterning than when a mask pattern is formed by one patterning.
  • the SWP ide Wall Patterning
  • a method of forming a mask pattern having a fine array interval is also known.
  • a resist film is first formed to form a resist pattern in which line portions are arranged, and then a silicon oxide film or the like is formed so as to cover the surface of the line portions isotropically.
  • etch back is performed so that the silicon oxide film remains only on the side wall portion covering the side surface of the line portion, and then the line portion is removed, and the remaining silicon oxide film as the side wall portion is used as a mask pattern (for example, Patent Document 1).
  • a fine mask pattern having a dimension that is less than the resolution limit of the photolithography technique is formed.
  • the line portion made of the resist film constituting the core material is exposed to plasma. Easy to be. Since the resist film exposed to the plasma reacts with the plasma, the surface of the line portion may become rough or deform, and as a result, the flatness of the side wall of the line portion may deteriorate, or the line portion Line width may decrease.
  • the silicon oxide film covering the side surface of the line portion cannot be formed with good flatness, so that the shape of the mask pattern made up of the remaining side wall portion is made uniform and accurate. I can't.
  • the side wall portion covering the side surface of the line portion may be inclined in one direction or fall down. In any case, since the shape of the side wall portion cannot be formed uniformly and accurately, the shape formed by etching cannot be made uniform and accurate when etching the lower layer using the mask pattern including the side wall portion as a mask. .
  • the present invention has been made in view of the above points, and when forming a fine mask pattern by the SWP method, when forming a silicon oxide film for forming a sidewall portion, and the silicon oxide film
  • a mask pattern forming method and a semiconductor device manufacturing method capable of preventing a core material made of a resist film from being deformed when etching back.
  • the antireflection film is etched using the first line portion made of a resist film formed on the substrate via the antireflection film as a mask, thereby forming the resist film and the reflection film.
  • a silicon oxide film forming step of forming a silicon oxide film so as to cover the second line portion isotropically; removing the silicon oxide film from an upper portion of the second line portion; and Etching back the silicon oxide film so as to remain as a side wall portion of the second line portion, and after the etching back step, the second line portion is assembled.
  • a resist film is formed when a silicon oxide film for forming a sidewall is formed and when the silicon oxide film is etched back. It can prevent that the core material which consists of deforms.
  • FIG. 4A is a diagram for explaining the mask pattern forming method and the semiconductor device manufacturing method according to the first embodiment, following FIG. 4A, schematically showing the state of the wafer in each step.
  • FIG. 4A is a diagram for explaining the mask pattern forming method and the semiconductor device manufacturing method according to the first embodiment, following FIG. 4A, schematically showing the state of the wafer in each step.
  • FIG. 4B is a diagram for explaining the mask pattern forming method and the semiconductor device manufacturing method according to the first embodiment, following FIG. 4B, schematically showing the state of the wafer in each step. It is a schematic diagram for demonstrating the principle of the modification process performed by irradiating an electron to a line part in 1st Embodiment. It is a figure which shows the theoretical relationship between the electron energy when an electron is irradiated to a resist, and an electron penetration depth with a graph. In the conventional mask pattern formation method and semiconductor device manufacturing method, it is sectional drawing which shows typically the wafer after an etch-back process is performed.
  • a plasma processing apparatus 100 is configured as a capacitively coupled plasma etching apparatus, and includes a cylindrical chamber (processing vessel) 10 made of metal such as aluminum or stainless steel.
  • the chamber 10 is grounded.
  • a disk-shaped susceptor 12 on which a semiconductor wafer W (hereinafter referred to as "wafer W") is placed is horizontally disposed as a lower electrode.
  • the susceptor 12 is made of, for example, aluminum, and is supported by an insulating cylindrical support portion 14 that extends vertically upward from the bottom of the chamber 10.
  • An annular exhaust path 18 is formed between the conductive cylindrical support portion (inner wall portion) 16 extending vertically upward from the bottom of the chamber 10 and the side wall of the chamber 10 along the outer periphery of the cylindrical support portion 14. Yes.
  • a ring-shaped exhaust ring (baffle plate) 20 is attached to the inlet of the exhaust path 18, and an exhaust port 22 is provided at the bottom of the exhaust path 18.
  • An exhaust device 26 is connected to the exhaust port 22 via an exhaust pipe 24.
  • the exhaust device 26 has a vacuum pump such as a turbo molecular pump, and can exhaust the processing space in the chamber 10 to a desired degree of vacuum.
  • a gate valve 28 for opening and closing the loading / unloading port of the wafer W is attached to the side wall of the chamber 10.
  • a high frequency power supply 30 is electrically connected to the susceptor 12 via a matching unit 32 and a lower power feed rod 36.
  • the high frequency power supply 30 outputs high frequency power.
  • This high-frequency power has a frequency (usually 13.56 MHz or less) that contributes to ion attraction to attract ions toward the wafer W on the susceptor 12.
  • the matching unit 32 can match the impedance between the high-frequency power source 30 and the load (mainly electrodes, plasma, and chamber) and can automatically correct the matching impedance.
  • the wafer W to be processed is placed on the susceptor 12.
  • the susceptor 12 has a diameter larger than the diameter of the wafer W.
  • a focus ring (correction ring) 38 surrounding the wafer W placed on the susceptor 12 is provided on the susceptor 12.
  • An electrostatic chuck 40 for attracting wafers is provided on the upper surface of the susceptor 12.
  • the electrostatic chuck 40 has a sheet-like or mesh-like conductor sandwiched between a film-like or plate-like dielectric.
  • a DC power source 42 disposed outside the chamber 10 is electrically connected to the conductor via a switch 44 and a power supply line 46.
  • the wafer W can be attracted and held on the electrostatic chuck 40 by a Coulomb force by a DC voltage applied from the DC power source 42.
  • the susceptor 12 is provided with a temperature distribution adjusting unit 120.
  • the temperature distribution adjusting unit 120 includes heaters 121a and 121b, heater power supplies 122a and 122b, thermometers 123a and 123b, and refrigerant flow paths 124a and 124b.
  • a central heater 121a is provided in the central region, and an outer peripheral heater 121b is provided outside the central heater 121a.
  • a center heater power source 122a is connected to the center heater 121a, and an outer side heater power source 122b is connected to the outer side heater 121b.
  • the center side heater power source 122a and the outer side heater power source 122b respectively adjust the power supplied to the center side heater 121a and the outer side heater 121b to the susceptor 12 in a desired temperature distribution along the radial direction. Can be generated. Thereby, a desired temperature distribution along the radial direction can be generated on the wafer W.
  • a center side thermometer 123a and an outer side thermometer 123b are provided inside the susceptor 12.
  • the center-side thermometer 123a and the outer periphery-side thermometer 123b can measure the temperatures of the center region and the outer periphery region of the susceptor 12, and thereby derive the temperatures of the center region and the outer periphery region of the wafer W.
  • a signal indicating the temperature measured by the center side thermometer 123a and the outer side thermometer 123b is sent to the temperature control unit 127.
  • the temperature control unit 127 adjusts the outputs of the central heater power supply 122a and the outer peripheral heater power supply 122b so that the temperature of the wafer W derived from the measured temperature becomes the target temperature.
  • the temperature control unit 127 is connected to a control unit 130 described later.
  • a center side refrigerant flow path 124a is provided in the central region, and an outer peripheral side refrigerant flow path 124b is provided outside the center side refrigerant flow path 124a.
  • refrigerants having different temperatures are circulated and supplied from chiller units (not shown).
  • the refrigerant is introduced from the center side introduction pipe 125a into the center side refrigerant flow path 124a, circulated through the center side refrigerant flow path 124a, and then discharged from the center side refrigerant flow path 124a through the center side discharge pipe 126a. Is done.
  • the refrigerant is introduced from the outer peripheral side introduction pipe 125b into the outer peripheral side refrigerant flow path 124b, circulated in the outer peripheral side refrigerant flow path 124b, and then discharged from the outer peripheral side refrigerant flow path 124b through the outer peripheral side discharge pipe 126b.
  • the refrigerant for example, cooling water, a fluorocarbon liquid, or the like can be used.
  • the temperature of the susceptor 12 is adjusted by heating by the center heater 121a and the outer heater 121b and cooling from the refrigerant. Accordingly, the wafer W is adjusted to have a predetermined temperature by transferring heat with the susceptor 12, including heating due to radiation from the plasma or irradiation of ions contained in the plasma. Moreover, in this Embodiment, the susceptor 12 has the center heater 121a and the center side refrigerant
  • a heat transfer gas such as He gas from a heat transfer gas supply unit (not shown) is used as a gas passage inside the gas supply pipe 54 and the susceptor 12. It is supplied between the electrostatic chuck 40 and the wafer W via 56.
  • an upper electrode 60 that is parallel to the susceptor 12 and also serves as a shower head.
  • the upper electrode (shower head) 60 includes an electrode plate 62 facing the susceptor 12 and an electrode support 64 that detachably supports the electrode plate 62 from the back (upper) thereof.
  • a gas diffusion chamber 66 is provided inside the electrode support 64.
  • the electrode support 64 and the electrode plate 62 are formed with a plurality of gas discharge holes 68 that allow the gas diffusion chamber 66 and the internal space of the chamber 10 to communicate with each other.
  • a space between the electrode plate 62 and the susceptor 12 becomes a plasma generation space or a processing space PS.
  • the gas diffusion chamber 66 is connected to the processing gas supply unit 72 via a gas supply pipe 70.
  • the electrode plate 62 of the upper electrode 60 is exposed to plasma during processing, it is preferably made of a material that does not adversely affect the process even if sputtered by ion bombardment from the plasma. Moreover, in this Embodiment, since the electrode plate 62 (especially the surface) functions as a DC application member, it is preferable that it has favorable electroconductivity with respect to a direct current. Examples of such materials include Si-containing conductive materials such as Si and SiC, and C (carbon). Moreover, the electrode support body 64 may be comprised, for example with the aluminum by which the alumite process was carried out.
  • the upper electrode 60 is attached to the chamber 10 via a ring-shaped insulator 65 between the upper electrode 60 and the chamber 10. The upper electrode 60 is electrically floated from the chamber 10 by the insulator 65.
  • a high frequency power source 74 is electrically connected to the upper electrode 60 via a matching unit 76 and an upper power feed rod 78.
  • the high frequency power supply 74 outputs high frequency power having a frequency (usually 40 MHz or more) that contributes to plasma generation.
  • the matching unit 76 can match the impedance between the high-frequency power source 74 and the load (mainly electrodes, plasma, and chamber), and can automatically adjust the matching impedance.
  • variable DC power supply 80 installed outside the chamber 10 is electrically connected to the upper electrode 60 via a switch 82 and a DC power supply line 84.
  • the variable DC power supply 80 can output a DC voltage VDC of ⁇ 2000 to +1000 V, for example.
  • the filter circuit 86 provided in the middle of the DC power supply line 84 allows the DC voltage VDC from the variable DC power supply 80 to pass through the filter circuit 86 and be applied to the upper electrode 60.
  • the filter circuit 86 can guide the high frequency to the ground line. For this reason, the high frequency from the susceptor 12 hardly flows to the variable DC power supply 80 via the processing space PS, the upper electrode 60, and the DC power supply line 84.
  • a ring-shaped DC ground part (DC ground electrode) 88 made of a conductive material such as Si or SiC is attached to the upper surface of the baffle plate 20 in the chamber 10.
  • the DC ground part 88 is always grounded via the ground line 90.
  • the DC ground part 88 is not limited to the upper surface of the baffle plate 20 and may be provided at a position facing the processing space PS.
  • the DC ground part 88 may be provided near the top of the cylindrical support part 16 or on the outer side in the radial direction of the upper electrode 60.
  • the control unit 130 includes a processor (CPU) 152, a memory (RAM) 154, a program storage device (HDD) 156, a disk drive (DRV such as a flexible disk or an optical disk) connected via a bus 150. 158, an input device (KEY) 160 such as a keyboard and a mouse, a display device (DIS) 162, a network interface (COM) 164, and a peripheral interface (I / F) 166.
  • CPU central processing unit
  • RAM random access memory
  • HDD program storage device
  • D disk drive
  • 158 an input device 160 such as a keyboard and a mouse
  • DIS display device
  • COM network interface
  • I / F peripheral interface
  • the processor (CPU) 152 reads a code of a required program from a storage medium 168 such as a flexible disk or an optical disk loaded in the disk drive (DRV) 158 and stores it in the HDD 156. Alternatively, a required program can be downloaded from the network via the network interface 164.
  • the processor (CPU) 152 loads a program code necessary for the process to be executed from the program storage device (HDD) 156 onto the working memory (RAM) 154, executes each step, and performs a desired arithmetic processing. .
  • the processor (CPU) 152 is connected to each part in the apparatus via the peripheral interface (I / F) 166, in particular, the exhaust device 26, the high frequency power supplies 30, 74, the processing gas supply unit 72, the variable DC power supply 80, and the switch 82.
  • the temperature distribution adjusting unit 120 and the like are controlled.
  • a processing gas including an etchant gas is introduced into the chamber 10 from the processing gas supply unit 72 at a predetermined flow rate, and the exhaust apparatus 26 Adjust the pressure to the set value. Further, a first high frequency (40 MHz or higher) for plasma generation is applied from the high frequency power source 74 to the upper electrode 60 via the matching unit 76 and the upper power feed rod 78, and at the same time, a second high frequency (13 .56 MHz) is applied to the susceptor 12 through the matching unit 32 and the lower power feed rod 36. Further, the switch 44 is turned on, and the wafer W is attracted to the electrostatic chuck 40 by the electrostatic adsorption force.
  • a first high frequency 40 MHz or higher
  • a second high frequency 13 .56 MHz
  • the heat transfer gas (He gas) is confined in the contact interface between the wafer W and the electrostatic chuck 40.
  • the processing gas discharged from the gas discharge hole 68 of the upper electrode 60 is turned into plasma in the processing space PS by the high frequency applied between the electrodes 12 and 60, and the radicals and ions generated in the plasma cause the target gas on the wafer W to become plasma.
  • the processed film is etched into a desired pattern.
  • a first high frequency wave having a relatively high frequency suitable for plasma generation of 40 MHz or higher (more preferably 60 MHz or higher) is applied from the high frequency power source 74 to the upper electrode 60.
  • the plasma can be kept in a preferable dissociated state and can be densified, so that high-density plasma can be formed even under lower pressure conditions.
  • a second high frequency wave having a relatively low frequency suitable for ion attraction of 13.56 MHz or less is applied to the susceptor 12.
  • anisotropic etching with high selectivity to the film to be processed of the wafer W can be realized.
  • the first high frequency for plasma generation is always used in any plasma process, but the second high frequency for ion attraction may not be used depending on the process.
  • a DC voltage is applied to the upper electrode 60 from the variable DC power supply 80 (usually within a range of ⁇ 900 V to 0 V).
  • plasma ignition stability, resist selectivity, etching rate, etching uniformity, etc. can also be improved.
  • the stacking step S11 is performed.
  • an insulating film 111, an etching target film 112, a mask film 113, an antireflection film 114, and a resist film 115 are stacked on a wafer W made of, for example, a silicon substrate.
  • the to-be-etched film 112 is a film to be finally etched in the semiconductor device manufacturing method including the mask pattern forming method according to the present embodiment.
  • the insulating film 111 is, for example, a silicon oxide (SiO 2 ) film made of, for example, TEOS (tetraethoxysilane) that functions as a gate insulating film
  • the film to be etched 112 is a polysilicon film that functions as a gate electrode after etching, for example. It can be.
  • the thickness of the etching target film 112 can be set to 90 nm, for example.
  • the mask film 113 functions as a hard mask when etching the etching target film 112 which is a lower layer film.
  • a pattern of the third line portion 116a made of the silicon oxide film 116 formed in the silicon oxide film forming step S15 (described later) is transferred to the mask film 113.
  • the mask film 113 preferably has a high selection ratio with respect to the etching target film 112 when the etching target film 112 is etched. That is, it is preferable that the ratio of the etching rate of the film to be etched 112 to the etching rate of the mask film 113 is large.
  • an inorganic film such as a SiN film or a SiON film can be used.
  • the thickness of the mask film 113 can be set to 26 nm, for example.
  • the antireflection film 114 functions as an antireflection film (BARC) when exposing the resist film 115 formed thereon.
  • BARC antireflection film
  • an anti-reflection film 114 may be, for example, film or the like made of C x H y O z called organic BARC. Further, the thickness of the antireflection film 114 can be set to, for example, 30 nm.
  • the resist film 115 is formed on the wafer W via the antireflection film 114.
  • the resist film 115 is exposed and developed to provide a first line portion 115a that becomes a core material in the subsequent SWP.
  • an ArF resist can be used as the resist film 115.
  • the thickness of the resist film 115 can be set to 100 nm, for example.
  • the photolithography step S12 is performed.
  • the photolithography step S12 as shown in FIG. 4A (b), the first line portion 115a made of the resist film 115 is formed by using a photolithography technique.
  • the resist film 115 formed on the antireflection film 114 is exposed and developed through a photomask (not shown) having a predetermined pattern, whereby the first film made of the resist film 115 is formed.
  • a pattern including the line portion 115a is formed.
  • the first line portion 115a functions as a mask when the antireflection film 114 is etched.
  • the line width L1 and the space width S1 are not particularly limited, but both can be set to 60 nm, for example.
  • a line part is a structure extended along a 1st direction on a plane, and it is a predetermined distance along the 2nd direction orthogonal to a 1st direction from the adjacent same structure.
  • the line width is a length along the second direction of the line portion.
  • the space width is the length along the second direction of the gap between two adjacent line portions.
  • the interval at which the line portions are arranged is a distance between the center of one line portion and the center of the adjacent line portion.
  • mask pattern forming steps S13 to S18 are performed.
  • the wafer W is irradiated with plasma, and the first line portion 115a formed of the resist film 115 formed on the wafer W via the antireflection film 114 is used as a mask.
  • 114 is etched.
  • a pattern including the second line portion 114a made of the resist film 115 and the antireflection film 114 is formed.
  • the antireflection film 114 is etched and the first line portion 115a is trimmed to obtain a line width L2 smaller than the line width L1 of the first line portion 115a.
  • the second line portion 114a may be formed (FIG. 4A (c)).
  • trimming of the first line portion 115a is also performed will be specifically described.
  • a predetermined processing gas is introduced into the chamber 10 from the processing gas supply unit 72 of the plasma processing apparatus 100 at an appropriate flow rate, and the pressure in the chamber 10 is adjusted to a set value by the exhaust device 26.
  • a first high frequency (40 MHz or higher) for plasma generation is applied from the high frequency power source 74 to the upper electrode 60 via the matching unit 76 and the upper power feed rod 78.
  • the switch 44 is turned on, and the wafer W is attracted to the electrostatic chuck 40 by the electrostatic adsorption force.
  • the heat transfer gas He gas
  • the processing gas discharged from the gas discharge hole 68 of the upper electrode 60 is turned into plasma in the processing space PS by the high frequency applied between the electrodes 12 and 60.
  • a CF gas such as CF 4 , C 4 F 8 , CHF 3 , CH 3 F, and CH 2 F 2 and a mixed gas such as Ar gas, or this A gas in which oxygen is added to the mixed gas as necessary can be used.
  • the antireflection film 114 is etched using the first line portion 115a made of the resist film 115 as a mask, and the first line portion 115a itself is also trimmed. As a result, the resist film 115 and the antireflection film 114 are included, and the second line width L2 (FIG. 4A (c)) smaller than the line width L1 (FIG. 4A (b)) of the first line portion 115a.
  • a line portion 114a is formed. That is, the magnitude relationship between the line width L1 and space width S1 of the first line portion 115a and the line width L2 and space width S2 of the second line portion 114a is L2 ⁇ L1, S2> S1.
  • the values of L2 and S2 are not particularly limited. For example, L2 can be 30 nm and S2 can be 90 nm.
  • the sheath voltage V U is approximately equal to the DC voltage.
  • ions in the plasma PR (+) are accelerated by the electric field of the upper ion sheath SH U, it leads to a high kinetic energy.
  • the ions collide with the upper electrode 60 (electrode plate 62) with large impact energy a large number of secondary electrons e ⁇ are emitted from the electrode plate 62.
  • the secondary electrons e ⁇ emitted from the electrode plate 62 are accelerated in the direction opposite to the ions by the electric field of the upper ion sheath SH U , pass through the plasma PR, further cross the lower ion sheath SH L , and on the susceptor 12.
  • the wafer W is driven with a large amount of energy. That is, the first line portion 115a made of the resist film 115 on the surface of the wafer W is irradiated with electrons.
  • the resist polymer constituting the first line portion 115a absorbs the energy of the electrons, causing a composition change, a structure change, a crosslinking reaction, and the like. Thereby, the first line portion 115a is modified.
  • the secondary electrons e ⁇ pass through the plasma PR at an equal speed, but the lower the sheath voltage V L (or the self-bias voltage) of the lower ion sheath SH L is better, and normally it is preferably 100 V or less. Therefore, the power of the second high frequency (13.56 MHz) applied to the susceptor 12 may be selected to be 50 W or less, more preferably 0 W.
  • the electron energy and the electron penetration depth when electrons are injected into the resist are in a substantially proportional relationship as shown in FIG. According to this theory, the penetration depth when the electron energy is 600 eV is about 30 nm, the penetration depth when the electron energy is 1000 eV is about 50 nm, and the penetration depth when the electron energy is 1500 eV. 120 nm.
  • the absolute value of the negative DC voltage V DC applied to the upper electrode 60 is preferably equal to or less than a predetermined absolute value V AB .
  • the predetermined absolute value V AB can be set to 600 V, for example.
  • the absolute value of the negative direct current voltage VDC can be set to 600 V, for example.
  • the temperature distribution in the plane of the wafer W supported by the susceptor 12 may be adjusted.
  • the distribution of the line width L2 of the second line portion 114a in the plane of the wafer W can be controlled.
  • an irradiation step S14 is performed.
  • the second line portion 114a made of the resist film 115 and the antireflection film 114 is irradiated with electrons.
  • a predetermined processing gas is introduced into the chamber 10 from the processing gas supply unit 72 at an appropriate flow rate, and the pressure in the chamber 10 is set to a set value by the exhaust device 26. Adjust to. Then, a first high frequency (40 MHz or higher) for plasma generation is applied from the high frequency power source 74 to the upper electrode 60 via the matching unit 76 and the upper power feed rod 78. The processing gas discharged from the gas discharge hole 68 of the upper electrode 60 is turned into plasma in the processing space PS by the high frequency applied between the electrodes 12 and 60.
  • the irradiation step S14 is performed not for etching but for modifying the second line portion 114a formed in the first pattern formation step S13. Therefore, as a processing gas, a processing gas having a large etching ability, for example, a processing gas having a small etching ability instead of a CF gas such as CF 4 , C 4 F 8 , CHF 3 , CH 3 F, CH 2 F 2 ,
  • a processing gas having a small etching ability instead of a CF gas such as CF 4 , C 4 F 8 , CHF 3 , CH 3 F, CH 2 F 2 .
  • hydrogen (H 2 ) gas and mixed gas such as Ar gas are used.
  • the line width L2 of the second line portion 114a made of the resist film 115 and the antireflection film 114 hardly changes in the irradiation step S14.
  • the DC voltage VDC is applied to the upper electrode 60 with a negative high voltage from the variable DC power source 80, as in the first pattern formation step S13.
  • a DC voltage V DC to the upper electrode 60 increases the ion bombardment energy with which ions in the plasma PR (+) strikes the upper electrode 60 are accelerated by the electric field of the upper ion sheath SH U (electrode plate 62), Secondary electrons e ⁇ emitted from the electrode plate 62 by the discharge increase. The secondary electrons e ⁇ emitted from the electrode plate 62 are injected with a predetermined high energy into the surface of the wafer W on the susceptor 12.
  • the absolute value of the negative DC voltage VDC applied to the upper electrode 60 is the predetermined absolute value described above. It may be larger than the V AB. Specifically, as described above, when the predetermined absolute value V AB is set to 600 V, for example, the absolute value of the negative direct current voltage V DC can be set to 900 V, for example.
  • a silicon oxide film forming step S15 is performed.
  • the silicon oxide film 116 is formed so as to cover the second line portion 114a isotropically.
  • the silicon oxide film 116 is not limited to SiO 2, is formed of a material having other composition comprising SiO x and SiO 2 film composition ratio of oxygen and silicon are different, or silicon and oxygen as main components Also good. Further, the silicon oxide film 116 may be formed of silicon oxynitride (SiON).
  • the silicon oxide film 116 is formed in a state where the resist film 115 and the antireflection film 114 remain as the second line portion 114a.
  • a low temperature eg, about 300 ° C. or lower.
  • Any method can be used for forming the silicon oxide film 116 as long as it can be formed at a low temperature.
  • it can be performed by low-temperature molecular layer deposition (hereinafter referred to as MLD), that is, low-temperature MLD.
  • MLD low-temperature molecular layer deposition
  • a silicon oxide film 116 is formed on the entire surface of the wafer W, and the side surfaces of the second line portions 114a are also covered on the side surfaces of the second line portions 114a.
  • a silicon oxide film 116 is formed.
  • the thickness of the silicon oxide film 116 at this time is D
  • the width of the silicon oxide film 116 covering the side surface of the second line portion 114a is also D.
  • the thickness D of the silicon oxide film 116 can be set to 30 nm, for example.
  • a silicon oxide film forming process by low temperature MLD will be described.
  • a source gas containing silicon is supplied into a processing container of a film forming apparatus, a silicon source is adsorbed on the wafer W, a gas containing oxygen is supplied into the processing container, and the silicon source is oxidized.
  • the process of making it repeat alternately.
  • an aminosilane gas having two amino groups in one molecule for example, a bister-sharp
  • BTBAS Butylaminosilane
  • an oxidation process in the process of supplying oxygen-containing gas into the processing vessel and oxidizing the BTBAS adsorbed on the wafer W (hereinafter referred to as an oxidation process), for example, plasma generation with a high-frequency power source is used as the oxygen-containing gas.
  • O 2 gas converted into plasma by the mechanism is supplied into the processing container through a gas supply nozzle for a predetermined time.
  • the BTBAS adsorbed on the wafer W is oxidized, and a silicon oxide film 116 is formed.
  • a process (hereinafter referred to as a purge process) of supplying a purge gas into the processing container while evacuating the processing container is performed for a predetermined time. be able to. Therefore, the adsorption process, the purge process, the oxidation process, and the purge process are repeated in this order.
  • the purge gas for example, an inert gas such as nitrogen gas can be used.
  • the purge process is not limited as long as the gas remaining in the processing container can be removed. For this reason, in the purge process, the inside of the processing container may be simply evacuated without supplying the purge gas (without supplying the source gas).
  • a source gas containing organic silicon other than BTBAS may be used for forming the silicon oxide film 116 by low temperature MLD.
  • An example of a source gas containing organic silicon is an aminosilane-based precursor.
  • An example of the aminosilane precursor is a monovalent or divalent aminosilane precursor. Specific examples of monovalent or divalent aminosilane precursors include BTBAS (Bisthal butylaminosilane), BDMAS (Bisdimethylaminosilane), BDEAS (Bisdiethylaminosilane), DPAS (Dipropylaminosilane), BAS (Butylaminosilane) , And DIPAS (diisopropylaminosilane).
  • a trivalent aminosilane precursor can be used as the aminosilane precursor.
  • An example of a trivalent aminosilane-based precursor is TDMAS (tridimethylaminosilane).
  • an ethoxysilane precursor can be used in addition to an aminosilane precursor.
  • An example of the ethoxysilane precursor is, for example, TEOS (tetraethoxysilane).
  • gas containing oxygen in addition to O 2 gas, NO gas, N 2 O gas, H 2 O gas, and O 3 gas can be used, and these are converted into plasma by a high frequency electric field and used as an oxidizing agent. Can do.
  • plasma of such a gas containing oxygen the silicon oxide film can be formed at 300 ° C. or lower.
  • the silicon oxide film can be formed at 100 ° C. or lower or at room temperature.
  • an etch back step S16 is performed.
  • the silicon oxide film 116 is removed from the upper portion of the second line portion 114a and, as shown in FIG. 4B (f), left as the side wall portion 116a of the second line portion 114a. Then, the silicon oxide film 116 is etched back.
  • a predetermined processing gas is introduced into the chamber 10 at an appropriate flow rate from the processing gas supply unit 72 in the plasma processing apparatus 100 again, and the pressure in the chamber 10 is adjusted to a set value by the exhaust device 26. To do. Then, a first high frequency (40 MHz or higher) for plasma generation is applied from the high frequency power source 74 to the upper electrode 60 via the matching unit 76 and the upper power feed rod 78. Then, the processing gas discharged from the shower head 60 is dissociated and ionized by high-frequency discharge between the electrodes 12 and 60 to generate plasma.
  • a first high frequency 40 MHz or higher
  • a CF gas such as CF 4 , C 4 F 8 , CHF 3 , CH 3 F, or CH 2 F 2 and a mixed gas such as Ar gas or a mixed gas as the processing gas.
  • a gas to which oxygen is added can be used as necessary.
  • the silicon oxide film 116 is anisotropically etched mainly along a direction perpendicular to the surface of the wafer W. As a result, the silicon oxide film 116 is removed from the upper part of the second line portion 114a and remains only as a side wall portion 116a that covers the side surface of the second line portion 114a. At this time, the silicon oxide film 116 formed in the space portion between the second line portion 114a and the adjacent second line portion 114a is also removed.
  • the second line portion 114a whose side surface is covered with the side wall portion 116a is referred to as a side surface covering line portion 114b.
  • an etching step S17 for etching the mask film 113 is performed.
  • the mask film 113 is etched using the side surface covering line portion 114b including the side wall portion 116a and the second line portion 114a as a mask.
  • a predetermined processing gas is introduced into the chamber 10 from the processing gas supply unit 72 at an appropriate flow rate, and a first high frequency (40 MHz or higher) for plasma generation is applied to the upper electrode 60 and at the same time for ion attraction.
  • the second high frequency 13.56 MHz is applied to the susceptor 12.
  • the supplied processing gas is turned into plasma by high-frequency discharge between the electrodes 12 and 60, and the mask film 113 is etched by radicals and ions generated by the plasma.
  • a processing gas for example, a CF-based gas such as CF 4 , C 4 F 8 , CHF 3 , CH 3 F, or CH 2 F 2 and a mixed gas such as Ar gas, or this mixed gas is necessary.
  • a gas to which oxygen is added can be used.
  • the mask film 113 is etched in the region R1 that is a space portion between the side surface covering line portion 114b and the adjacent side surface covering line portion 114b.
  • a second pattern forming step S18 is performed.
  • the second line portion 114a made of the resist film 115 and the antireflection film 114 is ashed.
  • a mask pattern including the third line portion 116a remaining as the side wall portion 116a made of the silicon oxide film 116 is formed.
  • a cross section of the wafer W when the second pattern formation step S18 is completed is shown in FIG. 4C (g).
  • a predetermined processing gas is introduced into the chamber 10 from the processing gas supply unit 72 at an appropriate flow rate, and simultaneously with the application of the first high frequency (40 MHz or higher) for plasma generation to the upper electrode 60. Then, a second high frequency (13.56 MHz) for ion attraction is applied to the susceptor 12.
  • the supplied processing gas is turned into plasma by high-frequency discharge between the electrodes 12 and 60, and the second line portion 114a composed of the resist film 115 and the antireflection film 114 is formed by radicals and ions generated by the plasma. Ashed.
  • a mixed gas such as hydrogen (H 2 ) gas or nitrogen (N 2 ) gas can be used as the processing gas.
  • the second line portion 114a made of the resist film 115 and the antireflection film 114 is ashed, and the third line portion made of the silicon oxide film 116 remains as the side wall portion 116a.
  • a pattern including 116a is formed.
  • the third line portion 116a functions as a mask when the mask film 113 is etched.
  • the line width of the third line portion 116a is L3 and the space widths are S3 and S3 ′
  • the line width L2 of the second line portion 114a is 30 nm and the thickness D of the side wall portion 116a is 30 nm
  • L3 can be set to 30 nm
  • S3 and S3 ′ can be set to 30 nm.
  • a mask film etching step S19 is performed.
  • the mask film 113 is etched by plasma irradiated on the wafer W using the third line portion 116a as a mask.
  • a fourth line portion 113a made of the mask film 113 is formed.
  • a predetermined processing gas is introduced into the chamber 10 from the processing gas supply unit 72 at an appropriate flow rate, and at the same time as a first high frequency (40 MHz or more) for plasma generation is applied to the upper electrode 60, A second high frequency (13.56 MHz) for drawing is applied to the susceptor 12.
  • the supplied processing gas is turned into plasma by high-frequency discharge between the electrodes 12 and 60, and the mask film 113 is etched by radicals and ions generated by the plasma.
  • a processing gas for example, a CF-based gas such as CF 4 , C 4 F 8 , CHF 3 , CH 3 F, or CH 2 F 2 and a mixed gas such as Ar gas, or this mixed gas
  • a gas to which oxygen is added can be used as necessary.
  • the mask film 113 is etched using the third line portion 116a made of the silicon oxide film 116 as a mask.
  • the fourth line portion 113a made of the mask film 113 and having substantially the same line width as the third line portion 116a is formed.
  • an etching target film etching step S20 is performed.
  • the etching target film 112 is etched by the plasma irradiated to the wafer W using the fourth line portion 113a made of the mask film 113 as a mask, as shown in FIG. 4C (i). Then, a fifth line portion 112a made of the etching target film 112 is formed.
  • a predetermined processing gas is introduced into the chamber 10 from the processing gas supply unit 72 at an appropriate flow rate, and simultaneously with applying a first high frequency (40 MHz or more) for plasma generation to the upper electrode 60, A second high frequency (13.56 MHz) for ion attraction is applied to the susceptor 12.
  • the supplied processing gas is turned into plasma by high-frequency discharge between the electrodes 12 and 60, and the film to be etched 112 is etched by radicals and ions generated by the plasma.
  • a processing gas for example, a CF-based gas such as CF 4 , C 4 F 8 , CHF 3 , CH 3 F, or CH 2 F 2 and a mixed gas such as Ar gas, or a mixture thereof
  • a gas in which oxygen is added to the gas as necessary can be used.
  • the etching target film 112 is etched using the fourth line portion 113a made of the mask film 113 as a mask.
  • the fifth line portion 112a which is made of the film to be etched 112 and has substantially the same line width as the third line portion 116a and the fourth line portion 113a, is formed.
  • the temperature distribution in the plane of the wafer W supported by the susceptor 12 may be adjusted. By this adjustment, as will be described later, the distribution of the line width L3 of the fifth line portion 112a in the surface of the wafer W can be controlled.
  • FIG. 7 is a cross-sectional view schematically showing the state of the wafer W after the etch back step S16 is performed in the conventional mask pattern forming method and semiconductor device manufacturing method.
  • the resist film 115 such as an ArF resist has low plasma resistance or etching resistance
  • the surface of the second line portion 114a made of the resist film 115 is roughened or the side surface of the second line portion 114a is formed during plasma etching. Tends to be uneven, and LER (Line Edge Roughness) and LWR (Line Width Roughness) deteriorate. Further, since the second line portion 114a has a very narrow width, the second line portion 114a also appears to meander when viewed from above due to the unevenness of the side surface of the second line portion 114a. And LWR may be further deteriorated.
  • the second line portion 114a made of such a resist film 115 is used as the SWP core material
  • the silicon oxide film 116 is formed in the silicon oxide film forming step S15
  • the second line portion 114a is used. Will be exposed to plasma. When exposed to plasma, the surface of the second line portion 114a may become rough or deform. Further, when the silicon oxide film 116 is etched back in the etch back step S16, the silicon oxide film 116 above the second line portion 114a is removed, so that the second line portion 114a is exposed to plasma. Therefore, the surface of the second line portion 114a may be roughened or deformed.
  • the side wall portion 116a is formed.
  • the third line portions 116a are alternately arranged with different space widths, and there is a possibility that the third line portions 116a having a desired shape cannot be formed.
  • the line width L2t on the upper end side of the second line portion 114a is larger than the line width L2b on the root side. May be smaller. This is because the upper end side of the second line portion 114a is easily exposed to plasma. In such a case, the side wall portion 116a cannot be formed perpendicularly to the surface of the wafer W, but alternately tilts in the opposite direction, so that the third line portion 116a having a desired shape can be formed. It may not be possible.
  • the side surface of the second line portion 114a becomes uneven, and the side wall of the side wall portion 116a also becomes uneven.
  • the above-described LER, LWR, or the like of the third line portion 116a made of the side wall portion 116a may deteriorate, and the third line portion 116a having a desired shape may not be formed.
  • the deformed shape is transferred when the lower mask layer 113 and the etching target film 112 are sequentially etched using the side wall portion 116a as a mask. Therefore, when the etching target film 112 is etched to form the fifth line portion 112a, the fifth line portion 112a cannot be formed with high accuracy.
  • the second line portion 114a is modified by irradiating the second line portion 114a made of the resist film 115 with electrons. .
  • the second line portion which is a core material is formed.
  • the deformation of 114a can be prevented.
  • the shape formed by the etching can be accurately performed when the lower layer film is etched using the second line portion 114a as a mask.
  • the pattern formed by etching can be prevented from falling.
  • FIG. 8 is a flowchart for explaining the procedure of each step in another example of the mask pattern forming method and the semiconductor device manufacturing method according to the present embodiment.
  • a first pattern formation step S13 ′ is performed.
  • a pattern including the second line 114a is formed by etching the antireflection film 114 without irradiating electrons.
  • each process other than the first pattern formation process S13 ′) is the same as each process in FIG.
  • Example 1 and Example 2 were carried out, and by comparison with Comparative Example 1, the shape of the second line part 114a whose side surface was covered with the side wall part 116a was evaluated.
  • the evaluation result will be described with reference to Table 1.
  • Example 1 As Example 1, steps S11 to S18 in FIG. 3 were performed. The conditions of each process of step S13, step S14, step S16 to step S18 in Example 1 are shown below.
  • (A) First pattern formation step S13 Pressure inside the film forming apparatus: 800 mTorr High frequency power supply (40MHz / 13MHz): 200 / 0W Upper electrode potential: -600V Wafer temperature: center side / outer peripheral side 30/30 ° C.
  • Process gas flow rate: CF 4 / O 2 / Ar 150/50/1000 sccm Processing time: 30 seconds
  • Process gas flow rate: H 2 / Ar 450/450 sccm Processing time: 10 seconds
  • Process gas flow rate: CF 4 / CHF 3 / O 2 125/125/20 sccm Processing time: 12 seconds
  • Second pattern formation step S18 Pressure inside the film forming apparatus: 100 mTorr High frequency power supply (40MHz / 13MHz): 500 / 0W Upper electrode potential: 0V Wafer temperature: center side / outer peripheral side 30/30 ° C.
  • Process gas flow rate: H 2 / N 2 300/900 sccm Processing time: 60 seconds (Example 2)
  • each process of step S11 to step S18 in FIG. 8 was performed.
  • the conditions of steps S14 and S16 to S18 in the second embodiment are the same as those in the first embodiment.
  • step S13 'in Example 2 the conditions of step S13 'in Example 2 are shown below.
  • (F) 1st pattern formation process S13 ') Pressure inside the film forming apparatus: 800 mTorr High frequency power supply (40MHz / 13MHz): 200 / 0W Upper electrode potential: 0V Wafer temperature: center side / outer peripheral side 30/30 ° C.
  • Process gas flow rate: CF 4 / O 2 / Ar 150/20/1000 sccm Processing time: 55 seconds
  • Step S14 in FIG. 8 was omitted, and Steps S11, S12, Step S13 ′, and Steps S15 to S18 were performed.
  • the conditions of each step from Step S16 to Step S18 in Comparative Example 1 are the same as in Example 1.
  • the condition of Step S13 ′ in Comparative Example 1 is the same as that in Example 2.
  • Table 1 shows the line width L2 of the second line portion 114a whose side surface is covered with the side wall portion 116a after the process up to the etch-back step S16 in Example 1, Example 2, and Comparative Example 1.
  • the temperature distribution of the wafer W is adjusted by changing the temperature TO on the outer peripheral side while keeping the temperature TI on the center side of the wafer W constant (30 ° C.) under the condition (A) described above.
  • the variation of the line width CD in the W plane was determined.
  • Other conditions are the same as the above-mentioned condition (A).
  • Table 2 shows the CD shift amount at the outermost periphery of the wafer W when the temperature TO on the outer peripheral side of the wafer W is 20 ° C., 30 ° C., and 40 ° C., based on the case where the temperature TO on the outer peripheral side is 30 ° C. .
  • the size of the wafer W was 300 mm ⁇ .
  • the CD shift amount refers to the line width L1 of the first line portion 115a before trimming (first pattern formation step S13) and the second line portion 114a after trimming (first pattern formation step S13). Means a difference from the line width L2.
  • the CD shift amount at the outermost periphery of the wafer W is 30 ° C. on the outer peripheral side. It is 3 nm smaller than there are. Further, when the temperature TO on the outer peripheral side is 40 ° C., which is 10 ° C. higher than the temperature TI on the center side, the CD shift amount at the outermost periphery of the wafer W is larger than that when the temperature TO on the outer peripheral side is 30 ° C. 2 nm larger.
  • the line width L2 of the second line width 114a after the trimming process (first pattern formation step S13) is adjusted to the center of the wafer W by independently adjusting the temperature TI on the center side and the temperature TO on the outer peripheral side. It is possible to control independently on the side and the outer peripheral side.
  • the distribution of the line width L2 of the second line portion 114a in the plane of the wafer W is adjusted by adjusting the temperature distribution in the plane of the wafer W supported by the susceptor 12 in the first pattern formation step S13. Can be made uniform.
  • FIG. 9 is a cross-sectional view schematically showing the state of the wafer W provided with the dense portion A1 and the sparse portion A2.
  • a region where the third line portions 116a are arranged at a relatively small distance D21 (S3 + L3) (hereinafter referred to as a “dense portion”) is provided.
  • a portion where the region A1 is provided is protected with a resist film or the like, and a third resist layer made of another resist film is provided on the portion where the region A2 is provided.
  • a pattern including the line portion 116b is formed.
  • the fifth line portions 112a and 112b are formed by performing the mask film etching step S19 and the etching target film etching step S20 using the mask pattern including the formed third line portions 116a and 116b.
  • An area A1 in which the fifth line portions 112a are arranged at a relatively small distance D21 (S3 + L3) is provided on the left side of FIG. 9, and a relatively large area (larger than the distance D21) is provided on the right side of FIG. )
  • a region A2 in which the fifth line portions 112b are arranged at the interval D22 is provided.
  • the dense part A1 is provided by performing the processes from step S11 to step S18 in FIG. 3 under the conditions shown in (A) to (E) shown in the first embodiment, and the sparse part A2 is separately provided. Thereafter, Step S19 was performed under the same conditions as Step S17 shown in (D), and Step S20 was further executed under the conditions shown in (G) below.
  • Step S20 the temperature distribution in the plane of the wafer W was adjusted by changing the temperature TO on the outer peripheral side while keeping the temperature TI on the center side of the wafer W constant (50 ° C.). Then, the line widths of the fifth line portions 112a and 112b in the dense portion A1 and the sparse portion A2 were obtained.
  • Table 3 shows the numbers of the dense part A1 and the sparse part A2 on the center side and the outer peripheral side of the wafer W when the temperature TO on the outer peripheral side of the wafer W is 40 ° C., 50 ° C., and 60 ° C., respectively.
  • 5 shows the line widths of the five line portions 112a and 112b.
  • the line widths of the fifth line portions 112a of the dense portion A1 on the center side and the outer peripheral side of the wafer W are set to LI31 and LO31, respectively.
  • the line widths of the fifth line portions 112b of the sparse portion A2 on the center side and the outer peripheral side of the wafer W are set to LI32 and LO32, respectively.
  • the difference LI32 ⁇ LO32 in the line width of the fifth line portion 112b of the sparse portion A2 between the center side and the outer peripheral side of the wafer W is ⁇ It can be freely changed from 11 nm to 7 nm. Therefore, since LI32-LO32 can be set to 0, the distribution of the line widths of the fifth line portions 112b of the sparse portion A2 on the center side and the outer peripheral side of the wafer W can be made uniform.
  • the difference in the line width of the sparse part A2 between the center side and the outer periphery side of the wafer W is the wafer W having the line width of the dense part A1. Changes more than the difference between the center side and the outer periphery side. This is presumably because the fifth line portion 112b in the sparse portion A2 is more likely to react with the plasma than the fifth line portion 112a in the dense portion A1.
  • the reaction rate at which the fifth line portions 112a and 112b react with the plasma, and the adhesion coefficient at which the reaction products generated by the reaction reattach to the fifth line portions 112a and 112b depend on the temperature. Therefore, when the temperature of the wafer W is changed, the line width of the fifth line portion 112b in the sparse portion A2 changes more than the line width of the fifth line portion 112a in the dense portion A1.
  • the line width can be largely changed in the sparse part A2 than in the dense part A1.
  • the line width LI31 at the center-side dense portion A1 and the line width LO31 at the outer periphery-side dense portion A1 are substantially equal, and the line width LI32 at the center-side sparse portion A2 and the outer periphery side
  • the line width LO32 in the sparse part A2 can be made substantially equal.
  • the second oxide which becomes the core material of the sidewall portion 116a before the silicon oxide film 116 which becomes the sidewall portion 116a is formed.
  • the second line part 114a is modified by irradiating the line part 114a with electrons.
  • the temperature distribution in the plane of the wafer W is adjusted in any of the first pattern forming step S13 and the etching target film etching step S20. Thereby, the distribution of the line widths of the second line portion 114a and the fifth line portion 112a on the center side and the outer peripheral side of the wafer W can be made uniform.
  • the example in which the antireflection film 114 is etched and the first line portion 115a is trimmed in the first pattern formation step S13 has been described.
  • the first line portion 115a is not trimmed in the first pattern formation step S13, that is, when the line width L2 of the second line portion 114a is substantially equal to the line width L1 of the first line portion 115a.
  • the present embodiment is applicable. And the same effect as the trimming process is produced.
  • This embodiment is different from the first embodiment in that the temperature distribution in the surface of the wafer W is not adjusted in any of the first pattern forming step S13 and the etching target film etching step S20.
  • FIG. 10 is a schematic cross-sectional view showing a plasma processing apparatus 100a suitable for carrying out the mask pattern forming method according to the present embodiment.
  • the same parts as those described with reference to FIG. 10 are identical to FIG. 10 in FIG. 10, the same parts as those described with reference to FIG. 10 in FIG. 10, the same parts as those described with reference to FIG. 10 in FIG. 10, the same parts as those described with reference to FIG. 10 in FIG. 10, the same parts as those described with reference to FIG.
  • the plasma processing apparatus 100a has been described with reference to FIG. 1 in the first embodiment in that the susceptor 12 is not provided with a temperature distribution adjusting unit. Different from the plasma processing apparatus 100.
  • the plasma processing apparatus 100 is the same as that described with reference to FIG. 1 except that the temperature distribution adjusting unit is not provided.
  • the temperature distribution adjusting unit is not provided, and an annular coolant channel 48 extending in the circumferential direction, for example, is only provided inside the susceptor 12.
  • a coolant having a predetermined temperature for example, cooling water, is circulated and supplied to the coolant channel 48 via pipes 50 and 52 from a chiller unit (not shown).
  • the temperature of the wafer W on the electrostatic chuck 40 can be controlled by the temperature of the coolant.
  • a heat transfer gas for example, He gas
  • a heat transfer gas supply unit (not shown) is introduced into the gas supply pipe 54 and the susceptor 12. Is supplied between the electrostatic chuck 40 and the wafer W through the gas passage 56.
  • the mask pattern forming method and the semiconductor device manufacturing method according to the present embodiment can be the same as the method according to the first embodiment described with reference to FIGS.
  • the plasma processing apparatus 100a that does not have the temperature distribution adjustment unit is used, the surface of the wafer W is used in both the first pattern forming step S13 and the etching target film etching step S20. Do not adjust the temperature distribution inside.
  • the second line portion 114a serving as a core material of the side wall portion 116a is formed before the silicon oxide film 116 to be the side wall portion 116a is formed.
  • the second line portion 114a is modified by irradiating with electrons.
  • This embodiment is also applicable to the case where the first line portion 115a is not trimmed in the first pattern forming step S13, and has the same effect as the case of trimming. Also in this embodiment, electrons may be irradiated after the photolithography step S12 and before the first pattern formation step S13.

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Abstract

　フォトレジスト膜よりなる第１のライン部をマスクとして反射防止膜をエッチングすることによって、第２のライン部を含むパターンを形成する第１のパターン形成工程Ｓ１３と、フォトレジスト膜に電子を照射する照射工程Ｓ１４と、酸化シリコン膜を成膜する酸化シリコン膜成膜工程Ｓ１５と、第２のライン部の側壁部として残存するように、酸化シリコン膜をエッチバックするエッチバック工程Ｓ１６と、第２のライン部をアッシングすることによって、酸化シリコン膜よりなり、側壁部として残存する第３のライン部を含むマスクパターンを形成する第２のパターン形成工程Ｓ１８とを有する。

Description

マスクパターンの形成方法及び半導体装置の製造方法
　本発明は、マスクパターンの形成方法及び半導体装置の製造方法に関する。
　半導体デバイスの高集積化に伴って、製造プロセスに要求される配線や分離帯領域の寸法は微細化される傾向にある。このような微細なパターンは、フォトレジスト膜（以下「レジスト膜」という。）よりなるライン部が所定の間隔で配列されたパターンをフォトリソグラフィ技術により形成し、形成されたパターンをマスクパターンとして用いて被エッチング膜をエッチングすることにより形成される。近時の半導体デバイスの微細化は、フォトリソグラフィ技術の解像限界以下の寸法を要求するまでに至っている。
　フォトリソグラフィ技術の解像限界以下の寸法を有する微細なマスクパターンを形成する方法として、所謂ダブルパターニング法がある。ダブルパターニング法においては、第１のパターン形成工程と、この第１のパターン形成工程の後に行われる第２のパターン形成工程との２段階でパターニングが行われる。ダブルパターニング法は、この２段階のパターニングによって、１回のパターニングでマスクパターンを形成する場合よりも微細なライン幅及びスペース幅を有するマスクパターンを形成する。
　また、ダブルパターニング法の一つとして、芯材となるライン部の両側に形成した側壁部をマスクとして使用するＳＷＰ（Side Wall Patterning）法により、芯材となる元のライン部を含むパターンよりも微細な配列の間隔を有するマスクパターンを形成する方法も知られている。この方法は、まずレジスト膜を成膜してライン部が配列したレジストパターンを形成し、その後、ライン部の表面を等方的に被覆するように、酸化シリコン膜等を形成する。そして、ライン部の側面を被覆する側壁部にのみ酸化シリコン膜が残るようにエッチバックし、その後、ライン部を除去して、残った側壁部である酸化シリコン膜をマスクパターンとする（例えば、特許文献１参照）。このようにして、フォトリソグラフィ技術の解像限界以下の寸法を有する微細なマスクパターンを形成する。
特開２００９－９９９３８号公報
　ところが、上記のように、フォトリソグラフィ技術の解像限界以下の微細なマスクパターンをＳＷＰの手法により形成する場合、次のような問題がある。
　上記したマスクパターンの形成方法では、酸化シリコン膜を成膜する際に、又は、成膜された酸化シリコン膜をエッチバックする際に、芯材を構成するレジスト膜よりなるライン部がプラズマに曝されやすい。プラズマに曝されたレジスト膜はプラズマと反応するため、ライン部の表面が荒れるか、又は、変形することがあり、その結果、ライン部の側壁の平坦性が劣化するか、又は、ライン部の線幅が減少することがある。
　ライン部の側壁の平坦性が劣化すると、ライン部の側面を被覆する酸化シリコン膜も平坦性良く成膜することができないため、残存する側壁部よりなるマスクパターンの形状を均一かつ精度良くすることができない。また、ライン部の線幅が減少すると、ライン部の側面を被覆する側壁部が一方向に傾いたり、倒れたりするおそれがある。いずれの場合でも、側壁部の形状を均一かつ精度良く形成できないため、側壁部を含むマスクパターンをマスクとして下層のエッチングをするときに、エッチングによって形成される形状を均一かつ精度良くすることができない。
　本発明は上記の点に鑑みてなされたものであり、ＳＷＰの手法により微細なマスクパターンを形成する場合に、側壁部を形成するための酸化シリコン膜を成膜するとき、及びその酸化シリコン膜をエッチバックするときに、レジスト膜よりなる芯材が変形することを防止できるマスクパターンの形成方法及び半導体装置の製造方法を提供する。
　本発明の一実施例によれば、基板上に反射防止膜を介して形成されたレジスト膜よりなる第１のライン部をマスクとして前記反射防止膜をエッチングすることによって、前記レジスト膜と前記反射防止膜とよりなる第２のライン部を含むパターンを形成する第１のパターン形成工程と、前記レジスト膜に電子を照射する照射工程と、前記第１のパターン形成工程及び前記照射工程の後、前記第２のライン部を等方的に被覆するように酸化シリコン膜を成膜する酸化シリコン膜成膜工程と、前記酸化シリコン膜を、前記第２のライン部の上部から除去するとともに、前記第２のライン部の側壁部として残存するように、前記酸化シリコン膜をエッチバックするエッチバック工程と、前記エッチバック工程の後、前記第２のライン部をアッシングすることによって、前記酸化シリコン膜よりなり、前記側壁部として残存する第３のライン部を含むマスクパターンを形成する第２のパターン形成工程とを有する、マスクパターンの形成方法が提供される。
　本発明によれば、ＳＷＰの手法により微細なマスクパターンを形成する場合に、側壁部を形成するための酸化シリコン膜を成膜するとき、及びその酸化シリコン膜をエッチバックするときに、レジスト膜よりなる芯材が変形することを防止できる。
第１の実施の形態に係るプラズマ処理装置を示す概略断面図である。 プラズマ処理装置の各部の制御及び全体のシーケンスを制御する制御部の例を示す図である。 第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法を説明するためのフローチャートである。 第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法を説明するための図であり、各工程におけるウエハの状態を模式的に示している。 図４Ａに引き続いて、第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法を説明するための図であり、各工程におけるウエハの状態を模式的に示している。 図４Ｂに引き続いて、第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法を説明するための図であり、各工程におけるウエハの状態を模式的に示している。 第１の実施の形態において、ライン部に電子を照射することによって行う改質処理の原理を説明するための模式図である。 電子がレジストに照射されたときの電子エネルギーと電子侵入深さとの理論的な関係をグラフで示す図である。 従来のマスクパターンの形成方法及び半導体装置の製造方法において、エッチバック工程までが行われた後のウエハを模式的に示す断面図である。 第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法の別の例について、各工程の手順を説明するためのフローチャートである。 密部Ａ１及び疎部Ａ２が設けられたウエハを模式的に示す断面図である。 第２の実施の形態に係るプラズマ処理装置を示す概略断面図である。
　次に、本発明を実施するための形態について図面と共に説明する。
（第１の実施の形態）
　図１から図９を参照し、本発明の第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法について説明する。
　初めに、図１及び図２を参照し、本発明の第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法の実施に適した、本実施の形態に係るプラズマ処理装置について説明する。　
　図１を参照すると、プラズマ処理装置１００は、容量結合型のプラズマエッチング装置として構成されており、例えばアルミニウム又はステンレス鋼等の金属製の円筒型チャンバ（処理容器）１０を有している。チャンバ１０は接地されている。
　チャンバ１０内には、被処理基板として、例えば半導体ウエハＷ（以下「ウエハＷ」という。）を載置する円板状のサセプタ１２が下部電極として水平に配置されている。このサセプタ１２は、例えばアルミニウムからなり、チャンバ１０の底から垂直上方に延びる絶縁性の筒状支持部１４に支持されている。この筒状支持部１４の外周に沿ってチャンバ１０の底から垂直上方に延びる導電性の筒状支持部（内壁部）１６とチャンバ１０の側壁との間に環状の排気路１８が形成されている。この排気路１８の入口にリング状の排気リング（バッフル板）２０が取り付けられ、排気路１８の底に排気口２２が設けられている。排気口２２には排気管２４を介して排気装置２６が接続されている。排気装置２６は、ターボ分子ポンプなどの真空ポンプを有しており、チャンバ１０内の処理空間を所望の真空度まで排気することができる。チャンバ１０の側壁には、ウエハＷの搬入出口を開閉するゲートバルブ２８が取り付けられている。
　サセプタ１２には、整合器３２及び下部給電棒３６を介して高周波電源３０が電気的に接続されている。高周波電源３０は高周波電力を出力する。この高周波電力は、サセプタ１２上のウエハＷに向けてイオンを引き込むイオン引き込みに寄与する周波数（通常１３．５６ＭＨｚ以下）を有している。整合器３２は、高周波電源３０と負荷（主に電極、プラズマ、チャンバ）との間のインピーダンスを整合させ、かつ整合インピーダンスを自動的に補正することができる。
　サセプタ１２には処理対象のウエハＷが載置される。サセプタ１２はウエハＷの直径よりも大きな直径を有している。また、サセプタ１２の上には、サセプタ１２上に載置されるウエハＷを囲むフォーカスリング（補正リング）３８が設けられている。
　サセプタ１２の上面にはウエハ吸着用の静電チャック４０が設けられている。静電チャック４０は、膜状又は板状の誘電体の中にシート状又はメッシュ状の導電体を挟んでいる。この導電体にはチャンバ１０の外に配置される直流電源４２がスイッチ４４及び給電線４６を介して電気的に接続されている。直流電源４２より印加される直流電圧により、クーロン力でウエハＷを静電チャック４０上に吸着保持することができる。
　サセプタ１２には、温度分布調整部１２０が設けられている。温度分布調整部１２０は、ヒータ１２１ａ、１２１ｂ、ヒータ用電源１２２ａ、１２２ｂ、温度計１２３ａ、１２３ｂ、及び冷媒流路１２４ａ、１２４ｂを有する。
　サセプタ１２の内部には、中心領域に中心側ヒータ１２１ａが設けられ、中心側ヒータ１２１ａの外側に外周側ヒータ１２１ｂが設けられている。中心側ヒータ１２１ａには、中心側ヒータ用電源１２２ａが接続され、外周側ヒータ１２１ｂには、外周側ヒータ用電源１２２ｂが接続されている。中心側ヒータ用電源１２２ａ及び外周側ヒータ用電源１２２ｂは、それぞれ中心側ヒータ１２１ａ及び外周側ヒータ１２１ｂに供給する電力を独立に調節することによって、サセプタ１２に、半径方向に沿った所望の温度分布を発生させることができる。これにより、ウエハＷに半径方向に沿った所望の温度分布を発生させることができる。
　また、サセプタ１２の内部には、中心側温度計１２３ａ及び外周側温度計１２３ｂが設けられている。中心側温度計１２３ａ及び外周側温度計１２３ｂは、サセプタ１２の中心領域及び外周領域の温度を計測し、これによりウエハＷの中心領域及び外周領域の温度を導出できる。中心側温度計１２３ａ及び外周側温度計１２３ｂで計測された温度を示す信号は、温度制御部１２７に送られる。温度制御部１２７は、計測された温度から導出されたウエハＷの温度が目標温度となるように、中心側ヒータ用電源１２２ａ及び外周側ヒータ用電源１２２ｂの出力を調整する。また、温度制御部１２７は、後述する制御部１３０と接続されている。
　更に、サセプタ１２の内部には、中心領域に中心側冷媒流路１２４ａが設けられ、中心側冷媒流路１２４ａの外側に外周側冷媒流路１２４ｂが設けられている。そして、図示しないチラーユニットより、それぞれに異なる温度の冷媒が循環供給される。具体的には、冷媒は、中心側導入管１２５ａから中心側冷媒流路１２４ａに導入され、中心側冷媒流路１２４ａで循環された後、中心側排出管１２６ａを通して中心側冷媒流路１２４ａから排出される。また、冷媒は、外周側導入管１２５ｂから外周側冷媒流路１２４ｂに導入され、外周側冷媒流路１２４ｂで循環された後、外周側排出管１２６ｂを通して外周側冷媒流路１２４ｂから排出される。冷媒として、例えば冷却水、フルオロカーボン系の液体などを用いることができる。
　サセプタ１２は、中心側ヒータ１２１ａ及び外周側ヒータ１２１ｂによる加熱、及び冷媒からの冷却により、温度が調整される。従って、ウエハＷは、プラズマからの輻射やプラズマに含まれるイオンの照射などによる加熱分も含め、サセプタ１２との熱量の授受により、所定の温度になるように調整される。また、本実施の形態では、サセプタ１２は、中心領域に中心ヒータ１２１ａと中心側冷媒流路１２４ａを有し、これらの外側に外周ヒータ１２１ｂ及び外周側冷媒流路１２４ｂを有する。従って、ウエハＷは、中心側と外周側とで独立して温度を調整することができ、ウエハＷの面内における温度分布を調整することができる。
　また、本実施の形態では、ウエハＷの温度分布の精度を更に高めるために、図示しない伝熱ガス供給部からの伝熱ガス、例えばＨｅガスが、ガス供給管５４及びサセプタ１２内部のガス通路５６を介して静電チャック４０とウエハＷの間に供給される。
　チャンバ１０の天井には、サセプタ１２と平行に向かい合ってシャワーヘッドを兼ねる上部電極６０が設けられている。上部電極（シャワーヘッド）６０は、サセプタ１２と向かい合う電極板６２と、電極板６２をその背後（上）から着脱可能に支持する電極支持体６４を有している。また、電極支持体６４の内部にガス拡散室６６が設けられている。電極支持体６４及び電極板６２には、ガス拡散室６６とチャンバ１０の内部空間とを連通する複数のガス吐出孔６８が形成されている。電極板６２とサセプタ１２との間の空間がプラズマ生成空間又は処理空間ＰＳとなる。ガス拡散室６６は、ガス供給管７０を介して処理ガス供給部７２に接続されている。
　上部電極６０の電極板６２は、処理時にプラズマに曝されるため、プラズマからのイオン衝撃によってスパッタされてもプロセスに悪影響を与えないような材料で作製されることが好ましい。また、本実施の形態では、電極板６２（特に、その表面）は、ＤＣ印加部材として機能するため、直流電流に対して良好な導電性を有することが好ましい。そのような材料として、例えばＳｉ、ＳｉＣ等のＳｉ含有導電材やＣ（カーボン）がある。また、電極支持体６４は、例えばアルマイト処理されたアルミニウムで構成されていてもよい。上部電極６０は、上部電極６０とチャンバ１０との間のリング状の絶縁体６５を介してチャンバ１０に取り付けられている。絶縁体６５により上部電極６０はチャンバ１０から電気的に浮いている。
　上部電極６０には、高周波電源７４が整合器７６及び上部給電棒７８を介して電気的に接続されている。高周波電源７４は、プラズマの生成に寄与する周波数（通常４０ＭＨｚ以上）の高周波電力を出力する。整合器７６は、高周波電源７４と負荷（主に電極、プラズマ、チャンバ）との間のインピーダンスを整合させ、かつ整合インピーダンスを自動的に調整することができる。
　チャンバ１０の外に設置される可変直流電源８０の出力端子は、スイッチ８２及び直流給電ライン８４を介して上部電極６０に電気的に接続されている。可変直流電源８０は、例えば－２０００～＋１０００Ｖの直流電圧ＶＤＣを出力することができる。
　直流給電ライン８４の途中に設けられるフィルタ回路８６は、可変直流電源８０からの直流電圧ＶＤＣがフィルタ回路８６を通り抜けて、上部電極６０に印加されるのを許容する。一方、フィルタ回路８６は高周波を接地ラインへ導くことができる。このため、サセプタ１２からの高周波が、処理空間ＰＳ、上部電極６０、及び直流給電ライン８４を介して可変直流電源８０へ流れることは殆どない。
　また、チャンバ１０内のバッフル板２０の上面に、例えばＳｉ、ＳｉＣ等の導電性材料からなるリング状のＤＣグランドパーツ（直流接地電極）８８が取り付けられている。ＤＣグランドパーツ８８は、接地ライン９０を介して常時接地されている。なお、ＤＣグランドパーツ８８は、バッフル板２０の上面に限らず、処理空間ＰＳに面する位置に設けられ得る。例えば、ＤＣグランドパーツ８８は、筒状支持部１６の頂部付近又は上部電極６０の半径方向外側に設けられても良い。
　プラズマ処理装置１０内の各部、例えば排気装置２６、高周波電源３０、７４、スイッチ４４、８２、処理ガス供給部７２、可変直流電源８０、図示しないチラーユニット、図示しない伝熱ガス供給部等の個々の動作及び装置全体の動作（シーケンス）は、例えばマイクロコンピュータよりなる制御部１３０によって制御される。
　図２に示すように、制御部１３０は、バス１５０を介して接続されたプロセッサ（ＣＰＵ）１５２、メモリ（ＲＡＭ）１５４、プログラム格納装置（ＨＤＤ）１５６、フレキシブルディスクあるいは光ディスクなどのディスクドライブ（ＤＲＶ）１５８、キーボードやマウスなどの入力デバイス（ＫＥＹ）１６０、表示装置（ＤＩＳ）１６２、ネットワーク・インタフェース（ＣＯＭ）１６４、及び周辺インタフェース（Ｉ／Ｆ）１６６を有する。
　プロセッサ（ＣＰＵ）１５２は、ディスクドライブ（ＤＲＶ）１５８に装填されたフレキシブルディスク又は光ディスクなどの記憶媒体１６８から所要のプログラムのコードを読み取って、ＨＤＤ１５６に格納する。あるいは、所要のプログラムをネットワークからネットワーク・インタフェース１６４を介してダウンロードすることも可能である。プロセッサ（ＣＰＵ）１５２は、実施しようとするプロセスに必要なプログラムのコードをプログラム格納装置（ＨＤＤ）１５６からワーキングメモリ（ＲＡＭ）１５４上にロードして各ステップを実行し、所用の演算処理を行う。そして、プロセッサ（ＣＰＵ）１５２は、周辺インタフェース（Ｉ／Ｆ）１６６を介して装置内の各部、特に、排気装置２６、高周波電源３０、７４、処理ガス供給部７２、可変直流電源８０、スイッチ８２、温度分布調整部１２０等を制御する。
　プラズマ処理装置１００において、サセプタ１２上のウエハＷをエッチング加工するには、処理ガス供給部７２よりエッチャントガスを含む処理ガスを所定の流量でチャンバ１０内に導入し、排気装置２６によりチャンバ１０内の圧力を設定値に調節する。さらに、高周波電源７４よりプラズマ生成用の第１高周波（４０ＭＨｚ以上）を整合器７６及び上部給電棒７８を介して上部電極６０に印加すると同時に、高周波電源３０よりイオン引き込み用の第２高周波（１３．５６ＭＨｚ）を整合器３２及び下部給電棒３６を介してサセプタ１２に印加する。また、スイッチ４４をオンにし、静電吸着力によって、ウエハＷを静電チャック４０に引きつける。これにより、ウエハＷと静電チャック４０との間の接触界面に伝熱ガス（Ｈｅガス）を閉じ込める。上部電極６０のガス吐出孔６８より吐出された処理ガスは、両電極１２、６０間に印加される高周波によって処理空間ＰＳにおいてプラズマ化し、このプラズマで生成されるラジカルやイオンによってウエハＷ上の被加工膜が所望のパターンにエッチングされる。
　このプラズマエッチングでは、高周波電源７４より上部電極６０に４０ＭＨｚ以上（より好ましくは６０ＭＨｚ以上）のプラズマ生成に適した比較的高い周波数を有する第１高周波を印加する。これにより、プラズマを好ましい解離状態に保ち、高密度化することができ、そのため、より低圧の条件下でも高密度プラズマが形成され得る。それと同時に、サセプタ１２に１３．５６ＭＨｚ以下というイオン引き込みに適した比較的低い周波数の第２高周波を印加する。これにより、ウエハＷの被加工膜に対する選択性の高い異方性エッチングを実現できる。また、プラズマ生成用の第１高周波は、如何なるプラズマプロセスでも必ず使用されるが、イオン引き込み用の第２高周波は、プロセスによっては使用されないことがある。
　更に、プラズマエッチングを行う際に、上部電極６０に可変直流電源８０より直流電圧が（通常は－９００Ｖ～０Ｖの範囲内で）印加される。これにより、プラズマ着火安定性、レジスト選択性、エッチング速度、エッチング均一性等を向上させることもできる。
　次に、図３から図６を参照し、本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法について説明する。
　最初に、積層工程Ｓ１１を行う。積層工程Ｓ１１では、図４Ａ（ａ）に示すように、例えばシリコン基板よりなるウエハＷ上に、絶縁膜１１１、被エッチング膜１１２、マスク膜１１３、反射防止膜１１４及びレジスト膜１１５を積層する。
　被エッチング膜１１２は、本実施の形態に係るマスクパターン形成方法を含む半導体装置の製造方法において、最終的にエッチング加工されるべき膜である。絶縁膜１１１を、例えばゲート絶縁膜として機能する例えばＴＥＯＳ（テトラエトキシシラン）を原料とする酸化シリコン（ＳｉＯ２）膜とし、被エッチング膜１１２を、例えばエッチング加工後にゲート電極として機能するポリシリコン膜とすることができる。また、被エッチング膜１１２の厚さを、例えば９０ｎｍとすることができる。
　マスク膜１１３は、下層の膜である被エッチング膜１１２をエッチングする際のハードマスクとして機能する。マスク膜１１３には、酸化シリコン膜成膜工程Ｓ１５（後述）で形成される酸化シリコン膜１１６よりなる第３のライン部１１６ａのパターンが転写される。また、マスク膜１１３は、被エッチング膜１１２をエッチング加工する際に、被エッチング膜１１２に対して高い選択比を有することが好ましい。すなわち、マスク膜１１３のエッチング速度に対する被エッチング膜１１２のエッチング速度の比が大きいことが好ましい。マスク膜１１３として、例えばＳｉＮ膜、ＳｉＯＮ膜等の無機膜を用いることができる。また、マスク膜１１３の厚さを、例えば２６ｎｍとすることができる。
　反射防止膜１１４は、その上に形成されるレジスト膜１１５を露光する際の反射防止膜（Bottom Anti-Reflective Coating；ＢＡＲＣ）として機能する。反射防止膜１１４として、例えば有機ＢＡＲＣと呼ばれるＣｘＨｙＯｚからなる膜等を用いることができる。また、反射防止膜１１４の厚さを、例えば３０ｎｍとすることができる。
　レジスト膜１１５は、ウエハＷ上に反射防止膜１１４を介して形成されている。レジスト膜１１５は、露光され、現像されて、その後のＳＷＰにおける芯材となる第１のライン部１１５ａを提供する。レジスト膜１１５として、例えばＡｒＦレジストを用いることができる。また、レジスト膜１１５の厚さを、例えば１００ｎｍとすることができる。
　次に、フォトリソグラフィ工程Ｓ１２を行う。フォトリソグラフィ工程Ｓ１２では、図４Ａ（ｂ）に示すように、フォトリソグラフィ技術を用いて、レジスト膜１１５よりなる第１のライン部１１５ａを形成する。
　具体的には、反射防止膜１１４上に形成されたレジスト膜１１５を、所定のパターンを有するフォトマスク（図示せず）を介して露光し、現像することによって、レジスト膜１１５よりなる第１のライン部１１５ａを含むパターンが形成される。第１のライン部１１５ａは、反射防止膜１１４をエッチングする際に、マスクとして機能する。第１のライン部１１５ａは、ライン幅Ｌ１及びスペース幅Ｓ１を有し、間隔Ｄ１（＝Ｌ１＋Ｓ１）で配列する。ライン幅Ｌ１及びスペース幅Ｓ１は、特に限定されないが、共に例えば６０ｎｍとすることができる。
　なお、ライン部とは、平面上に、第１の方向に沿って延びる構造体であり、隣接する同種の構造体から、第１の方向と直交する第２の方向に沿って所定の距離で配列される。ライン幅とは、ライン部の第２の方向に沿った長さである。スペース幅とは、隣接する２つのライン部の間のギャップの第２の方向に沿った長さである。また、ライン部が配列する間隔とは、一つのライン部の中心と隣接するライン部の中心との距離である。
　次に、マスクパターン形成工程Ｓ１３～Ｓ１８を行う。まず、第１のパターン形成工程Ｓ１３では、ウエハＷにプラズマを照射し、ウエハＷ上に反射防止膜１１４を介して形成されたレジスト膜１１５よりなる第１のライン部１１５ａをマスクとして反射防止膜１１４をエッチングする。これにより、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａを含むパターンを形成する。
　また、第１のパターン形成工程Ｓ１３においては、反射防止膜１１４をエッチングするとともに、第１のライン部１１５ａをトリミングすることによって、第１のライン部１１５ａのライン幅Ｌ１よりも小さなライン幅Ｌ２を有する第２のライン部１１４ａを形成してもよい（図４Ａ（ｃ））。以下、本実施の形態では、第１のライン部１１５ａのトリミングも同時に行う場合について具体的に説明する。
　第１のパターン形成工程Ｓ１３では、プラズマ処理装置１００の処理ガス供給部７２からチャンバ１０内へ所定の処理ガスを適当な流量で導入し、排気装置２６によりチャンバ１０内の圧力を設定値に調節する。そして、高周波電源７４よりプラズマ生成用の第１高周波（４０ＭＨｚ以上）を整合器７６及び上部給電棒７８を介して上部電極６０に印加する。また、スイッチ４４をオンにし、静電吸着力によって、ウエハＷを静電チャック４０に引きつける。これにより、ウエハＷと静電チャック４０との間の接触界面に伝熱ガス（Ｈｅガス）を閉じ込める。上部電極６０のガス吐出孔６８より吐出された処理ガスが、両電極１２、６０間に印加される高周波によって処理空間ＰＳにおいてプラズマ化される。
　第１のパターン形成工程Ｓ１３では、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
　上記した処理ガスを用いることにより、レジスト膜１１５よりなる第１のライン部１１５ａをマスクとして、反射防止膜１１４がエッチングされるとともに、第１のライン部１１５ａ自体もトリミングされる。その結果、レジスト膜１１５と反射防止膜１１４とよりなり、第１のライン部１１５ａのライン幅Ｌ１（図４Ａ（ｂ））よりも小さいライン幅Ｌ２（図４Ａ（ｃ））を有する第２のライン部１１４ａが形成される。すなわち、第１のライン部１１５ａのライン幅Ｌ１及びスペース幅Ｓ１と、第２のライン部１１４ａのライン幅Ｌ２及びスペース幅Ｓ２との大小関係は、Ｌ２＜Ｌ１、Ｓ２＞Ｓ１となる。Ｌ２及びＳ２の値は、特に限定されるものではなく、例えばＬ２を３０ｎｍ、Ｓ２を９０ｎｍとすることができる。
　ここで、可変直流電源８０より高電圧の負の直流電圧ＶＤＣを上部電極６０に印加すると、上部電極６０とプラズマＰＲとの間に形成される上部イオンシースＳＨＵが厚くなり、シース電圧ＶＵは、直流電圧に略等しい大きさになる。これにより、プラズマＰＲ中のイオン（＋）は、上部イオンシースＳＨＵの電界で加速され、大きな運動エネルギーを有するに至る。このイオンが大きな衝撃エネルギーで上部電極６０（電極板６２）に衝突すると、電極板６２より数多くの２次電子ｅ－が放出される。電極板６２より放出された２次電子ｅ－は、上部イオンシースＳＨＵの電界でイオンとは逆方向に加速されてプラズマＰＲを通り抜け、さらに下部イオンシースＳＨＬを横断して、サセプタ１２上のウエハＷの表面に大きなエネルギーで打ち込まれる。すなわち、ウエハＷの表面のレジスト膜１１５よりなる第１のライン部１１５ａに電子が照射される。電子の照射により、第１のライン部１１５ａを構成するレジストの高分子が電子のエネルギーを吸収し、組成変化や、構造変化、架橋反応等を起こす。これにより、第１のライン部１１５ａが改質される。
　この際、２次電子ｅ－は、プラズマＰＲの中を等速度で通過するが、下部イオンシースＳＨＬのシース電圧ＶＬ（又は自己バイアス電圧）は低いほどよく、通常は１００Ｖ以下が望ましい。従って、サセプタ１２に印加される第２の高周波（１３．５６ＭＨｚ）のパワーを５０Ｗ以下に選定してもよく、より好ましくは０Ｗにしてもよい。
　また図５に示す原理から、上部電極６０に印加する負の直流電圧ＶＤＣの絶対値を大きくするほど、ウエハＷ上のレジスト膜１１５よりなる第１のライン部１１５ａに打ち込まれる電子のエネルギーを大きくすることができる。その結果、ウエハＷ上のレジスト膜１１５よりなる第１のライン部１１５ａにおける電子の侵入深さ、すなわち改質深さを大きくすることができる。
　一般的には、電子がレジストに打ち込まれたときの電子エネルギーと電子侵入深さとは、図６に示すような略比例関係にあることが理論的に知られている。この理論によれば、電子エネルギーが６００ｅＶのときの侵入深さは約３０ｎｍであり、電子エネルギーが１０００ｅＶのときの侵入深さは約５０ｎｍであり、電子エネルギーが１５００ｅＶのときの侵入深さは約１２０ｎｍである。
　ただし、第１のパターン形成工程Ｓ１３では、上部電極６０に印加する負極性直流電圧ＶＤＣの絶対値をあまり大きくすると、プラズマにより反射防止膜１１４がエッチングされ過ぎることとなる。そのため、上部電極６０に印加する負極性直流電圧ＶＤＣの絶対値は、所定の絶対値ＶＡＢ以下であることが好ましい。具体的には、所定の絶対値ＶＡＢを例えば６００Ｖとすることができる。そして、負極性直流電圧ＶＤＣの絶対値を例えば６００Ｖとすることができる。
　また、第１のパターン形成工程Ｓ１３では、サセプタ１２に支持されているウエハＷの面内における温度分布を調整してもよい。この調整によって、後述するように、ウエハＷの面内における第２のライン部１１４ａのライン幅Ｌ２の分布を制御することができる。
　次に、照射工程Ｓ１４を行う。照射工程Ｓ１４では、図４Ｂ（ｄ）に示すように、レジスト膜１１５及び反射防止膜１１４よりなる第２のライン部１１４ａに電子を照射する。
　照射工程Ｓ１４でも、第１のパターン形成工程Ｓ１３と同様に、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、排気装置２６によりチャンバ１０内の圧力を設定値に調節する。そして、高周波電源７４よりプラズマ生成用の第１高周波（４０ＭＨｚ以上）を整合器７６及び上部給電棒７８を介して上部電極６０に印加する。上部電極６０のガス吐出孔６８より吐出された処理ガスが、両電極１２、６０間に印加される高周波によって処理空間ＰＳにおいてプラズマ化される。
　ただし、照射工程Ｓ１４は、エッチングのためにではなく、第１のパターン形成工程Ｓ１３で形成された第２のライン部１１４ａを改質するために行われる。従って、処理ガスとして、大きなエッチング能力を有する処理ガス、例えばＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスに代え、小さいエッチング能力を有する処理ガス、例えば、水素（Ｈ２）ガスと、Ａｒガス等の混合ガス等が用いられる。
　上記した処理ガスを用いることにより、照射工程Ｓ１４では、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａのライン幅Ｌ２はほとんど変化しない。
　照射工程Ｓ１４でも、第１のパターン形成工程Ｓ１３と同様に、可変直流電源８０より直流電圧ＶＤＣを負極性の高圧で上部電極６０に印加する。直流電圧ＶＤＣを上部電極６０に印加すると、プラズマＰＲ中のイオン（＋）が上部イオンシースＳＨＵの電界で加速されて上部電極６０（電極板６２）にぶつかる際のイオン衝撃エネルギーが増し、放電によって電極板６２より放出される２次電子ｅ－が多くなる。そして、電極板６２より放出された２次電子ｅ－は、サセプタ１２上のウエハＷの表面に所定の高エネルギーで打ち込まれる。すなわち、ウエハＷの表面のレジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａに含まれているレジスト膜１１５に、電子が照射される。照射工程Ｓ１４でも、レジスト膜１１５に電子が照射されると、レジスト膜１１５中のレジストの高分子が電子のエネルギーを吸収して組成変化や、構造変化、架橋反応等を起こす。これにより、第２のライン部１１４ａが改質される。
　また、照射工程Ｓ１４では、小さいエッチング能力を有する処理ガスを用いることによりプラズマによるエッチングがほとんど行われないため、上部電極６０に印加する負極性直流電圧ＶＤＣの絶対値は前述した所定の絶対値ＶＡＢよりも大きくしてもよい。具体的には、前述したように所定の絶対値ＶＡＢを例えば６００Ｖとするときに、負極性直流電圧ＶＤＣの絶対値を例えば９００Ｖとすることができる。
　次に、酸化シリコン膜成膜工程Ｓ１５を行う。酸化シリコン膜成膜工程Ｓ１５では、図４Ｂ（ｅ）に示すように、第２のライン部１１４ａを等方的に被覆するように酸化シリコン膜１１６を成膜する。
　なお、酸化シリコン膜１１６は、ＳｉＯ２に限らず、ＳｉＯ２膜とは酸素とシリコンとの組成比が異なるＳｉＯｘ、又はシリコンと酸素を主成分として含む他の組成を有する材料により形成されてもよい。また、酸化シリコン膜１１６は、酸窒化シリコン（ＳｉＯＮ）により形成されてもよい。
　酸化シリコン膜１１６の成膜は、レジスト膜１１５及び反射防止膜１１４が第２のライン部１１４ａとして残った状態で行う。一般的にレジスト膜１１５が高温に弱いため、低温（例えば３００℃以下程度）で行うことが好ましい。酸化シリコン膜１１６の成膜方法としては、低温で成膜できるものであればよい。本実施の形態では、低温での分子層堆積（Molecular Layer Deposition、以下ＭＬＤという）、即ち低温ＭＬＤによって行うことができる。その結果、図４Ｂ（ｅ）に示すように、ウエハＷの全面に酸化シリコン膜１１６が成膜され、第２のライン部１１４ａの側面にも第２のライン部１１４ａの側面を被覆するように酸化シリコン膜１１６が成膜される。このときの酸化シリコン膜１１６の厚さをＤとすると、第２のライン部１１４ａの側面を被覆する酸化シリコン膜１１６の幅もＤとなる。酸化シリコン膜１１６の厚さＤを、例えば３０ｎｍとすることができる。
　ここで、低温ＭＬＤによる酸化シリコン膜成膜工程について説明する。　
　低温ＭＬＤにおいては、シリコンを含む原料ガスを成膜装置の処理容器内に供給し、シリコン原料をウエハＷ上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン原料を酸化させる工程とを交互に繰り返す。
　具体的には、シリコンを含む原料ガスをウエハＷ上に吸着させる工程（以下、吸着工程）において、シリコンを含む原料ガスとして、１分子内に２個のアミノ基を有するアミノシランガス、例えばビスターシャリブチルアミノシラン（以下、ＢＴＢＡＳという）を、シリコン原料ガスの供給ノズルを介して処理容器内に所定の時間供給する。これにより、ウエハＷ上にＢＴＢＡＳを吸着させる。
　次に、酸素を含むガスを処理容器内に供給し、ウエハＷ上に吸着されたＢＴＢＡＳを酸化させる工程（以下、酸化工程）においては、酸素を含むガスとして、例えば高周波電源を備えたプラズマ生成機構によってプラズマ化されたＯ２ガスを、ガス供給ノズルを介して処理容器内に所定の時間供給する。これにより、ウエハＷ上に吸着されたＢＴＢＡＳが酸化され、酸化シリコン膜１１６が形成される。
　また、吸着工程と酸化工程の間に、直前の工程における残留ガスを除去するため、処理容器内を真空排気しつつパージガスを処理容器内に供給する工程（以下、パージ工程）を所定の時間行うことができる。したがって、吸着工程、パージ工程、酸化工程、及びパージ工程がこの順に繰り返される。パージガスとしては、例えば窒素ガス等の不活性ガスを用いることができる。ただし、パージ工程は、処理容器内に残留しているガスを除去することができればよい。このため、パージ工程において、パージガスを供給することなく（原料ガスも供給することなく）処理容器内を真空に排気するだけでも良い。
　なお、低温ＭＬＤによる酸化シリコン膜１１６の成膜には、ＢＴＢＡＳ以外の有機シリコンを含む原料ガスを用いても良い。有機シリコンを含む原料ガスの例は、アミノシラン系プリカーサである。アミノシラン系プリカーサの例は、１価または２価のアミノシラン系プリカーサである。１価または２価のアミノシラン系プリカーサの具体的な例は、ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）、ＢＤＭＡＳ（ビスジメチルアミノシラン）、ＢＤＥＡＳ（ビスジエチルアミノシラン）、ＤＰＡＳ（ジプロピルアミノシラン）、ＢＡＳ（ブチルアミノシラン）、及びＤＩＰＡＳ（ジイソプロピルアミノシラン）である。
　また、アミノシラン系プリカーサとして、３価のアミノシラン系プリカーサを用いることもできる。３価のアミノシラン系プリカーサの例は、ＴＤＭＡＳ（トリジメチルアミノシラン）である。
　また、有機シリコンを含むＳｉソースガスとしては、アミノシラン系プリカーサの他、エトキシシラン系プリカーサを用いることもできる。エトキシシラン系プリカーサの例は、例えば、ＴＥＯＳ（テトラエトキシシラン）である。
　一方、酸素を含むガスとしては、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを用いることができ、これらを高周波電界によりプラズマ化して酸化剤として用いることができる。このような酸素を含むガスのプラズマを用いることにより、酸化シリコン膜の成膜を３００℃以下で行うことができる。また、酸素を含むガスのガス流量、高周波電源の電力、処理容器内の圧力を更に調整することにより、酸化シリコン膜の成膜を１００℃以下又は室温で行うことができる。
　次に、エッチバック工程Ｓ１６を行う。エッチバック工程Ｓ１６では、酸化シリコン膜１１６を、第２のライン部１１４ａの上部から除去するとともに、図４Ｂ（ｆ）に示すように、第２のライン部１１４ａの側壁部１１６ａとして残存するように、酸化シリコン膜１１６をエッチバックする。
　エッチバック工程Ｓ１６では、再びプラズマ処理装置１００内で、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、排気装置２６によりチャンバ１０内の圧力を設定値に調節する。そして、高周波電源７４よりプラズマ生成用の第１高周波（４０ＭＨｚ以上）を整合器７６及び上部給電棒７８を介して上部電極６０に印加する。すると、シャワーヘッド６０より吐出された処理ガスが両電極１２、６０間で高周波放電により解離・電離してプラズマが生成される。
　エッチバック工程Ｓ１６では、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
　上記した処理ガスを用いることにより、酸化シリコン膜１１６が主としてウエハＷの表面に垂直な方向に沿って異方的にエッチングされる。その結果、酸化シリコン膜１１６が第２のライン部１１４ａの上部から除去されるとともに、第２のライン部１１４ａの側面を被覆する側壁部１１６ａとしてのみ残る。このとき、第２のライン部１１４ａと隣接する第２のライン部１１４ａとの間のスペース部に形成された酸化シリコン膜１１６も除去されている。以下、側壁部１１６ａによって側面を被覆された第２のライン部１１４ａを、側面被覆ライン部１１４ｂと称する。
　側面被覆ライン部１１４ｂのライン幅をＬ２´、スペース幅をＳ２´とすると、第２のライン部１１４ａのライン幅Ｌ２が３０ｎｍ、側壁部１１６ａの厚さＤが３０ｎｍである場合、Ｌ２´＝Ｌ２＋Ｄ×２、Ｓ２´＝Ｓ２－Ｄ×２であるため、Ｌ２´を９０ｎｍ、Ｓ２´を３０ｎｍとすることができる。
　次に、マスク膜１１３をエッチングするエッチング工程Ｓ１７を行う。エッチング工程Ｓ１７では、側壁部１１６ａと第２のライン部１１４ａを含む側面被覆ライン部１１４ｂをマスクとして、マスク膜１１３をエッチングする。
　エッチング工程Ｓ１７でも、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、プラズマ生成用の第１高周波（４０ＭＨｚ以上）を上部電極６０に印加すると同時に、イオン引き込み用の第２高周波（１３．５６ＭＨｚ）をサセプタ１２に印加する。供給された処理ガスは、両電極１２、６０間で高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによって、マスク膜１１３がエッチングされる。
　エッチング工程Ｓ１７でも、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
　エッチング工程Ｓ１７では、側面被覆ライン部１１４ｂと隣接する側面被覆ライン部１１４ｂとの間のスペース部である領域Ｒ１において、マスク膜１１３がエッチングされる。
　次に、第２のパターン形成工程Ｓ１８を行う。第２のパターン形成工程Ｓ１８では、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａをアッシングする。これにより、酸化シリコン膜１１６よりなる側壁部１１６ａとして残存する第３のライン部１１６ａを含むマスクパターンを形成する。第２のパターン形成工程Ｓ１８が終了したときのウエハＷの断面は図４Ｃ（ｇ）に示される。
　第２のパターン形成工程Ｓ１８でも、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、プラズマ生成用の第１高周波（４０ＭＨｚ以上）を上部電極６０に印加すると同時に、イオン引き込み用の第２高周波（１３．５６ＭＨｚ）をサセプタ１２に印加する。供給された処理ガスは、両電極１２、６０間で高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによって、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａがアッシングされる。
　第２のパターン形成工程Ｓ１８では、処理ガスとして、例えば、水素（H２）ガス、窒素（Ｎ２）ガス等の混合ガス等を用いることができる。
　上記した処理ガスを用いることにより、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａがアッシングされ、酸化シリコン膜１１６よりなり、側壁部１１６ａとして残存している第３のライン部１１６ａを含むパターンが形成される。
　第３のライン部１１６ａは、マスク膜１１３をエッチングする際に、マスクとして機能する。第３のライン部１１６ａのライン幅をＬ３、スペース幅をＳ３、Ｓ３´とすると、第２のライン部１１４ａのライン幅Ｌ２が３０ｎｍ、側壁部１１６ａの厚さＤが３０ｎｍである場合、Ｌ３＝Ｄ、Ｓ３＝Ｌ２、Ｓ３´＝Ｓ２´であるため、Ｌ３を３０ｎｍ、Ｓ３及びＳ３´を３０ｎｍとすることができる。
　すなわち、第３のライン部１１６ａは、ライン幅Ｌ３及びスペース幅Ｓ３を有し、間隔Ｄ２（＝Ｌ３＋Ｓ３）で配列する。ここで、間隔Ｄ２＝Ｌ３＋Ｓ３＝６０ｎｍであり、第１のライン部１１５ａの間隔Ｄ１＝Ｌ１＋Ｓ１＝１２０ｎｍの半分になっている。また、第３のライン部１１６ａのライン幅Ｌ３及びスペース幅Ｓ３は、それぞれ第１のライン部１１５ａのライン幅Ｌ１及びスペース幅Ｓ１の半分になっている。すなわち、本実施の形態では、第１の間隔Ｄ１（＝１２０ｎｍ）で配列する第１のライン部１１５ａの半分の間隔である第２の間隔Ｄ２（＝６０ｎｍ）で配列する第３のライン部１１６ａを含むマスクパターンを形成することができる。
　次に、マスク膜エッチング工程Ｓ１９を行う。マスク膜エッチング工程Ｓ１９では、第３のライン部１１６ａをマスクとして用いて、ウエハＷに照射したプラズマによりマスク膜１１３をエッチングする。これにより、図４Ｃ（ｈ）に示すように、マスク膜１１３よりなる第４のライン部１１３ａを形成する。
　マスク膜エッチング工程Ｓ１９でも、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、プラズマ生成用の第１高周波（４０ＭＨｚ以上）を上部電極６０に印加すると同時に、イオン引き込み用の第２高周波（１３．５６ＭＨｚ）をサセプタ１２に印加する。供給された処理ガスは、両電極１２、６０間で高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによって、マスク膜１１３がエッチングされる。
　マスク膜エッチング工程Ｓ１９でも、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
　上記した処理ガスを用いることにより、酸化シリコン膜１１６よりなる第３のライン部１１６ａをマスクとして、マスク膜１１３がエッチングされる。その結果、マスク膜１１３よりなり、第３のライン部１１６ａとライン幅の略等しい第４のライン部１１３ａが形成される。
　次に、被エッチング膜エッチング工程Ｓ２０を行う。被エッチング膜エッチング工程Ｓ２０では、ウエハＷに照射したプラズマにより、被エッチング膜１１２を、マスク膜１１３よりなる第４のライン部１１３ａをマスクとしてエッチングすることによって、図４Ｃ（ｉ）に示すように、被エッチング膜１１２よりなる第５のライン部１１２ａを形成する。
　被エッチング膜エッチング工程Ｓ２０でも、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、プラズマ生成用の第１高周波（４０ＭＨｚ以上）を上部電極６０に印加すると同時に、イオン引き込み用の第２高周波（１３．５６ＭＨｚ）をサセプタ１２に印加する。供給された処理ガスは、両電極１２、６０間で高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによって、被エッチング膜１１２がエッチングされる。
　被エッチング膜エッチング工程Ｓ２０でも、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
　上記した処理ガスを用いることにより、マスク膜１１３よりなる第４のライン部１１３ａをマスクとして、被エッチング膜１１２がエッチングされる。その結果、被エッチング膜１１２よりなり、第３のライン部１１６ａ及び第４のライン部１１３ａとライン幅の略等しい第５のライン部１１２ａが形成される。
　また、被エッチング膜エッチング工程Ｓ２０では、サセプタ１２に支持されているウエハＷの面内における温度分布を調整してもよい。この調整によって、後述するように、ウエハＷの面内における第５のライン部１１２ａのライン幅Ｌ３の分布を制御することができる。
　次に、図４Ｂ（ｆ）及び図７を参照し、本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法において、シリコン酸化膜をエッチバックする際にレジスト膜よりなる芯材の変形を防止できる効果について説明する。図７は、従来のマスクパターンの形成方法及び半導体装置の製造方法において、エッチバック工程Ｓ１６までが行われた後のウエハＷの状態を模式的に示す断面図である。
　ＡｒＦレジスト等のレジスト膜１１５は、プラズマ耐性又はエッチング耐性が弱いため、プラズマエッチングを行う際に、レジスト膜１１５よりなる第２のライン部１１４ａの表面が荒れたり、第２のライン部１１４ａの側面が凹凸になったりする傾向があり、ＬＥＲ（Line Edge Roughness）やＬＷＲ（Line Width Roughness）が悪化してしまう。また、第２のライン部１１４ａは非常に狭い幅を有するため、第２のライン部１１４ａの側面の凹凸により、第２のライン部１１４ａは上から見ると蛇行しているようにも見え、ＬＥＲやＬＷＲが更に悪化する場合もある。
　このようなレジスト膜１１５よりなる第２のライン部１１４ａをＳＷＰの芯材として用いる場合において、酸化シリコン膜成膜工程Ｓ１５にて酸化シリコン膜１１６を成膜するときは、第２のライン部１１４ａがプラズマに曝されることとなる。プラズマに曝されると、第２のライン部１１４ａの表面が荒れるか、又は変形することがある。また、エッチバック工程Ｓ１６において酸化シリコン膜１１６をエッチバックする場合に、第２のライン部１１４ａの上部の酸化シリコン膜１１６が除去されることにより、第２のライン部１１４ａがプラズマに曝されるため、第２のライン部１１４ａの表面が荒れるか、又は変形することがある。
　例えば、図７（ａ）に示すように、酸化シリコン膜成膜工程Ｓ１５において、第２のライン部１１４ａのライン幅がプラズマと反応してＬ２ｓ（＜Ｌ２）と小さくなると、側壁部１１６ａよりなる第３のライン部１１６ａが、交互に異なるスペース幅で配列することになり、所望の形状を有する第３のライン部１１６ａを形成することができないおそれがある。
　また、例えば、図７（ｂ）に示すように、酸化シリコン膜成膜工程Ｓ１５又はエッチバック工程Ｓ１６において、第２のライン部１１４ａの上端側の線幅Ｌ２ｔが、根元側の線幅Ｌ２ｂよりも小さくなることがある。これは、第２のライン部１１４ａの上端側ほどプラズマに曝されやすいためである。このようなとき、側壁部１１６ａがウエハＷの表面に垂直に形成することができず、交互に逆方向に傾斜することになり、所望の形状を有する第３のライン部１１６ａを形成することができないおそれがある。
　更に、例えば、図７（ｃ）に示すように、酸化シリコン膜成膜工程Ｓ１５又はエッチバック工程Ｓ１６において、第２のライン部１１４ａの側面がでこぼこになり、側壁部１１６ａの側壁もでこぼこになることがある。このようなとき、側壁部１１６ａよりなる第３のライン部１１６ａの前述したＬＥＲやＬＷＲ等が悪化し、所望の形状を有する第３のライン部１１６ａを形成することができないおそれがある。
　そして、側壁部１１６ａが変形すると、側壁部１１６ａをマスクとして下層のマスク層１１３や被エッチング膜１１２を順次エッチングする際に、その変形した形状が転写される。そのため、被エッチング膜１１２をエッチングして第５のライン部１１２ａを形成するときに、第５のライン部１１２ａを精度良く形成することができない。
　本実施の形態によれば、酸化シリコン膜１１６を成膜する前に、レジスト膜１１５よりなる第２のライン部１１４ａに電子を照射することによって、第２のライン部１１４ａを改質しておく。その結果、プラズマに対する耐性が向上するため、酸化シリコン膜１１６を成膜した後、酸化シリコン膜１１６を側壁部１１６ａのみが残存するようにエッチバックする際に、芯材である第２のライン部１１４ａの変形を防止することができる。また、第２のライン部１１４ａの変形が防止されるため、第２のライン部１１４ａをマスクとして下層の膜をエッチングする際に、エッチングによって形成される形状を精度良くすることができる。また、エッチングによって形成されるパターンが倒れることを防止することができる。
　なお、本実施の形態では、第１のパターン形成工程Ｓ１３及び照射工程Ｓ１４のいずれにおいても、ウエハＷに電子を照射し、第２のライン部１１４ａを改質する例について説明した。しかし、酸化シリコン膜成膜工程Ｓ１５を行うまでに、ウエハＷに電子を照射し、第２のライン部１１４ａが改質されればよい。従って、第１のパターン形成工程Ｓ１３では電子を照射せず、照射工程Ｓ１４においてのみ電子を照射するようにしてもよい。照射工程Ｓ１４においてのみ電子を照射するようにした例を、図８に示す。図８は、本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法の別の例について、各工程の手順を説明するためのフローチャートである。
　図８においては、図３における第１のパターン形成工程Ｓ１３に代え、第１のパターン形成工程Ｓ１３´）を行う。第１のパターン形成工程Ｓ１３´）では、電子を照射せず、反射防止膜１１４をエッチングすることによって、第２のライン１１４ａを含むパターンを形成する。また、第１のパターン形成工程Ｓ１３´）以外の各工程は、図３における各工程と同様である。
　ここで、実施例１、実施例２を実施し、比較例１と比較することによって、側壁部１１６ａで側面を被覆された第２のライン部１１４ａの形状の評価を行った。その評価結果について、表１を参照しながら、説明する。
　（実施例１）
　実施例１として、図３におけるステップＳ１１からステップＳ１８の各工程を行った。実施例１におけるステップＳ１３、ステップＳ１４、ステップＳ１６からステップＳ１８の各工程の条件を以下に示す。
（Ａ）第１のパターン形成工程Ｓ１３
　　成膜装置内圧力　　　：８００ｍＴｏｒｒ
　　高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：２００／０Ｗ
　　上部電極の電位　　　：－６００Ｖ
　　ウエハ温度　　　　　：中心側／外周側＝３０／３０℃
　　処理ガスの流量　　　：ＣＦ４／Ｏ２／Ａｒ＝１５０／５０／１０００ｓｃｃｍ
　　処理時間　　　　　　：３０秒
（Ｂ）照射工程Ｓ１４
　　成膜装置内圧力　　　：１００ｍＴｏｒｒ
　　高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：５００／０Ｗ
　　上部電極の電位　　　：－９００Ｖ
　　ウエハ温度　　　　　：中心側／外周側＝３０／３０℃
　　処理ガスの流量　　　：Ｈ２／Ａｒ＝４５０／４５０ｓｃｃｍ
　　処理時間　　　　　　：１０秒
（Ｃ）エッチバック工程Ｓ１６
　　成膜装置内圧力　　　：３０ｍＴｏｒｒ
　　高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：５００／１００Ｗ
　　上部電極の電位　　　：３００Ｖ
　　ウエハ温度　　　　　：中心側／外周側＝３０／３０℃
　　処理ガスの流量　　　：Ｃ４Ｆ６／Ａｒ／Ｏ２＝１５／４５０／２２．５ｓｃｃｍ
　　処理時間　　　　　　：２５秒
（Ｄ）エッチング工程Ｓ１７
　　成膜装置内圧力　　　：３０ｍＴｏｒｒ
　　高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：４００／０Ｗ
　　上部電極の電位　　　：０Ｖ
　　ウエハ温度　　　　　：中心側／外周側＝３０／３０℃
　　処理ガスの流量　　　：ＣＦ４／ＣＨＦ３／Ｏ２＝１２５／１２５／２０ｓｃｃｍ
　　処理時間　　　　　　：１２秒
（Ｅ）第２のパターン形成工程Ｓ１８
　　成膜装置内圧力　　　：１００ｍＴｏｒｒ
　　高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：５００／０Ｗ
　　上部電極の電位　　　：０Ｖ
　　ウエハ温度　　　　　：中心側／外周側＝３０／３０℃
　　処理ガスの流量　　　：Ｈ２／Ｎ２＝３００／９００ｓｃｃｍ
　　処理時間　　　　　　：６０秒
（実施例２）
　実施例２として、図８におけるステップＳ１１からステップＳ１８の各工程を行った。実施例２におけるステップＳ１４、ステップＳ１６からステップＳ１８の各工程の条件は、実施例１と同様である。また、実施例２におけるステップＳ１３´の条件を以下に示す。
（Ｆ）第１のパターン形成工程Ｓ１３´）
　　成膜装置内圧力　　　：８００ｍＴｏｒｒ
　　高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：２００／０Ｗ
　　上部電極の電位　　　：０Ｖ
　　ウエハ温度　　　　　：中心側／外周側＝３０／３０℃
　　処理ガスの流量　　　：ＣＦ４／Ｏ２／Ａｒ＝１５０／２０／１０００ｓｃｃｍ
　　処理時間　　　　　　：５５秒
（比較例１）
　比較例１として、図８におけるステップＳ１４を省略し、ステップＳ１１、ステップＳ１２、ステップＳ１３´、ステップＳ１５からステップＳ１８の各工程を行った。比較例１におけるステップＳ１６からステップＳ１８の各工程の条件は、実施例１と同様である。また、比較例１におけるステップＳ１３´の条件は、実施例２と同様である。
　表１は、実施例１、実施例２及び比較例１において、エッチバック工程Ｓ１６まで行われた後の、側壁部１１６ａで側面が被覆された第２のライン部１１４ａのライン幅Ｌ２を示す。
Figure JPOXMLDOC01-appb-T000001
  
　表１に示すように、比較例１ではＬ２＝２５．６ｎｍであるが、実施例２ではＬ２＝２８．３ｎｍとなり、実施例２では比較例１に比べ、第２のライン部１１４ａのライン幅Ｌ２が大きくなった。従って、照射工程Ｓ１４において電子を照射することによって、酸化シリコン膜成膜工程Ｓ１５及びエッチバック工程Ｓ１６において第２のライン部１１４ａが変形することを防止できる。
　また、表１に示すように、比較例１ではＬ２＝２５．６ｎｍであり、実施例２ではＬ２＝２８．３ｎｍであるが、実施例１ではＬ２＝３３．３ｎｍとなり、実施例１では、比較例１に比べ、実施例２よりも更に第２のライン部１１４ａのライン幅Ｌ２が大きくなった。従って、照射工程Ｓ１４において電子を照射するとともに、第１のパターン形成工程Ｓ１３においても電子を照射することによって、酸化シリコン膜成膜工程Ｓ１５及びエッチバック工程Ｓ１６において第２のライン部１１４ａが変形することを更に防止できる。
　次に、表２を参照し、第１のパターン形成工程Ｓ１３で、サセプタ１２に支持されているウエハＷの面内における温度分布を調整することによって、ウエハＷの面内における第２のライン部１１４ａのライン幅Ｌ２の分布を均一にすることができる効果について説明する。
　以下では、上記した（Ａ）の条件において、ウエハＷの中心側の温度ＴＩを一定（３０℃）にしたまま、外周側の温度ＴＯを変えることによって、ウエハＷの温度分布を調整し、ウエハＷの面内における線幅ＣＤのばらつきを求めた。その他の条件は、上記した（Ａ）の条件と同様である。
　表２は、ウエハＷの外周側の温度ＴＯが２０℃、３０℃、４０℃のときの、ウエハＷの最外周におけるＣＤシフト量を、外周側の温度ＴＯが３０℃のときを基準として示す。
　なお、ウエハＷのサイズは３００ｍｍφとした。また、ＣＤシフト量とは、トリミング（第１のパターン形成工程Ｓ１３）前の第１のライン部１１５ａのライン幅Ｌ１と、トリミング（第１のパターン形成工程Ｓ１３）後の第２のライン部１１４ａのライン幅Ｌ２との差を意味する。
Figure JPOXMLDOC01-appb-T000002
 　表２に示すように、外周側の温度ＴＯが中心側の温度ＴＩよりも１０℃低い２０℃であるときは、ウエハＷの最外周におけるＣＤシフト量は、外周側の温度ＴＯが３０℃であるときに比べ、３ｎｍ小さい。また、外周側の温度ＴＯが中心側の温度ＴＩよりも１０℃高い４０℃であるときは、ウエハＷの最外周におけるＣＤシフト量は、外周側の温度ＴＯが３０℃であるときに比べ、２ｎｍ大きい。従って、中心側の温度ＴＩと外周側の温度ＴＯを独立に調整することによって、トリミング処理（第１のパターン形成工程Ｓ１３）後の第２のライン幅１１４ａのライン幅Ｌ２を、ウエハＷの中心側と外周側とにおいて、独立に制御することができる。
　従って、第１のパターン形成工程Ｓ１３で、サセプタ１２に支持されているウエハＷの面内における温度分布を調整することによって、ウエハＷの面内における第２のライン部１１４ａのライン幅Ｌ２の分布を均一にすることができる。
　次に、図９及び表３を参照し、被エッチング膜エッチング工程Ｓ２０で、ウエハＷの面内における温度分布を調整することによって、ウエハＷの面内における被エッチング膜１１２よりなる第５のライン部１１２ａのライン幅Ｌ３の分布を、密部Ａ１及び疎部Ａ２のいずれにおいても均一にすることができる効果について説明する。図９は、密部Ａ１及び疎部Ａ２が設けられたウエハＷの状態を模式的に示す断面図である。
　第２のパターン形成工程Ｓ１８まで行って、比較的小さい間隔Ｄ２１（Ｓ３＋Ｌ３）で第３のライン部１１６ａが配列している領域（以下「密部」という。）を設けるまでの間に、比較的大きい（間隔Ｄ２１より大きい）間隔Ｄ２２で第３のライン部１１６ｂが配列している領域（以下「疎部」という。）Ａ２を設ける。第３のライン部１１６ｂを形成するには、酸化シリコン膜１１６を成膜した後、領域Ａ１を設ける部分を別途レジスト膜等で保護し、領域Ａ２を設ける部分に別のレジスト膜よりなる第３のライン部１１６ｂを含むパターンを形成する。そして、形成された第３のライン部１１６ａ、１１６ｂを含むマスクパターンを用いてマスク膜エッチング工程Ｓ１９及び被エッチング膜エッチング工程Ｓ２０を行うことによって、第５のライン部１１２ａ、１１２ｂを形成する。図９の左側には、比較的小さい間隔Ｄ２１（Ｓ３＋Ｌ３）で第５のライン部１１２ａが配列している領域Ａ１が設けられており、図９の右側には、比較的大きい（間隔Ｄ２１より大きい）間隔Ｄ２２で第５のライン部１１２ｂが配列している領域Ａ２が設けられている。
　以下では、実施例１に示した（Ａ）から（Ｅ）に示す条件で図３におけるステップＳ１１からステップＳ１８までの工程を行って密部Ａ１を設けるとともに、別途疎部Ａ２を設けた。その後、（Ｄ）に示すステップＳ１７と同様の条件でステップＳ１９を行い、更に下記（Ｇ）に示す条件でステップＳ２０を行った。このとき、ステップＳ２０において、ウエハＷの中心側の温度ＴＩを一定（５０℃）にしたまま、外周側の温度ＴＯを変えることによって、ウエハＷの面内における温度分布を調整した。そして、密部Ａ１及び疎部Ａ２のそれぞれにおける第５のライン部１１２ａ及び１１２ｂのライン幅を求めた。その他の条件は、下記（Ｇ）の条件と同様である。また、被エッチング膜１１２としてポリシリコン膜を用いた。
（Ｇ）被エッチング膜エッチング工程Ｓ２０
　　成膜装置内圧力　　　：２５ｍＴｏｒｒ
　　高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：１５００／１５００Ｗ
　　上部電極の電位　　　：３００Ｖ
　　ウエハ温度　　　　　：中心側＝５０℃
　　処理ガスの流量　　　：Ｃ４Ｆ８／Ａｒ／Ｏ２＝５０／７００／３７ｓｃｃｍ
　　処理時間　　　　　　：４０秒
　表３は、ウエハＷの外周側の温度ＴＯが４０℃、５０℃、６０℃のときの、ウエハＷの中心側及び外周側における、それぞれ密部Ａ１、疎部Ａ２の第５のライン部１１２ａ、１１２ｂのライン幅を示す。表３において、ウエハＷの中心側及び外周側における密部Ａ１の第５のライン部１１２ａのライン幅を、それぞれＬＩ３１及びＬＯ３１とする。また、ウエハＷの中心側及び外周側における疎部Ａ２の第５のライン部１１２ｂのライン幅を、それぞれＬＩ３２及びＬＯ３２とする。
Figure JPOXMLDOC01-appb-T000003
 　表３に示すように、外周側の温度ＴＯを４０℃から６０℃の間で調整するとき、ウエハＷの中心側及び外周側における密部Ａ１の第５のライン部１１２ａのライン幅の差ＬＩ３１－ＬＯ３１を、－１．０ｎｍから０．６ｎｍまで自在に変化させることができる。従って、ＬＩ３１－ＬＯ３１を０にすることも可能であるため、ウエハＷの中心側及び外周側における密部Ａ１の第５のライン部１１２ａのライン幅の分布を均一にすることができる。
　また、外周側の温度ＴＯを４０℃から６０℃の間で調整するとき、ウエハＷの中心側及び外周側における疎部Ａ２の第５のライン部１１２ｂのライン幅の差ＬＩ３２－ＬＯ３２を、－１１ｎｍから７ｎｍまで自在に変化させることができる。従って、ＬＩ３２－ＬＯ３２を０にすることも可能であるため、ウエハＷの中心側及び外周側における疎部Ａ２の第５のライン部１１２ｂのライン幅の分布も均一にすることができる。
　表３に示すように、ウエハＷの外周側の温度ＴＯを変化させたとき、疎部Ａ２のライン幅のウエハＷの中心側と外周側とにおける差は、密部Ａ１のライン幅のウエハＷの中心側と外周側とにおける差よりも大きく変化する。これは、疎部Ａ２における第５のライン部１１２ｂは、密部Ａ１における第５のライン部１１２ａよりもプラズマと接触して反応しやすいためと考えられる。第５のライン部１１２ａ、１１２ｂがプラズマと反応するときの反応速度、及び反応して生成する反応生成物が第５のライン部１１２ａ、１１２ｂに再付着する付着係数は、温度に依存する。そのため、ウエハＷの温度を変化させたときに、疎部Ａ２における第５のライン部１１２ｂのライン幅は、密部Ａ１における第５のライン部１１２ａのライン幅よりも大きく変化する。
　従って、ウエハＷの温度分布を調整することによって、密部Ａ１よりも疎部Ａ２において、ライン幅を大きく変化させることができる。そして、表３に示すように、中心側の密部Ａ１におけるライン幅ＬＩ３１と外周側の密部Ａ１におけるライン幅ＬＯ３１とを略等しくするとともに、中心側の疎部Ａ２におけるライン幅ＬＩ３２と外周側の疎部Ａ２におけるライン幅ＬＯ３２とを略等しくすることができる。
　以上、本実施の形態によれば、微細なマスクパターンをＳＷＰの手法により形成するときに、側壁部１１６ａとなる酸化シリコン膜１１６を成膜する前に、側壁部１１６ａの芯材となる第２のライン部１１４ａに電子を照射することによって、第２のライン部１１４ａを改質する。これにより、酸化シリコン膜１１６を成膜する際、及びその酸化シリコン膜１１６をエッチバックする際に、レジスト膜１１５よりなる芯材である第２のライン部１１４ａの変形を防止できる。
　また、本実施の形態によれば、第１のパターン形成工程Ｓ１３及び被エッチング膜エッチング工程Ｓ２０のいずれかにおいて、ウエハＷの面内における温度分布を調整する。これにより、ウエハＷの中心側と外周側とにおける、それぞれ第２のライン部１１４ａ及び第５のライン部１１２ａの線幅の分布を均一にすることができる。
　なお、本実施の形態では、第１のパターン形成工程Ｓ１３において、反射防止膜１１４をエッチングするとともに、第１のライン部１１５ａをトリミングする例について説明した。しかし、第１のパターン形成工程Ｓ１３において、第１のライン部１１５ａをトリミングしない場合、すなわち、第２のライン部１１４ａのライン幅Ｌ２が第１のライン部１１５ａのライン幅Ｌ１と略等しい場合にも、本実施の形態は適用可能である。そして、トリミング処理する場合と同様の効果を奏する。
　また、本実施の形態では、第１のパターン形成工程Ｓ１３及び照射工程Ｓ１４で、又は照射工程Ｓ１４のみで、電子を照射する例について説明した。しかし、酸化シリコン膜成膜工程Ｓ１５を行う前に電子を照射すればよい。従って、フォトリソグラフィ工程Ｓ１２の後、第１のパターン形成工程Ｓ１３の前に電子を照射してもよい。
　（第２の実施の形態）
　次に、図１０を参照し、本発明の第２の実施の形態に係るマスクパターンの形成方法について説明する。
　本実施の形態は、第１のパターン形成工程Ｓ１３及び被エッチング膜エッチング工程Ｓ２０のいずれにおいてもウエハＷの面内における温度分布を調整しない点で、第１の実施の形態と相違する。
　図１０は、本実施の形態に係るマスクパターンの形成方法を実施するのに適したプラズマ処理装置１００ａを示す概略断面図である。ただし、図１０において、図１を用いて説明した部分と同一の部分には同一の符号を付し、説明を省略する。
　図１０に示すように、本実施の形態に係るプラズマ処理装置１００ａは、サセプタ１２に、温度分布調整部が設けられていない点で、第１の実施の形態において図１を参照して説明したプラズマ処理装置１００と相違する。温度分布調整部が設けられていない点以外は、図１を用いて説明したプラズマ処理装置１００と同様である。
　本実施の形態では、温度分布調整部が設けられておらず、サセプタ１２の内部には、例えば円周方向に延びる環状の冷媒流路４８が設けられているだけである。冷媒流路４８には、図示しないチラーユニットより配管５０、５２を介して所定温度の冷媒、例えば冷却水が循環供給される。冷媒の温度によって静電チャック４０上のウエハＷの温度を制御できる。
　また、第１の実施の形態と同様に、ウエハＷの温度の精度を一層高めるために、図示しない伝熱ガス供給部からの伝熱ガス、例えばＨｅガスが、ガス供給管５４及びサセプタ１２内部のガス通路５６を介して静電チャック４０とウエハＷの間に供給される。
　本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法も、図３及び図８を用いて説明した、第１の実施の形態に係る方法と同様にすることができる。ただし、本実施の形態では、温度分布調整部を有していないプラズマ処理装置１００ａを用いて行うため、第１のパターン形成工程Ｓ１３及び被エッチング膜エッチング工程Ｓ２０のいずれにおいても、ウエハＷの面内における温度分布を調整しない。
　本実施の形態でも、微細なマスクパターンをＳＷＰの手法により形成するときに、側壁部１１６ａとなる酸化シリコン膜１１６を成膜する前に、側壁部１１６ａの芯材となる第２のライン部１１４ａに電子を照射することによって、第２のライン部１１４ａを改質する。これにより、酸化シリコン膜１１６を成膜する際、及びその酸化シリコン膜１１６をエッチバックする際に、レジスト膜１１５よりなる芯材である第２のライン部１１４ａの変形を防止できる。
　本実施の形態も、第１のパターン形成工程Ｓ１３において、第１のライン部１１５ａをトリミングしない場合に適用可能であり、トリミングする場合と同様の効果を奏する。また、本実施の形態でも、フォトリソグラフィ工程Ｓ１２の後、第１のパターン形成工程Ｓ１３の前に電子を照射してもよい。
　以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　本国際出願は２０１０年４月２日に出願された日本国特許出願２０１０－０８５９５６号に基づく優先権を主張するものであり、その全内容をここに援用する。
 

Claims (7)

  1. 　反射防止膜上に形成されたフォトレジスト膜よりなる第１のライン部をマスクとして前記反射防止膜をエッチングすることによって、前記フォトレジスト膜と前記反射防止膜とよりなる第２のライン部を含むパターンを形成する第１のパターン形成工程と、
    　前記フォトレジスト膜に電子を照射する照射工程と、
    　前記第２のライン部を等方的に被覆するように酸化シリコン膜を成膜する酸化シリコン膜成膜工程と、
    　前記酸化シリコン膜を、前記第２のライン部の上部から除去するとともに、前記第２のライン部の側壁部として残存するように、前記酸化シリコン膜をエッチバックするエッチバック工程と、
    　前記第２のライン部をアッシングすることによって、前記酸化シリコン膜よりなり、前記側壁部として残存する第３のライン部を含むマスクパターンを形成する第２のパターン形成工程と
    　を有する、マスクパターンの形成方法。
  2. 　前記照射工程において、前記第２のライン部に含まれている前記フォトレジスト膜に電子が照射される、請求項１に記載のマスクパターンの形成方法。
  3. 　前記第１のパターン形成工程は、前記第１のライン部に電子を照射しながら、前記反射防止膜をエッチングするものである、請求項１に記載のマスクパターンの形成方法。
  4. 　前記第１のパターン形成工程が、前記第１のライン部をトリミングする工程を更に含み、前記第１のライン部の線幅よりも小さな線幅を有し、前記フォトレジスト膜と前記反射防止膜とよりなる前記第２のライン部を含むパターンが形成される、請求項１に記載のマスクパターンの形成方法。
  5. 　前記第１のパターン形成工程において、前記基板の面内における温度分布を調整することによって、前記基板の面内における前記第２のライン部の線幅の分布が制御される、請求項１に記載のマスクパターンの形成方法。
  6. 　基板上に、被エッチング膜、マスク膜、前記反射防止膜、及び前記フォトレジスト膜を積層する積層工程と、
    　フォトリソグラフィ技術を用いて、前記フォトレジスト膜から前記第１のライン部を形成するフォトリソグラフィ工程と、
    　請求項１に記載のマスクパターンの形成方法により、前記マスクパターンを形成するマスクパターン形成工程と、
    　形成された前記マスクパターンを用いて前記マスク膜をエッチングすることによって、前記マスク膜よりなる第４のライン部を形成するマスク膜エッチング工程と、
    　形成された前記第４のライン部をマスクとして前記被エッチング膜をエッチングすることによって、前記被エッチング膜よりなる第５のライン部を形成する被エッチング膜エッチング工程と
    を有する、半導体装置の製造方法。
  7. 　前記被エッチング膜エッチング工程は、前記基板の面内における温度分布を調整することによって、前記基板の面内における前記第５のライン部の線幅の分布を制御するものである、請求項６に記載の半導体装置の製造方法。
     
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