WO2004001839A1 - 半導体装置及びその製造方法 - Google Patents

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film
forming
electrode
semiconductor device
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Shuichi Chiba
Masahiko Ishiguri
Koichi Murata
Eiji Watanabe
Michiaki Tamagawa
Akira Satoh
Yasushi Toida
Kazuhiro Misawa
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Fujitsu Limited
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Definitions

  • the present invention generally relates to semiconductor devices, and more particularly to a pad electrode structure of a semiconductor device.
  • a pad electrode formed inside a semiconductor element on a semiconductor substrate is connected externally on the pad electrode in order to electrically and mechanically connect to a semiconductor element mounting substrate (such as an interposer). It is necessary to form bumps as projecting electrodes.
  • a semiconductor element mounting substrate such as an interposer
  • the probe needle In the operation test, it is necessary to press the probe needle onto the pad electrode made of A 1 or Cu, so that the surface of the pad electrode is damaged by the probe needle with a sharp tip (hereinafter referred to as the probe). This is called a mark.)
  • FIG. 1 is a view showing a semiconductor device when bumps are formed on pad electrodes on which probe marks are formed.
  • a pad electrode 20 is formed on a semiconductor substrate 10, and a passivation film 30 is formed so as to expose the pad electrode 20. Also, probe marks 40 are formed on the pad electrode 20 as a result of an operation test.
  • a Ti layer 60 and a Cu layer 61 are formed as an adhesion layer and a conductive layer, respectively, to a thickness of 30 nm and 25 nm by sputtering, respectively.
  • the Ni layer 80 and the A ⁇ l layer 90 are respectively 400 nm thick. It is formed to a thickness of 200 nm.
  • the Au layer 90 acts as an antioxidant film for the Ni layer 80.
  • bump electrodes 100 are formed on the Au layer 90 by using a Sn-Ag-based solder-free or Sn-Pb-based lead solder.
  • the probe mark 40 is formed on the pad electrode 20, but the probe mark 40 is uneven. Even if sputtering is performed, the adhesion layer 60 or the Cu layer 61 may not be formed uniformly. Since the Ti layer 60 or the Cu layer 61 is very thin and has only a thickness of about 200 to 300 nm, a uniform film is formed in the case where unevenness is present in the base. Can't form.
  • the Ni layer 80 and the Au layer 90 are formed by electrolytic plating using the Cu layer 61 as an electrode, these layers also do not grow on the probe mark 40, and therefore the bump 1 When 0 0 is formed on the Au layer 90, a cavity 1 1 0 may be formed between the pad electrode 2 0 and the bump 1 0 0 corresponding to the probe mark 40.
  • the probe needle cannot be brought into direct contact with the electrode pad surface, and another electrode pad for probe detection is provided on the semiconductor device for testing, and an electrical operation test is performed. Had gone.
  • another pad electrode is provided for probe detection, which increases the area of the semiconductor device. Disclosure of the invention
  • a specific problem to be solved by the present invention is to provide a new and useful method for manufacturing a semiconductor device that solves the above problems.
  • a more specific object of the present invention is to provide a semiconductor device capable of directly forming a bump electrode on a pad electrode against which a probe needle is abutted.
  • Another subject of the present invention is a semiconductor device comprising a substrate, a pad electrode formed on the substrate, and a bump electrode formed on the pad electrode.
  • the pad electrode has uneven scratches
  • An object of the present invention is to provide a semiconductor device characterized in that a pattern covering the uneven scratch is provided between the pad electrode and the bump electrode.
  • Another subject of the present invention is
  • Another subject of the present invention is
  • Another subject of the present invention is
  • Forming a pad electrode on the substrate A step of bringing a probe needle into contact with the pad electrode and performing a test; and a step of forming an electrode film on the front surface of the pad electrode so as to cover unevenness caused by the contact of the probe needle;
  • Electrolytic bonding Forming the electrode film as an electrode and forming a conductive base film on the pad electrode by electrolytic bonding;
  • An object of the present invention is to provide a method of manufacturing a semiconductor device, wherein the electrode film has a thickness exceeding a step due to the unevenness.
  • a protective film is formed on a pad electrode having a concavo-convex scratch (hereinafter referred to as a probe mark) by a probe needle used at the time of probe inspection, or is made flat.
  • a conductive layer can be formed on the electrode pad including the portion of the probe scratch, and the conductive layer is electrolyzed to the electrode, thereby forming the conductive pattern.
  • the bump electrode can be formed.
  • it is not necessary to provide a separate pad electrode for testing the substrate surface can be used effectively, and the semiconductor device can be miniaturized.
  • Figure 1 shows a semiconductor device with bumps formed on pad electrodes with probe marks formed
  • FIG. 2 is a diagram showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention
  • FIG. 3 is another view showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention
  • FIG. 4 is another view showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention
  • FIG. 5 is another view showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention
  • FIG. 6 is another view showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention
  • FIG. 7 is another view showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention.
  • FIG. 8 is another view showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention.
  • FIG. 9 is another view showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention.
  • FIG. 10 is another view showing a process of forming a bump on the pad electrode according to the first embodiment of the present invention.
  • FIG. 11 is a view showing a process of forming a bump on the pad electrode according to the second embodiment of the present invention.
  • FIG. 12 is another diagram showing a process of forming a bump on the pad electrode according to the second embodiment of the present invention.
  • FIG. 13 is another diagram showing a process of forming a bump on the pad electrode according to the second embodiment of the present invention.
  • FIG. 14 is another view showing a process of forming a bump on the pad electrode according to the second embodiment of the present invention.
  • FIG. 15 is another view showing a process of forming a bump on the pad electrode according to the third embodiment of the present invention.
  • FIG. 16 is another view showing a process of forming a bump on the pad electrode according to the third embodiment of the present invention. Best Mode for Carrying Out the Invention
  • FIG 2 to 10 are views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
  • a semiconductor formed with a transistor and a multilayer wiring (not shown) An aluminum film is formed on the peripheral edge of the surface of the body substrate 210 by electron beam evaporation or sputtering, and the pad electrode 220 is formed by patterning the aluminum film. Next, a silicon nitride film 230 as a protective film is formed on the pad electrode 220 so as to cover the pad electrode 220, and an opening is formed in the protective film 230 so that the pad electrode 220 is exposed. To form.
  • probe inspection is performed in the process shown in Fig. 3 to confirm the electrical signal.
  • probe marks 240 (hereinafter referred to as probe marks), which are uneven scratches caused by pressing the probe needle, remain on the pad electrode 220.
  • a silicon nitride film or the like is formed on the structure of FIG. 3 so as to cover the probe mark 240, and further patterned to cover the probe mark 240. Are formed corresponding to the probe marks 240.
  • a single layer 260 and a Cu layer 261 are formed on the structure of FIG. 4 by sputtering so as to cover the pad electrode 220 and the silicon nitride film pattern 250, respectively. Sequentially formed to a thickness of 300 nm and 200 nm.
  • a resist film 270 is formed on the structure of FIG. 5, and this is patterned so as to cover a region other than the pad electrode 220.
  • an Ni layer 280 is formed to a thickness of 4000 nm on the structure of FIG. 6 using an electrolytic plating method, and an Au layer is formed on the Ni layer 280 as an antioxidant film.
  • 290 is formed to a thickness of 200 nm.
  • Resist film removal process Next, ashing is performed in the process of FIG. 8 to remove the resist film 270 of FIG.
  • the Ti layer 260 and the Cu layer 261 formed in a region other than the pad electrode 220 Are removed by etching or ion milling.
  • a lead-free solder made of Sn—Ag alloy or Sn—Pb alloy is formed on the Au layer 290 by any one of printing method, transfer method, and electrolytic plating method.
  • a lead solder made of an alloy is formed. Thereafter, the solder is heat-treated to form bump electrodes 300.
  • a Ti film 260 is formed on the pad electrode 220 by forming a protective film, for example, a silicon nitride film pattern 250, which is an inorganic film, so as to cover the probe mark 240 on the surface of the pad electrode 220.
  • the Cu layer 261 can be continuously formed so as to cover the silicon nitride film pattern 250, so that the Ni pattern 280 or the Au pattern 290 is formed on the pad electrode 220 by electrolytic plating. It can be formed continuously, that is, so as to uniformly cover the region corresponding to the pad electrode 220.
  • a conventional cavity is formed below the bump electrode 300. Absent. Forming the silicon nitride film 250 between the adhesion layers 260 and 261 and the pad electrode 220 is very effective when there is a scratch on the pad electrode 220, for example, when there is a probe mark.
  • the protective film pattern 250 is an insulating film such as a silicon nitride film.
  • the present invention is not limited to this, and other insulating films such as a silicon oxide film, or polyimide is used. It is also possible to use an organic film such as a resin or a conductive film such as a metal or an alloy as the protective film pattern 250.
  • the same effect can be obtained by forming any one of paste-like Ag, Pt, Pd, and Cu, which is a conductive film, instead of the protective film pattern 2′50.
  • FIG. 11 to 14 are views showing a manufacturing process of the semiconductor device according to the second embodiment of the present invention.
  • the same reference numerals are assigned to the portions corresponding to the portions described above, and the description is omitted.
  • the surface of the pad electrode 220 is dry-etched so as to include the probe mark 240, and the probe mark 240 is flattened.
  • the Ti layer 260 and the Cu layer 61 are coated with 300 nm and 200 nm so as to cover the substrate protective film 230 and the pad electrode 220, respectively. Sequentially formed to a thickness of nm.
  • the Ni layer 280 has a thickness of 4000 nm on the Cu layer 261 on the pad electrode 220.
  • the Au layer 290 is formed to a thickness of 200 nm, and further Sn—Ag-based lead-free alloy solder or Sn—Pb-based lead alloy solder is formed and heat-treated to form the bump electrode 300.
  • the Ti layer 260 and the Cu layer 261 are continuously formed uniformly on the pad electrode 220 by reducing the uneven step of the probe mark 240 by flatness.
  • the bump electrode 300 can be formed without generating a cavity.
  • the probe marks 240 are flattened by dry etching, but similar effects can be obtained by using wet etching instead. Further, instead of dry etching, it is also possible to flatten the probe mark 240 by melting the pad electrode 220 at a temperature of 600 to 800 ° C. Furthermore, instead of dry etching, mechanical pressure is applied to the probe mark 240 to physically push it. The same effect can be obtained by flattening the lobe mark 240. [Third embodiment]
  • FIGS. 15 to 16 are views showing manufacturing steps of the semiconductor device according to the third embodiment of the present invention. However, in the figure, the same reference numerals are assigned to the portions corresponding to the portions described above, and the description is omitted.
  • the Ti layer 262 and the Cu layer 262 and Cu are coated by a sputtering method so as to cover the pad electrode 220 and the passivation film 230 in which the probe mark 240 is formed.
  • the layer 263 is sequentially formed to a thickness of 50,0 nm, for example, thicker than the previous embodiment.
  • the Ni layer 280 is formed on the Cu layer 263 on the pad electrode 220 to a thickness of 4000 nm as shown in FIG.
  • the Au layer is formed by electroplating to a thickness of 200 nm, and lead-free solder made of Sn—Ag alloy or lead solder made of Sn—Pb alloy is formed. Thereafter, the alloy solder is heat-treated to form a pump 300 electrode.
  • the Ti layer 26 2 and the Cu layer 263 are thick in this way, and preferably have a thickness equal to or greater than the step of the probe mark 240, for example, about 1 jum.
  • the ridge-shaped step of the probe mark 240 becomes relatively small or can be ignored, and the Ti layer 26 2 and the Cu layer 26 3 are continuously formed on the pad electrode 220. Can be formed.
  • the adhesion layer 260 is not limited to the Ti layer, and is composed of any one of Ti, Cr, TiW, Mo, Ta, W, Nb, and V.
  • the electrode layer 261 is not limited to Cu, and can be formed of any one of Ni, Cu, Pd, Pt, Au, and Ag.
  • the process of forming these is not limited to the sputtering method, but can be formed by vapor deposition or MOCVD.
  • the conductive layer 280 serving as an under bump metal is not limited to the Ni layer, and may be made of an alloy containing Ni and Cu.
  • the antioxidant film 290 is not limited to Au, but Au, It can be formed of any one of P t, P d, and In.
  • the bump electrode 300 is not limited to Sn—Ag alloy or Pb—Sn alloy, but Pd, Ni, Cu, 311? It can be 13 alloys, or Au, Ag.
  • the pad electrode formed on the substrate has uneven scratches, it is possible to continuously form a conductive film stably on the pad electrode.
  • a conductive layer can be formed on the entire surface of the pad electrode.
  • the bump electrode can be stably formed on such a conductive layer without forming a cavity.
  • a bump electrode can be formed also on a pad electrode with which a probe electrode is brought into contact, so that it is not necessary to separately form a pad electrode for a test, and the substrate surface is effectively made. It becomes possible to use the semiconductor device, and the semiconductor device can be miniaturized.

Abstract

半導体装置は、基板と、前記基板上に形成されたパッド電極と、前記パッド電極上に形成されたバンプ電極とを備え、前記パッド電極は凹凸状の傷を有し、前記パッド電極と前記バンプ電極との間には、前記凹凸状の傷を覆うパターンが設けられている。

Description

明細書
発明の名称
半導体装置及びその製造方法 技術分野
本発明は一般に半導体装置に係り、特に半導体装置のパッド電極構造に関する。 半導体装置では、 一般に半導体基板上の半導体素子内部に形成されたパッド電 極を、 半導体素子実装用の基板 （インターポーザ等） に電気的および機械的に接 続するために、 パッド電極上に外部接続用の突起電極としてバンプを形成する必 要がある。 背景技術
一般に半導体装置の製造の際には， 半導体装置の製造工程が終了した時点で各 半導体素子が電気的に正常な動作を示す事を確認する必要がある。 このために， 半導体基板の表面上に形成されたパッド電極上にプローブ針を当てて、 電気的な 動作試験が行われる。 ，
前記動作試験では、 A 1や C uよりなるパッド電極上にプローブ針を押圧する 必要があるため、 パッド電極表面には先端の尖ったプローブ針により凹凸状に変 形された傷 （以下、 プローブ痕と称する） が残る。
図 1は、 プローブ痕が形成されたパッド電極上にバンプを形成した場合の半導 体装置を示した図である。
図 1を参照するに、 半導体基板 1 0上にはパッド電極 2 0が形成されており、 さらに前記パッド電極 2 0を露出するように、 パッシベーシヨン膜 3 0が形成さ れている。 また前記パッド電極 2 0上には、 動作試験の結果、 プローブ痕 4 0が 形成されている。
このようなパッド電極 2 0上には、 T i層 6 0と C u層 6 1とがそれぞれ密着 層および導電層として、 スパッタリング法により、 それぞれ 3 0 0 n mおよび 2 5 0 n mの厚さに形成されており、 さらに前記導電層 6 1を電極として電解めつ きを行うことにより、 N i層8 0ぉょびA ^l層9 0が、 それぞれ 4 0 0 0 n mお ょぴ 2 0 0 n mの厚さに形成される。 前記 A u層 9 0は N i層 8 0の酸化防止膜 として作用する。
さらに前記 A u層 9 0上には S n—A g系などの無 はんだ、 あるいは S n— P b系などの鉛はんだにより、 バンプ電極 1 0 0が形成される。
ところで図 1の例では、 先にも説明したように動作試験の結果、 前記パッド電 極 2 0上にはプローブ痕 4 0が形成されるが、 プローブ痕 4 0は凹凸状になって いるため、 スパッタリングを行っても、 前記密着層 6 0あるいは C u層 6 1が一 様に形成されない場合がある。前記 T i層 6 0あるいは C u層 6 1は非常に薄く、 2 0 0〜3 0 0 n m程度の厚さしかないため、 このように下地に凹凸が存在する 場合には、 一様な膜形成を行うことができない。
そのため、 C u層 6 1を電極とした電解めつきにより N i層 8 0と A u層 9 0 とを形成した場合、 これらの層もプローブ痕 4 0上には成長せず、 従ってバンプ 1 0 0を前記 A u層 9 0上に形成した場合、 前記プローブ痕 4 0に対応してパッ ド電極 2 0とバンプ 1 0 0との間に空洞 1 1 0が形成されることがある。
バンプ電極 1 0 0の下にこのような空洞 1 1 0がある場合には、 バンプ電極を 使った接合の電気的あるいは機械的な特性が劣化し、 半導体装置の信頼性が低下 する。 また、 このような T i層及び C u層が形成されていない領域を介して、 バ ンプ電極 1 0 0の材料である S n， A g , P b , N iなどの金属元素がパッド電 極 2 0中に拡散し、 あるいはパッド電極 2 0を構成する A 1がバンプ電極 1 0 0 ' に拡散してコンタクト抵抗が上昇する問題が発生する。
そのため、 従来技術においては、 電極パッド表面上に直接にプローブ針を当接 させることができず、 半導体装置上にプローブ検查用としての別の電極パッドを テスト用に設け、 電気的な動作試験を行っていた。 このような方法では、 バンプ 電極が形成されるパッド電極の他に、 プローブ検查用として別のパッド電極を設 けるため、 半導体装置の面積が増大してしまう。 発明の開示
そこで、 本発明では上記課題を解決した、 新規で有用な半導体装置の製造方法 を提供することを、 具体的な課題とする。 本発明のより具体的な課題は、 プローブ針を当接されたパッド電極上に、 直接 にバンプ電極を形成できる半導体装置を提供することにある。
本発明の他の課題は、 基板と、 前記基板上に形成されたパッド電極と、 前記パ ッド電極上に形成されたバンプ電極とを備えた半導体装置において、
前記パッド電極は凹凸状の傷を有し、
前記パッド電極と前記バンプ電極との間には、 前記凹凸状の傷を覆うパターン が設けられていることを特徴とする半導体装置を提供することにある。
本発明の他の課題は、
基板上にパッド電極を形成する工程と、
前記パッド電極にプローブ針を当接し、 試験を行う工程と、
前記パッド電極表面の一部に、 前記プローブ針の当接により生じた凹凸を覆う ようにパターンを形成する工程と、
前記パッド電極表面に、 前記パターンを覆うように導電膜を形成する工程と、 前記導電膜を電極に、 前記パッド電極上に導電性下地膜を電解めつきにより形 成する工程と、
前記導電性下地膜上にバンプ電極を形成する工程とよりなることを特徴とする 半導体装置の製造方法を提供することにある。
本発明の他の課題は、
基板上にパッド電極を形成する工程と、
前記パッド電極にプローブ針を当接し、 試験を行う工程と、
前記プローブ針の当接により生じた凹凸部を平坦化する工程と、
前記パッド電極表面に、 前記平坦化された凹凸部を覆うように導電膜を形成す る工程と、
前記導電膜を電極に、 前記パッド電極上に導電性下地膜を電解めつきにより形 成する工程と、
前記導電性下地膜上にバンプ電極を形成する工程とよりなることを特徴とする 半導体装置の製造方法を提供することにある。
本発明の他の課題は、
基板上にパッド電極を形成する工程と、 前記パッド電極にプローブ針を当接し、 試験を行う工程と、 前記パッド電極の前面に、 前記プローブ針の当接により生じた凹凸を覆うよう に電極膜を形成する工程と、
前記電極膜を電極に、 前記パッド電極上に導電性下地膜を電解めつきにより形 成する工程と、
前記導電性下地膜上にバンプ電極を形成する工程とよりなり、
前記電極膜は前記凹凸による段差を超える厚さを有することを特徴とする半導 体装置の製造方法を提供することにある。
本発明によれば、 プローブ検査時に使用するプローブ針による凹凸状の傷 （以 下、 プローブ痕） のあるパッド電極上に、 保護膜を形成することにより、 あるい はこれを平坦ィヒすることにより、 前記電極パッド上に前記プローブ傷の部分も含 めて導電層が形成でき、 かかる導電層を電極に電解めつきを行なレ、、 導電パター ンを形成することにより、 前記パッド電極へのバンプ電極の形成が可能となる。 その際、 本発明では別途テスト用のパッド電極を設ける必要がなくなり、 基板表 面を有効に利用することができ、また半導体装置を微細化することが可能になる。 本発明のその他の特徴及ぴ利点は、 以下に図面を参照しながら行う発明の好ま しい実施例についての詳細な説明より明らかとなろう。 図面の簡単な説明
図 1は、 プローブ痕が形成されたパッド電極上にバンプを形成した場合の半導 体装置を示した図；
図 2は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程を 示した図；
図 3は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程を 示した別の図；
図 4は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程を 示した別の図；
図 5は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程を 示した別の図； 図 6は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程を 示した別の図；
図 7は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程を 示した別の図；
図 8は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程を 示した別の図；
図 9は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程を 示した別の図；
図 1 0は、 本発明の第 1の実施形態によるパッド電極上へのバンプ形成の過程 を示した別の図；
図 1 1は、 本発明の第 2の実施形態によるパッド電極上へのバンプ形成の過程 を示した図；
図 1 2は、 本発明の第 2の実施形態によるパッド電極上へのバンプ形成の過程 を示した別の図；
図 1 3は、 本発明の第 2の実施形態によるパッド電極上へのバンプ形成の過程 を示した別の図；
図 1 4は、 本発明の第 2の実施形態によるパッド電極上へのバンプ形成の過程 を示した別の図；
図 1 5は、 本発明の第 3の実施形態によるパッド電極上へのバンプ形成の過程 を示した別の図；
図 1 6は、 本発明の第 3の実施形態によるパッド電極上へのバンプ形成の過程 を示した別の図である。 発明を実施するための最良の態様
〔第 1実施例〕
図 2〜1 0は、 本発明の第 1の実施形態による半導体装置の製造工程を示す図 である。
A . パッド電極と基板保護膜の形成の工程
図 2を参照するに、 トランジスタ及び多層配線 （図示せず） が形成された半導 体基板 210の表面の周縁部に、 電子ビーム蒸着法またはスパッタリング法によ つてアルミニウム膜を形成し、 これをパターエングすることによりパッド電極 2 20を形成する。 次に、 前記パッド電極 220上に保護膜となる窒化珪素膜 23 0を、 パッド電極 220を被覆するように形成し、 さらに前記保護膜 230中に 開口部を、 前記パッド電極 220が露出するように形成する。
B. 半導体装置のプローブ検査の工程
図 2に示す構造に形成した後、 図 3の工程において、 電気的な信号の確認のた めにプローブ検查を行う。
その結果、図 3に示すように、前記プローブ検查後にはパッド電極 220上に、 プローブ針を押し当てたことによる凹凸状の傷であるプローブ痕 240 (以下、 プローブ痕） が残る。
C. パッド電極表面のプローブ傷上への窒化珪素膜形成の工程
さらに図 4の工程において、 図 3の構造上に窒化珪素膜などの膜を、 プローブ 痕 240を覆うように形成し、 さらにこれをパターユングして前記プローブ痕 2 40を覆う窒化珪素膜パターン 250を、 前記プローブ痕 240に対応して形成 する。
D. T i層と Cu層の形成の工程
次に、 図 5の工程において、 図 4の構造上に、 前記パッド電極 220およぴ窒 化珪素膜パターン 250を覆うように、 スパッタリング法により、 丁 1層260 と Cu層 261とを、 それぞれ 300 nmおよび 200 nmの厚さに順次形成す る。
E. レジスト膜のパターニングの工程
次に、 図 6の工程において、 図 5の構造上にレジスト膜 270を形成し、 これ をパッド電極 220以外の領域を覆うようにパターユングする。
F. N i層と Au層形成の工程
次に、 図 7の工程において図 6の構造上に、 電解メツキ法を用いて N i層 28 0を 4000 nmの厚さに形成し、 さらに N i層 280上に酸化防止膜として A u層 290を 200 nmの厚さに形成する。
G. レジスト膜の除去の工程 次に、 図 8の工程においてアツシングを行い、 図 7のレジス ト膜 270を除去 する。
H. T i層と Cu層のエッチングの工程
次に、 図 9の工程において、 パッド電極 220上に形成された、 N i層280 と Au層 290をマスクにして、 パッド電極 220以外の領域に形成された T i 層 260と Cu層 261とをエッチングあるいはイオンミリングにより除去する。
I. バンプの形成の工程
さらに図 10の工程において A u層 290上に、 印刷法、 転写法、 電解メツキ 法のうちいずれか一つの方法により、 Sn— A g系合金よりなる無鉛はんだ、 あ るいは、 Sn— Pb系合金よりなる鉛はんだを形成する。 その後、 前記はんだに 熱処理を行い、 バンプ電極 300を形成する。
しかし、 本実施例では、 パッド電極 220表面のプローブ痕 240を覆うよう に、 保護膜、 例えば、 無機膜である窒化珪素膜パターン 250を形成することに より、 パッド電極 220上に T i層 260と Cu層 261とを、 前記窒化珪素膜 パターン 250を覆うように連続して形成することができるため、 前記パッド電 極 220上に N iパターン 280あるいは A uパターン 290を電解めつきによ り連続して、 すなわち前記パッド電極 220に対応する領域を一様に覆うように 形成することができ、 その結果バンプ電極 300を形成してもその下に従来のよ うな空洞が形成されることはない。前記密着層 260 , 261とパッド電極 220 との間に窒化珪素膜 250 形成することは、 パッド電極 220上に傷がある場 合、 例えば、 プローブ痕がある場合に非常に有効である。
なお、 本実施例では前記保護膜パターン 250は窒化珪素膜などの絶縁膜とし たが、 本発明はこれに限定されるものではなく、 酸化珪素膜などの他の絶縁膜、 あるい,はポリイミド樹脂などの有機膜、 あるいは金属や合金などの導電膜を保護 膜パターン 250として使うことも可能である。 例えば、 前記保護膜パターン 2 ' 50の代わりに、導電性の膜であるペースト状の Ag， P t , P d, Cuのうちのい ずれかを形成しても同様な効果が得られる。
〔第 2実施例〕 図 11〜14は、 本発明の第 2の実施形態による半導体装置の製造工程を示す 図である。 ただし図中、 先に説明した部分に対応する部分には同一の参照符号を 付し、 説明を省略する。
A. 半導体装置のプローブ検査工程
図 11に示すように、 半導体基板 210上には、 パッド電極 220と基板保護 膜 230とを形成した後に行うプローブ検査の結果、 パッド電極 220表面の凹 凸状の傷がプローブ痕 240として残る。
B. ドライエッチングによるプロ一ブ痕の平坦化工程
次に、 図 12に示すように、 前記パッド電極 220の表面にプローブ痕 240 を含むようにドライエッチング行い、 プローブ痕 240を平坦化する。
C. T i層と Cu層の形成工程
次に図 13の工程において、 図 12の構造上にスパッタリング法を用いて、 T i層 260と Cu層 61とを、 前記基板保護膜 230およびパッド電極 220を 覆うように、 それぞれ 300 nmおよび 200 n mの厚さに順次形成する。
D. バンプの形成工程
その後、 実施例 1の図 6〜 9に示した工程を経て、 図 14に示すように、 パッ ド電極 220上の Cu層 261の上に、 N i層 280が 4000 nmの厚さに、 また Au層 290が 200 nmの厚さに形成され、 さらに S n— Ag系無鉛合金 はんだ、あるいは S n— P b系の鉛合金はんだを形成し、熱処理することにより、 バンプ電極 300を形成する。
このように、 本実施形態では、 プローブ痕 240の凹凸段差を平坦ィ匕により減 少させることにより、 T i層 260および Cu層 261をパッド電極 220上に 連続して、 一様に形成することが可能になり、 バンプ電極 300を、 空洞を生じ ることなく形成することが可能となる。
なお、 本実施例においてはプローブ痕 240の平坦化をドライエッチングによ り行ったが、その代わりにウエットエッチングを用いても同様な効果が得られる。 またドライエッチングの代わりに、 パッド電極 220を 600〜800°Cの温度 で溶解してプローブ痕 240を平坦化することも可能である。 さらにドライエツ チングの代わりに、 プローブ痕 240に対して機械的に圧力を加え、 物理的にプ ローブ痕 240を平坦化しても、 同様な効果が得られる。 〔第 3実施例〕
図 1 5〜1 6は、 本発明の第 3の実施形態による半導体装置の製造工程を示し た図である。 ただし図中、 先に説明した部分に対応する部分には同一の参照符号 を付し、 説明を省略する。
図 1 5を参照するに、 本実施例ではプローブ検査の後、 プローブ痕 240の形 成されたパッド電極 220およぴパッシベーシヨン膜 230を覆うように、 スパ ッタリング法により、 T i層 262と Cu層 26 3を先の実施例よりも厚い、 例 えば 50 ,0 n mの膜厚に順次形成する。
その後、 先に図 6〜9に示した工程を経て、 図 1 6に示すように、 パッド電極 220上の C u層 26 3の上に、 N i層 280を 4000 nmの厚さに、 また A u層を 200 nmの厚さに電解めつきにより形成し、 さらに S n— Ag系合金よ りなる無鉛はんだ、 あるいは S n— P b系合金よりなる鉛はんだを形成する。 そ の後、 前記合金はんだに熱処理を行い、 パンプ 300電極を形成する。
本実施形態では、 このように、 T i層 26 2と C u層 26 3とを厚く、 好まし くは前記プローブ痕 240の段差に等しい、 あるいはそれを超える例えば 1 ju m 程度の厚さに形成することにより、 プローブ痕 240の囬凸形状の段差が相対的 に小さくなり、 あるいは無視できるようになり、 前記 T i層 2 6 2と C u層 26 3とを前記パッド電極 220上に連続して形成することが可能となる。
なお、 以上の各実施例において、 密着層 260は T i層に限定されるものでは なく、 T i， C r， T i W, Mo, T a， W, Nb， Vのいずれかにより構成す ることができる。また前記電極層 26 1は Cuに限定されるものではなく、 N i， Cu, P d, P t , Au, A gのいずれかにより形成することができる。 さらに これらを形成するプロセスはスパッタリング法に限定されるものではなく、 蒸着 法あるいは MOCVD法により形成することもできる。
また前記バンプの下地層 （UBM層： under bump metal) となる導電層 2 80 は N i層に限定されるものではなく、 N i， C uを含む合金により構成されてい てもよい。さらに前記酸化防止膜 290は Auに限定されるものではなく、 Au， P t , P d , I nのいずれかにより形成することができる。
さらに前記バンプ電極 3 0 0は S n— A g合金あるいは P b— S n合金に限定 されるものではなく、 P d， N i , C u , 3 11ぉょぴ？13の合金、あるいは A u， A gであってもよレヽ。
以上、 本発明の好ましい実施例について詳述したが、 本発明は係る特定の実施 形態に限定されるものではなく、 特許請求の範囲に記載された本発明の要旨の範 囲内において、 種々の変形 ·変更が可能である。 産業上の利用可能性
本発明によれば、基板上に形成されたパッド電極が凹凸状の傷を有していても、 その上に安定に導電膜を連続的に形成することが可能になり、 このような導電膜 を電極に電角 めっきを行うことにより、 パッド電極の全面に導電層を形成するこ とが可能になる。 その結果、 このような導電層上にバンプ電極を安定に、 空洞の 形成を生じることなく形成することが可能になる。
本発明によれば、 プローブ電極を当接させたパッド電極上にもバンプ電極を形 成することが可能になるため、 別にテスト用のパッド電極を形成する必要がなく なり、 基板表面を有効に利用することが可能になり、 また半導体装置を微細化す ることが可能になる。

Claims

請求の範囲
1 . 基板と、 前記基板上に形成されたパッド電極と、 前記パッド電極上に形成 されたバンプ電極とを備えた半導体装置において、
前記パッド電極は凹凸状の傷を有し、
前記パッド電極と前記バンプ電極との間には、 前記凹凸状の傷を覆うパターン が設けられていることを特徴とする半導体装置。
2 . 前記パターンは、 無機虡ょりなることを特徴とする請求項 1記載の半導体
3 . 前記パターンは、 有機膜よりなることを特徴とする請求項 1記載の半導体 置。
4 . 前記パターンは、 導電性の膜よりなることを特徴とする請求項 1記載の半
5 . 前記パターンは、 無機膜または有機膜または導電性膜を組み合わせた積層 膜よりなることを特徴とする請求項 1記載の半導体装置。
6 . 基板上にパッド電極を形成する工程と、
前記パッド電極にプローブ針を当接し、 試験を行う工程と、
前記パッド電極表面の一部に、 前記プローブ針の当接により生じた回凸を覆う ようにパターンを形成する工程と、
前記パッド電極表面に、 前記パターンを覆うように導電膜を形成する工程と、 前記導電膜を電極に、 前記パッド電極上に導電性下地膜を電解めつきにより形 成する工程と、
前記導電性下埤膜上にバンプ電極を形成する工程とよりなることを特徴とする 半導体装置の製造方法。
7 . 前記パターンは、 無機膜である窒化珪素膜または酸化珪素膜より形成され ることを特徴とする請求項 6記載の半導体装置の製造方法。
8 . 前記パターンは、 有機膜であるポリイミ ド樹脂により形成されることを特 徴とする請求項 6記載の半導体装置の製造方法。
9 .前記パターンは、導電性の膜であるペースト状の A g , P t， P d , C uから 形成されることを特徴とする請求項 6記載の半導体装置の製造方法。
1 0 . 基板上にパッド電極を形成する工程と、
前記パッド電極にプローブ針を当接し、 試験を行う工程と、
前記プローブ針の当接により生じた凹凸部を平坦化する工程と、
前記パッド電極表面に、 前記平坦化された凹凸部を覆うように導電膜を形成す る工程と、
前記導電膜を電極に、 前記パッド電極上に導電性下地膜を電解めつきにより形 成する工程と、
前記導電性下地膜上にバンプ電極を形成する工程とよりなることを特徴とする 半導体装置の製造方法。
1 1 . 前記平坦化する工程は、 前記凹凸状の傷をドライエッチングにする工程 を含むことを特徴とする請求項 1 0記載の半導体装置の製造方法。
1 2 . 前記平坦化する工程は、 前記凹凸状の傷をウエットエッチングする工程 を含むことを特徴とする請求項 1 0記載の半導体装置の製造方法。
1 3 . 前記平坦化する工程は、 前記パッド電極を 6 0 0〜 8 0 0でで溶解する 工程を含むことを特徴とする請求項 1 0記載の半導体装置の製造方法。
1 4. 前記平坦化する工程は、 前記凹凸状の傷に対して機械的に圧力を加える 工程を特徴とする半導体装置の製造方法。
1 5 . 基板上にパッド電極を形成する工程と、
前記パッド電極にプローブ針を当接し、 試験を行う工程と、
前記パッド電極の前面に、 前記プローブ針の当接により生じた凹凸を覆うよう に電極膜を形成する工程と、
前記電極膜を電極に、 前記パッド電極上に導電性下地膜を電解めつきにより形 成する工程と、
前記導電性下地膜上にバンプ電極を形成する工程とよりなり、
前記電極膜は前記凹凸による段差を超える厚さを有することを特徴とする半導 体装置の製造方法。
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