KR20040111695A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20040111695A
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슈이치 지바
마사히코 이시구리
고이치 무라타
에이지 와타나베
미치아키 다마가와
아키라 사토
야스시 도이다
가즈히로 미사와
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후지쯔 가부시끼가이샤
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Abstract

본 발명의 반도체 장치는 기판과, 상기 기판 위에 형성된 패드 전극과, 상기 패드 전극 위에 형성된 범프 전극을 구비하고, 상기 패드 전극은 요철 형상의 흠을 갖고, 상기 패드 전극과 상기 범프 전극 사이에는 상기 요철 형상의 흠을 덮는 패턴이 설치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS PRODUCING METHOD}
일반적으로 반도체 장치의 제조시에는, 반도체 장치의 제조 공정이 종료한 시점에서 각 반도체 소자가 전기적으로 정상적인 동작을 나타내는 것을 확인할 필요가 있다. 이를 위하여, 반도체 기판의 표면 위에 형성된 패드 전극 위에 탐침(probe needle)을 대고 전기적인 동작 시험이 행하여진다.
상기 동작 시험에서는, Al 이나 Cu로 이루어지는 패드 전극 위에 탐침을 가압할 필요가 있기 때문에, 패드 전극 표면에는 선단(先端)이 뾰족한 탐침에 의해 요철 형상으로 변형된 흠(이하, ‘탐침 자국(痕)’이라 함)이 남는다.
도 1은 탐침 자국이 형성된 패드 전극 위에 범프를 형성한 경우의 반도체 장치를 나타내는 도면이다.
도 1을 참조하면, 반도체 기판(10) 위에는 패드 전극(20)이 형성되어 있고, 또한 상기 패드 전극(20)을 노출하도록, 패시베이션 막(30)이 형성되어 있다. 또, 상기 패드 전극(20) 위에는 동작 시험의 결과, 탐침 자국(40)이 형성되어 있다.
이러한 패드 전극(20) 위에는 Ti층(60)과 Cu층(61)이 각각 밀착층 및 도전층으로서, 스퍼터링법에 의해 각각 300nm 및 250nm의 두께로 형성되어 있고, 또한 상기 도전층(61)을 전극으로 하여 전해 도금을 행하는 것에 의해, Ni층(80) 및 Au층(90)이 각각 4000nm 및 200nm의 두께로 형성된다. 상기 Au층(90)은 Ni층(80)의 산화 방지막으로서 작용한다.
또한 상기 Au층(90) 위에는 Sn-Ag계 등의 무연(無鉛) 땜납, 또는 Sn-Pb계 등의 연 땜납에 의해 범프 전극(100)이 형성된다.
그런데, 도 1의 예에서는 앞에서도 설명한 바와 같이 동작 시험의 결과, 상기 패드 전극(20) 위에는 탐침 자국(40)이 형성되지만, 탐침 자국(40)은 요철 형상으로 되어 있기 때문에, 스퍼터링을 행해도 상기 밀착층(60) 또는 Cu층(61)이 균일하게 형성되지 않는 경우가 있다. 상기 Ti층(60) 또는 Cu층(61)은 매우 얇고, 200∼300nm 정도의 두께 밖에 되지 않기 때문에, 이렇게 하지(下地)에 요철이 존재하는 경우에는 균일한 막 형성을 행할 수 없다.
그 때문에, Cu층(61)을 전극으로 한 전해 도금에 의해 Ni층(80)과 Au층(90)을 형성한 경우, 이들 층도 탐침 자국(40) 위에는 성장하지 않고, 따라서 범프(100)를 상기 Au층(90) 위에 형성한 경우, 상기 탐침 자국(40)에 대응하여 패드 전극(20)과 범프(100) 사이에 공동(空洞)(110)이 형성되는 경우가 있다.
범프 전극(100) 밑에 이러한 공동(110)이 있는 경우에는, 범프 전극을 사용한 접합의 전기적 또는 기계적인 특성이 열화(劣化)하고, 반도체 장치의 신뢰성이 저하된다. 또, 이러한 Ti층 및 Cu층이 형성되어 있지 않은 영역을 거쳐서, 범프 전극(100)의 재료인 Sn, Ag, Pb, Ni 등의 금속 원소가 패드 전극(20) 중에 확산되거나, 또는 패드 전극(20)을 구성하는 Al이 범프 전극(100)에 확산되어 콘택트 저항이 상승하는 문제가 발생한다.
그 때문에, 종래 기술에서는, 전극 패드 표면 위에 직접적으로 탐침을 접촉시킬 수 없고, 반도체 장치 위에 탐침 검사용으로서의 별도의 전극 패드를 테스트용으로 설치하여 전기적인 동작 시험을 행하고 있었다. 이러한 방법에서는, 범프 전극이 형성되는 패드 전극 이외에, 탐침 검사용으로서 별도의 패드 전극을 설치하기 때문에, 반도체 장치의 면적이 증대해지고 만다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 반도체 장치의 패드 전극 구조에 관한 것이다.
반도체 장치에서는, 일반적으로 반도체 기판 위의 반도체 소자 내부에 형성된 패드 전극을, 반도체 소자 실장용 기판(인터포저 등)에 전기적 및 기계적으로 접속하기 위하여, 패드 전극 위에 외부 접속용 돌기 전극으로서 범프(bump)를 형성할 필요가 있다.
도 1은 탐침 자국이 형성된 패드 전극 위에 범프를 형성한 경우의 반도체 장치를 나타낸 도면.
도 2는 본 발명의 제1 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 도면.
도 3은 본 발명의 제1 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 4는 본 발명의 제1 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 5는 본 발명의 제1 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 6은 본 발명의 제1 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 7은 본 발명의 제1 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 8은 본 발명의 제1 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을
나타낸 다른 도면.
도 9는 본 발명의 제1 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을나타낸 다른 도면.
도 10은 본 발명의 제l 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 l1은 본 발명의 제2 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 도면.
도 12는 본 발명의 제2 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 13은 본 발명의 제2 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 14는 본 발명의 제2 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 15는 본 발명의 제3 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
도 16은 본 발명의 제3 실시 형태에 따른 패드 전극 위로의 범프 형성 과정을 나타낸 다른 도면.
그래서, 본 발명에서는 상기 과제를 해결한, 신규이고 유용한 반도체 장치의 제조 방법을 제공하는 것을 구체적인 과제로 한다.
본 발명의 보다 구체적인 과제는, 탐침을 접촉시킨 패드 전극 위에 직접적으로 범프 전극을 형성할 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 다른 과제는, 기판과, 상기 기판 위에 형성된 패드 전극과, 상기 패드 전극 위에 형성된 범프 전극을 구비한 반도체 장치에 있어서,
상기 패드 전극은 요철 형상의 흠을 갖고,
상기 패드 전극과 상기 범프 전극 사이에는 상기 요철 형상의 흠을 덮는 패턴이 설치되어 있는 것을 특징으로 하는 반도체 장치를 제공하는 것에 있다.
본 발명의 다른 과제는,
기판 위에 패드 전극을 형성하는 공정과,
상기 패드 전극에 탐침을 접촉하여 시험을 행하는 공정과,
상기 패드 전극 표면의 일부에 상기 탐침의 접촉에 의해 발생한 요철을 덮도록 패턴을 형성하는 공정과,
상기 패드 전극 표면에 상기 패턴을 덮도록 도전막을 형성하는 공정과,
상기 도전막을 전극으로, 상기 패드 전극 위에 도전성 하지막을 전해 도금에 의해 형성하는 공정과,
상기 도전성 하지막 위에 범프 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 과제는,
기판 위에 패드 전극을 형성하는 공정과,
상기 패드 전극에 탐침을 접촉하여 시험을 행하는 공정과,
상기 탐침의 접촉에 의해 발생한 요철부를 평탄화하는 공정과,
상기 패드 전극 표면에 상기 평탄화된 요철부를 덮도록 도전막을 형성하는 공정과,
상기 도전막을 전극으로, 상기 패드 전극 위에 도전성 하지막을 전해 도금에 의해 형성하는 공정과,
상기 도전성 하지막 위에 범프 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 과제는,
기판 위에 패드 전극을 형성하는 공정과,
상기 패드 전극에 탐침을 접촉하여 시험을 행하는 공정과,
상기 패드 전극의 전면(前面)에 상기 탐침의 접촉에 의해 발생한 요철을 덮도록 전극막을 형성하는 공정과,
상기 전극막을 전극으로, 상기 패드 전극 위에 도전성 하지막을 전해 도금에 의해 형성하는 공정과,
상기 도전성 하지막 위에 범프 전극을 형성하는 공정으로 이루어지고,
상기 전극막은 상기 요철에 따른 단차(段差)를 초과하는 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명에 의하면, 탐침 검사시에 사용하는 탐침에 따른 요철 형상의 흠(이하, ‘탐침 자국’)이 있는 어느 패드 전극 위에, 보호막을 형성하는 것에 의해, 또는 이를 평탄화하는 것에 의해, 상기 전극 패드 위에 상기 탐침 흠의 부분도 포함하여 도전층을 형성할 수 있고, 이러한 도전층을 전극으로 전해 도금을 행하고, 도전 패턴을 형성하는 것에 의해, 상기 패드 전극으로의 범프 전극의 형성이 가능하게 된다. 그 때, 본 발명에서는 별도 테스트용의 패드 전극을 설치할 필요가 없어지고, 기판 표면을 유효하게 이용할 수 있으며, 또 반도체 장치를 미세화할 수 있게 된다.
본 발명의 그 밖의 특징 및 이점은, 이하에 도면을 참조하면서 행하는 발명의 바람직한 실시예에 대한 상세한 설명으로부터 명확해질 것이다.
〔제1 실시예〕
도 2 ∼ 도 10은 본 발명의 제l 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 도면이다.
A. 패드 전극과 기판 보호막의 형성 공정
도 2를 참조하면, 트랜지스터 및 다층 배선(도시 생략)이 형성된 반도체 기판(210) 표면의 가장자리부에, 전자 빔 증착법 또는 스퍼터링법에 의해 알루미늄막을 형성하고, 이를 패터닝하는 것에 의해 패드 전극(220)을 형성한다. 다음에, 상기 패드 전극(220) 위에 보호막으로 되는 질화 규소막(230)을 패드 전극(220)을 피복하도록 형성하고, 또한 상기 보호막(230) 중에 개구부를 상기 패드 전극(220)이 노출하도록 형성한다.
B. 반도체 장치의 탐침 검사 공정
도 2에 나타내는 구조로 형성한 후, 도 3의 공정에서, 전기적인 신호의 확인을 위해 탐침 검사를 행한다.
그 결과, 도 3에 나타내는 바와 같이, 상기 탐침 검사 후에는 패드 전극(220) 위에, 탐침을 압접한 것에 따른 요철 형상의 흠인 탐침 자국(240)(이하, ‘탐침 자국’)이 남는다.
C. 패드 전극 표면의 탐침 흠 위로의 질화 규소막 형성 공정
또한, 도 4의 공정에서, 도 3의 구조 위에 질화 규소막 등의 막을, 탐침 자국(240)을 덮도록 형성하고, 또한 이를 패터닝해서 상기 탐침 자국(240)을 덮는 질화 규소막 패턴(250)을, 상기 탐침 자국(240)에 대응하여 형성한다.
D. Ti층과 Cu층의 형성 공정
다음에, 도 5의 공정에서, 도 4의 구조 위에 상기 패드 전극(220) 및 질화 규소막 패턴(250)을 덮도록, 스퍼터링법에 의해 Ti층(260)과 Cu층(261)을 각각 300nm 및 200nm의 두께로 차례로 형성한다.
E. 레지스트막의 패터닝 공정
다음에, 도 6의 공정에서, 도 5의 구조 위에 레지스트막(270)을 형성하고, 이를 패드 전극(220) 이외의 영역을 덮도록 패터닝한다.
F. Ni층과 Au층의 형성 공정
다음에, 도 7의 공정에서, 도 6의 구조 위에 전해 도금법을 사용하여 Ni층(280)을 4000nm의 두께로 형성하고, 또한 Ni층(280) 위에 산화 방지막으로서 Au층(290)을 200nm의 두께로 형성한다.
G. 레지스트막의 제거 공정
다음에, 도 8의 공정에서 애싱(ashing)을 행하여, 도 7의 레지스트막(270)을 제거한다.
H. Ti층과 Cu층의 에칭 공정
다음에, 도 9의 공정에서, 패드 전극(220) 위에 형성된 Ni층(280)과 Au층(290)을 마스크로 하여, 패드 전극(220) 이외의 영역에 형성된 Ti층(260)과 Cu층(261)을 에칭 또는 이온 밀링(ion milling)에 의해 제거한다.
I. 범프의 형성 공정
또한, 도 10의 공정에서, Au층(290) 위에 인쇄법, 전사법, 전해 도금법 중 어느 하나의 방법에 의해, Sn-Ag계 합금으로 이루어지는 무연 땜납, 또는 Sn-Pb계 합금으로 이루어지는 연 땜납을 형성한다. 그 후, 상기 땜납에 열처리를 행하여 범프 전극(300)을 형성한다.
그러나, 본 실시예에서는, 패드 전극(220) 표면의 탐침 자국(240)을 덮도록보호막, 예를 들면 무기막인 질화 규소막 패턴(250)을 형성하는 것에 의해, 패드 전극(220) 위에 Ti층(260)과 Cu층(261)을 상기 질화 규소막 패턴(250)을 덮도록 연속하여 형성할 수 있기 때문에, 상기 패드 전극(220) 위에 Ni 패턴(280) 또는 Au 패턴(290)을 전해 도금에 의해 연속하여, 즉 상기 패드 전극(220)에 대응하는 영역을 균일하게 덮도록 형성할 수 있고, 그 결과 범프 전극(300)을 형성해도 그 아래에 종래와 같은 공동이 형성되는 일은 없다. 상기 밀착층(260, 261)과 패드 전극(220) 사이에 질화 규소막(250)을 형성하는 것은, 패드 전극(220) 위에 흠이 있는 경우, 예를 들면 탐침 자국이 있는 경우에 매우 유효하다.
또한, 본 실시예에서는 상기 보호막 패턴(250)은 질화 규소막 등의 절연막으로 했지만, 본 발명은 이에 한정되는 것은 아니고, 산화 규소막 등의 다른 절연막, 또는 폴리 이미드 수지 등의 유기막, 또는 금속이나 합금 등의 도전막을 보호막 패턴(250)으로서 사용하는 것도 가능하다. 예를 들면, 상기 보호막 패턴(250) 대신에, 도전성 막인 페이스트(paste) 형상의 Ag, Pt, Pd, Cu 중 어느 하나를 형성해도 동일한 효과를 얻을 수 있다.
〔제2 실시예〕
도 11 ∼ 도 14는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 도면이다. 단, 도면 중, 앞에서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
A. 반도체 장치의 탐침 검사 공정
도 11에 나타내는 바와 같이, 반도체 기판(210) 위에는 패드 전극(220)과 기판 보호막(230)을 형성한 후에 행하는 탐침 검사의 결과, 패드 전극(220) 표면의 요철 형상의 흠이 탐침 자국(240)으로서 남는다.
B. 드라이 에칭에 따른 탐침 자국의 평탄화 공정
다음에, 도 12에 나타내는 바와 같이, 상기 패드 전극(220)의 표면에 탐침 자국(240)을 포함하도록 드라이 에칭을 행하여 탐침 자국(240)을 평탄화한다.
C. Ti층과 Cu층의 형성 공정
다음에, 도 13의 공정에서, 도 12의 구조 위에 스퍼터링법을 사용하여 Ti층(260)과 Cu층(61)을 상기 기판 보호막(230) 및 패드 전극(220)을 덮도록, 각각 300nm 및 200nm의 두께로 차례로 형성한다.
D. 범프의 형성 공정
그 후, 실시예 1의 도 6 ∼ 도 9에 나타낸 공정을 거쳐, 도 14에 나타내는 바와 같이, 패드 전극(220) 위의 Cu층(261) 위에 Ni층(280)이 4000nm의 두께로, 또 Au층(290)이 200nm의 두께로 형성되며, 또한 Sn-Ag계 무연 합금 땜납, 또는 Sn-Pb계 연 합금 땜납을 형성하고 열처리하는 것에 의해, 범프 전극(300)을 형성한다.
이렇게, 본 실시 형태에서는 탐침 자국(240)의 요철 단차를 평탄화에 의해 감소시킴으로써, Ti층(260) 및 Cu층(261)을 패드 전극(220) 위에 연속하여 균일하게 형성할 수 있게 되어, 범프 전극(300)을 공동을 발생시키지 않고 형성할 수 있게 된다.
또한, 본 실시예에서는 탐침 자국(240)의 평탄화를 드라이 에칭에 의해 행했지만, 그 대신에 습식 에칭을 사용해도 동일한 효과를 얻을 수 있다. 또, 드라이에칭 대신에, 패드 전극(220)을 600∼800℃의 온도에서 용해하여 탐침 자국(240)을 평탄화하는 것도 가능하다. 또한, 드라이 에칭 대신에, 탐침 자국(240)에 대하여 기계적으로 압력을 가하여 물리적으로 탐침 자국(240)을 평탄화해도 동일한 효과를 얻을 수 있다.
〔제3 실시예〕
도 15 ∼ 도 16은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 나타낸 도면이다. 단, 도면 중, 앞에서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 15를 참조하면, 본 실시예에서는 탐침 검사 후, 탐침 자국(240)이 형성된 패드 전극(220) 및 패시베이션 막(230)을 덮도록, 스퍼터링법에 의해 Ti층(262)과 Cu층(263)을 이전의 실시예보다도 두꺼운, 예를 들어 500nm의 막두께로 차례로 형성한다.
그 후, 앞서 도 6 ∼ 도 9에 나타낸 공정을 거쳐, 도 16에 나타내는 바와 같이 패드 전극(220) 위의 Cu층(263) 위에 Ni층(280)을 4000nm의 두께로, 또 Au층을 200nm의 두께로 전해 도금에 의해 형성하고, 또한 Sn-Ag계 합금으로 이루어지는 무연 땜납, 또는 Sn-Pb계 합금으로 이루어지는 연 땜납을 형성한다. 그 후, 상기 합금 땜납에 열처리를 행하여 범프 전극(300)을 형성한다.
본 실시 형태에서는, 이처럼 Ti층(262)과 Cu층(263)을 두껍게, 바람직하게는 상기 탐침 자국(240)의 단차와 같은, 또는 그것을 초과하는, 예를 들면 lμm 정도의 두께로 형성함으로써, 탐침 자국(240)의 요철 형상의 단차가 상대적으로 작아지거나, 또는 무시할 수 있을 정도로 되어, 상기 Ti층(262)과 Cu층(263)을 상기 패드 전극(220) 위에 연속하여 형성할 수 있게 된다.
또한, 이상의 각 실시예에서, 밀착층(260)은 Ti층에 한정되는 것은 아니고, Ti, Cr, TiW, Mo, Ta, W, Nb, V 중 어느 하나에 의해 구성할 수 있다. 또, 상기 전극층(261)은 Cu에 한정되는 것은 아니고, Ni, Cu, Pd, Pt, Au, Ag 중 어느 하나에 의해 형성할 수 있다. 또한, 이들을 형성하는 프로세스는 스퍼터링법에 한정되는 것은 아니고, 증착법 또는 MOCVD법에 의해 형성할 수도 있다.
또, 상기 범프의 하지층(UBM층: under bump metal)으로 되는 도전층(280)은 Ni층에 한정되는 것은 아니고, Ni, Cu를 포함하는 합금에 의해 구성되어 있어도 좋다. 또한, 상기 산화 방지막(290)은 Au에 한정되는 것은 아니고, Au, Pt, Pd, In 중 어느 하나에 의해 형성할 수 있다.
또한, 상기 범프 전극(300)은 Sn-Ag 합금 또는 Pb-Sn 합금에 한정되는 것은 아니고, Pd, Ni, Cu, Sn 및 Pb의 합금, 또는 Au, Ag라도 좋다.
이상, 본 발명의 바람직한 실시예에 대하여 상세히 설명하였으나, 본 발명은 이러한 특정 실시 형태에 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에서, 여러가지 변형·변경이 가능하다.
본 발명에 의하면, 기판 위에 형성된 패드 전극이 요철 형상의 흠을 갖고 있어도, 그 위에 안정적으로 도전막을 연속적으로 형성할 수 있게 되고, 이러한 도전막을 전극으로 전해 도금을 행함으로써, 패드 전극의 전체 면에 도전층을 형성할수 있게 된다. 그 결과, 이러한 도전층 위에 범프 전극을 안정적으로, 공동의 형성을 발생시키지 않고 형성할 수 있게 된다.
본 발명에 의하면, 탐침 전극을 접촉시킨 패드 전극 위에도 범프 전극을 형성할 수 있게 되기 때문에, 별도로 테스트용의 패드 전극을 형성할 필요가 없어지고, 기판 표면을 유효하게 이용할 수 있게 되며, 또 반도체 장치를 미세화할 수 있게 된다.

Claims (15)

  1. 기판과, 상기 기판 위에 형성된 패드 전극과, 상기 패드 전극 위에 형성된 범프 전극을 구비한 반도체 장치에 있어서,
    상기 패드 전극은 요철 형상의 흠(flaw)을 갖고,
    상기 패드 전극과 상기 범프 전극 사이에는 상기 요철 형상의 흠을 덮는 패턴이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 패턴은 무기막(無機膜)으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 패턴은 유기막(有機膜)으로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 패턴은 도전성 막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 패턴은 무기막 또는 유기막 또는 도전성 막을 조합시킨 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 기판 위에 패드 전극을 형성하는 공정과,
    상기 패드 전극에 탐침(probe needle)을 접촉하여 시험을 행하는 공정과,
    상기 패드 전극 표면의 일부에 상기 탐침의 접촉에 의해 발생한 요철을 덮도록 패턴을 형성하는 공정과,
    상기 패드 전극 표면에 상기 패턴을 덮도록 도전막을 형성하는 공정과,
    상기 도전막을 전극으로, 상기 패드 전극 위에 도전성 하지막(下地膜)을 전해 도금에 의해 형성하는 공정과,
    상기 도전성 하지막 위에 범프 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 패턴은 무기막인 질화 규소막 또는 산화 규소막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 패턴은 유기막인 폴리 이미드 수지에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 패턴은 도전성 막인 페이스트(paste) 형상의 Ag, Pt, Pd, Cu로부터 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 기판 위에 패드 전극을 형성하는 공정과,
    상기 패드 전극에 탐침을 접촉하여 시험을 행하는 공정과,
    상기 탐침의 접촉에 의해 발생한 요철부를 평탄화하는 공정과,
    상기 패드 전극 표면에 상기 평탄화된 요철부를 덮도록 도전막을 형성하는 공정과,
    상기 도전막을 전극으로, 상기 패드 전극 위에 도전성 하지막을 전해 도금에 의해 형성하는 공정과,
    상기 도전성 하지막 위에 범프 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 평탄화하는 공정은 상기 요철 형상의 흠을 건식 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 평탄화하는 공정은 상기 요철 형상의 흠을 습식 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 10 항에 있어서,
    상기 평탄화하는 공정은 상기 패드 전극을 600∼800℃에서 용해하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 상기 평탄화하는 공정은 상기 요철 형상의 흠에 대하여 기계적으로 압력을 가하는 공정을 특징으로 하는 반도체 장치의 제조 방법.
  15. 기판 위에 패드 전극을 형성하는 공정과,
    상기 패드 전극에 탐침을 접촉하여 시험을 행하는 공정과,
    상기 패드 전극의 전면(前面)에 상기 탐침의 접촉에 의해 발생한 요철을 덮도록 전극막을 형성하는 공정과,
    상기 전극막을 전극으로, 상기 패드 전극 위에 도전성 하지막을 전해 도금에 의해 형성하는 공정과,
    상기 도전성 하지막 위에 범프 전극을 형성하는 공정으로 이루어지고,
    상기 전극막은 상기 요철에 따른 단차를 초과하는 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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