WO1995003629A1 - Dispositif semi-conducteur a film mince, sa fabrication et son systeme d'affichage - Google Patents

Dispositif semi-conducteur a film mince, sa fabrication et son systeme d'affichage Download PDF

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Mitsutoshi Miyasaka
Yojiro Matsueda
Satoshi Takenaka
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Seiko Epson Corporation
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    • G09G3/2007—Display of intermediate tones
    • G09G3/2011—Display of intermediate tones by amplitude modulation

Definitions

  • Thin-film semiconductor device method of manufacturing thin-film semiconductor device, and display system
  • the present invention relates to a thin film semiconductor device including a non-single-crystal semiconductor film, a method for manufacturing the same, and a display system using the thin film semiconductor device.
  • thin-film semiconductor devices including non-single-crystal (including polycrystalline and amorphous) semiconductor films have been widely used for display portions and peripheral circuits of active matrix liquid crystal display devices. It is also used in image sensors and SRAMs.
  • the thin film semiconductor device referred to here is a generic term for a semiconductor film itself, a thin film transistor (TFT), a CMOS type TFT having a p-channel TFT and an n-channel TFT, and the like. In some cases, it is simply called a thin-film semiconductor device or TFT.
  • peripheral circuits When a thin-film semiconductor device is used in, for example, a peripheral circuit of a liquid crystal display device, high-speed operation is required. This means that if peripheral circuits can be operated by a high-speed thin-film semiconductor device, not only the thin-film semiconductor device of the display unit but also the peripheral circuits consisting of shift registers and analog switches can be integrally formed on the liquid crystal substrate. Because.
  • the speed of the thin-film semiconductor device can be increased, the use of the thin-film semiconductor device can be greatly expanded than before. That is, conventionally, the use of such a thin film semiconductor device is limited to a liquid crystal display device, and it has not been used in a digital circuit or an analog circuit using a single crystal MOS FET. This is because the thin film semiconductor device has a lower mobility and a lower speed than a single crystal MOSFET.
  • the speed of thin-film semiconductor devices can be increased to operate at the same speed as that of single-crystal MOSFETs, digital circuits and analog circuits, which previously used only single-crystal MOS FETs, could be thinned. It is possible to design using a semiconductor device.
  • a thin-film semiconductor device is formed on an insulating material. This eliminates the problems that single crystal MOSFETs have in the past, such as transmission of noise through the substrate or latch-up caused by current through the substrate. In this sense, increasing the speed of thin-film semiconductor devices is a major technical issue.
  • FIG. 56A shows an example of the structure of a thin-film semiconductor device
  • FIG. 56B shows an equivalent circuit diagram of the thin-film semiconductor device.
  • R c 1 and R c 2 are respectively the contact portions 412 (wiring 408 and source 408).
  • Contact resistance between the contact portion 404) and the contact portion 414 contacts between the wiring 410 and the drain portion 406).
  • Rs is the source resistance of the source 404
  • Rch is the channel resistance of the channel 402
  • Rd is the drain resistance of the drain 406.
  • Ron is the sum of the channel resistance R ch (on) in the on state and all other parasitic resistances Rp. That is,
  • Ron Rch on + R p
  • the channel resistance Rch (on) in the ON state and the total parasitic resistance Rp In order to reduce Rch (on), it is necessary to devise a process for manufacturing a semiconductor film constituting a thin film semiconductor device. Specifically, the mobility of the semiconductor film may be increased. It is also effective to shorten the channel section 402. Further, in order to reduce Rs and Rd, the impurity concentration of the source and drain portions may be increased, or the quality of the semiconductor film forming the source / drain portions may be increased. In order to reduce Rc l and Rc 2, a method such as using a barrier metal may be considered.However, in order to simplify the manufacturing process, it is effective to increase the impurity concentration in the source and drain portions. It is.
  • a polycrystalline silicon (polysilicon) thin film semiconductor device in order to increase the mobility of the semiconductor film, it is desirable to employ a polycrystalline silicon (polysilicon) thin film semiconductor device.
  • a polycrystalline silicon thin film semiconductor device usually has a mobility of about 10 cm 2 / v ⁇ sec or more, and has a much higher mobility than an amorphous silicon thin film semiconductor device.
  • a polycrystalline silicon film is first deposited by LPCVD at a deposition temperature of about 600 ° C. or higher.
  • the size of the region (island) constituting the polycrystalline silicon is in the range of about 20 nm to 80 nm.
  • the surface of the polycrystalline silicon film is thermally oxidized to form a semiconductor layer and a gate insulating layer of the thin-film semiconductor device.
  • the surface roughness (center line average roughness Ra) between the gate insulating film and the gate electrode is about 3. Inm or more.
  • the mobility becomes 10 cm 2 / v ⁇ sec ⁇ 20 cm 2 / v ⁇ sec approximately.
  • the average grain area (average grain area) of the semiconductor film thus obtained is about 4000 to 6000 nm 2 .
  • an amorphous silicon film is deposited by a plasma CVD method (PECVD method). After that, under nitrogen atmosphere at 600 ° C for about 20 to 80 hours A heat treatment is performed to convert the amorphous silicon film into a polycrystalline silicon film (solid phase growth method). Thereafter, the surface of the polycrystalline silicon film is thermally oxidized to form a semiconductor layer and a gate insulating layer of the thin film semiconductor device. After completion of the thin-film semiconductor device, hydrogen plasma irradiation is performed. In this case, in the case of an n-channel type thin film semiconductor device, the mobility is about 150 cm 2 / v ⁇ sec [S. Takenaka et. Al, Jpn J. Ap p 1. Phys. 29, L 2380, (1990)].
  • a polycrystalline silicon film is deposited at a deposition temperature of 610 ° C. by an LPCVD method. Then, S, i + is implanted into the polycrystalline silicon film at a dose of about 1.5 ⁇ 10 15 cm ⁇ 2 , thereby converting the silicon film into an amorphous film. After that, heat treatment is performed for several tens to hundreds of hours in a nitrogen atmosphere at 600 ° C. to recrystallize the amorphous and obtain a polycrystalline silicon film. Next, the surface of the polycrystalline silicon film is thermally oxidized to form a semiconductor layer and a gate insulating layer of the thin-film semiconductor device.
  • a hydrogenated silicon nitride (p-SiN: H) film is deposited by a plasma CVD method, followed by a heat treatment at 400 ° C. to perform a hydrogenation treatment.
  • the mobility is about 100 cm 2 / v ⁇ sec in the case of an n-channel thin film semiconductor device [T. No guchi et. A1, J. Electrochem. Soc. 134, 177 1 ( 1987)]
  • the above-described first to third manufacturing methods have various inherent problems.
  • the second manufacturing method that is, a manufacturing method in which an amorphous silicon film is deposited and then subjected to a heat treatment for several tens of hours, a thin film semiconductor device with high mobility can be obtained, but the process is extremely long and the productivity is high. I cannot escape the decline.
  • the second manufacturing method since the initial semiconductor film is deposited by the PECVD method, fine particles are generated in the reaction furnace, and these particles adhere to the substrate to form defects, thereby lowering the yield.
  • the third manufacturing method namely, a method of implanting silicon atoms after depositing polycrystalline silicon S and further performing a heat treatment for several tens to several hundred hours, is described in the second manufacturing method described above.
  • the process is longer and more complicated than the method. Also, if one additional process is added, it alone will cause a decrease in product yield. Furthermore, heat treatment for tens to hundreds of hours is impractical and impractical from the viewpoint of mass production of products.
  • the first manufacturing method that is, a method of simply depositing a polycrystalline silicon film by the LPCVD method and then thermally oxidizing it to manufacture a thin-film semiconductor device, has a very simple process and has high productivity and stability. I have.
  • the average grain area of polycrystalline constituting the semiconductor film is 4000-6000 nm 2 degrees and rather small, mobility 10 cm 2 / v ⁇ sec ⁇ 20 cm 2 / v ⁇ se. There was a problem that it was small.
  • a TFT has a normal structure and a low-concentration dope drain.
  • d Drain hereinafter abbreviated as LDD.
  • LDD d Drain
  • the present inventor further reduced the total resistance R0n in the ON state. In order to achieve this, it is most desirable to use LDD TFTs.
  • the configuration and manufacturing method of a TFT having a normal structure will be briefly described with reference to FIG. In this manufacturing method, first, a gate insulating film 25 is formed on a semiconductor thin film 22 patterned in an island shape on an insulating substrate .21, and a gate electrode 26 is formed thereon.
  • an impurity serving as a donor is implanted at a high concentration into the semiconductor thin film in the source / drain portion of the n-channel TFT to form an rT semiconductor thin film 23.
  • a p 'semiconductor thin film 24 is formed by injecting a high concentration impurity into the semiconductor thin film in the source and drain portions of the p-channel TFT.
  • the impurity is implanted using the gate electrode as a mask to form a self-aligned TF.
  • an n-semiconductor or p + semiconductor thin film containing impurities must be formed in the form of islands in the source-drain area beforehand. It can also be a non-self-aligned TFT. If these TFTs are covered with an interlayer insulating film 27 and wiring is patterned with a thin metal film 28, a TFT having a normal structure is completed.
  • a single-crystal MOSFET having an LDD structure is widely used.
  • an LDD structure photocarrier generation can be suppressed and reliability can be improved.
  • JP-A-02-0558274 and JP-A-02-045972 there are, for example, JP-A-02-0558274 and JP-A-02-045972.
  • the on-current of the LDD MOSFET is reduced by only about 10% compared to the MOSFET of the normal structure.
  • a TFT using a non-single-crystal semiconductor thin film enhanced diffusion along a crystal grain boundary occurs, so that the substantial diffusion coefficient increases by one digit or more than that of a single-crystal semiconductor. Therefore, in the LDD type TFT, it is necessary to increase the LDD length, and there is a problem that the ON current is less than half of that of the TFT of the normal structure due to the high resistance value of the LDD portion. there were. For this reason, conventional LDD-type TFTs were not used in circuits that required high-speed operation.
  • the self-aligned TFT having the normal structure shown in FIG. 27 a high concentration impurity is implanted into the source / drain portions. Therefore, although the problem of parasitic resistance is small, there are other problems as follows, which also hinders high-speed circuits. That is, there is a problem that the so-called overlapping capacitance increases due to the above-mentioned enhanced diffusion, and the element capacitance increases.
  • the overlapping portion indicated by Yjn in the n-channel TFT and the overlapping portion indicated by Yjp in the p-channel TFT are parasitic capacitances.
  • the n-channel effective channel length L ef fn and the P-channel effective channel length Leffp are the n-channel gate electrode length (see Figure 27).
  • Lgaten and p-channel gate electrode length Lgatep is the length of Lgatep minus twice the overlap of Yjn and twice the Yjp (for example, take a polysilicon TFT as an example) Since the overlap is greater than lm, a gate electrode length of at least 6 m is required to obtain an effective channel length of 4 m. This imposes a load, meaning that the operating speed is less than the original speed of 2/3 For the above reasons, it was not possible to expect an improvement in the operating speed of conventional ordinary self-aligned TFTs. As mentioned above, conventional LDD TFTs were not used in circuits that required high-speed operation.
  • Japanese Patent Application Laid-Open No. 05-173179 is known as a prior art in which peripheral circuits of a liquid crystal display device requiring high-speed operation are integrally formed by TFTs.
  • a TFT having a normal structure as shown in the figure is used. This is because, as described above, the conventional LDD type TFT is not suitable for high-speed operation.
  • an LDD type TFT is used for the display unit. This is because the liquid crystal in the display section is made of a high-resistance material, and thus it is necessary to suppress the off current of the pixel TFT.
  • Japanese Patent Application Laid-Open No. 6-102531 discloses a conventional technique using an LDD TFT not only for the display section but also for peripheral circuits.
  • this conventional technique also assumes that the LDD TFT has a low on-current.
  • the on-current is increased by adding new process steps such as solid-phase growth and hydrogenation (see JP-A-6-102531, page 7, left column, lines 26 to 36). .
  • a new process step is added. That is supplementing.
  • this prior art discloses that the dose of impurities to be implanted into the LDD region is set to 1 ⁇ 10 14 cm ⁇ 2 or less (see left column, lines 45 to 48 on page 5).
  • this numerical limitation is not a numerical limitation for optimizing the on-off current ratio, but merely a numerical limitation for reducing the off-current and suppressing the leakage current. Therefore, with such a limitation, the off-current can be reduced but the on-current cannot be increased. This is because the lower the dose of the impurity implanted in the LDD region, the higher the resistance of the LDD region and the lower the on-current.
  • the dose of the impurity to be implanted into the source / drain portion is in the range of 1 ⁇ 10 ′′ to 1 ⁇ 10 17 cm ⁇ 2 (see the right column on page 5).
  • this numerical limitation is not limited to numerical values such as optimization of the diffusion length by enhanced diffusion: c, Rs, and Rd resistance reduction.
  • the channel length is 6 inches (see the left column on page 7, lines 14 to 16), and the TFT channel shortening technology has a channel length of 5 m or less. Is not disclosed at all.
  • the on-current cannot be increased, and the parasitic resistance such as Rc, Rs, and Rd is reduced while optimizing the diffusion length. Neither can we do dangling, nor can we shorten the channel. Therefore, there is a problem that the method cannot be applied to a high-speed circuit unless a new process step such as a solid phase growth method is added. For this reason, an LDD TFT that operates at a high speed without adding such a new process step, or an LDD TFT that operates at a higher speed when a new process step is added, is desired.
  • the present invention has been made to solve the above technical problems, and a purpose of the present invention is to provide a thin film semiconductor device which can be manufactured by a simple and efficient process and has good characteristics. And a method of manufacturing the thin film semiconductor device and a display system using the thin film semiconductor device.
  • Another object of the present invention is to provide an LDD type thin film semiconductor device capable of high-speed operation without adding a new process step, a method of manufacturing the thin film semiconductor device, and a display using the thin film semiconductor device. Is to provide the system.
  • Another object of the present invention is to increase the speed of the thin-film semiconductor device, expand the use of the thin-film semiconductor device, and use the thin-film semiconductor device in a digital circuit and an analog circuit which conventionally used a single-crystal MOSFET. It is an object of the present invention to provide a thin film semiconductor device that can be manufactured and a method for manufacturing the thin film semiconductor device.
  • the present invention relates to a method of manufacturing a thin film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate having at least a part of its surface being an insulating material.
  • the generation of nuclei and the growth of islands are in a competitive process.
  • An island grows and the surface of the insulating material is covered by the island.
  • the area of the island becomes large, and for example, the area of grains generated by performing a heat treatment or the like on the semiconductor film can be increased.
  • the mobility of the thin film semiconductor device can be increased.
  • a silicon film can be simply formed by a chemical vapor deposition method without going through complicated and redundant steps such as silicon ion implantation, heat treatment for a long time, or hydrogenation.
  • the characteristics of a thin film semiconductor device can be dramatically improved by a very simple process of forming a thin film.
  • the semiconductor film deposited by the present invention is not limited to amorphous, but it is not known that such an island region exists especially in the case of amorphous.
  • the generation rate of the nucleus is controlled by the deposition temperature, and the growth rate of the island is controlled by the deposition rate.
  • the deposition temperature be 580 ° C. or less and the deposition rate be 6 A / min or more. That is, by setting the deposition temperature and the deposition rate in such ranges, the area of the island can be very large.
  • the generation rate of nuclei may be controlled depending on the type of the substrate.
  • the deposition rate can be determined by, for example, the flow rate of the source gas, the deposition pressure, and the like.
  • the deposition temperature is not higher than 550 ° C. That is, by setting the deposition temperature to 550 ° C. or lower, it becomes possible to obtain the maximum value of the average grain area.
  • the deposition temperature is not higher than 530 ° C. That is, by setting the deposition temperature to 530 ° C. or lower, defects in the crystal can be reduced.
  • the lower limit of the deposition temperature can be, for example, 450 ° C. for monosilane and 370 ° C. for disilane, depending on the type of the source gas.
  • the deposition temperature in depositing the semiconductor film by the chemical vapor deposition method, either one of the at least monosilane as a kind of raw material gas (S i H or disilane (S i 2 H 6)
  • S i H or disilane S i 2 H 6
  • the basic principle of the present invention is not so affected by the type of source gas, and other source gases may be used.
  • the present invention is characterized in that the method includes a step of thermally oxidizing a surface of the semiconductor film after the semiconductor film deposition step.
  • the present invention includes a step of irradiating the semiconductor film with optical energy or electromagnetic wave energy after the step of depositing the semiconductor film, and a maximum process temperature after the irradiation step is 350 ° C. or lower. It is characterized by being. According to the present invention, by adopting such a low-temperature process, inexpensive glass can be used as the substrate, and distortion of the substrate due to its own weight can be prevented.
  • the method further includes a step of performing a heat treatment on the semiconductor film at a temperature of 600 ° C. or less after the step of depositing the semiconductor film, and a maximum process temperature after the step of performing the heat treatment is It may be 600 ° C. or lower.
  • a maximum process temperature after the step of performing the heat treatment is It may be 600 ° C. or lower.
  • the highest step temperature after the step of performing the heat treatment is 350 ° C. or lower.
  • the present invention is characterized in that the method includes a step of performing a heat treatment on the semiconductor film at a temperature in a range of 500 ° C. to 700 ° C. after the step of depositing the semiconductor film.
  • a semiconductor film in an amorphous state can be changed to a polycrystalline state at a relatively low temperature.
  • a more preferable temperature range in which the heat treatment is performed is 550 ° C. to 650 ° C.
  • the present invention provides a thin-film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate in which at least a part of the surface is an insulating material;
  • the average area of grains in the case where the semiconductor film is a polycrystalline state is characterized by comprising a 1 0 0 0 0 nm 2 or more.
  • the mobility can be increased, and the speed of the thin film semiconductor device can be increased.
  • the present invention provides a thin-film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate in which at least a part of the surface is an insulating material;
  • the average area of the semiconductor film islands is produced from the generation of the seed to become nuclei, characterized in that a 1 0 0 0 O nm 2 or more.
  • the average area of the islands is large, the average area of the grains obtained by, for example, heat treatment can be increased, and the speed of the thin film semiconductor device can be increased. Further, the present invention has an advantage that the surface of the semiconductor film becomes smooth.
  • the present invention provides a thin-film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate in which at least a part of the surface is an insulating material;
  • the center line average roughness of the interface between the gate insulating film formed by thermally oxidizing the semiconductor film and the gate electrode formed on the gate insulating film is less than 2.0 nm. .
  • the center line average roughness is 2.0 O nm or less, when the gate insulating film is formed on the semiconductor film, a flat gate insulating film surface is formed, and the source-gate withstand voltage is reduced. Is improved. Therefore, pixel defects and the like are reduced. Furthermore, it becomes possible to lower the thermal oxidation temperature, and it is possible to achieve both low cost and high-definition high-density processing. It also extends the life of the manufacturing equipment and facilitates maintenance.
  • the present invention provides a thin-film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate in which at least a part of the surface is an insulating material;
  • the maximum impurity concentration of the second impurity semiconductor film becomes range of lx l0 1 8 cm- 3 ⁇ lx l0 1 9 cnf 3.
  • the channel of the thin film semiconductor device can be shortened, Higher speed and higher breakdown voltage can be achieved.
  • the maximum impurity concentration of the second impurity semiconductor film, that is, the LDD portion is optimized. That is, the withstand voltage can be improved by setting the maximum impurity concentration to lxl0 13 cm— or less.
  • the maximum impurity concentration to lxl0 18 cm- 3 or more, the sheet resistance of the LDD portion can be reduced, and a decrease in on-current can be avoided.
  • it can be the maximum impurity concentration in the range of 2xl0 18 cm- 3 ⁇ 5xl0 18 cm- 3 Desirably, this and optimize the ratio of on current to off current by be able to.
  • the present invention provides a thin-film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate in which at least a part of the surface is an insulating material;
  • the maximum impurity concentration of the first impurity semiconductor film is in the range of 5 ⁇ 10 19 cnf 3 to 1 ⁇ 10 21 cnT 3 .
  • the maximum impurity concentration in the first impurity semiconductor film that is, the source / drain portion is optimized. That is, by setting the maximum impurity concentration to lxl0 21 cnf 3 or less, diffusion of impurities from the source / drain portion to the LDD portion can be suppressed, and the withstand voltage of the thin film semiconductor device can be improved. On the other hand, by setting the maximum impurity concentration to 5xl0 19 cnT 3 or more, the contact resistance or the source / drain resistance can be reduced, and the speed of the thin film semiconductor device can be increased.
  • the maximum impurity concentration is preferably set to be lx 10 2 11- 3 ⁇ 3> ⁇ 10 2 111- 3 range, thereby speeding the device while improving the withstand voltage And further miniaturization of the element can be achieved.
  • the present invention provides a thin-film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate in which at least a part of the surface is an insulating material;
  • the LDD length in the drain part or the source part is in the range of 0.6 / 111 to 4/111.
  • the device can be miniaturized by setting the LDD length to 4 m or less.
  • the LDD length is set to 0.6 / m or more, it is possible to prevent a situation where the effective LDD length becomes zero due to diffusion of impurities from the source / drain portions and the breakdown voltage is reduced.
  • the LDD length must be 1 mm! It is desirable to be in the range of 2 / in.
  • the present invention provides a thin film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate having at least a part of a surface thereof being an insulating material;
  • the semiconductor film is disposed at a source portion and a drain portion of the thin film transistor.
  • a high-impurity second impurity semiconductor film disposed at least between the drain portion and the channel portion and between the source portion and the channel portion of the thin film transistor;
  • the length of a gate electrode formed on the semiconductor film via a gate insulating film is 5 m or less.
  • the gate electrode length can be shortened to 5 or less, a decrease in the on-current due to the adoption of the LDD structure can be sufficiently compensated for, and the speed of the device can be increased.
  • it is desirable that the gate electrode length is 3 m or less. By shortening the channel to 3 m or less, further speedup can be achieved. Also, the operating power supply voltage can be reduced.
  • the present invention provides a thin-film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate in which at least a part of the surface is an insulating material;
  • L contd can be a value in the range of 20% of L lddd soil. As a result, it is possible to prevent the contact resistance from greatly increasing, and to reduce the parasitic resistance based on the resistance of the LDD section and the like.
  • the P-type thin film transistor having the first and second impurity semiconductor films in which the impurity to be implanted is P-type, and the first and second impurities in which the impurity to be implanted is n-type.
  • An n-type thin film transistor having a semiconductor film By adopting a CMOS structure in this way, the power consumption and speed of the device can be reduced, and for example, a thin film semiconductor device optimal for use in peripheral circuits of a liquid crystal display device can be provided. In this case, it is desirable that the gate electrode length of the p-type thin film transistor is smaller than the gate electrode length of the n-type thin film transistor.
  • the p-type thin film transistor and the n-type thin film transistor can balance the on-current, and the circuit can be configured with the same channel width, so that a high-density circuit can be realized.
  • the channel width of the n-type thin film transistor may be smaller than the channel width of the p-type thin film transistor. As a result, even higher speed can be achieved by balancing the on-current. And, for example, if all the gate electrode lengths are set to the minimum dimensions of the design rule, it becomes easier to control the manufacturing process.
  • the gate electrode length of the p-type thin film transistor and the gate electrode length of the n-type thin film transistor are both 5 m or less. This is because the speed can be further increased.
  • the present invention provides a method for manufacturing a thin film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate having at least a part of a surface of the insulating material, wherein the gate electrode is used as a mask. Implanting impurities, and implanting impurities using the photoresist as a mask,
  • impurity implantation can be performed with low energy and high throughput.
  • the LDD length can be freely set, the necessary LDD structure can be formed in a necessary portion, and the degree of freedom in circuit design is high. It also allows optimization of the impurities to be injected.
  • an impurity may be implanted using the gate electrode as a mask, and an impurity may be implanted after an insulating film is formed on the surface of the gate electrode.
  • the insulating film formed on the surface of the gate electrode may be formed by thermally oxidizing or anodizing the material of the gate electrode, or may be formed by a predetermined deposition method.
  • the present invention provides a display system using a thin film semiconductor device including a non-single-crystal semiconductor film formed over an insulating material of a substrate at least a part of which is an insulating material,
  • An active matrix portion formed on the insulating material; and a data driver portion and a scanning driver portion formed on the insulating material and configured by the thin film semiconductor device,
  • the semiconductor film is disposed at a source portion and a drain portion of the thin film transistor.
  • a high-impurity second impurity semiconductor film disposed at least between the drain portion and the channel portion and between the source portion and the channel portion of the thin film transistor;
  • the maximum impurity concentration of the second impurity semiconductor film is in the range of 110 18 cnT 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the present invention since a data driver unit and a scanning driver unit using the LDD type TFT are provided, high-speed operation can be performed at a low voltage, and current consumption is small.
  • the maximum impurity concentration and the LDD length of the first impurity semiconductor film can be optimized, and the channel can be shortened.
  • the data driver unit or the scan driver unit may include a bidirectional shift register circuit using a clocked gate. This makes it easy to flip the screen left and right and up and down, expanding the range of applications for display devices.
  • the data driver or the scan driver may include a plurality of shift register circuits having different clock signal phases, and may include a gate for inputting outputs of the plurality of shift registers. it can. As a result, various timing pulses can be generated at high speed. For example, it is also possible to serially input the signal of the HDTV data driver, which was impossible in the past.
  • the delay driver unit or the scan driver unit includes a level shift circuit and a shift register circuit, and the shift register circuit can be driven at a TTL level or less.
  • the interface of the external circuit is all below the TTL level, and the external circuit can be reduced in size, cost, and power consumption.
  • the input section of the level shifter circuit may include a p-type thin film transistor and an n-type thin film transistor connected in series. This enables stable operation even when the difference between input and output voltages is large.
  • the data driver unit includes a shift register circuit, a video line, and an analog switch, and an output of the shift register circuit is connected to a gate terminal of the analog switch via a level shifter circuit or directly. Entered, Thereby, the element driving is performed in a dot sequential analog system. As a result, a very small data driver with low power consumption can be configured, and a compact display device can be realized.
  • the present invention is characterized in that the data driver section comprises: a first-stage analog latch connected to a video line; a second-stage analog latch to which an output of the first-stage analog latch is input; An analog buffer which receives an output of the analog latch at the first stage and is connected to a signal line, whereby the element is driven in a line-sequential analog system.
  • the data driver section comprises: a first-stage analog latch connected to a video line; a second-stage analog latch to which an output of the first-stage analog latch is input; An analog buffer which receives an output of the analog latch at the first stage and is connected to a signal line, whereby the element is driven in a line-sequential analog system.
  • the present invention provides the data driver section, wherein n sets of first-stage latches connected to n digital signal input lines, and n sets of two-stages to which the output of the first-stage latch are input. It includes a first latch and a decoder to which the output of the second latch is input and connected to a gate of a 2n analog switch, whereby the element is driven in a digital manner.
  • a large-scale digital data driver using latches and decoders can be configured, and a multimedia display capable of digital signal interface can be realized.
  • the present invention provides a video signal amplifying circuit for amplifying a video signal output from a video signal generator, and a timing controller for generating a timing signal synchronized with the video signal output from the video signal generator. Wherein the data driver and the scanning driver are driven by the timing signal. As a result, the power consumption of the entire system can be reduced, and a system suitable for portable use can be created.
  • the invention is characterized in that the timing controller, the data driver unit, and the scan driver unit are driven at a TTL level or lower. This makes the external circuit very simple.
  • the invention is characterized in that the timing controller is configured by the thin-film semiconductor device. This makes it possible to further reduce the size and cost of the system.
  • the invention is characterized in that the video signal amplifying circuit includes a signal frequency conversion circuit or a correction circuit for converting a video signal into a plurality of low frequency signals. This makes it possible to improve the horizontal resolution and achieve excellent halftone display.
  • the invention is characterized in that the video signal amplifying circuit is constituted by the thin film semiconductor device.
  • the video signal amplifying circuit is also integrally formed with the thin film semiconductor device of the present invention, a significant reduction in size and cost of the display system can be realized.
  • the present invention provides a thin film semiconductor device including a non-single-crystal semiconductor film formed on an insulating material of a substrate having at least a part of a surface thereof being an insulating material; The semiconductor film is deposited by a chemical vapor deposition method under conditions that reduce the generation rate of nuclei serving as seeds for film formation and increase the growth rate of islands generated from the nuclei.
  • a first impurity semiconductor film disposed in a source portion and a drain portion of the thin film transistor; and a high impurity layer disposed in at least one of a region between the drain portion and the channel portion and a region between the source portion and the channel portion of the thin film transistor. And a second impurity semiconductor film having resistance.
  • a semiconductor film is generated based on the principle that the generation rate of nuclei is reduced and the growth rate of islands is increased, and an LDD type TFT circuit including this semiconductor film can be realized.
  • mobility can be improved, contact resistance can be reduced, transistor channels can be shortened, withstand voltage can be improved, and a high-speed thin-film semiconductor device that is not inferior to single-crystal MOSFETs can be realized.
  • the region of the island constituting the semiconductor film is very large, and thus the crystal defect in the polycrystalline structure after the heat treatment is very small. Therefore, the resistance of the LDD portion can be reduced, and the on-current can be further improved.
  • the maximum impurity concentration and the LDD length of the first and second impurity semiconductor films can be optimized, and the channel length can be reduced.
  • the range of the maximum impurity concentration can be set to 2xl0 17 cm- 3 to lxl0 13 cm- 3, and the maximum impurity concentration can be set.
  • the range can be widened. That is, in the present invention, to slow down the rate of evolution of nuclear, for the principle of increasing the growth rate of the island semiconductor film is generated, it is possible to reduce the crystal defects, b thus it is possible to lower the resistance in the LDD portion
  • the lower limit of the maximum impurity concentration can be set to a low value such as 2xl0 17 cm- 3 .
  • the range of the LDD length can be set to 0.3 ⁇ m to 4 // m, and the setting range of the LDD length can be widened. That is, in the present invention, since a semiconductor film is generated based on the principle that the generation rate of nuclei is reduced and the growth rate of islands is increased, the crystal grain boundaries in the semiconductor film can be reduced, and the enhanced diffusion is reduced. can do. Therefore, the minimum LDD length can be reduced to about 0. Thereby, the parasitic resistance in the LDD section can be further reduced.
  • the present invention provides that the second impurity semiconductor film is disposed in the entire region of the source portion and the drain portion of the p-type thin film transistor in which the impurity implanted into the impurity semiconductor film is p-type.
  • the sheet resistance of the second impurity semiconductor film into which a low-concentration impurity is implanted can be reduced.
  • p-type thin film transistors In this case, the implantation of high-concentration impurities can be omitted, and the entire region of the source portion and the drain portion can be made of a low-concentration second impurity semiconductor film.
  • the number of photo processes can be reduced by one, and high integration of a circuit is also facilitated.
  • 1A to 1D are manufacturing process diagrams of a thin-film semiconductor device according to a first embodiment.
  • FIG. 2 is a diagram illustrating the transistor characteristics of the n-channel TFT and the p-channel TFT according to the first embodiment.
  • FIG. 3 is a characteristic diagram showing the relationship between the deposition temperature, the deposition rate, and the mobility.
  • FIGS. 6A and 6B are diagrams showing the distribution of the grain area.
  • FIGS. 7A to 7E are diagrams for explaining the principle of the present invention.
  • 8 (A) to 8 (H) are also diagrams for explaining the principle of the present invention.
  • FIG. 14 is a characteristic diagram showing the relationship between the deposition temperature and the average grain area.
  • FIG. 15 is a diagram showing data for determining the characteristic diagram of FIG.
  • FIG. 16 is a characteristic diagram showing the relationship between the deposition temperature and the off-state leakage current.
  • FIG. 17 is a diagram illustrating the source-gate breakdown voltage of the comparative example.
  • FIG. 18 is a characteristic diagram showing the relationship between the thermal oxidation temperature and the on-current.
  • FIG. 19 is an electron microscope (SEM) photograph showing the state of the MS interface of the thin-film semiconductor device of this example when the thermal oxidation temperature is 1160 ° C.
  • FIG. 20 is an electron microscope (SEM) photograph showing the state of the MOS interface of the thin-film semiconductor device of this example when the thermal oxidation temperature is 1050 ° C.
  • FIG. 21 is an electron microscope (SEM) photograph showing the state of the MOS interface of the thin-film semiconductor device of this example when the thermal oxidation temperature is 900 ° C.
  • FIG. 22 is an electron microscope (SEM) photograph showing the state of the M ⁇ S interface of the thin-film semiconductor device of the comparative example when the thermal oxidation temperature is 1160 ° C.
  • FIG. 23 is an electron microscope (SEM) photograph showing the state of the ⁇ S interface of the thin-film semiconductor device of the comparative example when the thermal oxidation temperature is 1050 ° C.
  • FIG. 24 is an electron microscope (SEM) photograph showing the state of the MOS interface of the thin film semiconductor device of the comparative example when the thermal oxidation temperature is 900 ° C.
  • FIGS. 25A to 25D are manufacturing process diagrams of the thin-film semiconductor device according to the fifth embodiment.
  • FIG. 26 is a sectional view of an LDD type TFT.
  • FIG. 27 is a cross-sectional view of a TFT having a normal structure.
  • FIG. 28 is a characteristic diagram showing the relationship between the gate electrode length and the source / drain breakdown voltage of the LDD type TFT and the TFT having the normal structure.
  • FIG. 29 is a characteristic diagram showing the relationship between the gate electrode length and the on-current of the LDD type TFT and the TFT having the normal structure.
  • FIGS. 30A to 30C are diagrams for explaining the operation of the CMOS inverter circuit.
  • FIGS. 31A and 31B are diagrams showing the transfer characteristics of the thin film transistor.
  • FIG. 32 is a diagram showing the maximum operating frequency of the shift register circuit.
  • FIGS. 33 (A) to 33 (C) are a circuit diagram, a pattern diagram, and a wafer cross-sectional view when a CMOS inverter circuit is constituted by a single-crystal MOSFET.
  • FIG. 34 is a pattern diagram in the case where a CMOS inverter is formed by TFTs.
  • FIG. 35 is a characteristic diagram showing the relationship between the dose of the LDD section and the on-current and off-current.
  • FIG. 36 is a characteristic diagram showing the relationship between the dose of the LDD section and the on / off ratio.
  • FIG. 37 is a characteristic diagram showing the relationship between the dose of the LDD section and the sheet resistance.
  • FIG. 38 is a characteristic diagram showing the relationship between the dose amount of the source and drain portions and the diffusion length.
  • FIG. 39 is a characteristic diagram showing the relationship between the dose of the source and drain portions and the contact resistance.
  • FIG. 40 is a characteristic diagram showing the relationship between the LDD length and the on-current and off-current.
  • FIG. 41 is a characteristic diagram showing a relationship between LDD length and source / drain breakdown voltage.
  • FIGS. 42A to 42D are process diagrams showing a manufacturing method according to the eighth embodiment.
  • FIG. 43 is a diagram showing the transistor characteristics of the LDD TFT of the ninth embodiment.
  • C FIG. 44 is a diagram showing the maximum shift register circuit using the LDD TFT of the ninth embodiment. It is a figure which shows an operating frequency.
  • FIG. 45 shows the contact resistance, source / drain resistance
  • FIG. 4 is a diagram illustrating an LDD resistance.
  • FIG. 46 is a diagram illustrating a model used for calculating a parasitic resistance and the like.
  • FIG. 47 is a circuit diagram of an active matrix LCD with a built-in peripheral drive circuit.
  • 48A and 48B are a pixel pattern diagram and a cross-sectional view of an active matrix LCD.
  • FIGS. 49 (A) and (B) are a circuit diagram and a timing chart of the bidirectional shift register circuit.
  • FIGS. 50 (A) and 50 (B) are a circuit diagram and a timing chart of the unidirectional shift register circuit.
  • FIGS. 51A and 51B are a circuit diagram and a timing chart of a level shifter circuit.
  • FIG. 52 is a circuit diagram of an analog line sequential driver.
  • FIG. 53 is a circuit diagram of a digital data driver.
  • FIG. 54 is a block diagram of a display system using an active matrix LCD.
  • FIG. 55 is an example of the mobility and ON current of an amorphous TFT, a conventional polycrystalline TFT, this embodiment, and a single-crystal MOSFET.
  • FIG. 55 is an example of the mobility and ON current of an amorphous TFT, a conventional polycrystalline TFT, this embodiment, and a single-crystal MOSFET.
  • FIG. 56A shows an example of the structure of a thin film semiconductor device
  • FIG. 56B is an equivalent circuit diagram of the thin film semiconductor device.
  • the first to fifth embodiments described below are examples in which a high-speed thin-film semiconductor device is obtained by devising a method of manufacturing a semiconductor film.
  • FIGS. 1 (A;) to 1 (D) show process diagrams for an n-channel TFT, and the present invention relates to a p-channel TFT and a CMOS type having an n-channel TFT and a p-channel TFT. Naturally, it can be applied to TFTs (see Fig. 26). Further, a structure called a so-called double gate may be used.
  • quartz glass was used as the substrate 201.
  • the type and size of the substrate are not limited as long as the substrate can withstand the maximum temperature during the manufacturing process of the thin film semiconductor device.
  • a semiconductor J3 such as silicon which will eventually become an active layer is deposited on the substrate 201.
  • the substrate is made of conductive material such as silicon or wafer
  • a base protective film such as a silicon dioxide film or a silicon nitride film may be deposited before the semiconductor film is deposited (see FIG. 25).
  • an intrinsic silicon film is deposited on a substrate 201 by an LPCVD method. This results in a film thickness after deposition of 100 OA.
  • the LPCVD apparatus is a wall-wall type with a volume of 184.51, and the total reaction area after inserting the substrate is about 440000 cm 2 .
  • the deposition temperature was 510 ° C, and gas was supplied to the reactor at a flow rate of 100 S CCM using monosilane (SiH ⁇ ) with a purity of 99.99% or more as the source gas. In this case, the deposition pressure was 0.8 torr, and under these conditions, the deposition rate of the silicon film was 21.5 A / min.
  • the silicon film thus deposited is subjected to a pass-through process to obtain a silicon film 202 (see FIG. 1A).
  • a silicon oxide film 203 was formed on the surface of the silicon film 202 patterned by the thermal oxidation method.
  • the thermal oxidation was performed in a 100% oxygen atmosphere at 1160 ° C at 1 atmosphere for 23 minutes and 36 seconds.
  • the silicon film was thinned to 40 OA, and a silicon oxide film having a thickness of 120 OA was obtained (see FIG. 1B).
  • a gate electrode 204 is formed from a silicon film containing a donor or an oxide.
  • a gate electrode was formed of polycrystalline silicon containing phosphor and having a thickness of 350 OA. At this time, the sheet resistance of the gate electrode was 25 ⁇ / port.
  • an impurity ion 205 to be a donor or an exceptor was implanted to form a source / drain portion 206 and a channel region 207 (see FIG. 1C).
  • phosphorus was selected as an impurity element, and an impurity was implanted at an acceleration voltage of 9 OkV and a dose of 2 ⁇ 10 15 / cm 2 .
  • an interlayer insulating film 208 was deposited by a normal pressure CVD method or the like.
  • the interlayer insulating film was composed of a silicon dioxide film, and its thickness was 5000A.
  • a heat treatment was performed at 1000 ° C. for 20 minutes in a nitrogen atmosphere to simultaneously bake the interlayer insulating film and activate the impurity element added to the source / drain portions.
  • a contact hole was opened, and a wiring 209 was formed with aluminum or the like to complete a thin-film semiconductor device (see FIG. 1 (D)).
  • the mobility obtained from the saturation region of this transistor was 10 6 cm 2 / v ⁇ sec, which was a very good value.
  • a thin film semi-conductor having very excellent properties without performing a long-time heat treatment, a very simple process of deposition only by the LPCVD method, and without performing any hydrogenation treatment.
  • a conductor device could be created.
  • FIG. 2 also shows a transistor characteristic diagram of the p-channel TFT.
  • the P-channel TFT is formed by implanting impurities, for example, boron, which become the same when forming the source portion and the drain portion.
  • the thin film semiconductor device was subjected to hydrogen plasma treatment by irradiation with hydrogen plasma for 2 hours.
  • the on-current was improved to 102 / A
  • the off-current was improved to 0.0318 pA
  • the mobility was improved to 129 cmVv ⁇ sec.
  • the deposition conditions for depositing a silicon film by the LPCVD method are merely the deposition conditions of the present invention, other implantation of silicon atoms or long heat treatment As a result, a high-performance thin-film semiconductor device can be easily manufactured without a troublesome step of (re) crystallization of a semiconductor film.
  • the LPCVD method By the LPCVD method, only the deposition conditions of the silicon film to be the active layer were changed, and various other thin-film semiconductor devices were manufactured by the manufacturing steps described in detail in the first embodiment. However, no hydrogenation treatment was performed in the second embodiment.
  • a silicon film was deposited under various conditions, and the relationship between the transistor characteristics and the deposition conditions was examined.
  • the silicon film was deposited using the LPC VD apparatus described in detail in the first embodiment.
  • the source gas is monosilane having a purity of 99.99% or more.
  • the silicon film varied the deposition temperature between 490 ° C and 650 ° C.
  • deposition was performed by appropriately setting the flow rate of monosilane between 10 S CCM and 100 S CCM and the deposition pressure between Imtor and 0.8 torr.
  • various silicon films were deposited under various deposition conditions.
  • the thickness of the deposited silicon film was 1000 ⁇ 5 OA in all samples.
  • a thin-film semiconductor device was manufactured in exactly the same manufacturing steps as in the first embodiment.
  • the thickness of the silicon film after thermal oxidation was 400 ⁇ 50 A in all samples, and the thickness of the silicon oxide film as the gate insulating film was 1200 ⁇ 50 A. If the silicon film deposition conditions change, the deposition rate also changes.
  • FIG. 3 shows the relationship between the mobility of the thin-film semiconductor device obtained by the above-described method and the deposition temperature and deposition rate of the silicon film.
  • the horizontal axis is the silicon film deposition time, and the vertical axis is the deposition rate.
  • Mobility is shown numerically.
  • the unit of mobility is cm 2 Zvi sec.
  • the dotted line in the figure indicates the boundary at a deposition temperature of 580 ° C and the boundary at a deposition rate of 6 A / min.
  • the deposition conditions In order to understand at a glance the relationship between the deposition conditions and the transistor characteristics, conditions with good characteristics are indicated by ⁇ , and the thin film semiconductor device prepared in the comparative example (the first manufacturing method described in the background art) is compared with the thin film semiconductor device. Similar items are indicated by X.
  • the deposition temperature is about 600 ° C. or higher.
  • Each of the thin film semiconductor devices manufactured according to this comparative example has a mobility of about 15 cm 2 / v ⁇ sec to about 20 cm 2 / v ⁇ sec.
  • the deposition temperature of the silicon film is set to about 580 ° C or lower, the characteristics of the obtained thin film semiconductor device are completely different depending on the deposition rate of the silicon film. That is, when the deposition rate is 6 A / min or more, as described in detail in the first embodiment, a thin film semiconductor device having very high characteristics can be obtained without performing the hydrogenation treatment. On the other hand, when the deposition rate is less than 6 A / min, the mobility is about 16 cm 2 / v ⁇ sec to about 19 cm 2 / v ⁇ sec, which is almost the same as that of the comparative example. Very high-performance thin-film semiconductor devices can be obtained only when a silicon film is deposited at a deposition temperature of 580 ° C or lower and a deposition rate of 6 A / min or more to manufacture thin-film semiconductor devices. It is.
  • the state after thermal oxidation of the silicon film forming the active layer of the thin film semiconductor device according to the present invention was examined with a scanning electron microscope (SEM). SEM observation was performed on the exposed polycrystalline silicon surface after the silicon oxide film was peeled off with a 10% aqueous hydrofluoric acid solution after thermal oxidation. The mean value and standard deviation of the results the distribution of the grain area grained area shows the exponential distribution showed a value between any of the samples from 10000 nm 2 of 20000 nm 2.
  • FIG. 6 shows the distribution of grain area confirmed in Fig. 4.
  • the average value of the grain area (grain size) was 1560 Onm 2 and the standard deviation was 1530 Onm 2 .
  • large grains having a large area of 5500 Onm 2 or more were also recognized (see the range of 55000 to 60000 in FIG. 6A). .
  • FIG. 6 (B) shows the distribution of the grain area of this comparative example.
  • the sample used in Fig. 5 and Fig. 6 (B) is a sample with a silicon film deposited at a deposition temperature of 600 ° C and a deposition rate of 37.7 A / min.
  • FIG. 5 shows the state of the silicon film after thermal oxidation of this sample.
  • the mobility of this sample is 20 cm 2 / v ⁇ sec.
  • the average grain area of this sample was 3430 nm 2 and the standard deviation was 4210 nm 2 Met.
  • the grain area of the polycrystalline film that forms the active layer is obtained.
  • a semiconductor film having excellent characteristics is generated by depositing a semiconductor film under the condition that the generation rate of nuclei is reduced and the growth rate of the island is increased.
  • the principle of the present invention will be described with reference to FIGS. 7 (A) to (E) and FIGS. 8 (A) to (H).
  • LPCVD Low Pressure Chemical Vapor Deposition
  • one of the nuclei the seed or center of film growth
  • Fig. 7 (A) the molecules that make up the gas fly from the gas phase toward the substrate. Then, these molecules receive heat from the substrate and cause a chemical reaction, and some molecules gather to form these nuclei.
  • the chemical reaction formula at this time is as follows, for example, taking monosilane as an example.
  • the thin film 40 regardless of whether the film is amorphous or polycrystalline, the thin film 40 originally corresponds to the island in the early stage of deposition (island in the late stage of deposition) 51 1, 52, 53, 54 It is composed of Until all insulating material surfaces are covered with the deposited film, island growth and nucleation are in a competitive process. Therefore, if the nucleation rate is reduced and the growth rate of the island is increased, the island becomes very large, and as a result, the area constituting the thin film (island in the late deposition process) 51 to 54 becomes large. This point is also evident from Fig. 8,) to ( ⁇ ). FIGS.
  • FIG. 8 ( ⁇ ) to (D) show the case of the present invention, in which the nucleus generation rate is reduced and the island growth rate is increased.
  • Fig. 8 ( ⁇ ) ⁇ In the comparative example (H), the nucleus generation rate is higher and the island growth rate is lower than in the present invention.
  • the growth rate of the island is faster in Fig. 8 (B) than in Fig. 8 (F).
  • the growth rate of the island is slow, so the vacant area on the substrate is not very small, and the number of nuclei generated is not so low compared to Fig. 8 (C).
  • the size of the island is smaller (Fig. 8
  • the island grows very large (FIG. 8 (D)). Then, when the semiconductor film composed of the islands (regions) grown large in this way is subjected to thermal oxidation or the like to change from an amorphous state to a polycrystalline state, a large grain, as shown in FIG. Is formed.
  • a region constituting the semiconductor film is generally called a grain in a polycrystalline state.
  • FIG. 9 shows an electron microscope (SEM) photograph showing the amorphous state of a silicon film when the deposition temperature is 510 ° C. and the deposition rate is 12.9 A / min.
  • FIG. 9 corresponds to the SEM photograph shown in FIG. 4 before thermal oxidation.
  • a region called an island is not observed depending on the SEM. Therefore, it was believed that in the case of an amorphous film, such a region called an island did not exist.
  • FIG. 10 shows an electron microscope (AFM) photograph showing the amorphous state immediately after the deposition of a silicon film when the deposition temperature is 510 ° C. and the deposition rate is 12.9 A / min.
  • FIG. 11 shows an electron microscope (AFM) photograph showing the amorphous state of the silicon film when the deposition temperature is 570 ° C.
  • FIG. 12 shows an electron microscopic (SEM) photograph showing the polycrystalline state after thermal oxidation of the silicon film.
  • all of the silicon films of the thin film semiconductor device according to the present invention are in an amorphous state immediately after being deposited by LPCVD, and the size of the island (region) constituting the amorphous state
  • the diameter (diameter) is distributed from about 100 nm to about 400 nm.
  • the average area of the islands is almost the same as or slightly smaller than the average area of the grains, and is more than 100 O nm 2 when the deposition temperature and the deposition rate are optimal.
  • FIG. 13 shows an electron microscope (SEM) photograph showing the polycrystalline state before thermal oxidation when the deposition temperature was 600 ° C.
  • the deposited film is in an amorphous state, and the size of the amorphous region is still 2 It was about 0 nm to about 80 nm. If the diameters of the regions constituting the semiconductor film immediately after deposition are distributed over 10 O nm, the average value of the grain area of the polycrystalline semiconductor film can be reduced by thermally oxidizing these semiconductor films. This is as large as 100 nm 2 or more, and a high performance thin film semiconductor device can be obtained after all.
  • the intrinsic silicon film has been described in detail as an example.
  • the thin film having a large area is deposited by adjusting the semiconductor film deposition process, and these are thermally oxidized to form a polycrystalline semiconductor film having a large grain size.
  • the present invention for producing a high-performance thin film semiconductor device is universal. Therefore, the present invention is effective not only when an intrinsic silicon film but also a silicon film containing a donor or an oxide, or a silicon-germanium film is used for a semiconductor layer.
  • the semiconductor film deposition method is not limited to the LPCVD method, but may be a plasma CVD method, a sputtering method, a vapor deposition method, or the like.
  • the average area of the island (region) constituting the semiconductor film immediately after film formation by these methods is 1 0 0 0 0 nm 2 or more, large grain polycrystalline film is obtained by thermal oxidation, high A high performance thin film semiconductor device is manufactured.
  • the generation rate of nuclei is reduced, and the growth rate of islands is increased.
  • a semiconductor film is deposited under the conditions described below.
  • the problem is how to control the rate of nucleation and the rate of island growth.
  • the nucleation rate is controlled by the deposition temperature (the temperature of the substrate surface), and the island growth rate is controlled by the deposition rate.
  • the rate of nucleation is reduced, and by increasing the deposition rate, the growth rate of the island is increased.
  • the method of controlling the nucleus generation rate and the island growth rate is not limited to the above, and the nucleus generation rate can be reduced by, for example, changing the material of the substrate. As a change in the material and the like of the substrate, for example, adoption of a special silicon dioxide film can be considered.
  • the deposition rate can be controlled by the flow rate of the source gas (monosilane, disilane, etc.) and the deposition pressure.
  • the deposition rate is related to the deposition temperature, and the deposition rate increases as the deposition temperature increases.
  • the deposition temperature is fixed at a low value, thereby lowering the nucleation rate, while increasing the flow rate of the raw material gas in order to increase the deposition rate, which has been slowed down by lowering the temperature, or
  • the deposition pressure is increasing.
  • the deposition temperature was conventionally set in the range of 600 ° C. to 65 ° C., for example. Under these conditions, as is evident from Fig. 3, even if the deposition rate is increased by controlling the flow rate and deposition pressure of the source gas, the islands forming the deposited film are small because the nucleus generation rate is too high, and No high quality semiconductor film was obtained.
  • the deposition rate is related not only to the deposition temperature, the flow rate of the source gas, and the deposition pressure, but also to, for example, the volume of the LPC VD apparatus and the total reaction area after the substrate is inserted. For example, if the total reaction area is large, the deposition rate will be slow even at the same source gas flow rate. Note that how the deposition rate is determined is described in, for example, (J. App 1. Phys. 74 (4), 15 Auust 1993 page 2 8 7 0-28 8 5). In summary, the deposition rate is a function of the source gas concentration for a fixed deposition temperature, the higher the concentration, the faster the deposition rate.
  • the concentration of the source gas is a function of the partial pressure of the source gas and the temperature of the source gas. The higher the partial pressure of the source gas, the higher the concentration, and the higher the temperature of the source gas, the lower the concentration.
  • the temperature of the source gas is determined by the pumping speed of the pump attached to the chamber and the flow rate of the source gas.
  • the deposition pressure also depends on the performance of the pump or the flow rate of the source gas. In any case, the deposition rate can be controlled by the flow rate of the source gas and the deposition pressure if parameters such as the deposition temperature, the volume of the LPC VD device, and the total reaction area are fixed.
  • the nucleation rate is also affected by the flow rate of the source gas and the deposition pressure. But, It is the deposition temperature that has a greater effect on the nucleation rate. Will have an effect.
  • the deposition rate corresponds to the thickness of the deposited film divided by the deposition time
  • the deposition time corresponds to the sum of the time required for nucleation and the time required for island growth.
  • the growth rate of the island is equivalent to the value obtained by differentiating the deposited film thickness with the deposition time.
  • deposition rates correlate, but not equal, to island growth rates.
  • the time required for nucleation is sufficiently small compared to the time required to deposit a film of several hundred A or more, so that the deposition rate and the island growth rate are almost equal.
  • the deposition time (T) and the deposited film thickness (t si) have the relationship of the following equation (a straight line equation passing through the origin).
  • the deposition rate DR and the island growth rate agree within the measurement error.
  • the deposition temperature is 580 ° C. or lower, but there is a critical temperature even at 580 ° C. or lower.
  • FIG. 14 shows a characteristic diagram showing the relationship between the deposition temperature and the average grain area after thermal oxidation.
  • Fig. 15 and Fig. 6 (A) show the results of determining the point indicated by the mouth in Fig. 14.
  • the average grain area becomes very large when the deposition temperature reaches 580 ° C.
  • FIG. 14 shows a characteristic diagram showing the relationship between the deposition temperature and the average grain area after thermal oxidation.
  • Fig. 15 and Fig. 6 (A) show the results of determining the point indicated by the mouth in Fig. 14.
  • the average grain area becomes very large when the deposition temperature reaches 580 ° C.
  • it is possible to use the maximum value of the average grain area by setting the temperature preferably at 550 ° C.
  • FIG. 16 is a characteristic diagram showing the relationship between the deposition temperature and the leakage current when the transistor is off. As shown in Fig. 16, when the deposition temperature is lower than 530 ° C, the off-state leakage current is significantly reduced. The off-state leakage current generally increases when there are many defects in the crystal. Therefore, according to the characteristic diagram in Fig. 16, when a semiconductor film is deposited at 530 ° C or lower and thermal oxidation is performed, not only does the grain area increase, but also defects in the crystal are reduced. Understand what you can do.
  • the lower limit of the deposition temperature can be determined according to the type of the source gas and the like.
  • the lower limit is, for example, 460 ° C
  • the lower limit is, for example, 370 ° C. Become.
  • the grain area decreases when the deposition temperature is lower than 500 ° C., but this is the case when the source gas is monosilane, and when disilane or the like is used, such a result is unlikely. No. The reason is that, in the case of monosilane, the deposition rate decreases when the deposition temperature is lower than 500 ° C., but not in the case of disilane or the like. D. Surface roughness of semiconductor film and gate insulating film
  • the surface shape of the completed oxide film inherits the surface shape of the semiconductor film before oxidation. Since MOS-type field-effect transistors form a gate electrode on such an oxide film, the surface shape of the semiconductor film immediately after being deposited by LPCVD or the like has an interface shape between the gate insulating film and the gate electrode of the thin-film semiconductor device. Is reflected in In other words, if the deposited semiconductor film is smooth, the interface between the gate insulating film and the gate electrode is also smooth. If the surface of the deposited semiconductor film is uneven, the interface between the gate insulating film and the gate electrode is also uneven.
  • the flatness of the interface between the gate insulating film and the gate electrode affects the withstand voltage between the source and the gate or the withstand voltage between the drain and the gate when the thin film semiconductor device is manufactured. In the case of severe unevenness, the electric field is easily concentrated, so that a high electric field is locally generated and avalanche breakdown easily occurs between the source and the gate or between the drain and the gate. Since the surface of the deposited semiconductor film was very smooth in the thin film semiconductor device according to the present embodiment (indicated by the symbol in FIG. 3), the surface roughness of the gate insulating film after thermal oxidation was the center line average roughness (R a ) Was 1.995 nm, and the interval estimate at a 95% confidence factor was 0.323 nm.
  • the surface of the deposited semiconductor film is uneven regardless of the deposition temperature, and the roughness of the gate insulating film surface after thermal oxidation is the center line.
  • the average value of the average roughness (R a) was 3.126 nm, and the interval estimate at a 95% confidence coefficient was 0.784 nm.
  • the reason why the surface of the deposited semiconductor film is smooth is that the island region in the amorphous state is large as shown in FIG.
  • the term “center line average roughness” as used herein refers to a value obtained by dividing an area of a portion obtained by turning a roughness curve from the center line by a measured length.
  • the source-gate breakdown voltage of the thin-film semiconductor device according to the present invention is three thin films for each sample when the source is grounded and the gate is negative.
  • the semiconductor devices were examined, all the samples were 100 V or more (withstand voltage of 8.333 Mv / cm or more), which was very good.
  • the withstand voltage between the source and the gate of the thin-film semiconductor device according to the comparative example was measured when the source was grounded and the gate was negative.
  • the source gas was changed by the LPCVD method, and the other processes were used to fabricate the thin-film semiconductor device by the manufacturing process described in detail in the first embodiment.
  • a semiconductor film was deposited using disilane (Si 2 Ho) having a purity of 99.99% or more as a source gas using the LPCVD apparatus described in detail in the first embodiment.
  • the deposition temperature was 450 ° C and disilane was introduced into a 100 S CCM reactor.
  • Helium having a purity of 99.9995% or more was used as a diluent gas and introduced into a 100 SCCM reactor.
  • the pressure during the silicon film deposition was 0.3 torr and the deposition rate was 19.97 A / min.
  • the silicon film thus obtained is in an amorphous state, its thickness is 100 OA, and the size of islands (regions) constituting the amorphous film ranges from about 150 nm to about 450 nm.
  • I was After patterning this amorphous film, it was subjected to thermal oxidation at 110 ° C. in a 100% oxygen atmosphere at 1 atmosphere for 23 minutes and 36 seconds.
  • the surface roughness of the gate insulating film after thermal oxidation was 1.84 nm in center line average roughness (Ra).
  • Ra center line average roughness
  • a thin-film semiconductor device was manufactured through the manufacturing process described in detail in the first example, and transistor characteristics were measured. The measurement conditions and the definitions of the on-current, off-current, and mobility are the same as in the first embodiment. As a result, a good thin-film semiconductor device with an on-state current of 53.5 ⁇ A, an off-state current of 0.154 pA, and a mobility of 78.5 cm 2 / vsec can be obtained without any hydrogenation treatment.
  • the breakdown voltage between the source and the gate was 100 V or more in all three thin-film semiconductor devices.
  • the average grain area of the polycrystalline silicon film becomes
  • the type of the raw material gas is not limited if it is monosilane.
  • the basic concept of the present invention is to lower the deposition temperature by lowering the generation rate of nuclei generated on insulating materials, and to increase the growth rate of islands to 6 people / min or more, thereby increasing the semiconductor film thickness. This is because it is based on the principle that the region (island) that constitutes is made smooth and large. Therefore, the present invention is effective for any system having a low nucleation rate and a high island growth rate.
  • disilane was used as the source gas.However, the nucleation rate was suppressed by setting the deposition temperature to 580 ° C or lower, and the island growth rate was increased when the deposition rate was 6 A / min or more. If it is possible raw material, If trisilane (S i 3 Ho) and fluoride silane (S i n Hx F y: n, x, y are integers), silane chloride (S i n H x C l y: n, x, y are integers), etc. The present invention is also effective against this.
  • a thin-film semiconductor device was manufactured by changing the thermal oxidation temperature for forming the gate insulating layer.
  • an intrinsic silicon film is deposited on a quartz substrate to a thickness of 100 OA by LPCVD.
  • the deposition conditions are the same as in the first embodiment. That is, the deposition temperature was 510 ° C., and monosilane having a purity of 99.99% or more was used as a raw material gas and supplied to a 100 SCCM reactor.
  • the deposition pressure was 0.8 torr and the silicon film deposition rate was 21.5 A / min.
  • a silicon oxide film serving as a gate insulating layer was formed on the surface of the silicon film by a thermal oxidation method.
  • the temperature of thermal oxidation was set to one parameter.
  • Thermal oxidation temperatures were 1160 ° C, 1100 ° C, 1050 ° C, 1000 ° C, 950 ° C, and 900 ° C.
  • the thermal oxidation furnace is initially maintained at 800 ° C at 1 atm in a 100% oxygen atmosphere. After inserting the substrate into the thermal oxidation furnace in this state, the temperature was raised to a desired oxidation temperature at a rate of 10 ° C / min. After reaching the oxidation temperature, the temperature was maintained for an appropriate time according to each temperature, and thermal oxidation was advanced. At 1160 ° C this time is 23 minutes and 36 seconds.
  • FIG. 18 shows the thermal oxidation temperature dependence of the transistor characteristics of the thin film semiconductor device prepared in the comparative example.
  • a silicon film which will eventually become an active layer is deposited at a temperature of 600. Then, a monosilane flow rate of 100 S CCM, a deposition pressure of 4 Omtorr, a deposition rate of 38. One person / min was deposited, and then a thin-film semiconductor device was produced by the above-described manufacturing method. It can be seen that the characteristics of the thin-film semiconductor device according to the comparative example are rapidly deteriorated when the thermal oxidation temperature is lowered, and that the thermal oxidation temperature cannot practically be lowered.
  • the thin film half of the present invention It can be seen that the conductor device is superior to the thin-film semiconductor device obtained by thermal oxidation at 1160 ° C in the comparative example even when the thermal oxidation temperature is 900 ° C. This is because, in the thin film semiconductor device according to the comparative example, if the thermal oxidation temperature is set to about 1100 ° C or less, the surface roughness of the MOS interface (the interface between the semiconductor layer and the gate insulating layer) becomes severe, and the degree of the surface roughness becomes high On the other hand, the lower the oxidation temperature, the worse it becomes. On the other hand, in the thin-film semiconductor device according to the present embodiment, the M 0 S interface is very [stable]. It depends.
  • FIG. 19, FIG. 20, and FIG. 21 show the state of the MOS interface of the thin-film semiconductor device of this example when the thermal oxidation temperature was 1160 ° C, 1050 ° C, and 900 ° C, respectively.
  • a microscope (SEM) photograph is shown.
  • Fig. 22, Fig. 23, and Fig. 24 show the state of the MOS interface of the thin-film semiconductor device of the comparative example when the thermal oxidation temperature was 1160 ° C, 1050 ° C, and 900 ° C, respectively.
  • An electron microscope (SEM) photograph is shown.
  • Thin film semiconductor devices are often made on high melting point quartz glass or the like.
  • lowering the thermal oxidation temperature regardless of whether the substrate is formed on any substrate, reduces the amount of expansion and contraction and the amount of warpage of the substrate, and enables high-density and high-definition processing.
  • the temperature could not be lowered. From this point, the advantage of the present invention will be understood.
  • the fifth embodiment is an embodiment in which the present invention is applied to a low-temperature process.
  • the driving method has shifted from the simple matrix method to the active matrix method, and it is becoming possible to display large amounts of information.
  • the active matrix method enables a liquid crystal display having more than hundreds of thousands of pixels, and forms a switching transistor for each pixel.
  • a transparent insulating substrate such as a fused silica plate or glass that enables a transmissive display is used.
  • the active layer of a thin film transistor is usually amorphous
  • a semiconductor film such as silicon-polycrystalline silicon
  • a polycrystalline silicon with a high operating speed is advantageous when a drive circuit is integrated with a thin film transistor.
  • a fused quartz plate is used as a substrate, and the TFT is usually manufactured by a manufacturing method called a high-temperature process in which the maximum process temperature exceeds 100 ° C.
  • a high-temperature process in which the maximum process temperature exceeds 100 ° C.
  • an amorphous silicon film is used as an active layer, a normal glass substrate is used. It is essential to use inexpensive ordinary glass as the insulating substrate in order to increase the size and cost of LCD display screens.
  • the amorphous silicon film has a problem that the electric characteristics are remarkably inferior to the polycrystalline silicon film and the operation speed is slow. Also, since the polycrystalline silicon TFT of the high-temperature process uses a fused silica plate, there is a problem that it is difficult to reduce the size and cost of the LCD. As a result, there is a strong need for a technique for fabricating a thin-film semiconductor device using a semiconductor film such as a polycrystalline silicon film as an active layer on a normal glass substrate. Therefore, when using large-scale ordinary glass substrates with high mass productivity, there is a major restriction on the maximum process temperature of about 600 ° C or less in order to avoid deformation of the substrates.
  • a-Si film was deposited at a deposition temperature of 550 ° C using monosilane (SiH 4 ) as a source gas by LP CVD.
  • Laser irradiation is applied to the Si film to convert the a-Si film into a p01y-Si film.
  • a Si 2 film which is a gate insulating film, is deposited at a substrate temperature of 100 ° C by ECR-PECVD.
  • the source / drain of the transistor is self-aligned (self-aligned) by ion-implanting a donor or an impurity into the silicon film using the gate electrode as a mask. ⁇ Line).
  • ion implantation is performed using a non-mass separation type implantation apparatus called an ion doping method, and phosphine (PH 3 ) diborane (B 2 H 6 ) diluted with hydrogen is used as a source gas.
  • Activation of implanted ions is 300 ° C.
  • an inter-layer insulating film is deposited, electrodes and wiring are made of indium tin oxide (ITO) and aluminum (A1), and the thin-film semiconductor device is completed.
  • a good thin film semiconductor is provided.
  • the body device can be manufactured in a practical and simple manner.
  • a thin-film semiconductor device can be manufactured more stably at a process temperature at which an ordinary large-sized glass substrate can be used.
  • FIGS. 25 (A) to 25 (D) are views showing the steps of manufacturing a thin film semiconductor device for forming a MIS type field effect transistor.
  • an alkali-free glass OA-2, NEC Glass Co., Ltd.
  • OA-2 alkali-free glass
  • a silicon dioxide film (SiO 2 film) 102 serving as a base protective film is formed on a substrate 101 by an atmospheric pressure chemical vapor deposition method (APCVD method), a PECVD method, or a sputtering method.
  • APCVD method atmospheric pressure chemical vapor deposition method
  • PECVD method PECVD method
  • sputtering method a sputtering method.
  • a SiO 2 film can be deposited using monosilane (SiH 4 ) or oxygen as a raw material at a substrate temperature of about 250 to 450 ° C.
  • the substrate temperature can be reduced from room temperature to 400 ° C.
  • the S iH 4 and 0 2 as the material gas in APCVD method at a temperature of 300 ° C, to deposit a S i 0 2 film 2000 A.
  • an intrinsic silicon film which will later become the active layer of the thin-film semiconductor device, was deposited at about 500A.
  • the intrinsic silicon film was deposited at a deposition temperature of 495 ° C for 31 minutes at a deposition temperature of 495 ° C using a high-vacuum LPCVD apparatus to flow monosilane (SiH 4 ) as a source gas at a flow rate of 200 SCCM.
  • the high vacuum LPCVD apparatus used in the fifth embodiment has a volume of 184.51.
  • the 17 substrates were inserted into a reaction chamber maintained at 300 ° C with the front side facing down. After the board was inserted, the turbo molecular pump was started to operate, and after reaching steady rotation, a leak test was performed for 2 minutes.
  • the leak rate of degassing at this time was 3.3 ⁇ 10—orr / min. Thereafter, the temperature was raised from the insertion temperature of 300 ° C to the deposition temperature of 495 ° C over 1 hour. During the first 10 minutes of heating, no gas was introduced into the reaction chamber, and the temperature was raised in vacuum. The minimum background pressure reaching the reaction chamber 10 minutes after the start of the temperature rise was 5.4 ⁇ 10—orr. During the remaining 50-minute heating period, nitrogen gas with a purity of 99.9999% or more was kept flowing at 300 SCCM. At this time, the equilibrium pressure in the reaction chamber was 3.0 ⁇ 10 3 torr.
  • the raw material gas SiH 4 was flowed at 200 SCCM, and a silicon film was deposited for 31 minutes and 00 seconds.
  • the pressure in the reaction chamber was maintained at 1.3 tor by a pressure regulator. Since the thickness of the silicon film thus obtained was 514 A, the deposition rate was 16.6 A / min.
  • the deposition temperature is 495 ° C and the deposition rate is 16.6A / min, both the deposition temperature and the deposition rate shown in Fig. It falls within the above range. Therefore, as described in the first to fourth embodiments, a semiconductor film having good characteristics can be formed.
  • the silicon film thus obtained is a high-purity a-Si film.
  • the a-Si film is crystallized by irradiating the a-Si film with optical energy or electromagnetic energy for a short time. Then, it is reformed into polycrystalline silicon (Po 1 y—Si).
  • an xenon 'chloride (XeCl) excimer laser (wavelength: 308 nm) was irradiated. The half intensity width of one laser pulse is 45 ns. Since the irradiation time is such a very short time, the substrate is not heated when a-Si is crystallized into poly-Si, so that the substrate is not deformed.
  • Laser irradiation was performed in air with the substrate at room temperature (25 ° C).
  • the irradiation area of laser irradiation is a square with 8 mm aperture, and is shifted by 4 mm for each irradiation.
  • the first laser irradiation is performed.
  • the energy density of the first laser irradiation was 160 mJ / cm 2 .
  • the second laser irradiation is performed on the entire surface with the energy density set to 275 mJ / cm 2 .
  • the scanning method is the same as the first laser-irradiation, in which the square irradiation area with an 8 mm aperture is scanned with a 4 mm shift in the Y and X directions.
  • the entire substrate is uniformly crystallized from a—S i to p 0 1Si.
  • a Xe C 1 excimer laser is used as the optical energy or electromagnetic wave energy, but the energy source is not limited if the energy irradiation time is within several tens of seconds. For example, Ar F E screeching.
  • a lamp light such as an arc lamp or a tungsten lamp may be applied.
  • arc lamp irradiation by changing the lamp output to about 1 kW / cm 2 or more and the irradiation time to about 45 seconds, the film quality changes from a-Si to poly-Si. Even during this crystallization, the energy irradiation time is short, so that the substrate is not deformed or cracked by heat.
  • the silicon film was patterned to form a channel portion semiconductor film 103 serving as an active layer of a transistor (FIG. 25A).
  • a heat treatment may be performed at a temperature of about 600 ° C. or lower in addition to the above energy irradiation. This is a technique called the solid phase growth method. At a temperature of about 600 ° C, crystallization is completed by heat treatment for about 8 to 24 hours. In this way, a method of manufacturing a thin-film semiconductor device combining a low-temperature process and a solid-phase growth method can be realized.
  • the gate insulating film 104 is formed by ECR-PECVD or PECVD.
  • a SiO 2 film was used as a gate insulating film, and deposited to a thickness of 120 OA by PECVD (FIG. 25B).
  • monosilane (SiH 4 ) and laughing gas (N 20 ) were used as source gases to form the substrate at a substrate temperature of 300 ° C.
  • the plasma was set up by a 13.56 MHz r ⁇ "wave with 900 W power and 1.50 torr vacuum.
  • the flow rate of SiH 4 was 250 SCCM and N 20
  • the flow rate was 7000 SC CM.
  • the deposition rate of the SiO 2 film was 48.3 A / s.
  • the S i0 2 by irradiating oxygen plasma to the silicon film and forming an oxide film on immediately before and after the deposition in these conditions was performed to improve the MOS interface and the oxide film.
  • a T EOS Si- (0-CH 2 -CH 3) an organosilane and an oxidizing gas such as oxygen or the like is not limited to these
  • a highly versatile PECVD apparatus was used here, it is a matter of course that the insulating film may be formed by an ECR-PEC VD apparatus.
  • the insulating film formation temperature is preferably 350 ° C or lower, which is important to prevent thermal degradation of the MOS interface and gate insulating film. The same applies to all the following steps. All process temperatures after the formation of the insulating film must be kept below 350 ° C. This is because high performance thin film semiconductor devices can be manufactured easily and stably.
  • a thin film to be the gate electrode 105 is deposited by a sputtering method, an evaporation method, a CVD method, or the like.
  • tantalum (Ta) was selected as a gate electrode material, and 5,000 people were deposited by a spa method.
  • the substrate temperature at the time of sputtering was 180 ° C, and argon (Ar) containing 6.7% of nitrogen (N 2 ) was used as the sputtering gas.
  • the optimal nitrogen content in argon is between 5.0% and 8.5%.
  • the crystal structure of the tansol film obtained under these conditions is mainly a twin structure, and its specific resistance is 4 ⁇ . Therefore, the sheet resistance of the gate electrode in the fifth embodiment is 0.8 ⁇ / port.
  • the fifth embodiment has the aim of creating the ⁇ channel TF T, as the raw material gas with a dilute concentration of 5% phosphine in hydrogen ( ⁇ 3), high frequency output 38 W, at an accelerating voltage 8 OkV 5 x 10 implanted to a concentration of 1 5 1 / cm 2. Phosphorus concentration in the silicon film at this time is 5 X 10 2 ° cm one 3 mm.
  • an optimal value in the range of about 20W to 150W is used.
  • diborane (B 2 H 6 ) with a concentration of 5% diluted in hydrogen was used as the source gas, the high-frequency output was changed from 20 W to 150 W, and the acceleration voltage was 6 OkV and 5 ⁇ 10 15 The density is about 1 / cm 2 .
  • one of the n-channel TFT and the p-channel TFT is alternately covered with a mask using an appropriate mask material such as polyimide resin, and ion implantation of each is performed by the above method. I do.
  • SiO 2 was formed as an interlayer insulating film by PE CVD.
  • TE The substrate was formed at a substrate temperature of 300 ° C. using OS (Si- (O-CH2-CH3) 4) and oxygen ( ⁇ 2 ).
  • the plasma was set up by a 13.56 MHz rf wave with a power of 800 W and a vacuum of 8.0 t 0 rr.
  • TE 0 S of the flow rate of 0 2 of the flow rate at 200 SC CM was 8000 SC CM.
  • the deposition rate of the SiO 2 film was 12 OA / s.
  • a heat treatment was performed for 1 hour at 300 ° C. in an oxygen atmosphere to activate the implanted ions and to harden the interlayer insulating film.
  • the heat treatment temperature is preferably from 300 ° C to 350 ° C.
  • a contact hole is opened, and a source / drain extraction electrode 110 is formed by a sputtering method or the like, thereby completing a thin-film semiconductor device (FIG. 25D).
  • ITO Indium tin oxide
  • A1 aluminum
  • Effective electron mobility J.L. J, Appl, Phys. 53, 1193 '82
  • Ids changes by almost seven orders of magnitude with respect to 10V modulation of the gate voltage.Furthermore, extremely excellent and uniform thin-film semiconductor devices with less variation can be easily manufactured in a low-temperature process with a maximum process temperature of 600 ° C or less.
  • the process maximum temperature is the first process, misalignment due to the heat process is minimized, and an inexpensive glass substrate can be used.
  • the a_S i film is composed of large chunks, the size of each crystal grain during crystallization increases, and high-performance electrical characteristics can be obtained. By optimizing the conditions, an ideal a-Si film can be obtained, and by crystallizing these, a uniform and high-quality poly-Si film can be obtained.
  • the initial temperature of the a-Si film was increased by using the deposition temperature of about 550 C or higher in the LPC VD method without considering the deposition rate, or by setting the substrate temperature to about 400 ° C in the PEG VD method. No consideration was given to quality, and therefore, problems such as non-uniformity and inability to achieve stable production occurred.
  • the present invention is shown in FIG. 5 Effective especially for top gate type TFTs as shown in (A) to (D).
  • a silicon film is deposited after the gate insulating film is formed, and then crystallization such as laser irradiation is performed. Exposure to a nearby high-temperature thermal environment for a short time. This thermal environment roughens the MOS interface, and further changes the chemical composition and bonding state of the insulating film near the MOS interface. As a result, the transistor characteristics are degraded and the variation is increased.
  • Optimum value of deposition temperature in the second embodiment, deposition was performed under conditions where the deposition temperature was 530 ° C or less and the deposition rate was 6 A / min or more.
  • a high-quality semiconductor film made of a polycrystalline silicon film or the like can be easily formed at a low temperature of less than about 600 ° C.
  • the characteristics of the thin-film semiconductor device have been dramatically improved, and stable mass production has been realized. Specifically, it has the following effects.
  • the process temperature is low, less than 600 ° C, inexpensive glass can be used and product prices can be reduced. Furthermore, since the distortion due to the weight of the glass itself can be prevented, the size of the liquid crystal display (LCD) can be easily increased.
  • LCD liquid crystal display
  • the self-aligned TFT whose source and drain are self-aligned with respect to the gate electrode, is ion-doped, followed by 300 ° C to 350 ° C. Activation at a low temperature of about C became remarkably easy. As a result, stable activation has been achieved. Furthermore, it has become possible to easily and stably produce light-doped-drain (LDD) TFTs. Since the LDD TFT is realized by a low-temperature process poly-Si TFT, it has become possible to miniaturize the TFT element and to reduce the off-leakage current.
  • LDD light-doped-drain
  • the present invention when the present invention is applied to an active matrix liquid crystal display or the like, an inexpensive glass substrate or the like can be used, and a large, high-quality LCD can be easily and stably manufactured. Also, when it is applied to other electronic devices, it also reduces element degradation due to heat. As described above, the fifth embodiment has a great effect of easily realizing high performance and low cost of electronic devices such as active matrix liquid crystal display devices and integrated circuits.
  • the sixth to twelfth embodiments described below are examples in which an LDD type thin film semiconductor device (LDD type TFT circuit) having high speed and good characteristics is obtained by optimizing process conditions and the like.
  • LDD type TFT circuit LDD type thin film semiconductor device
  • the TFT circuit of the sixth embodiment is a CMOS circuit using LDD TFTs for both the p-channel and the n-channel.
  • the LDD type TFT has a high resistance portion between the channel and the source / drain so that the electric field concentration at the drain end of the channel can be suppressed. This has the effect of improving the breakdown voltage between the gate and the gate and the source.
  • the voltage applied to the channel portion is reduced by the high resistance portion, and the on-current is reduced.
  • LDD-type TFTs have been used as switching elements in the active matrix section and as resistance elements in the SRAM, but they have not been used in high-speed circuits of CM ⁇ S.
  • CMOS circuits using LDD TFTs can operate at higher speeds.
  • the high-speed LDD TFT according to the present invention can be widely applied not only to a CMOS structure but also to an NMOS structure and a PMOS structure.
  • a gate insulating film 5 is formed on an island-shaped patterned semiconductor thin film 2 on an insulating substrate 1, and a gate electrode 6 is formed thereon.
  • an impurity serving as a donor is implanted at a low concentration into the semiconductor thin film in the source / drain portion of the n-channel TFT to form an n-semiconductor thin film 9.
  • Dose of impurity implanted at this time lxl0 13 cm- 2 ⁇ lxl0 14 cm- 2 mm, preferably a 2xl0 13 cm- 2 ⁇ 5xl0 13 cnf 2 about.
  • the maximum impurity concentration of the n—semiconductor thin film 9 is multiplied by 10 5 (see the calculation formula described later) to obtain lxl0 18 cm— 3 to lxl0 19 cm— 3. , preferably a 2xl0 18 cm- 3 ⁇ 5xl0 1 8 cnf 3 about.
  • the dose of the impurity implantation is about 5xl0 14 cm- 2 to lxl0 1 Gcm- 2 , preferably about lxl0 15 cm- 2 to 3xl0 15 cm- 2 .
  • n + maximum impurity concentration of the semiconductor thin film 3 by multiplying the 105 to, 5xl0 19 cm one 3 ⁇ lxl0 21 cm- 3 mm, preferably lxl0 2.
  • the semiconductor thin film formed in the shape of an island becomes a part of the intrinsic semiconductor region of the channel portion, the high-resistance impurity semiconductor regions on both sides thereof, and the low-resistance impurity semiconductor region of the source / drain portions at three different resistance portions. Will be divided.
  • an impurity serving as an acceptor is implanted at a low concentration into the semiconductor thin film at the source / drain portion of the P-channel TFT to form a P-semiconductor thin film 10, and then a higher concentration is implanted at the source / drain portion to obtain a ⁇ ⁇ semiconductor.
  • impurities are implanted using the gate electrode as a mask, so that the boundary between the ⁇ _semiconductor thin film 9 and the channel portion and the ⁇ semiconductor thin film 10 and the channel portion have a self-aligned structure.
  • the boundary between the ⁇ -semiconductor thin film 9 and the ⁇ -semiconductor thin film 3 and the ⁇ -semiconductor thin film 10 and the semiconductor thin film 4 are formed by non-self-alignment using a photoresist or the like. In some cases, it is formed by self-alignment using a door.
  • an ⁇ + semiconductor thin film or p ⁇ semiconductor thin film containing impurities is formed in the source and drain portions in an island shape in advance. Is also good. That is, in the TFT, it is desirable to reduce the thickness of the (intrinsic) semiconductor thin film as much as possible in order to limit the current flowing at the time of reverse bias. However, if the thickness is too small, the aluminum wiring may penetrate through the contact hole into the board. Therefore, another island-shaped semiconductor thin film is formed in the source / drain portions, thereby preventing the above-mentioned situation and making the (intrinsic) semiconductor thin film even thinner.
  • CM0S TFT circuit is completed.
  • a semiconductor thin film such as Te or a compound semiconductor thin film such as CdSe can be used in addition to a polysilicon-amorphous silicon thin film.
  • the length of the overlap portion Yjii of the n-channel TFT and the overlap portion Yjp of the p-channel TFT is smaller than that of the TFT having the normal structure as shown in FIG. This is because the concentration of the impurity implanted in the n-semiconductor thin film 9 and the p-semiconductor thin film 10 is extremely low, and therefore, the diffusion length in the channel direction becomes short.
  • the capacitance of the overlapping part always becomes a parasitic capacitance and loads the CMOS circuit.
  • n channel effective channel length Leffn and p The effective channel length Leffp of the channel is the length of the n-channel gate electrode (see Fig. 26, sometimes referred to as the gate electrode width). Lgaten and p-channel gate electrode length The length is twice the length of Yjp. Therefore, if the overlapping portion is small, the effective channel length becomes longer and the on-current decreases.
  • the overlapping portion is small, so that the effective channel length is slightly longer than that of the TFT having the same structure of the gate electrode and the ON current is reduced.
  • the LDD structure significantly improves the withstand voltage between the source and the drain, making it possible to construct circuits with extremely small gate electrode lengths. As a result, the LDD structure reduces the effective channel length, and the reduced on-current can be compensated for by reducing the gate electrode length.
  • the TFT channel resistance Rch (on) in the ON state changes faster than the first order of the effective channel length Lefi. That is, Rch (on) is
  • n of Leff is usually greater than 1.
  • the on-current of the TFT increases rapidly as the effective channel length becomes shorter. This is because, in the case of a TFT, the channel portion is in a polycrystalline state, so that as the channel becomes shorter, the number of grain boundaries (grain-boundary) contained in the channel decreases, and the effect on electrical conductivity decreases. It is believed that the adverse effects are reduced. For this reason, even if the current is somewhat limited by the parasitic resistance of the LDD section, the current flowing through the device can be larger in the LDD type TFT with a shorter channel than in the TFT with the normal structure. For example, FIG.
  • FIG. 28 is a characteristic diagram showing the relationship between the gate electrode length and the source / drain withstand voltage for each of the LDD type TFT of this example and the TFT of the normal structure.
  • the gate electrode length of both the p-channel TFT and the n-channel TFT needs to be 5 m or more in order to obtain a sufficient source-drain breakdown voltage.
  • the LDD type TFT of this embodiment as is clear from FIG.
  • a sufficient source-drain breakdown voltage (20 V or more) can be obtained even when the gate electrode length is 5 / zm or less. Then, even if the gate electrode length is 3 m, a source-drain breakdown voltage of 20 V or more can be obtained. Further, even if the gate electrode length is 2 m, a source-drain breakdown voltage of 15 V or more higher than that of a TFT having a normal structure can be obtained. Moreover, the off-current is one order of magnitude less.
  • FIG. 29 is a characteristic diagram showing the relationship between the gate electrode length and the on-current for each of the LDD type TFT of this example and the TFT of the normal structure.
  • Fig. 29 As can be seen, the on-state current of a normal structure TFT with a gate electrode length of 5 ⁇ 111 is about the same as that of an LDD type TFT with a gate electrode length of 4 ⁇ ⁇ ⁇ m. In other words, it can be understood that even if the on-current is reduced by adopting the LDD structure, the on-current which is equal to or larger than that of the normal structure can be obtained by reducing the gate electrode length.
  • the gate electrode length is 4 ⁇ m
  • the on-current of a TFT with a normal structure when the gate electrode length is 4 / m is about the same as the on-current of an LDD type TFT with a gate electrode length of 3m.
  • the gate electrode length is 3, a sufficient withstand voltage can be obtained as shown in FIG. 28, so that no problem occurs in this case.
  • the gate electrode length is less than 4 zm, the on-current cannot be measured if the gate electrode length is less than 4 zm because the lease-drain breakdown voltage is insufficient.
  • the LDD type TFT of the present embodiment a sufficient source-drain breakdown voltage can be obtained even at 2 zm, and the on-state current in this case is extremely high as shown in FIG. That is, in the LDD type TFT of the present embodiment, it is possible to obtain an ON current of a magnitude that could not be obtained with a TFT having a normal structure, for example, by setting the gate electrode length to less than 3 / zm. .
  • the gate electrode length is set to 5 ⁇ m or less, preferably 4 zm or less, and more preferably 3 ⁇ m or less by making both the p-channel and the n-channel LDD type. And a significant increase in speed is possible.
  • the thickness of the gate insulating film Ji can be reduced, for example, to 1000 A or less. Although thinning the gate insulating film increases the channel capacitance, the threshold voltage decreases and the on-current increases, so that the operating speed of the TFT circuit can be improved.
  • Fig. 30 (A) is the circuit symbol of the CMOS inverter circuit
  • Fig. 30 (B) is its circuit diagram
  • Fig. 30 (C) is its equivalent circuit.
  • the operating speed of the LDD type CMOS TFT circuit will be described using these figures.
  • the input of the next-stage gate is connected to the output of the gate as shown in Fig. 30 (A).
  • the first stage TFTpl or TFTnl in Fig. 30 (B) charges and discharges the two channel capacities of the next stage TFTp2 and TFTn2.
  • the time constant of the discharge determines the switching speed.
  • the on-resistance Rpl of the p-channel TFT and the on-resistance Rnl of the n-channel TFT decrease, and the charge current ipl and the discharge current inl increase.
  • the overlap capacitance Cp02 of the next-stage P-channel TFT and the overlap capacitance Cn02 of the n-channel TFT are also reduced for the above-mentioned reason, and the capacitance C2 of the channel is also reduced by shortening the channel length.
  • Bias condition ON state, OFF state and This means that the capacitance value of the load has decreased due to the bias in the middle.
  • the short-channel LDD-type CMOS TFT circuit has a shorter charging / discharging time constant than the normal structure of the TFT circuit, and the operating speed is improved. Even if the resistance of the LDD section is high and the on-resistance Rpl of the p-channel TFT and the on-resistance Rnl of the n-channel TFT are slightly higher than the TFT of the normal structure, the time constant Rpl X (Cp02 + Cn02 + C2) If the value and the value of Rnl x (Cp02 + Cn02 + C2) are smaller than that of a TFT having a normal structure, the operation speed is improved.
  • FIGS. 31A and 31B show examples of transfer characteristics of a TFT actually manufactured with the structure of FIG.
  • the transfer currents 42 and 44 of the LDD type TFT have an on-current of about 50% to 60%. This is due to the fact that the LDD TFT has a longer effective channel length because the TFTs with the same gate electrode length were compared.
  • the off-current is dramatically reduced, and the on / off ratio is improved by more than one digit.
  • source-drain breakdown voltage and source-gate breakdown voltage have been greatly improved. Therefore, if the gate electrode length is halved in the LDD type, the on-state current becomes equal to or more than that, and the off-state current can be reduced by more than one digit to improve the withstand voltage.
  • Figure 32 shows the results of simulating the maximum operating frequency of the shift register circuit based on the characteristics of the prototype LDD TFT.
  • the short-channel LDD TFT circuit can operate at higher speed than the TFT circuit with the normal structure.
  • the gate electrode length is about half, the off-state current of the LDD TFT is much smaller, so driving the same voltage can reduce the power consumption of the circuit.
  • the LDD TFT has a much higher withstand voltage between the source and the drain and the withstand voltage between the source and the gate, a high-voltage circuit can be configured if necessary.
  • this circuit can easily drive electro-optical materials that could not be driven by a TFT circuit because a high drive voltage was required.
  • an electro-optical material for example, a polymer dispersed liquid crystal or a guest-host liquid crystal can be considered. These liquid crystals have a high threshold voltage, and if these liquid crystals are used for a display element of a liquid crystal display device, the viewing angle can be greatly improved.
  • the gate electrode length of the n-channel TFT is made longer than that of the p-channel TFT in order to balance the ON current due to the difference in mobility between the n-channel TFT and the p-channel TFT. This is because for the fastest operation of CMOS circuits, it is desirable that the on-currents of the two TFTs in a pair be the same. In particular, in a CMOS analog switch, the parallel resistance of the two TFTs at the operating point must be kept below a certain value, so the resistance of the p-channel TFT must be sufficiently small. In terms of space efficiency on the layout, change the channel length with a constant channel width, rather than changing the channel width ratio with a constant channel length. Is more advantageous.
  • the channel length may be fixed with the gate electrode length being the minimum dimension, and the n-channel width may be smaller than the p-channel width.
  • the channel length and channel width of the p-channel TFT and the n-channel TFT can be determined relatively easily.
  • TFTs of the same polarity are arranged in parallel and in series, such as NAND gates and NOR gates, TFTs with different polarities are used according to the purpose of operation of the circuit. The size needs to be optimized.
  • FIGS. 33 (A;), (B), and (C) show a circuit diagram, a pattern diagram, and a cross-sectional view of a wafer in a case where a CMOS-integrated circuit is constituted by a single-crystal MOSFET.
  • FIG. 34 shows a pattern diagram in a case where a CMOS inverter is constituted by TFTs.
  • P-We11 is required to form an n-channel transistor, so that the p-channel transistor and n-channel transistor cannot be very close.
  • N—Bu 1 k In order to stabilize the potential of Wei 1 or N—Bu 1 k and to prevent the occurrence of a latch, etc., P — ” ⁇ ⁇ 611 has? +, N—Bu 1 k Must have an N + stopper (guard bar), and this stopper must be provided at the boundary between the p-channel transistor and the n-channel transistor.
  • N + stopper Guard bar
  • this stopper must be provided at the boundary between the p-channel transistor and the n-channel transistor.
  • the horizontal length in Fig. 33 increases, and the occupied area of the circuit increases.
  • Figure 34 (corresponding to the cross-sectional view in Figure 27), there is no need to provide a stopper in the TFT, and the thin films are completely insulated from each other.
  • the structure is simpler than that of the single-crystal MOSFET, and there is an advantage that the p-channel transistor and the n-channel transistor can be freely laid out. If the operation speed can be made closer to that of a single-crystal M 0 SFET, and the operation speed can be made closer to that of a single-crystal M 0 SFET by using the LDD type, In addition, it is possible to replace a circuit that uses a TFT with a TFT configuration.In addition, in many cases, a TFT has a pattern arrangement as shown in FIG. 34, in which case the channel width is kept constant. It is more advantageous to change the channel length in terms of layout efficiency.
  • optimization of the manufacturing process conditions of the LDD type TFT will be described.
  • the maximum impurity concentration (dose amount) of the LDD part is optimized.
  • the second is to optimize the maximum impurity concentration (dose) in the source and drain, and the third is to optimize the LDD length.
  • the speed and the breakdown voltage of the LDD type TFT are increased.
  • FIG. 35 and FIG. 36 are characteristic diagrams showing the relationship between the dose of the LDD portion, the on-current, the off-current, and the on-off ratio (on-current / off-current).
  • FIG. 37 is a characteristic diagram showing the relationship between the dose of the LDD section and the sheet resistance of the LDD section.
  • the polycrystalline semiconductor film is prepared according to the first manufacturing method of the background art, and its film thickness is about 50 OA.
  • the off-state current cannot be reduced.
  • the off-state current sharply decreases below IX 10 14 cm ⁇ 2 .
  • the dose in the LDD part is high, the electric field concentration at the drain end cannot be suppressed, which increases the off-state current and causes a decrease in the source-drain breakdown voltage and the source-gate breakdown voltage. It is. Therefore, it is desirable that the dose of the LDD part is lxl0 14 cm- 2 or less. Therefore, the maximum impurity concentration of the LDD part is multiplied by 10 5 to be IX 10 13 cm- 3 or less. desirable.
  • the dose in the LDD section is too low, the on-current will be greatly reduced, as shown in FIG. This is because, as is apparent from FIG. 37, the sheet resistance of the LDD section increases as the dose of the LDD section decreases. For example, if the LDD dose is less than lxlO 13 cm- 2 , the sheet resistance will be greater than 250 250 ⁇ / port.
  • the seed resistance is high as described above, for example, when the on-resistance of the transistor is low and is about 10 ⁇ to 20 ⁇ , it is greatly affected. Therefore, it is desirable that the dose of the LDD part is at least lxlO 13 cm- 2 or more. Further, as shown in FIG.
  • the on-off ratio is between lxlO 13 cm- 2 and lxl0 14 cm- 2 . It has a local maximum value, for example, the on / off ratio reaches a maximum at about 2xl0 13 cm- 2 to 5xl01 13 cm- 2 .
  • the dose is about lxl0 13 cnT 2 to about lxlO 14 cm— 2
  • the maximum impurity concentration is about lxl0 18 cm— 3 to lxl0 19 cm— 3 .
  • the LDD portion and a dose 2xl0 13 cm- 2 ⁇ 5xl0 13 cm one 2 mm that the maximum impurity concentration is in the range of about 2xl0 18 cm- 3 ⁇ 5xl0 18 cm- 3 Desirable. By doing so, the maximum impurity concentration in the LDD portion is optimized.
  • JP-6- one hundred and two thousand five hundred thirty-one it is disclosed that the dose of the LDD portion with 1x1 0 14 cm- 2 or less as described above.
  • this prior art does not disclose the lower limit, and there is no suggestion that there is a maximum value of the on / off ratio in the range where the dose is lxlO 14 cnT 2 to lxl0 13 cm- 2.
  • the idea of optimizing the maximum impurity concentration of the LDD part is based on the technology of the single crystal LDD type MOSFET. It is a thought that cannot exist in art.
  • the single crystal LDD type MOS FET has a short LDD length of, for example, about 0.1 m, and therefore, the resistance value of the LDD portion does not significantly affect the operation speed. Therefore, in the LDD type MOSFET, it is not necessary to consider the maximum impurity concentration in the LDD portion.
  • non-single-crystal LDD TFTs have a longer LDD length than single-crystal MOS FETs because of enhanced diffusion along grain boundaries as described above. For this reason, the sheet resistance of the LDD section becomes a problem, and in order to increase the speed, the idea of optimizing the maximum impurity concentration of the LDD section is required.
  • Fig. 38 shows a characteristic diagram showing the relationship between the dose in the source / drain area and the diffusion length
  • Fig. 39 shows the dose in the source-drain area and the connection resistance in the source / drain area. Is shown in FIG. 38, the diffusion length increases as the dose of the impurity implanted in the source / drain increases. If the diffusion length is increased, for example, impurities in the drain or source part diffuse into the LDD part, and the effective LDD length of the LDD part becomes zero. When the LDD portion is made of non-self-aligned using a photoresist, the LDD length is determined by the mask size of the photoresist.
  • the gate electrode length is set to 5 ⁇ m or less to shorten the channel, so that the LDD length cannot be made too long for miniaturization of the device, and the LDD length is, for example, 4 zm or less. It is desirable that However, in this case, if the dose in the source / drain section becomes larger than 1 xlO ie cm- 2 , the diffusion length also becomes larger as is clear from FIG. Then, the impurities in the source and drain portions diffuse only in the LDD portion, and the effective LDD length becomes zero.
  • the dose in the source / drain portion is IX 10 1 G cm ⁇ 2 or less.
  • the contact resistance (Rc1, Rc2 in Fig. 56 (B)) in the source / drain section increases.
  • One major reason for using the LDD type TFT in the present embodiment is to reduce the contact resistance. Therefore, it is desirable that this contact resistance be as low as possible, for example, 3 ⁇ / 10 mCI or less. In this case, as shown in FIG. 39, it is desirable that the dose in the source and drain portions is 5 ⁇ 10 "cm— 2 or more. As a result, the contact resistance is reduced, and the LDD type TFT is reduced. Speedup.
  • L The DD length is more preferably in the range of about 1 ⁇ 111 to 2 ⁇ 111. Therefore, in this case, as it is clear from FIG. 38, the dose of the source and drain portions is the 1X10 1 5 0111- 2 ⁇ 3 10 15 (3111- 2 range of about.
  • JP-6- one hundred and two thousand five hundred thirty-one it is disclosed that a lxlO M cm- 2 ⁇ lxl0 17 cm- 2 to de one's amount of source 'drain portion as described above.
  • IX 10 "cm- 2 which is the lower limit of this numerical limits, merely limitation that must be higher dose than the LDD portion.
  • dose lxlO 1 4 cm- If it is 2 , the contact resistance will be about 5 ⁇ / port as shown in Fig. 39, and the LDD TFT of this embodiment with a short channel will not be usable.
  • the gate channel length is 6 ⁇ , and the on-resistance is much higher than in the present embodiment, so that there is no interest in reducing such contact resistance.
  • the upper limit value is in the IX 10 17 cm one 2, the dose is in this value, the diffusion length as shown in FIG. 38 will be summer very large. short channel, the miniaturization of elements Not interested in this conventional technology, the gate Since the channel length is 6 zm, the LDD length does not need to be so small, and the upper limit is thus large.
  • the idea of optimizing the maximum impurity concentration of the source / drain portion for operating at a high withstand voltage.
  • FIG. 40 and FIG. 41 are characteristic diagrams showing the relationship between the LDD length, the on-state current, the off-state current, and the source / drain breakdown voltage.
  • the thickness of the polysilicon thin film in the channel portion and the LDD portion is 450A.
  • the dose of the LDD part is 3xl0 13 cm- 2 .
  • the off-current decreases sharply above a certain LDD length, and decreases only slightly even if the LDD length becomes longer.
  • the ON current is also longer than the LDD length , And then gradually decrease at longer LDD lengths, while the off-current decreases by more than two orders of magnitude, while the on-current is only about half.
  • the withstand voltage between the source and the drain (the same applies to the withstand voltage between the source and the gate) also shows a significant improvement when the off-current sharply decreases. From these phenomena, it can be seen that the LDD length of all TFTs in the circuit should be longer than the length at which the off current suddenly drops. If the LDD length is determined in a self-aligned manner by the sidewalls of the insulating film, the thickness of the insulating film may be made larger than the required LDD length.
  • the minimum value of the variation in the LDD length may be 1 ⁇ m or more.
  • the difference in on-current is relatively small as can be seen from Fig. 40, so this is not a problem in digital circuits.
  • the optimum value of the LDD length can be considered as follows. That is, as described in the optimization of the source / drain section described above, the LDD length is in a range where the effective LDD length does not become zero due to diffusion from the source and drain sections, and in consideration of miniaturization of the element. The shorter the better, the better. Accordingly, Aru at optimum dose of the source 'drain unit 5 10 14 0111- 2-1 10 1 (; 0111- 2 and 1 10 15 (111- 2 to 3 10 15 cm- 2 in response to, The LDD length is desirably in the range of about 0.6 111 to 4 m, and more desirably in the range of about 111 1 to 2 / m.
  • the design method used for MOSFETs using single crystal semiconductors cannot be applied to LDD type CMO STFT circuits using non-single crystal semiconductor thin films.
  • the p- and n-channels both have an LDD length longer than the above.
  • a resistance of about 30 to 100% of the on-resistance of the channel is connected in series to both ends of the channel. It is difficult to accurately estimate the TFT current with the T model.
  • the LDD length greatly varies to about 1 to 4111.
  • the TFT must secure the necessary on-current or the TFT circuit must operate at the required speed.
  • a special design method that assumes such cases is required. Therefore, the resistance of the LDD The resistance was greatly changed in the expected range, and as a result, a model dedicated to the LDD-type CMO ST FT circuit, which calculates the effective voltage applied to the channel and estimates the on-current, was developed and simulated. .
  • an LDD structure can be easily formed using a thin thermal oxide film of about 1,000 people, but a thick insulating film of about 1 ⁇ m has no defects. It is very difficult to form Moreover, it is not practical to implant impurities into a thin semiconductor film of less than 100 OA from above such a thick insulating film in terms of throughput and variation. Therefore, it is conceivable to overetch the end face of the gate electrode by 1 m or more, or to use a photoresist to make the boundary between the LDD part and the source / drain part by non-self-alignment.
  • FIGS. 42 (A) to 42 (D) are process diagrams showing a typical method of manufacturing a polysilicon TFT.
  • a policy silicon thin film 72 Pas evening-learning on the island as shown in FIG. 42 (A) is thermally oxidized to form a Netsusani ⁇ Si0 2 film 73 to form the gate electrode 7 4 thereon .
  • the p-channel TFT is covered with a photoresist 75, and impurities serving as donors are implanted at a low concentration.
  • impurities serving as donors are implanted at a low concentration.
  • phosphorus ions are used.
  • the entire surface of the p-channel TFT and a portion slightly larger than the gate electrode of the n-channel TFT are again covered with a photoresist, and a high-concentration impurity that becomes a donor is implanted. .
  • the source / drain and channel portion of the n-channel LDD type TFT are completed.
  • impurities such as boron ions, which are likely to become unacceptable, are implanted into the p-channel TFT in regions of low concentration and high concentration separately.
  • an interlayer insulating film 76 is deposited, and the metal wiring 77 is patterned.
  • the LDD length can be freely set by the mask pattern. Different LDD lengths can be used depending on the case.
  • the gate electrode is covered with an insulating film by thermal oxidation or anodic oxidation, or a new insulating film is formed by a deposition method such as chemical vapor deposition.
  • the surface layer of the gate electrode may be covered with an insulating film having a thickness equal to or longer than the required LDD length.
  • an insulating film is also deposited on the source / drain portion, so that if the insulating film is thicker, ion implantation must be performed with considerably high energy.
  • portions having different resistances are formed in the same semiconductor thin film by ion implantation.
  • semiconductor thin films having different resistances can be preliminarily patterned and stacked.
  • the thinner the channel portion the better the characteristics.
  • the thicker the film the better.
  • the TFT manufacturing method of this embodiment can be applied to all LDD-type CMOS TFTs using a non-single-crystal semiconductor thin film.
  • the ninth embodiment is an embodiment in which a manufacturing method based on the principle of reducing the nucleation rate and increasing the growth rate of islands is combined with a manufacturing method of an LDD TFT. Further, in the ninth embodiment, a solid phase growth method is used to change the deposited film from an amorphous state to a polycrystalline state.
  • the manufacturing method of the ninth embodiment will be described with reference to FIGS. 1 (A;) and (B) and FIGS. 42 (A) to (D).
  • an intrinsic silicon film is deposited on a substrate 201 by an LPCVD method.
  • quartz glass was used as the substrate, and the underlayer protective film was not deposited to simplify the process.
  • a silicon dioxide (SiO 2 ) film as a base protective film may be deposited by a CVD method or the like before forming a semiconductor film.
  • B) The adhesion of the semiconductor film is improved. Mouth) When low-quality and inexpensive glass is used as a substrate, diffusion of impurity ions (Na, K, Mg, etc.) into semiconductor films can be prevented.
  • D Stabilize nucleation and reduce the variation in nucleation rate between substrates. That is, it is possible to make the grain size constituting the semiconductor film of polycrystalline silicon or the like after thermal oxidation constant between the substrates.
  • the same apparatus as in the first embodiment was used.
  • an amorphous silicon film was deposited.
  • the film thickness after deposition is 95 OA.
  • the deposition temperature was 495 ° C, and 200 SCCM was used as the raw material gas, using monosilane (SiH 4 ) with a purity of 99.99% or more.
  • the gas was supplied to the reactor at a flow rate of.
  • the deposition pressure in this case was 1.3 torr, and under these conditions, the deposition rate of the silicon film was 16 A / min.
  • the silicon film deposited in this manner is subjected to a polishing process to obtain a silicon film 202 (FIG. 1 (A)).
  • heat treatment is performed in a nitrogen atmosphere at 600 ° C. for about 24 hours to convert the amorphous silicon film into a polycrystalline silicon film (solid phase growth method).
  • the heat treatment temperature in this case is not limited to 600 ° C., but is preferably in the range of 500 ° C. to 700 ° C., and more preferably in the range of 550 ° C. to 650 ° C.
  • a silicon oxide film 203 was formed on the surface of the silicon film 202 patterned by the thermal oxidation method. Thermal oxidation was performed at 1 atm in a 100% oxygen atmosphere at 1000 ° C. As a result, the silicon film was thinned to 60 OA, and a silicon oxide film having a thickness of 700 A was obtained (FIG. 1 (B)).
  • a gate electrode 74 is formed on the thermal silicon oxide film (FIG. 42A).
  • the p-channel TFT is covered with a photoresist 75, and an impurity to be a donor is implanted at a low concentration (FIG. 42 (B)).
  • the entire surface of the p-channel TFT and a portion slightly larger than the gate electrode of the n-channel TFT are covered with photoresist again, and high-concentration donor impurities are implanted (Fig. 42 (C)).
  • the source / drain and channel portion of the n-channel LDD TFT are completed.
  • impurities such as boron ions, which are to be used as impurities, are implanted into the p-channel TFT in regions of low concentration and high concentration separately.
  • an interlayer insulating film 76 is deposited, and the metal wiring 77 is patterned.
  • the LDD length of the LDD TFT prepared as described above was 2.0 zm on both the p-channel side and the n-channel side.
  • the dose in the LDD region was 2 ⁇ 10 13 cm— 2
  • the dose in the low-resistance source / drain portion (high-concentration region) was 1 ⁇ 10 15 cm— 2 .
  • FIG. 43 shows the transistor characteristics of the LDD TFT prepared as described above.
  • the off-state current is very low in the ninth embodiment. Further, a sufficient on-current can be obtained even when Vgs is 5 V or 15 V, which makes it possible to lower the power supply voltage.
  • the contact resistance could be sufficiently reduced.
  • the sheet resistance can be reduced even if the dose is small. In other words, the parasitic resistance of the source / drain part can be reduced, and the on-current can be increased.
  • FIG. 44 is a characteristic diagram showing the relationship between the maximum operating frequency and the power supply voltage of the shift register circuit using the LDD type TFT of this embodiment.
  • the operation speed was extremely slow when the power supply voltage was 3 V, and hardly operated when the power supply voltage was less than 1.5 V.
  • FIG. 45 shows the contact resistance, the source-drain resistance, and the LDD resistance measured in the present example and the comparative example.
  • the comparative example was prepared by the first manufacturing method of the prior art. As shown in FIG. 45, in this embodiment, all of the contact resistance, the source-drain resistance, and the LDD resistance are lower than those of the comparative example. In particular, it is understood that the source-drain resistance is much lower than the comparative example (1Z5 times to 1/50 times). In particular, in this embodiment, since the polysilicon film has high crystallinity, the sheet resistance of the LDD portion is low even if the dose of the LDD portion is low.
  • the sheet resistance of the LDD section was high, so that a large decrease in on-current could not be avoided.
  • the parasitic resistance due to the LDD section was reduced. It is possible to keep it to a minimum.
  • the relationship between the implantation dose and the maximum impurity concentration in the semiconductor film will be described. For example, if the dose is NO (cm " 2 ) and the impurity concentration is N (x) (cm— 3 ),
  • N (x) N0 / ( 27r) 1/2 (A p) x exp ⁇ - (X - Rp) 2/2 ( ⁇ Rp) 2 ⁇
  • Nmax ⁇ 0 / (2 ⁇ ) 1/2 ( ⁇ Rp)
  • the maximum impurity concentration Nmax in the semiconductor film is 1 ⁇ 10 18 cnT 3 .
  • the parasitic resistance of the NMOS TFT and the PMOS TFT used in the shift register shown in FIG. 44 will be compared between the comparative example and this embodiment.
  • the dose in the LDD portion of the NMOS TFT was 2 ⁇ 10 13 cm ⁇ 2 . Therefore, from Fig. 45, the sheet resistance of the LDD section is 36 36 ⁇ / port. Therefore, the parasitic resistance in this case is calculated as follows.
  • LDD part resistance (LDD part length ⁇ LDD part width) x Sheet resistance of LDD part
  • the total on-state resistance Ron cannot be reduced because the total parasitic resistance is large.
  • the parasitic resistance does not increase even if the LDD is used. This tendency is particularly noticeable in PMO S LDD.
  • the difference between the total parasitic resistance of the present example and the total parasitic resistance of the comparative example is particularly significant.
  • the contact part is provided in the high-concentration source and drain parts, the dose in the high-concentration part is set to 3 ⁇ 10 15 cm- 2, and the dose in the LDD part (low-concentration part) To 2 x 10 13 cm— 2 .
  • the LDD length is assumed to be 1 // m.
  • the dose of the high-concentration source / drain section is 3 ⁇ 10 15 cm— 2, which is three times that of the example shown in Figure 45, so that the sheet resistance is less than 1/3 of 30 ohm / port.
  • the length of the high-concentration source / drain area is the distance from the contact hole center (4.5 j) minus the LDD length (l zm). Therefore, the resistance of the source and drain parts is
  • the minimum channel length is 5 m to avoid problems such as punch-through, and the implantation dose in the source / drain section cannot be less than 1 ⁇ 10 15 cm ⁇ 2 .
  • the contact resistance is
  • the channel resistance in the on state is It doubles compared to 15.56 when the channel length is 2.5 ⁇ m, and becomes about 33 ⁇ .
  • -On-state channel resistance 33 kQ
  • the total parasitic resistance of the LDD structure is much lower than that of the normal structure. Moreover, since the channel length is short and the channel resistance is low, the channel resistance is also reduced, and Ron is more effectively reduced.
  • the total parasitic resistance of the LDD structure is slightly higher at 7.74 kQ, but the total resistance in the ON state can be reduced by as much as 40%.
  • the amorphous semiconductor film (a-Si) was deposited at a deposition temperature of 495 ° C and a deposition rate of 16 A / min in order to set the maximum process temperature to 1000 ° C. After that, solid phase growth was performed, crystallization was advanced, and thermal oxidation was performed.
  • the solid phase growth method has a poor throughput and is impractical from the viewpoint of production. For this reason, when solid phase growth is not performed, increasing the thermal oxidation temperature by about 100 ° C gives exactly the same results as the TFTs obtained by solid phase growth. That is, when solid phase growth is not performed in the present embodiment, the thermal oxidation temperature may be set to 1100 ° C.
  • the ideal deposition of an amorphous film is 530 ° C or lower, as shown in Figure 16.
  • a film obtained by solid-phase growth has many defects in the crystal, but when the film deposited at a temperature of 530 ° C or lower is crystallized, the defects in the crystallized film are reduced. This is because not only in FIG. 16 but also in FIG.
  • the present example has less crystal defects than the comparative example. That is, the semiconductor film according to the present embodiment has fewer crystal defects than the comparative example. This reduces the leakage current in the off state (see Fig. 16), prolongs the collision time of electrical conductors (holes for PMOS, electrons for NMOS), and reduces the probability of scattering due to crystal defects and the like. The source-drain resistance is reduced.
  • the deposition rate is preferably 6 A / min or more, and ideally 12 A, considering mass productivity and transistor characteristics. More preferably, it is not less than / min. As a result, the grain increases and the mobility increases.
  • CMOS circuit using an LDD TFT with a manufacturing method based on the principle of lowering the nucleation rate and increasing island growth can achieve high-speed operation for the following reasons.
  • the semiconductor film is composed of large-area grains (high mobility) and has few defects in the crystal (low leakage current in the off state and excellent sharpness when changing from the off state to the on state).
  • the channel resistance R ch (on) in the on state decreases.
  • the gate insulating film can be made thin.
  • the setting range of various parameters in manufacturing can be widened.
  • the range (particularly the lower limit) of the dose amount of the LDD section is determined by the condition that the on / off ratio of the transistor is optimized.
  • the sheet resistance is 1/5 or less of the conventional sheet resistance. The value can also be 1/5 or less. That is, in the ninth embodiment, the dose of the LDD portion can be reduced to about 2 ⁇ 10 12 cm ⁇ 2 .
  • the LDD-type T FT using the principle of increasing the island growth, impurity de of the LDD portion -'s weight preferred range 2 X 10 12 cm one 2 ⁇ 1 X 10 14 cm serving as an 2.
  • the preferred range of the maximum impurity concentration is 2 ⁇ 10 17 cm— 3 to 1 ⁇ 10 19 cnT 3 .
  • the range of the LDD length extends along the grain boundaries from the high concentration region. The range was 0.6 ⁇ ⁇ m to 4 m due to the speed-up diffusion limitation.
  • the minimum LDD length can be reduced to about 0.1.
  • the desirable range of the LDD length is 0.3 / zm to 4 / m.
  • the ability to shorten the LDD length also means that the value of the parasitic resistance based on the LDD section decreases.
  • the LDD length is short as long as the LDD length does not become zero due to the enhanced diffusion from the high-concentration source / drain portions.
  • the positions of the contact holes 232 and 234 are preferably closer to the gate electrode 210 in order to reduce the sheet resistance of the source part 212 and the drain part 214 or to increase the degree of circuit integration.
  • the contact holes 232 and 234 are desirably formed in the high-concentration source / drain portions 212 and 214.
  • the edges 224, 226 of the contact holes 232, 234 closest to the gate electrode 210 are located at the boundary between the LDD parts 216, 218 and the source / drain parts 212, 214 (the boundary 220, shown by the dotted line in FIG. 46, Ideally, it should match 222).
  • the contact resistance is reduced, the resistance of the source and drain portions is reduced, and the element can be miniaturized.
  • the contact holes 232 and 234 may be slightly inside the LDD parts 216 and 218.
  • the contact hole may be located slightly outside the LDD portions 216 and 218. According to the experiment of the present inventor, it has been found that there is no problem even if the edges 224 and 226 deviate from the boundaries 220 and 222 and about 20% of the contact hole area enters the LDD portion. In the example of Fig. 46, the length of the contact hole is 6.0 ⁇ m, so even if the contact hole enters the inside of the LDD part by 1.2 ⁇ m, the contact resistance does not increase significantly. For example, consider the case where edges 224, 226 and boundaries 220, 222 coincide in the mask.
  • the contact hole 232 enters the inside of the LDD section 216 by 1.2 m on the source side due to mask displacement or the like, the contact hole 234 on the drain side becomes outside the LDD section 218 by 1 m. It will come out only 2 ⁇ m. Accordingly, the distance from the edge 224 to the gate electrode 210 is 0.8 / xm, and the distance from the edge 226 to the gate electrode 210 is 3.2111.
  • the sum of the source side LDD length Lldds and the drain side LDD length Llddd is the distance from the source side contact hole edge 224 to the gate electrode 210 Lconts and the drain side contact hole edge Ideally, it should be equal to the sum of the distance Lcontd from 226 to the gate electrode 210 (Lconts + Lcontd). In order to reduce the parasitic resistance,
  • both the NMOS and the PMOS composing the COMS type TFT have the LDD type structure.
  • the resistance of the LDD part of PMOS is 13 kQ / port, which is about 1/30 of that of the comparative example, which is 375 kQ / port. This is because, as described above, the semiconductor film obtained in this embodiment is composed of large crystal grains and has few defects in the crystal.
  • the source / drain portion into which the high-concentration ceptor is implanted is omitted, and the entire region of the source / drain portion is made to be a low-concentration region. it can.
  • the NMOS side of the CMOS has an LDD structure like the NMOS of FIG. 26, and the PMOS side has a normal self-aligned structure like the PMOS of FIG. 27.
  • the evening dose is reduced to a low concentration.
  • the parasitic resistance of the transistor is the resistance of the source / drain portion and the contact resistance, but in this embodiment, the sheet resistance is sufficiently low even with low-concentration impurity implantation.
  • the contact resistance is such that aluminum (A1), indium (In), indium tin oxide (ITO), palladium (Pd), platinum (Pt), etc. are used for the wiring material.
  • A1 aluminum
  • ITO indium
  • Pd palladium
  • Pt platinum
  • Use of a conductive material for forming a P-type thin film semiconductor layer can keep contact resistance low. This is because such metal particles form a P-type semiconductor layer together with silicon, so that they have the same electrical characteristics as the source and drain of a P-type semiconductor into which boron (B) or the like is implanted, and have a good contact. This is to show the characteristics.
  • the thickness is preferably 5 ⁇ 10 17 cm— 3 (dose amount 5 ⁇ 10 12 cm ⁇ 2 ) to 5 ⁇ 10 18 cm— 3 (dose amount 5 ⁇ 10 13 cm— 2 ).
  • the active matrix type liquid crystal display device includes three parts: an active matrix section 81, a data driver section 82, and a scan driver section 83.
  • the active matrix portion includes a signal line 90, a scanning line 91, a pixel TFT 92 provided at the intersection thereof, and a liquid crystal capacitor 94 and a storage capacitor 93 connected to the drain end of the pixel TFT. Since the pixel TFT is of the LDD type, as in the peripheral drive circuit, it can achieve a sufficiently high off-resistance compared to liquid crystal and can prevent the occurrence of crosstalk.
  • the liquid crystal material of the active matrix portion is not limited to the TN type as long as it is a field effect type liquid crystal, and various materials can be used.
  • a polymer-dispersed liquid crystal / guest / host liquid crystal with a relatively high driving voltage can be easily driven by a high breakdown voltage LDD type CMOS TFT circuit.
  • the driver unit consists of a shift register evening 84, a level shift evening 85, a video line 87, and an analog switch 86.
  • the number of stages in the shift register is equal to the number of signal lines, but when writing to n signal lines simultaneously, 1 / n of the number of signal lines is used. Is fine.
  • a liquid crystal display device using a color filter often has a video line of an integral multiple of the number of colors of the color filter in order to eliminate the bit-by-bit of a video signal applied to a video line. . Since the analog switch 86 needs to write a video signal to a signal line at a very high speed, a high gate voltage is required.
  • the level shifter 85 converts the sampling pulse into a sufficiently high voltage.
  • the scanning driver unit 83 includes a shift register 88 and a level shift 89, and selects a scanning line of the active matrix unit in synchronization with a video signal.
  • the speed of these peripheral drive circuits can be increased by configuring them with LDD-type CM ⁇ STFT circuits, so that a sufficient operating speed can be obtained even if the drive voltage is reduced.
  • a conventional shift register circuit using a TFT requires a high drive voltage of about 10 V
  • a shift register circuit using an LDD type CMOS TFT of the present invention requires a TTL level, that is, a voltage of 5 V. Sufficient operation speed can be obtained. In that case, the output of all external timing controllers will be at the TTL level, and the circuit size and power consumption can be reduced. Furthermore, if the controller is integrally formed using a TFT, the size can be further reduced.
  • the circuit diagram of the active matrix type liquid crystal display device of the dot sequential analog system is used.
  • the speed can be increased by applying the LDD type CMOSTFT circuit.
  • FIGS. 48A and 48B are a plan view and a cross-sectional view of a pixel portion of a liquid crystal display device using an LDD TFT as a pixel.
  • a liquid crystal display device needs to have a large pixel opening, but as the resolution increases, the pixel pitch becomes smaller. is important.
  • the gate wiring 102 is used as it is as the gate electrode, and the pixel TFT is arranged under the metal wiring 103 so that the pixel TFT does not reduce the opening area.
  • the storage capacitor is also formed by extending the semiconductor thin film 104 below the gate wiring in the previous stage, so that the opening area is not reduced.
  • the transparent conductive film 101 that directly drives the liquid crystal is formed by the gate wiring and the metal wiring. There is no short circuit even if both are overlapped. If an opaque film such as a refractory metal is used for the gate wiring 102, it functions as a light-shielding layer together with the metal wiring, so that the black matrix normally formed on the opposing substrate is not required, and the aperture ratio is further increased. Becomes possible.
  • an active matrix type display device can be realized by using an electro-optical material other than liquid crystal.
  • the LDD TFT circuit has a high withstand voltage, and is therefore suitable for driving a material having a high drive voltage. If the switching circuit in the active matrix section is an electro-optical conversion circuit, an EL display, plasma display, etc. can be realized.
  • Figures 49 (A) and (B) show examples of the circuit diagram and timing chart of the bidirectional shift register.
  • this shift register is a combination of four clocked gates. Arrows and symbols attached to each gate indicate that the signal operates as an overnight when the signal is at a high level, and is in a high impedance state when the signal is at a low level.
  • R is high level and L is low level
  • right shift is performed.
  • R is low level and L is high level
  • left shift is performed.
  • CL is a clock signal that determines the timing of shifting the data, and the bar above CL indicates that the clock signal is 180 degrees out of phase.
  • the bidirectional shift register has a disadvantage that the operation speed is slower than the unidirectional shift register.
  • the bidirectional shift register uses the LDD type CMOS TFT circuit of the present invention, and even in the bidirectional shift register, the shift register is more or less unidirectional. Operating speed is obtained.
  • a bidirectional shift register is used for a liquid crystal display device, the screen can be easily inverted left and right. For example, one front projector and one rear projector can be used in the same device. In the case of a liquid crystal projector that transmits R, G, and B light to three liquid crystal display devices and combines and projects the light, the three liquid crystal display devices are limited by the optical system. It is necessary to display at least one inverted image, but if this bidirectional shift register is used, a system can be configured using three identical liquid crystal display devices.
  • FIGS. 50A and 50B are a circuit diagram and an example of a timing chart of a unidirectional shift register.
  • Fig. 50 (A) in this example, two shift registers are used. The outputs of these two shift registers are extracted via a NOR gate with a narrow pulse width.
  • the two clock signals CL 2 are 90 degrees behind the phase of CL 1.
  • waveforms such as Dl and D2 are applied to the left end of this circuit, the two shift registers shift the waveform to the right every half cycle of each clock signal.
  • waveforms such as P and Q are output at the output of the NOR gate.
  • the frequency of the output pulse can be made four times the clock frequency, making the circuit very fast. If this circuit is constituted by the L1) 0 type ⁇ 1 ⁇ 0 S TFT of the present invention, a high-speed data driver for HDTV or the like can be realized.
  • FIGS. 51 (A) and (B) are examples of a circuit diagram and a timing chart of a level shifter.
  • a liquid crystal display device it is used to convert the voltage of a logic section and a section for driving an active matrix.
  • the input signal and the non-output parts OUT1 and OUT2 of the input signal are taken out from the connection between the two p-channel TFTs connected in cascade and the TFT of the input part.
  • the two cascaded p-channel TFTs are connected to a supply voltage VDD higher than the input signal level.
  • VDD level signals are output to the two outputs OUT1 and OUT2.
  • the p-channel TFT is also connected to the input side, and the current flowing to the p-channel TFT on the VDD side is restricted to prevent malfunction.
  • the level shift must operate at a sufficiently high speed even at low input voltages.
  • the pressure must be sufficient, since the LDD type TFT of the present invention can realize a sufficient operation speed and breakdown voltage for both the p and n channels, the performance of the level shift TFT circuit is greatly improved.
  • FIG. 52 is an example of a circuit diagram of a line-sequential analog data driver. Since analog buffer circuits carry a long-term current through a DC bias, it has been difficult to realize TFT circuits with reliability in the past. However, LDD-type CMOS TFTs have high reliability and their characteristics do not change easily even if current is continuously supplied for a long period of time, so it is possible to realize a driver using an analog buffer circuit.
  • the video signal of the video line Vid is temporarily held in the analog latch A, and is sent to the analog latch B by a latch pulse LP at a certain timing. Since analog latch B always drives the analog buffer, it can write enough to the signal lines of a very large liquid crystal display device.
  • an n-bit digital driver writes n digital input signals D 1, D 2... Dn to n sets of latches A and at a certain timing to n sets of latches B.
  • n sets of latches B For the data of latch B, one of 2n analog switches is selected by a decoder, and one of 2n driving voltages VI, V2... Vn is written to a signal line.
  • a part of the driving voltage may be generated by complementing internally.
  • the driver circuit it is possible to use a combination of the frame control method, which complements the gradation using multiple frames, the area gradation method, which complements the gradation using multiple pixels, and the pulse width.
  • D / A conversion is performed using modulation.
  • the LDD-type CMO STFT circuit of the present invention can operate such a digital circuit at a high speed, so that a high-definition display can be easily realized.
  • a timing controller or the like for supplying a timing signal to a peripheral drive circuit of a display device can be constituted by the high-speed CMOS TFT circuit of the present invention.
  • CMOS TFTs are highly reliable with no fear of causing breakdown
  • a 0P amplifier / digital converter / analog / digital / digital converter, memory circuit, etc. are also configured.
  • a complex system such as a video signal amplifying device or a signal frequency converting device can be integrally formed with a TFT in a display device in which only a peripheral driving circuit can be built in conventionally.
  • FIG. 54 is a block diagram showing a display system using an active matrix type liquid crystal display device.
  • Video signals and timing signals are output simultaneously from video signal generation circuits such as video and video sources. Of these, the video signal is increased for LCD drive.
  • a dedicated video signal amplifier circuit is required because the width needs to be increased. This amplifier circuit also performs frequency conversion key correction of the video signal as necessary.
  • an A / D conversion circuit, memory circuit, D / A conversion circuit, etc. are also required.
  • the timing controller generates timing signals for driving the data driver and the scanning driver.
  • the original performance of the liquid crystal display device can be exhibited. Since the liquid crystal display device using the LDD type CMOS TFT circuit of the present invention operates at high speed, the frequency does not need to be reduced much by the video signal amplifier circuit. Also, since the logic section can be driven at low voltage, it is possible to set all output levels of the timing controller to TTL level, for example. Further, part or all of the video signal amplifier circuit and the timing controller can be integrally formed by TFT, and the video signal generator itself can be integrally formed by TFT. By forming a complex system with a high-speed TFT circuit in this way, ultra-compact portable information devices, etc., which were previously impossible, can be realized. The possibilities will also expand.
  • the thin film semiconductor device of the present invention can be widely used not only for a liquid crystal display device but also for a digital circuit, an analog circuit, and the like in which a single-crystal MOS FET has conventionally been used.
  • FIG. 55 shows an example of mobility and on-current for each of an amorphous TFT, a conventional polycrystalline TFT (LDD and normal structure), this embodiment (LDD and normal structure), and a single-crystal MOSFET. Is shown.
  • the on-state current has a value not inferior to that of the single-crystal MO SFET. Since the thin-film semiconductor device is formed on an insulating material, almost no noise is transmitted from the substrate.
  • the thin-film semiconductor device of the present invention is used for a high-performance analog circuit in which a single-crystal MOSFET is used, the performance can be significantly improved. Also, in terms of the degree of integration, if the channel length is reduced, the thin film semiconductor device of the present invention is not inferior to a single crystal MOSFET as can be seen by comparing FIG. 33 (B) and FIG. As described above, the thin film semiconductor device of the present invention can be used for circuits in a very wide range of fields.

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Description

明 細 書
薄膜半導体装置、 薄膜半導体装置の製造方法及び表示システム [技術分野]
本発明は非単結晶半導体膜を含む薄膜半導体装置及びその製造方法及び該薄膜 半導体装置を用いた表示システムに関する。
[背景技術]
近年、 非単結晶 （多結晶、 非晶質を含む） の半導体膜を含む薄膜半導体装置が、 アクティブマトリクス型液晶表示装置の表示部や、 周辺回路によく用いられてい る。 また、 イメージセンサや SRAM等においても用いられている。 なお、 ここ でいう薄膜半導体装置とは、 半導体膜それ自体、 薄膜トランジスタ （TFT)、 あるいは pチャネル T FT及び nチャネル T FTを有する CMO S型 T FT等を 総称するものであり、 以下の説明では、 場合によって単に薄膜半導体装置と呼ん だり、 TFTと呼んだりすることにする。
さて、 薄膜半導体装置を例えば液晶表示装置の周辺回路に用いた場合には、 動 作の高速性が要求される。 これは、 高速の薄膜半導体装置により周辺回路を動作 させることができれば、 表示部の薄膜半導体装置のみならず、 シフトレジス夕、 アナログ ·スィツチ等からなる周辺回路も液晶基板上に一体形成できることにな るからである。
また、 薄膜半導体装置の高速化を実現できれば、 薄膜半導体装置の使用用途を 従来よりも大幅に広げることができる。 即ち、 従来、 このような薄膜半導体装置 の使用用途は液晶表示装置に限られ、 単結晶 MO S FE Tが使用されるデジタル 回路 'アナログ回路には用いられていなかった。 これは、 薄膜半導体装置は、 単 結晶 MOSFE Tに比べると移動度が小さく低速であるという理由による。 しか し、 薄膜半導体装置の高速化を図り、 単結晶 MOSFETと同程度の速度で動作 させることができれば、 従来は単結晶 MO S FETしか用いられていなかったデ ジ夕ル回路 ·アナログ回路を薄膜半導体装置を用いて設計することが可能となる。 そして、 薄膜半導体装置は、 単結晶 MOSFETと異なり、 絶縁物質上に形成さ れる。 このため、 基板を介して雑音が伝わったり、 あるいは、 基板を介した電流 によりラッチアップ等が起こるという単結晶 MOSFETが従来持っていた問題 が生じない。 以上の意味においても、 薄膜半導体装置の高速化を図ることは大き な技術的課題となる。
さて、 薄膜半導体装置の高速化を図るためには、 以下の問題点を解決しなけれ ばならない。 例えば、 図 56 (A) には薄膜半導体装置の構造の一例が示され、 図 56 (B) には、 この薄膜半導体装置の等価回路図が示される。 図 56 (B) において、 R c 1、 R c 2は、 各々、 コンタクト部 412 (配線 408とソース 部 404との間のコンタクト） 、 コンタク ト部 414 (配線 410とドレイン部 406との間のコンタクト） におけるコンタクト抵抗である。 また、 Rsはソー ス部 404のソース抵抗、 R c hはチャネル部 402のチャネル抵抗、 Rdはド レイン部 406のドレイン抵抗である。 薄膜半導体装置の高速化を図るためには、 まず、 トランジスタがオン状態でのこれらの抵抗 R c 1、 Rs、 Rch, Rd、 R c 2の直列抵抗値を減少させる必要がある。 ここで、 トランジスタがオン状態 の時の総抵抗を R o nで記述すると、 Ronは、 o n状態でのチャネル抵抗 R c h (on) と、 その他の全寄生抵抗 Rpの和となる。 即ち、
Ron = Rch on) + R p
= Rch (on) + (Rc 1+Rs+Rd + Rc 2)
となる。 従って、 薄膜半導体装置の高速化を図るためには、 オン状態でのチヤ ネル抵抗 Rch (on) と全寄生抵抗 Rpの両者を共に低減することが望ましい。 そして、 Rch (on) を減少させるためには、 薄膜半導体装置を構成する半導 体膜の製造プロセスを工夫する必要がある。 具体的には、 半導体膜の移動度を高 くすればよい。 また、 チャネル部 402を短チャネル化することも効果的である。 また、 Rs、 Rdを小さくするためには、 ソース部、 ドレイン部の不純物濃度を 高くするか、 ソース · ドレイン部を形成する半導体膜の品質を上げればよい。 ま た、 Rc l、 Rc 2を小さくするには、 バリアメタルを用いる等の手法も考えら れるが、 製造プロセスを簡易にするためにはソース部、 ドレイン部の不純物濃度 を高くする手法が有効である。
さて、 半導体膜の移動度を高くするには、 多結晶シリコン （ポリシリコン） の 薄膜半導体装置を採用することが望ましい。 多結晶シリコン薄膜半導体装置は通 常移動度が 10 cm2/v · s e c程度以上あり、 非晶質シリコン （アモルファス シリコン） の薄膜半導体装置よりも移動度が極めて高いからである。
従来、 このような多結晶シリコン薄膜半導体装置を製造する方法として、 例え ば以下に示すような 3つの製造方法が知られている。 第 1の製造方法では、 まず L P C V D法で堆積温度 600 °C程度以上として多結晶シリコン膜を堆積する。 この時の多結晶シリコンを構成する領域 （島） の大きさは 20 nm~80 nm程 度の範囲となる。 その後、 多結晶シリコン膜表面を熱酸化し、 薄膜半導体装置の 半導体層とゲート絶縁層を形成する。 この時のゲート絶縁膜とゲ一ト電極との界 面粗さ （中心線平均粗さ R a) は 3. Inm程度以上となる。 この場合、 例えば nチャネル型薄膜半導体装置の場合で、 移動度は 10 cm2/v · s e c〜20 c m2/v · s e c程度となる。 また、 このようにして得られた半導体膜の平均グレ ィン面積 （グレインの平均面積） は 4000〜 6000 nm2程度となる。
第 2の製造方法では、 まず、 プラズマ CVD法 （PECVD法） で非晶質シリ コン膜を堆積する。 その後、 600°C窒素雰囲気下で 20時間から 80時間程度 熱処理を施し、 これにより非晶質シリコン膜を多結晶シリコン膜へと変える （固 相成長法） 。 その後、 この多結晶シリコン膜の表面を熱酸化し、 薄膜半導体装置 の半導体層とゲート絶縁層を形成する。 そして、 薄膜半導体装置の完成後、 水素 プラズマ照射を施す。 この場合、 nチャネル型薄膜半導体装置の場合で、 移動度 は 150 cm2/v · s e c程度となる [S. Take naka e t. a l， J p n J. Ap p 1. Phy s . 29 , L 2380 , ( 1990) を参照] 。
第 3の製造方法では、 まず、 LPCVD法で堆積温度 610°Cで多結晶シリコ ン膜を堆積する。 そじて、 この多結晶シリコン膜に 1. 5 X 1015cm— 2程度の ドーズ量の S,i+を打ち込み、 これによりシリコン膜を非晶質膜に変える。 その後、 600°C窒素雰囲気下で数十時間から数百時間の熱処理を施し、 非晶質を再度結 晶化し、 多結晶シリコン膜を得る。 次に、 この多結晶シリコン膜の表面を熱酸化 し、 薄膜半導体装置の半導体層とゲート絶縁層を形成する。 そして、 薄膜半導体 装置の完成後、 プラズマ CVD法で水素化シリコン 'ナトライ ド （p— S iN : H) 膜を堆積し、 続いて 400°Cの熱処理を施して水素化処理を施す。 この場合、 移動度は nチャネル型薄膜半導体装置の場合で 100 cm2/v · s e c程度とな る [T. No guchi e t . a 1 , J. E l e c t r o chem. So c. 134, 177 1 ( 1987) を参照]
しかしながら、 上述の第 1〜第 3の製造方法にはそれそれ種々の問題が内在し ている。 第 2の製造方法、 即ち非晶質シリコン膜を堆積した後、 数十時間の熱処 理を施す製造方法では、 高移動度の薄膜半導体装置が得られるものの、 工程が著 しく長く生産性の低下を免れ得ない。 また、 この第 2の製造方法では、 PECV D法で初期半導体膜を堆積するため、 微粒子が反応炉内に発生し、 これらが基板 上に付着して欠陥となり、 歩留まりが低下する。 また、 第 3の製造方法、 即ち多 結晶シリコン S莫を堆積した後にシリコン原子の打ち込みを行い、 更に数十時間か ら数百時間の熱処理を施す製造方法は、 先に述べた第 2の製造方法に比べても更 に工程が長く複雑である。 また、 工程が一つ増えれば、 それだけで製品歩留まり の低下の原因になる。 更に、 数十時間から数百時間の熱処理を施すことは、 製品 を量産する見地から見ても非現実的であり、 実用的ではない。
一方、 第 1の製造方法、 即ち単に LP CVD法で多結晶シリコン膜を堆積し、 その後熱酸化して薄膜半導体装置を製造する方法は、 非常に簡単な工程で量産性 •安定性に富んでいる。 しかし、 前述のように、 この第 1の製造方法では、 半導 体膜を構成する多結晶の平均グレイン面積が 4000〜6000 nm2程度と小さ く、 移動度も 10 cm2/v · s e c〜20 cm2/v · s e。であり、 小さいと いう問題点があった。
次に、 コンタクト抵抗 Rcと、 R s、 Rdの低抵抗化について考える。 TFT には、 通常構造の T FTと、 低濃度ド一プドレイン （L i gh t 1 y Dop e d Drain :以下 LDDと略記） 型の TFTがある。 本発明者は、 ： c 1、 Rc2、 Rs、 ： dの和から成る全寄生抵抗 Rpの低抵抗化を図るために、 更に 進めてォン状態での総抵抗 R 0 nの低抵抗化を図るためにも、 LDD型 TFTを 採用することが最も望ましいと考えている。 まず、 図 27を用いて通常構造の T FTの構成と製造方法について簡単に説明する。 この製造方法では、 まず、 絶縁 基板.21上に島状にパターニングされた半導体薄膜 22上にゲート絶縁膜 25を 形成し、 その上にゲート電極 26を形成する。 次に nチャネル TFTのソース · ドレイン部の半導体薄膜にドナーとなる不純物を高濃度 注入し rT半導体薄膜 2 3とする。 同様にして pチャネル T FTのソース ' ドレイン部の半導体薄膜にァ クセプ夕となる不純物を高濃度で注入して p'半導体薄膜 24とする。 この方法で はゲート電極をマスクとして不純物を注入するためセルファライン型の TF丁と なるが、 あらかじめ不純物を含んだ n—半導体薄膜や p+半導体薄膜をソース - ド レイン部に島状に形成することによってノンセルファライン型の TF Tとするこ ともできる。 これらの TFTを層間絶縁膜 27で覆い、 金属薄膜 28で配線をパ 夕一ニングすれば通常構造の T F Tが完成する。
さて、 単結晶基板を用いた半導体集積回路では、 LDD構造の単結晶 MOSF ETが広く使用されている。 LDD構造とすることで、 ホトキャリア発生を抑え ることができ、 信頼性を高めることができるからである。 LDD型 MOSFET の従来技術としては例えば特開平 02— 058274、 特開平 02— 04597 2等がある。 また、 LDD型 MOSFETの製造方法の従来技術としては特開昭 62— 241375、 特開昭 62- 234372等がある。 単結晶半導体では拡 散係数が小さいので LDD長をチャネル長の 10分の 1程度にすることができる。 従って、 LDD型 MOSFETのオン電流は、 通常構造の MO S F E Tに対して 1割程度しか減少しない。 ところが、 非単結晶半導体薄膜を用いた T FTでは結 晶粒界にそった増速拡散が起るため、 実質的な拡散係数が単結晶半導体よりも 1 桁以上増加する。 従って、 LDD型 TFTでは、 LDD長を大きくしておかなけ ればならず、 この L D D部の高い抵抗値が原因となってォン電流が通常構造の T FTの半分以下となる問題点があった。 このため、 従来の LDD型 TFTは、 高 速動作が要求される回路には用いられなかった。 一方、 図 27に示す通常構造の セルファライン型 TFTでは、 ソース · ドレイン部には高濃度の不純物が注入さ れている。 このため、 寄生抵抗の問題は小さいが、 次のような別の問題があり、 やはり回路の高速化を妨げている。 即ち、 前述の増速拡散により、 いわゆる重な り容量が大きくなり、 素子容量が増加するという問題点である。 例えば、 図 27 において、 nチャネル T FTでは Yjnで示す重なり部が、 pチャネルでは Yjpで 示す重なり部がそれぞれ寄生容量となる。 nチヤネル実効チヤネル長 L ef f nおよ び Pチャネル実効チャネル長 Leffpは、 nチャネルゲート電極長 （図 27を参照。 場合によってはゲート電極幅と呼ぶ場合もあり） Lgatenおよび pチャネルゲート 電極長 Lgatepからそれそれ重なり部 Yjnの 2倍と Yjpの 2倍を引いた長さとなる ( 例えば、 ポリシリコン TFTを例にとると、 この重なり部は l m以上となるた め、 4 mの実効チャネル長を得るのに 6〃m以上のゲート電極長が必要となる。 これは本来の素子の 1. 5倍以上の容量が負荷となってしまい、 動作速度が本来 の 2/ 3以下の速度となることを意味する。 以上の理由により、 従来の通常のセ ルファライン型 TFTでは動作速度の向上が望めなかった。 また、 前述のように 従来の LDD型 TFTも、 高速動作が要求される回路には用いられなかった。
例えば、 高速動作が要求される液晶表示装置の周辺回路を T FTで一体形成し た従来技術として特開平 05— 173179等が知られているが、 この従来技術 でも、 周辺回路には図 27に示すような通常構造の TFTが用いられている。 こ れは、 上述のように、 従来の LDD型 TFTは、 高速動作に不向きであったこと による。 一方、 表示部については、 LDD型 TFTが用いられる。 これは表示部 の液晶が高抵抗材料であり、 このため画素 T F Tのオフ電流を抑える必要がある からである。
また、 表示部のみならず周辺回路にも LDD型 T FTを用いた従来技術として、 特開平 6— 102531がある。 しかし、 この従来技術でも、 LDD型 TFTは オン電流が少ないということを前提としている。 そして、 固相成長法、 水素化処 理等の新たなプロセス工程を追加することで、 このオン電流の増加を図っている (特開平 6— 102531の 7ページ左欄 26行〜 36行参照） 。 即ち、 この従 来技術では、 LDD構造を採用することでリーク電流を防止する等の利益を得る 一方で、 LDD構造を採用したことにともなうオン電流の低下を新たなプロセス 工程を追加することで補っているわけである。 例えば、 この従来技術では、 LD D領域に注入する不純物のドーズ量を 1 X 1014 cm— 2以下とすることについて 開示している （ 5ページ左欄 45行〜 48行を参照） 。 しかし、 この数値限定は、 オン ·オフ電流比の最適化を図るための数値限定ではなく、 単にオフ電流を少な くしリーク電流を抑えるための数値限定にすぎない。 従って、 このような限定で は、 オフ電流は下げることはできてもオン電流は多くすることはできない。 なぜ ならば、 LDD領域に注入する不純物のドーズ量が少なくなればなるほど、 この LDD領域の抵抗が大きくなりオン電流が減るからである。 また、 同様に、 この 従来技術では、 ソース · ドレイン部に注入する不純物のドーズ量を 1 X 10 "〜 1 X 1017 cm—2の範囲とすることについて開示している （5ページ右欄 11行 〜14行を参照） 。 しかし、 この数値限定も、 増速拡散による拡散長の最適化を 図るとともに： c、 Rs、 Rdの低抵抗化を図るというような数値限定ではない。 更に、 この従来技術では、 チャネル長は 6 inとなっており （ページ 7左欄 14 行〜 16行を参照） 、 チャネル長を 5〃m以下とする TFTの短チャネル化技術 については何等開示されていない。
以上のように、 この従来例の L D D型 T F Tでは、 オン電流を多くすることが できず、 また、 拡散長の最適化を図りながら R c、 R s、 R d等の寄生抵抗の低 抵抗ィ匕を図ることもできず、 更に、 短チャネル化を図ることもできない。 従って、 固相成長法等の新たなプロセス工程を追加しない限り、 高速の回路には適用でき ないという問題点があった。 このため、 このような新たなプロセス工程を追加し なくても高速に動作する L D D型 T F T、 あるいは、 新たなプロセス工程を追加 した場合には更に高速に動作する L D D型 T F Tが望まれる。
本発明は、 以上のような技術的課題を解決するためになされたものであり、 そ の目的とすることろは、 簡易で効率的なプロセスで製造できるとともに良好な特 性を持つ薄膜半導体装置及びこの薄膜半導体装置の製造方法及びこの薄膜半導体 装置を用いた表示システムを提供するところにある。
また、 本発明の他の目的は、 新たなプロセス工程を追加することなく高速な動 作が可能な L D D型の薄膜半導体装置及びこの薄膜半導体装置の製造方法及びこ の薄膜半導体装置を用いた表示システムを提供するところにある。
また、 本発明の他の目的は、 薄膜半導体装置の高速化を図り、 薄膜半導体装置 の使用用途を広げ、 従来は単結晶 M O S F E Tを用いていたデジタル回路、 アナ 口グ回路にも使用することができる薄膜半導体装置及びこの薄膜半導体装置の製 造方法を提供するところにある。
[発明の開示]
上記目的を達成するために、 本発明は、 少なくとも表面の一部が絶縁性物質と なる基板の該絶縁性物質上に形成された非単結晶の半導体膜を含む薄膜半導体装 置の製造方法において、
膜生成の種となる核の発生速度を遅くし、 かつ、 前記核から生成される島の成 長速度を速くする条件にて化学気相堆積法により半導体膜を堆積する工程を含む ことを特徴とする。
本発明によれば、 半導体膜堆積過程では核の発生と島の成長が競争過程あるが、 核の発生を遅くし島の成長を早くすることにより、 絶縁物質上に多数の核が発生 する前に島が成長し、 絶縁物質表面が島により覆われる。 これにより、 島の領域 が大きくなり、 例えばこの半導体膜に熱処理等を施すことで生じるグレインの面 積を大きくすることができる。 これにより、 薄膜半導体装置の移動度を高くする ことができる。 また、 島の領域が大きくなることで、 半導体膜の表面が滑らかに なるという効果もある。 このように、 本発明によれば、 シリコン ·イオン注入と か長時間熱処理を施すとか、 あるいは水素化処理を施すというような複雑冗長な 工程を経る事なく、 単に化学気相堆積法でシリコン膜を成膜するという極めて簡 単な工程で薄膜半導体装置の特性を飛躍的に向上させることができる。 なお、 本 発明で堆積される半導体膜は非晶質に限られないが、 特に、 非晶質の場合には、 このような島の領域が存在するということは知られておらず、 原子間力顕微鏡
( A F M) により初めて、 その存在を認められたものである。
この場合、 本発明においては、 前記核の発生速度を堆積温度により制御し、 前 記島の成長速度を堆積速度により制御することが望ましい。 そして、 前記堆積温 度が 5 8 0 °C以下となり、 前記堆積速度が 6 A/m i n以上となることが望まし い。 即ち、 堆積温度、 堆積速度をこのような範囲とすることで、 島の領域を非常 に大きくできるからである。 但し、 核の発生速度は基板の種類等により制御して もよい。 また、 堆積速度は、 例えば原料ガスの流量、 堆積圧力等により決めるこ とができる。
また、 本発明では、 前記堆積温度が 5 5 0 °C以下であることが望ましい。 即ち、 堆積温度を 5 5 0 °C以下とすることで、 平均グレイン面積の極大値を得ることが 可能となるからである。
また、 本発明では、 更に好ましくは前記堆積温度が 5 3 0 °C以下であることが 望ましい。 即ち、 堆積温度を 5 3 0度以下とすることで、 結晶内の欠陥を低減す ることができるからである。 なお、 堆積温度の下限値は、 原料ガスの種類等によ り、 例えばモノシランでは 4 6 0 °C、 ジシランでは 3 7 0 °Cとすることができる。 また、 本発明では、 前記化学気相堆積法にて半導体膜を堆積する際に、 少なく とも原料ガスの一種としてモノシラン （S i H あるいはジシラン （S i 2 H 6) のいずれか一方のどちらを使用してもよい。 本発明の基本原理は原料ガスの種類 にはあまり影響されず、 これ以外の原料ガスを用いてもよい。 .
また、 本発明は、 前記半導体膜堆積工程の後に、 前記半導体膜の表面を熱酸化 する工程を含むことを特徴とする。 このように熱酸化処理を施すことで、 酸化膜 を得られるとともに、 例えば半導体膜が非晶質状態であった場合には、 これを多 結晶状態に変えることができる。
また、 本発明は、 前記半導体膜を堆積する工程の後に該半導体膜に対して光学 エネルギー又は電磁波エネルギーを照射する工程を含み、 かつ、 該照射工程以後 の工程最高温度が 3 5 0 °C以下であることを特徴とする。 本発明によれば、 この ような低温プロセスを採用することで、 基板として安価なガラスを使用でき、 ま た、 自重による基板のゆがみ等を防止できる。
また、 この場合、 前記半導体膜を堆積する工程の後に該半導体膜に対して 6 0 0 °C以下の温度にて熱処理を施す工程を含み、 かつ、 該熱処理を施す工程以後の 工程最高温度が 6 0 0 °C以下としてもよい。 このように低温プロセスと固相成長 を組み合わせることで、 より良質の半導体膜を得ることができる。 なお、 この場 合、 更に好ましくは、 前記熱処理を施す工程以後の工程最高温度が 3 5 0 °C以下 であることが望ましい。 また、 本発明は、 前記半導体膜を堆積する工程の後に該半導体膜に対して 5 0 0 °C〜7 0 0 °Cの範囲の温度にて熱処理を施す工程を含むことを特徴とする。 本 発明によれば、 このような熱処理を施すことで、 比較的低い温度で例えば非晶質 状態の半導体膜を多結晶状態に変えることができる。 これにより、 更に良質な特 性を持つ薄膜半導体装置を得ることが可能となる。 なお、 この場合、 熱処理を施 す温度範囲の更に好ましい範囲は 5 5 0 °C〜6 5 0 °Cである。
また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜を多結晶状態とした場合のグレインの平均面積が 1 0 0 0 0 nm 2以上となることを特徴とする。 本発明では、 このようにグレインの平均面積が大 きいため、 移動度を高めることができ、 薄膜半導体装置の高速化を図れる。
また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜生成の種となる核より生成される島の平均面積が 1 0 0 0 O nm 2以上となることを特徴とする。 本発明では、 このように島の平均面積が大きいた め、 例えば熱処理することで得られるグレインの平均面積を大きくでき、 薄膜半 導体装置の高速化を図れる。 更に、 本発明は、 半導体膜の表面が滑らかになると いう利点も持っている。
また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜を熱酸化して生成されたゲート絶縁膜と該ゲート絶縁膜上に形成 されたゲート電極との界面の中心線平均粗さが 2 . 0 0 nm以下となることを特 徴とする。 本発明では、 中心線平均粗さが 2 . 0 O nm以下であるため、 半導体 膜の上にゲート絶縁膜を生成した場合には、 平坦なゲート絶縁膜表面が形成され、 ソース ·ゲート間耐圧が向上する。 従って画素欠陥等が低減される。 更に、 熱酸 化温度を低下させる事が可能となり、 低コスト化と高精細高密度加工の両立が可 能となる。 また製造装置の寿命を延ばし、 維持管理が容易になる。
また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジス夕のソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチヤネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記第 2の不純物半導体膜の最大不純物濃度が l x l01 8cm— 3〜l x l01 9cnf 3の範 囲となることを特徴とする。
本発明によれば、 L D D構造とすることで、 薄膜半導体装置の短チャネル化、 高速化、 耐圧の向上を図ることができる。 そして、 これを実現するために、 第 2 の不純物半導体膜、 即ち LDD部の最大不純物濃度が最適化される。 即ち、 最大 不純物濃度を lxl013cm— 以下とすることで、 耐圧を向上できる。 一方、 最大不純 物濃度を lxl018cm— 3以上とすることで LDD部のシ一ト抵抗を低くすることがで き、 オン電流の低下を避けることができる。 この場合、 更なる最適化のためには、 最大不純物濃度を 2xl018cm— 3〜5xl018cm— 3の範囲とすることが望ましく、 これ によりオン電流とオフ電流の比を最適なものとすることができる。
また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記第 1の不純物半導体膜の最大不純物濃度が 5 X 1019cnf3〜1 X 1021 cnT 3の範 囲となることを特徴とする。
本発明によれば、 第 1の不純物半導体膜、 即ちソース · ドレイン部の最大不純 物濃度が最適化される。 即ち、 最大不純物濃度を lxl021cnf3以下とすることで、 ソース · ドレイン部から LDD部への不純物の拡散を抑えることができ、 薄膜半 導体装置の耐圧を向上できる。 一方、 最大不純物濃度を 5xl019cnT3以上とするこ とで、 コンタク ト抵抗あるいはソース · ドレイン抵抗を低減でき、 薄膜半導体装 置の高速化を図れる。 この場合、 更なる最適化のためには、 最大不純物濃度を lx 102 11—3〜3><102 111—3の範囲とすることが望ましく、 これにより耐圧を向上させ ながら装置の高速化を図れ、 更に素子の微細化も図れることになる。
また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジス夕のソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
ドレイン部あるいはソース部における LDD長が 0. 6 /111〜4 /111の範囲と なることを特徴とする。
本発明によれば、 LDD長を 4 m以下とすることで、 素子の微細化を図れる。 一方、 LDD長を 0. 6 /m以上とすることで、 ソース ' ドレイン部からの不純 物の拡散により、 実効 LDD長が零になり、 耐圧が低下してしまうという事態を 防止できる。 この場合、 更なる最適化を図るためには、 前記 LDD長が 1 Π！〜 2 /inの範囲となることが望ましい。 また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジス夕のソース部及びドレイン部に配置される第
1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記半導体膜上にゲート絶縁膜を介して形成されるゲート電極の長さが 5 m 以下であることを特徴とする。
本発明によれば、 ゲート電極長を 5 以下と短チャネル化できるため、 これ により L D D構造を採用したことに伴うオン電流の低下を十分に補うことができ、 装置の高速化を図れる。 この場合、 前記ゲート電極長が 3 m以下であることが 望ましい。 このように 3〃m以下と短チャネル化することで、 更なる高速化を図 れる。 また、 動作電源電圧を小さくすることも可能となる。
また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジス夕のソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
ドレイン部における L D D長を L ldddとし、 ドレイン部におけるコンタクトホ —ルのチャネル部側の端辺からゲート電極までの距離を L contdとした場合に、
0 . 8 X L lddd≤ L contd≤ 1 . 2 x L lddd
の関係にあることを特徴とする。
本発明によれば、 L contdを L ldddの土 2 0 %の範囲の値とすることができる。 これにより、 コンタクト抵抗が大きく増加するのを防ぐことができると共に、 L D D部の抵抗等に基づく寄生抵抗を低減することが可能となる。
また、 同様に、 ソース部における L D D長を L lddsとし、 ソース部におけるコ ン夕クトホールのチャネル部側の端辺からゲート電極までの距離を L contsとした tTv
0 . 8 X L ldds≤ L conts≤ 1 . 2 x L ldds
の関係にすることが望ましい。
また、 本発明は、 注入される不純物が P型である前記第 1、 第 2の不純物半導 体膜を有する P型薄膜トランジスタと、 注入される不純物が n型である前記第 1 第 2の不純物半導体膜を有する n型薄膜トランジスタとを含むことを特徴とする。 このように C M O S構造とすることで、 装置の低消費電力化、 高速化を図れ、 例 えば液晶表示装置の周辺回路に用いるのに最適の薄膜半導体装置を提供できる。 この場合、 前記 p型薄膜トランジス夕のゲート電極長が前記 n型薄膜トランジ ス夕のゲート電極長よりも小さいことが望ましい。 即ち、 これにより、 p型薄膜 トランジスタと n型薄膜トランジスタとで、 オン電流のバランスをとることがで き、 また、 同じチャネル幅で回路を構成できるため、 高密度の回路が実現できる。 また、 前記 n型薄膜トランジス夕のチャネル幅が前記 p型薄膜トランジス夕の チャネル幅よりも小さくなるようにしてもよい。 これにより、 オン電流のバラン スを取ることによりいっそうの高速化が可能である。 そして、 例えば、 全てのゲ ―ト電極長をデザィンルールの最小寸法にしておけば製造工程の管理も行いやす くなる。
以上の場合、 前記 p型薄膜トランジスタのゲート電極長及び n型薄膜トランジ ス夕のゲート電極長がともに 5 m以下であることが望ましい。 これにより更な る高速化を図れるからである。
また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、 ゲート電極をマスクとして不純物を注入する工程と、 フォトレジストをマスク として不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のドーズ量が l x l01 3cm—2~l x l01 4cnT2の範囲であり、 前記フォトレジストをマスクとして注入される不純物 のドーズ量が 5 x l01 4cm一2〜 l x l01 Gcm— 2の範囲であることを特徴とする。
本発明によれば、 低エネルギーかつハイスループットで不純物注入を行うこと ができる。 しかも L D D長を自由に設定できるから必要な部分に必要なだけの L D D構造を形成することができ、 回路設計の自由度が高い。 また、 注入される不 純物の最適化も可能となる。
この場合、 例えば、 ゲート電極をマスクとして不純物を注入し、 ゲート電極表 層部に絶縁膜を形成した後に不純物を注入してもよい。
そして、 以上の場合には、 薄膜トランジスタのソース部とドレイン部に島状に 不純物半導体膜を形成し、 該島状に形成された不純物半導体膜上に真性半導体膜 を形成する工程を含むことが望ましい。 これにより、 チャネル部を薄くして T F Tの特性を向上させ、 ソース · ドレイン部を厚くしてコンタクト抵抗を下げるこ とができる。 この方法では、 ドライエッチングによってコンタクトホールを開口 する場合にもオーバ一エッチのマ一ジンが十分取れるから歩留まりが向上する。 また、 この場合、 前記ゲート電極表層部に形成される絶縁膜を、 前記ゲート電 極の材料を熱酸化または陽極酸化することによって形成する、 あるいは所定の堆 積法によって形成してもよい。 これにより、 化学気相成長法などの堆積法を用い ることで低温でハイスループッ トで膜を作製することができる。 また、 これらの 組合せによって絶縁膜を多層化し、 更なる低欠陥化を図ることも可能である。 また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システ ムにおいて、
前記絶縁性物質上に形成されたアクティブマトリクス部と、 前記絶縁性物質上 に形成されるとともに前記薄膜半導体装置により構成されたデータドライバ部及 び走査ドライバ部とを含み、
前記半導体膜が、 薄膜トランジス夕のソース部及びドレイン部に配置される第
1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記第 2の不純物半導体膜の最大不純物濃度が 1 101 8cnT3〜l X 101 9 cm— 3の範 囲となることを特徴とする。
本発明によれば、 L D D型 T F Tを用いたデータドライバ部および走査ドライ バ部を備えているから低電圧で高速動作が可能であり、 しかも消費電流が少ない。 なお、 本発明では、 第 1の不純物半導体膜の最大不純物濃度、 L D D長を最適 化することもでき、 短チャネル化を図ることもできる。
また、 本発明では、 前記データドライバ部または前記走査ドライバ部が、 クロ ックドゲートを用いた双方向シフトレジス夕回路を含むことができる。 これによ り、 簡単に画面の左右や上下を反転することができ、 表示装置の応用範囲が広が る o
また、 本発明では、 前記デ一夕ドライバ部または前記走査ドライバ部が、 クロ ヅク信号の位相の異なる複数のシフトレジス夕回路を含み、 前記複数のシフトレ ジス夕の出力を入力するゲートを含むことができる。 これにより様々なタイミン グパルスを高速で発生させることができる。 たとえば、 従来不可能であった H D T Vのデータドライバの信号をシリアル入力することも可能となる。
また、 本発明では、 前記デ一夕ドライバ部または前記走査ドライバ部が、 レべ ルシフ夕回路とシフトレジス夕回路を含み、 前記シフトレジスタ回路が T T Lレ ベル以下で駆動することができる。 これにより、 外部回路のイン夕フェースがす ベて T T Lレベル以下となり、 外部回路の小型化、 低コスト化、 低消費電力化が 実現できる。
また、 本発明では、 前記レベルシフタ回路の入力部が、 直列接続された p型の 薄膜トランジスタと n型の薄膜トランジスタとを含むことができる。 これにより、 入出力電圧の差が大きくても安定した動作が可能となる。
また、 本発明は、 前記データドライバ部が、 シフトレジス夕回路と、 ビデオラ インと、 アナログスィッチとを含み、 前記シフトレジスタ回路の出力がレベルシ フタ回路を介してあるいは直接に前記アナログスィツチのゲート端子に入力され、 これにより点順次アナログ方式で素子駆動が行われることを特徴とする。 これに より、 低消費電力で非常に小型のデ一夕ドライバを構成することができ、 コンパ ク卜な表示装置が実現できる。
また、 本発明は、 前記デ一夕ドライバ部が、 ビデオラインに接続される 1段目 のアナログラヅチと、 該 1段目のアナログラツチの出力が入力される 2段目のァ ナログラツチと、 該 2段目のアナログラツチの出力が入力され信号線に接続され るアナ口グバヅファとを含み、 これにより線順次アナ口グ方式で素子駆動が行わ れることを特徴とする。 これにより、 大型のアクティブマトリクス型 L C Dを駆 動することも可能となる。
また、 本発明は、 前記データドライバ部が、 n本のデジタル信号入力線に接続 される n組の 1段目のラッチと、 該 1段目のラツチの出力が入力される n組の 2 段目のラツチと、 該 2段目のラツチの出力が入力され 2 nのアナログスィツチのゲ 一卜に接続されるデコーダとを含み、 これによりデジタル方式で素子駆動が行わ れることを特徴とする。 これにより、 ラッチとデコーダーを用いた大規模なデジ タルデ一夕ドライバも構成でき、 デジタル信号のィン夕フェースが可能なマルチ メディアデイスプレイが実現できる。
また、 本発明は、 映像信号発生装置から出力される映像信号を増幅する映像信 号増幅回路と、 映像信号発生装置から出力される映像信号に同期したタイミング 信号を発生するタイミングコントロ一ラとを含み、 前記デ一夕ドライバ部及び前 記走査ドライバ部が該タイミング信号によって駆動されることを特徴とする。 こ れにより、 システム全体の消費電力を抑えることができ、 携帯用等に適したシス テムを作ることができる。
また、 本発明は、 前記タイミングコントローラ及び前記データドライバ部及び 前記走査ドライバ部が T T Lレベル以下で駆動されることを特徴とする。 これに より、 外部回路が非常に単純になる。
また、 本発明は、 前記タイミングコントローラが、 前記薄膜半導体装置により 構成されていることを特徴とする。 これにより、 システムの一層の小型化と低コ スト化が可能となる。
また、 本発明は、 前記映像信号増幅回路には映像信号を複数の低周波数の信号 に変換する信号周波数変換回路またはァ補正回路が含まれていることを特徴とす る。 これにより、 水平解像度の向上や、 すぐれた中間調表示が可能となる。
また、 本発明は、 前記映像信号増幅回路が、 前記薄膜半導体装置により構成さ れていることを特徴とする。 このように、 映像信号増幅回路も本発明の薄膜半導 体装置で一体形成すれば表示システムの大幅な小型化と低コスト化が実現できる。 また、 本発明は、 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物 質上に形成された非単結晶の半導体膜を含む薄膜半導体装置において、 前記半導体膜が、 膜生成の種となる核の発生速度を遅くし、 かつ、 前記核から 生成される島の成長速度を速くする条件にて化学気相堆積法により堆積されると ともに、 前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置さ れる第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との 間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2 の不純物半導体膜とを含むことを特徴とする。
本発明によれば、 核の発生速度を遅くし、 島の成長速度を速くするという原理 により半導体膜を生成し、 この半導体膜を含む L D D型 T F T回路を実現できる。 これにより移動度の向上、 コンタクト抵抗の低減化、 トランジスタの短チャネル 化、 耐圧の向上等を図ることができ、 単結晶 MOSFETと比べてもそれほど遜 色のない高速の薄膜半導体装置を実現できる。 特に、 本発明では、 半導体膜を構 成する島の領域が非常に大きくなつており、 これにより熱処理後の多結晶構造に おける結晶欠陥が非常に少ない。 従って、 LDD部の抵抗を低くでき、 オン電流 の更なる向上を図ることができる。
なお、 この場合、 本発明では、 第 1、 第 2の不純物半導体膜の最大不純物濃度、 LDD長を最適化することもでき、 短チャネル化を図ることもできる。
特に、 第 2の不純物半導体膜の最大不純物濃度を最適化する場合には、 該最大 不純物濃度の範囲を 2xl017cm— 3〜lxl013cm— 3とすることができ、 最大不純物濃 度の設定範囲を広くすることができる。 即ち、 本発明では、 核の発生速度を遅く し、 島の成長速度を速くするという原理により半導体膜が生成されるため、 結晶 欠陥を低減でき、 LDD部における抵抗を低くすることができる b 従って、 最大 不純物濃度を低く設定しても、 LDD部におけるシート抵抗がそれほど高くなら なく、 このため、 最大不純物濃度の下限値を 2xl017cm— 3というように低い値に設 定できるわけである。
また、 LDD長を最適化する場合には、 LDD長の範囲を 0. 3〃m~4//m とすることができ、 LDD長の設定範囲を広くすることができる。 即ち、 本発明 では、 核の発生速度を遅くし、 島の成長速度を速くするという原理により半導体 膜が生成されるため、 半導体膜における結晶粒界を少なくすることができ、 増速 拡散を小さくすることができる。 従って、 最小 LDD長を 0. 程度まで短 縮できるわけである。 これにより、 LDD部における寄生抵抗を更に低減するこ とができる。
また、 本発明は、 不純物半導体膜に注入される不純物が p型である p型薄膜ト ランジス夕のソース部及びドレイン部の全領域に、 前記第 2の不純物半導体膜が 配置されていることを特徴とする。
即ち、 本発明では、 低濃度の不純物が注入された第 2の不純物半導体膜におけ るシート抵抗を低くすることができる。 このため、 p型薄膜トランジスタについ ては高濃度の不純物の注入を省略し、 ソース部及びドレイン部の全領域を低濃度 の第 2の不純物半導体膜により構成することが可能となる。 これにより、 例えば フォト工程を 1つ減らすことができるとともに、 回路の高集積化も容易となる。
[図面の簡単な説明]
図 1 (A) 〜 （D) は、 第 1の実施例に係る薄膜半導体装置の製造工程図であ る。
図 2は、 第 1の実施例による nチャネル T F Tと pチャネル T F Tのトランジ ス夕特性を示す図である。
図 3は、 堆積温度と堆積速度と移動度との関係を示す特性図である。
図 4は、 薄膜半導体装置のシリコン膜 （熱酸化後、 堆積温度 =510°C) の結 晶構造を示す電子顕微鏡 （SEM) 写真である。
図 5は、 薄膜半導体装置のシリコン膜 （熱酸化後、 堆積温度 = 600°C) の結 晶構造を示す電子顕微鏡 （SEM) 写真である。
図 6 (A) 、 (B) は、 グレイン面積の分布を示す図である。
図 7 (A) 〜 （E) は、 本発明の原理を説明するための図である。
図 8 (A) 〜 （H) も、 本発明の原理を説明するための図である。
図 9は、 薄膜半導体装置のシリコン膜 （熱酸化前、 堆積温度 =510°C) の非 晶質状態を示す電子顕微鏡 (SEM) 写真である。
図 10は、 薄膜半導体装置のシリコン膜 （熱酸化前、 堆積温度 =510°C) の 非晶質状態を示す電子顕微鏡 （AFM) 写真である。
図 11は、 薄膜半導体装置のシリコン膜 （熱酸化前、 堆積温度 =570°C) の 非晶質状態を示す電子顕微鏡 （AFM) 写真である。
図 12は、 薄膜半導体装置のシリコン膜 （熱酸化後、 堆積温度 =570°C) の 結晶構造を示す電子顕微鏡 （SEM)写真である。
図 13は、 薄膜半導体装置のシリコン膜 （熱酸化前、 堆積温度 =600°C) の 結晶構造を示す電子顕微鏡 （SEM) 写真である。
図 14は、 堆積温度と平均グレイン面積との関係を示す特性図である。
図 15は、 図 14の特性図を決定するデータを示す図である。
図 16は、 堆積温度とオフ時のリーク電流との関係を示す特性図である。 図 17は、 比較例のソース ·ゲート間耐圧を示す図である。
図 18は、 熱酸化温度とオン電流の関係を示す特性図である。
図 19は、 熱酸化温度が 1 160°Cの場合の本実施例の薄膜半導体装置の M〇 S界面の状態を示す電子顕微鏡 （SEM) 写真である。
図 20は、 熱酸化温度が 1050°Cの場合の本実施例の薄膜半導体装置の MO S界面の状態を示す電子顕微鏡 （SEM) 写真である。 図 21は、 熱酸化温度が 900°Cの場合の本実施例の薄膜半導体装置の MO S 界面の状態を示す電子顕微鏡 （SEM) 写真である。
図 22は、 熱酸化温度が 1 160°Cの場合の比較例の薄膜半導体装置の M〇S 界面の状態を示す電子顕微鏡 （SEM) 写真である。
図 23は、 熱酸化温度が 1050°Cの場合の比較例の薄膜半導体装置の ΜΌ S 界面の状態を示す電子顕微鏡 （SEM) 写真である。
図 24は、 熱酸化温度が 900°Cの場合の比較例の薄膜半導体装置の MOS界 面の状態を示す電子顕微鏡 （SEM)写真である。
図 25 (A) 〜 (D) は、 本第 5の実施例に係る薄膜半導体装置の製造工程図 である。
図 26は、 LDD型 TFTの断面図である。
図 27は、 通常構造の T FTの断面図である。
図 28は、 LDD型 TFT及び通常構造の TFTのゲート電極長とソース · ド レイン耐圧の関係を表す特性図である。
図 29は、 LDD型 TFT及び通常構造の TFTのゲート電極長とオン電流の 関係を表す特性図である。
図 30 (A) 〜 （C) は、 CMOSインバー夕回路の動作を説明するための図 である。
図 31 (A) 、 (B) は、 薄膜トランジスタの伝達特性を示す図である。
図 32は、 シフトレジス夕回路の最高動作周波数を示す図である。
図 33 (A) 〜 （C) は、 単結晶 MOSFETにより CMOSインバ一夕回路 を構成した場合の回路図、 パターン図、 ゥァハ断面図である。
図 34は、 T FTにより CMOSインバー夕を構成した場合のパターン図であ る。
図 35は、 LDD部のドーズ量とオン電流及びオフ電流の関係を表す特性図で 図 36は、 LDD部のドーズ量とオン ·オフ比の関係を表す特性図である。 図 37は、 LDD部のドーズ量とシート抵抗の関係を表す特性図である。
図 38は、 ソース ， ドレイン部のドーズ量と拡散長の関係を表す特性図である。 図 39は、 ソース ' ドレイン部のドーズ量とコンタク ト抵抗の関係を表す特性 図である。
図 40は、 LDD長とオン電流及びオフ電流の関係を表す特性図である。
図 41は、 LDD長とソース · ドレイン耐圧の関係を表す特性図である。
図 42 (A) 〜 （D) は、 第 8の実施例の製造方法を示す工程図である。
図 43は、 第 9の実施例の LDD型 T FTのトランジスタ特性を示す図である c 図 44は、 第 9の実施例の LDD型 T FTを用いたシフトレジス夕回路の最高 動作周波数を示す図である。
図 45は、 第 9の実施例と比較例のコンタクト抵抗、 ソース · ドレイン抵抗、
LDD抵抗を示す図である。
図 46は、 寄生抵抗等を計算するために用いたモデルを表す図である。
図 47は、 周辺駆動回路内蔵型アクティブマトリクス LCDの回路図である。 図 48 (A) 、 (B) は、 アクティブマトリクス LCDの画素パターン図と断 面図である。
図 49 (A) 、 （B) は、 双方向シフトレジス夕回路の回路図とタイミングチ ヤート図である。
図 50 (A) 、 (B) は、 単方向シフトレジス夕回路の回路図とタイミングチ ヤート図である。
図 51 (A) 、 （B) は、 レベルシフタ回路の回路図とタイミングチャート図 である。
図 52は、 アナログ線順次デ一夕ドライバの回路図である。
図 53は、 デジタルデ一夕 ドライバの回路図である。
図 54は、 ァクティブマトリクス LCDを用いた表示システムのブロヅク図で 図 55は、 非晶質 TFT、 従来の多結晶 TFT、 本実施例、 単結晶 MOSFE Tの移動度とォン電流の一例を示す図である。
図 56 (A) は、 薄膜半導体装置の構造の一例であり、 図 56 (B) は、 この 薄膜半導体装置の等価回路図である。
[発明を実施するための最良の形態]
以下、 本発明の好適な実施例について図面を用いて説明する。 なお、 以下に述 ベる第 1〜第 5の実施例は、 半導体膜の製造方法を工夫して、 高速な薄膜半導体 装置を得る実施例である。
1. 第 1の実施例
図 1 (A) 〜 （D) には、 本第 1の実施例に係る薄膜半導体装置の製造工程図 が示される。 図 1 (A；) 〜 （D) には、 nチャネル T FTの場合の工程図が示さ れるが、 本発明は、 pチャネル T FT及び、 nチャネル TFTと pチャネル TF Tとを有する CMOS型 TFTに対しても当然に適用できる （図 26参照） 。 ま た、 いわゆるダブルゲ一トと呼ばれる構造としてもかまわない。
第 1の実施例では、 基板 201として石英ガラスを用いた。 しかしながら、 こ れ以外にも薄膜半導体装置の製造工程中の最高温度に耐え得る基板であるならば、 その種類や大きさは問わない。 まず基板 201上にいずれ能動層となるシリコン 等の半導体 J3莫を堆積する。 この時、 基板がシリコン 'ウェハ一などの導電性物質 である場合や、 セラミックス基板などで不純物を含んでいる場合には、 半導体膜 堆積の前に、 二酸化珪素膜ゃ窒化珪素膜等の下地保護膜を堆積しても良い （図 2 5参 )
第 1の実施例では、 基板 201上に真性シリコン膜を LP CVD法により堆積 する。 これにより堆積後の膜厚は 100 OAとなる。 LPCVD装置はホヅト - ウオール型で容積が 184. 51であり、 基板挿入後の反応総面積は約 4400 0 cm2である。 堆積温度は 510°Cであり、 原料ガスとして純度 99. 99 %以 上のモノシラン （S iH^) を用い、 100 S CCMの流量でガスを反応炉に供給 した。 この場合の堆積圧力は 0. 8 t or rであり、 この条件下でシリコン膜の 堆積速度は 21. 5 A/mi nであった。 そして、 このようにして堆積されたシ リコン膜をパ夕一ニング加工して、 シリコン膜 202を得る （図 1 (A)参照） 。 次に熱酸化法にてパターニング加工されたシリコン膜 202の表面に酸化珪素 膜 203を形成した。 熱酸化は 1160°Cの 100%酸素雰囲気化にて 1気圧で 23分 36秒行った。 これによりシリコン膜は薄くなり 40 OAとなり、 120 OAの膜厚を有する酸化珪素膜が得られた （図 1 (B)参照） 。 次に薄膜半導体 装置のしきい値電圧を調整するために、 HB，を 40 kvの加速電圧で 2 X 101 2/ cm2のドーズ量で半導体膜に打ち込んだ。
次に、 ドナーまたはァクセプ夕ーを含んだシリコン膜によりゲート電極 204 を形成する。 本実施例では燐を含んだ厚さが 350 OAの多結晶シリコンにてゲ ート電極を作成した。 この時のゲート電極のシート抵抗は 25 Ω /口であった。 次に、 このゲート電極をマスクとじて、 ドナ一またはァクセプダ一となる不純物 イオン 205を打ち込み、 ソース · ドレイン部 206とチャンネル領域 207を 作成した （図 1 (C)参照） 。 本第 1の実施例では不純物元素として燐を選び加 速電圧 9 OkVにて 2 X 1015/cm2のドーズ量で不純物を打ち込んだ。
次に常圧 CVD法等で層間絶縁膜 208を堆積した。 層間絶縁膜は二酸化珪素 膜からなり、 その膜厚は 5000Aであった。 層間絶縁膜の堆積後、 層間絶縁膜 の焼き締めと、 ソース · ドレイン部に添加された不純物元素の活性化を兼ねて窒 素雰囲気下 1000°Cにて 20分間の熱処理を施した。 次にコンタクト ·ホール を開穴し、 アルミニウム等で配線 209を施し、 薄膜半導体装置を完成した （図 1 (D)参照） 。
このようにして作成した薄膜半導体装置の nチャネル T FTのトランジスタ特 性を測定した。 図 2には、 その測定結果が示される。 チャンネルの長さ及び幅は 共に 10〃mで、 室温にて測定した。 その結果、 図 2に示すように、 ソース · ド レイン電圧 （Vds) を 4vとし、 ゲート電圧 （Vgs) を 10vとした場合 (トランジスタがオン状態の場合） でのソース · ドレイン電流 （Ids) は 75. 6 Aであった。 また、 Vd s = 4 v、 Vgs = 0 vとした場合 （トランジスタ をオフ状態の場合） の I d sは 0. 2◦ 3 p Aとなった。 以上のように、 ゲート 電圧 1 Ovの変調に対するオン 'オフ比が 8桁以上となる極めて良好な薄膜半導 体装置が得られた。 また、 このトランジスタの飽和領域より求めた移動度は 10 6 cm2/v · s e cであり、 非常に良好な値となった。 このように本実施例によ ると長時間の熱処理を施す事もなく、 LPCVD法の堆積のみという極めて簡単 な工程でしかも水素化処理を全く行わなくても非常に優れた特性を有する薄膜半 導体装置を作成することができた。
なお、 図 2には、 pチャネル T FTのトランジスタ特性図も併せて示される。 この Pチャネル T FTは、 ソース部及びドレイン部を形成する際に、 ァクセプ夕 一となる不純物、 例えばボロンを打ち込むことにより形成される。
次にこの薄膜半導体装置に水素プラズマ照射を 2時間施して水素化処理を施し た。 その結果、 上述と同じ測定条件でオン電流は 102/ A、 オフ電流は 0. 0 318pA、 移動度は 129 cmVv · s e cへと改善された。 本第 1の実施例 が示すように、 シリコン膜を LP CVD法で堆積する際の堆積条件を本発明の堆 積条件にするだけで、 他にシリコン原子の打ち込みを行うとか、 長時間の熱処理 によって半導体膜の （再） 結晶化を行うといった煩わしい工程を経る事なく、 容 易に高性能な薄膜半導体装置が製造することが可能となった。
2. 第 2の実施例
LPCVD法により、 いずれ能動層となるシリコン膜の堆積条件のみを変えて、 その他の工程は第 1の実施例に詳述した製造工程で種々の薄膜半導体装置を作成 した。 但し、 第 2の実施例では水素化処理を施さなかった。 第 2の実施例では、 様々な条件でシリコン膜を堆積し、 トランジス夕特性と堆積条件との関係を調べ た。 シリコン膜の堆積は第 1の実施例で詳述した L P C VD装置により行った。 原料ガスは純度 99. 99 %以上のモノシランである。 シリコン膜は堆積温度を 490°Cから 650°Cの間で変えた。 また、 モノシラン流量を 10 S CCMから 100 S CCMの間で、 堆積圧力を Imt orrから 0. 8t o r rの間に適当 に設定して堆積した。 こうして種々の堆積条件で様々なシリコン膜を堆積した。 堆積シリコン膜の膜厚は全試料とも 1000±5 OAであった。 シリコン膜堆積 後は第 1の実施例と全く同じ製造工程で薄膜半導体装置を作成した。 熱酸化後の シリコン膜の膜厚は全試料とも 400 ± 50 Aで、 ゲート絶縁膜である酸化珪素 膜の膜厚は 1200 ± 50 Aであった。 シリコン膜堆積条件が変わればその堆積 速度も変わる。 また、 第 1の実施例で示したように堆積条件を変えれば、 得られ る薄膜半導体装置の特性も異なる。 そこで上述した方法で得られた薄膜半導体装 置の移動度と、 シリコン膜の堆積温度、 及び堆積速度の関係を図 3に示す。 図 3 の横軸はシリコン膜堆積時間、 縦軸は堆積速度で、 対応する薄膜半導体装置の移 動度が数値で示されている。 移動度の単位は cm2Zvi s e cである。 図中の点 線は堆積温度 580°Cの境界線と堆積速度 6 A/mi nの境界線を示す。 堆積条 件とトランジスタ特性との関連を一目で分かるように特性の良い条件は〇印で示 し、 比較例 （背景技術において説明した第 1の製造方法） で作成される薄膜半導 体装置と同程度の物を X印で示す。 比較例で、 多結晶シリコン膜を堆積して熱酸 化する場合の堆積温度は 600°C程度以上である。 この比較例により製造された 薄膜半導体装置はいずれも移動度が 15 cm2/v · s e c程度から 20 cm2/ v · s e c程度である。 シリコン膜の堆積温度を 580°C程度以下にした場合は、 シリコン膜の堆積速度に応じて得られた薄膜半導体装置の特性が全く異なる事が 理解される。 即ち、 堆積速度が 6A/mi n以上であると第 1の実施例でも詳述 したように水素化処理を施さずとも非常に高特性の薄膜半導体装置が得られる。 これに対して堆積速度が 6 A/mi n未満では、 その移動度が 16 c m2/v · s e c程度から 19 cm2/v · s e c程度となり、 比較例で作成した場合と同程度 となる。 堆積温度が 580°C以下で、 かつ、 堆積速度が 6 A/mi n以上の条件 でシリコン膜を堆積して薄膜半導体装置を製造した場合に限り、 非常に高性能な 薄膜半導体装置が得られるのである。
本発明による薄膜半導体装置 （図 3の〇印） の能動層を形成するシリコン膜の 熱酸化後の状態を走査型電子顕微鏡 （SEM) で調べた。 SEM観察は熱酸化後 10%弗化水素酸水溶液にて酸化珪素膜を剥離した後、 露出した多結晶晶シリコ ン表面に対してなされた。 その結果グレイン面積の分布は指数分布を示しグレイ ン面積の平均値及び標準偏差は、 いずれの試料も 10000 nm2から 20000 nm2の間の値を示した。 例として堆積温度 510°C、 堆積速度 12. 9 A/m i nで移動度が 82 cm2/v - s ecとなった薄膜半導体装置のシリコン膜の結晶 構造を示す電子顕微鏡 （SEM) 写真を図 4に示す。 また、 図 4にて確認された グレイン面積の分布を図 6 (A) に示す。 グレイン面積 （グレイン 'サイズ） の 平均値は 1560 Onm2で標準偏差は 1530 Onm2であった。 本実施例によ り形成されたシリコン膜は大きなグレインでは、 そのサイズが 5500 Onm2以 上という大面積を有するものも認められた （図 6 (A) の 55000〜6000 0の範囲を参照） 。
一方、 比較のために比較例 （第 1の製造方法） により作成された薄膜半導体装 置のシリコン膜の結晶構造を示す電子顕微鏡 （SEM) 写真を図 5に示す。 また、 この比較例のグレイン面積の分布を図 6 (B) に示す。 図 5、 図 6 (B) で使用 される試料は、 堆積温度 600°C、 堆積速度 37. 7 A/m inでシリコン膜が 堆積された試料である。 そして、 図 5には、 この試料の熱酸化した後のシリコン 膜の状態が示される。 この試料の移動度は 20 cm2/v■ s e cである。 また、 この試料のグレイン面積の平均値は 3430 nm2で、 標準偏差は 4210 nm2 であった。 堆積温度が 600°C以上でシリコン膜を堆積して作成した薄膜半導体 装置にのみならず、 堆積温度が 580°C以下であっても、 堆積速度が 6A/mi n未満でシリコン膜を堆積して作成した薄膜半導体装置のシリコン膜のグレイン 面積は、 いずれも平均値、 標準偏差とも 5000 nm2未満であった。
以上のように堆積温度を 580°C以下とし、 かつ、 堆積速度を 6A/min以 上としてシリコン膜を堆積し、 そのシリコン膜を熱酸化すると、 能動層を形成す る多結晶膜のグレイン面積の平均値は 10000 nm2以上と従来よりも遙かに大 きくなり、 薄膜半導体装置の特性も大幅に改善される。
A. 本発明の原理について
本発明では、 核の発生速度を遅くし、 かつ、 島の成長速度を速くする条件にて 半導体膜を堆積することにより、 特性の優れた半導体膜を生成している。 以下、 本発明の原理について図 7 (A) 〜 （E) 、 図 8 (A) 〜 （H) を用いて説明す る。
一般に LPCVD法 （減圧化学気相堆積法） で薄膜を堆積する場合、 堆積膜が 非晶質、 多結晶に関わり無く、 まず絶縁物質上にいっかの核 （膜成長の種あるい は中心となるもの） 30、 31が発生する （図 7 (A) ) 。 ガスを構成する分子 は気相中から基板の方向へ飛来してくる。 そして、 これらの分子が基板から熱を 受け取って化学反応を起こし、 いくつかの分子が集まって、 これらの核が生成さ れる。 この時の化学反応式は例えばモノシランを例にとれば以下のようになる。
S i H4 → S i + 2H2个 - 次に、 これらの核 30、 3 1が成長して島 34、 35となり、 この間にも、 基 板上の空いた領域に別の核 32、 33が生成される （図 7 (B) ) 。 そして、 こ れらの核 32、 33も成長して島 36、 37となり、 他の島 34、 35も、 この 間に更に成長する （図 7 (C) ) 。 このようにして、 島と島の間に空いた領域が なくなると、 もはや新たな核は生成されなくなる。 一方、 島 34~37の成長が 更に進むと、 島と島が合体して薄膜 38が形成される （図 7 (D) ) 。 そして、 この薄膜 38が更に成長して、 所望の膜厚の薄膜 40が完成する （図 7 (E) ) 。 図 7 (E) に示すように、 非晶質 ·多結晶質を問わず、 薄膜 40は元来堆積初期 過程の島に対応する領域 （堆積後期過程の島） 5 1、 52、 53、 54から構成 される。 絶縁物質表面が総て堆積膜にて被覆されるまでは島の成長と核の発生が 競争過程にある。 従って、 核の発生速度を遅くし、 かつ、 島の成長速度を速くす ば、 島は非常に大きくなり、 結果として薄膜を構成する領域 （堆積後期過程の 島） 51〜54は大きくなる。 この点については、 図 8 、 ) 〜 (Η) からも明 らかである。 図 8 (Α) 〜 （D) は、 本発明の場合であり、 核の発生速度を遅く し、 かつ、 島の成長速度を速くした場合である。 これに対して、 図 8 (Ε) 〜 (H) の比較例では、 本発明に比べて、 核の発生速度が速く、 島の成長速度は遅 くなつている。 これにより、 例えば、 図 8 (A) では核が 3個発生するのに対し て、 図 8 (E) では、 5個発生している。 また、 図 8 (B) の方が図 8 (F) よ りも島の成長速度が速い。 そして、 島の成長速度が速いと、 図 8 (C) に示すよ うに、 基板上の空いた領域が更に少なくなり、 核の発生個数が更に低く抑えられ る。 これに対して、 図 8 (G) では、 島の成長速度が遅いため、 基板上の空いた 領域があまり少なくならず、 図 8 (C) に比べれば核の発生個数はそれほど低く 抑えられない。 以上のようにして、 比較例では島が小さくなるのに対して （図 8
(H) ) 、 本発明では島が非常に大きく成長することになる （図 8 (D) ) 。 そ して、 このようにして大きく成長した島 （領域） から構成される半導体膜に熱酸 化等を施し、 非晶質状態から多結晶状態に変えると、 図 4に示すような、 大きな グレインにより構成される半導体膜が形成されることになる。 ここで、 半導体膜 を構成するこのような領域は、 多結晶状態の場合には一般的にはグレインと呼ば れる。
以上述べた本発明の原理は、 堆積膜が非晶質の場合のみならず、 多結晶の場合 にも適用できる。 しかし、 特に非晶質膜の場合には、 このような島と呼ばれる領 域が存在すると考えるのは困難であった。 即ち、 非晶質 （アモルファス） には、 単結晶、 多結晶のように成長方向等に秩序性がなくランダムであり、 従って、 こ のようなランダムなものとランダムなものとを区切る領域 （境界） が存在すると は考えにくかったからである。 例えば、 図 9には、 堆積温度 510°C、 堆積速度 12. 9 A/m i nである場合のシリコン膜の非晶質状態を示す電子顕微鏡 （ S EM) 写真が示される。 この図 9は、 図 4に示した SEM写真の熱酸化前のもの に相当する。 図 9に示すように、 熱酸化前の非晶質膜では、 SEMによっては、 島と呼ばれる領域は観測されない。 従って、 非晶質膜の場合には、 このような島 と呼ばれる領域は存在しないと信じられていた。
しかし、 本発明者が、 この非晶質膜を原子間力顕微鏡 (AFM) により観測し たところ、 このような島と呼ばれる領域が存在することが確認された。 例えば、 図 10には、 堆積温度 510°C、 堆積速度 12. 9 A/m inである場合のシリ コン膜の堆積直後の非晶質状態を示す電子顕微鏡 (AFM)写真が示される。 即 ち、 図 9の S EMによっては確認されなかった島が、 図 10の AFMでは明瞭に その存在が確認されたのである。 更に、 図 11には、 堆積温度を 570°Cとした 場合の、 シリコン膜の非晶質状態を示す電子顕微鏡 （AFM) 写真が示される。 また、 図 12には、 このシリコン膜を熱酸化した後の多結晶状態を示す電子顕微 鏡 （SEM) 写真が示される。 図 10と図 11を比較すれば明らかなように、 堆 積温度が上がると島の大きさは小さくなる。 また、 図 4 (図 10の熱酸化後に相 当） と図 12 (図 11の熱酸化後に相当） を比較すれば明らかなように、 堆積温 度が上がり堆積膜を構成する島が小さくなると、 熱酸化後の多結晶膜を構成する グレイン面積 （グレイン ·サイズ） も小さくなる。 このように、 堆積膜を構成す る島 （領域） の大小と、 それらの膜を熱酸化して得られた多結晶膜を構成するグ レインの大小は明らかに強い相関がある。 即ち、 大きい島 （領域） から構成され ている堆積膜を熱酸化した時は大きいグレインから構成される多結晶膜と熱酸化 膜が得られるのである。
実際、 本発明による薄膜半導体装置 （図 3の〇印） のシリコン膜はいずれも L P C V D法で堆積された直後は非晶質状態であり、 その非晶質を構成する島 （領 域） の大きさ （直径） は、 例えば図 1 0に示す場合には 1 0 0 n mから 4 0 0 n m程度に分布している。 また、 島の平均面積は、 グレインの平均面積とほぼ同等、 あるいは、 若干小さくなり、 堆積温度及び堆積速度が最適の場合で 1 0 0 0 O n m2以上となる。
これに対して、 堆積温度が 5 8 0 °C以上でシリコン膜を堆積し、 熱酸化法を用 いて薄膜半導体装置を作成した比較例では、 L P C V D法で堆積された直後は多 結晶状態で、 その多結晶を構成する領域の大きさ （直径） は 2 0 nmから 8 O n m程度に分布している。 また、 この場合の領域の平均面積も 1 0 0 0 0 nm2以下 となる。 なお、 図 1 3には、 堆積温度が 6 0 0 °Cの場合の熱酸化前の多結晶状態 を示す電子顕微鏡 （S E M) 写真を示す。 更に、 シリコン膜を 5 8 0 °C以下でか つ堆積速度が 6 A/m i n未満で堆積した場合、 堆積膜は非晶質状態で、 その非 晶質を構成する領域の大きさはやはり 2 0 nmから 8 0 nm程度であった。 この ように堆積直後の半導体膜を構成する領域の直径が 1 0 O nm以上に分布してい る場合、 これらの半導体膜を熱酸化する事により、 多結晶半導体膜のグレイン面 積の平均値は 1 0 0 0 0 nm2以上と大きくなり、 結局高性能の薄膜半導体装置が 得られるのである。 本第 2の実施例では真性シリコン膜を例として詳述したが、 半導体膜堆積過程を調整して大きな領域を有する薄膜を堆積し、 これらを熱酸化 して大粒径の多結晶質半導体膜を得て、 高性能の薄膜半導体装置を製造するとい う本発明は普遍的である。 従って、 真性シリコン膜にのみならずドナ一、 または ァクセプ夕一を含んだシリコン膜や、 あるいはシリコン ·ゲルマニウム膜等を半 導体層に用いた場合にも本発明は有効である。 また、 半導体膜堆積法も L P C V D法に限らずプラズマ C V D法やスパッ夕一法、 あるいは蒸着法等でも構わない。 そして、 これらの方法で膜形成した直後の半導体膜を構成する島 （領域） の平均 面積が 1 0 0 0 0 nm2以上であれば、 熱酸化により大粒径多結晶膜が得られ、 高 性能な薄膜半導体装置が製造される。
B . 堆積温度、 堆積速度について
以上のように、 本発明では、 核の発生速度を遅くし、 かつ、 島の成長速度を速 くする条件で半導体膜を堆積する。 この場合、 核の発生速度、 島の成長速度をど のようにして制御するかが問題となる。 そして、 本実施例では、 例えば核の発生 速度を堆積温度 （基板表面の温度） で制御し、 島の成長速度を堆積速度で制御し ている。 そして、 堆積温度を低くすることで核の発生速度を遅くし、 堆積速度を 速めることで島の成長速度を速めている。 但し、 核の発生速度、 島の成長速度を 制御する手法は上記のものに限らず、 例えば基板の材質等を変更することで核の 発生速度を遅くすることも可能である。 基板の材質等の変更としては、 例えば特 殊なニ酸化珪素膜を採用すること等が考えられる。
さて、 堆積速度は、 堆積温度を固定とした場合には、 原料ガス （モノシラン、 ジシラン等） の流量及び堆積圧力により制御することができる。 但し、 堆積速度 は堆積温度にも関係し、 堆積温度が高くなると堆積速度も速くなる。 しかし、 堆 積温度を高くしてしまうと、 今度は、 上述のように核の発生速度は更に速くなつ てしまい、 本発明の原理を実現し得ない。 そこで、 本実施例では、 堆積温度を低 い値に固定し、 これにより核の発生速度を遅くし、 一方、 低温化により遅くなつ た堆積速度を速めるために、 原料ガスの流量を高める、 あるいは、 堆積圧力を大 きくしているのである。 これにより、 本発明の原理と矛盾しない制御手法を実現 できることになる。 これに対して、 比較例では、 慣用的に例えば堆積温度を 6 0 0 °C〜6 5 0 °Cの範囲としていた。 そして、 この条件では、 図 3から明らかなよ うに、 原料ガスの流量、 堆積圧力を制御し堆積速度を速めても、 核の発生速度が 速すぎるために堆積膜を構成する島は小さく、 移動度の高い良質の半導体膜は得 られなかったのである。
さて、 厳密にいうと、 堆積速度は、 堆積温度、 原料ガスの流量、 堆積圧力のみ ならず、 例えば L P C VD装置の容積、 基板挿入後の反応総面積にも関係する。 例えば、 反応総面積が大きい場合には、 同じ原料ガスの流量でも堆積速度は遅く なる。 なお、 堆積速度が、 どのようにして決定されるかについては、 例えば （J . A p p 1 . P h y s . 7 4 ( 4 ) , 1 5 A u u s t 1 9 9 3 ページ 2 8 7 0〜2 8 8 5 ) に記載されている。 要約すれば、 堆積速度は、 堆積温度を固定 とした場合には、 原料ガスの濃度の関数となり、 この濃度が大きいほど堆積速度 は速くなる。 そして、 原料ガスの濃度は、 原料ガスの分圧及び原料ガスの温度の 関数となり、 原料ガスの分圧が高いほど濃度は高くなり、 原料ガスの温度が高い ほど濃度は低くなる。 また、 原料ガスの温度は、 チャンバ一に付属するのポンプ の排気速度と、 原料ガスの流量で決まる。 また、 堆積圧力も、 ポンプの性能、 あ るいは、 原料ガスの流量等にも関係する。 いずれにしても、 堆積速度は、 堆積温 度、 L P C VD装置の容積、 反応総面積等のパラメ一夕を固定すれば、 原料ガス の流量、 堆積圧力で制御できることになる。
なお、 核の発生速度も、 原料ガスの流量、 堆積圧力により影響される。 しかし、 核の発生速度に、 より大きく影響を与えるのは堆積温度であり、 原料ガスの流量 を多くし、 堆積圧力を高くする効果は、 核の発生速度を速めるよりも、 堆積速度 を速める方に強く影響を与えることになる。
また、 堆積速度は、 堆積された膜厚を堆積時間で除算したものに対応し、 堆積 時間は、 核の発生に要する時間と、 島の成長に要する時間を加算したものに相当 する。.一方、 島の成長速度は堆積膜厚を堆積時間で微分したものに相当する。 従 つて、 厳密に言うと堆積速度は、 島の成長速度に相関はするが、 等しいものでは ない。 しかしながら、 通常は、 核の発生に要する時間は数百 A以上の膜を堆積す る時間に比べて十分に小さいため、 堆積速度と島の成長速度はほとんど等しくな る。 実際、 図 3に示す全ての実験デ一夕では、 堆積時間 （T ) と堆積膜厚 （t si) は、 次式 （原点を通る直線の式） の関係となっている。
t si = DRx T
即ち、 堆積速度 DRと島の成長速度とは測定誤差内で一致しているのである。
C . 堆積温度の最適値について
さて、 図 3では、 堆積温度が 5 8 0 °C以下が好ましいとしたが、 5 8 0 °C以下 においても臨界点となる温度が存在する。 例えば、 図 1 4には、 堆積温度と熱酸 化後の平均グレイン面積との関係を示す特性図が示される。 なお、 図 1 4の中の 口で示す点を決めたデ一夕を図 1 5と図 6 ( A) に示す。 図 1 4に示すように、 堆積温度が 5 8 0 °Cを境として、 平均グレイン面積は非常に大きくなる。 しかし、 同図に示すように、 好ましくは 5 5 0 °C以下とすることで、 平均グレイン面積の 極大値を採用することが可能となる。 また、 図 1 6は、 堆積温度とトランジスタ のオフ時のリーク電流との関係を示す特性図である。 図 1 6に示すように、 堆積 温度が 5 3 0 °C以下となる範囲で、 オフ時のリーク電流が大幅に減少する。 オフ 時のリーク電流は、 一般に、 結晶内に欠陥が多いと高くなる。 従って、 図 1 6の 特性図より、 5 3 0 °C以下で半導体膜を堆積して、 熱酸化を行った場合には、 単 にグレイン面積が大きくなるばかりではなく、 結晶内の欠陥を低減できることが 理解される。
なお、 堆積温度の下限値は、 原料ガスの種類等により決めることができ、 原料 ガスがモノシランである場合には例えば 4 6 0 °Cとなり、 ジシランの場合には、 例えば 3 7 0 °Cとなる。
また、 図 1 4では、 堆積温度が 5 0 0 °Cより低くなるとグレイン面積が小さく なっているが、 これは原料ガスがモノシランの場合であり、 ジシラン等の場合に はこのような結果とはならない。 その理由は、 モノシランの場合には、 堆積温度 5 0 0 °Cよりも低くなると堆積速度も小さくなるが、 ジシラン等の場合はそのよ うにならないからである。 D . 半導体膜表面及びゲート絶縁膜表面の粗さについて
一般に熱酸化法にて酸化膜を形成する場合、 出来上がった酸化膜の表面形状は 酸化前の半導体膜の表面形状をそのまま引き継ぐ。 M O S型電界効果トランジス 夕はこうした酸化膜の上にゲート電極を形成するから、 L P C V D法等で堆積さ れた直後の半導体膜の表面形状が薄膜半導体装置のゲート絶縁膜とゲート電極と の界面形状に反映される。 換言すれば、 堆積半導体膜が滑らかならばゲート絶縁 膜とゲート電極界面も滑らかであるし、 堆積半導体膜表面が凸凹であれば、 ゲー ト絶縁膜とゲート電極界面も凸凹である。 こうしたゲ一ト絶縁膜とゲート電極界 面の平坦度は薄膜半導体装置を製造した時のソース ·ゲート間耐圧またはドレイ ン ·ゲート間耐圧に影響を及ぼす。 凸凹が激しい場合電界集中が容易に生ずるた め、 局所的に高電界が生じ、 簡単にソース ·ゲート間またはドレイン .ゲート間 になだれ降伏が生じてしまう。 本実施例による薄膜半導体装置 （図 3の〇印） は 堆積半導体膜表面が非常に滑らかであったため、 熱酸化後のゲ一ト絶縁膜表面の 粗さは、 中心線平均粗さ （R a ) の平均値が 1 . 9 9 5 n mで 9 5 %の信頼係数 における区間推定値は 0 . 3 2 3 nmであった。 これに対して比較例による薄膜 半導体装置 （図 3の X印） は堆積温度のいかんに関わり無く堆積半導体膜の表面 は凸凹しており、 熱酸化後のゲート絶縁膜表面の粗さは中心線平均粗さ （R a ) の平均値が 3 . 1 2 6 nmで 9 5 %の信頼係数における区間推定値は 0 . 7 8 4 nmであった。 なお、 このように本実施例の場合に、 堆積半導体膜の表面が滑ら かである理由は、 非晶質状態での島 領域が図 1 0に示すように大きいことに起 因する。 また、 ここでいう中心線平均粗さとは、 粗さ曲線を中心線から折り返し て得られる部分の面積を、 測定長さで除算したものをいう。
こうした事実を反映して、 本発明による薄膜半導体装置 （図 3の〇印） のソ一 ス ·ゲート間耐圧はソースを接地し、 ゲートを負にした時、 各試料に対して 3個 の薄膜半導体装置を調べたところ、 全試料とも 1 0 0 v以上 （耐圧 8 . 3 3 3 M v/ c m以上） と非常に良好であった。 これに対して比較例による薄膜半導体装 置 （図 3の X印） のソース 'ゲート間耐圧は、 ソースを接地しゲートを負にした 時、 測定 1 1試料で各 3個の薄膜半導体装置を調べた結果 1 0 O v以上の耐圧を 示したのは 2 8個で、 6 5 Vでなだれ降伏を生ずる試料 （堆積温度が 5 8 5 ° (：、 移動度が 1 5 c m2/v · sの試料） もあった （図 1 7参照） 。 薄膜半導体装置を 液晶パネルに応用する場合ソース ·ゲート間の最大印加電圧は 2 0 V程度である が、 一つのパネルには数十万個以上の薄膜半導体装置が存在する。 そして、 ソー ス ·ゲート間なだれ降伏が確率過程であるから、 本発明の薄膜半導体装置が比較 例に比べてソース ·ゲート短絡による画素欠陥を大幅に改善している事が理解さ れ 。 3. 第 3の実施例
LP CVD法により、 原料ガスを変更し、 その他の工程は第 1の実施例に詳述 した製造工程で薄膜半導体装置を作成した。 第 3の実施例では第 1の実施例で詳 述した LP CVD装置にて、 原料ガスとして純度 99. 99%以上のジシラン (S i2Ho) を用いて半導体膜を堆積した。 堆積温度は 450°Cでジシランを 1 00 S CCM反応炉に導入した。 希釈ガスとしては純度 99. 999 5 %以上の ヘリウムを用い 100 S C CM反応炉に導入した。 シリコン膜堆積中の圧力は 0. 3 t o r rであり、 堆積速度は 19. 97 A/mi nであった。 こうして得られ たシリコン膜は非晶質状態で、 その膜厚は 1 00 OAであり、 非晶質膜を構成す る島 （領域） の大きさは 1 50 nmから 4 50 nm程度に分布していた。 この非 晶質膜をパターニング加工した後、 1 1 60°Cの 1 00%酸素雰囲気化にて 1気 圧で 23分 36秒間熱酸化を施した。 熱酸化後のゲート絶縁膜表面の粗さは、 中 心線平均粗さ （Ra) では 1. 84 nmであった。 またゲート絶縁膜を 10 %弗 化水素酸水溶液にて剥離して、 露出した多結晶シリコン膜表面を S E M観察した ところ、 多結晶シリコン膜のグレイン面積の平均値及び標準偏差は各々 14 1 1
0 nm2と 1 5595 nm2であった。 以下、 第 1の実施例で詳述した製造工程で 薄膜半導体装置を作成し、 トランジスタ特性を測定した。 測定条件やオン電流、 オフ電流、 移動度の定義は第 1の実施例と同一である。 その結果水素化処理を全 く施さずとも、 オン電流は 53. 5〃A、 オフ電流は 0. 1 54pA、 移動度は 78. 5 cm2/v · s e cと良好な薄膜半導体装置が得られた。 またソース -ゲ 一ト間耐圧は薄膜半導体装置 3点を測定していずれも 1 00V以上であった。 更 にこの薄膜半導体装置に水素ブラズマ照射を 2時間施したところ、 オン電流は 7 7. 7 juA, オフ電流は 0. 1 37 pA、 移動度は 107 cm2/v · s e cへと 改善された。
本第 3の実施例が示すように、 半導体膜を 580 °C以下で且つ堆積速度 6 A/ m in以上で堆積して熱酸化を施すと、 多結晶シリコン膜の平均グレイン面積は
1 000 Onm2以上となり、 ゲート絶縁膜とゲート電極との界面が滑らかになり、 高性能薄膜半導体装置が得られるという効果は、 原料ガスの種類をモノシランと した場合に限定されない。 これは本発明の基礎概念が、 堆積温度を下げる事で絶 縁性物質上に生まれる核の発生速度を遅くし、 かつ、 島の成長速度を 6人/ mi n以上と速くする事により半導体膜を構成する領域 （島） を滑らかで大きくする との原理に基づいているためである。 従って、 核発生速度が小さく、 島の成長速 度が速い系ならば全て本発明は有効である。 第 3の実施例では原料ガスとしてジ シランを用いたが、 堆積温度を 580°C以下にする事により核発生速度を押さえ、 かつ堆積速度が 6 A/mi n以上で島の成長速度を速くし得る原料ならば、 例え ばトリシラン （S i3Ho) や弗化シラン （S in Hx Fy： n、 x、 yは整数） 、 塩化シラン （S in HxC ly : n、 x、 yは整数） などに対しても本発明は有効 である。
4. 第 4の実施例
ゲ一ト絶縁層を形成するための熱酸化温度を変えて薄膜半導体装置を作成した。 本第 4の実施例では石英基板上に真性シリコン膜を LPCVD法にて 100 OA の膜厚に堆積した。 堆積条件は第 1の実施例と同様である。 即ち、 堆積温度は 5 10°Cで原料ガスとして純度 99. 99 %以上のモノシランを用い、 100 SC CM反応炉に供給した。 堆積圧力は 0. 8 t o r rで、 シリコン膜堆積速度は 2 1. 5 A/mi nであった。 シリコン膜をパターニング加工した後、 熱酸化法で シリコン膜表面にゲート絶縁層となる酸化珪素膜を形成した。 この際、 熱酸化温 度をパラメ一夕一とした。 熱酸化温度は 1 160°C、 1 100°C、 1050°C、 1000°C、 950°C、 900°Cであった。 熱酸化炉は初め 100%酸素雰囲気 の 1気圧で 800°Cに保たれている。 この状態の熱酸化炉に基板を挿入した後、 所望の酸化温度迄 10°C/minの昇温速度で昇温した。 酸化温度に達した後、 各温度に応じて適当な時間、 その状態に維持し熱酸化を進めた。 1160°Cの場 合この時間は 23分 36秒である。 以下、 1 100°Cでは 51分 59秒、 105 0°Cでは 1時間 38分 33秒、 1000°Cでは 3時間 17分 15秒、 95 CTCで は 6時間 49分 40秒、 900 °Cでは 14時間 48分 23秒であった。 この熱酸 化が終了後、 反応炉内を窒素で置換して熱酸化温度にて 15分間維持してから基 板を取り出した。 この工程により、 総ての熱酸化温度にて、 熱酸化膜の膜厚は 1 2 0 OAとなり、 薄膜半導体装置の能動層となる多結晶シリコン膜の膜厚は 40 OAとなる。 以下、 第 1の実施例に詳述した工程と全く同工程で薄膜半導体装置 を作成した。 但し、 第 4の実施例では最後の水素化処理を施さなかった。 こうし て得られた薄膜半導体装置のトランジスタ特性を図 18の Aに示す。 図 18では 縦軸はオン電流である。 また上側の横軸は熱酸化温度で、 下側の横軸は熱酸化温 度の絶対温度の逆数を示している。 図 18より熱酸化温度を下げると、 トランジ ス夕特性は劣化するものの、 本発明により作成された薄膜半導体装置はその劣化 の程度が比較的小さい事が分かる。 図 18の Bには比較のため、 比較例で作成さ れた薄膜半導体装置のトランジスタ特性の熱酸化温度依存性が示されている。 比 較例による薄膜半導体装置は、 いずれ能動層になるシリコン膜を堆積温度 600 。に、 モノシラン流量 100 S CCM、 堆積圧力 4 Omt o r r、 堆積速度 38. 1人/ mi nで堆積した後、 上述の製造方法で薄膜半導体装置を作成したもので ある。 比較例による薄膜半導体装置は、 熱酸化温度を下げると急激に特性が劣化 し、 事実上熱酸化温度を低下し得ない事がわかる。 これに対して本発明の薄膜半 導体装置は、 熱酸化温度を 900°Cとしてもなお、 比較例の 1 160°Cの熱酸化 で得られた薄膜半導体装置よりも優れている事がわかる。 これは比較例による薄 膜半導体装置では熱酸化温度を 1 100°C程度以下にすると MOS界面 （半導体 層とゲート絶縁層の界面） の面粗れがひどくなり、 その面粗れの程度が熱酸化温 度を下げる程ひどくなるのに対し、 本実施例による薄膜半導体装置では M 0 S界 面が非常【こ安定で、 熱酸化温度を下げても M 0 S界面の粗さがあまりひどくなら ないことによる。
図 19、 図 20、 図 21には、 各々、 熱酸化温度を 1 160°C、 1050°C、 900°Cとした場合の、 本実施例の薄膜半導体装置の MOS界面の状態を示す電 子顕微鏡 （SEM) 写真が示される。 一方、 図 22、 図 23、 図 24には、 各々、 熱酸化温度を 1 160°C、 1050°C、 900°Cとした場合の、 比較例の薄膜半 導体装置の M OS界面の状態を示す電子顕微鏡 （SEM) 写真が示される。 これ らの写真から、 本実施例による薄膜半導体装置は、 比較例に比べて、 熱酸化温度 を下げても MO S界面の粗さがあまりひどくならないことが理解される。 例えば、 共に熱酸化温度 1 160°Cである図 19 (本実施例） と図 22 (比較例） とを比 較すると、 MO S界面は平滑で両者の間にそれほどの差はない。 しかし、 共に熱 酸化温度 1050°Cである図 20 (本実施例） と図 23 (比較例） とを比較する と、 MOS界面の粗さにかなりの差が生じる。 そして、 共に熱酸化温度 900°C である図 21 (本実施例） と図 24 (比較例） とでは、 その差は更に顕著に広が る。
薄膜半導体装置は高融点石英ガラス等の上に作成される場合が多い。 しかし、 いずれの基板上に作成される場合においても熱酸化温度を低下させれば、 基板の 伸縮量や、 そり変形量などが低減し高密度、 高精細な加工が可能となる。 また、 装置の寿命ゃメンテナンスと言った観点からも低温化が好ましい。 このように低 温化による利益は多々あるが、 比較例では、 図 18の Bに示すように、 低温化し 得なかったのである。 この点からも本発明の優位性が理解されよう。
5. 第 5の実施例
本第 5の実施例は、 本発明を低温プロセスに適用した場合の実施例である。 近年、 液晶ディスプレイ （LCD) の大画面化、 高解像度化に伴い、 その駆動 方式は単純マトリックス方式からアクティブマトリックス方式へ移行し、 大容量 の情報を表示出来るように成りつつある。 アクティブマトリックス方式は数十万 を越える画素を有する液晶ディスプレイが可能であり、 各画素毎にスィツチング トランジスタを形成するものである。 各種液晶ディスプレイの基板としては、 透 過型デイスプレイを可能にさせる溶融石英板ゃガラスなどの透明絶縁基板が使用 されている。 薄膜トランジスタ （TFT) の能動層としては、 通常アモルファス シリコンゃ多結晶シリコンなどの半導体膜が用いられるが、 駆動回路まで一体化 して薄膜トランジスタで形成しょうとする場合には動作速度の速い多結晶シリコ ンが有利である。 多結晶シリコン膜を能動層とする場合は溶融石英板を基板とし て用い、 通常は工程最高温度が 100 o°cを越える高温プロセスと呼ばれる製造 方法にて TFTが作成されている。 一方、 アモルファスシリコン膜を能動層とす る場合には通常のガラス基板が用いられている。 LCDの表示画面の拡大化や低 価格化を進める場合にはこのように絶縁基板として安価な通常ガラスを使用する のが必要不可欠である。 しかしながら、 前述の如くアモルファスシリコン膜は電 気特性が多結晶シリコン膜に比べ著しく劣り動作速度が遅い等の問題を内有して いる。 また、 高温プロセスの多結晶シリコン TFTは溶融石英板を用いているた め、 LCDの大型化や低価格化が困難との問題を有している。 結局、 通常のガラ ス基板上に多結晶シリコン膜等の半導体膜を能動層とする薄膜半導体装置を作成 する技術が強く求められているのである。 従って、 量産性に富む大型の通常ガラ ス基板を用いる際には、 基板の変形を避けるべく工程最高温度を約 600°C程度 以下とする大きな制約がある。 即ちこのような制約下にて液晶ディスプレイを動 作し得る薄膜トランジスタと、 駆動回路を高速作動し得る薄膜トランジスタの能 動層を形成する技術が望まれている。 これらは現在、 低温プロセス po ly— S i TFTと称されている。
従来の低温プロセス p o 1 y_S i T FTは S I D (S o c i e t y f o r Inf ormat ion Di splay) ' 93ダイジェスト P. 387
( 1993) に示されている。 それによると、 まず LP CVD法で原料気体とし てモノシランを （S iH4) を用い、 堆積温度 550°Cにて 50 nmのァモルファ スシリコン （a— S i)膜を堆積し、 この a— S i膜にレーザー照射を施し、 a 一 S i膜を p 01 y— S i膜へと改質する。 p o 1 y— S i膜のパ夕一ニング後、 ゲート絶縁膜である S i〇2膜を ECR— PECVD法で基板温度を 100°Cとし て堆積する。 ゲート絶縁膜上にタンタル （Ta) にてゲート電極を形成した後、 ゲート電極をマスクとしてドナーまたはァクセプ夕一不純物をシリコン膜にィォ ン注入してトランジスタのソース · ドレインを自己整合的 （セルフ ·ァライン） に形成する。 この時イオン注入はイオン ' ドーピング法と呼ばれる質量非分離型 の注入装置を用い、 水素希釈されたフォスフィン （PH3) ゃジボラン （B2H6) を原料気体として用いている。 注入イオンの活性化は 300°Cである。 その後層 間絶縁膜を堆積し、 インジウム錫酸化物 （ITO) やアルミニウム （A1) で電 極や配線を作成し、 薄膜半導体装置は完成する。
しかしながら、 この従来技術にかかる低温プロセス p o 1 y— S i TFTに は、 種々の問題が内在している。 そして、 以下に説明する第 5の実施例は、 これ らの問題をも解決するものであり、 この第 5の実施例によれば、 良好な薄膜半導 体装置を現実的な簡便な方法で製造することができる。 また、 本第 5の実施例に よれば、 通常の大型ガラス基板を使用し得る工程温度で、 更に、 安定的に薄膜半 導体装置を製造することができる。
以下、 本第 5の実施例を詳細に説明する。 図 25 (A) 〜 （D) は MI S型電 界効果トランジスタを形成する薄膜半導体装置の製造工程を示した図である。 第 5の実施例では基板 101として 235賺口の無アルカリガラス （日本電気 硝子社 OA— 2) を用いたが、 工程最高温度に耐え得る基板であるならば、 基板 の種類や大きさは無論問われない。 まず基板 101上に、 常圧化学気相堆積法 (APCVD法） や PECVD法あるいはスパッ夕一法などで、 下地保護膜とな る二酸化珪素膜 （S i02膜） 102を形成する。 APCVD法では、 基板温度 2 50°Cから 450°C程度でモノシラン （S iH4) や酸素を原料として S i02膜 を堆積できる。 PECVD法やスパッ夕一法では、 基板温度を室温から 400°C とする事が出来る。 第 5の実施例では、 APCVD法で S iH4と 02を原料ガス として、 300°Cの温度で、 2000 Aの S i 02膜を堆積した。
次に、 後に薄膜半導体装置の能動層となる真性シリコン膜を 500 A程度堆積 した。 真性シリコン膜は高真空型 LP CVD装置にて、 原料ガスであるモノシラ ン （S iH4) を 200SCCM流し、 堆積温度 495°Cで 31分間堆積した。 第 5の 実施例にて使用した高真空型 LPCVD装置は 184. 51の容積を有する。 1 7枚の基板は表側を下向きとして、 300°Cに保たれた反応室に挿入された。 基 板挿入後、 ターボ分子ポンプの運転を開始し、 定常回転に達した後、 漏洩検査を 2分間施した。 この時の脱ガス等の漏洩速度は 3. 3 X 10— orr/minであった。 その後、 挿入温度の 300°Cから堆積温度の 495°Cまで、 1時間を費やして昇 温した。 昇温の最初の 10分間は反応室にガスを全く導入せず、 真空中で昇温し た。 昇温開始後 10分後の反応室到達最低背景圧力は、 5. 4x 10— orrであ つた。 また残り 50分間の昇温期間には純度 99. 9999%以上の窒素ガスを 300SCCM流し続けた。 この時の反応室内平衡圧力は 3. 0 X 10 3torrであつ た。 堆積温度到達後、 原料ガスである S iH4を 200 SCCM流し、 シリコン膜 を 31分 00秒間堆積した。 反応室の圧力は圧力調整器により 1. 3 tor に 保たれた。 こうして得られたシリコン膜の膜厚は 514 Aであったから、 その堆 積速度は 16. 6A/minとなる。 このように、 本第 5の実施例では、 堆積温 度が 495°C、 堆積速度が 16. 6A/minとなるため、 堆積温度、 堆積速度 は共に図 3に示す 580°C以下、 6 A以上の範囲に入ることになる。 従って、 第 1〜第 4の実施例で説明したように、 良好な特性の半導体膜を形成できることに なる。
こうして得られたシリコン膜は高純度の a— S i膜である。 次にこの a— S i 膜に光学エネルギーまたは電磁波エネルギーを短時間照射して a— S iを結晶化 し、 多結晶シリコン （P o 1 y— S i) へと改質する。 第 5の実施例ではキセノ ン 'クロライ ド （XeCl) のエキシマ · レーザー （波長 308 nm) を照射し た。 レーザ一パルスの強度半値幅は 45nsである。 照射時間がこのように非常 な短時間であるため、 a— S iの po ly— S iへの結晶化に際して基板が熱せ られる事は無く、 したがって、 基板の変形等も生じない。 レーザー照射は基板を 室温.（25°C) とし、 空気中で行った。 レーザー照射の一回の照射面積は 8 mm 口の正方形であり、 各照射毎に 4 mmずらして行く。 最初に水平方向 （Y方向） に走査した後、 次に垂直方向 （X方向） にも 4mmずらせて、 再び水平方向に 4 mmずつずらせて走査し、 以後、 この走査を繰り返して基板全面に第一回目のレ 一ザ一照射を行う。 この第一回目のレーザ一照射エネルギー密度は 160mJ/ cm2であった。 第一回目のレーザ一照射が終了した後、 エネルギー密度を 275 mJ/cm2として第二回目のレーザー照射を全面に行う。 走査方法は第一回目の レーザ一照射と同じで 8 m m口の正方形の照射領域を Y方向と X方向に 4mmず らせて走査する。 この二段階のレーザー照射により基板全体が a— S iから p 0 1 y-S iへと均一に結晶化される。 第 5の実施例では光学エネルギーまたは電 磁波エネルギーとして Xe C 1エキシマ · レーザーを用いたが、 エネルギー照射 時間が数十秒以内であればそのエネルギー源にはとらわれない。 例えば Ar Fェ キシマ . レーザーや、 X e Fエキシマ ' レーザー、 K r Fエキシマ ' レ一ザ一、 YAGレ一ザ一、 炭酸ガスレーザ一、 Arレ一ザ一、 色素レーザー等の各種レー ザ一、 あるいはアークランプやタングステンランブ等のランプ光を照射しても良 い。 アークランプ照射を行う場合ランプ出力を 1 kW/cm2程度以上とし、 照射 時間を 45秒程度とする事で、 a— S iから po ly-S iへの膜質改変が進む。 この結晶化に際してもエネルギー照射時間は短時間なので、 基板の熱による変形 や割れは生じない。 次に、 このシリコン膜をパ夕一ニングし、 トランジスタの能 動層となるチャンネル部半導体膜 103を作成した （図 25 (A) ) 。
なお、 a— S i膜を po ly-S i膜へと改質するにはこれらエネルギー照射 の他にも 600°C程度以下の温度にて熱処理を施しても良い。 これは固相成長法 と呼ばれる手法であり、 600°C程度の温度であれば 8時間から 24時間程の熱 処理にて結晶化は完了する。 このようにすれば、 低温プロセスと固相成長法とを 組み合わせた薄膜半導体装置の製造方法を実現できる。
その後、 E C R— P E C V D法や P E C V D法などでゲート絶縁膜 104を形 成する。 第 5の実施例ではゲート絶縁膜として S i02膜を用い、 PECVD法で 120 OAの膜厚に堆積した （図 25 (B) ) 。 PECVD法では原料ガスとし てモノシラン （S iH4) と笑気ガス （N20) を用いて基板温度 300°Cにて形 成した。 プラズマは 13. 56MH zの r ί "波により、 出力 900W、 真空度 1. 50 t o r rとの条件で立てられた。 S iH4の流量は 250 SCCMで N20の 流量は 7000 S C CMであった。 S i 02膜の成膜速度は 48. 3 A/ sであつ た。 S i02をこれらの条件で成膜する直前と直後にはシリコン膜及び形成酸化膜 に酸素プラズマを照射して、 MOS界面及び酸化膜の改善をおこなった。 第 5の 実施例では原料ガスとしてモノシランと笑気ガスを用いたが、 これらに限らず T EOS (Si— (0-CH2-CH3) 等の有機シランと酸素等の酸化性気体を 用いても良い。 更にここでは汎用性の高い PECVD装置を利用したが、 無論 E CR— P EC VD装置によって絶縁膜を形成しても良い。 どのような CVD装置 や原料ガスを用いる場合であっても、 絶縁膜形成温度は 350°C以下が好ましい。 これは MOS界面やゲート絶縁膜の熱劣化を防ぐために重要である。 同じことは 以下の総ての工程に対しても適用される。 ゲ一ト絶縁膜形成後の総ての工程温度 は 350°C以下に抑えねばならない。 こうする事により高性能な薄膜半導体装置 を容易に、 かつ、 安定的に製造出来るからである。
引き続いてゲート電極 105となる薄膜をスパッ夕一法、 蒸着法あるいは CV D法などで堆積する。 第 5の実施例ではゲート電極材料としてタンタル （Ta) を選択し、 スパヅ夕一法で 5000人堆積した。 スパヅ夕一時の基板温度は 18 0°Cで、 スパッ夕一ガスとしては窒素 （N2) を 6. 7%含んだアルゴン （Ar) を用いた。 アルゴン中の窒素含有量は 5. 0%から 8. 5%が最適である。 こう した条件にて得られたタン夕ル膜の結晶構造は主としてひ構造となっており、 そ の比抵抗は 4 Ο ζΩοιηである。 従って第 5の実施例におけるゲート電極のシート 抵抗は 0. 8 Ω /口である。
ゲート電極となる薄膜を堆積後パターニングを行い、 弓 Iき続いて真性シリコン 膜にバケツト型質量非分離型のイオン注入装置 （イオン · ドーピング法） を用い て燐元素等の不純物イオン注入 106を行い、 ソース ' ドレイン部 107及びチ ヤンネル領域 108を形成した （図 25 (C) ) 。 第 5の実施例では Νチャネル T F Τの作成を目指したため、 原料ガスとしては水素中に希釈された濃度 5 %の ホスフィン （ΡΗ3) を用い、 高周波出力 38W、 加速電圧 8 OkVで 5 x 101 51 /cm2の濃度に打ち込んだ。 この時のシリコン膜中の燐濃度は 5 X 102°cm 一3程度である。 高周波出力は 20Wから 150W程度の範囲の中の最適な値が用 いられる。 pチャネル T FTを作成する場合は、 原料ガスとして水素中に希釈 された濃度 5%のジボラン （B2H6) を用い、 高周波出力を 20Wから 150W とし、 加速電圧 6 OkVで 5 X 10151 /cm2程度の濃度に打ち込む。 また、 CM 0 STFTを作成する時はポリイミ ド樹脂等の適当なマスク材を用いて nチヤネ ル TFTまたは pチャネル T FTの一方を交互にマスクで覆い、 上述の方法にて それそれのイオン注入を行う。
次に層間絶縁膜 109を 5000 A堆積する。 第 5の実施例では層間絶縁膜と して S i 02を P E CVD法にて形成した。 PECVD法では原料ガスとして TE OS (S i- (O-CH2-CH3) 4 ) と酸素 （〇2) を用いて基板温度 300°C にて形成した。 プラズマは 13. 56MH zの r f波により、 出力 800W、 真 空度 8. 0 t 0 r rとの条件で立てられた。 T E 0 Sの流量は 200 S C CMで 02の流量は 8000 S C CMであった。 この時 S i 02膜の成膜速度は 12 OA /sであった。 こうしたイオン注入と層間絶縁膜形成後、 酸素雰囲気下 300°C で 1時間熱処理を施して注入イオンの活性化及び層間絶縁膜の焼き締めを行った。 この熱処理温度は 300°Cから 350°Cが好ましい。 その後、 コンタクトホール を開け、 ソース · ドレイン取り出し電極 110をスパッ夕一法などで形成し、 薄 膜半導体装置が完成する （図 25 (D) ) 。 ソース · ドレイン取り出し電極とし てはインジウム錫酸化物 （I TO) やアルミニウム （A1) が用いられる。 これ らの導電体スパッ夕一時の基板温度は 100°Cから 250°C程度である。
このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、 ソース ' ドレイン電圧 Vd s = 4 V, ゲート電圧 Vg s = 10 Vでトランジスタ をオンさせた時のソース · ドレイン電流 I d sをオン電流 IONと定義して、 95 %の信頼係数で I0N= (20. 6+1. 67、 —1. 48) x 10— 6 Aであった。 また、 Vds = 4V、 Vgs = 0Vでトランジスタをオフさせた時のオフ電流は I0FF= (2. 27 + 0. 40、 一0. 31) x 1 (T12 Aであった。 ここで測定 は温度 25°Cのもとで、 チャンネル部の長さ L= 10〃m、 幅 W= 10〃mのト ランジス夕に対してなされた。 飽和電流領域から求めた有効電子移動度 （J. L evinson e t al. J, App l, Phys. 53 , 1193' 82) は、 / =47. 54±3. 53cm/v. s e cであった。 このように本発明によ り、 高移動度を有し、 ゲート電圧の 10Vの変調に対して Idsが 7桁近くも変 化し、 更にばらつきが小さく極めて優良で均一な薄膜半導体装置を、 工程最高温 度を 600°C以下とする低温工程で容易に現実化した。 しかも本発明では、 工程 最高温度が第一工程であるため熱工程による合わせずれを最小限に止めており、 安価なガラス基板の利用を可能にしている。 本実施例では初期 a_S i膜が大き い塊から構成されているために、 結晶化した際の各結晶粒のサイズが大きくなり、 高性能な電気特性が得られるのである。 即ち初期 a— S i膜の成膜条件を最適化 する事で理想的な a— S i膜を得て、 これらを結晶化させる事により均一で高品 質の po ly-S i膜が得られるのである。 従来技術による a— S i膜は LPC VD法で堆積温度を 550 C程度以上として堆積速度を考慮しなかったり、 ある いは P EC VD法においても基板温度を 400°C程度にするなどと初期 a— S i 膜の品質に関して何等配慮が払われていなかった。 従って、 不均一性や安定生産 が出来ない等の課題が生じていたのである。 本発明のもう一つの要旨は、 po l y-S i膜形成後の工程温度を 350°C以下に押さえる事にある。 これにより M 0 S界面や絶縁膜質を安定化出来るからである。 その意味において本発明は図 2 5 (A) 〜 （D) に示すような、 上ゲート型 TFTに対して特に有効である。 下 ゲート型 T FTの場合、 ゲート絶縁膜形成後にシリコン膜が堆積され、 更にその 後レーザー照射等の結晶化が行われるため、 MO S界面ゃゲート絶縁膜の一部は 必然的に 1000°C近くの高温熱環境に短時間といえどもさらされてしまう。 こ の熱環境は MO S界面を粗らし、 更には MO S界面近傍の絶縁膜の化学組成や結 合状態を変えてしまう。 こうした結果、 トランジスタ特性が悪化したり、 ばらつ きが大きく成るとの弊害をもたらすのである。 低温プロセスで p o 1 y-S i TFTを作る場合には、 良質の po ly-S i膜を形成することが最重要問題で ある。 従って、 光学エネルギーや電磁エネルギー、 あるいは 600°C程度の低温 の熱環境によって非晶質膜を結晶化する際、 非晶質膜の膜質を最適化しておく必 要がある。 第 2の実施例の 「C. 堆積温度の最適値について」 の章で詳述したよ うに、 堆積温度が 530°C以下で、 かつ、 堆積速度が 6 A/mi n以上の条件に て成膜した非晶質半導体膜 （アモルファス 'シリコン膜） は、 その膜を結晶化し た際に大きな面積のグレインが作られ、 かつ、 結晶内の欠陥も低減する。 従って、 この条件で成膜された非晶質半導体膜が、 低温プロセス用の半導体膜としては最 適なものとなるのである。
以上述べてきたように本第 5の実施例によれば、 多結晶シリコン膜等からなる 高品質半導体膜を 600°C程度未満の低温で容易に形成することができる。 これ により、 薄膜半導体装置の特性を飛躍的に向上させ、 且つ安定的大量生産を実現 した。 具体的には以下に示すような効果を有する。
まず第 1に、 工程温度が 600°C未満と低いため、 安価なガラスを使用でき、 製品価格を低くする事が可能になる。 更に、 ガラス自身の自重によるゆがみを防 止出来るため、 液晶表示装置 （LCD) を容易に大型化できる。
第 2に、 レーザ一照射を基板全体に渡って均一に行える。 その結果、 ロット毎 の均一性が改善され、 安定的な生産が可能となった。
第 3に、 ゲート電極に対してソース ' ドレインが自己整合するセルフ ·ァライ ン TFTをイオン · ドーピング法及びそれに引き続きく 300°C〜350。C程度 の低温で活性化する事が著しく容易になった。 その結果、 安定的に活性化が出来 るようになった。 更にはライ トリ一 · ド一プド · ドレイン （LDD) TFTを容 易に、 かつ安定的に作成出来るようになった。 LDD T FTが低温プロセス po ly-S i TFTにて実現したため、 T F T素子微細化やオフ · リーク電 流を小さくする事が可能になった。
第 4に、 従来は低温プロセス po 1 y- S i 丁 丁では£〇1— ?£( ¥0 法にて作成した S i 02しか良好なトランジスタ特性を示さなかつたが、 本第 5の 実施例により、 汎用的な PE CVD装置を利用出来るようになった。 従って大型 基板に適応可能で、 量産性に富む実用的なゲート酸化膜製造装置が得られる事と なった。
第 5に、 従来よりもオン電流は大きく、 オフ電流は小さいより良好な薄膜半導 体装置が得られた。 また、 これらのばらつきも低減された。
以上により、 本発明をアクティブ ·マトリックス液晶ディスプレイなどに適応 した場合、 安価なガラス基板などが使用できるようになり、 大型で高品質な LC Dを容易にかつ安定的に製造出来るようになった。 また他の電子装置に適応した 場合も熱による素子劣化などを低減する。 このように、 本第 5の実施例は、 ァク ティブ ·マトリックス液晶ディスプレイ装置や、 集積回路等の電子装置の高性能 化や低価格化を簡単に実現するという多大な効果を有する。
6. 第 6の実施例
以下に述べる、 第 6〜第 12の実施例は、 プロセス条件等を最適化して、 高速 で良好な特性を持つ LDD型薄膜半導体装置 （LDD型 TFT回路） を得る実施 例である。
第 6の実施例の TFT回路は、 pチャネルと nチャネルともに LDD型の TF Tを用いた CMOS回路である。 LDD型の TFTはチャネル部とソース · ドレ ィン部との間に高抵抗部を有しているため、 チャネルのドレイン端における電界 集中を抑えることができ、 特にオフ電流の低減やソース · ドレイン間耐圧および ゲート ' ソース間耐圧向上の効果がある。 しかし、 高抵抗部によりチャネル部に 印加される電圧が減少しオン電流が減少するという問題もある。 このため、 ァク ティブマトリクス部のスィツチング素子や SRAMの抵抗素子等には LDD型 T FTも用いられていたが、 CM〇 Sの高速回路には用いられていなかった。 しか し、 実験およびシミュレーションによればむしろ LDD型 T FTによる CMO S 回路の方が高速動作が可能であることがわかった。 但し、 本発明に係る高速の L DD型 TFTは、 CMOS構造に限らず、 広く NMOS構造、 PMOS構造にも 広く適用できるものである。
まず、 図 26を用いて LDD型 CMOS T FTの構造と製造方法について説明 する。 絶縁基板 1上に島状にパターニングされた半導体薄膜 2上にゲート絶縁膜 5を形成し、 その上にゲート電極 6を形成する。 次に、 nチャネル T FTのソー ス · ドレイン部の半導体薄膜にドナ一となる不純物を低濃度で注入し n—半導体薄 膜 9とする。 この時の不純物注入のドーズ量は lxl013cm— 2〜lxl014cm— 2程度、 望ましくは 2xl013cm— 2〜5xl013cnf2程度となる。 そして、 ドーズ量がこの範囲 であると、 n—半導体薄膜 9の最大不純物濃度は、 これに 105を乗算して （後述の 計算式参照） 、 lxl018cm— 3〜lxl019cm—3程度、 望ましくは 2xl018cm— 3〜5xl0 18cnf3程度となる。
続いて、 ソース · ドレイン部にはさらに高濃度で不純物を注入し、 半導体薄 膜 3とする。 この時の不純物注入のドーズ量は 5xl014cm— 2〜lxl01Gcm— 2程度、 望ましくは lxl015cm— 2〜3xl015cm— 2程度となる。 また、 ドーズ量がこの範囲で あると、 n +半導体薄膜 3の最大不純物濃度は、 これに 105を乗算して、 5xl019c m一3〜 lxl021cm— 3程度、 望ましくは lxl02。cnT3〜3xl02°cm-3程度となる。 これ によって、 島状に形成された半導体薄膜は、 チャネル部の真性半導体領域とその 両側の高抵抗不純物半導体領域、 そしてソース · ドレイン部の低抵抗不純物半導 体領域の 3つの抵抗の異なる部分に分かれることになる。
同様に Pチャネル T FTのソース · ドレイン部の半導体薄膜にァクセプタとな る不純物を低濃度で注入し P—半導体薄膜 10とし、 続いてソース · ドレイン部に はさらに高濃度で注入し ρτ半導体薄膜 4とする。 この方法ではゲ一ト電極をマス クとして不純物を注入するため η _半導体薄膜 9とチャネル部、 ρ—半導体薄膜 1 0とチャネル部の境界はセルファライン構造となる。 η—半導体薄膜 9と η—半導 体薄膜 3、 ρ—半導体薄膜 10と 半導体薄膜 4との境界はフォトレジスト等を 用いてノンセルファラインで形成する場合と、 ゲート電極上の絶縁膜のサイ ドウ ォ一ルを利用してセルファラインで形成する場合とがある。
また、 上記のように真性半導体に部分的に不純物を注入するのでなく、 あらか じめ不純物を含んだ η+半導体薄膜や p†半導体薄膜をソース · ドレイン部に島状 に形成しておいてもよい。 即ち、 TFTでは、 逆バイアス時に流れる電流を制限 するために、 なるべく （真性） 半導体薄膜の膜厚を薄くすることが望ましい。 し かし、 あまり薄くしすぎると、 アルミ配線がコンタクト穴を介して基板に突き抜 けてしまう事態が生じる。 そこで、 ソース · ドレイン部に別の島状の半導体薄膜 を形成し、 これにより上記事態を防止するとともに、 （真性） 半導体薄膜を更に 薄くすることが可能となる。
次に、 これらの TFTを層間絶縁膜 7で覆い、 金属薄膜 8で配線をパ夕一ニン グすれば CM 0 S TFT回路が完成する。 半導体薄膜 2の材料としてはポリシリ コンゃアモルファスシリコン簿膜の他、 Te等の半導体薄膜、 あるいは CdSe 等の化合物半導体薄膜を用いることができる。
次に、 この図 26に示す LDD型 CMOSTFT回路が、 図 27に示す通常構 造の CMOS T FT回路の比べ、 高速動作に適している理由を説明する。 図 26 において nチャネル T FTの重なり部 Yjiiと pチャネル TFTの重なり部 Yjpの 長さは図 27のような通常構造の T F Tに比べて小さくなる。 これは n—半導体薄 膜 9や p—半導体薄膜 10に注入されている不純物の濃度が、 非常に小さくなつて おり、 従って、 チャネル方向への拡散長が短くなるからである。 重なり部の容量 は常に寄生容量として CMOS回路の負荷となる。 従って、 重なり容量の小さな LDD型 CMOSTFT回路は、 オン電流が減らなければ通常構造の T F Tより も高速動作に多少有利となる。 一方、 nチャネル実効チャネル長 Leffnおよび p チャネル実効チャネル長 Leffpは、 nチャネルゲート電極長 （図 26を参照。 場 合によってはゲート電極幅と呼ぶ場合もあり） Lgatenおよび pチャネルゲート電 極長 Lgatepからそれそれ重なり部 Yjnの 2倍と Yjpの 2倍を引いた長さとなる。 従って、 重なり部が小さければ実効チャネル長が長くなりオン電流が減ることに なる。 そして、 LDD型 CMOSTFTでは上記のように重なり部が小さいから、 実効チャネル長は同じゲ一ト電極長の通常構造の T F Tより多少長くなりオン電 流が低下する。 ところが、 実際には、 LDD構造とすることでソース . ドレイン 間耐圧が格段に向上するため、 極めて小さなゲート電極長で回路を構成すること が可能となる。 この結果、 LDD構造とすることにより実効チャネル長が短くな りこのため減少したオン電流の減少分を、 ゲート電極長を小さくすることで補う ことが可能となる。
一般に、 T FTのオン状態でのチャネル抵抗 Rch (on) は、 実効チャネル 長 Lefiの一次よりも速く変化する。 即ち、 Rch (on) は、
Rch (on) =kxLeffn
k：比例定数、 n〉 1
と表現され、 Leffのべき乗 nは通常 1よりも大きい。 この結果、 TFTのオン 電流は、 実効チャネル長が短くなるにしたがって急増する。 これは、 TFTの場 合、 チャネル部が多結晶状態であるため、 チャネルが短くなればなるほどチヤネ ル内に含まれる結晶粒界 （グレイン 'バウンダリ一） の数が減り、 電気伝導性に 対するその悪影響が減少するからと考えられている。 こうしたことから、 LDD 部の寄生抵抗で多少電流が制限されても、 素子に流れる電流はむしろ LDD型で 短チャネル化した T FTの方が通常構造の T FTより大きくとることができる。 例えば、 図 28には、 本実施例の LDD型 TFT及び通常構造の TFTの各々に ついて、 ゲート電極長とソース · ドレイン耐圧の関係を表す特性図が示される。 図 28に示すように、 通常構造の T FTでは、 ゲート電極長が 5 以下で、 ソ —ス · ドレイン間耐圧が劣化する。 即ち、 通常構造の TFTでは、 十分なソース • ドレイン間耐圧を得るためには、 pチャネル T FTと nチャネル T FTのゲー ト電極長はともに 5 m以上が必要であった。 これに対して、 本実施例の LDD 型 TFTでは、 図 28から明らかなように、 ゲート電極長が 5 /zm以下でも十分 なソース · ドレイン間耐圧 （ 20 V以上） を得ることができる。 そして、 ゲ一ト 電極長が 3 mであっても、 20V以上のソース ' ドレイン間耐圧を得ることが できる。 そして、 更に、 ゲート電極長が 2 mであっても、 通常構造の TFTよ りも高い 15 V以上のソース · ドレイン間耐圧を得ることができる。 しかも、 ォ フ電流は一桁以上少ない。
また、 図 29には、 本実施例の LDD型 TFT及び通常構造の TFTの各々に ついて、 ゲート電極長とオン電流の関係を表す特性図が示される。 図 29から明 らかなように、 ゲート電極長が 5〃111の場合の通常構造の TFTのオン電流は、 ゲート電極長が 4〃mの場合の LDD型 TFTのオン電流と同程度となる。 即ち、 LDD構造とすることでオン電流が減少しても、 ゲート電極長を小さくすれば通 常構造と同程度あるいはそれ以上のオン電流を得ることができることが理解され る。 LDD型 TFTでは、 ゲート電極長が 4〃mであっても、 図 28に示すよう に十分耐圧がとれるので問題は生じない。 また、 ゲート電極長が 4 / mの場合の 通常構造の T F Tのオン電流は、 ゲ一ト電極長が 3 mの場合の L D D型 T F T のオン電流と同程度となる。 そして、 このように、 ゲート電極長が 3 であつ ても、 図 28から明らかなように、 十分耐圧がとれるのでこの場合も問題は生じ ない。 通常構造の TFTでは、 ゲート電極長が 4 zm未満では、 リース ' ドレイ ン耐圧が不足するため、 オン電流の測定が不可能となる。 これに対して、 本実施 例の LDD型 TFTでは 2 zmであっても、 十分なソース ' ドレイン耐圧を得る ことができ、 この場合のオン電流は図 29に示すように非常に高くなる。 即ち、 通常構造の T FTでは、 得ることができなかった大きさのオン電流を、 本実施例 の LDD型 TFTでは、 例えばゲート電極長を 3 /zm未満にすることで得ること が可能となる。 このように本実施例によれば、 pチャネルも nチャネルも LDD 型にすることで、 ゲート電極長はともに 5〃m以下、 望ましくは 4 zm以下、 さ らに望ましくは 3〃m以下にすることができ、 大幅な高速化が可能となる。
また、 LDD型 TFTはゲート · ソース間耐圧も向上するため、 ゲート絶縁膜 の Ji莫厚を薄くすることができ、 例えば 1000 A以下とすることができる。 ゲー ト絶縁膜を薄くするとチャネル容量が増加するが、 スレツショルド電圧が低下し オン電流が増加するため、 むしろ T FT回路の動作速度を向上させることができ る。
図 30 (A) は CMOSインバー夕回路の回路記号、 図 30 (B) はその回路 図、 図 30 (C) はそれを等価回路で表わした図である。 これらを用いて LDD 型 CMOS TFT回路の動作速度について説明する。 一般に、 CMOSデジタル 回路は図 30 (A) のようにゲートの出力に次段のゲートの入力が接続されてい る。 ここでは単純にインバー夕 2段の場合を考えると、 図 30 (B) の 1段目の TFTplまたはTFTnlで次段のTFTp2とTFTn2の2っのチャネル容量に充 放電させることになり、 この充放電の時定数がスィツチング速度を決めることに なる。 図 30 (C) において LDD型 CMOSTFTではチャネル長を短くする ことができるから、 pチャネル TF Tのオン抵抗 Rplおよび nチャネル TFTの オン抵抗 Rnlが減少し充電電流 iplと放電電流 inlの大きさも大きくなる。 さらに 次段の Pチャネル TFTの重なり容量 Cp02と nチャネル TFTの重なり容量 Cn 02も前述の理由で小さくなつており、 しかもチャネル部の容量 C2もチャネル長を 短くしたことで減っているからすべてのバイアス条件 （オン状態、 オフ状態及び その中間におけるバイアス） で負荷の容量値が減っていることになる。 つまり、 短チャネルの LDD型 CMOSTFT回路は通常構造の T F T回路より充放電の 時定数が短く、 動作速度が向上することがわかる。 もし、 LDD部の抵抗が高く pチャネル T F Tのオン抵抗 Rplおよび nチャネル T F Tのォン抵抗 Rnlが通常 構造の T FTより多少高くなつたとしても、 時定数 Rpl X (Cp02+Cn02+C2) の値及び Rnl x (Cp02+Cn02+C2) の値が通常構造の T F Tより小さければ動 作速度が向上する。
図 31 (A) 、 (Β) は実際に図 26の構造で作製した T FTの伝達特性の例 である。 通常 TFTの伝達特性 41、 43に比べて LDD型 TFTの伝達特性 4 2、 44ではオン電流は約 50%〜60%程度になっている。 これは同じゲート 電極長の T FTで比較したため LDD型 T FTの方が実効チャネル長が長いこと に起因する。 一方、 オフ電流は飛躍的に減少しているためオン ·オフ比は 1桁以 上向上している。 さらにソース ' ドレイン間耐圧およびソース ·ゲート間耐圧が 大幅に向上している。 従って、 LDD型でゲート電極長を半分にすれば、 オン電 流は同等以上となり、 更にオフ電流を 1桁以上低下させ耐圧を向上させることが できる。
図 32は試作した LDD型 T FTの特性に基づいてシフトレジス夕回路の最高 動作周波数をシミュレートした結果である。 この図からわかるように、 短チヤネ ル LDD型 TFT回路は通常構造の T F T回路より高速動作が可能である。 しか も、 たとえゲート電極長を半分程度にしても LDD型 T FTの方がはるかにオフ 電流が小さいから、 同じ電圧で駆動すれば回路の消費電力を減少させることがで きる。 また、 LDD型 TFTの方がはるかにソース · ドレイン間耐圧およびソ一 ス ·ゲート間耐圧が大きいから、 必要に応じて高電圧の回路も構成できる。 たと えば、 高い駆動電圧を要するため従来は T FT回路で駆動できなかったような電 気光学材料なども本回路では容易に駆動できる。 このような電気光学材料として は、 例えば高分子分散型液晶あるいはゲストホスト型液晶が考えられる。 これら の液晶は、 しきい値電圧が高く、 これらの液晶を液晶表示装置の表示素子に使用 すれば、 視野角を大幅に向上することができる。
また、 ここでは nチャネル T FTと pチャネル T FTの移動度の違いによるォ ン電流のバランスをとるために、 nチャネル TFTのゲート電極長を pチャネル T FTのそれよりも長くしている。 これは CMOS回路を最も高速に動作させる ためには対になった 2つの T FTのオン電流を同程度にするのが望ましいからで ある。 特に、 CMOSアナログスイッチでは動作点における 2つの T FTの並列 抵抗値を一定以下にする必要があるから、 pチャネル T FTの抵抗を十分小さく しておかなければならない。 レイァゥト上のスペース効率の点ではチャネル長一 定でチャネル幅の比を変えるよりも、 チャネル幅一定でチャネル長を変化させる 方が有利である。 但し、 デザインルールの制約で短チャネル化ができない場合等 にはゲート電極長を最小寸法としてチャネル長を固定し、 nチャネル幅を pチヤ ネル幅より小さくすればよい。 なお、 インバー夕のみの回路やアナログスィッチ の場合にはこのように比較的簡単に pチャネル T FTと nチャネルの T FTのチ ャネル長やチャネル幅を決定することができる。 しかし、 NANDゲートや NO Rゲートのように同じ極性の T F Tが並列に並んだ場合と直列に並んだ場合とが 混在するような回路では、 その回路の動作の目的に応じてそれそれの T FTサイ ズを最適化する必要がある。
なお、 図 33 (A；) 、 （B) 、 （C) には、 単結晶 MOSFETで CMOSィ ンバ一夕回路を構成した場合の、 回路図、 パターン図、 ゥァハ断面図が示される。 また、 図 34には、 TFTにより CMOSインバー夕を構成した場合のパターン 図が示される。 単結晶 MOSFETでは、 nチャネルトランジスタを形成するた めに P— We 11が必要となり、 このため pチャネルトランジスタと nチャネル トランジスタをあまり近づけることができない。 更に、 単結晶 MOSFETでは、 We i 1あるいは N— Bu 1 kの電位を安定させラツチァヅプ等が起こるのを防 止するために、 P— "\^611には？+の、 N— Bu 1 kには N+のストッパー （ガ ードバー） を設ける必要がある。 そして、 このストッパーは、 pチャネルトラン ジス夕と nチャネルトランジスタとの境界に設ける必要があり、 このため pチヤ ネルトランジスタと nチャネルトランジスタを更に離して配置しなければならな い。 このため、 図 33における横方向の長さが大きくなり、 回路の専有面積が大 きくなる。 これに対して、 TFTでは、 島状に分離された半導体薄膜どうしは完 全に絶縁されている。 このため、 TFTでは、 図 34 (図 27の断面図に対応し ている） に示すように、 ストッパーを設ける必要がなくなり、 図 34における横 '方向の長さを小さくすることができる。 また、 単結晶 MOSFETに比べ、 構造 も単純となり、 pチャネルトランジスタと nチャネルトランジスタを自由にレイ ァゥトできるという利点がある。 従って、 第 1〜第 5の実施例の製造方法により、 そして更に LDD型にすることにより、 TFTの高速化を図り、 動作速度を単結 晶 M 0 S F E Tに近づけることができれば、 上記レイアウト上の優位点を利用し て、 これまで単結晶 MOS FETが用いられていた回路を T FT構成に置き換え ることが可能となる。 また、 TFTでは、 図 34に示すようなパターン配置がな される場合が多く、 この場合には、 チャネル幅を一定にしてチャネル長を変化さ せる方が、 レイアウト効率上、 有利となる。
7. 第 7の実施例
本実施例では LDD型 TF Tの製造プロセス条件の最適化について説明する。 本実施例では、 第 1に LDD部の最大不純物濃度 （ドーズ量） の最適化を行い- 第 2にソース · ドレイン部の最大不純物濃度 （ドーズ量） の最適化を行い、 第 3 に LDD長の最適化を行っている。 これにより、 本実施例では、 LDD型 TFT の高速化、 高耐圧化を図っている。
まず、 LDD部の最大不純物濃度の最適化について説明する。 図 35、 図 36 には、 LDD部のドーズ量と、 オン電流及びオフ電流及びオン 'オフ比 （オン電 流/オフ電流） との関係が表す特性図が示される。 また、 図 37には、 LDD部 のドーズ量と LDD部のシ一ト抵抗の関係を表す特性図が示される。 ここでは、 多結晶半導体膜は背景技術の第 1の製造方法にしたつがつて準備されており、 そ の膜厚は 50 OA程度である。 さて、 図 35から明らかなように、 LDD部へ打 ち込まれる不純物のドーズ量が高すぎるとオフ電流を低くすることがでできない。 例えば、 図 35では、 IX 1014cm— 2以下で、 オフ電流が急激に減少している。 LDD部のドーズ量が高いと、 ドレイン端の電界集中を抑えることができず、 こ のためオフ電流が増大し、 更には、 ソース ' ドレイン間耐圧およソース ·ゲート 間耐圧の低下を招くわけである。 従って、 LDD部のドーズ量は lxl014cm—2以 下であることが望ましく、 従って、 LDD部の最大不純物濃度は、 これに 105を 乗算して IX 1013cm— 3以下であることが望ましい。
一方、 LDD部のドーズ量が低すぎると、 今度は、 図 36に示すようにオン電 流が大幅に減少する。 これは、 図 37から明らかなように、 LDD部のドーズ量 が減少すると LDD部のシート抵抗が増加するからである。 例えば、 LDD部の ドーズ量が lxlO13 cm— 2未満となると、 シ一ト抵抗は 250 ΚΩ /口よりも大き くなつてしまう。 このようにシード抵抗が高くなると、 例えばトランジスタのォ ン抵抗が低く 10ΚΩ〜20ΚΩ程度の場合には非常に影響を受けてしまう。 従 つて、 LDD部のドーズ量は少なくとも lxlO13 cm—2以上であることが望ましい, 更に、 図 36に示すようにオン 'オフ比は、 lxlO13 cm— 2〜lxl014 cm—2の 間で極大値を持ち、 例えばオン ·オフ比は 2xl013cm— 2〜5xl013cm— 2程度で 極大となる。
以上より、 LDD部では、 ドーズ量は lxl013cnT2〜； lxlO14 cm— 2程度、 最 大不純物濃度は lxl018cm— 3〜lxl019cm—3程度の範囲であることが望ましい。 そ して、 更に好ましくは、 LDD部では、 ドーズ量は 2xl013cm— 2〜5xl013cm 一2程度、 最大不純物濃度は 2xl018cm— 3〜5xl018cm— 3程度の範囲であることが望 ましい。 このようにすることで、 LDD部の最大不純物濃度が最適化される。
なお、 特開平 6— 102531には、 前述のように LDD部のドーズ量を 1x1 014 cm— 2以下とすることが開示されている。 しかし、 この従来技術では下限値に ついては開示されておらず、 ドーズ量が lxlO14 cnT2〜lxl013 cm— 2である範 囲にオン ·オフ比の極大値があることについての示唆は全くない。 更に、 この L D D部の最大不純物濃度の最適化の思想は、 単結晶の L D D型 MO S F E Tの技 術には存在し得ない思想である。 なぜならば、 単結晶の LDD型 MO S FE Tで は、 LDD長が例えば 0. 1 m程度と短く、 従って、 この LDD部分の抵抗値 は動作スピードにあまり影響を与えない。 このため、 LDD型 MOSFETでは、 LDD部の最大不純物濃度について考慮する必要がない。 一方、 非単結晶の LD D型 TFTでは、 前述のように結晶粒界に沿った増速拡散が生じるため、 LDD 長を単結晶 MO S FE Tに比べ長く しなければならない。 このため、 LDD部の シート抵抗が問題となり、 高速化を図るためには LDD部の最大不純物濃度の最 適化の思想が必要となるわけである。
次に、 ソース · ドレイン部の最大不純物濃度の最適化について説明する。 図 3 8には、 ソース · ドレイン部のドーズ量と、 拡散長との関係が表す特性図が、 図 39には、 ソース ' ドレイン部のドーズ量と、 ソース . ドレイン部におけるコン 夕クト抵抗との関係を表す特性図が示される。 図 38に示すように、 ソース . ド レイン部に打ち込まれる不純物のドーズ量が高くなると拡散長が大きくなる。 そ して、 拡散長が大きくなると、 例えばドレイン部あるいはソース部の不純物が L DD部へと拡散し、 LDD部の実効 LDD長が零になってしまうという事態が生 じる。 LDD部をフォトレジストを用いてノンセルファラインで作る場合には、 LDD長はフォトレジストのマスク寸法により決定される。 そして、 例えば、 こ のマスクによって決まる LDD長の寸法を 4〃111とした場合を考える。 本実施例 では、 ゲート電極長を 5〃m以下として、 短チャネル化を図っているため、 素子 の微細化のためにも LDD長はあまり長くすることができず、 LDD長は例えば 4 zm以下であることが望ましい。 ところがこの場合に、 ソース ' ドレイン部の ドーズ量が 1 xlOiecm— 2よりも大きくなつてしまうと、 図 38から明らかなよ うに、 拡散長も より大きくなつてしまう。 すると、 LDD部に だけ ソース ' ドレイン部の不純物が拡散し、 これにより実効 LDD長が零になってし まう。 そして、 実効 LDD長が零になってしまうと、 LDD部が機能しなくなり、 これにより例えばソース · ドレイン間耐圧等が大幅に低下してしまう。 従って、 ソース ' ドレイン部のドーズ量は IX 101G cm— 2以下であることが望ましい。
一方、 ソース ' ドレイン部のドーズ量が低くなると、 今度は、 ソース ' ドレイ ン部におけるコンタクト抵抗 （図 56 (B) の Rc 1、 Rc 2) が高くなつてし まう。 本実施例で LDD型 TFTを採用した 1つの大きな理由は、 このコンタク ト抵抗を低減することにある。 従って、 このコンタクト抵抗はなるべく低くなる ことが望ましく、 例えば 3ΚΩ/10 mCI以下であることが望ましい。 そして この場合には、 図 39に示すように、 ソース ' ドレイン部のドーズ量は 5x10" cm— 2以上であることが望ましいことになる。 これにより、 コンタク ト抵抗を低 減し、 LDD型 TFTの高速化を図れる。
更に、 5 zm以下となるゲート電極長を考え、 素子の微細化を考慮すると、 L DD長は、 1〃111~2〃111程度の範囲であることがより望ましい。 従って、 この 場合には、 図 38から明らかなように、 ソース · ドレイン部のドーズ量は 1X101 50111—2〜3 1015 (3111—2程度の範囲となる。
以上より、 ソース · ドレイン部では、 ドーズ量は 5xl014cm— 2〜lxl0lficm — 2程度、 最大不純物濃度は5 1019^—3〜1 10211(：]11—3程度の範囲でぁることが望 ましい。 そして、 更に好ましくは、 ソース ' ドレイン部では、 ドーズ量は lxlO1 5cm—2〜3xl015cm— 2程度、 最大不純物濃度は1 102()(：111—3〜3 102°(^—3程度 の範囲であることが望ましい。 このようにすることで、 ソース · ドレイン部の最 大不純物濃度が最適化される。
なお、 特開平 6— 102531には、 前述のようにソース ' ドレイン部のド一 ズ量を lxlOM cm— 2〜lxl017 cm—2とすることが開示されている。 しかし、 こ の数値限定の下限値である IX 10" cm— 2は、 単に LDD部よりもドーズ量を高く しなければならないという限定にすぎない。 実際問題として、 ドーズ量が lxlO1 4 cm— 2であると、 図 39に示すようにコンタクト抵抗が 5 ΟΚΩ/1 口程 度となってしまい、 短チャネル化を施した本実施例の LDD型 T FTでは使用に 耐え得ない。 即ち、 この従来技術では、 ゲートチャネル長が 6Λίπιであり、 オン 抵抗が本実施例に比べて非常に高いため、 このようなコンタクト抵抗の低減化に 関心がないのである。 更に、 この従来技術では、 ドーズ量の上限値が IX 1017 cm 一2となっているが、 ドーズ量がこの値であると、 図 38に示すように拡散長が非 常に大きくなつてしまう。 短チャネル化、 素子の微細化に関心のない、 この従来 技術では、 ゲートチャネル長が 6 zmとなるため、 LDD長をそれほど小さくし なくてもよく、 そのため上限値はこのように大きなものとなっている。 このよう に、 この従来技術には、 LDD型 TFTを高速に、 高耐圧で動作させるためのソ ース · ドレイン部の最大不純物濃度の最適化の思想については全く開示されてお らず、 その示唆もない。 更に、 このソース · ドレイン部の最大不純物濃度の最適 化の思想は、 単結晶の LDD型 MO SFETの技術には存在し得ない思想である。 なぜならば、 単結晶の LDD型 MOSFETでは、 結晶粒界に沿った増速拡散の 現象が生じず、 従って、 ソース · ドレイン部の不純物の拡散についてはあまり考 慮に入れる必要がないからである。 その証拠に、 単結晶の LDD型 MOSFET では、 LDD長が例えば 0. 1 zm程度と非常に短くなつている。
次に、 LDD部の LDD長の最適化について説明する。 図 40、 図 41には、 LDD長とオン電流及びオフ電流及びソース · ドレイン耐圧の関係を表す特性図 が示される。 この場合の、 チャネル部および LDD部のポリシリコン薄膜の膜厚 は 450Aである。 また、 LDD部のドーズ量は 3xl013cm— 2である。 図 40に示 すように、 オフ電流はある LDD長以上で急激に減少し、 それ以上 LDD長が長 くなつても少しずつしか減少しない。 一方、 オン電流も同様にある LDD長以上 で一旦減少しそれ以上の L D D長では徐々に減少するが、 オフ電流が 2桁以上減 少するのに対し、 オン電流は半分程度にしかならない。 また、 図 41に示すよう に、 ソース ' ドレイン間耐圧 （ソース 'ゲート間耐圧も同様） についてもオフ電 流が急激に減少するところで大幅な向上が見られる。 これらの現象から、 回路中 のすベての TF Tの LDD長を常にオフ電流が急激に下がる長さより大きくすれ ばよいことがわかる。 もし、 LDD長が絶縁膜のサイ ドウォール等によってセル ファライン的に決まる場合にはその絶縁膜の膜厚を必要な LDD長より厚くして おけばよい。 LDD長がマスクァライメン卜によって変動するような製造方法を 用いる場合でも、 LDD長のばらつきの最小値が 1〃m以上であればよい。 かり に、 多少 LDD長が大きな T F Tがあったとしてもオン電流の違いは図 40から わかるように比較的小さいので、 デジタル回路ではほとんど問題にならない。 ァ ナログ回路の場合には、 あらかじめ予想される最大の LDD長においても回路に 要求される抵抗値を満たすように設計しておく必要がある。
なお、 LDD長の最適値については、 以下のように考えることができる。 即ち、 上述のソース · ドレイン部の最適化のところで説明したように、 LDD長は、 ソ ース ， ドレイン部からの拡散により実効 LDD長が零とならない範囲で、 そして、 素子の微細化を考慮してなるべく短い方がよい。 従って、 ソース ' ドレイン部の ドーズ量の最適値でぁる5 10140111—2〜1 101(；0111—2及び1 1015( 111—2〜3 1015cm—2に対応して、 LDD長は、 0. 6 111〜 4 m程度の範囲が望ましく、 更に望ましくは 1 111〜 2 / m程度の範囲となる。
以上のように、 非単結晶半導体薄膜を用いた T FTにおいては、 結晶粒界にそ つた増速拡散が起るため拡散係数が単結晶半導体のそれに対して 1桁以上も大き い。 このため、 単結晶半導体を用いた MOSFETで用いられている設計手法は、 非単結晶半導体薄膜を用いた LDD型 CMO STFT回路には適用できない。 た とえば、 ポリシリコン CMOS TFTの場合には、 p, nチャネルともに 以上の LDD長をとるのが望ましい。 しかし、 1〃m以上の LDD長をもつ TF Tではチャネル部のオン抵抗に対して 30〜 100%程度の抵抗がチャネルの両 端に直列に接続されることになるから、 従来の MO S FE Tのモデルでは TFT の電流を正確に見積るのは困難である。 特に、 LDD長がノンセルファラインで 決定されるような製造方法を用いる場合には、 LDD長が 1〜4 111程度と大き くばらつくことになる。 また、 TFTの特性を向上させるためにはチャネル部と LDD部の膜厚は 100 OA以下、 望ましくは 500 A以下と薄膜化する必要が あるため、 LDD部のシート抵抗もばらつきやすい。 しかし、 LDD部のシート 抵抗が最大となりかつ L D D長が最大となる場合にも、 T F Tは必要なオン電流 を確保するあるいはその T FT回路は必要な速度で動作しなけらばならないから、 このような場合を想定した特別な設計手法が必要である。 そこで、 LDD部の抵 抗を予想される範囲で大きく変化させ、 その結果チャネル部に印加される実効鼋 圧を算出しオン電流を見積る LDD型 CMO S T FT回路専用のモデルを開発し、 シミュレーションを行った。 .
—方、 製造方法においても、 単結晶半導体を用いた MOSFETで用いられて いる技術は使えない。 たとえば、 単結晶半導体の場合では 1000人前後の薄い 熱酸ィ匕膜のサイ ドウオールを利用して簡単に LDD構造とすることができるが、 1〃m前後の厚い絶縁膜で欠陥のないサイ ドウオールを形成するのは非常に困難 である。 しかも、 そのような厚い絶縁膜の上から 100 OA以下の薄い半導体薄 膜に不純物を注入するのはスループットやばらつきの点から実用的ではない。 そ こで、 ゲート電極の端面を 1 m以上オーバーエッチしたりフォトレジストを用 いて LDD部とソース · ドレイン部の境界をノンセルファラインで作る方法など が考えられる。 これらの方法はすでに一部のアクティブマトリクス基板の画素 T FTでは用いられてきた。 しかし、 これらはあくまでもオフ電流の低減を主たる 目的として開発されたもので、 オン電流が不十分で高速動作を目的とする CMO STFT回路にはそのままでは使えない。 そこで、 本実施例においては p、 n両 チャネル TFTのチャネル長を従来より大幅に短チャネル化しながら、 オン電流 を重視して LDD長や LDD部の不純物注入量を最適化している。 更に、 本実施 例では、 薄いゲート絶縁膜の上から不純物を注入するため低エネルギーで高スル —プットでの不純物注入が可能である。 以上のように製造プロセスの最適化によ りはじめて高速動作に適した LDD型 CMO STFTが実現できる。
8. 第 8の実施例
本実施例では LDD型 T FTを用いた CMOS回路の製造方法について説明す る。 図 42 (A) 〜 （D) は、 代表的なポリシリコン T FTの製造方法を示すェ 程図である。 まず、 図 42 (A) に示すように島上にパ夕一ニングされたポリシ リコン薄膜 72を熱酸化して熱酸ィ匕 Si02膜 73を形成し、 その上にゲート電極 7 4を形成する。 次に、 図 42 (B) に示すように pチャネル TFTをフォトレジ スト 75で覆い、 ドナーとなる不純物を低濃度で注入する。 ここではリンイオン を用いる。 さらに、 図 42 (C) に示すように pチャネル TFT全面と nチヤネ ル T FTのゲ一ト電極よりやや大きめの部分を再びフォトレジス卜で覆い、 ドナ —となる不純物を高濃度で注入する。 これによつて nチャネルの LDD型 TFT のソース · ドレインおよびチャネル部が完成する。 同様にして pチャネル TFT にボロンイオン等のァクセプ夕一となる不純物を低濃度と高濃度で領域を分けて 注入する。 最後に図 42 (D) に示すように層間絶縁膜 76を堆積し、 金属配線 77をパターニングする。
この方法ではマスクパターンによって LDD長を自由に設定できるので、 回路 によって異なる LDD長を用いることもできる。 また、 常に一定のバイアスしか かからない様な素子の場合には片方の電極だけ LDD構造とすることも可能であ る。 例えば、 ドレイン部のみ LDD構造とすることも可能である。
この方法以外に L D D型 T F Tを形成する方法としては絶縁膜のサイ ドウォー ルをマスクとして使う方法がある。 たとえば図 42 (C) の高濃度イオン注入の 前にゲ一ト電極を熱酸化や陽極酸化によって絶縁膜で覆ったり、 化学気相成長法 等の堆積法により新たな絶縁膜を形成したりして必要な L D D長以上の膜厚の絶 縁膜でゲート電極の表層部を覆えばよい。 ただし、 堆積法を用いる場合にはソ一 ス ' ドレイン部上にも絶縁膜が堆積するため、 絶縁膜が厚くなるとかなりの高工 ネルギ一でイオン注入しなければならなくなる。 なお、 ここでは同一の半導体薄 膜にイオン注入によって抵抗の異なる部分を形成したが、 あらかじめ抵抗の異な る半導体薄膜をパ夕一ニングして重ねることも可能である。 また、 同じ結晶性の 半導体膜であればチャネル部は薄い方が特性が良くなるが、 ソース . ドレイン部 のコンタクト抵抗を下げるためには膜厚は厚い方が良いので、 ソース · ドレイン 部のみに厚い不純物半導体薄膜を形成しておくという方法もある。
本実施例の T FTの製造方法は、 非単結晶半導体薄膜を用いた全ての LDD型 CMO S TFTに適用できる。
9. 第 9の実施例
第 9の実施例は、 核の発生速度を遅くし、 島の成長速度を速くするという原理 に基づく製造方法に、 LDD型 T FTの製造方法を組み合わせた実施例である。 更に、 本第 9の実施例では、 堆積膜を非晶質状態から多結晶状態に改変するため に固相成長法を用いている。 以下、 図 1 (A；) 、 (B) 及び図 42 (A) 〜 （D) を用いて第 9の実施例の製造方法を説明する。
第 9の実施例では、 基板 201上に真性シリコン膜を LP CVD法により堆積 する。 ここでは、 基板として石英ガラスを使用し、 下地保護膜は工程を簡略にす るために堆積しなかった。 しかしながら、 図 25 (A) に示すように半導体膜形 成前に下地保護膜としての二酸化珪素 （S i02)膜を CVD法等で堆積してもよ い。 これにより以下の効果が得られる。 ィ） 半導体膜の密着性が改善される。 口） 低品質の安価なガラスを基板として用いた時に、 不純物イオン （Na、 K、 Mg 等） の半導体膜中への拡散を防止し得る。 ノ、） 核発生を安定化し、 基板間での核 発生速度のバラツキを小さくできる。 即ち、 熱酸化後の多結晶シリコン等の半導 体膜を構成するグレイン ·サイズを基板間で一定にできる。
LP CVD装置は第 1の実施例と同じ装置を用い、 まず、 非晶質シリコン膜を 堆積した。 堆積後の膜厚は 95 OAとなる。 堆積温度は 495°Cであり、 原料ガ スとして純度 99. 99%以上のモノシラン （S iH4) を用い、 200SCCM の流量でガスを反応炉に供給した。 この場合の堆積圧力は 1. 3 t or rであり、 この条件下でシリコン膜の堆積速度は 16 A/mi nであった。 そして、 このよ うにして堆積されたシリコン膜をパ夕一ニング加工して、 シリコン膜 202を得 る （図 1 (A) ) 。
次に、 600°C窒素雰囲気下で 24時間程度熱処理を施し、 非晶質シリコン膜 を多結晶シリコン膜へと改変する （固相成長法） 。 但し、 この場合の熱処理温度 は 600°Cに限られるものではなく、 好ましくは 500°C〜700°Cの範囲、 更 に好ましくは 550 C〜650°Cの範囲となる。
次に熱酸化法にてパターニング加工されたシリコン膜 202の表面に酸化珪素 膜 203を形成した。 熱酸化は 1000°Cの 100%酸素雰囲気化にて 1気圧で 行った。 これによりシリコン膜は薄くなり 60 OAとなり、 700Aの膜厚を有 する酸化珪素膜が得られた （図 1 (B) ) 。
その後、 熱酸化珪素膜上にゲート電極 74を形成する （図 42 (A) ) 。 次に、 pチャネル TF Tをフォトレジスト 75で覆い、 ドナ一となる不純物を低濃度で 注入する （図 42 (B) ) 。 更に、 pチャネル TFT全面と nチャネル TFTの ゲート電極よりやや大きめの部分を再びフォトレジストで覆い、 ドナーとなる不 純物を高濃度で注入する （図 42 (C) ) 。 これによつて nチャネルの LDD型 T FTのソース · ドレインおよびチャネル部が完成する。 同様にして pチャネル T FTにボロンイオン等のァクセプ夕一となる不純物を低濃度と高濃度で領域を 分けて注入する。 最後に図 42 (D) に示すように層間絶縁膜 76を堆積し、 金 属配線 77をパターニングする。 以上のようにして作成した LDD型 T FTの L DD長は、 pチャネル側も nチャネル側も共に 2. 0 zmであった。 また、 LD D領域のドーズ量は 2 X 1013 cm— 2で、 低抵抗ソースドレイン部 （高濃度領域） のドーズ量は 1 X 1015 cm— 2であった。
図 43には、 このようにして作成した LDD型 T FTのトランジスタ特性が示 される。 トランジスタ ·サイズは、 nチャネルの LDD型 TFT (以下、 NMO S LDDと略す） が L/W= 2. 5 ^m/ 10〃mであり、 pチャネルの LDD 型 TFT (以下、 PMOSLDDと略す） が
Figure imgf000050_0001
〃111であ り、 NMOSLDDと PMO S LD Dの電流供給能力のバランスを最適にしてい る。 図 2と図 43を比較すれば明らかなように、 本第 9の実施例では、 オフ電流 が非常に低く抑えられている。 また、 Vg sが 5 Vあるいは一 5 Vでも十分なォ ン電流が得られ、 これにより、 電源電圧の低電圧化が可能となる。 また、 この場 合の NMOS LDDのオン電流 I on= 152〃A (Vds=Vgs = 5V) で あった。 また、 PMOSLDDのオン電流 I on=30〃A (Vd s =Vg s = 一 5 V) であった。
本実施例によれば、 NMOSLDD、 PMOSLDDともに、 しきい値電圧の Vds依存性が小さくなり、 短チャネル化が可能となった。 即ち、 従来ではチヤ ネル長が 4〃m以下であった場合には、 しきい値電圧の Vd s依存性が非常に大 きくなり実用に適さなかったが、 本実施例ではこれに比べ良好な特性となった。 実際、 PMOSLDDにおいて、 Vd s =— 5 Vと Vd s =— 12 Vとでは、 し きい値電圧のずれはわずかに 1 V程度であるし、 NMO S LDDにいたつてはそ のずれは 0. 3 V程度でしかない。 従来は、 チャネル長を 5^m以下にすると、 これらのしきい値電圧の Vd sの相違によるずれは、 数 V以上 （L = 4〃mで 5 V以上） もあった。 また、 コンタクト抵抗も十分小さくすることができた。 更に、 本実施例によれば、 ポリシリコン膜の膜質が良質となるため、 ドーズ量が低くて もシート抵抗を低減することができる。 即ち、 ソース · ドレイン部の寄生抵抗を 低減でき、 オン電流を増加させることが可能となった。
図 44には、 本実施例の LDD型 TFTを用いたシフ トレジス夕回路の最高動 作周波数と電源電圧との関係を表した特性図が示される。 図 44に示すように、 本実施例 （Lgat en=2. 5〃m、 Lgat ep=l. 5 urn) では、 電源 電圧が 3 Vでも 10MHzで動作し、 また、 電源電圧が 2 V以下でもシフ トレジ スタ回路が十分なスピー.ドで動作することが確認された。 これに対して、 比較例 (通常構造のもの） では、 電源電圧が 3Vでは、 非常に動作速度が遅くなり、 1. 5 V未満では、 ほとんど動作しなかった。
図 45には、 本実施例及び比較例で測定された、 コンタクト抵抗、 ソース ' ド レイン抵抗、 LDD抵抗が示される。 比較例は、 従来技術の第 1の製造方法にて 準備されたものである。 図 45に示すように、 本実施例では、 コンタク ト抵抗、 ソース ' ドレイン抵抗、 LDD抵抗の全てが比較例に比べて低くなつている。 特 に、 ソース ' ドレイン抵抗は比較例に比べて非常に低くなつていることが理解さ れる （1Z5倍〜 1/50倍） 。 .特に、 本実施例ではポリシリコン膜の結晶性が 高いため、 LDD部のドーズ量が低くても、 LDD部のシート抵抗は低い。 従来 では、 LDD構造すると、 LDD部のシート抵抗が高いため、 オン電流の大幅な 低下を避けれなかったが、 本実施例では LDD部のシート抵抗が低いため、 LD D部に起因する寄生抵抗を最小にとどめることが可能となる。
なお、 ここで、 打ち込みドーズ量と半導体膜中の最大不純物濃度の関係につい て説明する。 例えば、 ドーズ量を NO (cm"2)、 不純物濃度 N(x) (cm— 3) と すると、
N(x) = N0/(27r)1/2(A p)x exp {- ( X - Rp)2/ 2 ( Δ Rp )2}
X 表面からの距離
Ν(χ) Xにおける濃度
Rp
△ Rp となる。 従って、 最大不純物濃度 Nmaxは、
Nmax =N (X=Rp) =N0 /( 27r)1/2(A p )
となる。 TFTの G— S i 02の膜厚を 1◦ 00A〜 150 OAとすると、 G— S i 02 を通して半導体膜にイオン打ち込みする時の飛程偏差は、 ΔΙΙρ 〜400 Αとなる。 したがって、 Nmaxは、
Nmax =Ν0 /(2ττ)1/2(Δ Rp)
=N0 x 1 05
となる。 従って、 図 45において、 ドーズ量 NO が 1 X 1013 cm— 2の時の半導 体膜中の最大不純物濃度 Nmaxは 1 x 1 018cnT3となる。
以下、 図 45のデータをもとに、 比較例と本実施例を比較するための種々の計 算を行う。 なお、 コンタクト抵抗は、 コンタクト ·ホールの面積に反比例するた め、 以下のようになる。 コンタクト ·ホール ·サイズ 比較例 本実施例
1 0 zm X 10 m 1. 4 kQ 1. 2 kQ
D zm x 6 /zm 3. 9 kQ 3. 3 kQ
4 m x 4 . 8. 8 kQ 7. 5 kQ
2〃m x 2 m 35 k Ω 30 kQ
Figure imgf000052_0001
まず、 図 44に示すシフトレジスタに使用される NMOSTFT、 PMOS T FTの寄生抵抗について、 比較例と本実施例を比較する。
( 1) 本実施例 （NMOS)
図 44に示すシフトレジス夕では、 NMOSTFTの LDD部のドーズ量は、 2 x 1013 cm— 2であった。 従って、 図 45より、 LDD部のシート抵抗は 36 ΙίΩ /口となる。 従って、 この場合の寄生抵抗は以下のように計算される。
コンタクト ·ホール ·サイズ 1 00 !112
コンタク ト抵抗 1. 2 k Ω
S/D部の抵抗 (S/D部の長さ ÷S/D部の幅） x S/D部のシート抵抗
= (7〃m/14〃m) x 530 Q/D= 0. 265 kQ
LDD部の抵抗 (LDD部の長さ ÷LDD部の幅） xLDD部のシート抵抗
= ( 2 /urn/ 10 m) x 36 kQ/D= 7. 2 k Ω 全寄生抵抗 = (コンタクト抵抗 +S/D部抵抗 +LDD部抵抗） Χ 2
( 1. 2 kQ + 0. 265 kQ + 7. 2 kQ) x 2 = 1 7. 33 kQ
なお、 オン状態のチャンネル抵抗 = 1 5. 56 kQとなるため、 オン状態の総 抵抗 Ronは、
Ron= 17. 33 kQ+ 1 5. 56 kQ = 32. 89 kQ
となる。 従って、 オン電流 I onは、
Figure imgf000053_0001
となる。
(2) . NMOS (比較例）
コンタクト抵抗 1. 4 kQ
S/D部の抵抗 （7〃m/14//m) x 2. 6 kQ/D= 1. 3 kQ
LDD部の抵抗 （2〃m/l 0 m) x 180 kQ/d= 36kQ
全寄生抵抗 = ( 1. 4kQ+ 1. 3 kQ + 36kQ) x 2
= 77. 4 kQ
このように、 比較例では、 チャネル長を小さくしてオン状態のチャンネル抵抗 を下げても、 全寄生抵抗が大きいので、 オン状態の総抵抗 Ronを下げることはで きない。 これに対して本実施例では LDD化しても寄生抵抗は大きくならない。 この傾向は、 特に、 PMO S LDDで顕著となる。
(3) PMOS (本実施例）
コンタクト抵抗 1. 1 8
S/D部の抵抗 （7 /111/14〃111) x 50kQ= 0. 025 kQ
LDD部の抵抗 （2 m/l O^m) x 13 k Ω = 2. 6 kQ
全寄生抵抗 = ( 1. 1 8kQ + 0. 025 kQ + 2. 6 kQ) x 2
= 7. 6 1 kQ
(4) PMOS (比較例）
コンタクト抵抗 1. 4 k Ω
P + SZD抵抗 （7〃111/14〃111) 2. 6 kQ = 1. 3 kQ
P- S/D抵抗 （2//m/l O zm) x 375 kQ = 75 ¾:Ω
全寄生抵抗 = ( 1. 4 kQ+ 1. 3 kQ + 75kQ) x 2
= 1 55. 4kQ
このように PMO Sの場合、 本実施例の全寄生抵抗と比較例の全寄生抵抗との 差は特に顕著となる。
次に、 微細化が進んでコンタクト 'ホールが小さくなつた場合の寄生抵抗につ いて計算する。 例として、 コンタク ト ·サイズが 2 ^111= 4 jum2 の場 合を考える。 、
(5) 本実施例 （LDD構造）
前述のように、 微細化が進んだときにはコンタクト抵抗の低減化が重要な課題 となる。 そこで、 ここではコンタクト部は高濃度ソース ' ドレイン部に設けられ、 高濃度部のドーズ量を 3 X 1 015 cm— 2とし、 LDD部 （低濃度部） のドーズ量 を 2 x 1 013cm— 2とする。 また、 LDD長は 1 //mを想定する。 まず、 図 39 からわかるように、 ソースドレイン部のドーズ量を 3 X 1015cnT2とすると、 1 0 zmx 10 mのコンタク卜のコンタクト抵抗は 0. 1 ΚΩ程度へと低減す る。 そのため、 2 ΖΠ1Χ 2〃mのコンタク ト抵抗は、 2. 5ΚΩとなる。
コンタクト抵抗 （ 100 m2/4〃m2) x 0. 1 kQ = 2. 5 kQ 次 、 高度濃度ソース， ドレイン部と LDD部の抵抗値を求める。 図 46のモ デルを参考にしてこれを説明する。 チャネル幅は 10 inで、 チャネル長 （ゲ一 ト長） は 2. 5〃mである。 ゲート電極の端部からコンタクトホールの中心まで の距離は 4. で、 この内の 1. 0//Π1が LDD長となる。 LDD部は、 2
X 1013 cm— 2のドーズ量を有するので、 図 45よりそのシート抵抗は 36ΚΩ /口となる。 また、 LDD長が 1. 0〃mで、 LDD部の幅が 1 0〃mであるか ら、 LDD部の抵抗は、
Figure imgf000054_0001
となる。 一方、 高濃度ソース · ドレイン部はドーズ量が 3 X 1 015 cm— 2であり、 図 45に示す例の 3倍であるので、 そのシ一ト抵抗は 30オーム/口の 1/3以 下となる。 また、 高濃度ソース · ドレイン部の長さは、 コンタクト ·ホールの中 心までの距離 （4. 5 j ) から LDD長 （ l zm) を引いたものである。 その ため、 ソース， ドレイン部の抵抗は、
(4. 5j m- 1. 0 m) /1 0〃mx 530 Ω/3 = 0. 062 kQ となる。 従って、
全寄生抵抗- (2. 5 kQ + 0. 062 k Ω + 3. 6 kQ) x 2
= 1 2. 32 kQ
オン状態のチャネル抵抗 = 1 5. 56 kQ
Ron= 12. 32 kQ+ 1 5. 56 kQ = 27. 88 k Ω
(6) 比較例 （通常のセルファライン構造）
—方、 通常のセルファライン構造では、 以下のような結果となる。 前述のよう に通常構造では、 パンチスルー等の問題を避けるために最小チャネル長は 5 m で、 ソースドレイン部の打ち込みドーズ量は 1 X 1 015 cm— 2以下とすることは できない。 この時、 コンタク ト抵抗は図 45により、
コンタクト抵抗 （ 100 zm2/4〃m2) X 1. 2 ΚΩ = 3 OkQ
となる。 高濃度ソース · ドレイン部の長さは上記 （5) と同じ状況を想定すると、 コンタクトホール中心までの長さは 4. 5 mであるから、
SZD部の抵抗 =4. 5 jum/10 /mx 530 Ω = 0. 24 kQ
である。 従って、
全寄生抵抗 = (30 kQ + 0. 24 k Ω) x 2 = 60. 48 kQ
である。 一方、 チャネル長は 5 zmと長いからオン状態でのチャネル抵抗は、 チ ャネル長が 2. 5〃mの時の 1 5. 56 に比べて倍増し、 およそ 33 Ι^Ω程 度となる。 - オン状態のチャネル抵抗 = 33 kQ
その結果、
Ron= 60. 48 kQ + 33 kQ = 93. 48 kQ
となる。
以上のように、 微細化が進みコンタクトが小さくなると LDD構造の方が全寄 生抵抗は通常構造の場合よりも大幅に低減される。 しかもチャネル長が短くチヤ ネル抵抗も低いからチヤネル抵抗も低下し、 Ronはさらに効果的に低減されるこ とになる。
次に、 前述の図 29に示すように、 なぜ、 LDD構造の方が、 通常構造よりも オン電流が多くなるのかを検証するための計算を行う。 なお、 以下の計算は、 図 46に示すモデルにより行った。
(7) 本実施例 （LDD構造で L= 2. 5〃mの場合）
コンタクト ·ホール ·サイズが 6 Π1Χ 8 m= 48 zm2であり、 S/D部の ドーズ量が 3 X 1015 cm—2であり、 LDD部のドーズ量が 2 1013 cm—2で あり、 LDD長が 1. である場合を考える。
コンタクト抵抗 （ 100 / m2/48 m2) X 0. 1 kQ
=0. 208 kQ
S/D部の抵抗 （4. 5 x m— 1. 0 j ) /10 j mx (530 Ω/3)
= 0. 062 k' Ω
LDD部の抵抗 （ l m/l O^m) x 36 kQ = 3. 6 k Ω
全寄生抵抗 = (0. 208 kQ + O. 062 kQ + 3. 6 kQ) x 2
= 7. 74kQ
オン状態のチャネル抵抗 （L/W= 2. 5 rn/I Ojum) = 1 5. 56kQ 従って、 オン状態の総抵抗は、
Ron= 7. 74kQ + 1 5. 56 kQ = 23. 3 kQ
となる。
(8) 比較例 （通常構造）
最小チャンネル長が 5 / mであり、 S7D部のドーズ量はパンチスルーをさけ るために 1 X 1 015 cm— 2である場合を考える
コンタクト抵抗 （ 100〃m2/48〃m2) x 1. 2 Q = 2. 5 kQ S/D部の長さ =コンタク ト 'ホール中心迄の長さ =4. 5 zm
S/D部の抵抗 （4. 5 zm- 1. 0 jum) / 10 jumx 530 Ω
= 0. 24 kQ
全寄生抵抗 = ( 2. 5 kQ + 0. 24kQ) x 2 = 5. 48 kQ
オン状態のチャネル抵抗 （L/W=5/zm/l 0〃m) =33kQ
従って、 オン状態の総抵抗は、
Ron=5. 48 kQ + 33 kQ = 38. 48 kQ
となる。
以上のように、 LDD構造の方が全寄生抵抗は 7. 74kQと多少大きいが、 ォン状態の総抵抗は 40%も小さくすることができる。
なお、 本第 9の実施例では、 工程最高温度を 1000°Cとするために、 堆積温 度 495°C、 堆積速度 16 A/mi nで非晶質半導体膜 （a— S i) を堆積した 後、 固相成長を施し、 結晶化を進めてから熱酸化を行った。 しかしながら、 固相 成長法はスループヅ 卜が悪く製造の観点からすると非実用的である。 こした理由 から、 固相成長を行わない場合には、 熱酸化温度を 100°C程度高くすると固相 成長で得られた T FTと全く同一の結果が得られる。 即ち、 本実施例において固 相成長を行わない場合には、 熱酸化温度を 1 100°Cとすればよいわけである。 プロセス温度を下げ、 かつ、 高速動作する CMOS回路を TFTで作る場合、 非 晶質膜の堆積は図 16に示すように 530°C以下が理想的である。 一般に、 固相 成長により得られた膜では結晶内に欠陥が多く存在するが、 530°C以下の温度 で堆積した膜を結晶化した場合、 結晶化膜中の欠陥は減るからである。 このこと は、 図 16のみならず、 図 45においても、 本実施例で得られた半導体膜 （多結 晶シリコン膜） に B (ボロン） 等の不純物原子を注入した場合、 ソース ' ドレイ ン部のシート抵抗が比較例の 2. 6 k Ω/口から 50オーム/口へと著しく低減 されていることからも実証されている。 B (ボロン） 原子注入後、 通常 800°C 〜 1000°C (本実施例は 1000°C窒素雰囲気下で 20分間） の熱処理で、 注 入不純物原子を活性化させる （B等を S iの格子点に正しく配置する） 。 100 0°Cで 20分間活性化を行うと、 注入不純物原子はほぼ 100%完全に活性化さ れる。 このように比較例と本実施例とでは、 不純物のドーズ量が同じで （図 45 参照） 、 活性化率も共にほぼ 100%であるのに、 図 45に示すようにソース · ドレイン抵抗の値に差が生じている。 その理由は、 本実施例は比較例に比べて結 晶欠陥が少ないことに起因する。 即ち、 本実施例による半導体膜は比較例よりも 結晶欠陥が少なくなる。 これにより、 オフ状態のリーク電流が減少したり （図 1 6参照） 、 電気伝導体 （PMOSではホール、 NMOSでは電子） の衝突時間が 長くなり、 結晶欠陥等により散乱される確率が小さくなり、 ソース · ドレイン抵 抗が小さくなるのである。 このように固相成長を熱酸化前に行うか否かにかかわ りなく、 非晶質膜は、 530°C以下の時に結晶欠陥が大きく低減されるのである c 言うまでもなく、 多結晶膜のグレインを大きくするには、 堆積速度は 6A/mi n以上が好ましく、 量産性やトランジスタ特性を考慮すると、 理想的には 12A /mi n以上であることが更に望ましい。 これにより、 グレインが大きくなつて、 移動度が上がるわけである。
結局、 核発生速度を遅く し、 島成長を速くするとの原理を用いた製造方法の L DD型 TFTによる CMOS回路は、 以下のような理由により高速動作が実現さ れるのである。
(A) . 半導体膜は大面積グレインから成り （移動度が大きく） 、 結晶内欠陥が少 ない （オフ状態のリーク電流が少なく、 オフ状態からオン状態へ変わる際の急峻 性に優れる） ため、 オン状態でのチャネル抵抗 R c h (on) が減少する。
(B) 上記と同じ理由で、 LDD部やソース ' ドレイン部のシート抵抗が下がる。 即ち、 LDD化しても寄生抵抗の増加を最小に抑えることができる。
(C) 微細化してもコンタク ト抵抗を低く保てる。
(D) 短チャネル化が可能となる。
(E) ゲート絶縁膜を薄くできる。
(F) Yj (ソース · ドレインとゲート電極との重なり部） を小さくできる。
上記 （A)〜 （E) によりオン電流は増加し、 上記 （D) と （F) により トラ ンジス夕容量が低減されるのである。
更に、 核発生速度を遅くし、 鳥成長を速くする原理を用いた LDD型 TFTの 製造方法では、 製造上の各種パラメ一夕の設定範囲を広くすることができる。 第 7の実施例で説明したように、 LDD部のドーズ量の範囲 （特に下限値） は、 ト ランジス夕のオン ·オフ比を最適化するという条件により求まる。 これに対して、 本第 9の実施例では、 図 45に示したようにシート抵抗は従来の 1/5以下とな るから、 同じシート抵抗を得ようとした場合には、 ドーズ量の下限値も 1/5以 下とすることができる。 即ち、 本第 9の実施例では、 LDD部のドーズ量を 2x 1012 cm—2程度まで下げられることになる。 これにより、 核発生速度を遅くし、 島成長を速くするという原理を用いた LDD型 T FTでは、 LDD部の不純物ド —ズ量の好ましい範囲は 2 X 1012 cm一2〜 1 X 1014 cm一2となる。 また、 最 大不純物濃度の好ましい範囲は 2 X 1017 cm— 3〜1 X 1019cnT3となる。 また、 前述の第 7の実施例 （核発生速度を遅くし、 島成長を速くするという原 理を用いない LDD型 TFT) では、 LDD長の範囲は、 高濃度領域からの結晶 粒界に沿った増速拡散の制限により 0. 6〃m〜4 mの範囲となった。 一方、 核発生速度を遅くし、 島成長を速くするという原理を用いた場合には、 粒界が著 しく少なくなるため （図 4及び図 5を比較参照） 、 増速拡散も小さくなる。 従つ て、 核発生速度を遅くし、 島成長を速くするという原理を用いた場合には、 結局、 最小の LDD長も 0. 程度まで短縮できることになる。 即ち、 核発生速度 を遅くし、 島成長を速くするという原理を用いた LDD型 TFTでは、 LDD長 の望ましい範囲は 0. 3/zm〜4 /mとなるわけである。 なお、 言うまでもなく、 LDD長を短くできるということは、 LDD部に基づく寄生抵抗の値が下がるこ とも意味する。
次に、 図 46のモデルを用いて、 00部216、 218とコンタク トホール 232、 234との位置関係について説明する。 LDD長は前述のように、 高濃 度のソース · ドレイン部からの増速拡散により LDD長が零とならない限度内で 短い方が好ましい。 一方、 コンタクトホール 232、 234の位置も、 ソース部 212、 ドレイン部 214のシート抵抗を低減するため、 あるいは、 回路の集積 度を上げるために、 ゲート電極 210に近い方が好ましい。 その一方で、 コン夕 ク ト抵抗を低減するために、 コンタクトホール 232、 234は高濃度のソース • ドレイン部 212, 214に開穴されていることが望ましい。 これらの事より、 コンタクトホール 232、 234のゲート電極 210に最も近い端辺 224、 2 26は、 LDD部 216、 218とソース · ドレイン部 212、 214の境界 (図 46の点線で示す境界 220、 222 ) に一致しているのが理想的である。 これにより、 コンタクト抵抗を低減し、 かつ、 ソース ' ドレイン部の抵抗を軽減 し、 素子の微細化も可能となるからである。 しかしながら、 現実には、 マスクず れ等が生じるため、 コンタク トホールの端辺 224、 226を境界 220、 22 2に一致させるのは非常に難しい。 この場合、 図 46に示すようにコンタクトホ —ル 232、 234がわずかに LDD部 216、 218の内側に入っていてもか まわない。 また、 あるいは反対に、 わずかに LDD部 216, 218の外側に位 置してもかまわない。 本発明者の実験によると、 端辺 224、 226と境界 22 0、 222とがずれて、 コンタクトホールの面積の 20%程度が LDD部に入つ ても問題が無いことが判明した。 図 46の例であると、 コンタクトホールの長さ は 6. 0〃mであるので、 コンタクトホールが 1. 2〃mだけ LDD部の内部に 入っても、 コンタクト抵抗は大きく増加しないのである。 例えば、 いま、 端辺 2 24、 226と境界 220、 222がマスクにおいて一致している場合を考える。 この場合に、 マスクずれ等によりソース部側においてコンタクトホール 232が LDD部 216の内側に 1. 2 mだけ入った場合には、 ドレイン部側において は、 コンタクトホール 234が LDD部 218の外側に 1. 2〃mだけ出ること になる。 これにより、 端辺 224からゲート電極 210までの距離は 0. 8/xm となり、 端辺 226からゲート電極 210までの距離は 3. 2 111となる。
さて、 ソース側の LDD長 Llddsとドレイン側の LDD長 Lldddとの和 （Lid ds + Llddd) は、 ソース側のコンタクトホール端辺 224からゲート電極 210 までの距離 Lcontsとドレイン側のコンタクトホール端辺 226からゲート電極 2 10までの距離 Lcontdとの和 （Lconts+Lcontd) に等しいことが理想的である, また、 寄生抵抗を低減するためには、
0. 8 X Lldds≤ Lconts≤ 1. 2 x Lldds 0. 8 xLlddd≤Lcontd≤ 1. 2 x L lddd
を満たしていることが望まれる。
なお、 本実施例では COMS型 TFTを構成する NMO Sと PMO Sの両者を LDD型構造で構成した。 しかしながら、 図 45に示すように、 核発生を遅くし、 島成長を速くする堆積方法で半導体膜を準備した場合、 PMOSのソース · ドレ イン抵抗は、 ドーズ量が 1 X 1015 cm— 2でも 50 Ω /口と比較例の 2. 6 k Ω /口に対して 50分の 1以下となっている。 また PMO Sの LDD部の抵抗も、 比較例の 375 kQ/口に対して 13 kQ/口と 30分の 1程度になっている。 これは前述した通り、 本実施例で得られる半導体膜が大きな結晶粒から構成され、 かつ結晶内欠陥が少ないからである。 このように良質な半導体膜を利用する場合、 少なくとも PMOS側については高濃度にァクセプタ一が注入されたソース · ド レイン部を省略し、 ソース ' ドレイン部の全領域を低濃度領域とすることができ る。 すなわち、 CMOSを構成する NMOS側は図 26の NMOSと同じく LD D構造とし、 PMOS側は図 27の PMO Sのように通常のセルフ ·ァライン構 造とし、 単にソース · ドレイン領域に注入されるァクセプ夕一のドーズ量を低濃 度にするのである。 トランジスタの寄生抵抗はソース · ドレイン部の抵抗とコン タクト抵抗であるが、 本実施例では低濃度不純物注入でもシート抵抗は十分に低 い。 また、 コンタクト抵抗は配線材料にアルミニウム （A 1) 、 インジウム （ I n) 、 インジウム '錫酸化物 （I TO) 、 パラジウム （Pd) 、 白金 （Pt) な どの、 半導体膜と接して接合面に P型薄膜半導体層を形成する導電材料を用いる と、 コンタクト抵抗を低く保つこと-が可能である。 これは、 かような金属粒がシ リコンと共に P型半導体層を形成するため、 ボロン （B) などが注入されている P型半導体のソース · ドレインと同質の電気特性を有し、 良好なコンタクト特性 を示すためである。 結局、 PMO Sのソース · ドレイン部を通常のセルフ ·ァラ ィン構造で作り、 その濃度を 5 X 1017 cm— 3 (ドーズ量で 5 X 1012 cm一2) から 5x l 019cnT3 (ドーズ量で 5 X 1014 cm— 2) とすれば、 LDD型とし なくても高速動作が可能な CMOS回路が得られるのである。 PMO Sのソース • ドレイン部の最大不純物濃度はゲート長 Lgatep によってその値を変えること が望ましい。 ゲート長が 4 m以上あれば PMO Sのソース ' ドレイン部の最大 不純物濃度は 5 X 1018 cm— 3 (ドーズ量 5 X 1013 cm— 2) から 5 x 1019 c m一3 (ドーズ量 5 x 1014 cm—2) が好ましい。 ゲート長が 4 / m以下では、 5 X 1017 cm— 3 (ドーズ量 5 X 1012cm-2) から 5 x 1018 cm— 3 (ドーズ量 5 X 1013 cm—2) が好ましい。 このように PMOSだけでもソース ' ドレイン 部を全域にわたり低濃度にすることは、 PMOSのLDD型TFTの作成に比べ てフォト工程が一つ減り、 工程が簡略化するのみならず、 回路の集積化も著しく 容易となるわけである。 10. 第 10の実施例
本実施例ではアクティブマトリクス型液晶表示装置に本発明を適用した場合に ついて説明する。 ァクティブマトリクス型液晶表示装置は図 47に示すように、 アクティブマトリクス部 81、 データドライバ部 82、 走査ドライバ部 83の 3 つの部分からなる。 このうちアクティブマトリクス部は信号線 90と走査線 91 およびその交点に設けられた画素 T FT 92、 画素 TFTのドレイン端に接続さ れた液晶容量 94と保持容量 93とからなる。 この画素 T FTは周辺駆動回路と 同様 LDD型であるから、 液晶に比べて十分高いオフ抵抗を実現できクロストー クの発生を防止できる。 アクティブマトリクス部の液晶材料としては電界効果型 の液晶であれば TN型に限らず様々な材料を用いることができる。 たとえば比較 的駆動電圧の高い高分子分散型の液晶ゃゲスト ·ホスト型の液晶等も高耐圧の L DD型CMO S TFT回路でなら簡単に駆動できる。
デ一夕ドライバ部は、 シフ トレジス夕 84、 レベルシフ夕 85、 ビデオライン 87、 アナログスィッチ 86とからなる。 映像信号をシリアルに信号線 1本ずつ に書き込む場合にはシフトレジス夕の段数は信号線の本数に等しくなるが、 同時 に n本の信号線に書き込む場合には信号線の本数の n分の 1でよい。 カラーフィ ル夕を用いた液晶表示装置では、 ビデオラインに印加する映像信号のカラ一口一 テ一シヨンを無くすためにカラーフィル夕の色の数の整数倍の本数のビデオライ ンを有することが多い。 アナログスィツチ 86は非常に高速で映像信号を信号線 に書き込む必要があるため、 高いゲート電圧を要する。 そこでレベルシフタ 85 でサンプリングパルスを十分高い電圧に変換している。 走査ドライバ部 83はシ フトレジス夕 88とレベルシフ夕 89とからなり、 映像信号に同期してァクティ ブマトリクス部の走査線を選択する。 これらの周辺駆動回路は LDD型の CM〇 STFT回路で構成することで高速化できるから、 駆動電圧を下げても十分な動 作速度が得られる。 たとえば、 従来の T FTを用いたシフトレジス夕回路は 10 V前後の高い駆動電圧が必要であつたが、 本発明の LDD型 CMOS T FTを用 いたシフトレジスタ回路は T T Lレベルすなわち 5 Vの電圧でも十分な動作速度 が得られる。 そうすれば外部のタイミングコントローラの出力もすベて TTLレ ベルでよくなり、 回路の小型化と低消費電力化が可能となる。 さらに TFTを用 いてコントローラまで一体形成すれば一層の小型化が可能となる。
ここでは点順次アナログ方式のアクティブマトリクス型液晶表示装置の回路図 を用いたが、 線順次アナログ方式やデジタル方式においても LDD型 CMO S T F T回路を適用して高速化を図ることができる。
次に、 具体的な画素パターンについて説明する。 図 48 (A) 、 (B) は LD D型 T FTを画素に用いた液晶表示装置の画素部の平面図と断面図である。 一般 に、 液晶表示装置は明るい画面を得るためには画素の開口部を大きくとる必要が あるが、 解像度を上げると画素ピッチが小さくなつてしまうので、 いかに小さな 画素パターンで大きな開口部をとるかが重要である。 この例ではゲート配線 1 0 2をそのままゲート電極として用い、 しかも画素 T F Tは金属配線 1 0 3の下に 配置することによって画素 T F Tが開口面積を減少させないよう工夫してある。 また、. 保持容量も前段のゲート配線の下に半導体薄膜 1 0 4を延長して形成して あり、 開口面積を減少させないようにしてある。 さらに、 金属配線 1 0 3を第 1 層間絶縁膜 1 0 5と第 2層間絶縁膜 1 0 6とでサンドィツチしてあるため、 液晶 を直接駆動する透明導電膜 1 0 1がゲート配線と金属配線の双方に重なっていて もショートしない。 ゲート配線 1 0 2に高融点金属等の不透明膜を用いると、 金 属配線とともに遮光層の働きをするため、 通常は対向基板上に形成されるブラッ クマトリクスが不要となり一層の高開口率化が可能となる。
以上本実施例では液晶表示装置を用いて説明を行ったが、 その他のフラットパ ネルディスプレイに本 L D D型 C M O S T F Tを用いることも可能である。 例え ば液晶以外の電気光学材料を用いてアクティブマトリクス型の表示装置を実現す ることができる。 特に L D D型 T F T回路は高耐圧であるため駆動電圧の高い材 料を駆動するのにも適している。 また、 アクティブマトリクス部のスイッチング 回路を電気光学変換回路にすれば E Lディスプレイやプラズマディスプレイ等も 実現できる。
1 1 . 第 1 1の実施例
本実施例では L D D型 T F Tを用いた C M O S回路の具体例について説明する。 図 4 9 ( A) 、 （B ) は双方向のシフトレジス夕の回路図とタイミングチャート の例である。 図 4 9 (A) に示すように、 このシフトレジスタは 4つのクロック ドゲートを組み合わせたものである。 各ゲートについている矢印と記号はその記 号の信号がハイレベルの時にィンバ一夕として動作し、 ローレベルの時にはハイ ィンピ一ダンス状態になることを示す。 このうち Rをハイレベル、 Lをローレべ ルにすれば右シフトとなり、 Rをローレベル、 Lをハイレベルにすれば左シフト となる。 C Lはデ一夕をシフトさせるタイミングを決めるクロック信号で、 C L の上についているバ一は位相が 1 8 0度ずれたクロック信号であることを示す。 次に、 図 4 9 ( B ) を用いてこの回路の動作を説明する。 まず、 右シフトの場合 には 4つのゲートのうち、 Lの記号のついたゲートは常にハイィピーダンス状態 であるから、 残りの 3つのゲートでデ一夕が送られる。 左端の D Rの部分に図の ような波形が印加されると、 同じ波形がクロックの半周期ごとに右へ送られる。 この結果、 Pと Qには図のようなクロックの半周期分のパルスが出力されること になる。 同様に、 左シフトの場合には 4つのゲートのうち、 Rの記号のついたゲ —トは常にハイィピーダンス状態であるから、 残りの 3つのゲートでデータが送 られる。 右端の D Lの部分に図のような波形が印加されると、 同じ波形がクロッ クの半周期ごとに左へ送られる。 この結果、 Pと Qには図のようなクロックの半 周期分のパルスが出力されることになる。
一般に、 双方向シフトレジス夕は単方向のシフトレジス夕に対して動作速度が 遅いという欠点があるが、 本発明の LDD型 CMOS T FT回路を用いるど双方 向のシフトレジス夕でも単方向並かそれ以上の動作速度が得られる。 双方向のシ フトレジス夕を液晶表示装置に用いると、 簡単に画面を左右反転させることがで き、 たとえばフロントプロジェクタ一とリアプロジェクタ一を同じ装置で使い分 けることもできる。 また、 3枚の液晶表示装置に R, G， Bの光を透過させ、 そ の光を合成して投射する液晶プロジェクタ一の場合には、 光学系の制約から 3枚 の液晶表示装置のうち少なくとも 1枚は反転画像を表示させる必要があるが、 こ の双方向シフトレジス夕を用いれば同一の液晶表示装置を 3枚用いてシステムを 構成できる。
図 50 (A) 、 （B) は単方向のシフトレジス夕の回路図とタイミングチヤ一 卜の例である。 図 50 (A) に示すようにこの例では、 2系列のシフ トレジス夕 を用いている。 これら 2つのシフトレジス夕の出力を NORゲートを介してパル ス幅を狭くして取り出している。 図 50 (B) において 2つのクロック信号 CL 2は CL 1に対して 90度位相が遅れている。 この回路の左端に D l、 D2に示 すような波形が印加されると、 2系列のシフトレジスタはそれそれのクロック信 号の半周期ごとにその波形を右側にシフトしていく。 この結果 NORゲートの出 力には P， Qに示すような波形が出力される。 この回路では出力パルスの周波数 をクロック周波数の 4倍にすることができ非常に高速の回路となる。 本発明の L 1)0型〇1^0 S TFTでこの回路を構成すると HD TV対応等の高速データドラ ィバも実現できる。
図 51 (A) 、 （B) はレベルシフ夕の回路図とタイミングチャートの例であ る。 液晶表示装置ではロジック部とアクティブマトリクスを駆動する部分の電圧 を変換するのに用いられる。 図 51 (A) に示すように入力信号と入力信号の反 出力部 OUT 1および OUT 2はカスケード接続された 2つの pチャネル TFT と、 入力部の TFTとの接続部から取り出される。 カスケード接続された 2つの pチャネル T FTは入力信号レベルより高い電源電圧 VDDに接続されている。 図 51 (B) に示すように、 VCCレベルの入力信号 I Nが印加されると 2つの 出力 OUT 1、 OUT 2には VDDレベルの信号が出力される。 この回路では p チャネル T F Tが入力側にも接続されており、 V D D側の pチャネル T F Tに流 れる鼋流を制限して誤動作を防止する。 一般に、 レベルシフ夕は低い入力電圧で も十分高速動作する必要があり、 出力電圧を上げた場合のソース · ドレイン間耐 圧も十分なければならないが、 本発明の LDD型 TFTは p、 n両チャネルとも に十分な動作速度と耐圧を実現できるので、 レベルシフ夕 T F T回路の性能も大 幅に向上する。
図 52は線順次のアナログデータドライバの回路図の例である。 アナログバッ ファ回路は D Cバイァスで長期間電流を流すため、 これまで T F T回路でば信頼 性の点から実現困難であった。 しかし、 LDD型 CMOSTFTは信頼性が良く、 長期間電流を流し続けても特性が変化しにくいから、 アナログバッファ回路を用 いたドライバの実現も可能である。 ビデオライン Vidの映像信号はアナログラヅチ Aに一旦保持され、 あるタイミングでラツチパルス LPによってアナログラツチ Bへ送られる。 アナログラツチ Bは常にアナログバッファを駆動しているから、 かなり大型の液晶表示装置の信号線にも十分な書き込みを行うことができる。 図 53は 2ビットのデジタルデ一夕ドライバの回路図の例である。 一般に nビ ッ トのデジタルドライバは n本のデジタル入力信号 D 1 , D2. . . Dnの信号 を n組のラッチ Aに書き込み、 あるタイミングで n組のラッチ Bに書き込む。 ラ ヅチ Bのデータはデコーダーによって 2 n個のアナログスィツチのうちから一つを 選択し、 2 n個の駆動用電圧 VI, V2. . . Vnの一つの電圧を信号線に書き込 む。 多ビッ卜の場合には駆動用電圧の一部は内部で補完して発生することもある。 また、 ドライバ回路を単純化するために、 複数のフレームを用いて階調を補完す るフレーム ' レート ·コントロール法や複数の画素で階調を補完する面積階調法 などと組み合わせたり、 パルス幅変調を用いて D/A変換する場合もある。 本発 明の LDD型 CMO STFT回路ばこのようなデジタル回路を高速で動作させる ことができるため、 容易に高精細のデ一夕ディスプレイ等を実現できる。
これらの回路を組合せるとより複雑な回路も構成できる。 たとえば表示装置の 周辺駆動回路にタイミング信号を供給するタイミングコントロ一ラ等も本発明の 高速 CMOS T FT回路で構成することが可能である。 また、 LDD型 CMOS TFTはブレークダウンを起こす心配が無く信頼性が高いから、 0 Pアンプゃデ ジ夕ル 'アナログ変換回路、 アナログ 'デジタル変換回路、 メモリー回路等も構 成しゃすい。 これによって従来周辺駆動回路のみしか内蔵できなかった表示装置 に、 映像信号増幅装置や信号周波数変換装置等の複雑なシステムを T FTで一体 形成できるようになる。
12. 第 12の実施例
本実施例では LDD型 CM〇 S T FTを用いた表示システムについて説明する。 図 54はアクティブマトリクス型液晶表示装置を用いた表示システムを示すプロ ック図である。 コンビユー夕やビデオソースなどの映像信号発生回路からは映像 信号とタイミング信号が同時に出力される。 このうち映像信号は液晶駆動用に増 幅する必要があるため専用の映像信号増幅回路が必要である。 この増幅回路では 必要に応じて映像信号の周波数変換ゃァ補正も行う。 アナログ映像信号の周波数 変換を行う場合には A/D変換回路、 メモリ回路、 D/A変換回路等も必要にな る。 一方、 タイミングコントローラではデータドライバと走査ドライバを駆動す るタイミング信号が作られる。 このように液晶表示装置に最適な信号を与えてや ることで液晶表示装置の本来の性能を発揮できる。 本発明の LDD型 CMOST FT回路を用いた液晶表示装置は高速で動作するから映像信号増幅回路で周波数 をあまり低下さなくてもよい。 またロジック部は低電圧駆動が可能だから、 たと えばタイミングコントロ一ラの出力レベルをすベて TTLレベルにすることも可 能である。 さらに、 映像信号増幅回路やタイミングコントローラの一部あるいは 全部を T F Tで一体形成することも可能であるし、 映像信号発生装置そのものも T FTで一体形成することが可能である。 このようにより複雑なシステムを高速 の T F T回路で一体形成することによって従来不可能であつた超小型の携帯用情 報機器なども実現できるようになるし、 表示システム以外への T FT回路の応用 の可能性も広がることになる。
なお、 本発明は上記実施例に限定されるものではなく、 本発明の要旨の範囲内 で種々の変形実施が可能である。
例えば、 本発明の薄膜半導体装置は、 液晶表示装置のみならず、 従来単結晶 M OSFETが用いられてきたようなデジタル回路、 アナログ回路等に広く用いる ことができる。 例えば、 図 55には、 非晶質 TFT、 従来の多結晶 TFT (LD D及び通常構造） 、 本実施例 （LDD及び通常構造） 、 単結晶 MOSFETの各 々について移動度と、 オン電流の一例が示される。 図 55から明らかなように、 本実施例によれば、 オン電流に関しては単結晶 MO S F E Tとそれほど遜色のな い値となっている。 薄膜半導体装置は絶縁物質上に形成されるため、 基板からの 雑音もほとんど伝わらない。 従って、 単結晶 MOSFETが用いられていたよう な高性能アナログ回路に本発明の薄膜半導体装置を使用すれば、 性能を格段に高 めることができる。 また、 集積度の点においても、 短チャネル化を進めれば、 図 33 (B) と図 34を比較すればわかるように、 本発明の薄膜半導体装置は単結 晶 MOSFETに劣らない。 このように、 本発明の薄膜半導体装置は、 非常に広 範囲の分野の回路に使用できるものである。

Claims

請 求 の 範 囲
(1) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成さ れた非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、
膜生成の種となる核の発生速度を遅くし、 かつ、 前記核から生成される島の成 長速度を速くする条件にて化学気相堆積法により半導体膜を堆積する工程を含む ことを特徴とする薄膜半導体装置の製造方法。
(2)請求項 1において、
前記核の発生速度を堆積温度により制御し、 前記島の成長速度を堆積速度によ り制御することを特徴とする簿膜半導体装置の製造方法。
(3) 請求項 2において、
前記堆積温度が 580°C以下となり、 前記堆積速度が 6 A/mi n以上となる ことを特徴とする薄膜半導体装置の製造方法。
(4) 請求項 3において、
前記堆積温度が 550°C以下であることを特徴とする薄膜半導体装置の製造方 法。
(5)請求項 3において、
前記堆積温度が 530°C以下であることを特徴とする薄膜半導体装置の製造方 法。
(6)請求項 1において、
前記化学気相堆積法にて半導体膜を堆積する際に、 少なくとも'原料ガスの一種 としてモノシラン （S iH4) あるいはジシラン （S i2H6) のいずれか一方を使 用していることを特徴とする薄膜半導体装置の製造方法。
(7)請求項 1において、
前記半導体膜堆積工程の後に、 前記半導体膜の表面を熱酸化する工程を含むこ とを特徴とする薄膜半導体装置の製造方法。
(8)請求項 2において、
前記半導体膜堆積工程の後に、 前記半導体膜の表面を熱酸化する工程を含むこ とを特徴とする薄膜半導体装置の製造方法。
(9) 請求項 3において、
前記半導体膜堆積工程の後に、 前記半導体膜の表面を熱酸化する工程を含むこ とを特徴とする薄膜半導体装置の製造方法。
(10)請求項 4において、
前記半導体膜堆積工程の後に、 前記半導体膜の表面を熱酸化する工程を含むこ とを特徴とする薄膜半導体装置の製造方法。
(11) 請求項 5において、 前記半導体膜堆積工程の後に、 前記半導体膜の表面を熱酸化する工程を含むこ とを特徴とする薄膜半導体装置の製造方法。
(12) 請求項 6において、
前記半導体膜堆積工程の後に、 前記半導体膜の表面を熱酸化する工程を含むこ とを特徴とする薄膜半導体装置の製造方法。
(13) 請求項 1乃至 12のいずれかにおいて、
前記半導体膜を堆積する工程の後に該半導体膜に対して光学エネルギー又は電 磁波エネルギーを照射する工程を含み、 かつ、 該照射工程以後の工程最高温度が 350°C以下であることを特徴とする薄膜半導体装置の製造方法。
(14)請求項 1乃至 12のいずれかにおいて、
前記半導体膜を堆積する工程の後に該半導体膜に対して 600°C以下の温度に て熱処理を施す工程を含み、 かつ、 該熱処理を施す工程以後の工程最高温度が 6 00 °c以下であることを特徴とする薄膜半導体装置の製造方法。
(15)請求項 14において、
前記熱処理を施す工程以後の工程最高温度が 350°C以下であることを特徴と する薄膜半導体装置の製造方法。
(16)請求項 1乃至 12のいずれかにおいて、
前記半導体膜を堆積する工程の後に該半導体膜に対して 500°C〜700°Cの 範囲の温度にて熱処理を施す工程を含むことを特徴とする薄膜半導体装置の製造 方法。
(17)請求項 16において、
前記温度範囲が 550°C〜 650°Cであることを特徴とする薄膜半導体装置の 製造方法。
(18) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 膜生成の種となる核の発生速度を遅くし、 かつ、 前記核から 生成される島の成長速度を速くする条件にて化学気相堆積法により堆積されたこ とを特徴とする薄膜半導体装置。
(19) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜を多結晶状態とした場合のグレインの平均面積が 10000 nm 2以上となることを特徴とする薄膜半導体装置。
(20) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜生成の種となる核より生成される島の平均面積が 10000 nm 2以上となることを特徴とする薄膜半導体装置。
(21) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜を熱酸化して生成されたゲート絶縁膜と該ゲ一ト絶縁膜上に形成 されたゲート電極との界面の中心線平均粗さが 2. 00 nm以下となることを特 徴とする薄膜半導体装置。
(22) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置される第
1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記第 2の不純物半導体膜の最大不純物濃度が lxl018cm— 3〜lxl013cm— 3の範 囲となることを特徴とする薄膜半導体装置。
(23)請求項 22において、
前記第 2の不純物半導体膜の最大不純物濃度が 2 X 1018cm-3~5 x 1018cm—3の範 囲となることを特徴とする薄膜半導体装置。
(24) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジス夕のソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記第 1の不純物半導体膜の最大不純物濃度が 5 X 1019cnf3〜l X 102 ^Df3の範 囲となることを特徴とする薄膜半導体装置。
(25)請求項 24において、
前記第1の不純物半導体膜の最大不純物濃度が1 102 111—3〜3 <102°(^3の範 囲となることを特徴とする薄膜半導体装置。
(26) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
ドレイン部あるいはソース部における LDD長が 0. 6〃111~4 /111の範囲と なることを特徴とする薄膜半導体装置。
(27) 請求項 26において、 前記 LDD長が 1 Αίπ！〜 2〃mの範囲となることを特 ¾とする薄膜半導体装置。
(28) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記半導体膜上にゲ一ト絶縁膜を介して形成されるゲート電極の長さが 5 m 以下であることを特徴とする薄膜半導体装置。
(29) 請求項 28において、
前記ゲート電極長が 3 μ. m以下であることを特徴とする薄膜半導体装置。
(30) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜が、 薄膜トランジス夕のソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
ドレイン部における LDD長を Lldddとし、 ドレイン部におけるコンタクトホ ールのチャネル部側の端辺からゲート電極までの距離を Lcontdとした場合に、 0. 8 X Llddd≤ Lcontd≤ 1. 2 x Llddd
の関係にあることを特徴とする薄膜半導体装置。
(31) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む簿膜半導体装置において、
前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置される第 1の不純物半導体 JJ莫と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
ソース部における LDD長を Llddsとし、 ソース部におけるコンタクトホール のチャネル部側の端辺からゲート電極までの距離を Lcontsとした場合に、
0. 8 X Lldds≤ Lconts≤ 1. 2 x Lldds
の関係にあることを特徴とする薄膜半導体装置。
(32) 請求項 22乃至 31のいずれかにおいて、
注入される不純物が P型である前記第 1、 第 2の不純物半導体膜を有する p型 薄膜トランジスタと、 注入される不純物が n型である前記第 1、 第 2の不純物半 導体膜を有する n型薄膜トランジス夕とを含むことを特徴とする薄膜半導体装置 c
(33) 請求項 32において、 前記 p型薄膜トランジスタのゲート電極長が前記 n型薄膜トランジスタのゲ一 ト電極長よりも小さいことを特徴とする薄膜半導体装置。
(34) 請求項 33において、
前記 P型薄膜トランジスタのゲート電極長及び n型薄膜トランジスタのゲ一ト 電極長がともに 5 m以下であることを特徴とする薄膜半導体装置。
(35)請求項 32において、
前記 n型薄膜トランジスタのチャネル幅が前記 p型薄膜トランジスタのチヤネ ル幅よりも小さいことを特徴とする薄膜半導体装置。
(36)請求項 35において、
前記 P型薄膜トランジスタのゲート電極長及び n型薄膜トランジスタのゲ一ト 電極長がともに 5 m以下であることを特徴とする薄膜半導体装置。
(37) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、
ゲート電極をマスクとして不純物を注入する工程と、 フォトレジストをマスク として不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のド一ズ量が1 1013(：111—2〜1 xl014cm一2の範囲であり、 前記フォトレジストをマスクとして注入される不純物 のドーズ量が 5xl014cm一2〜 lxl01GcnT2の範囲であることを特徴とする薄膜半導 体装置の製造方法。
(38)請求項 37において、
簿膜トランジスタのソース部とドレイン部に島状に不純物半導体膜を形成し、 該島状に形成された不純物半導体膜上に真性半導体膜を形成する工程を含むこと を特徴とする薄膜半導体装置の製造方法。
(39) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、
ゲート電極をマスクとして不純物を注入する工程と、 ゲート電極表層部に絶縁 膜を形成した後に不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のドーズ量が lxl013cm— 2〜1 xl014cnT2の範囲であり、 前記ゲート電極表層部に絶縁膜を形成した後に注入さ れる不純物のドーズ量が 5xl014cm一2〜 lxl016cm_2の範囲であることを特徴とす る薄膜半導体装置の製造方法。
(40) 請求項 39において、
薄膜トランジスタのソース部とドレイン部に島状に不純物半導体膜を形成し、 該島状に形成された不純物半導体膜上に真性半導体膜を形成する工程を含むこと を特徴とする薄膜半導体装置の製造方法。
(41) 請求項 39又は 40のいずれかにおいて、 前記ゲート電極表層部に形成される絶縁膜を、 前記ゲート電極の材料を熱酸化 または陽極酸化することによって形成する、 あるいは所定の堆積法によって形成 することを特徴とする薄膜半導体装置の製造方法。
( 4 2 ) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、 前記絶縁性物質上に形成されたアクティブマトリクス部と、 前記絶縁性物質上 に形成されるとともに前記薄膜半導体装置により構成されたデ一夕ドライバ部及 び走査ドライバ部とを含み、
前記半導体膜が、 薄膜トランジス夕のソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記第 2の不純物半導体膜の最大不純物濃度が 1 X 101 8cm—3〜l X 101 9cnf 3の範 囲となることを特徴とする表示システム。
( 4 3 ) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、 前記絶縁性物質上に形成されたァクティブマトリクス部と、 前記絶縁性物質上 に形成されるとともに前記薄膜半導体装置により構成されたデ一夕ドライバ部及 び走査ドライバ部とを含み、
前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置される第
1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記第 1の不純物半導体膜の最大不純物濃度が 5 X 101 9cm—3〜l 102 ^ηΓ 3の範 囲となることを特徴とする薄膜半導体装置。
( 4 4 ) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、 前記絶縁性物質上に形成されたアクティブマトリクス部と、 前記絶縁性物質上 に形成されるとともに前記薄膜半導体装置により構成されたデ一夕ドライバ部及 び走査ドライバ部とを含み、
前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置される第
1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
ドレイン部あるいはソース部における L D D長が 0 . 6 111~ 4〃111の範囲と なることを特徴とする薄膜半導体装置。
( 4 5 ) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置を用いた表示システムにおいて、 前記絶縁性物質上に形成されたアクティブマトリクス部と、 前記絶縁性物質上 に形成されるとともに前記薄膜半導体装置により構成されたデータドライバ部及 び走査ドライバ部とを含み、
前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との間及び ソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2の不純 物半導体膜とを含み、
前記半導体膜上にゲート絶縁膜を介して形成されるゲート電極の長さが 5 //m 以下であることを特徴とする表示システム。
( 4 6 ) 請求項 4 2乃至 4 5のいずれかにおいて、
前記データドライバ部または前記走査ドライバ部が、 クロックドゲートを用い た双方向シフトレジス夕回路を含むことを特徴とする表示システム。
( 4 7 ) 請求項 4 2乃至 4 5のいずれかにおいて、
前記デ一夕ドライバ部または前記走査ドライバ部が、 クロック信号の位相の異 なる複数のシフトレジス夕回路を含み、 前記複数のシフトレジス夕の出力を入力 するゲートを含むことを特徴とする表示システム。
( 4 8 ) 請求項 4 2乃至 4 5のいずれかにおいて、
前記データドライバ部または前記走査ドライバ部が、 レベルシフタ回路とシフ トレジス夕回路を含み、 前記シフトレジスタ回路が T T Lレベル以下で駆動され ることを特徴とする表示システム。
( 4 9 ) 請求項 4 8において、
前記レベルシフ夕回路の入力部が、 直列接続された p型の薄膜トランジスタと n型の薄膜トランジスタとを含むことを特徴とする表示システム。
( 5 0 ) 請求項 4 2乃至 4 5のいずれかにおいて、
前記データドライバ部が、 シフトレジスタ回路と、 ビデオラインと、 アナログ スィツチとを含み、 前記シフトレジスタ回路の出力がレベルシフタ回路を介して あるいは直接に前記アナログスィツチのゲート端子に入力され、 これにより点順 次アナログ方式で素子駆動が行われることを特徴とする表示システム。
( 5 1 ) 請求項 4 2乃至 4 5のいずれかにおいて、
前記データドライバ部が、 ビデオラインに接続される 1段目のアナログラッチ と、 該 1段目のアナログラツチの出力が入力される 2段目のアナログラツチと、 該 2段目のアナログラッチの出力が入力され信号線に接続されるアナログバッフ ァとを含み、 これにより線順次アナ口グ方式で素子駆動が行われることを特徴と する表示システム。
( 5 2 ) 請求項 4 2乃至 4 5のいずれかにおいて、
前記データドライバ部が、 n本のデジタル信号入力線に接続される n組の 1段 目のラツチと、 該 1段目のラツチの出力が入力される n組の 2段目のラツチと、 該 2段目のラツチの出力が入力され 2 nのアナログスィツチのゲートに接続される デコーダとを含み、 これによりデジタル方式で素子駆動が行われることを特徴と する表示システム。
( 5 3 ) 請求項 4 2乃至 4 5のいずれかにおいて、
映像信号発生装置から出力される映像信号を増幅する映像信号増幅回路と、 映 像信号発生装置から出力される映像信号に同期したタイミング信号を発生する夕 ィミングコントローラとを含み、 前記データドライバ部及び前記走査ドライバ部 が該タイミング信号によって駆動されることを特徴とする表示システム。
( 5 4 ) 請求項 5 3において、
前記タイミングコントローラ及び前記データドライバ部及び前記走査ドライバ 部が T T Lレベル以下で駆動されることを特徴とする表示システム。
( 5 5 ) 請求項 5 3において、
前記タイミングコントローラが、 前記薄膜半導体装置により構成されているこ とを特徴とする表示システム。
( 5 6 ) 請求項 5 3において、
前記映像信号増幅回路には映像信号を複数の低周波数の信号に変換する信号周 波数変換回路またはァ補正回路が含まれていることを特徴とする表示システム。
( 5 7 ) 請求項 5 3において、 - 前記映像信号増幅回路が、 前記薄膜半導体装置により構成されていることを特 徴とする表示システム。
( 5 8 ) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む簿膜半導体装置において、
前記半導体膜が、 膜生成の種となる核の発生速度を遅くし、 かつ、 前記核から 生成される島の成長速度を速くする条件にて化学気相堆積法により堆積されると ともに、 前記半導体膜が、 薄膜トランジスタのソース部及びドレイン部に配置さ れる第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチャネル部との 間及びソース部とチャネル部との間の少なくとも一方に配置される高抵抗の第 2 の不純物半導体膜とを含むことを特徴とする薄膜半導体装置。
( 5 9 ) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜を多結晶状態とした場合のグレインの平均面積が 1 0 0 0 0 nm
2以上となるとともに、 前記半導体膜が、 薄膜トランジスタのソース部及びドレイ ン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチ ャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される 高抵抗の第 2の不純物半導体膜とを含むことを特徴とする薄膜半導体装置。
(60) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置において、
前記半導体膜生成の種となる核より生成される島の平均面積が 1000 Onm
2以上となるとともに、 前記半導体膜が、 薄膜トランジスタのソース部及びドレイ ン部に配置される第 1の不純物半導体膜と、 薄膜トランジスタのドレイン部とチ ャネル部との間及びソース部とチャネル部との間の少なくとも一方に配置される 高抵抗の第 2の不純物半導体膜とを含むことを特徴とする薄膜半導体装置。
(61)請求項 58乃至 60のいずれかにおいて、
前記第 2の不純物半導体膜の最大不純物濃度が 2xl017cm— 3〜lxlOigcm—3の範 囲となることを特徴とする薄膜半導体装置。
(62)請求項 58乃至 60のいずれかにおいて、
前記第 1の不純物半導体膜の最大不純物濃度が 5 X 1019cm—3〜1 X 102 ^m— 3の範 囲となることを特徴とする薄膜半導体装置。
(63)請求項 58乃至 60のいずれかにおいて、
ドレイン部あるいはソース部における LDD長が 0. 3 m〜 4^111の範囲と なることを特徴とする薄膜半導体装置。
(64)請求項 58乃至 60のいずれかにおいて、
前記半導体膜上にゲート絶縁膜を介して形成されるゲート電極の長さが 5 m 以下であることを特徴とする薄膜半導体装置。
( 65 )請求項 58乃至 60のいずれかにおいて、
ドレイン部における LDD長を Lldddとし、 ドレイン部におけるコンタクトホ ールのチヤネル部側の端辺からゲート電極までの距離を L contdとした場合に、 0. 8 X Llddd≤Lcontd≤ 1 - 2 x L lddd
の関係にあることを特徴とする薄膜半導体装置。
(66)請求項 58乃至 60のいずれかにおいて、
ソース部における LDD長を Llddsとし、 ソース部におけるコンタクトホール のチヤネル部側の端辺からゲート電極までの距離を L contsとした場合に、
0. 8 Lldds≤L conts≤ 1. 2 x Lldds
の関係にあることを特徴とする薄膜半導体装置。
(67)請求項 58乃至 60のいずれかにおいて、
不純物半導体膜に注入される不純物が p型である p型薄膜トランジスタのソ一 ス部及びドレイン部の全領域に、 前記第 2の不純物半導体膜が配置されているこ とを特徴とする薄膜半導体装置。
(68) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、 膜生成の種となる核の発生速度を遅くし、 かつ、 前記核から生成される島の成 長速度を速くする条件にて化学気相堆積法により半導体膜を堆積する工程と、 ゲート電極をマスクとして不純物を注入する工程と、 フォトレジストをマスク として不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のドーズ量が前記フォトレジ ストをマスクとして注入される不純物のドーズ量よりも低いことを特徴とする薄 膜半導体装置の製造方法。
( 6 9 ) 少なくとも表面の一部が絶縁性物質となる基板の該絶縁性物質上に形成 された非単結晶の半導体膜を含む薄膜半導体装置の製造方法において、
膜生成の種となる核の発生速度を遅くし、 かつ、 前記核から生成される島の成 長速度を速くする条件にて化学気相堆積法により半導体膜を堆積する工程と、 ゲート電極をマスクとして不純物を注入する工程と、 ゲート電極表層部に絶縁 膜を形成した後に不純物を注入する工程とを含み、
前記ゲート電極をマスクとして注入される不純物のドーズ量が前記ゲート電極 表層部に絶縁膜を形成した後に注入される不純物のドーズ量よりも低いことを特 徴とする薄膜半導体装置の製造方法。
( 7 0 ) 請求項 6 8又は 6 9のいずれかにおいて、
前記核の発生速度を堆積温度により制御し、 前記島の成長速度を堆積速度によ り制御し、 前記堆積温度が 5 8 0 °C以下となり、 前記堆積速度が 6 A/m i n以 上となることを特徴とする薄膜半導体装置の製造方法。
( 7 1 ) 請求項 6 8又は 6 9のいずれかにおいて、
前記半導体膜を堆積する工程の後に該半導体膜に対して 5 0 0 °C〜7 0 0 °Cの 範囲の温度にて熱処理を施す工程を含むことを特徴とする薄膜半導体装置の製造 方法。
( 7 2 ) 請求項 6 8又は 6 9のいずれかにおいて、
前記ゲート電極をマスクとして注入される不純物のドーズ量が 2 x l01 2cm— 2〜1 x lO"cnf2の範囲であり、 前記フォトレジストをマスクとして注入される不純物 のドーズ量あるいは前記ゲート電極表層部に絶縁膜を形成した後に注入される不 純物のドーズ量が 5 x l01 4cm一2〜 l x l01 6cnf2の範囲であることを特徴とする薄膜 半導体装置の製造方法。
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