JPS62234372A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS62234372A JPS62234372A JP7779786A JP7779786A JPS62234372A JP S62234372 A JPS62234372 A JP S62234372A JP 7779786 A JP7779786 A JP 7779786A JP 7779786 A JP7779786 A JP 7779786A JP S62234372 A JPS62234372 A JP S62234372A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- gate electrode
- gate
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 238000001020 plasma etching Methods 0.000 claims abstract description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 5
- 239000011574 phosphorus Substances 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 238000001259 photo etching Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 1
- -1 arsenic ions Chemical class 0.000 abstract 1
- 239000012535 impurity Substances 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を持つＭＯＥＩ型トランジスタをＳ
成要素とする半導体集積口ＷＩＩ装置に関し、ＭＯ８型
トランジスタのＬＤＤＩＩ造の形成方法に関する＠〔発
明の概要〕 不発明は、ゲート１極配線を形成した後、ソース、ドレ
インに薄くかつ浅くドーピングをおこない、ライト酸化
をおこなった後、その上に、リンドープされた多結晶シ
リコン膜を形成した後、酸化処理によって該多結晶シリ
コンを酸化膜にかえ。
Ｄｒａｉｎ）構造を持つＭＯＥＩ型トランジスタをＳ
成要素とする半導体集積口ＷＩＩ装置に関し、ＭＯ８型
トランジスタのＬＤＤＩＩ造の形成方法に関する＠〔発
明の概要〕 不発明は、ゲート１極配線を形成した後、ソース、ドレ
インに薄くかつ浅くドーピングをおこない、ライト酸化
をおこなった後、その上に、リンドープされた多結晶シ
リコン膜を形成した後、酸化処理によって該多結晶シリ
コンを酸化膜にかえ。
リアクティブイオンエツチングにより、該ゲート１極の
ライトの該＋１１化膜の一部を残して、エツチング除去
した後、ソース、ドレインに譲いドープをして拡散１−
を形成してＬＤＤ構遺金形成する事を特徴とする。
ライトの該＋１１化膜の一部を残して、エツチング除去
した後、ソース、ドレインに譲いドープをして拡散１−
を形成してＬＤＤ構遺金形成する事を特徴とする。
ＭＯＳ−工０の高集積化は年々進み、２年で約２倍のス
ピードで進んでいる。それにつれて、微、削出も、２年
に１回の割分で進んでいて、現在、さかんに量産されて
いるプロセスは、チャンネル長が２μｍのプロセスであ
シ、開発されたのは約２年前である。現在、開発されて
いるのは１〜１．２μｍプロセスであり、今後、ＩＩＬ
：産出されていく事になる。チャンネル長が２μ％まで
は問題にならなかったが、１．５μｍ前後以下からホッ
トエレクトロンのゲート酸化膜への注入によるｖｔｈの
シフト力１大きな問題になってきた。特に、チャンネル
長か１〜１．５μｍのプロセスでは、大キな問題となシ
、トランジスタのｍａ自体を変更せざる全得なくなって
きた。すなわち、ドレインのゲート近傍の電界金かんわ
して、ホットエレクトロンの注入量を少なくする方法が
検討され、その結果ＬＤＤ構造が採用されるにい友って
いる。
ピードで進んでいる。それにつれて、微、削出も、２年
に１回の割分で進んでいて、現在、さかんに量産されて
いるプロセスは、チャンネル長が２μｍのプロセスであ
シ、開発されたのは約２年前である。現在、開発されて
いるのは１〜１．２μｍプロセスであり、今後、ＩＩＬ
：産出されていく事になる。チャンネル長が２μ％まで
は問題にならなかったが、１．５μｍ前後以下からホッ
トエレクトロンのゲート酸化膜への注入によるｖｔｈの
シフト力１大きな問題になってきた。特に、チャンネル
長か１〜１．５μｍのプロセスでは、大キな問題となシ
、トランジスタのｍａ自体を変更せざる全得なくなって
きた。すなわち、ドレインのゲート近傍の電界金かんわ
して、ホットエレクトロンの注入量を少なくする方法が
検討され、その結果ＬＤＤ構造が採用されるにい友って
いる。
第５１ｇＪ〜第７図に、最も一般的な従来方法であるＬ
ＤＤｌｌ造の製造方法を示し、従来技術について以下に
説明する。
ＤＤｌｌ造の製造方法を示し、従来技術について以下に
説明する。
第４図に示す様に、Ｐ型基板１１上にフィールド酸化膜
１２全部分的に形成し、さらにゲート酸化膜１５を形成
した後、ゲート１１他嗅を形成して洋ホトエッチング工
程をへてゲート電極配線１４を形成する。）第５図に示
すように、その上から薄くかつ浅く、リンをイオン打込
みでドーピングしＮ型拡散Ｉ＠１５を形成した後、その
上に気相中からＳｉｎ、膜１６をデポジションして形成
する□さらに、第６図に示すように、リアクチブイオン
エツチャーで異方性エツチングをおこない、グー１ｆ極
配ａ１４のサイドに８１０．膜を残し、さらにその上か
ら、濃く砒素をイオン打込みして、図のようにＮ 拡散
Ｉｌｌを形成する。このようにしてＩ、ＤＤ溝構造トラ
ンジスタを形成する方法が一般的であるか、量産上は大
きな問題的力≧ある。一つは、気相中からデポジション
して形成する１９１０！膜の膜厚かウェハー内、外とも
ばらつき、ゲートを極配線のサイドに残る膜厚のバラツ
キのもとになる。
１２全部分的に形成し、さらにゲート酸化膜１５を形成
した後、ゲート１１他嗅を形成して洋ホトエッチング工
程をへてゲート電極配線１４を形成する。）第５図に示
すように、その上から薄くかつ浅く、リンをイオン打込
みでドーピングしＮ型拡散Ｉ＠１５を形成した後、その
上に気相中からＳｉｎ、膜１６をデポジションして形成
する□さらに、第６図に示すように、リアクチブイオン
エツチャーで異方性エツチングをおこない、グー１ｆ極
配ａ１４のサイドに８１０．膜を残し、さらにその上か
ら、濃く砒素をイオン打込みして、図のようにＮ 拡散
Ｉｌｌを形成する。このようにしてＩ、ＤＤ溝構造トラ
ンジスタを形成する方法が一般的であるか、量産上は大
きな問題的力≧ある。一つは、気相中からデポジション
して形成する１９１０！膜の膜厚かウェハー内、外とも
ばらつき、ゲートを極配線のサイドに残る膜厚のバラツ
キのもとになる。
又、リアクチブイオンエツチング工程でも、ウェハー内
でエツチング速度がばらつき、サイドに残る膜厚のバラ
ツキの要因となっている。このサイドの膜厚のバラツヤ
によって、トランジスタの特性がばらつくのと、ソース
、ドレインの拡散層及びゲート成極力３エツチングによ
ってダメージを受けやすい。
でエツチング速度がばらつき、サイドに残る膜厚のバラ
ツキの要因となっている。このサイドの膜厚のバラツヤ
によって、トランジスタの特性がばらつくのと、ソース
、ドレインの拡散層及びゲート成極力３エツチングによ
ってダメージを受けやすい。
本発明は、上記したようなゲート電極のサイドに残る膜
厚のパラツー？金なくシ、ウェハー内ノトランジスタ特
性のバラツキをなくすのと、ソースドレイン及びゲート
電極の受けるダメージをなくし、しいては歩留向上、址
産性向上を目的とするものである。
厚のパラツー？金なくシ、ウェハー内ノトランジスタ特
性のバラツキをなくすのと、ソースドレイン及びゲート
電極の受けるダメージをなくし、しいては歩留向上、址
産性向上を目的とするものである。
本発明による問題点の解決手段は、ゲート［Ｅｍ配線を
形成した後、ソース、ドレインに薄くかつ浅くドーピン
グをおこない、ライト酸化をおこなった後、その上に、
リンドープされた多結晶シリコン膜を形成した後、酸化
処理によって該多結晶シリコンを酸化膜にかえ、リアク
ティブイオンエツチングにより、該ゲートを極のサイド
の該酸化膜の一部を残して、エツチング除去した後、ノ
ース。ドレインに撲いドープをして拡散Ｉ−を形成して
ＬＤＤ１１９″Ｉｒ形成する方法である。
形成した後、ソース、ドレインに薄くかつ浅くドーピン
グをおこない、ライト酸化をおこなった後、その上に、
リンドープされた多結晶シリコン膜を形成した後、酸化
処理によって該多結晶シリコンを酸化膜にかえ、リアク
ティブイオンエツチングにより、該ゲートを極のサイド
の該酸化膜の一部を残して、エツチング除去した後、ノ
ース。ドレインに撲いドープをして拡散Ｉ−を形成して
ＬＤＤ１１９″Ｉｒ形成する方法である。
第１１・図〜第４図に、本発明の方法による工程順の断
面略図を示し以下に本発明について説明する・第１図に
示す様に、Ｐ型基板１上にフィールド酸化膜２を部分的
に形成し、さらにゲート酸化膜５を形成した後、ゲート
電極膜を形成して、ホトエツチング工程をへてゲート電
極配線４を形成する。第２図に示すように、その上から
薄く、かつ浅く、リンをイオン打込みでドーピングし、
Ｎｉ拡散層５を形成する。
面略図を示し以下に本発明について説明する・第１図に
示す様に、Ｐ型基板１上にフィールド酸化膜２を部分的
に形成し、さらにゲート酸化膜５を形成した後、ゲート
電極膜を形成して、ホトエツチング工程をへてゲート電
極配線４を形成する。第２図に示すように、その上から
薄く、かつ浅く、リンをイオン打込みでドーピングし、
Ｎｉ拡散層５を形成する。
その後、ライト酸化をおこないライト酸化膜６を形成す
る。その上に、多結晶シリコン膜７を２０００Ｘ程度形
成し、その上からリンを濃く熱拡散する。
る。その上に、多結晶シリコン膜７を２０００Ｘ程度形
成し、その上からリンを濃く熱拡散する。
第５図に示すように熱酸化で多結晶シリコンを酸化膜８
Ｋかえる。
Ｋかえる。
第４図に示すごとく、リアクティブイオンエツチングで
異方性エッチをおこない、ゲート電極のサイドの一部を
残して熱酸化膜をエツチング除去する。その上からａ度
の濃い砒素のイオン打込みをおこない、Ｎ 拡散層を形
成しＬＤＤ構造のトランジスタを形成する。
異方性エッチをおこない、ゲート電極のサイドの一部を
残して熱酸化膜をエツチング除去する。その上からａ度
の濃い砒素のイオン打込みをおこない、Ｎ 拡散層を形
成しＬＤＤ構造のトランジスタを形成する。
［発明の効果〕
以上のような本発明の方法によると、ゲート電極のサイ
ドに残る酸化膜の膜厚のバラツキ力１はとんどなく、ウ
ェハー内のトランジスタ特性のバラツキもほとんどない
。又、ウェハー間のコントロールもよういである。又、
従来方法のように、ソース、ドレイン及びゲート電極の
受けるダメージも少なく、歩留向上、量産性向上の達成
しやすいプロセスである＠ 本発明のガでは、Ｎチャンネルトランジスタの列を示し
ｆｃか、Ｐチャンネルトランジスタでも同様であり、相
補型のＭＯ８−４Ｃ！でも同様である。
ドに残る酸化膜の膜厚のバラツキ力１はとんどなく、ウ
ェハー内のトランジスタ特性のバラツキもほとんどない
。又、ウェハー間のコントロールもよういである。又、
従来方法のように、ソース、ドレイン及びゲート電極の
受けるダメージも少なく、歩留向上、量産性向上の達成
しやすいプロセスである＠ 本発明のガでは、Ｎチャンネルトランジスタの列を示し
ｆｃか、Ｐチャンネルトランジスタでも同様であり、相
補型のＭＯ８−４Ｃ！でも同様である。
第１図〜第４図は本発明の方法による工程順の断面略図
である。 第５図〜第７図は従来の方法による工程順の断面略図で
ある。 以 上 出願人 セイコーエプソン株式会社 ！ｉ４閂
である。 第５図〜第７図は従来の方法による工程順の断面略図で
ある。 以 上 出願人 セイコーエプソン株式会社 ！ｉ４閂
Claims (1)
- ＬＤＤ構造を持つＭＯＳ型トランジスタを構成要素と
する半導体集積回路装置の製造方法において、ゲート電
極を形成した後、ソースドレインにライトドープをおこ
ない、ライト酸化をおこなつた後、その上に、リンドー
プされた多結晶シリコン膜を形成した後、酸化処理によ
つて該多結晶シリコンを酸化膜にかえ、リアクティブイ
オンエッチングにより、該ゲート電極のサイドの該酸化
膜の一部を残して、エッチング除去した後、ソースドレ
インに濃いドープをして拡散層を形成してＬＤＤ構造を
形成する事を特徴とする半導体集積回路装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7779786A JPS62234372A (ja) | 1986-04-04 | 1986-04-04 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7779786A JPS62234372A (ja) | 1986-04-04 | 1986-04-04 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62234372A true JPS62234372A (ja) | 1987-10-14 |
Family
ID=13643987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7779786A Pending JPS62234372A (ja) | 1986-04-04 | 1986-04-04 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62234372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180957B1 (en) | 1993-07-26 | 2001-01-30 | Seiko Epson Corporation | Thin-film semiconductor device, and display system using the same |
-
1986
- 1986-04-04 JP JP7779786A patent/JPS62234372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180957B1 (en) | 1993-07-26 | 2001-01-30 | Seiko Epson Corporation | Thin-film semiconductor device, and display system using the same |
| US6808965B1 (en) | 1993-07-26 | 2004-10-26 | Seiko Epson Corporation | Methodology for fabricating a thin film transistor, including an LDD region, from amorphous semiconductor film deposited at 530° C. or less using low pressure chemical vapor deposition |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| JP2929291B2 (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| JPH01101662A (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| KR900005123B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| KR920008120B1 (ko) | Mos형 전계효과트랜지스터 | |
| KR100537103B1 (ko) | 수직형 트랜지스터의 제조방법 | |
| JPS62234372A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0519979B2 (ja) | ||
| JPS6298663A (ja) | 半導体集積回路装置 | |
| JP2662879B2 (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPH0468565A (ja) | 半導体装置及びその製造方法 | |
| JPS61154172A (ja) | 半導体装置の製造方法 | |
| JPS6333868A (ja) | Ｍｉｓ型電界効果トランジスタの製造方法 | |
| JPH0230147A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR20040021761A (ko) | 금속 게이트 전극을 갖는 탄화규소 모스펫 소자 및 그제조방법 | |
| JPS62241375A (ja) | 半導体集積回路装置の製造方法 | |
| KR930008863B1 (ko) | 다결정 실리콘의 산화막 성장법을 이용한 역 t자형 게이트 전극 형성방법 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JPS62147776A (ja) | 半導体装置の製造方法 | |
| JPS60133755A (ja) | 半導体装置の製造方法 | |
| JPH0555585A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
| KR20020050562A (ko) | 게이트 전극 형성 방법 및 이를 이용한 반도체 소자의제조방법 | |
| JPH0492463A (ja) | 半導体装置 | |
| JPH0445543A (ja) | 半導体装置の製造方法 |