JPS62234372A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62234372A JPS62234372A JP7779786A JP7779786A JPS62234372A JP S62234372 A JPS62234372 A JP S62234372A JP 7779786 A JP7779786 A JP 7779786A JP 7779786 A JP7779786 A JP 7779786A JP S62234372 A JPS62234372 A JP S62234372A
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- oxide film
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、L D D (Lightly Doped
Drain)構造を持つMOEI型トランジスタをS
成要素とする半導体集積口WII装置に関し、MO8型
トランジスタのLDDII造の形成方法に関する@〔発
明の概要〕 不発明は、ゲート1極配線を形成した後、ソース、ドレ
インに薄くかつ浅くドーピングをおこない、ライト酸化
をおこなった後、その上に、リンドープされた多結晶シ
リコン膜を形成した後、酸化処理によって該多結晶シリ
コンを酸化膜にかえ。
Drain)構造を持つMOEI型トランジスタをS
成要素とする半導体集積口WII装置に関し、MO8型
トランジスタのLDDII造の形成方法に関する@〔発
明の概要〕 不発明は、ゲート1極配線を形成した後、ソース、ドレ
インに薄くかつ浅くドーピングをおこない、ライト酸化
をおこなった後、その上に、リンドープされた多結晶シ
リコン膜を形成した後、酸化処理によって該多結晶シリ
コンを酸化膜にかえ。
リアクティブイオンエツチングにより、該ゲート1極の
ライトの該+11化膜の一部を残して、エツチング除去
した後、ソース、ドレインに譲いドープをして拡散1−
を形成してLDD構遺金形成する事を特徴とする。
ライトの該+11化膜の一部を残して、エツチング除去
した後、ソース、ドレインに譲いドープをして拡散1−
を形成してLDD構遺金形成する事を特徴とする。
MOS−工0の高集積化は年々進み、2年で約2倍のス
ピードで進んでいる。それにつれて、微、削出も、2年
に1回の割分で進んでいて、現在、さかんに量産されて
いるプロセスは、チャンネル長が2μmのプロセスであ
シ、開発されたのは約2年前である。現在、開発されて
いるのは1〜1.2μmプロセスであり、今後、IIL
:産出されていく事になる。チャンネル長が2μ%まで
は問題にならなかったが、1.5μm前後以下からホッ
トエレクトロンのゲート酸化膜への注入によるvthの
シフト力1大きな問題になってきた。特に、チャンネル
長か1〜1.5μmのプロセスでは、大キな問題となシ
、トランジスタのma自体を変更せざる全得なくなって
きた。すなわち、ドレインのゲート近傍の電界金かんわ
して、ホットエレクトロンの注入量を少なくする方法が
検討され、その結果LDD構造が採用されるにい友って
いる。
ピードで進んでいる。それにつれて、微、削出も、2年
に1回の割分で進んでいて、現在、さかんに量産されて
いるプロセスは、チャンネル長が2μmのプロセスであ
シ、開発されたのは約2年前である。現在、開発されて
いるのは1〜1.2μmプロセスであり、今後、IIL
:産出されていく事になる。チャンネル長が2μ%まで
は問題にならなかったが、1.5μm前後以下からホッ
トエレクトロンのゲート酸化膜への注入によるvthの
シフト力1大きな問題になってきた。特に、チャンネル
長か1〜1.5μmのプロセスでは、大キな問題となシ
、トランジスタのma自体を変更せざる全得なくなって
きた。すなわち、ドレインのゲート近傍の電界金かんわ
して、ホットエレクトロンの注入量を少なくする方法が
検討され、その結果LDD構造が採用されるにい友って
いる。
第51gJ〜第7図に、最も一般的な従来方法であるL
DDll造の製造方法を示し、従来技術について以下に
説明する。
DDll造の製造方法を示し、従来技術について以下に
説明する。
第4図に示す様に、P型基板11上にフィールド酸化膜
12全部分的に形成し、さらにゲート酸化膜15を形成
した後、ゲート11他嗅を形成して洋ホトエッチング工
程をへてゲート電極配線14を形成する。)第5図に示
すように、その上から薄くかつ浅く、リンをイオン打込
みでドーピングしN型拡散I@15を形成した後、その
上に気相中からSin、膜16をデポジションして形成
する□さらに、第6図に示すように、リアクチブイオン
エツチャーで異方性エツチングをおこない、グー1f極
配a14のサイドに810.膜を残し、さらにその上か
ら、濃く砒素をイオン打込みして、図のようにN 拡散
Illを形成する。このようにしてI、DD溝構造トラ
ンジスタを形成する方法が一般的であるか、量産上は大
きな問題的力≧ある。一つは、気相中からデポジション
して形成する1910!膜の膜厚かウェハー内、外とも
ばらつき、ゲートを極配線のサイドに残る膜厚のバラツ
キのもとになる。
12全部分的に形成し、さらにゲート酸化膜15を形成
した後、ゲート11他嗅を形成して洋ホトエッチング工
程をへてゲート電極配線14を形成する。)第5図に示
すように、その上から薄くかつ浅く、リンをイオン打込
みでドーピングしN型拡散I@15を形成した後、その
上に気相中からSin、膜16をデポジションして形成
する□さらに、第6図に示すように、リアクチブイオン
エツチャーで異方性エツチングをおこない、グー1f極
配a14のサイドに810.膜を残し、さらにその上か
ら、濃く砒素をイオン打込みして、図のようにN 拡散
Illを形成する。このようにしてI、DD溝構造トラ
ンジスタを形成する方法が一般的であるか、量産上は大
きな問題的力≧ある。一つは、気相中からデポジション
して形成する1910!膜の膜厚かウェハー内、外とも
ばらつき、ゲートを極配線のサイドに残る膜厚のバラツ
キのもとになる。
又、リアクチブイオンエツチング工程でも、ウェハー内
でエツチング速度がばらつき、サイドに残る膜厚のバラ
ツキの要因となっている。このサイドの膜厚のバラツヤ
によって、トランジスタの特性がばらつくのと、ソース
、ドレインの拡散層及びゲート成極力3エツチングによ
ってダメージを受けやすい。
でエツチング速度がばらつき、サイドに残る膜厚のバラ
ツキの要因となっている。このサイドの膜厚のバラツヤ
によって、トランジスタの特性がばらつくのと、ソース
、ドレインの拡散層及びゲート成極力3エツチングによ
ってダメージを受けやすい。
本発明は、上記したようなゲート電極のサイドに残る膜
厚のパラツー?金なくシ、ウェハー内ノトランジスタ特
性のバラツキをなくすのと、ソースドレイン及びゲート
電極の受けるダメージをなくし、しいては歩留向上、址
産性向上を目的とするものである。
厚のパラツー?金なくシ、ウェハー内ノトランジスタ特
性のバラツキをなくすのと、ソースドレイン及びゲート
電極の受けるダメージをなくし、しいては歩留向上、址
産性向上を目的とするものである。
本発明による問題点の解決手段は、ゲート[Em配線を
形成した後、ソース、ドレインに薄くかつ浅くドーピン
グをおこない、ライト酸化をおこなった後、その上に、
リンドープされた多結晶シリコン膜を形成した後、酸化
処理によって該多結晶シリコンを酸化膜にかえ、リアク
ティブイオンエツチングにより、該ゲートを極のサイド
の該酸化膜の一部を残して、エツチング除去した後、ノ
ース。ドレインに撲いドープをして拡散I−を形成して
LDD119″Ir形成する方法である。
形成した後、ソース、ドレインに薄くかつ浅くドーピン
グをおこない、ライト酸化をおこなった後、その上に、
リンドープされた多結晶シリコン膜を形成した後、酸化
処理によって該多結晶シリコンを酸化膜にかえ、リアク
ティブイオンエツチングにより、該ゲートを極のサイド
の該酸化膜の一部を残して、エツチング除去した後、ノ
ース。ドレインに撲いドープをして拡散I−を形成して
LDD119″Ir形成する方法である。
第11・図〜第4図に、本発明の方法による工程順の断
面略図を示し以下に本発明について説明する・第1図に
示す様に、P型基板1上にフィールド酸化膜2を部分的
に形成し、さらにゲート酸化膜5を形成した後、ゲート
電極膜を形成して、ホトエツチング工程をへてゲート電
極配線4を形成する。第2図に示すように、その上から
薄く、かつ浅く、リンをイオン打込みでドーピングし、
Ni拡散層5を形成する。
面略図を示し以下に本発明について説明する・第1図に
示す様に、P型基板1上にフィールド酸化膜2を部分的
に形成し、さらにゲート酸化膜5を形成した後、ゲート
電極膜を形成して、ホトエツチング工程をへてゲート電
極配線4を形成する。第2図に示すように、その上から
薄く、かつ浅く、リンをイオン打込みでドーピングし、
Ni拡散層5を形成する。
その後、ライト酸化をおこないライト酸化膜6を形成す
る。その上に、多結晶シリコン膜7を2000X程度形
成し、その上からリンを濃く熱拡散する。
る。その上に、多結晶シリコン膜7を2000X程度形
成し、その上からリンを濃く熱拡散する。
第5図に示すように熱酸化で多結晶シリコンを酸化膜8
Kかえる。
Kかえる。
第4図に示すごとく、リアクティブイオンエツチングで
異方性エッチをおこない、ゲート電極のサイドの一部を
残して熱酸化膜をエツチング除去する。その上からa度
の濃い砒素のイオン打込みをおこない、N 拡散層を形
成しLDD構造のトランジスタを形成する。
異方性エッチをおこない、ゲート電極のサイドの一部を
残して熱酸化膜をエツチング除去する。その上からa度
の濃い砒素のイオン打込みをおこない、N 拡散層を形
成しLDD構造のトランジスタを形成する。
[発明の効果〕
以上のような本発明の方法によると、ゲート電極のサイ
ドに残る酸化膜の膜厚のバラツキ力1はとんどなく、ウ
ェハー内のトランジスタ特性のバラツキもほとんどない
。又、ウェハー間のコントロールもよういである。又、
従来方法のように、ソース、ドレイン及びゲート電極の
受けるダメージも少なく、歩留向上、量産性向上の達成
しやすいプロセスである@ 本発明のガでは、Nチャンネルトランジスタの列を示し
fcか、Pチャンネルトランジスタでも同様であり、相
補型のMO8−4C!でも同様である。
ドに残る酸化膜の膜厚のバラツキ力1はとんどなく、ウ
ェハー内のトランジスタ特性のバラツキもほとんどない
。又、ウェハー間のコントロールもよういである。又、
従来方法のように、ソース、ドレイン及びゲート電極の
受けるダメージも少なく、歩留向上、量産性向上の達成
しやすいプロセスである@ 本発明のガでは、Nチャンネルトランジスタの列を示し
fcか、Pチャンネルトランジスタでも同様であり、相
補型のMO8−4C!でも同様である。
第1図〜第4図は本発明の方法による工程順の断面略図
である。 第5図〜第7図は従来の方法による工程順の断面略図で
ある。 以 上 出願人 セイコーエプソン株式会社 !i4閂
である。 第5図〜第7図は従来の方法による工程順の断面略図で
ある。 以 上 出願人 セイコーエプソン株式会社 !i4閂
Claims (1)
- LDD構造を持つMOS型トランジスタを構成要素と
する半導体集積回路装置の製造方法において、ゲート電
極を形成した後、ソースドレインにライトドープをおこ
ない、ライト酸化をおこなつた後、その上に、リンドー
プされた多結晶シリコン膜を形成した後、酸化処理によ
つて該多結晶シリコンを酸化膜にかえ、リアクティブイ
オンエッチングにより、該ゲート電極のサイドの該酸化
膜の一部を残して、エッチング除去した後、ソースドレ
インに濃いドープをして拡散層を形成してLDD構造を
形成する事を特徴とする半導体集積回路装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7779786A JPS62234372A (ja) | 1986-04-04 | 1986-04-04 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7779786A JPS62234372A (ja) | 1986-04-04 | 1986-04-04 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62234372A true JPS62234372A (ja) | 1987-10-14 |
Family
ID=13643987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7779786A Pending JPS62234372A (ja) | 1986-04-04 | 1986-04-04 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62234372A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6180957B1 (en) | 1993-07-26 | 2001-01-30 | Seiko Epson Corporation | Thin-film semiconductor device, and display system using the same |
-
1986
- 1986-04-04 JP JP7779786A patent/JPS62234372A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6180957B1 (en) | 1993-07-26 | 2001-01-30 | Seiko Epson Corporation | Thin-film semiconductor device, and display system using the same |
US6808965B1 (en) | 1993-07-26 | 2004-10-26 | Seiko Epson Corporation | Methodology for fabricating a thin film transistor, including an LDD region, from amorphous semiconductor film deposited at 530° C. or less using low pressure chemical vapor deposition |
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